WO2023172113A1 - 표시 장치 및 그 제조방법 - Google Patents

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WO2023172113A1
WO2023172113A1 PCT/KR2023/003334 KR2023003334W WO2023172113A1 WO 2023172113 A1 WO2023172113 A1 WO 2023172113A1 KR 2023003334 W KR2023003334 W KR 2023003334W WO 2023172113 A1 WO2023172113 A1 WO 2023172113A1
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hole
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pixel
display device
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PCT/KR2023/003334
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홍필순
박귀현
심준호
이재훈
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삼성디스플레이주식회사
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    • H10K59/122—Pixel-defining structures or layers, e.g. banks

Definitions

  • Embodiments of the present invention relate to a display device and a method of manufacturing (or providing) the same. More specifically, a display device and a method of manufacturing (or providing) the same that can reduce leakage current and reduce manufacturing (or provision) costs. It's about.
  • Some layers included in the display device are commonly provided in a plurality of display elements. Therefore, when current is supplied to one display element, current may also be supplied to other neighboring display elements through layers commonly provided in a plurality of display elements.
  • the display device may include an organic film separator.
  • organic film separator As such conventional display devices have a problem in that the process for manufacturing (or providing) the display device to form a separator becomes complicated and manufacturing costs may increase.
  • the present invention is intended to solve various problems including the problems described above, and aims to provide a display device and a manufacturing method thereof that can reduce current leakage and reduce manufacturing costs.
  • these tasks are examples and do not limit the scope of the present invention.
  • a substrate having a display area including a first pixel area and a second pixel area adjacent to each other along a first direction, a peripheral area outside the display area, and within the first pixel area.
  • a planarization layer including a contact hole that exposes at least a portion of the lower connecting metal layer and a 1-1 hole located between the first pixel area and the second pixel area, and an inner part of the contact hole.
  • a display device is provided, wherein a side surface includes a forward tapered inclined surface, and an inner surface of the 1-1 hole includes a reverse tapered inclined surface.
  • the first pixel area and the second pixel area may be arranged along a first direction, and the 1-1 hole may extend in a second direction intersecting the first direction.
  • the display area further includes a third pixel area disposed adjacent to the first pixel area along the second direction, and the planarization layer is disposed between the first pixel area and the third pixel area. It may further include a 2-1 hole extending in one direction, and an inner surface of the 2-1 hole may include a reverse tapered inclined surface.
  • the 1-1 hole and the 2-1 hole may be connected.
  • the display device may further include a pixel definition layer disposed on the planarization layer and including a 1-2 hole overlapping the 1-1 hole.
  • the inner surface of the 1-2 hole may include a forward tapered inclined surface.
  • the display area further includes a third pixel area disposed adjacent to the first pixel area along the second direction, and the planarization layer is located between the first pixel area and the third pixel area and the third pixel area is disposed adjacent to the first pixel area in the second direction. It further includes a 2-1 hole extending in one direction, wherein an inner surface of the 2-1 hole includes a reverse tapered inclined surface, and the pixel definition layer includes a 2-2 hole that overlaps the 2-1 hole. It further includes, and the inner surface of the 2-2 hole may include a forward tapered inclined surface.
  • the 1-2 hole and the 2-2 hole may be connected.
  • the display device may further include a pad disposed in the peripheral area.
  • the planarization layer covers the pad and includes a pad hole exposing at least a portion of the pad, and an inner surface of the pad hole may include a forward tapered inclined surface.
  • a thickness of the planarization layer on the pad may be thinner than a thickness of the planarization layer on the display area.
  • the display device may further include a pixel electrode interposed between the planarization layer and the pixel defining layer, a counter electrode disposed to cover the pixel defining layer, and an intermediate layer interposed between the pixel electrode and the counter electrode.
  • the intermediate layer and the counter electrode may cover the inner surface of the 1-2 hole.
  • the intermediate layer and the counter electrode may not cover the inner surface of the 1-1 hole.
  • the display device further includes an organic insulating layer disposed below the planarization layer, and a remaining layer disposed on the organic insulating layer to be located inside the 1-1 hole, wherein the remaining layer includes the intermediate layer. It may include the same material as at least some of the materials, and may include the same material as the material included in the counter electrode.
  • the remaining layer may not contact the inner surface of the 1-1 hole.
  • a method of manufacturing (or providing) a display device including the steps of positioning a halftone mask having a shielding portion on the planarization layer forming layer, and exposing the planarization layer forming layer through the halftone mask.
  • the step of positioning the halftone mask is a step of positioning the first shielding part and the first semi-transmissive part on the connecting metal layer, and positioning the 2-1 shielding part to be spaced apart from the connecting metal layer in a first direction. You can.
  • the halftone mask has a second-second shielding portion spaced apart from the first shielding portion and the first semi-transmissive portion, and positioning the halftone mask includes forming the first shielding portion and the first semi-transmissive portion.
  • the 2-1 shielding part Positioned on a connecting metal layer, the 2-1 shielding part is positioned spaced apart from the connecting metal layer in a first direction, and the 2-2 shielding part is spaced apart from the connecting metal layer in a second direction intersecting the first direction. This may be a positioning step.
  • the 2-1st shielding part and the 2-2nd shielding part may be connected.
  • the step of positioning the halftone mask includes positioning the first shielding part and the first semi-transmissive part on the connecting metal layer, and positioning the 2-1 shielding part to be spaced apart from the connecting metal layer in a first direction, This may be a step of positioning the third shielding part and the second semi-transparent part on the pad.
  • a display device capable of reducing leakage current and reducing manufacturing costs can be implemented.
  • the scope of the present invention is not limited by this effect.
  • FIG. 1 is a plan view schematically showing a display device according to an embodiment of the present invention.
  • FIG. 2 is an equivalent circuit diagram of one pixel included in the display device of FIG. 1.
  • Figure 3 is an enlarged plan view of part I of Figure 1.
  • Figure 4 is an enlarged plan view of part II of Figure 1.
  • Figure 5 is a cross-sectional view schematically showing a display device according to an embodiment of the present invention.
  • Figure 6 is an enlarged cross-sectional view of portion A of Figure 5.
  • Figure 7 is an enlarged cross-sectional view of part B of Figure 5.
  • Figure 8 is an enlarged cross-sectional view of part C of Figure 5.
  • Figure 9 is an enlarged cross-sectional view of portion D of Figure 5.
  • Figure 10 is a plan view schematically showing a display device according to an embodiment of the present invention.
  • 11 to 15 are cross-sectional views schematically showing a method of providing the display device of FIG. 1.
  • Figures 16 to 18 are diagrams for explaining the taper angle of negative photoresist.
  • the x-axis, y-axis, and z-axis are not limited to the three axes in the Cartesian coordinate system, but can be interpreted in a broad sense including these.
  • the x-axis, y-axis, and z-axis may be orthogonal to each other, but may also refer to different directions that are not orthogonal to each other.
  • first and second are used not in a limiting sense but for the purpose of distinguishing one component from another component.
  • a and/or B refers to A, B, or A and B. And, “at least one of A and B” indicates the case of A, B, or A and B.
  • the display device 1 includes a display area DA where a plurality of pixels PX are arranged and a display area DA located outside the display area DA (for example, adjacent to the display area DA). It may include the peripheral area (PA). Specifically, the peripheral area (PA) may entirely surround the display area (DA). This may be understood as the substrate 100 included in the display device 1 having such a display area DA and a peripheral area PA. That is, various components or layers of the display device 1 may include the display area DA and the peripheral area PA as described above.
  • Each pixel (PX) of the display device 1 is an area (e.g., a flat area) capable of emitting light of a predetermined color, and the display device 1 uses the light emitted from the pixels PX to create an image.
  • each pixel PX may emit green light, red light, or blue light.
  • the display area DA may have a polygonal shape including a square, as shown in FIG. 1 .
  • the display area DA has a rectangular shape where the horizontal length is longer than the vertical length, or the horizontal length is longer than the vertical length. It may have a rectangular shape shorter than the length, or a square shape.
  • the display area DA may have various shapes, such as an ellipse or a circle.
  • the peripheral area (PA) may be a non-display area where pixels (PX) are not arranged. Drivers to provide electrical signals or power to the pixels (PX) may be placed in the peripheral area (PA).
  • pads 400 to which various electronic devices, printed circuit boards, etc. can be electrically connected may be disposed. Each pad 400 is arranged to be spaced apart from each other in the peripheral area (PA) and may be electrically connected to an external component such as a printed circuit board or integrated circuit device.
  • the display device 1 may be connected to external components at the pad 400.
  • FIG. 2 is an equivalent circuit diagram of one pixel (PX) included in the display device 1 of FIG. 1.
  • one pixel (PX) may include a pixel circuit (PC) and an organic light emitting device (OLED) as a light emitting element electrically connected thereto.
  • PC pixel circuit
  • OLED organic light emitting device
  • the pixel circuit (PC) may include a first transistor (T1), a second transistor (T2), and a storage capacitor (Cst).
  • the second transistor (T2) is a switching transistor, which is connected to one or more signal lines such as the scan line (SL) and the data line (DL), and is turned on by a switching signal input from the scan line (SL). on, so that the data signal input from the data line DL can be transmitted to the first transistor T1.
  • the storage capacitor (Cst) has one end electrically connected to the second transistor (T2) and the other end opposite to this end is electrically connected to the driving voltage line (PL), and the voltage received from the second transistor (T2) and the driving voltage line The voltage corresponding to the difference between the driving power voltage (ELVDD) supplied to (PL) can be stored.
  • the first transistor (T1) is a driving transistor and is connected to the driving voltage line (PL) and the storage capacitor (Cst), and emits an organic light emitting device (OLED) from the driving voltage line (PL) in response to the voltage value stored in the storage capacitor (Cst).
  • the size of the driving current (eg, electrical driving current) flowing through can be controlled.
  • Organic light emitting devices (OLEDs) can emit light with a certain brightness by driving current.
  • the counter electrode 230 (see FIG. 5) of the organic light emitting device (OLED) can be supplied with the electrode power voltage (ELVSS).
  • Figure 2 illustrates that the pixel circuit (PC) includes two transistors and one storage capacitor, but the present invention is not limited thereto.
  • the number of transistors or the number of storage capacitors may vary depending on the design of the pixel circuit (PC).
  • connection wires 1100 may be arranged in the peripheral area (PA).
  • the connection wires 1100 may electrically connect the pads 400 to signal lines, for example, data lines DL, arranged in the display area DA.
  • Each of the connection wires 1100 includes a first part 1101 extending in one direction to electrically connect the signal line and the pad 400, and a second part disposed at an end (eg, end) of the first part 1101. It may include portion 1102.
  • the pad 400 may overlap (or correspond to) the connection wire 1100. Specifically, the pad 400 may be located above the second portion 1102 of the connection wire 1100 and overlap the connection wire 1100.
  • FIG. 4 is an enlarged plan view of part II of Figure 1.
  • a top view of the pixel definition layer 215 is shown for convenience.
  • the display area DA of the substrate 100 may include a plurality of pixel areas PXA1, PXA2, and PXA3 in which a plurality of pixels PX are respectively arranged.
  • Each of the pixels (PX) refers to a sub-pixel and may include a display device such as an organic light emitting device (OLED).
  • OLED organic light emitting device
  • the pixel PX may emit, for example, green light, red light, or blue light.
  • the pixel PX may be a first pixel PX1 that emits green light, a second pixel PX2 that emits red light, or a third pixel PX3 that emits blue light.
  • Green light is light belonging to a wavelength band of about 495 nanometers (nm) to about 580 nm
  • red light is light belonging to a wavelength band of about 580 nm to about 780 nm
  • blue light is light belonging to a wavelength band of about 400 nm to about 495 nm. It may be light belonging to the band.
  • a plurality of pixel electrodes 210-1, 210-2, and 210-3 may be disposed in the display area DA, and the plurality of pixel electrodes 210-1, 210-2, and 210-3 are flat. They may be placed spaced apart from each other on the screen. For example, a first pixel electrode 210-1, a second pixel electrode 210-2, and a third pixel electrode 210-3 may be disposed in the display area DA to be spaced apart from each other.
  • the pixel defining layer 215 includes an opening 215OP that exposes the central portion of each of the plurality of pixel electrodes 210-1, 210-2, and 210-3 (e.g., exposing it to the outside of the pixel defining layer 215). (or definition) can be done.
  • the light emitting layers of display elements that emit light may be located within the openings 215OP of the pixel definition layer 215, respectively.
  • the counter electrode 230 of the display elements may be disposed on these light emitting layers and the pixel definition layer 215.
  • the counter electrode 230 may be formed integrally across the plurality of pixel electrodes 210-1, 210-2, and 210-3.
  • a stacked structure of one of the plurality of pixel electrodes 210-1, 210-2, and 210-3, the light emitting layer, and the counter electrode 230 can form one organic light emitting device (OLED).
  • One opening 215OP of the pixel defining layer 215 corresponds to one organic light emitting device (OLED) and can define one light emitting area (EA).
  • a light emitting layer that emits green light is disposed within the openings 215OP that expose the central portion of the first pixel electrode 210-1, and the first pixel PX1 emits light defined by the opening 215OP. It may include an area (EA).
  • a light emitting layer that emits red light is disposed within the openings 215OP that expose the central portion of the second pixel electrode 210-2, and the second pixel PX2 emits light defined by these openings 215OP. It may include areas (EA).
  • a light emitting layer that emits blue light is disposed within the openings 215OP that expose the central portion of the third pixel electrode 210-3, and the third pixel PX3 emits light defined by these openings 215OP. It may include an area (EA). However, the present invention is not limited to this. For example, the openings 215OP exposing the central portion of the first pixel electrode 210-1, the openings 215OP exposing the central portion of the second pixel electrode 210-2, and the third pixel electrode 210-3.
  • a light emitting layer that emits blue light or green light is disposed in the openings 215OP that expose the central portion, and the first pixel (PX1), the second pixel (PX2), and the third pixel (PX3) are formed through these openings. It may include an emission area (EA) defined by (215OP).
  • the display device 1 may include a light-emitting panel and a color panel stacked in a thickness direction (e.g., z-direction) (or along a thickness direction (e.g., z-direction), and the light emitting layer of the light-emitting panel emits light.
  • the blue light or green light may be converted into or transmitted through the color panel into red light, green light, and blue light.
  • the color panel may otherwise be referred to as a color conversion panel.
  • the first pixel (PX1) may be placed in the first pixel area (PXA1)
  • the second pixel (PX2) may be placed in the second pixel area (PXA2)
  • the third pixel (PX3) may be placed in the third pixel area (PXA1). It can be placed in area (PXA3).
  • the first pixel area (PXA1) and the second pixel area (PXA2) are located adjacent to each other along a first direction (for example, the direction between the -x direction and the +y direction, that is, the D1 direction), and the first pixel area (PXA1) and the third pixel area PXA3 may be positioned adjacent to each other along a second direction (a direction between the -x direction and -y direction, that is, the D2 direction) that intersects the first direction D1.
  • a first direction for example, the direction between the -x direction and the +y direction, that is, the D1 direction
  • PXA1 and the third pixel area PXA3 may be positioned adjacent to each other along a second direction (a direction between the -x direction and -y direction, that is, the D2 direction) that intersects the first direction D1.
  • a first hole H1 or a second hole H2 may be disposed between the first pixel area PXA1, the second pixel area PXA2, and the third pixel area PXA3.
  • the first hole H1 or the second hole H2 may be substantially an area between the first pixel area PXA1, the second pixel area PXA2, and the third pixel area PXA3.
  • the first hole H1 is disposed between the first pixel area PXA1 and the second pixel area PXA2 and may extend in the second direction D2.
  • the second hole H2 is disposed between the first pixel area PXA1 and the third pixel area PXA3 and may extend in the first direction D1.
  • Each hole having a planar shape may extend in one or more directions in the plane, for example directions corresponding to the main dimensions of the planar shape. However, the present invention is not limited to this.
  • each of the first hole H1 and the second hole H2 is shown as having a rectangular shape (eg, a rectangular planar shape), but the present invention is not limited thereto.
  • the first hole H1 and/or the second hole H2 may have a polygonal shape including a square. That is, the first hole (H1) and/or the second hole (H2) has a rectangular shape whose horizontal length is longer than the vertical length, or a rectangular shape whose horizontal length is shorter than the vertical length, or It may have a square shape.
  • the first hole (H1) and/or the second hole (H2) may have various shapes such as an oval or a circle.
  • FIG. 4 shows that a plurality of pixels PX are arranged in an RGBG type (so-called pentile ® structure), but of course, they can be arranged in various shapes such as a stripe type.
  • FIG. 5 is a cross-sectional view schematically showing a portion of the display device 1 according to an embodiment of the present invention. Specifically, FIG. 5 is a cross-sectional view taken along line III-III' in FIG. 4 and line IV-IV' in FIG. 3.
  • FIG. 6 is an enlarged cross-sectional view of part A of FIG. 5
  • FIG. 7 is an enlarged cross-sectional view of part B of FIG. 5
  • FIG. 8 is an enlarged cross-sectional view of part C of FIG. 5.
  • the display device 1 includes a substrate 100.
  • the substrate 100 may include various materials having flexible or bendable characteristics.
  • the substrate 100 may include glass, metal, or polymer resin.
  • the substrate 100 is made of polyethersulphone, polyacrylate, polyetherimide, polyethylene naphthalate, polyethylene terephthalate, and polyphenylene sulfide ( It may include polymer resins such as polyphenylene sulfide, polyarylate, polyimide, polycarbonate, or cellulose acetate propionate.
  • the substrate 100 has a multi-layer structure including two layers each containing such a polymer resin and a barrier layer containing an inorganic material (such as silicon oxide, silicon nitride, silicon oxynitride, etc.) sandwiched between the layers.
  • an inorganic material such as silicon oxide, silicon nitride, silicon oxynitride, etc.
  • a display element and a thin film transistor (TFT) electrically connected to the display element may be located on the substrate 100.
  • FIG. 5 shows that an organic light emitting device (OLED) as a display device is located on the substrate 100.
  • OLED organic light emitting device
  • TFT thin film transistor
  • the fact that the organic light emitting device (OLED) is electrically connected to the thin film transistor (TFT) can be understood as the pixel electrode included in the organic light emitting device (OLED) being electrically connected to the thin film transistor (TFT).
  • a pixel circuit (PC) may be disposed on the substrate 100. Since the structure of the pixel circuit (PC) of each pixel (PX) is the same, the description will focus on one pixel circuit (PC).
  • the pixel circuit includes a plurality of thin film transistors (TFT) and a storage capacitor (Cst).
  • TFT thin film transistor
  • Cst storage capacitor
  • TFT thin film transistor
  • FIG. 5 one thin film transistor (TFT) is shown in FIG. 5, and this thin film transistor (TFT) may correspond to the driving thin film transistor (T1, see FIG. 2) described above.
  • a buffer layer 201 containing an inorganic material such as silicon oxide, silicon nitride, and/or silicon oxynitride may be interposed between the thin film transistor (TFT) and the substrate 100.
  • the buffer layer 201 may also be located below the pad 400. This buffer layer 201 may serve to increase the smoothness of the upper surface of the substrate 100 or to prevent or minimize impurities from the substrate 100 or the like from penetrating into the semiconductor layer (Act) of the thin film transistor (TFT). .
  • the thin film transistor (TFT) includes a semiconductor layer (Act) containing amorphous silicon, polycrystalline silicon, organic semiconductor material, or oxide semiconductor material.
  • the thin film transistor (TFT) may include a gate electrode (GE), a source electrode (SE), and/or a drain electrode (DE).
  • the gate electrode (GE) contains various conductive materials and may have various layered structures, for example, may include a Mo layer and an Al layer.
  • the gate electrode (GE) may include a TiNx layer, an Al layer, and/or a Ti layer.
  • the source electrode (SE) and drain electrode (DE) also include various conductive materials and may have various layered structures, for example, a Ti layer, an Al layer, and/or a Cu layer.
  • the gate insulating layer 203 containing an inorganic material such as silicon oxide, silicon nitride, and/or silicon oxynitride is connected to the semiconductor layer (Act). and the gate electrode (GE).
  • the gate insulating layer 203 is shown as having a shape corresponding to the entire surface of the substrate 100 and having a structure in which contact holes are formed in predetermined portions, but the present invention is not limited to this. .
  • the gate insulating layer 203 may be patterned to have the same shape (eg, the same planar shape) as the gate electrode GE.
  • a first interlayer insulating layer 205 containing an inorganic material such as silicon oxide, silicon nitride, and/or silicon oxynitride may be disposed on the gate electrode GE.
  • the first interlayer insulating layer 205 may have a single-layer or multi-layer structure containing the above-described materials.
  • an insulating film containing an inorganic material may be formed through chemical vapor deposition (CVD) or atomic layer deposition (ALD). This also applies to the embodiments and modifications thereof described later.
  • the storage capacitor Cst may include a first electrode CE1 and a second electrode CE2 that overlap each other with the first interlayer insulating layer 205 interposed therebetween.
  • the storage capacitor (Cst) may overlap with the thin film transistor (TFT).
  • Figure 5 shows that the gate electrode (GE) of the thin film transistor (TFT) is the first electrode (CE1) of the storage capacitor (Cst), but the present invention is not limited thereto.
  • the storage capacitor (Cst) may not overlap the thin film transistor (TFT).
  • the second electrode (CE2) of the storage capacitor (Cst) may include a conductive material including molybdenum (Mo), aluminum (Al), copper (Cu), titanium (Ti), etc., and may include the above materials. It may have a multi-layer or single-layer structure.
  • a second interlayer insulating layer 207 containing an inorganic material such as silicon oxide, silicon nitride, and/or silicon oxynitride may be disposed on the second electrode CE2 of the storage capacitor Cst.
  • the second interlayer insulating layer 207 may have a single-layer or multi-layer structure containing the above-described materials.
  • the source electrode (SE) and drain electrode (DE) may be disposed on the second interlayer insulating layer 207.
  • the data line DL may be located on the same layer as the source electrode SE and the drain electrode DE, and may include the same material.
  • the elements When on the same layer and/or comprising the same material, the elements may be in the same layer as each other as parts of the same layer of material, or may be in the same layer by forming an interface with the same underlying or upper layer, or may be processed in the same layer, etc. can be provided. However, the present invention is not limited to this.
  • the source electrode (SE), drain electrode (DE), and data line (DL) may include materials with excellent conductivity.
  • the source electrode (SE) and drain electrode (DE) may contain conductive materials including molybdenum (Mo), aluminum (Al), copper (Cu), titanium (Ti), etc., and may contain such materials. It may have a multi-layer or single-layer structure.
  • the source electrode (SE), drain electrode (DE), and data line (DL) may have a multilayer structure of Ti/Al/Ti.
  • a thin film transistor may have only one of a source electrode (SE) and a drain electrode (DE), or may not have both.
  • one thin film transistor (TFT) does not have a drain electrode (DE)
  • another thin film transistor (TFT) connected to this thin film transistor (TFT) does not have a source electrode (SE)
  • the semiconductor layer of these two thin film transistors ( Acts may be connected to each other.
  • one thin film transistor (TFT) has a source electrode (SE) and another thin film transistor (TFT) has a drain electrode (DE)
  • the source electrode (SE) of one thin film transistor (TFT) has a source electrode (SE) of the other thin film transistor (TFT). It can have the same effect as connecting to the drain electrode (DE) of (TFT).
  • the organic insulating layer 208 may be disposed to cover the thin film transistor (TFT) and the storage capacitor (Cst).
  • the organic insulating layer 208 may include an organic insulating material.
  • the organic insulating layer 208 is made of photoresist, Benzocyclobutene (BCB), polyimide, Hexamethyldisiloxane (HMDSO), Polymethylmethacrylate (PMMA), polystyrene, a polymer derivative having a phenolic group, an acrylic polymer, It may include de-based polymers, aryl ether-based polymers, amide-based polymers, fluorine-based polymers, p-xylene-based polymers, vinyl alcohol-based polymers, or mixtures thereof.
  • a third interlayer insulating layer may be further disposed below the organic insulating layer 208.
  • the third interlayer insulating layer may include an inorganic insulating material such as silicon oxide, silicon nitride, or silicon oxynitride.
  • a connecting metal layer (CM) may be disposed on the organic insulating layer 208, and the planarization layer 209 may cover the connecting metal layer (CM).
  • the connecting metal layer (CM) may contain a conductive material containing molybdenum (Mo), aluminum (Al), copper (Cu), titanium (Ti), etc., and may have a multi-layer or single-layer structure containing these materials. You can.
  • the connecting metal layer (CM) may have a multilayer structure of Ti/Al/Ti.
  • the connection metal layer CM may include a plurality of connection patterns arranged along the substrate 100.
  • the planarization layer 209 may provide a flat top surface for an organic light emitting device (OLED) disposed thereon.
  • the planarization layer 209 may include an organic insulating material.
  • the planarization layer 209 is made of photoresist, Benzocyclobutene (BCB), polyimide, Hexamethyldisiloxane (HMDSO), Polymethylmethacrylate (PMMA), polystyrene, polymer derivatives with phenolic groups, acrylic polymers, and imide-based polymers. It may include polymers, aryl ether-based polymers, amide-based polymers, fluorine-based polymers, p-xylene-based polymers, vinyl alcohol-based polymers, or mixtures thereof.
  • the pad 400 may be disposed on the organic insulating layer 208, and the planarization layer 209 may cover the pad 400.
  • the pad 400 may include the same material as the connecting metal layer (CM).
  • the pad 400 may contain a conductive material containing molybdenum (Mo), aluminum (Al), copper (Cu), titanium (Ti), etc., and may be a multilayer or single layer containing the above materials. It can have a structure.
  • the pad 400 may have a multilayer structure of Ti/Al/Ti.
  • the planarization layer 209 may include a plurality of holes (HC, HP, H1-1, H2-1,). A detailed description of the plurality of holes will be described later.
  • organic light emitting devices may be disposed on the planarization layer 209.
  • a first organic light-emitting device (OLED1) and a second organic light-emitting device (OLED2) adjacent to each other along the first direction D1 may be disposed on the planarization layer 209
  • a third organic light-emitting device (OLED3) may be disposed on the planarization layer 209 to be adjacent to the first organic light emitting device OLED1 along the second direction D2 that intersects the first direction D1.
  • the first organic light emitting device (OLED1), the second organic light emitting device (OLED2), and the third organic light emitting device (OLED3) may each emit light of different colors.
  • the first organic light emitting device (OLED1) may emit green light
  • the second organic light emitting device (OLED2) may emit red light
  • the third organic light emitting device (OLED3) may emit blue light. .
  • the first organic light emitting device (OLED1) may include a first pixel electrode 210-1, a first intermediate layer 220-1 including a first light emitting layer 222-1, and a counter electrode 230.
  • the second organic light emitting device (OLED2) may include a second pixel electrode 210-2, a second intermediate layer 220-2 including a second light emitting layer 222-2, and a counter electrode 230.
  • the third organic light emitting device (OLED3) may include a third pixel electrode 210-3, a third intermediate layer 220-3 including a third light emitting layer 222-3, and a counter electrode 230.
  • the first pixel electrode 210-1 may be disposed on the planarization layer 209.
  • the second pixel electrode 210-2 may be disposed adjacent to the first pixel electrode 210-1 along the first direction D1 on the planarization layer 209
  • the third pixel electrode 210-3 may be disposed adjacent to the first pixel electrode 210-1 along the second direction D2 that intersects the first direction D1 on the planarization layer 209.
  • the first pixel electrode 210-1, the second pixel electrode 210-2, and the third pixel electrode 210-3 include a light-transmitting conductive layer formed of a light-transmitting conductive oxide such as ITO, In 2 O 3 , or IZO. , and a reflective layer formed of metal such as Al or Ag.
  • the first pixel electrode 210-1, the second pixel electrode 210-2, and the third pixel electrode 210-3 may have a three-layer structure of ITO/Ag/ITO.
  • the first pixel electrode 210-1, the second pixel electrode 210-2, and the third pixel electrode 210-3 are connected to the source electrode SE and It can be electrically connected to a thin film transistor (TFT) by contacting any one of the drain electrodes (DE).
  • the connecting metal layer (CM) may be interposed between the thin film transistor (TFT) and each pixel electrode of the pixel electrodes 210-1, 210-2, and 210-3.
  • the connection metal layer (CM) can be connected to the thin film transistor (TFT) through a contact hole formed (or provided) in the organic insulating layer 208.
  • a pixel definition layer 215 may be disposed on the planarization layer 209.
  • This pixel definition film 215 has an opening 215OP corresponding to each pixel PX, that is, at least the central portion of the pixel electrodes 210-1, 210-2, and 210-3 is outside the pixel definition film 215. It serves to define the pixel (PX) by having an opening (215OP) that exposes the pixel (PX).
  • the pixel defining film 215 is connected to the edges of the first pixel electrode 210-1, the second pixel electrode 210-2, and the third pixel electrode 210-3.
  • the pixel defining layer 215 may include, for example, an organic material such as polyimide or hexamethyldisiloxane (HMDSO).
  • a first intermediate layer 220-1 may be disposed on the first pixel electrode 210-1.
  • a second intermediate layer 220-2 may be disposed on the second pixel electrode 210-2, and a third intermediate layer 220-3 may be disposed on the third pixel electrode 210-3.
  • the first intermediate layer 220-1, the second intermediate layer 220-2, and the third intermediate layer 220-3 may include low molecular or high molecular materials.
  • the first intermediate layer (220-1), the second intermediate layer (220-2), and the third intermediate layer (220-3) contain a low molecular material
  • the first intermediate layer (220-1) and the second intermediate layer (220-2) ) and the third intermediate layer (220-3) includes a hole injection layer (HIL), a hole transport layer (HTL), an emission layer (EML), an electron transport layer (ETL), An electron injection layer (EIL), etc.
  • HIL hole injection layer
  • HTL hole transport layer
  • EML emission layer
  • ETL electron transport layer
  • EIL electron injection layer
  • EIL electron injection layer
  • the intermediate layers (220-1, 220-2, and 220-3) may have a structure including a hole transport layer (HTL) and an emission layer (EML).
  • the hole transport layer includes PEDOT
  • the light emitting layers 222-1, 222-2, and 222-3 may include polymer materials such as polyphenylene vinylene (PPV)-based and polyfluorene-based materials.
  • the first intermediate layer 220-1, the second intermediate layer 220-2, and the third intermediate layer 220-3 are formed by screen printing, inkjet printing, laser induced thermal imaging (LITI), etc. can do.
  • the first intermediate layer (220-1), the second intermediate layer (220-2), and the third intermediate layer (220-3) are layers integrated across a plurality of pixel electrodes (210-1, 210-2, and 210-3). It may include a layer patterned to correspond to each of the plurality of pixel electrodes 210-1, 210-2, and 210-3. A detailed description of the structures of the first intermediate layer 220-1, the second intermediate layer 220-2, and the third intermediate layer 220-3 will be described later.
  • the counter electrode 230 is disposed on top of the display area DA, and may be arranged to cover the display area DA. That is, the counter electrode 230 is formed integrally with the plurality of organic light emitting elements (OLED1, OLED2, OLED3) and can correspond to the plurality of pixel electrodes (210-1, 210-2, 210-3). there is. For example, the counter electrode 230 may be arranged to overlap all of the first pixel electrode 210-1, the second pixel electrode 210-2, and the third pixel electrode 210-3. The counter electrode 230 may be arranged to cover not only the display area DA but also the peripheral area PA (see FIG. 1).
  • OLED1, OLED2, OLED3 organic light emitting elements
  • This counter electrode 230 may include a translucent conductive layer formed of ITO, In 2 O 3 or IZO, and may also include a semi-transmissive film containing a metal such as Al or Ag.
  • the counter electrode 230 may be a semi-permeable film containing Mg or Ag.
  • a capping layer (not shown) may be located on the counter electrode 230.
  • the capping layer may include a material selected from organic materials, inorganic materials, and mixtures thereof and may be provided as a single layer or multiple layers.
  • a LiF layer may be placed on the capping layer.
  • the planarization layer 209 may include or define a plurality of holes (HC, HP, H1-1, H2-1). As shown in FIG. 6 , which is an enlarged cross-sectional view of portion A of FIG. 5 , the planarization layer 209 may include a contact hole (HC).
  • the pixel electrodes 210-1, 210-2, and 210-3 may be connected to the connection metal layer CM through or within the contact hole HC formed in the planarization layer 209. That is, the pixel electrodes 210-1, 210-2, and 210-3 are connected to the thin film through the contact hole (HC) formed in the planarization layer (209), the connecting metal layer (CM), and the organic insulating layer (208). It can be electrically connected to a transistor (TFT).
  • TFT transistor
  • the inner surface HCa (eg, first inner surface) of the planarization layer 209 defining the contact hole HC may include a forward tapered inclined surface. That one inner surface of a layer defining a hole includes a forward tapered inclined surface is greater than the width of the portion of the hole in the direction of the substrate 100 (-z direction) of the hole in the direction opposite to the direction of the substrate 100 (+z). direction) means that the width of the part is wider. That is, as the distance along the z-direction to the substrate 100 decreases, the width of each hole decreases (e.g., along the plane), while as the distance along the z-direction from the substrate 100 increases, the width of each hole decreases. The width of the hole increases.
  • one inner surface of a layer defining a certain hole includes a reverse tapered inclined surface means that the width of the portion of the hole in the direction opposite to the substrate 100 (-z direction) of the hole is greater than the width of the portion of the hole in the direction opposite to the substrate 100.
  • the pixel electrodes 210-1, 210-2, and 210-3 are formed on the planarization layer 209. ) can improve step coverage. That is, the pixel electrodes 210-1, 210-2, and 210-3 formed on the planarization layer 209 can be accurately connected to the connection metal layer CM through the contact hole HC.
  • the planarization layer 209 may include a pad hole (HP).
  • the top surface of the pad 400 may be exposed to the outside (eg, to the outside of the planarization layer 209) through the pad hole HP.
  • the inner surface HPa (eg, second inner surface) of the planarization layer 209 defining the pad hole HP may include a forward tapered inclined surface. If the inner surface (HPa) of this layer defining the pad hole (HP) includes a reverse tapered slope, moisture, etc. may exist between the pad 400 and the inner surface (HPa) of the pad hole (HP). .
  • the inner surface (HPa) of this layer defining the pad hole (HP) includes a forward tapered inclined surface as shown in FIG. 7, so the pad 400 There may be no or minimal moisture between the inner surface (HPa) of this layer and the pad hole (HP).
  • the pad 400 exposed through the pad hole HP may be electrically connected to a driving chip (not shown) included in the display device 1 through an anisotropic conductive film or the like.
  • the driving chip may be, for example, an IC chip, and the driving chip may have a body and an output terminal and an input terminal located on both sides of the body. That is, the pad 400 can be electrically connected to the driving chip by placing and pressing an anisotropic conductive film between the pad 400 and the input terminal and/or output terminal of the driving chip.
  • the thickness of a layer may be the maximum thickness at a location along the layer.
  • the thickness t2 of the planarization layer 209 on the pad 400 (or corresponding to the pad 400) may be different from the thickness t1 of the planarization layer 209 on the display area DA. Specifically, the thickness t2 of the planarization layer 209 on the pad 400 may be thinner than the thickness t1 of the planarization layer 209 on the display area DA. If the thickness (t2) of the planarization layer 209 on the pad 400 is thick, sufficient pressure is not applied to the output terminal and/or input terminal of the driving chip, and the pad 400 may not be electrically connected to the driving chip. You can.
  • the thickness t2 of the planarization layer 209 of the display device 1 may be thinner than the thickness t1 of the display area DA.
  • sufficient pressure can be applied to the output terminal and/or input terminal of the driving chip, so the pad 400 can be stably connected to the driving chip. Therefore, connection defects in the driving chip can be eliminated or minimized.
  • the first intermediate layer 220-1 may include a first common layer 221, a first light emitting layer 222-1, and a second common layer 227.
  • the first light-emitting layer 222-1 may include a polymer or low-molecular organic material that emits light of a predetermined color. That is, the first light emitting layer 222-1 can emit light in a predetermined wavelength band.
  • the second light emitting layer 222-2 of the second organic light emitting device OLED2 may emit light in a different wavelength band than the first light emitting layer 222-1 of the first organic light emitting device OLED1.
  • the third light emitting layer 222-3 of the third organic light emitting device OLED3 is the first light emitting layer 222-1 of the first organic light emitting device OLED1 and the second light emitting layer 222 of the second organic light emitting device OLED2. -2) It can emit light in a different wavelength band.
  • the first emission layer 222-1, the second emission layer 222-2, and the third emission layer 222-3 may emit green light, red light, and blue light, respectively.
  • Green light is light belonging to a wavelength band of about 495 nm to about 580 nm
  • red light is light belonging to a wavelength band of about 580 nm to about 780 nm
  • blue light is light belonging to a wavelength band of about 400 nm to about 495 nm. there is.
  • the first organic light emitting device (OLED1) may have a tandem structure.
  • the first organic light emitting device (OLED1) includes a first lower light emitting layer (222L-1) and a first upper light emitting layer (222U-1), and the first upper light emitting layer (222U-1) is a first lower light emitting layer ( It may be disposed on the first lower emitting layer 222L-1 so as to overlap with 222L-1.
  • the second organic light emitting device (OLED2) includes a second lower light emitting layer (222L-2) and a second upper light emitting layer (222U-2), and the second upper light emitting layer (222U-2) is a second lower light emitting layer (222U-2).
  • the third organic light emitting device (OLED3) includes a third lower emitting layer (222L-3) and a third upper emitting layer (222U-3), and the third upper emitting layer (222U-3) includes a third lower emitting layer (222U-3). It may be disposed on the third lower emitting layer 222L-3 so as to overlap with 222L-3. That is, the first light-emitting layer 222-l includes a first lower light-emitting layer 222L-1 and a first upper light-emitting layer 222U-1, and the second light-emitting layer 222-2 includes a second lower light-emitting layer 222L-1. 2) and a second upper emitting layer (222U-2), and the third emitting layer (222-3) may include a third lower emitting layer (222L-3) and a third upper emitting layer (222U-3).
  • a first common layer 221 may be interposed between 3) and the third lower emitting layer 222L-3.
  • the first common layer 221 may have a single-layer or multi-layer structure.
  • the first common layer 221 when the first common layer 221 is formed of a polymer material, the first common layer 221 is a single-layer hole transport layer (HTL), and is polyethylene dioxythiophene (PEDOT: poly-(3, 4-ethylenedioxythiophene), polyaniline (PANI: polyaniline), TPD (N, N'-diphenyl-N,N'-bis(3-methylphenyl)-1,1'-bi-phenyl-4,4'-diamine) Alternatively, it may be formed of NPB (N,N'-di(naphthalen-1-yl)-N,N'-diphenyl-benzidine).
  • the first common layer 221 When the first common layer 221 is formed of a low molecular material, the first common layer 221 The layer 221 may include a hole injection layer (HIL) and a hole transport layer (HTL).
  • HIL hole injection layer
  • HTL hole transport layer
  • a second common layer 227 may be disposed on the first upper emitting layer 222U-1, the second upper emitting layer 222U-2, and the third upper emitting layer 222U-3.
  • the second common layer 227 may not always be provided.
  • the second common layer 227 may be desirable to form.
  • the second common layer 227 may have a single-layer or multi-layer structure.
  • the second common layer 227 may include an electron transport layer (ETL) and/or an electron injection layer (EIL).
  • ETL electron transport layer
  • EIL electron injection layer
  • the counter electrode 230 may be disposed on the second common layer 227.
  • the first intermediate layer 220-1, the second intermediate layer 220-2, and the third intermediate layer 220-3 may further include a charge generation layer 224.
  • the charge generation layer 224 is between the first lower emitting layer (222L-1) and the first upper emitting layer (222U-1), between the second lower emitting layer (222L-2) and the second upper emitting layer (222U-2), and the first lower emitting layer (222L-1) and the first upper emitting layer (222U-1). It may be located between the third lower emitting layer (222L-3) and the third upper emitting layer (222U-3).
  • the charge generation layer 224 includes a first stack including a first lower emitting layer (222L-1), a second lower emitting layer (222L-2), and a third lower emitting layer (222L-3) and a first upper emitting layer (222U- 1), it may serve to supply charges to the second stack including the second upper emitting layer (222U-2) and the third upper emitting layer (222U-3).
  • the first intermediate layer 220-1, the second intermediate layer 220-2, and the third intermediate layer 220-3 may further include a third common layer 223 and a fourth common layer 225.
  • the third common layer 223 is between the first lower emitting layer (222L-1) and the charge generation layer 224, between the second lower emitting layer (222L-2) and the charge generation layer 224, and the third lower emitting layer (222L). It may be located between -3) and the charge generation layer 224.
  • the fourth common layer 225 is between the charge generation layer 224 and the first upper emission layer (222U-1), between the charge generation layer 224 and the second upper emission layer (222U-2), and between the charge generation layer 224. and the third upper emitting layer (222U-3).
  • the third common layer 223 may include an electron transport layer
  • the fourth common layer 225 may include a hole transport layer.
  • the first intermediate layer 220-1 includes a first common layer 221, a first lower emitting layer 222L-1, a third common layer 223, a charge generation layer 224, and a fourth common layer 225. ), a first upper emitting layer (222U-1), and a second common layer (227).
  • the second intermediate layer 220-2 includes a first common layer 221, a second lower emitting layer 222L-2, a third common layer 223, a charge generation layer 224, and a fourth common layer ( 225), a second upper emitting layer (222U-2), and a second common layer (227).
  • the third intermediate layer 220-3 includes a first common layer 221, a third lower emitting layer 222L-3, a third common layer 223, a charge generation layer 224, and a fourth common layer ( 225), a third upper emitting layer (222U-3), and a second common layer (227).
  • the display device 1 may include a first hole H1.
  • the planarization layer 209 includes a 1-1 hole (H1-1) disposed between the first pixel area (PXA1) and the second pixel area (PXA2), and the pixel definition layer 215 includes the first pixel area (PXA1) and the second pixel area (PXA2). It may include a 1-2 hole (H1-2) overlapping with the 1-1 hole (H1-1).
  • the first hole (H1) may include a 1-1 hole (H1-1) and a 1-2 hole (H1-2) overlapping (or aligned with) the 1-1 hole (H1-1). there is.
  • the organic insulating layer 208 may be exposed to the outside of the planarization layer 209, each intermediate layer of the pixel definition layer 215, and the counter electrode 230.
  • the inner surface H1-2a (e.g., the fifth inner surface) of the 1-2 hole H1-2 (e.g., this layer defining the 1-2 hole H1-2) is a forward tapered slope.
  • the first common layer 221, the third common layer 223, the charge generation layer 224, the fourth common layer 225, the second common layer 227, and the counter electrode 230 are a plurality of organic light emitting elements. Since they are formed integrally across the OLEDs, these layers may cover a portion of the 1-2 hole H1-2 (e.g., the sidewall of this layer defining the 1-2 hole H1-2). there is.
  • the first common layer 221, the third common layer 223, the charge generation layer 224, the fourth common layer 225, the second common layer 227, and the counter electrode 230 are the first common layer 223.
  • the inner surface (H1-2a) of the hole (H1-2) can be covered.
  • the inner surface H1-1a (eg, third inner surface) of the planarization layer 209 defining the 1-1 hole H1-1 may include a reverse tapered inclined surface.
  • layers formed integrally in the first organic light emitting device (OLED1) and the second organic light emitting device (OLED2) such as the first common layer 221 and the third common layer
  • the layer 223, the charge generation layer 224, the fourth common layer 225, the second common layer 227, and the counter electrode 230 may be cut off or separated on the 1-1 hole (H1-1). there is.
  • the counter electrode 230 is located on the pixel defining layer 215, and in the second pixel area (PXA2), a first common layer 221, a third common layer 223, a charge generation layer 224, and a fourth common layer are formed.
  • the layer 225, the second common layer 227, and the counter electrode 230 are located on the pixel defining film 215, but within the 1-1 hole H1-1, the first common layer 221, Parts of the third common layer 223, charge generation layer 224, fourth common layer 225, second common layer 227, and counter electrode 230 may be located on the organic insulating layer 208. there is. That is, the first common layer 221, third common layer 223, charge generation layer 224, fourth common layer 225, and second common layer 227 located in the first pixel area (PXA1).
  • the counter electrode 230 includes a first common layer 221, a third common layer 223, a charge generation layer 224, a fourth common layer 225, and a third common layer 221, a third common layer 223, and a fourth common layer 225, respectively, located in the second pixel area PXA2. 2 It is connected to the common layer 227 and the counter electrode 230, but is connected to each other in a part of the boundary between the first pixel area (PXA1) and the second pixel area (PXA2), that is, in the 1-1 hole (H1-1). It can be separated.
  • the inner surface (H1-1a) of the 1-1 hole (H1-1) includes a reverse tapered slope
  • the fourth common layer 225, the second common layer 227, and the counter electrode 230 may not cover or extend along the inner surface (H1-1a) of the 1-1 hole (H1-1).
  • the first remaining layer 310 includes the first common layer 221, the third common layer 223, the charge generation layer 224, the fourth common layer 225, the second common layer 227, and the opposite layer.
  • a first-second remaining common layer 227a a first remaining counter electrode 230a.
  • the first remaining layer 310 contains the same material as at least some of the materials included in the intermediate layers 220-1, 220-2, and 220-3, and the same material as the material included in the counter electrode 230. May contain substances.
  • the organic insulating layer 208 faces the pixel defining layer 215 with the planarization layer 209 interposed therebetween, and the organic insulating layer 208 is planarized in the 1-1 hole (H1-1). It is exposed to the outside of the layer 209, and the first remaining layer 310 is located inside the 1-1 hole (H1-1) of the planarization layer 209.
  • Both the middle layer and the counter electrode 230 are cut off at the 1-1 hole (H1-1) of the planarization layer 209, and the first remaining layer 310 is cut off from the middle layer along with the cut portion of the counter electrode 230.
  • the inner surface (H1-1a) of the 1-1 hole (H1-1) includes a reverse tapered inclined surface, the direction (-z direction) of the 1-1 hole (H1-1) toward the substrate 100 Since the width is wider than the width in the opposite direction (+z direction), the first remaining layer 310 may not contact the inner surface (H1-1a) of the 1-1 hole (H1-1).
  • the first organic light emitting device (OLED1) and the second organic light emitting device (OLED2) are formed through these layers. Leakage current may flow between them. For example, even when attempting to supply current only to the first organic light emitting device (OLED1) that emits green light, a layer formed integrally in the first organic light emitting device (OLED1) and the second organic light emitting device (OLED2), For example, a second organic light emitting device ( Current can also be supplied to OLED2).
  • the planarization layer 209 is disposed between the first pixel area (PXA1) and the second pixel area (PXA2). H1-1), and the inner surface (H1-1a) of the planarization layer 209 in the 1-1 hole (H1-1) may include a reverse tapered inclined surface. Accordingly, the first common layer 221, third common layer 223, charge generation layer 224, fourth common layer 225, and second common layer 227 located in the first pixel area (PXA1).
  • the counter electrode 230 each include a first common layer 221, a third common layer 223, a charge generation layer 224, a fourth common layer 225, It is connected to the second common layer 227 and the counter electrode 230 in the surrounding area of the various holes (see FIG. 4), but is only part of the boundary between the first pixel area (PXA1) and the second pixel area (PXA2), that is, In Hall 1-1 (H1-1), they can be separated from each other.
  • the layers disposed on the planarization layer 209 are formed integrally in the first organic light emitting device (OLED1) and the second organic light emitting device (OLED2), the first organic light emitting device (OLED1) and the second organic light emitting device (OLED1) are formed through these layers. It is possible to ensure that no current leaks between the second organic light emitting devices (OLED2) or that even if current leaks, the amount can be minimized. That is, even if the layers disposed on the planarization layer 209 are formed integrally across a plurality of organic light emitting devices (OLEDs), current does not leak or does not leak between the organic light emitting devices (OLEDs) through these layers. The amount can be kept to a minimum.
  • the existing planarization layer 209 has a 1-1 hole (H1-1) and a planarization layer 209 in which the inner surface (H1-1a) is reverse tapered.
  • the inner surface (H2-1a) (e.g., the fourth inner surface) includes the reversely tapered 2-1 hole (H2-1), and the existing pixel definition film 215 has the 1-1 hole (H2-1).
  • the display device 1 Since it includes the 1-2 hole (H1-2) and the 2-2 hole (H2-2) corresponding to the 2-1 hole (H2-1), respectively, additional manufacturing processes are required. Not needed. Accordingly, in the case of the display device 1 according to the present embodiment, the manufacturing cost can be maintained while the current does not leak between the organic light emitting elements (OLED), or even if the current leaks, the amount can be minimized.
  • OLED organic light emitting elements
  • an encapsulation layer (not shown) can cover these organic light emitting devices (OLEDs) to protect them.
  • the encapsulation layer may include a first inorganic encapsulation layer, an organic encapsulation layer, and a second inorganic encapsulation layer, and may cover the display area DA and extend to the outside of the display area DA. Since the display device 1 according to this embodiment includes the holes H1 and H2, the counter electrode 230 may be curved to increase the surface area of the counter electrode 230. Since the encapsulation layer is located on the counter electrode 230, the bonding force between the encapsulation layer and the counter electrode 230 can be increased.
  • the display device 1 may further include a second hole H2.
  • the planarization layer 209 includes a 2-1 hole (H2-1) disposed between the first pixel area (PXA1) and the third pixel area (PXA3), and the pixel definition layer 215 includes the It may include a 2-2 hole (H2-2) overlapping with the 2-1 hole (H2-1).
  • the second hole (H2) may include a 2-1 hole (H2-1) and a 2-2 hole (H2-2) that overlaps the 2-1 hole (H2-1).
  • the inner surface H2-2a (e.g., the sixth inner surface) of the 2-2 hole H2-2 includes a forward tapered inclined surface, and the inner surface H2 of the 2-1 hole H2-1 -1a) may include a reverse tapered slope.
  • the second residual layer 320 is located in the 2-1 hole (H2-1), and the second residual layer 320 includes the first common layer 221, the third common layer 223, and the charge generation layer. (224), the fourth common layer 225, the second common layer 227, and the 2-1 remaining common layer (221b), the 2-3 remaining common layer (223b) corresponding to the counter electrode 230, respectively.
  • the second residual charge generation layer (224b), a 2-4 remaining common layer (225b), a 2-2 remaining common layer (227b), and a second remaining counter electrode (230b). Since the above-described details regarding the first hole H1 and the first residual layer 310 can also be applied to the second hole H2 and the second residual layer 320, duplicate descriptions in this regard will be omitted.
  • the planarization layer 209 is formed in the 2-1 hole (H2-) disposed between the first pixel area (PXA1) and the third pixel area (PXA3). 1), and the inner surface (H2-1a) of the 2-1 hole (H2-1) may include a reverse tapered slope. Accordingly, the first common layer 221, third common layer 223, charge generation layer 224, fourth common layer 225, and second common layer 227 located in the first pixel area (PXA1).
  • the counter electrode 230 each include a first common layer 221, a third common layer 223, a charge generation layer 224, a fourth common layer 225, It is connected to the second common layer 227 and the counter electrode 230 in the surrounding area of the various holes (see FIG. 4), but is only part of the boundary between the first pixel area (PXA1) and the third pixel area (PXA3), that is, In Hall 2-1 (H2-1), they can be separated from each other.
  • the first organic light-emitting device (OLED1) and the third organic light-emitting device (OLED3) are formed through these layers. It is possible to ensure that no current leaks between the third organic light emitting devices (OLED3) or that even if current leaks, the amount can be minimized. That is, even if the layers disposed on the planarization layer 209 are formed integrally across a plurality of organic light emitting devices (OLEDs), current does not leak or does not leak between the organic light emitting devices (OLEDs) through these layers. The amount can be kept to a minimum.
  • the first hole (H1) and the second hole (H2) are shown to be spaced apart from each other, but the present invention is not limited thereto. for example.
  • FIG. 10 which is a plan view schematically showing a portion of the display device 1 according to an embodiment of the present invention
  • the first hole H1 and the second hole H2 may be connected to each other. That is, the 1-1 hole (H1-1) of the first hole (H1) and the 2-1 hole (H2-1) of the second hole (H2) are connected to each other, and the 1-1 hole (H1-1) of the first hole (H1) is connected to each other.
  • the 1-2 hole (H1-2) and the 2-2 hole (H2-2) of the 2nd hole (H2) may be connected to each other.
  • the present invention is not limited thereto.
  • a method of manufacturing (or providing) such a display device 1 will be described.
  • FIGS. 11 to 15 are cross-sectional views schematically showing the process of providing the display device 1 of FIG. 1 .
  • FIGS. 11 to 15 are cross-sectional views schematically showing the process of forming (or providing) the planarization layer 209 and the pixel definition layer 215 of the display device 1 of FIG. 1.
  • a connecting metal layer (CM) and a pad 400 may be formed on the substrate 100. Specifically, after depositing a connection metal layer forming material on the entire surface of the substrate 100 using a sputtering method, etc., the shape of the connection metal layer (CM) and the shape of the pad 400 are patterned to form the connection metal layer (CM) and A pad 400 can be formed. That is, the connecting metal layer CM and the pad 400 are respective patterns of the same material layer, and can be considered to be on the same layer among the layers on the substrate 100.
  • the connection metal layer forming material may include a conductive material including molybdenum (Mo), aluminum (Al), copper (Cu), titanium (Ti), etc.
  • planarization layer forming layer 260 may be formed to cover the connecting metal layer (CM) and the pad 400.
  • planarization layer forming layer 260 refers to a layer (eg, preliminary planarization layer) in which the shape of the planarization layer 209 is not patterned after applying the planarization layer forming material.
  • the planarization layer forming layer 260 can be formed to cover the connecting metal layer CM and the pad 400. Photoresist can be classified into positive photoresist and negative photoresist.
  • a positive photoresist refers to a photoresist whose solubility in a developer increases by exposure
  • a negative photoresist refers to a photoresist whose solubility in a developer decreases by exposure. Accordingly, when developing a partially exposed positive photoresist, a pattern may be created with the exposed portion removed, and when developing a partially exposed negative photoresist, a pattern may be created with the unexposed portion removed. there is.
  • the halftone mask (M) includes a first shielding part (SU1), a first semi-transparent part (SPU1) surrounding the first shielding part (SU1), and a 2-1st shielding part (SU2-1) (e.g., a first sub portion), the 2-2nd shielding part (SU2-2) (e.g., the second sub part), the third shielding part (SU3), the second semi-transparent part (SPU2) and the transmission part surrounding the third shielding part (SU3) (PU) may be included.
  • SU1 first shielding part
  • SPU1 first semi-transparent part surrounding the first shielding part
  • SU2-1 a 2-1st shielding part
  • SU2-2 2-2nd shielding part
  • SU3 the second sub part
  • SPU2 the transmission part surrounding the third shielding part
  • PU transmission part surrounding the third shielding part
  • the 2-1st shielding unit (SU2-1) may be positioned spaced apart from the first shielding unit (SU1) and the first semi-transparent part (SPU1) in the first direction (D1), and the 2-2nd shielding unit (SU2) -2) may be positioned spaced apart from the first shielding unit (SU1) and the first semi-transmissive part (SPU1) in the second direction (D2) intersecting the first direction (D1).
  • a portion of the mask surrounding another portion of the mask may form an interface between the two portions, but is not limited to this.
  • the first semi-transmissive part SPU1 surrounding the first shielding part SU1 may be immediately adjacent to the first shielding part SU1.
  • the first shield (SU1) is positioned together with the first semi-transparent part (SPU1) on or corresponding to the connection metal layer (CM), and the 2-1 shield (SU2-1) is positioned spaced apart from the connecting metal layer (CM) in the first direction (D1), and the 2-2 shield (SU2-2) is moved from the connecting metal layer (CM) in a second direction (D1) that intersects the first direction (D1). D2), and the third shield (SU3) is positioned on the pad 400 or to correspond to the pad 400 together with the second semi-transparent part (SPU2) surrounding the third shield (SU3). You can do it.
  • an exposure process may be performed in which light such as ultraviolet rays is irradiated to the planarization layer forming layer 260 through the halftone mask M.
  • the planarization layer 209 having a specific pattern can be formed by going through a development process to remove a preset portion of the planarization layer forming layer 260. That is, as shown in FIG. 14, the inner surface (HCa) of the portion of the planarization layer 209 located below the first shielding portion (SU1) and the first semi-transmissive portion (SPU1) is the side wall of the planarization layer 209.
  • a contact hole (HC) including a forward tapered slope defined by is formed, and the inner surface (H1-1a) is formed in the portion of the planarization layer (209) located in the lower part of the 2-1 shield (SU2-1).
  • the 1-1 hole H1-1 including a reverse tapered slope defined by the sidewall of the planarization layer 209 can be formed.
  • the portion of the planarization layer 209 located below the second-second shielding portion SU2-2 has an inner surface H2-1a including a reverse tapered slope defined by the side wall of the planarization layer 209.
  • a 2-1 hole (H2-1) is formed, and the inner surface (HPa) of the planarization layer 209 located below the third shielding part (SU3) and the second semi-transparent part (SPU2) has a forward tapered slope.
  • a pad hole (HP) including can be formed.
  • Each of the connection metal layer (CM) and the pad 400 is exposed to the outside of the planarization layer 209 in each hole defined by the planarization layer 209 .
  • FIGS. 16 to 18 which are diagrams for explaining the taper angle of the negative photoresist
  • the taper direction of the negative photoresist may vary depending on the exposure amount.
  • a halftone mask (M') is also shown for convenience.
  • the halftone mask (M') may include a shielding part (SU'), a semi-transmissive part (SPU'), and a transparent part (PU').
  • the negative photoresist patterns (P1, P2, and P3) of FIGS. 16 to 18 may be formed using a halftone mask (M'), and when exposed, the negative photoresist patterns (P1, P2, and P3) corresponding to the central portions (P1C, P2C, and P3C) of the pattern are exposed.
  • the transparent part (PU') of the halftone mask (M') is located on the parts, and the semi-transparent part (SPU') of the halftone mask (M') is located on the parts corresponding to the edges (P1E, P2E, P3E) of the pattern. can be located.
  • the shielding portion (SU') of the halftone mask (M') will be located on the parts corresponding to the outside of the edges (P1E, P2E, P3E) of the pattern or adjacent to the edges (P1E, P2E, P3E) of the pattern. You can.
  • Negative photoresist is photocured by exposure, and as a result, the solubility of the exposed portion in the developer decreases.
  • M' halftone mask
  • the portion irradiated with light may also be dissolved by the developer. Therefore, like the negative photoresist pattern P2 of FIG. 17 , the inclination angle of the edge P2E of the pattern may be approximately a right angle. Furthermore, when the amount of light irradiated to the negative photoresist is less than when the negative photoresist pattern (P2) of FIG. 17 is formed, a pattern with a forward tapered slope, such as the negative photoresist pattern (P3) of FIG. 18, is formed. can be formed.
  • the taper angle and direction of the negative photoresist may vary depending on the exposure amount.
  • the 2-1st shielding part (SU2-1) or the 2-2nd shielding part through the 2-1st shielding part (SU2-1) and the 2-2nd shielding part (SU2-2) of the halftone mask (M) Since sufficient light for photocuring is irradiated to the portion of the planarization layer 209 located at the lower part of (SU2-2), the planarization layer 209 is formed by forming a first-layer structure in which the inner surface (H1-1a) includes a reverse tapered inclined surface.
  • the first hole (H1-1) and the inner surface (H2-1a) may include a second-1 hole (H2-1) including a reverse tapered slope.
  • the planarization layer 209 may include a contact hole (HC) whose inner surface (HCa) includes a forward tapered inclined surface and a pad hole (HP) whose inner surface (HPa) includes a forward tapered inclined surface. .
  • the second semi-transmissive portion SPU2
  • a part of the planarization layer 209 disposed on the pad 400 can be removed, so that the pad 400
  • the planarization layer 209 may be formed so that the thickness t2 of the planarization layer 209 disposed on the display area DA is thinner than the thickness t1 of the planarization layer 209 disposed on the display area DA.
  • the 2-1st shielding part SU2-1 and the 2-2nd shielding part SU2-2 of the halftone mask M may be connected to each other.
  • the reverse tapered 1-1 hole (H1-1) and the reverse tapered 2-1 hole (H2-1) can also be connected to each other (see FIG. 10).
  • a pixel definition layer 215 including a 1-2 hole (H1-2) and a 2-2 hole (H2-2) overlapping with the 2-1 hole (H2-1) may be formed.
  • the pixel definition layer 215 is formed into the 1-2 hole (H1-2) and the 2-2 hole (H2-2).
  • the inner surface (H1-2a) of the 1-2 hole (H1-2) and the inner surface (H2-2a) of the 2-2 hole (H2-2) have a forward tapered slope. It can be included.
  • the present invention is not limited to this.
  • the pixel definition film 215 may be formed using a negative photoresist, in which case the inner surface (H1-2a) of the 1-2 hole (H1-2) and/or the 2-2 hole (H2)
  • the inner surface (H2-2a) of -2) may include a reverse tapered slope.
  • the pixel defining layer 215 may define an opening 215OP that exposes the central portion of each of the plurality of pixel electrodes 210-1, 210-2, and 210-3 to the outside of the pixel defining layer 215.

Landscapes

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Abstract

본 발명은 제1방향을 따라 인접하는 제1화소영역과 제2화소영역을 포함하는 표시영역과, 상기 표시영역 외측의 주변영역을 갖는, 기판과, 상기 기판 상부에 배치된, 유기절연층과, 상기 유기절연층 상에 배치된 연결금속층과, 상기 연결금속층을 덮는, 평탄화층을 구비하는 표시 장치를 제공한다. 상기 평탄화층은, 제1화소영역에 대응하고 상기 연결금속층의 적어도 일부를 상기 평탄화층 외부로 노출하는 컨택홀을 정의하고, 순테이퍼진 경사면인, 제1내측면 및 상기 제1방향을 따라 상기 제1화소영역과 상기 제2화소영역 사이에 위치하고 상기 유기절연층의 일부를 상기 평탄화층 외부로 노출하는 제1-1홀을 정의하고, 역테이퍼진 경사면인, 제2내측면을 포함한다.

Description

표시 장치 및 그 제조방법
본 발명의 실시예들은 표시 장치 및 그 제조(또는 제공)방법에 관한 것으로서, 더 상세하게는 누설되는 전류를 줄이고 제조(또는 제공)비용을 절감할 수 있는 표시 장치 및 그 제조(또는 제공)방법에 관한 것이다.
표시 장치에 포함된 일부 층들은 복수개의 표시소자들에 있어서 공통적으로 구비된다. 따라서 하나의 표시소자에 전류가 공급되는 경우, 복수개의 표시소자들에 공통적으로 구비되는 층들을 통해 이웃한 다른 표시소자에도 전류가 공급될 수 있다.
복수개의 표시소자들에 공통적으로 구비되는 층들을 통해 이웃한 다른 표시소자에도 전류가 공급되는 경우, 표시 장치의 색 순도가 저하될 수 있다는 문제점이 있다. 이러한 문제점을 해결하기 위하여, 표시 장치는 유기막 세퍼레이터 등을 포함할 수 있다. 그러나 이러한 종래의 표시 장치에는, 세퍼레이터를 형성하기 위하여 표시 장치를 제조(또는 제공)하기 위한 공정이 복잡해지고 제조비용이 증가할 수 있다는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 누설되는 전류를 줄이고 제조 비용을 절감할 수 있는 표시 장치 및 그 제조방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 제1방향을 따라 인접하는 제1화소영역과 제2화소영역을 포함하는 표시영역과, 상기 표시영역 외측의 주변영역을 갖는, 기판과, 상기 제1화소영역 내에 위치하여 하부의 연결금속층의 적어도 일부를 노출하는 컨택홀과, 상기 제1화소영역과 상기 제2화소영역 사이에 위치하는 제1-1홀을 포함하는, 평탄화층을 구비하고, 상기 컨택홀의 내측면은 순테이퍼진 경사면을 포함하고, 상기 제1-1홀의 내측면은 역테이퍼진 경사면을 포함하는, 표시 장치가 제공된다.
상기 제1화소영역과 상기 제2화소영역은 제1방향을 따라 배치되고, 상기 제1-1홀은 상기 제1방향과 교차하는 제2방향으로 연장될 수 있다.
상기 표시영역은 상기 제2방향을 따라 상기 제1화소영역에 인접하도록 배치된 제3화소영역을 더 포함하고, 상기 평탄화층은 상기 제1화소영역과 상기 제3화소영역 사이에 배치되며 상기 제1방향으로 연장되는 제2-1홀을 더 포함하며, 상기 제2-1홀의 내측면은 역테이퍼진 경사면을 포함할 수 있다.
상기 제1-1홀와 상기 제2-1홀은 연결될 수 있다.
상기 표시 장치는 상기 평탄화층 상에 배치되고, 상기 제1-1홀과 중첩하는 제1-2홀을 포함하는, 화소정의막을 더 구비할 수 있다.
상기 제1-2홀의 내측면은 순테이퍼진 경사면을 포함할 수 있다.
상기 표시영역은 상기 제2방향을 따라 상기 제1화소영역에 인접하도록 배치된 제3화소영역을 더 포함하고, 상기 평탄화층은 상기 제1화소영역과 상기 제3화소영역 사이에 위치하며 상기 제1방향으로 연장되는 제2-1홀을 더 포함하며, 상기 제2-1홀의 내측면은 역테이퍼진 경사면을 포함하며, 상기 화소정의막은 상기 제2-1홀과 중첩되는 제2-2홀을 더 포함하고, 상기 제2-2홀의 내측면은 순테이퍼진 경사면을 포함할 수 있다.
상기 제1-2홀과 상기 제2-2홀은 연결될 수 있다.
상기 표시 장치는 상기 주변영역에 배치되는 패드를 더 구비할 수 있다.
상기 평탄화층은 상기 패드를 덮고, 상기 패드의 적어도 일부를 노출하는 패드홀을 포함하고, 상기 패드홀의 내측면은 순테이퍼진 경사면을 포함할 수 있다.
상기 평탄화층의 상기 패드 상에서의 두께는 상기 평탄화층의 상기 표시영역 상에서의 두께보다 얇을 수 있다.
상기 표시 장치는 상기 평탄화층과 상기 화소정의막 사이에 개재되는 화소전극과, 상기 화소정의막을 덮도록 배치되는 대향전극과, 상기 화소전극과 상기 대향전극 사이에 개재되는 중간층을 더 구비할 수 있다.
상기 증간층과 상기 대향전극은 상기 제1-2홀의 내측면을 덮을 수 있다.
상기 중간층과 상기 대향전극은 상기 제1-1홀의 내측면을 덮지 않을 수 있다.
상기 표시 장치는 상기 평탄화층 하부에 배치된 유기절연층과, 상기 제1-1홀 내부에 위치하도록 상기 유기절연층 상에 배치되는 잔존층을 더 구비하며, 상기 잔존층은 상기 중간층이 포함하는 물질 중 적어도 일부와 동일한 물질을 포함하고, 대향전극이 포함하는 물질과 동일한 물질을 포함할 수 있다.
상기 잔존층은 상기 제1-1홀의 내측면과 컨택하지 않을 수 있다.
본 발명의 일 관점에 따르면, 복수의 내측면들을 갖는 평탄화층을 제공하도록, 기판 상부에 연결금속층을 형성(또는 제공)하는 단계와, 네거티브 포토레지스트를 도포함으로써 상기 연결금속층을 덮도록 평탄화층 형성층(예컨대, 예비 평탄화층)을 형성하는 단계와, 제1차폐부와, 상기 제1차폐부를 둘러싸는 제1반투과부와, 상기 제1차폐부 및 상기 제1반투과부로부터 이격된 제2-1차폐부를 갖는 하프톤 마스크를, 상기 평탄화층 형성층 상에 위치시키는 단계와, 상기 하프톤 마스크를 통해 상기 평탄화층 형성층을 노광하는 단계를 포함하는, 표시 장치의 제조(또는 제공) 방법이 제공된다.
상기 하프톤 마스크를 위치시키는 단계는, 상기 제1차폐부와 상기 제1반투과부를 연결금속층 상에 위치시키고, 상기 제2-1차폐부를 상기 연결금속층으로부터 제1방향으로 이격하여 위치시키는 단계일 수 있다.
상기 하프톤 마스크는, 상기 제1차폐부 및 상기 제1반투과부로부터 이격된 제2-2차폐부를 갖고, 상기 하프톤 마스크를 위치시키는 단계는, 상기 제1차폐부와 상기 제1반투과부를 연결금속층 상에 위치시키고, 상기 제2-1차폐부를 상기 연결금속층으로부터 제1방향으로 이격하여 위치시키며, 상기 제2-2차폐부를 상기 연결금속층으로부터 상기 제1방향과 교차하는 제2방향으로 이격하여 위치시키는 단계일 수 있다.
상기 제2-1차폐부와 상기 제2-2차폐부는 연결될 수 있다.
본 발명의 일 관점에 따르면, 복수의 내측면들을 갖는 평탄화층을 제공하도록, 기판 상부에 연결금속층과 패드를 형성하는 단계와, 네거티브 포토레지스트를 도포함으로써 상기 연결금속층과 패드를 덮도록 평탄화층 형성층을 형성하는 단계와, 제1차폐부와, 상기 제1차폐부를 둘러싸는 제1반투과부와, 상기 제1차폐부 및 상기 제1반투과부로부터 이격된 제2-1차폐부와, 제3차폐부와, 상기 제3차폐부를 둘러싸는 제2반투과부를 갖는 하프톤 마스크를, 상기 평탄화층 형성층 상에 위치시키는 단계와, 상기 하프톤 마스크를 통해 상기 평탄화층 형성층을 노광하는 단계를 포함할 수 있다.
상기 하프톤 마스크를 위치시키는 단계는, 상기 제1차폐부와 상기 제1반투과부를 연결금속층 상에 위치시키고, 상기 제2-1차폐부를 상기 연결금속층으로부터 제1방향으로 이격하여 위치시키며, 상기 제3차폐부와 상기 제2반투과부를 상기 패드 상에 위치시키는 단계일 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 누설되는 전류를 줄이고 제조 비용을 절감할 수 있는 표시 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 평면도이다.
도 2는 도 1의 표시 장치가 포함하는 일 화소의 등가회로도이다.
도 3은 도 1의 I부분을 확대한 평면도이다.
도 4는 도 1의 II부분을 확대한 평면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 단면도이다.
도 6은 도 5의 A부분을 확대한 단면도이다.
도 7은 도 5의 B부분을 확대한 단면도이다.
도 8은 도 5의 C부분을 확대한 단면도이다.
도 9는 도 5의 D부분을 확대한 단면도이다.
도 10은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 평면도이다.
도 11 내지 도 15는 도 1의 표시 장치의 제공 방법을 개략적으로 도시하는 단면도들이다.
도 16 내지 도 18은 네거티브 포토레지스트의 테이퍼 각도를 설명하기 위한 도면들이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서 층, 막, 영역, 판 등의 각종 구성요소가 다른 구성요소 "상에" 있다고 할 때, 이는 다른 구성요소 "바로 상에" 있는 경우뿐 아니라 그 사이에 다른 구성요소가 개재된 경우도 포함한다. 또한 설명의 편의를 위하여 도면에서는 구성요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예컨대, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성요소를 다른 구성요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
본 명세서에서 "A 및/또는 B"는 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 표시 장치(1)의 일부를 개략적으로 도시하는 평면도이다. 도 1에 도시된 것과 같이, 표시 장치(1)는 복수의 화소(PX)들이 배치된 표시영역(DA) 및 표시영역(DA)의 외측에 위치하는(예컨대, 표시영역(DA)에 인접한) 주변영역(PA)을 포함할 수 있다. 구체적으로, 주변영역(PA)은 표시영역(DA)을 전체적으로 둘러쌀 수 있다. 이는 표시 장치(1)가 포함하는 기판(100)이 그러한 표시영역(DA) 및 주변영역(PA)을 갖는 것으로 이해될 수도 있다. 즉, 표시 장치(1)의 여러 구성요소들 또는 층들은 전술한 바와 같은 표시영역(DA) 및 주변영역(PA)을 포함할 수 있다.
표시 장치(1)의 각 화소(PX)는 소정의 색상의 빛을 방출할 수 있는 영역(예컨대, 평면 영역)으로, 표시 장치(1)는 화소(PX)들에서 방출되는 빛을 이용하여 이미지를 제공할 수 있다. 예컨대, 각 화소(PX)는 녹색의 광, 적색의 광 또는 청색의 광을 방출할 수 있다.
표시영역(DA)은 도 1에 도시된 바와 같이 사각형을 포함한 다각형의 형상을 가질 수 있다. 예컨대, 평면(예컨대, 도 1에서 x방향 및 y방향에 의해 정의되는 평면) 상에서, 표시영역(DA)은 가로의 길이가 세로의 길이보다 긴 직사각형의 형상을 갖거나, 가로의 길이가 세로의 길이보다 짧은 직사각형의 형상을 갖거나, 정사각형의 형상을 가질 수 있다. 또는, 표시영역(DA)은 타원 또는 원형과 같이 다양한 형상을 가질 수 있다.
주변영역(PA)은 화소(PX)들이 배치되지 않는 비표시영역일 수 있다. 주변영역(PA)에는 화소(PX)들에 전기적 신호나 전원을 제공하기 위한 드라이버 등이 배치될 수 있다. 주변영역(PA)은 각종 전자소자나 인쇄회로기판 등이 전기적으로 연결될 수 있는 패드(400)들이 배치될 수 있다. 각 패드(400)들은 주변영역(PA)에 상호 이격되어 배치되며, 인쇄회로기판이나 집적회로소자와 같은 외부 구성요소와 전기적으로 연결될 수 있다. 표시 장치(1)는 패드(400)에서 외부 구성요소와 연결될 수 있다.
도 2는 도 1의 표시 장치(1)가 포함하는 일 화소(PX)의 등가회로도이다. 도 2에 도시된 것과 같이, 일 화소(PX)는 화소회로(PC) 및 이에 전기적으로 연결된 발광요소로서 유기발광소자(OLED)를 포함할 수 있다.
화소회로(PC)는 제1트랜지스터(T1), 제2트랜지스터(T2) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 제2트랜지스터(T2)는 스위칭 트랜지스터로서, 스캔라인(SL) 및 데이터선(DL)과 같은 하나 이상의 신호선들에 연결되며, 스캔라인(SL)으로부터 입력되는 스위칭 신호에 의해 턴-온(turn-on)되어 데이터선(DL)으로부터 입력된 데이터 신호를 제1트랜지스터(T1)로 전달할 수 있다. 스토리지 커패시터(Cst)는 일단이 제2트랜지스터(T2)에 전기적으로 연결되고 이러한 일단에 대향하는 타단이 구동전압선(PL)에 전기적으로 연결되며, 제2트랜지스터(T2)로부터 전달받은 전압과 구동전압선(PL)에 공급되는 구동전원전압(ELVDD)의 차이에 해당하는 전압을 저장할 수 있다.
제1트랜지스터(T1)는 구동 트랜지스터로서, 구동전압선(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압선(PL)으로부터 유기발광소자(OLED)로 흐르는 구동 전류(예컨대, 전기적 구동 전류)의 크기를 제어할 수 있다. 유기발광소자(OLED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다. 유기발광소자(OLED)의 대향전극(230, 도 5 참조)은 전극전원전압(ELVSS)을 공급받을 수 있다.
도 2는 화소회로(PC)가 2개의 트랜지스터들과 1개의 스토리지 커패시터를 포함하는 것을 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 트랜지스터의 개수 또는 스토리지 커패시터의 개수는 화소회로(PC)의 설계에 따라 다양하게 변경될 수 있다.
도 3은 도 1의 I부분을 확대한 평면도이다. 도 3에 도시된 것과 같이, 연결배선(1100)들은 주변영역(PA)에 배치될 수 있다. 연결배선(1100)들은 표시영역(DA)에 배치된 신호선들, 예컨대 데이터선(DL)들과 패드(400)들을 전기적으로 연결할 수 있다. 연결배선(1100)들 각각은 신호선과 패드(400)를 전기적으로 연결하기 위해 일 방향으로 연장된 제1부분(1101) 및 제1부분(1101)의 단부(예컨대, 말단)에 배치되는 제2부분(1102)을 포함할 수 있다.
패드(400)는 연결배선(1100)과 중첩(또는 대응)할 수 있다. 구체적으로, 패드(400)는 연결배선(1100)의 제2부분(1102) 상부에 위치하여 연결배선(1100)과 중첩할 수 있다.
도 4는 도 1의 II부분을 확대한 평면도이다. 도 4에서는 편의상 화소정의막(215) 상에서의 평면도를 도시하였다. 도 4에 도시된 것과 같이, 기판(100)의 표시영역(DA)은 복수의 화소(PX)들이 각각 배치되는 복수의 화소영역들(PXA1, PXA2, PXA3)을 포함할 수 있다. 화소(PX)들 각각은 부화소(sub-pixel)를 의미하며, 유기발광소자(OLED)와 같은 표시소자를 포함할 수 있다. 화소(PX)는 예컨대, 녹색의 광, 적색의 광 또는 청색의 광을 방출할 수 있다. 예컨대, 화소(PX)는 녹색의 광을 방출하는 제1화소(PX1), 적색의 광을 방출하는 제2화소(PX2) 또는 청색의 광을 방출하는 제3화소(PX3)일 수 있다. 녹색의 광은 약 495나노미터(nm) 내지 약 580nm의 파장 대역에 속하는 광이고, 적색의 광은 약 580nm 내지 약 780nm 의 파장 대역에 속하는 광이며, 청색의 광은 약 400nm 내지 약 495nm의 파장 대역에 속하는 광일 수 있다.
표시영역(DA)에는 복수의 화소전극들(210-1, 210-2, 210-3)이 배치될 수 있으며, 복수의 화소전극들(210-1, 210-2, 210-3)은 평면 상에서 서로 이격되어 배치될 수 있다. 예컨대, 표시영역(DA)에는 서로 이격되어 배치되는 제1화소전극(210-1), 제2화소전극(210-2) 및 제3화소전극(210-3)이 배치될 수 있다.
화소정의막(215)은 복수의 화소전극들(210-1, 210-2, 210-3) 각각의 중앙부를 노출(예컨대, 화소정의막(215) 외부로 노출)시키는 개구(215OP)를 포함(또는 정의)할 수 있다. 비록 도 4에서는 도시되지 않았으나, 광을 방출하는 표시소자들의 발광층들은 이러한 화소정의막(215)의 개구(215OP)들 내에 각각 위치할 수 있다. 표시소자들의 대향전극(230)은 이러한 발광층들과 화소정의막(215) 상에 배치될 수 있다. 대향전극(230)은 복수의 화소전극들(210-1, 210-2, 210-3)에 걸쳐서 일체(一體)로 형성될 수 있다.
복수의 화소전극들(210-1, 210-2, 210-3) 중 어느 하나와, 발광층 그리고 대향전극(230)의 적층 구조는 하나의 유기발광소자(OLED)를 형성할 수 있다. 화소정의막(215)의 하나의 개구(215OP)는 하나의 유기발광소자(OLED)와 대응되며, 하나의 발광영역(EA)을 정의할 수 있다.
예컨대, 제1화소전극(210-1)의 중앙부를 노출시키는 개구(215OP)들 내에는 녹색의 광을 방출하는 발광층이 배치되며, 제1화소(PX1)는 이러한 개구(215OP)가 정의하는 발광영역(EA)을 포함할 수 있다. 유사하게, 제2화소전극(210-2)의 중앙부를 노출시키는 개구(215OP)들 내에는 적색의 광을 방출하는 발광층이 배치되고, 제2화소(PX2)는 이러한 개구(215OP)들이 정의한 발광영역(EA)들을 포함할 수 있다. 유사하게, 제3화소전극(210-3)의 중앙부를 노출시키는 개구(215OP)들 내에는 청색의 광을 방출하는 발광층이 배치되고, 제3화소(PX3)는 이러한 개구(215OP)들이 정의한 발광영역(EA)을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 제1화소전극(210-1)의 중앙부를 노출시키는 개구(215OP)들, 제2화소전극(210-2)의 중앙부를 노출시키는 개구(215OP)들 및 제3화소전극(210-3)의 중앙부를 노출시키는 개구(215OP)들 내에 청색의 광 또는 녹색의 광을 방출하는 발광층이 배치되며, 제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3)는 이러한 개구(215OP)가 정의하는 발광영역(EA)을 포함할 수 있다. 이러한 경우, 표시 장치(1)는 두께 방향(예컨대, z방향)으로(또는 두께 방향(예컨대, z방향)을 따라) 적층된 발광 패널 및 칼라 패널을 포함할 수 있고, 발광 패널의 발광층에서 방출된 청색의 광 또는 녹색의 광은 칼라 패널을 통과하면서 적색의 광, 녹색의 광, 및 청색의 광으로 변환되거나 투과될 수 있다. 이와 같이, 칼라 패널은 색 변환 패널로 달리 지칭될 수 있다.
제1화소(PX1)는 제1화소영역(PXA1)에 배치될 수 있고, 제2화소(PX2)는 제2화소영역(PXA2)에 배치될 수 있으며, 제3화소(PX3)는 제3화소영역(PXA3)에 배치될 수 있다. 제1화소영역(PXA1)과 제2화소영역(PXA2)은 제1방향(예컨대 -x방향과 +y방향 사이의 방향, 즉 D1방향)을 따라 인접하도록 위치하며, 제1화소영역(PXA1)과 제3화소영역(PXA3)은 제1방향(D1)과 교차하는 제2방향(-x방향과 -y방향 사이의 방향, 즉 D2방향)을 따라 인접하도록 위치할 수 있다.
제1화소영역(PXA1), 제2화소영역(PXA2) 및 제3화소영역(PXA3) 사이에는 제1홀(H1) 또는 제2홀(H2)이 배치될 수 있다. 제1홀(H1) 또는 제2홀(H2)은 실질적으로 제1화소영역(PXA1), 제2화소영역(PXA2) 및 제3화소영역(PXA3) 사이의 영역일 수 있다. 제1홀(H1)은 제1화소영역(PXA1)과 제2화소영역(PXA2) 사이에 배치되고, 제2방향(D2)으로 연장될 수 있다. 제2홀(H2)은 제1화소영역(PXA1)과 제3화소영역(PXA3) 사이에 배치되고, 제1방향(D1)으로 연장될 수 있다. 평면 형상을 갖는 각각의 홀은 평면 상에서 하나 이상의 방향, 예컨대 평면 형상의 주요 치수에 대응하는 방향으로 연장될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 4에는 제1홀(H1)과 제2홀(H2) 각각이 직사각형의 형상(예컨대, 직사각형의 평면 형상)을 갖는 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 제1홀(H1) 및/또는 제2홀(H2)은 사각형을 포함한 다각형의 형상을 가질 수 있다. 즉, 제1홀(H1) 및/또는 제2홀(H2)은 가로의 길이가 세로의 길이보다 긴 직사각형의 형상을 갖거나, 가로의 길이가 세로의 길이보다 짧은 직사각형의 형상을 갖거나, 정사각형의 형상을 가질 수 있다. 또는, 제1홀(H1) 및/또는 제2홀(H2)은 타원 또는 원형과 같이 다양한 형상을 가질 수 있다.
한편, 도 4에서는 복수의 화소(PX)들이 RGBG 타입(이른바, 펜타일(pentile®) 구조)으로 배치된 것을 도시하나, 스트라이프(stripe) 타입 등 다양한 형상으로 배치될 수 있음은 물론이다.
도 5는 본 발명의 일 실시예에 따른 표시 장치(1)의 일부를 개략적으로 도시하는 단면도이다. 구체적으로, 도 5는 도 4의 III-III'선과 도 3의 IV-IV'선을 따라 취한 단면도이다. 도 6은 도 5의 A부분을 확대한 단면도이고, 도 7은 도 5의 B부분을 확대한 단면도이며, 도 8은 도 5의 C부분을 확대한 단면도이다.
도 5에 도시된 것과 같이, 본 실시예에 따른 표시 장치(1)는 기판(100)을 구비한다. 기판(100)은 플렉서블 또는 벤더블 특성을 갖는 다양한 물질을 포함할 수 있다. 예컨대 기판(100)은 글라스, 금속 또는 고분자 수지를 포함할 수 있다. 또한, 기판(100)은 폴리에테르술폰(polyethersulphone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다. 물론 기판(100)은 각각 이와 같은 고분자 수지를 포함하는 두 개의 층들과 그 층들 사이에 개재된 (실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 등의) 무기물을 포함하는 배리어층을 포함하는 다층구조를 가질 수도 있는 등, 다양한 변형이 가능하다.
기판(100) 상에는 표시소자, 그리고 표시소자와 전기적으로 연결되는 박막트랜지스터(TFT)가 위치할 수 있다. 도 5에서는 표시소자로서 유기발광소자(OLED)가 기판(100) 상에 위치하는 것을 도시하고 있다. 이러한 유기발광소자(OLED)가 박막트랜지스터(TFT)에 전기적으로 연결된다는 것은, 유기발광소자(OLED)가 포함하는 화소전극이 박막트랜지스터(TFT)에 전기적으로 연결되는 것으로 이해될 수 있다.
기판(100) 상에는 화소회로(PC)가 배치될 수 있다. 각 화소(PX)의 화소회로(PC)의 구조는 서로 동일하므로, 하나의 화소회로(PC)를 중심으로 설명한다.
화소회로(PC)는 복수의 박막트랜지스터(TFT)들 및 스토리지 커패시터(Cst)를 포함한다. 도시의 편의상 도 5에는 하나의 박막트랜지스터(TFT)가 도시되어 있는 바, 이러한 박막트랜지스터(TFT)는 전술한 구동 박막트랜지스터(T1, 도 2 참조)에 해당할 수 있다.
박막트랜지스터(TFT)와 기판(100) 사이에는 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등과 같은 무기물을 포함하는 버퍼층(201)이 개재될 수 있다. 물론, 버퍼층(201)은 패드(400)의 하부에도 위치할 수 있다. 이러한 버퍼층(201)은 기판(100)의 상면의 평활성을 높이거나 기판(100) 등으로부터의 불순물이 박막트랜지스터(TFT)의 반도체층(Act)으로 침투하는 것을 방지하거나 최소화하는 역할을 할 수 있다.
도 5에 도시된 것과 같이, 박막트랜지스터(TFT)는 비정질실리콘, 다결정실리콘, 유기반도체물질 또는 산화물반도체물질을 포함하는 반도체층(Act)을 구비한다. 그리고 박막트랜지스터(TFT)는 게이트전극(GE), 소스전극(SE) 및/또는 드레인전극(DE)을 포함할 수 있다. 게이트전극(GE)은 다양한 도전성 물질을 포함하며 다양한 층상구조를 가질 수 있는데, 예컨대 Mo층과 Al층을 포함할 수 있다. 또는 게이트전극(GE)은 TiNx층, Al층 및/또는 Ti층을 포함할 수도 있다. 소스전극(SE)과 드레인전극(DE) 역시 다양한 도전성 물질을 포함하며 다양한 층상구조를 가질 수 있는데, 예컨대 Ti층, Al층 및/또는 Cu층을 포함할 수 있다.
반도체층(Act)과 게이트전극(GE)과의 절연성을 확보하기 위해, 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물을 포함하는 게이트절연층(203)이 반도체층(Act)과 게이트전극(GE) 사이에 개재될 수 있다. 도 5에서는 게이트절연층(203)이 기판(100)의 전면(全面)에 대응하는 형상을 가지며, 사전설정된 부분에 컨택홀들이 형성된 구조를 가지는 것으로 도시하고 있지만, 본 발명이 이에 한정되는 것은 아니다. 예컨대 게이트절연층(203)은 게이트전극(GE)과 동일한 형상(예컨대, 동일한 평면 형상)으로 패터닝될 수도 있다.
아울러 게이트전극(GE)의 상부에는 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물을 포함하는 제1층간절연층(205)이 배치될 수 있다. 제1층간절연층(205)은 전술한 물질을 포함하는 단층 또는 다층구조를 가질 수 있다. 이와 같이 무기물을 포함하는 절연막은 CVD(chemical vapor deposition) 또는 ALD(atomic layer deposition)를 통해 형성될 수 있다. 이는 후술하는 실시예들 및 그 변형예들에 있어서도 마찬가지이다.
스토리지 커패시터(Cst)는 제1층간절연층(205)을 사이에 두고 상호 중첩하는 제1전극(CE1)과 제2전극(CE2)을 포함할 수 있다. 스토리지 커패시터(Cst)는 박막트랜지스터(TFT)와 중첩될 수 있다. 이와 관련하여, 도 5는 박막트랜지스터(TFT)의 게이트전극(GE)이 스토리지 커패시터(Cst)의 제1전극(CE1)인 것을 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 스토리지 커패시터(Cst)는 박막트랜지스터(TFT)와 중첩하지 않을 수 있다. 스토리지 커패시터(Cst)의 제2전극(CE2)은 몰리브데넘(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층구조를 가질 수 있다.
스토리지 커패시터(Cst)의 제2전극(CE2)의 상부에는 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물을 포함하는 제2층간절연층(207)이 배치될 수 있다. 제2층간절연층(207)은 전술한 물질을 포함하는 단층 또는 다층구조를 가질 수 있다.
소스전극(SE) 및 드레인전극(DE)은 그러한 제2층간절연층(207) 상에 배치될 수 있다. 데이터선(DL)은 소스전극(SE) 및 드레인전극(DE)과 동일한 층 상에 위치할 수 있으며, 동일한 물질을 포함할 수 있다. 동일한 층 상에 있고/있거나 동일한 물질을 포함하는 경우, 요소들은 동일한 물질층의 각 부분으로서 서로 동일한 층에 있을 수 있거나, 동일한 하부층 또는 상부층과 계면을 형성함으로써 동일한 층에 있을 수 있거나, 동일한 공정 등으로 제공될 수 있다. 다만 본 발명이 이에 한정되는 것은 아니다.
소스전극(SE), 드레인전극(DE) 및 데이터선(DL)은 전도성이 우수한 재료를 포함할 수 있다. 소스전극(SE) 및 드레인전극(DE)은 몰리브데넘(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 이러한 재료를 포함하는 다층 또는 단층구조를 가질 수 있다. 예컨대, 소스전극(SE), 드레인전극(DE) 및 데이터선(DL)은 Ti/Al/Ti의 다층구조를 가질 수 있다.
물론 본 발명이 이에 한정되는 것은 아니다. 예컨대 박막트랜지스터(TFT)는 소스전극(SE)과 드레인전극(DE) 중 어느 하나만 구비하거나, 이들을 모두 구비하지 않을 수도 있다. 예컨대 일 박막트랜지스터(TFT)가 드레인전극(DE)을 갖지 않고, 이 박막트랜지스터(TFT)에 연결되는 타 박막트랜지스터(TFT)는 소스전극(SE)을 갖지 않으며, 이 두 박막트랜지스터들의 반도체층(Act)이 서로 연결될 수도 있다. 이러한 연결구조는, 일 박막트랜지스터(TFT)가 소스전극(SE)도 갖고 타 박막트랜지스터(TFT)가 드레인전극(DE)도 가지며, 일 박막트랜지스터(TFT)의 소스전극(SE)이 타 박막트랜지스터(TFT)의 드레인전극(DE)에 연결된 것과 동일한 효과를 가져올 수 있다.
도 5에 도시된 것과 같이, 유기절연층(208)은 박막트랜지스터(TFT) 및 스토리지 커패시터(Cst)를 덮도록 배치될 수 있다. 유기절연층(208)은 유기 절연 물질을 포함할 수 있다. 예컨대, 유기절연층(208)은 포토레지스트, BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA), 폴리스티렌(Polystyrene), 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 또는 이들의 혼합물 등을 포함할 수 있다. 도 5에 도시되지는 않았으나, 유기절연층(208) 하부에는 제3층간절연층(미도시)이 더 배치될 수 있다. 제3층간절연층은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드와 같은 무기 절연물을 포함할 수 있다.
유기절연층(208) 상에는 연결금속층(CM)이 배치될 수 있으며, 평탄화층(209)은 이러한 연결금속층(CM)을 덮을 수 있다. 연결금속층(CM)은 몰리브데넘(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 이러한 재료를 포함하는 다층 또는 단층구조를 가질 수 있다. 예컨대, 연결금속층(CM)은 Ti/Al/Ti의 다층구조를 가질 수 있다. 연결금속층(CM)은 기판(100)을 따라 배열된 복수의 연결패턴들을 포함할 수 있다.
평탄화층(209)은 그 위에 배치되는 유기발광소자(OLED)를 위해 편평한 상면을 제공할 수 있다. 평탄화층(209)은 유기 절연 물질을 포함할 수 있다. 예컨대, 평탄화층(209)은 포토레지스트, BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA), 폴리스티렌(Polystyrene), 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 또는 이들의 혼합물 등을 포함할 수 있다.
패드(400)는 유기절연층(208) 상에 배치될 수 있으며, 평탄화층(209)은 패드(400)를 덮을 수 있다. 패드(400)는 연결금속층(CM)과 동일한 물질을 포함할 수 있다. 구체적으로, 패드(400)는 몰리브데넘(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층구조를 가질 수 있다. 예컨대, 패드(400)는 Ti/Al/Ti의 다층구조를 가질 수 있다. 평탄화층(209)은 복수개의 홀들(HC, HP, H1-1, H2-1,)을 포함할 수 있다. 복수개의 홀들에 대한 구체적인 설명은 후술한다.
표시영역(DA) 내에 있어서, 평탄화층(209) 상에는 유기발광소자(OLED)들이 배치될 수 있다. 구체적으로, 평탄화층(209) 상에는 제1방향(D1)을 따라 인접하는 제1유기발광소자(OLED1) 및 제2유기발광소자(OLED2)가 배치될 수 있고, 제3유기발광소자(OLED3)는 제1방향(D1)과 교차하는 제2방향(D2)을 따라 제1유기발광소자(OLED1)에 인접하도록 평탄화층(209) 상에 배치될 수 있다. 제1유기발광소자(OLED1), 제2유기발광소자(OLED2) 및 제3유기발광소자(OLED3)는 각각 서로 다른 색의 광을 방출할 수 있다. 예컨대 제1유기발광소자(OLED1)는 녹색의 광을 방출하고, 제2유기발광소자(OLED2)는 적색의 광을 방출하며, 제3유기발광소자(OLED3)는 청색의 광을 방출할 수 있다.
제1유기발광소자(OLED1)는 제1화소전극(210-1), 제1발광층(222-1)을 포함하는 제1중간층(220-1) 및 대향전극(230)을 포함할 수 있다. 제2유기발광소자(OLED2)는 제2화소전극(210-2), 제2발광층(222-2)을 포함하는 제2중간층(220-2) 및 대향전극(230)을 포함할 수 있다. 제3유기발광소자(OLED3)는 제3화소전극(210-3), 제3발광층(222-3)을 포함하는 제3중간층(220-3) 및 대향전극(230)을 포함할 수 있다.
제1화소전극(210-1)이 평탄화층(209) 상에 배치될 수 있다. 제2화소전극(210-2)은 평탄화층(209) 상에서 제1방향(D1)을 따라 제1화소전극(210-1)에 인접하도록 배치될 수 있으며, 제3화소전극(210-3)은 평탄화층(209) 상에서 제1방향(D1)과 교차하는 제2방향(D2)을 따라 제1화소전극(210-1)에 인접하도록 배치될 수 있다. 제1화소전극(210-1), 제2화소전극(210-2) 및 제3화소전극(210-3)은 ITO, In2O3 또는 IZO 등의 투광성인 도전성 산화물로 형성된 투광성 도전층과, Al 또는 Ag 등과 같은 금속으로 형성된 반사층을 포함한다. 예컨대 제1화소전극(210-1), 제2화소전극(210-2) 및 제3화소전극(210-3)은 ITO/Ag/ITO의 3층 구조를 가질 수 있다.
제1화소전극(210-1), 제2화소전극(210-2) 및 제3화소전극(210-3)은 도 5에 도시된 것과 같이 연결금속층(CM)을 통해 소스전극(SE) 및 드레인전극(DE) 중 어느 하나와 컨택하여 박막트랜지스터(TFT)와 전기적으로 연결될 수 있다. 연결금속층(CM)은 박막트랜지스터(TFT)와 화소전극들(210-1, 210-2, 210-3) 중 각 화소전극 사이에 개재될 수 있다. 연결금속층(CM)은 유기절연층(208)에 형성(또는 제공)된 컨택홀을 통해 박막트랜지스터(TFT)와 접속할 수 있다.
평탄화층(209) 상부에는 화소정의막(215)이 배치될 수 있다. 이 화소정의막(215)은 각 화소(PX)들에 대응하는 개구(215OP), 즉 적어도 화소전극들(210-1, 210-2, 210-3)의 중앙부가 화소정의막(215) 외부로 노출되도록 하는 개구(215OP)를 가짐으로써 화소(PX)를 정의하는 역할을 한다. 또한, 도 5에 도시된 바와 같은 경우, 화소정의막(215)은 제1화소전극(210-1), 제2화소전극(210-2) 및 제3화소전극(210-3)의 가장자리와 제1화소전극(210-1), 제2화소전극(210-2) 및 제3화소전극(210-3) 상부의 대향전극(230)과의 사이의 거리를 증가시킴으로써 제1화소전극(210-1), 제2화소전극(210-2) 또는 제3화소전극(210-3)의 가장자리에서 아크(예컨대, 전기적 아크) 등이 발생하는 것을 방지하는 역할을 한다. 이와 같은 화소정의막(215)은 예컨대 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물을 포함할 수 있다.
제1화소전극(210-1) 상에는 제1중간층(220-1)이 배치될 수 있다. 제2화소전극(210-2) 상에는 제2중간층(220-2)이 배치될 수 있으며, 제3화소전극(210-3) 상에는 제3중간층(220-3)이 배치될 수 있다. 제1중간층(220-1), 제2중간층(220-2) 및 제3중간층(220-3)은 저분자 또는 고분자 물질을 포함할 수 있다.
제1중간층(220-1), 제2중간층(220-2) 및 제3중간층(220-3)이 저분자 물질을 포함할 경우, 제1중간층(220-1), 제2중간층(220-2) 및 제3중간층(220-3)은 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있으며, 진공증착의 방법으로 형성(또는 제공)될 수 있다.
제1중간층(220-1), 제2중간층(220-2) 및 제3중간층(220-3)이 고분자 물질을 포함할 경우, 중간층들(220-1, 220-2, 220-3)은 홀 수송층(HTL) 및 발광층(EML)을 포함하는 구조를 가질 수 있다. 이 때, 홀 수송층은 PEDOT을 포함하고, 발광층들(222-1, 222-2, 222-3)은 PPV(polyphenylene vinylene)계 및 폴리플루오렌(polyfluorene)계 등 고분자 물질을 포함할 수 있다. 이러한 제1중간층(220-1), 제2중간층(220-2) 및 제3중간층(220-3)은 스크린 인쇄나 잉크젯 인쇄방법, 레이저열전사방법(LITI; Laser induced thermal imaging) 등으로 형성할 수 있다. 제1중간층(220-1), 제2중간층(220-2) 및 제3중간층(220-3)은 복수개의 화소전극들(210-1, 210-2, 210-3)에 걸쳐서 일체인 층을 포함할 수도 있고, 복수개의 화소전극들(210-1, 210-2, 210-3)들 각각에 대응하도록 패터닝된 층을 포함할 수도 있다. 제1중간층(220-1), 제2중간층(220-2) 및 제3중간층(220-3)의 구조에 대한 자세한 설명은 후술한다.
대향전극(230)은 표시영역(DA) 상부에 배치되는데, 표시영역(DA)을 덮도록 배치될 수 있다. 즉, 대향전극(230)은 복수개의 유기발광소자들(OLED1, OLED2, OLED3)들에 있어서 일체로 형성되어 복수개의 화소전극들(210-1, 210-2, 210-3)들에 대응할 수 있다. 예컨대, 대향전극(230)은 제1화소전극(210-1), 제2화소전극(210-2) 및 제3화소전극(210-3) 모두와 중첩하도록 배치될 수 있다. 대향전극(230)은 표시영역(DA)뿐만 아니라 주변영역(PA, 도 1 참조)도 덮도록 배치될 수 있다.
이러한 대향전극(230)은 ITO, In2O3 또는 IZO으로 형성된 투광성 도전층을 포함할 수 있고, 또한 Al이나 Ag 등과 같은 금속을 포함하는 반투과막을 포함할 수 있다. 예컨대 대향전극(230)은 Mg 또는 Ag를 포함하는 반투과막일 수 있다. 도 5에는 도시되어 있지 않으나, 대향전극(230) 상에는 캡핑층(미도시)이 위치할 수 있다. 예컨대, 캡핑층은 유기물, 무기물 및 이들의 혼합물 중에서 선택된 물질을 포함하여 단층 또는 다층으로 구비될 수 있다. 캡핑층 상에는 선택적 실시예로서 LiF층이 위치할 수도 있다.
전술한 바와 같이, 평탄화층(209)은 복수개의 홀들(HC, HP, H1-1, H2-1)을 포함 또는 정의할 수 있다. 도 5의 A부분을 확대한 단면도인 도 6에 도시된 것과 같이, 평탄화층(209)은 컨택홀(HC)을 포함할 수 있다. 화소전극들(210-1, 210-2, 210-3)은 평탄화층(209)에 형성된 컨택홀(HC)을 통해 또는 내에서 연결금속층(CM)에 접속될 수 있다. 즉 화소전극들(210-1, 210-2, 210-3)은 평탄화층(209)에 형성된 컨택홀(HC), 연결금속층(CM) 및 유기절연층(208)에 형성된 컨택홀을 통해 박막트랜지스터(TFT)와 전기적으로 연결될 수 있다.
컨택홀(HC)을 정의하는 평탄화층(209)의 내측면(HCa)(예컨대, 제1내측면)은 순테이퍼진 경사면을 포함할 수 있다. 어떤 홀을 정의하는 일 층의 일 내측면이 순테이퍼진 경사면을 포함한다는 것은, 그 홀의 기판(100) 방향(-z 방향) 부분의 폭보다 그 홀의 기판(100) 방향의 반대 방향(+z 방향) 부분의 폭이 더 넓은 것을 의미한다. 즉, 기판(100)까지의 z방향에 따른 거리가 감소함에 따라 각각의 홀의 폭은 (예컨대, 평면을 따라) 감소하고, 반면에 기판(100)으로부터의 z방향에 따른 거리가 증가함에 따라 각각의 홀의 폭은 증가한다. 이와 달리, 어떤 홀을 정의하는 일 층의 일 내측면이 역테이퍼진 경사면을 포함한다는 것은, 그 홀의 기판(100) 방향(-z 방향) 부분의 폭보다 그 홀의 기판(100) 방향의 반대 방향(+z 방향) 부분의 폭이 더 좁은 것을 의미한다. 즉, 기판(100)까지의 z방향에 따른 거리가 감소함에 따라 각각의 홀의 폭은 (예컨대, 평면을 따라) 증가하고, 반면에 기판(100)으로부터의 z방향에 따른 거리가 증가함에 따라 각각의 홀의 폭은 감소한다.
컨택홀(HC)을 정의하는 이러한 층의 내측면(HCa)은 순테이퍼진 경사면을 포함하기에, 평탄화층(209) 상에 형성되는 화소전극들(210-1, 210-2, 210-3)의 단차 피복성(step coverage)을 향상시킬 수 있다. 즉, 평탄화층(209) 상에 형성되는 화소전극들(210-1, 210-2, 210-3)이 컨택홀(HC)을 통해 연결금속층(CM)에 정확하게 연결되도록 할 수 있다.
도 5의 B부분을 확대한 단면도인 도 7에 도시된 것과 같이, 평탄화층(209)은 패드홀(HP)을 포함할 수 있다. 패드(400)의 상면은 패드홀(HP)을 통해 외부로(예컨대, 평탄화층(209) 외부로) 노출될 수 있다. 패드홀(HP)을 정의하는 평탄화층(209)의 내측면(HPa)(예컨대, 제2내측면)은 순테이퍼진 경사면을 포함할 수 있다. 만일 패드홀(HP)을 정의하는 이러한 층의 내측면(HPa)이 역테이퍼진 경사면을 포함한다면, 패드(400)와 패드홀(HP)의 내측면(HPa) 사이에 수분 등이 존재할 수 있다. 이에 따라, 복수개의 패드(400)들 중 특정 패드(400)에만 전기적 신호를 인가하려고 하는 경우에도, 패드(400)와 패드홀(HP)을 정의하는 이러한 층의 내측면(HPa) 사이에 존재하는 수분 등을 통해 특정 패드(400)와 이웃한 패드(400)에까지 의도치 않게 전기적 신호가 인가될 수 있다. 하지만 본 실시예에 따른 표시 장치(1)의 경우 패드홀(HP)을 정의하는 이러한 층의 내측면(HPa)이 도 7에 도시된 것과 같이 순테이퍼진 경사면을 포함하기에, 패드(400)와 패드홀(HP)을 정의하는 이러한 층의 내측면(HPa) 사이에 수분 등이 없거나 최소화될 수 있다.
패드홀(HP)을 통해 노출된 패드(400)는 이방성 도전필름 등을 통해 표시 장치(1)가 구비하는 구동칩(미도시)과 전기적으로 연결될 수 있다. 구동칩은 예컨대 IC칩 등일 수 있으며, 구동칩은 바디 및 바디 양측에 위치하는 출력단자와 입력단자를 구비할 수 있다. 즉, 패드(400)와 구동칩의 입력단자 및/또는 출력단자 사이에 이방성 도전필름을 놓고 눌러서 붙임으로써, 패드(400)는 구동칩과 전기적으로 연결될 수 있다.
일 층의 두께는 일 층에 따른 위치에서의 최대 두께일 수 있다. 평탄화층(209)의 패드(400) 상에서의(또는 패드(400)에 대응하는) 두께(t2)는 평탄화층(209)의 표시영역(DA) 상에서의 두께(t1)와 상이할 수 있다. 구체적으로, 평탄화층(209)의 패드(400) 상에서의 두께(t2)가 평탄화층(209)의 표시영역(DA) 상에서의 두께(t1)보다 얇을 수 있다. 패드(400) 상에서 평탄화층(209)의 두께(t2)가 두꺼울 경우, 구동칩의 출력단자 및/또는 입력단자에 압력이 충분히 가해지지 않아서, 패드(400)가 구동칩과 전기적으로 연결되지 않을 수 있다. 하지만, 본 실시예에 따른 표시 장치(1)의 평탄화층(209)은 패드(400) 상에서의 두께(t2)가 표시영역(DA) 상에서의 두께(t1)보다 얇을 수 있다. 이러한 경우, 구동칩의 출력단자 및/또는 입력단자에 압력이 충분히 가해질 수 있으므로, 패드(400)는 구동칩과 안정적으로 연결될 수 있다. 따라서 구동칩의 연결 불량이 없거나 최소화될 수 있다.
이하에서는 도 5를 참조하여 유기발광소자들(OLED1, OLED2, OLED3)의 중간층들(220-1, 220-2, 220-3)의 적층 구조에 대해 상세히 설명한다.
제1중간층(220-1)은 제1공통층(221), 제1발광층(222-1) 및 제2공통층(227)을 포함할 수 있다. 제1발광층(222-1)은 소정의 색상의 광을 방출하는 고분자 또는 저분자 유기물을 포함할 수 있다. 즉, 제1발광층(222-1)은 소정의 파장 대역의 광을 방출할 수 있다. 제2유기발광소자(OLED2)의 제2발광층(222-2)은 제1유기발광소자(OLED1)의 제1발광층(222-1)과 상이한 파장 대역의 광을 방출할 수 있다. 제3유기발광소자(OLED3)의 제3발광층(222-3)은 제1유기발광소자(OLED1)의 제1발광층(222-1) 및 제2유기발광소자(OLED2)의 제2발광층(222-2)과 상이한 파장 대역의 광을 방출할 수 있다. 예컨대, 제1발광층(222-1), 제2발광층(222-2) 및 제3발광층(222-3)은 각각 녹색의 광, 적색의 광 및 청색의 광을 방출할 수 있다. 녹색의 광은 약 495nm 내지 약 580nm의 파장 대역에 속하는 광이고, 적색의 광은 약 580nm 내지 약 780nm의 파장 대역에 속하는 광이며, 청색의 광은 약 400nm 내지 약 495nm의 파장 대역에 속하는 광일 수 있다.
도 5에 도시된 것과 같이, 제1유기발광소자(OLED1)는 탠덤 구조(tandem structure)를 가질 수 있다. 구체적으로, 제1유기발광소자(OLED1)는 제1하부발광층(222L-1) 및 제1상부발광층(222U-1)을 포함하며, 제1상부발광층(222U-1)은 제1하부발광층(222L-1)과 중첩하도록 제1하부발광층(222L-1) 상에 배치될 수 있다. 유사하게, 제2유기발광소자(OLED2)는 제2하부발광층(222L-2) 및 제2상부발광층(222U-2)을 포함하며, 제2상부발광층(222U-2)은 제2하부발광층(222L-2)과 중첩하도록 제2하부발광층(222L-2) 상에 배치될 수 있다. 유사하게, 제3유기발광소자(OLED3)는 제3하부발광층(222L-3) 및 제3상부발광층(222U-3)을 포함하며, 제3상부발광층(222U-3)은 제3하부발광층(222L-3)과 중첩하도록 제3하부발광층(222L-3) 상에 배치될 수 있다. 즉, 제1발광층(222-l)은 제1하부발광층(222L-1) 및 제1상부발광층(222U-1)을 포함하고, 제2발광층(222-2)은 제2하부발광층(222L-2) 및 제2상부발광층(222U-2)을 포함하며, 제3발광층(222-3)은 제3하부발광층(222L-3) 및 제3상부발광층(222U-3)을 포함할 수 있다.
제1화소전극(210-1)과 제1하부발광층(222L-1) 사이, 제2화소전극(210-2)과 제2하부발광층(222L-2) 사이, 및 제3화소전극(210-3)과 제3하부발광층(222L-3) 사이에는 제1공통층(221)이 개재될 수 있다. 제1공통층(221)은 단층 또는 다층구조를 가질 수 있다. 예컨대 제1공통층(221)이 고분자 물질로 형성되는 경우, 제1공통층(221)은 단층구조인 정공 수송층(HTL: Hole Transport Layer)으로서, 폴리에틸렌 디옥시티오펜(PEDOT: poly-(3,4-ethylenedioxythiophene)이나, 폴리아닐린(PANI: polyaniline), TPD(N, N'-diphenyl-N,N'-bis(3-methylphenyl)-1,1'-bi-phenyl-4,4'-diamine) 또는 NPB(N,N'-di(naphthalen-1-yl)-N,N'-diphenyl-benzidine)로 형성할 수 있다. 제1공통층(221)이 저분자 물질로 형성되는 경우, 제1공통층(221)은 정공 주입층(HIL: Hole Injection Layer)과 정공 수송층(HTL)을 포함할 수 있다.
제1상부발광층(222U-1), 제2상부발광층(222U-2) 및 제3상부발광층(222U-3) 상부에는 제2공통층(227)이 배치될 수 있다. 제2공통층(227)은 언제나 구비되는 것은 아닐 수 있다. 예컨대, 제1공통층(221), 제1발광층(222-1), 제2발광층(222-2) 및 제3발광층(222-3)을 고분자 물질로 형성하는 경우, 제2공통층(227)을 형성하는 것이 바람직할 수 있다. 제2공통층(227)은 단층 또는 다층구조를 가질 수 있다. 제2공통층(227)은 전자 수송층(ETL: Electron Transport Layer) 및/또는 전자 주입층(EIL: Electron Injection Layer)을 포함할 수 있다. 제2공통층(227) 상에는 대향전극(230)이 배치될 수 있다.
제1중간층(220-1), 제2중간층(220-2) 및 제3중간층(220-3)은 전하생성층(Charge generation layer)(224)을 더 포함할 수 있다. 전하생성층(224)은 제1하부발광층(222L-1)과 제1상부발광층(222U-1) 사이, 제2하부발광층(222L-2)과 제2상부발광층(222U-2) 사이 및 제3하부발광층(222L-3)과 제3상부발광층(222U-3) 사이에 위치할 수 있다. 전하생성층(224)은 제1하부발광층(222L-1), 제2하부발광층(222L-2) 및 제3하부발광층(222L-3)을 포함하는 제1스택과 제1상부발광층(222U-1), 제2상부발광층(222U-2) 및 제3상부발광층(222U-3)을 포함하는 제2스택에 전하를 공급하는 역할을 할 수 있다.
제1중간층(220-1), 제2중간층(220-2) 및 제3중간층(220-3)은 제3공통층(223) 및 제4공통층(225)을 더 포함할 수 있다. 제3공통층(223)은 제1하부발광층(222L-1)과 전하생성층(224) 사이, 제2하부발광층(222L-2)과 전하생성층(224) 사이 및 제3하부발광층(222L-3)과 전하생성층(224) 사이에 위치할 수 있다. 제4공통층(225)은 전하생성층(224)과 제1상부발광층(222U-1) 사이, 전하생성층(224)과 제2상부발광층(222U-2) 사이 및 전하생성층(224)과 제3상부발광층(222U-3) 사이에 위치할 수 있다. 제3공통층(223)은 전자 수송층을 포함하고, 제4공통층(225)은 정공 수송층을 포함할 수 있다.
예컨대, 제1중간층(220-1)은 제1공통층(221), 제1하부발광층(222L-1), 제3공통층(223), 전하생성층(224), 제4공통층(225), 제1상부발광층(222U-1) 및 제2공통층(227)을 포함할 수 있다. 유사하게, 제2중간층(220-2)은 제1공통층(221), 제2하부발광층(222L-2), 제3공통층(223), 전하생성층(224), 제4공통층(225), 제2상부발광층(222U-2) 및 제2공통층(227)을 포함할 수 있다. 유사하게, 제3중간층(220-3)은 제1공통층(221), 제3하부발광층(222L-3), 제3공통층(223), 전하생성층(224), 제4공통층(225), 제3상부발광층(222U-3) 및 제2공통층(227)을 포함할 수 있다.
도 5의 C부분을 확대하여 개략적으로 도시한 단면도인 도 8에 도시된 것과 같이, 표시 장치(1)는 제1홀(H1)을 포함할 수 있다. 구체적으로, 평탄화층(209)은 제1화소영역(PXA1)과 제2화소영역(PXA2) 사이에 배치되는 제1-1홀(H1-1)을 포함하고, 화소정의막(215)은 제1-1홀(H1-1)과 중첩하는 제1-2홀(H1-2)을 포함할 수 있다. 제1홀(H1)은 제1-1홀(H1-1)과, 제1-1홀(H1-1)과 중첩(또는 정렬)하는 제1-2홀(H1-2)을 포함할 수 있다. 유기절연층(208)은 평탄화층(209), 화소정의막(215) 각 중간층 및 대향전극(230)의 외부로 노출될 수 있다.
제1-2홀(H1-2)(예컨대, 제1-2홀(H1-2)을 정의하는 이러한 층)의 내측면(H1-2a)(예컨대, 제5내측면)은 순테이퍼진 경사면을 포함할 수 있다. 제1공통층(221), 제3공통층(223), 전하생성층(224), 제4공통층(225), 제2공통층(227) 및 대향전극(230)은 복수의 유기발광소자(OLED)들에 걸쳐 일체로 형성되므로, 이러한 층들은 제1-2홀(H1-2)(예컨대, 제1-2홀(H1-2)을 정의하는 이러한 층의 측벽)의 일부를 덮을 수 있다. 구체적으로, 제1공통층(221), 제3공통층(223), 전하생성층(224), 제4공통층(225), 제2공통층(227) 및 대향전극(230)은 제1-2홀(H1-2)의 내측면(H1-2a)을 덮을 수 있다.
한편, 제1-1홀(H1-1)을 정의하는 평탄화층(209)의 내측면(H1-1a)(예컨대, 제3내측면)은 역테이퍼진 경사면을 포함할 수 있다. 이에 따라 평탄화층(209) 상에 배치되는 층들 중 제1유기발광소자(OLED1) 및 제2유기발광소자(OLED2)에 있어서 일체로 형성되는 층들, 예컨대 제1공통층(221), 제3공통층(223), 전하생성층(224), 제4공통층(225), 제2공통층(227) 및 대향전극(230)은 제1-1홀(H1-1) 상에서 단절되거나 분리될 수 있다.
구체적으로, 제1화소영역(PXA1)에서는 제1공통층(221), 제3공통층(223), 전하생성층(224), 제4공통층(225), 제2공통층(227) 및 대향전극(230)이 화소정의막(215) 상에 위치하고, 제2화소영역(PXA2)에서도 제1공통층(221), 제3공통층(223), 전하생성층(224), 제4공통층(225), 제2공통층(227) 및 대향전극(230)이 화소정의막(215) 상에 위치하지만, 제1-1홀(H1-1) 내에서는 제1공통층(221), 제3공통층(223), 전하생성층(224), 제4공통층(225), 제2공통층(227) 및 대향전극(230)의 일부들이 유기절연층(208) 상에 위치할 수 있다. 즉, 제1화소영역(PXA1)에 위치하는 제1공통층(221), 제3공통층(223), 전하생성층(224), 제4공통층(225), 제2공통층(227) 및 대향전극(230) 각각은 제2화소영역(PXA2)에 위치하는 제1공통층(221), 제3공통층(223), 전하생성층(224), 제4공통층(225), 제2공통층(227) 및 대향전극(230)과 연결되지만, 제1화소영역(PXA1)과 제2화소영역(PXA2) 사이의 경계의 일부분, 즉 제1-1홀(H1-1)에서는 서로 분리되도록 할 수 있다. 제1-1홀(H1-1)의 내측면(H1-1a)은 역테이퍼진 경사면을 포함하므로, 제1공통층(221), 제3공통층(223), 전하생성층(224), 제4공통층(225), 제2공통층(227) 및 대향전극(230)은 제1-1홀(H1-1)의 내측면(H1-1a)을 덮거나 따라 연장되지 않을 수 있다.
이하에서는 편의상 제1-1홀(H1-1) 내에 위치하는 층들을 제1잔존층(310)이라고 한다. 따라서, 제1잔존층(310)은 제1공통층(221), 제3공통층(223), 전하생성층(224), 제4공통층(225), 제2공통층(227) 및 대향전극(230) 각각에 대응되는 제1-1잔존공통층(221a), 제1-3잔존공통층(223a), 제1잔존전하생성층(224a), 제1-4잔존공통층(225a), 제1-2잔존공통층(227a), 제1잔존대향전극(230a)을 포함할 수 있다. 즉, 제1잔존층(310)은 중간층들(220-1, 220-2, 220-3)이 포함하는 물질 중 적어도 일부와 동일한 물질을 포함하고, 대향전극(230)이 포함하는 물질과 동일한 물질을 포함할 수 있다. 일 실시예에서, 유기절연층(208)은 평탄화층(209)을 사이에 두고 화소정의막(215)과 마주하고, 유기절연층(208)은 제1-1홀(H1-1)에서 평탄화층(209) 외부로 노출되며, 제1잔존층(310)은 평탄화층(209)의 제1-1홀(H1-1) 내부에 위치한다. 중간층과 대향전극(230)은 모두 평탄화층(209)의 제1-1홀(H1-1)에서 단절되고, 제1잔존층(310)은 대향전극(230)의 단절된 부분과 함께 중간층의 단절된 부분을 포함한다. 제1-1홀(H1-1)의 내측면(H1-1a)은 역테이퍼진 경사면을 포함함에 따라, 제1-1홀(H1-1)의 기판(100) 방향(-z 방향)의 폭이 그 반대 방향(+z 방향)의 폭보다 넓으므로, 제1잔존층(310)은 제1-1홀(H1-1)의 내측면(H1-1a)과 컨택하지 않을 수 있다.
제1유기발광소자(OLED1)와 제2유기발광소자(OLED2)에 있어서 일체로 형성되는 층들이 존재하기에, 이러한 층들을 통해 제1유기발광소자(OLED1)와 제2유기발광소자(OLED2) 사이에 누설 전류가 흐를 수 있다. 예컨대, 녹색의 광을 방출하는 제1유기발광소자(OLED1)에만 전류를 공급하려고 하는 경우에도, 제1유기발광소자(OLED1)와 제2유기발광소자(OLED2)에 있어서 일체로 형성되는 층, 예컨대 제1공통층(221), 제2공통층(227), 전하생성층(224), 제3공통층(223) 및/또는 제4공통층(225)을 통해 인접한 제2유기발광소자(OLED2)에도 전류가 공급될 수 있다. 그 결과, 제1유기발광소자(OLED1)로부터 녹색의 광이 방출될 뿐만 아니라 제2유기발광소자(OLED2)로부터 적색의 광도 방출되어, 색 순도가 저하되는 등 표시 품질이 저하되는 문제점이 발생할 수 있다.
하지만, 본 실시예에 따른 표시 장치(1)의 경우, 전술한 바와 같이 평탄화층(209)은 제1화소영역(PXA1)과 제2화소영역(PXA2) 사이에 배치되는 제1-1홀(H1-1)을 제공하며, 제1-1홀(H1-1)에서 평탄화층(209)의 내측면(H1-1a)은 역테이퍼진 경사면을 포함할 수 있다. 이에 따라, 제1화소영역(PXA1)에 위치하는 제1공통층(221), 제3공통층(223), 전하생성층(224), 제4공통층(225), 제2공통층(227) 및 대향전극(230) 각각은 제2화소영역(PXA2)에 위치하는 제1공통층(221), 제3공통층(223), 전하생성층(224), 제4공통층(225), 제2공통층(227) 및 대향전극(230)과 여러 홀들의 주위 영역에서 연결되지만(도 4 참조), 제1화소영역(PXA1)과 제2화소영역(PXA2) 사이의 경계의 일부분, 즉 제1-1홀(H1-1)에서는 서로 분리되도록 할 수 있다.
이에 따라 평탄화층(209) 상에 배치되는 층들이 제1유기발광소자(OLED1) 및 제2유기발광소자(OLED2)에 있어서 일체로 형성되더라도, 이러한 층들을 통해 제1유기발광소자(OLED1) 및 제2유기발광소자(OLED2) 사이에 전류가 누설되지 않거나 누설되더라도 그 양이 최소화되도록 할 수 있다. 즉, 평탄화층(209) 상에 배치되는 층들이 복수의 유기발광소자(OLED)들에 걸쳐 일체로 형성되더라도, 이러한 층들을 통해 유기발광소자(OLED)들 사이에 전류가 누설되지 않거나 누설되더라도 그 양이 최소화되도록 할 수 있다..
유기발광소자(OLED)들 사이에 전류가 누설되지 않거나 누설되더라도 그 양이 최소화되도록 하기 위해, 역테이퍼진 경사면을 포함하는 세퍼레이터를 별도로 형성하는 것도 가능하다. 이러한 경우, 세퍼레이터의 형성을 위하여 추가적인 제조공정이 더 필요할 수 있다. 하지만, 본 실시예에 따른 표시 장치(1)의 경우, 기존의 평탄화층(209)이 내측면(H1-1a)이 역테이퍼진 제1-1홀(H1-1) 및 평탄화층(209)의 내측면(H2-1a)(예컨대, 제4내측면)이 역테이퍼진 제2-1홀(H2-1)을 포함하도록 하며, 기존의 화소정의막(215)이 제1-1홀(H1-1) 및 제2-1홀(H2-1)과 각각 대응되는 제1-2홀(H1-2) 및 제2-2홀(H2-2)을 포함하도록 하므로, 추가적인 제조공정이 더 필요하지 않는다. 따라서, 본 실시예에 따른 표시 장치(1)의 경우, 제조 비용은 유지하면서 유기발광소자(OLED)들 사이에 전류가 누설되지 않거나 누설되더라도 그 양이 최소화되도록 할 수 있다.
한편, 이러한 유기발광소자(OLED)들은 외부로부터의 수분이나 산소 등에 의해 쉽게 손상될 수 있기에, 봉지층(미도시)이 이러한 유기발광소자(OLED)들을 덮어 이들을 보호하도록 할 수 있다. 봉지층은 제1무기봉지층, 유기봉지층 및 제2무기봉지층을 포함할 수 있고, 표시영역(DA)을 덮으며 표시영역(DA) 외측까지 연장될 수 있다. 본 실시예에 따른 표시 장치(1)는 홀들(H1, H2)을 포함하므로, 대향전극(230)이 굴곡을 가져 대향전극(230)의 표면적이 증가할 수 있다. 봉지층은 대향전극(230) 상에 위치하므로, 봉지층과 대향전극(230) 간의 접합력이 증가할 수 있다.
도 5의 D부분을 확대한 단면도인 도 9에 도시된 것과 같이, 표시 장치(1)는 제2홀(H2)을 더 포함할 수 있다. 구체적으로, 평탄화층(209)은 제1화소영역(PXA1)과 제3화소영역(PXA3) 사이에 배치되는 제2-1홀(H2-1)을 포함하고, 화소정의막(215)은 제2-1홀(H2-1)과 중첩하는 제2-2홀(H2-2)을 포함할 수 있다. 제2홀(H2)은 제2-1홀(H2-1)과, 제2-1홀(H2-1)과 중첩하는 제2-2홀(H2-2)을 포함할 수 있다. 제2-2홀(H2-2)의 내측면(H2-2a)(예컨대, 제6내측면)은 순테이퍼진 경사면을 포함하고, 제2-1홀(H2-1)의 내측면(H2-1a)은 역테이퍼진 경사면을 포함할 수 있다. 제2-1홀(H2-1) 내에는 제2잔존층(320)이 위치하며, 제2잔존층(320)은 제1공통층(221), 제3공통층(223), 전하생성층(224), 제4공통층(225), 제2공통층(227) 및 대향전극(230) 각각에 대응되는 제2-1잔존공통층(221b), 제2-3잔존공통층(223b), 제2잔존전하생성층(224b), 제2-4잔존공통층(225b), 제2-2잔존공통층(227b), 제2잔존대향전극(230b)을 포함할 수 있다. 제1홀(H1)과 제1잔존층(310)에 대하여 각각 전술한 내용은 제2홀(H2)과 제2잔존층(320)에도 적용될 수 있으므로, 이와 관련하여 중복되는 설명은 생략한다.
본 실시예에 따른 표시 장치(1)의 경우, 전술한 바와 같이 평탄화층(209)은 제1화소영역(PXA1)과 제3화소영역(PXA3) 사이에 배치되는 제2-1홀(H2-1)을 포함하며, 제2-1홀(H2-1)의 내측면(H2-1a)은 역테이퍼진 경사면을 포함할 수 있다. 이에 따라, 제1화소영역(PXA1)에 위치하는 제1공통층(221), 제3공통층(223), 전하생성층(224), 제4공통층(225), 제2공통층(227) 및 대향전극(230) 각각은 제3화소영역(PXA3)에 위치하는 제1공통층(221), 제3공통층(223), 전하생성층(224), 제4공통층(225), 제2공통층(227) 및 대향전극(230)과 여러 홀들의 주위 영역에서 연결되지만(도 4 참조), 제1화소영역(PXA1)과 제3화소영역(PXA3) 사이의 경계의 일부분, 즉 제2-1홀(H2-1)에서는 서로 분리되도록 할 수 있다.
이에 따라 평탄화층(209) 상에 배치되는 층들이 제1유기발광소자(OLED1) 및 제3유기발광소자(OLED3)에 있어서 일체로 형성되더라도, 이러한 층들을 통해 제1유기발광소자(OLED1) 및 제3유기발광소자(OLED3) 사이에 전류가 누설되지 않거나 누설되더라도 그 양이 최소화되도록 할 수 있다. 즉, 평탄화층(209) 상에 배치되는 층들이 복수의 유기발광소자(OLED)들에 걸쳐 일체로 형성되더라도, 이러한 층들을 통해 유기발광소자(OLED)들 사이에 전류가 누설되지 않거나 누설되더라도 그 양이 최소화되도록 할 수 있다.
도 4에서는 제1홀(H1)과 제2홀(H2)이 이격되어 위치하는 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대. 본 발명의 일 실시예에 따른 표시 장치(1)의 일부를 개략적으로 도시한 평면도인 도 10에 도시된 것과 같이, 제1홀(H1)과 제2홀(H2)은 서로 연결될 수 있다. 즉, 제1홀(H1)의 제1-1홀(H1-1)과 제2홀(H2)의 제2-1홀(H2-1)이 서로 연결되며, 제1홀(H1)의 제1-2홀(H1-2)과 제2홀(H2)의 제2-2홀(H2-2)이 서로 연결될 수 있다.
지금까지는 표시 장치(1) 에 대해 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 이하에서는 이러한 표시 장치(1)를 제조(또는 제공)하는 방법에 대해서 설명한다.
도 11 내지 도 15는 도 1의 표시 장치(1)를 제공하는 과정을 개략적으로 도시하는 단면도들이다. 구체적으로 도 11 내지 도 15는 도 1의 표시 장치(1)의 평탄화층(209) 및 화소정의막(215)의 형성(또는 제공) 과정을 개략적으로 도시하는 단면도들이다.
먼저, 도 11에 도시된 것과 같이, 기판(100) 상부에 연결금속층(CM) 및 패드(400)를 형성할 수 있다. 구체적으로, 스퍼터링법 등을 이용하여 기판(100)의 전면(全面)에 연결금속층 형성 물질을 증착한 후, 연결금속층(CM)의 형상 및 패드(400)형상을 패터닝함으로써 연결금속층(CM) 및 패드(400)를 형성할 수 있다. 즉, 연결금속층(CM)과 패드(400)는 동일한 물질층의 각각의 패턴들이며, 기판(100) 상의 층들 중 서로 동일한 층에 있다고 간주될 수 있다. 연결금속층 형성 물질은 몰리브데넘(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있다.
이어 도 12에 도시된 것과 같이, 연결금속층(CM)과 패드(400)를 덮도록 평탄화층 형성층(260)을 형성할 수 있다. 본 명세서에서 "평탄화층 형성층(260)"은 평탄화층 형성 물질을 도포한 후 평탄화층(209)의 형상을 패터닝하지 않은 층(예컨대, 예비 평탄화층)을 의미한다. 구체적으로, 네거티브 포토레지스트를 기판(100)의 전면(全面)에 도포함으로써, 연결금속층(CM)과 패드(400)를 덮도록 평탄화층 형성층(260)을 형성할 수 있다. 포토레지스트는 포지티브 포토레지스트(Positive Photoresist)와 네거티브 포토레지스트(Negative photoresist)로 분류될 수 있다. 포지티브 포토레지스트는 노광에 의해 현상액에 대한 용해성이 증가되는 포토레지스트를 의미하며, 네거티브형 포토레지스트는 노광에 의해 현상액에 대한 용해성이 저하되는 포토레지스트를 의미한다. 이에 따라, 일부가 노광된 포지티브 포토레지스트를 현상하는 경우, 노광된 부분이 제거된 패턴이 생성되며, 일부가 노광된 네거티브 포토레지스트를 현상하는 경우, 노광되지 않은 부분이 제거된 패턴이 생성될 수 있다.
이어 도 13에 도시된 것과 같이, 하프톤(half-tone) 마스크(M)를 평탄화층 형성층(260) 상에 위치시킬 수 있다. 하프톤 마스크(M)는 제1차폐부(SU1), 제1차폐부(SU1)를 둘러싸는 제1반투과부(SPU1), 제2-1차폐부(SU2-1)(예컨대, 제1서브 부분), 제2-2차폐부(SU2-2)(예컨대, 제2서브 부분), 제3차폐부(SU3), 제3차폐부(SU3)를 둘러싸는 제2반투과부(SPU2) 및 투과부(PU)를 포함할 수 있다. 제2-1차폐부(SU2-1)는 제1차폐부(SU1)와 제1반투과부(SPU1)로부터 제1방향(D1)으로 이격하여 위치할 수 있으며, 제2-2차폐부(SU2-2)는 제1차폐부(SU1)와 제1반투과부(SPU1)로부터 제1방향(D1)과 교차하는 제2방향(D2)으로 이격하여 위치할 수 있다. 마스크의 다른 일부를 둘러싸는 마스크의 일부는 두 부분 사이의 계면을 형성할 수 있지만, 이에 한정되는 것은 아니다. 예컨대, 제1차폐부(SU1)를 둘러싸는 제1반투과부(SPU1)는 제1차폐부(SU1)에 바로 인접할 수 있다.
구체적으로, 제1차폐부(SU1)를 제1반투과부(SPU1)와 함께 연결금속층(CM) 상에 또는 연결금속층(CM)에 대응하도록 위치시키고, 제2-1차폐부(SU2-1)를 연결금속층(CM)으로부터 제1방향(D1)으로 이격하여 위치시키며, 제2-2차폐부(SU2-2)를 연결금속층(CM)으로부터 제1방향(D1)과 교차하는 제2방향(D2)으로 이격하여 위치시키고, 제3차폐부(SU3)를 제3차폐부(SU3)를 둘러싸는 제2반투과부(SPU2)와 함께 패드(400) 상에 또는 패드(400)에 대응하도록 위치시킬 수 있다.
하프톤 마스크(M)를 평탄화층 형성층(260)을 마주보도록 위치시킨 후, 하프톤 마스크(M)를 통해 평탄화층 형성층(260)에 자외선 등의 광을 조사하는 노광 과정을 거칠 수 있다. 평탄화층 형성층(260)의 노광 과정을 거친 후, 평탄화층 형성층(260)의 사전설정된 부분을 제거하는 현상 과정을 거침으로써, 특정 패턴을 갖는 평탄화층(209)을 형성할 수 있다. 즉, 도 14에 도시된 것과 같이, 제1차폐부(SU1)와 제1반투과부(SPU1)의 하부에 위치한 평탄화층(209)의 부분에는 내측면(HCa)이 평탄화층(209)의 측벽에 의해 정의되는 순테이퍼진 경사면을 포함하는 컨택홀(HC)이 형성되고, 제2-1차폐부(SU2-1)의 하부에 위치한 평탄화층(209)의 부분에는 내측면(H1-1a)이 평탄화층(209)의 측벽에 의해 정의되는 역테이퍼진 경사면을 포함하는 제1-1홀(H1-1)이 형성되도록 할 수 있다. 제2-2차폐부(SU2-2)의 하부에 위치한 평탄화층(209)의 부분에는 내측면(H2-1a)이 평탄화층(209)의 측벽에 의해 정의되는 역테이퍼진 경사면을 포함하는 제2-1홀(H2-1)이 형성되며, 제3차폐부(SU3)와 제2반투과부(SPU2)의 하부에 위치한 평탄화층(209)의 부분에는 내측면(HPa)이 순테이퍼진 경사면을 포함하는 패드홀(HP)이 형성되도록 할 수 있다. 연결금속층(CM) 및 패드(400) 각각은 평탄화층(209)에 의해 정의된 각각의 홀들에서 평탄화층(209) 외부로 노출된다.
네거티브 포토레지스트의 테이퍼 각도를 설명하기 위한 도면들인 도 16 내지 도 18에 도시된 것과 같이, 네거티브 포토레지스트의 테이퍼 방향은 노광량에 따라 달라질 수 있다. 도 16 내지 도 18에서는 편의상 하프톤 마스크(M')를 함께 도시하였다. 하프톤 마스크(M')는 차폐부(SU'), 반투과부(SPU') 및 투과부(PU')를 포함할 수 있다. 도 16 내지 도 18의 네거티브 포토레지스트 패턴들(P1, P2, P3)은 하프톤 마스크(M')를 이용하여 형성될 수 있으며, 노광 시 패턴의 중앙부들(P1C, P2C, P3C)에 대응되는 부분들 상에는 하프톤 마스크(M')의 투과부(PU')가 위치하고, 패턴의 가장자리들(P1E, P2E, P3E)에 대응되는 부분들 상에는 하프톤 마스크(M')의 반투과부(SPU')가 위치할 수 있다. 물론 패턴의 가장자리들(P1E, P2E, P3E)의 외측에 대응되거나 패턴의 가장자리들(P1E, P2E, P3E)에 인접한 부분들 상에는 하프톤 마스크(M')의 차폐부(SU')가 위치할 수 있다.
도 16의 네거티브 포토레지스트 패턴(P1)은 하프톤 마스크(M')를 이용하여 노광 시 패턴의 중앙부(P1C)는 80mJ의 광량을 가지는 광이 조사되었으며, 패턴의 가장자리(P1E)는 16mJ의 광량을 가지는 광이 조사되었다. 도 17의 네거티브 포토레지스트 패턴(P2)은 하프톤 마스크(M')를 이용하여 노광 시 패턴의 중앙부(P2C)는 60mJ의 광량을 가지는 광이 조사되었으며, 패턴의 가장자리(P2E)는 12mJ의 광량을 가지는 광이 조사되었다. 도 18의 네거티브 포토레지스트 패턴(P3)은 하프톤 마스크(M')를 이용하여 노광 시 패턴의 중앙부(P3C)는 40mJ의 광량을 가지는 광이 조사되었으며, 패턴의 가장자리(P3E)는 8mJ의 광량을 가지는 광이 조사되었다.
네거티브 포토레지스트는 노광에 의해 광경화가 발생하며, 이에 따라 노광된 부분은 현상액에 대한 용해성이 저하된다. 하프톤 마스크(M')를 이용하여 노광 시, 네거티브 포토레지스트가 완전히 광경화되기에 충분한 광량을 가지는 광이 조사될 경우, 투과부(PU') 하부에 위치한 부분뿐만 아니라, 투과부(PU') 하부에 인접한 부분까지 노광될 수 있다. 이에 따라 투과부(PU') 하부에 인접한 부분도 현상액에 대한 용해성이 저하될 수 있다. 따라서, 도 16의 네거티브 포토레지스트 패턴(P1)과 같이, 역테이퍼진 경사면을 갖는 패턴이 형성될 수 있다.
그러나 네거티브 포토레지스트가 완전히 광경화되기에 충분하지 않은 광량을 가지는 광이 조사될 경우, 광이 조사된 부분도 현상액에 의해 용해될 수 있다. 따라서, 도 17의 네거티브 포토레지스트 패턴(P2)과 같이, 패턴의 가장자리(P2E)의 경사각이 대략 직각일 수 있다. 나아가 네거티브 포토레지스트에 조사되는 광의 광량이 도 17의 네거티브 포토레지스트 패턴(P2)이 형성되는 경우보다 더 적은 경우, 도 18의 네거티브 포토레지스트 패턴(P3)과 같이, 순테이퍼진 경사면을 갖는 패턴이 형성될 수 있다.
이처럼, 네거티브 포토레지스트의 테이퍼 각도 및 방향은 노광량에 따라 달라질 수 있다. 하프톤 마스크(M)의 제2-1차폐부(SU2-1)와 제2-2차폐부(SU2-2)를 통해 제2-1차폐부(SU2-1) 또는 제2-2차폐부(SU2-2)의 하부에 위치한 평탄화층(209) 부분에는 광경화되기에 충분한 광이 조사되므로, 평탄화층(209)은 내측면(H1-1a)이 역테이퍼진 경사면을 포함하는 제1-1홀(H1-1)과 내측면(H2-1a)이 역테이퍼진 경사면을 포함하는 제2-1홀(H2-1)홀을 포함할 수 있다. 한편, 하프톤 마스크(M)의 제1반투과부(SPU1) 및 제2반투과부(SPU2)에 의해 평탄화층(209)에 조사되는 광의 광량이 조절될 수 있다. 이에 따라 평탄화층(209)은 내측면(HCa)이 순테이퍼진 경사면을 포함하는 컨택홀(HC)과 내측면(HPa)이 순테이퍼진 경사면을 포함하는 패드홀(HP)을 포함할 수 있다. 더욱이, 제2반투과부(SPU2)에 의해 평탄화층(209)에 조사되는 광의 광량이 조절됨으로써, 패드(400) 상에 배치되는 평탄화층(209)의 일부를 제거할 수 있으므로, 패드(400) 상에 배치되는 평탄화층(209)의 두께(t2)가 표시영역(DA) 상에 배치되는 평탄화층(209)의 두께(t1)보다 얇도록 평탄화층(209)을 형성할 수도 있다.
한편, 일 실시예에서, 하프톤 마스크(M) 내에서, 하프톤 마스크(M)의 제2-1차폐부(SU2-1)와 제2-2차폐부(SU2-2)는 서로 연결될 수 있다. 이에 따라, 역테이퍼진 제1-1홀(H1-1)과 역테이퍼진 제2-1홀(H2-1)홀 또한 서로 연결될 수 있다(도 10 참조).
이어 도 15에 도시된 것과 같이, 평탄화층(209) 상에 화소전극들(210-1, 210-2, 210-3)을 형성한 후, 제1-1홀(H1-1)과 중첩하는 제1-2홀(H1-2) 및 제2-1홀(H2-1)과 중첩하는 제2-2홀(H2-2)홀을 포함하는 화소정의막(215)을 형성할 수 있다. 구체적으로, 포지티브 포토레지스트를 도포하고 마스크를 이용하여 포지티브 포토레지스트를 노광한 후 현상함으로써, 화소정의막(215)은 제1-2홀(H1-2)과 제2-2홀(H2-2)을 포함할 수 있으며, 제1-2홀(H1-2)의 내측면(H1-2a)과 제2-2홀(H2-2)의 내측면(H2-2a)은 순테이퍼진 경사면을 포함할 수 있다. 그러나, 본 발명에 이에 한정되는 것은 아니다. 예컨대, 네거티브 포토레지스트를 이용하여 화소정의막(215)을 형성할 수 있으며, 이러한 경우 제1-2홀(H1-2)의 내측면(H1-2a) 및/또는 제2-2홀(H2-2)의 내측면(H2-2a)은 역테이퍼진 경사면을 포함할 수 있다. 물론 화소정의막(215)은 복수의 화소전극들(210-1, 210-2, 210-3) 각각의 중앙부를 화소정의막(215) 외부로 노출시키는 개구(215OP)를 정의할 수 있다.
이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (22)

  1. 제1방향을 따라 인접하는 제1화소영역과 제2화소영역을 포함하는 표시영역과, 상기 표시영역 외측의 주변영역을 갖는, 기판;
    상기 기판 상부에 배치된, 유기절연층;
    상기 유기절연층 상에 배치된 연결금속층; 및
    상기 연결금속층을 덮는, 평탄화층;
    을 구비하고,
    상기 평탄화층은,
    상기 제1화소영역에 대응하고 상기 연결금속층의 적어도 일부를 상기 평탄화층 외부로 노출하는 컨택홀을 정의하고, 순테이퍼진 경사면인, 제1내측면 및
    상기 제1방향을 따라 상기 제1화소영역과 상기 제2화소영역 사이에 위치하고 상기 유기절연층의 일부를 상기 평탄화층 외부로 노출하는 제1-1홀을 정의하고, 역테이퍼진 경사면인, 제2내측면을 포함하는, 표시 장치.
  2. 제1항에 있어서,
    상기 제1-1홀은 상기 제1방향과 교차하는 제2방향을 따라 연장되는, 표시 장치.
  3. 제2항에 있어서,
    상기 표시영역은 상기 제2방향을 따라 상기 제1화소영역에 인접하도록 배치된 제3화소영역을 더 포함하고,
    상기 평탄화층은, 상기 제2방향을 따라 상기 제1화소영역과 상기 제3화소영역 사이에 배치되며 상기 제1방향을 따라 연장되는 제2-1홀을 정의하는 제3내측면을 더 포함하며,
    상기 제3내측면은 역테이퍼진 경사면인, 표시 장치.
  4. 제3항에 있어서,
    상기 평탄화층의 상기 제1-1홀과 상기 제2-1홀은 서로 연결되는, 표시 장치.
  5. 제1항에 있어서,
    상기 평탄화층 상에 배치되는 화소정의막;을 더 포함하고,
    상기 화소정의막은 상기 제1-1홀과 중첩하는 제1-2홀을 정의하는 제3내측면을 포함하는, 표시 장치.
  6. 제5항에 있어서,
    상기 제1-2홀의 상기 제3내측면은 순테이퍼진 경사면을 포함하는, 표시 장치.
  7. 제6항에 있어서,
    상기 표시영역은 상기 제1방향과 교차하는 제2방향을 따라 상기 제1화소영역에 인접하도록 배치된 제3화소영역을 더 포함하고,
    상기 평탄화층은, 상기 제2방향을 따라 상기 제1화소영역과 상기 제3화소영역 사이에 위치하며 상기 제1방향을 따라 연장되는 제2-1홀을 정의하는 제4내측면을 더 포함하며,
    상기 제4내측면은 역테이퍼진 경사면을 포함하며,
    상기 화소정의막은 상기 제2-1홀과 중첩하는 제2-2홀을 정의하는 제5내측면을 더 포함하고,
    상기 제5내측면은 순테이퍼진 경사면을 포함하는, 표시 장치.
  8. 제7항에 있어서,
    상기 화소정의막의 상기 제1-2홀과 상기 제2-2홀은 서로 연결되는, 표시 장치.
  9. 제5항에 있어서,
    상기 주변영역에 배치되는 패드;를 더 구비하는, 표시 장치.
  10. 제9항에 있어서,
    상기 평탄화층은 상기 패드를 덮고, 상기 패드를 상기 평탄화층 외부로 노출하는 패드홀을 정의하는 제4내측면을 포함하고,
    상기 제4내측면은 순테이퍼진 경사면을 포함하는, 표시 장치.
  11. 제10항에 있어서,
    상기 패드에 대응하는 상기 평탄화층의 두께는 상기 표시영역에 대응하는 상기 평탄화층의 두께보다 얇은, 표시 장치.
  12. 제5항에 있어서,
    상기 평탄화층과 상기 화소정의막 사이에 개재되는 화소전극;
    상기 화소정의막을 덮도록 배치되는 대향전극; 및
    상기 화소전극과 상기 대향전극 사이에 개재되는 중간층;을 더 구비하는, 표시 장치.
  13. 제12항에 있어서,
    상기 중간층과 상기 대향전극은 상기 화소정의막의 상기 제1-2홀을 정의하는 제3내측면을 덮는, 표시 장치.
  14. 제13항에 있어서,
    상기 중간층과 상기 대향전극은 상기 평탄화층의 상기 제1-1홀의 외부에 위치하는, 표시 장치.
  15. 제13항에 있어서,
    상기 평탄화층의 상기 제1-1홀 내부에 위치하는 잔존층;을 더 구비하며,
    상기 중간층과 상기 대향전극은 모두 상기 평탄화층의 상기 제1-1홀에서 단절되고,
    상기 잔존층은, 상기 대향전극의 단절된 부분과 함께 상기 중간층의 단절된 부분을 포함하는, 표시 장치.
  16. 제15항에 있어서,
    상기 잔존층은 상기 제1-1홀을 정의하는 상기 제2내측면과 이격되도록 배치되는, 표시 장치.
  17. 기판 상부에 연결금속층을 제공하는 단계;
    상기 연결금속층을 덮고, 네거티브 포토레지스트를 포함하는, 예비 평탄화층을 제공하는 단계; 및
    복수의 내측면들을 포함하는 평탄화층을 제공하도록 하프톤 마스크를 통해 상기 예비 평탄화층의 노광을 제공하는 단계;를 포함하고,
    상기 하프톤 마스크는,
    순테이퍼진 경사면인 상기 평탄화층의 제1내측면에 함께 대응하는, 제1차폐부와, 상기 제1차폐부를 둘러싸는 제1반투과부와,
    역테이퍼진 경사면인 상기 평탄화층의 제2내측면에 대응하고, 상기 제1차폐부 및 상기 제1반투과부로부터 이격된 제2-1차폐부를 갖는, 표시 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 예비 평탄화층의 노광을 제공하는 단계는,
    상기 연결금속층에 대응하는 상기 제1차폐부와 상기 제1반투과부를 제공하는 단계; 및
    상기 예비 평탄화층을 따라 일 방향으로 상기 연결금속층으로부터 이격하여 위치하는 상기 제2-1차폐부를 제공하는 단계;를 포함하는, 표시 장치의 제조 방법.
  19. 제17항에 있어서,
    상기 하프톤 마스크는, 역테이퍼진 경사면인 상기 평탄화층의 제3내측면에 대응하고, 상기 제1차폐부 및 상기 제1반투과부로부터 이격된 제2-2차폐부를 더 갖고,
    상기 예비 평탄화층의 노광을 제공하는 단계는,
    상기 연결금속층에 대응하는 상기 제1차폐부와 상기 제1반투과부를 제공하는 단계;
    제1방향을 따라 상기 연결금속층으로부터 이격하여 위치하는 상기 제2-1차폐부를 제공하는 단계; 및
    상기 제1방향과 교차하는 제2방향을 따라 상기 연결금속층으로부터 이격하여 위치하는 상기 제2-2차폐부를 제공하는 단계;를 포함하는, 표시 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 하프톤 마스크 내에서 상기 제2-1차폐부와 상기 제2-2차폐부는 서로 연결된, 표시 장치의 제조 방법.
  21. 표시영역에 연결금속층을 제공하고 비표시영역에 패드를 제공하는 단계;
    네거티브 포토레지스트를 포함하고,상기 연결금속층을 덮는 예비 평탄화층을 제공하는 단계; 및
    복수의 내측면들을 포함하는 평탄화층을 제공하도록 하프톤 마스크를 통해 상기 예비 평탄화층의 노광을 제공하는 단계;를 포함하고,
    상기 하프톤 마스크는,
    순테이퍼진 경사면인 상기 평탄화층의 제1내측면에 함께 대응하는, 제1차폐부와, 상기 제1차폐부를 둘러싸는 제1반투과부;
    역테이퍼진 경사면인 상기 평탄화층의 제2내측면에 대응하고, 상기 제1차폐부 및 상기 제1반투과부로부터 이격된 제2-1차폐부;와,
    순테이퍼진 경사면인 상기 평탄화층의 제3내측면에 함께 대응하는, 제3차폐부와, 상기 제3차폐부를 둘러싸는 제2반투과부를 갖는, 표시 장치의 제조 방법.
  22. 제21항에 있어서,
    상기 예비 평탄화층의 노광을 제공하는 단계는,
    상기 연결금속층에 대응하는 상기 제1차폐부와 상기 제1반투과부를 제공하는 단계; 및
    상기 예비 평탄화층을 따라 일 방향으로 상기 연결금속층으로부터 이격하여 위치하는 상기 제2-1차폐부를 제공하는 단계; 및
    상기 패드에 대응하는 상기 제3차폐부와 상기 제2반투과부를 제공하는 단계;를 포함하는, 표시 장치의 제조 방법.
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