WO2020013389A1 - 디스플레이 장치 - Google Patents

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WO2020013389A1
WO2020013389A1 PCT/KR2018/012197 KR2018012197W WO2020013389A1 WO 2020013389 A1 WO2020013389 A1 WO 2020013389A1 KR 2018012197 W KR2018012197 W KR 2018012197W WO 2020013389 A1 WO2020013389 A1 WO 2020013389A1
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WO
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thin film
region
protrusion
film transistor
layer
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PCT/KR2018/012197
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English (en)
French (fr)
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이선화
전무경
권도현
전하석
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삼성디스플레이 주식회사
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    • H10K59/8792—Arrangements for improving contrast, e.g. preventing reflection of ambient light comprising light absorbing layers, e.g. black layers

Definitions

  • Various embodiments of the present disclosure relate to a display apparatus, and more particularly, to a display apparatus capable of reducing color bands generated outside of the display apparatus by reflected light.
  • the display device is a device for visually displaying image data.
  • the display device includes a thin film transistor and a light emitting element.
  • the pixel electrode of the light emitting device is connected to the thin film transistor through a via plug penetrating the lower insulating layer.
  • the upper surface of the via plug has a concave shape.
  • the concave top surface reflects more incident light in a particular direction, causing color bands on the outside of the display device.
  • Embodiments of the present invention to provide a display device that provides a high-quality image by reducing the generation of color strips.
  • these problems are exemplary, and the scope of the present invention is not limited thereby.
  • a display device includes a substrate, a thin film transistor on the substrate, an organic insulating layer on the thin film transistor, an organic insulating layer, and a central region, a peripheral region surrounding the central region, and adjacent to the peripheral region.
  • a pixel electrode including a connection region defined in the connection region, a protrusion disposed in the peripheral region and protruding toward the substrate, and a via plug disposed in the connection region and electrically connected to the thin film transistor.
  • a pixel defining layer exposing the central region of the pixel electrode.
  • a display apparatus includes a substrate, a thin film transistor on the substrate, a thin film transistor covering the thin film transistor, a central region, a peripheral region surrounding the central region, and a connection region adjacent to the peripheral region.
  • An organic insulating layer having a recess disposed therein and a via hole exposing a portion of an electrode disposed in the connection region and electrically connected to the thin film transistor, the central region of the organic insulating layer, A pixel electrode disposed on the peripheral area and the connection area, and a pixel defining layer exposing a central part of the pixel electrode corresponding to the center area.
  • the generation of color bands can be reduced by reducing the proportion of reflected light reflected at the concave upper surface to be formed. Due to the reduced color band, it is possible to implement a display device that provides a high quality image. Of course, the scope of the present invention is not limited by these effects.
  • FIG. 1 is a schematic plan view of a display apparatus according to an exemplary embodiment.
  • FIGS. 2A and 2B show exemplary equivalent circuit diagrams of any one pixel of the display device according to one embodiment.
  • FIG. 3 is a schematic plan view illustrating an enlarged portion of a display area of a display device according to an exemplary embodiment.
  • FIG. 4 is a cross-sectional view of the display device according to an exemplary embodiment, for example, a cross-sectional view taken along the line IV-IV 'of FIG. 3.
  • FIG. 5 is an enlarged schematic plan view of a portion of a pixel electrode of a display device according to another exemplary embodiment.
  • 6A to 6C are schematic plan views illustrating portions of pixel electrodes of a display device according to still other embodiments.
  • FIG. 7 is a schematic plan view illustrating an enlarged portion of a plurality of pixel electrodes of a display device according to still another embodiment.
  • FIGS. 8 to 10 are enlarged schematic plan views of a portion of a pixel electrode of a display device according to still other embodiments.
  • FIG. 11 is an enlarged schematic plan view of a portion of a pixel electrode of a display device according to still other embodiments.
  • FIG. 12 is a schematic plan view illustrating an enlarged portion of a plurality of pixel electrodes of a display apparatus according to another exemplary embodiment.
  • the x-axis, y-axis and z-axis are not limited to three axes on the Cartesian coordinate system, but may be interpreted in a broad sense including the same.
  • the x-axis, y-axis and z-axis may be orthogonal to each other, but may refer to different directions that are not orthogonal to each other.
  • FIG. 1 is a schematic plan view of a display apparatus according to an exemplary embodiment.
  • the display apparatus includes a display area DA capable of displaying an image and a non-display area PA outside the display area DA.
  • a schematic plan view of the substrate 100 included in the display device is illustrated.
  • the display area DA and the non-display area PA may be defined in the substrate 100.
  • Pixels emitting light of different colors are disposed in the display area DA.
  • first to third pixels PX1, PX2, and PX3 that emit red, green, and blue lights may be disposed on the display area DA.
  • the first to third pixels PX1, PX2, and PX3 are arranged in a so-called diamond pentile form, but the arrangement of the pixels may be variously changed.
  • Each pixel PX1, PX2, and PX3 emits light of red, green, blue, or white, for example, and may include, for example, an organic light emitting diode.
  • Each pixel PX1, PX2, and XP3 may include a device such as a thin film transistor (TFT) and a capacitor.
  • TFT thin film transistor
  • the image may be displayed through light emitted from the pixels PX1, PX2, and PX3, and the display area DA may be defined as an area in which the pixels PX1, PX2, and PX3 capable of emitting light are disposed. Can be.
  • the pixel PX means a subpixel, a so-called subpixel, which emits light of any one color of red, green, blue, or white.
  • the non-display area PA is an area where an image is not displayed.
  • a driver eg, a gate driver and a source driver
  • a driving voltage supply line, and the like for providing an electrical signal or power to the pixels may be disposed, and the electronic device
  • the pads may be arranged such that a printed circuit board or the like may be electrically connected.
  • FIGS. 2A and 2B show exemplary equivalent circuit diagrams of any one pixel of the display device according to one embodiment.
  • Each pixel P includes a pixel circuit PC connected to the scan line SL and a data line DL, and an organic light emitting diode OLED connected to the pixel circuit PC.
  • the pixel P is collectively referred to as the first to third pixels PX1, PX2, and PX3 of FIG. 1.
  • the pixel circuit PC includes a driving thin film transistor T1, a switching thin film transistor T2, and a storage capacitor Cst.
  • the switching thin film transistor T2 is connected to the scan line SL and the data line DL, and the data voltage input through the data line DL in response to the scan signal Sn input through the scan line SL. (Dm) is transferred to the driving thin film transistor T1.
  • the data voltage Dm corresponds to the luminance of light to be output by the organic light emitting diode OLED.
  • the lower the data voltage Dm the higher the luminance of light emitted by the organic light emitting diode OLED, or vice versa.
  • the storage capacitor Cst is connected to the switching thin film transistor T2 and the driving voltage line PL, and the data voltage Dm received from the switching thin film transistor T2 and the first power voltage supplied to the driving voltage line PL.
  • the voltage corresponding to the difference of ELVDD or driving voltage) is stored.
  • the driving thin film transistor T1 is connected to the driving voltage line PL and the storage capacitor Cst, and the driving current flowing through the organic light emitting diode OLED from the driving voltage line PL corresponding to the voltage value stored in the storage capacitor Cst. Can be controlled.
  • the organic light emitting diode OLED may emit light having a luminance corresponding to the data voltage Dm by the driving current.
  • the pixel circuit PC includes two thin film transistors and one storage thin film transistor, but the present invention is not limited thereto.
  • the pixel circuit PC includes a driving thin film transistor T1, a switching thin film transistor T2, a compensation thin film transistor T3, a first initialization thin film transistor T4, and a first emission control thin film transistor T5. ), A second emission control thin film transistor T6, a second initialization thin film transistor T7, and a storage capacitor Cst.
  • signal lines SLn, SLn-1, EL, DL, an initialization voltage line VL, and a driving voltage line PL are connected to each pixel P. It is not limited.
  • the gate electrode of the driving thin film transistor T1 is connected to the first electrode of the storage capacitor Cst, and the source electrode of the driving thin film transistor T1 is connected to the driving voltage line PL via the first emission control thin film transistor T5.
  • the drain electrode of the driving thin film transistor T1 is electrically connected to the organic light emitting diode OLED through the second emission control thin film transistor T6.
  • the driving thin film transistor T1 receives the data voltage Dm through the switching thin film transistor T2 and the compensation thin film transistor T3, and the voltage at which the threshold voltage of the driving thin film transistor T1 is compensated at the data voltage Dm. Is stored in the storage capacitor Cst, and the driving current to be output to the organic light emitting diode OLED is controlled based on the voltage stored in the storage capacitor Cst.
  • the gate electrode of the switching thin film transistor T2 is connected to the first scan line SL, and the source electrode is connected to the data line DL.
  • the drain electrode of the switching thin film transistor T2 is connected to the source electrode of the driving thin film transistor T1.
  • the switching thin film transistor T2 is turned on in response to the first scan signal Sn received through the first scan line SL and drives the data voltage Dm input through the data line DL. It can transfer to the source electrode of T1.
  • a gate electrode of the compensation thin film transistor T3 is connected to the first scan line SLn, a source electrode of the compensation thin film transistor T3 is connected to a drain electrode of the driving thin film transistor T1, and a compensation thin film transistor T3.
  • the drain electrode of is commonly connected to the first electrode of the storage capacitor Cst, the source electrode of the first initialization thin film transistor T4, and the gate electrode of the driving thin film transistor T1.
  • the compensation thin film transistor T3 is turned on in response to the first scan signal Sn received through the first scan line SL, and electrically connects the gate electrode and the drain electrode of the driving thin film transistor T1 to each other.
  • the driving thin film transistor T1 is diode-connected.
  • the gate electrode of the first initialization thin film transistor T4 is connected to the second scan line SLn-1 (previous scan line).
  • the drain electrode of the first initialization thin film transistor T4 is connected to the initialization voltage line VL, and the source electrode of the first initialization thin film transistor T4 is connected to the first electrode of the storage capacitor Cst and the compensation thin film transistor T3.
  • the drain electrode and the gate electrode of the driving thin film transistor T1 are commonly connected.
  • the first initialization thin film transistor T4 is turned on in response to the second scan signal Sn-1 received through the second scan line SLn-1, and drives the initialization voltage VINT to drive the thin film transistor T1.
  • the voltage of the gate electrode of the driving thin film transistor T1 may be initialized to the initialization voltage VINT by transferring the gate electrode of the driving thin film transistor T1.
  • the driving thin film transistor T1 to which the initialization voltage VINT is applied to the gate electrode is turned on completely, and the hysteresis characteristic of storing the previously output driving current is removed.
  • the gate electrode of the first emission control thin film transistor T5 is connected to the emission control line EL, the source electrode of the first emission control thin film transistor T5 is connected to the driving voltage line PL, and the first emission control thin film The drain electrode of the transistor T5 is connected to the source electrode of the driving thin film transistor T1.
  • the gate electrode of the second emission control thin film transistor T6 is connected to the emission control line EL, and the source electrode of the second emission control thin film transistor T6 is connected to the drain electrode of the driving thin film transistor T1.
  • the drain electrode of the emission control thin film transistor T6 is electrically connected to the anode electrode of the organic light emitting diode OLED.
  • the first emission control thin film transistor T5 and the second emission control thin film transistor T6 are turned on at the same time according to the emission control signal En transmitted through the emission control line EL, whereby the driving voltage line PL A current path passing through the driving thin film transistor T1 is formed between the light emitting elements OLED, so that the driving current generated in the driving thin film transistor T1 flows to the organic light emitting diode OLED.
  • the gate electrode of the second initialization thin film transistor T7 is connected to the second scan line SLn-1, the source electrode of the second initialization thin film transistor T7 is connected to the anode electrode of the organic light emitting diode OLED, The drain electrode of the second initialization thin film transistor T7 is connected to the initialization voltage line VL.
  • the second initialization thin film transistor T7 is turned on in response to the second scan signal Sn-1 received through the second scan line SLn-1 and is initialized to the anode electrode of the organic light emitting diode OLED. Apply (VINT). By applying the initialization voltage VINT to the anode of the OLED, the charge stored in the parasitic capacitor of the OLED may be removed.
  • the gate electrode of the first initialization thin film transistor T4 and the gate electrode of the second initialization thin film transistor T7 are both connected to the second scan line SLn-1. It is not limited. According to another embodiment, the gate electrode of the first initialization thin film transistor T4 is connected to the second scan line SLn-1 to drive based on the second scan signal Sn-1, and the second initialization thin film The transistor T7 may be connected to a separate signal line (for example, a scan line later) and driven according to a scan signal transmitted through the corresponding scan line.
  • the second electrode of the storage capacitor Cst is connected to the driving voltage line PL.
  • the first electrode of the storage capacitor Cst is commonly connected to the gate electrode of the driving thin film transistor T1, the drain electrode of the compensation thin film transistor T3, and the source electrode of the first initialization thin film transistor T4.
  • a voltage compensated for the threshold voltage of the driving thin film transistor T1 may be applied at the data voltage Dm.
  • the cathode electrode (eg, the opposite electrode) of the organic light emitting diode OLED receives a second power supply voltage ELVSS or a common power supply voltage.
  • the organic light emitting diode OLED emits light with luminance corresponding to the driving current supplied from the driving thin film transistor T1.
  • the pixel circuit PC is not limited to the number and circuit design of the thin film transistor and the storage capacitor described with reference to FIGS. 2A and 2B, and the number and circuit design may be variously changed.
  • FIG. 3 is a schematic plan view illustrating an enlarged portion of a display area of a display device according to an exemplary embodiment.
  • the first to third pixels PX1, PX2, and PX3 are arranged in a so-called diamond pentile form. As shown in FIGS. 1 and 3, the diamond pentile form alternates the first pixel PX1 and the second pixel PX2, and the second pixel PX2 and the third pixel PX3 in a diagonal direction, respectively. It means the form to be arranged.
  • Each of the first pixel PX1 and the third pixel PX3 may be positioned at the center of four second pixels PX2 that are adjacent to each other and have a substantially square shape.
  • the organic insulating layer 112 is disposed on the thin film transistor disposed on the substrate.
  • the thin film transistor may be disposed in the thin film transistor layer, and the thin film transistor may be disposed between the substrate and the organic insulating layer 112.
  • a central region CR As illustrated in FIG. 3, a central region CR, a peripheral region ER surrounding the central region CR, and a connection region VR adjacent to the peripheral region may be defined.
  • the center area CR, the peripheral area ER, and the connection area VR may be defined as some areas of the pixel electrode 310.
  • the central region CR, the peripheral region ER, and the connection region VR may be defined as some regions of the organic insulating layer 112.
  • An organic insulating layer 112 may further define a base region CR, a peripheral region ER, and a base region that does not overlap the connection region VR.
  • the center region CR, the peripheral region ER, and the connection region VR of the organic insulating layer 112 may be formed in the center region CR, the peripheral region ER, and the connection region VR of the pixel electrode 310. And respectively.
  • the pixel electrode 310 is disposed in the peripheral area ER and protrudes in a direction toward the substrate, and a via plug is disposed in the connection area VR and electrically connected to the thin film transistor. vp).
  • the protrusion pr may protrude downward from the lower surface of the pixel electrode 310.
  • the lower surface of the pixel electrode 310 may mean a surface facing the substrate or a surface in contact with the organic insulating layer 112.
  • the via plug vp may pass through the organic insulating layer 112 and be electrically connected to the thin film transistor under the organic insulating layer 112.
  • the protrusion pr may have a ring shape surrounding the center area CR when viewed in the vertical direction (z direction).
  • the ring shape may be defined corresponding to the planar shape of the central region CR, and is not limited to a circle.
  • the protrusion pr may extend along the centerline of the peripheral area ER and form a closed curve as shown in FIG. 3.
  • the organic insulating layer 112 may include a recess disposed in the peripheral region ER and a via hole exposing a portion of an electrode disposed in the connection region VR and electrically connected to the thin film transistor. via holes).
  • a portion of the pixel electrode 310 embedded in the recessed portion corresponds to the protrusion pr and a portion of the pixel electrode 310 embedded in the via hole corresponds to the via plug vp.
  • the depression may refer to a portion recessed in the direction of the substrate from the upper surface of the organic insulating layer 112.
  • the depression may include a trench having a ring shape surrounding the center region CR when viewed from the vertical (z direction), and the protrusion pr filling the trench may be vertical (as shown in FIG. 3). It may have a ring shape when viewed in the z direction).
  • 4 is a cross-sectional view of the display device according to an exemplary embodiment, for example, a cross-sectional view taken along the line IV-IV 'of FIG. 3.
  • 4 illustrates a pixel of the pixel circuit PC described with reference to FIG. 2B. 4 will be described according to the stacking order for easy understanding and convenience of description.
  • the buffer layer 101 may be disposed on the substrate 100.
  • the substrate 100 may be formed of various materials such as a glass material or a plastic material such as polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyimide, or the like. When the substrate 100 is formed of a plastic material, flexibility of the display device may be improved.
  • a buffer layer 101 formed of silicon oxide (SiOx) and / or silicon nitride (SiNx) may be disposed on the substrate 100 to prevent impurities from penetrating.
  • First, second and sixth thin film transistors T1, T2, and T6 and a storage capacitor Cst may be disposed on the buffer layer 101.
  • the first, second and sixth thin film transistors T1, T2, and T6 may include the first, second, and sixth semiconductor layers A1, A2, A6, and the first, second, and sixth gate electrodes G1, G2. , G6) may be included, respectively.
  • the first gate insulating layer 103 may be disposed between the first, second and sixth semiconductor layers A1, A2, and A6 and the first, second and sixth gate electrodes G1, G2, and G6. .
  • the first gate insulating layer 103 may be formed of an inorganic insulator such as silicon oxide (SiOx), silicon nitride (SiNx), or silicon oxynitride (SiON).
  • the first, second and sixth semiconductor layers A1, A2, and A6 may be formed of polysilicon.
  • the first semiconductor layer A1 overlaps the first gate electrode G1, and includes a first channel region that is not doped with impurities and a first source region and a first drain doped with impurities on both sides of the first channel region. It includes an area.
  • the first source electrode S1 and the first drain electrode D1 may be connected to the first source region and the first drain region, respectively.
  • the second semiconductor layer A2 overlaps the second gate electrode G2, and the second channel region which is not doped with impurities and the second source region and second drain which are doped with impurities on both sides of the second channel region. It includes an area.
  • the second source electrode S2 and the second drain electrode D2 may be connected to the second source region and the second drain region, respectively.
  • the sixth semiconductor layer A6 overlaps the sixth gate electrode G6, and the sixth channel region in which the impurities are not doped, and the sixth source region and the sixth drain doped with impurities on both sides of the sixth channel region. It includes an area.
  • the sixth source electrode S6 and the sixth drain electrode D6 may be connected to the sixth source region and the sixth drain region, respectively.
  • the first, second and sixth gate electrodes G1, G2, and G6 may include at least one of molybdenum (Mo), aluminum (Al), copper (Cu), and titanium (Ti), and may be formed of a single layer or multiple layers. have.
  • the first, second and sixth gate electrodes G1, G2, and G6 may include a molybdenum (Mo) layer.
  • the storage capacitor Cst may be disposed to overlap the first gate electrode G1 of the first thin film transistor T1.
  • the area of the storage capacitor Cst and the first thin film transistor T1 may be increased, and a high quality image may be provided.
  • the first gate electrode G1 may be the first electrode CE1 of the storage capacitor Cst.
  • the second electrode CE2 may overlap the first electrode CE1, and the second gate insulating layer 105 may be interposed between the first electrode CE1 and the second electrode CE2.
  • the second gate insulating layer 105 may be formed of an inorganic insulator such as silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiON), or the like.
  • the interlayer insulating layer 107 may be formed of an inorganic insulator such as silicon oxynitride (SiON), silicon oxide (SiOx), and / or silicon nitride (SiNx).
  • the data line DL may be disposed on the interlayer insulating layer 107, and the data line DL may be formed of the second thin film transistor T2 through a contact plug passing through the interlayer insulating layer 107. 2 can be connected to the semiconductor layer A2.
  • a portion of the data line DL may function as the second source electrode S2 of the second thin film transistor T2.
  • the first, second and sixth source electrodes S1, S2, and S6 and the first, second and sixth drain electrodes D1, D2, and D6 may be disposed on the interlayer insulating layer 107.
  • the contact plugs penetrating the interlayer insulating layer 107 may be connected to the first, second and sixth semiconductor layers A1, A2, and A6.
  • the first, second and sixth thin film transistors T1, T2, and T6 may include the first, second and sixth semiconductor layers A1, A2, and A6, and the first, second, and sixth gate electrodes G1 and G2. , G6), first, second and sixth source electrodes S1, S2, and S6, and first, second and sixth drain electrodes D1, D2, and D6, respectively.
  • the first, second and sixth thin film transistors T1, T2, and T6, and the insulating layers 103, 105, and 107 may be collectively referred to as thin film transistor layers including the thin film transistors T1, T2, and T6. Can be.
  • the driving voltage line PL may be disposed on a different layer from the data line DL.
  • “A and B are arranged in different layers” means that at least one insulating layer is interposed between A and B so that one of A and B is disposed under at least one insulating layer and the other is at least It means that it is disposed on one insulating layer.
  • the first organic insulating layer 109 may be interposed between the driving voltage line PL and the data line DL, and the driving voltage line PL may be covered with the second organic insulating layer 111.
  • the driving voltage line PL may be a single layer or a multilayer including at least one of aluminum (Al), copper (Cu), titanium (Ti), and an alloy thereof.
  • the driving voltage line PL may be a triple film of Ti / Al / Ti.
  • the driving voltage line PL is disposed on the first organic insulating layer 109, but the present invention is not limited thereto.
  • the driving voltage line PL may be formed on the same layer as the data line DL, and the first organic insulating layer 109 and the second organic insulating layer 111 may be formed of a single organic insulating layer. .
  • the driving voltage line PL may include a first driving voltage line on the first organic insulating layer 109 and a second driving voltage line of the same layer as the data line DL electrically connected to the first driving voltage line. By including it, the resistance of the driving voltage line PL can be reduced.
  • connection electrode 110 may be disposed on the first organic insulating layer 109 to electrically connect the thin film transistor (eg, the sixth thin film transistor T6) to the pixel electrode 310.
  • the connection electrode 110 may be connected to the sixth drain electrode D6 through the first organic insulating layer 109.
  • the pixel electrode 310 may pass through the first and second organic insulating layers 109 and 111 to be connected to the sixth drain electrode D6, in which case the connection electrode 110 may be removed. have.
  • the second organic insulating layer 111 may be disposed on the driving voltage line PL and the connection electrode 110.
  • the second organic insulating layer 111 may provide the pixel electrode 310 with a flat lower surface and may be formed of an organic material.
  • the organic material may be an imide polymer, a general general polymer such as Polymethylmethacrylate (PMMA) or Polystylene (PS), a polymer derivative having a phenolic group, an acrylic polymer, an arylether polymer, an amide polymer, a fluorine polymer, or p-xyl.
  • PMMA Polymethylmethacrylate
  • PS Polystylene
  • Lene-based polymers vinyl alcohol-based polymers and blends thereof.
  • the first organic insulating layer 109 may also be formed of an organic material like the second organic insulating layer 111. According to another example, the first organic insulating layer 109 may be formed of an inorganic material such as silicon oxynitride (SiON), silicon oxide (SiOx), and / or silicon nitride (SiNx).
  • SiON silicon oxynitride
  • SiOx silicon oxide
  • SiNx silicon nitride
  • the organic insulating layer 112 of FIG. 3 may correspond to the second organic insulating layer 111.
  • the single organic insulating layer may correspond to the organic insulating layer 112 of FIG. 3.
  • a central region CR, a peripheral region ER surrounding the central region CR, and a connection region VR adjacent to the peripheral region ER may be defined.
  • the peripheral area ER directly surrounds the vertical center area CR when viewed in the horizontal plane, ie in the vertical (z direction), and the connecting area VR is viewed in the horizontal plane, ie in the vertical (z direction).
  • the pixel electrode 310 is disposed only on the center area CR, the peripheral area ER, and the connection area VR of the second organic insulating layer 111, and the area where the pixel electrode 310 is not disposed is a base area. It may be referred to as.
  • the background area may be defined as an area that does not overlap the central area CR, the peripheral area ER, and the connection area VR.
  • An organic emission layer which is at least a part of the intermediate layer 320, is disposed on the central region CR, and the central region CR may be defined by an opening of the pixel defining layer 113 exposing the center portion of the pixel electrode 310. It may correspond to an area that actually emits light.
  • the size of the center area CR may vary for each of the first to third pixels PX1-PX3.
  • the area of the center area CR of the third pixel PX may be the largest and the area of the center area CR of the second pixel PX may be the smallest.
  • the planar shape of the center area CR is illustrated as being a quadrangle with rounded corners, but this is exemplary, and may have various planar shapes such as hexagonal or octagonal rounded corners or circular or elliptical.
  • the peripheral area ER may be defined as an area surrounding the central area CR with a substantially constant thickness.
  • the pixel electrode 310 and the pixel defining layer 113 may overlap each other on the peripheral area ER.
  • the width of the peripheral region ER may be between about 1 ⁇ m and 5 ⁇ m.
  • the width of the peripheral region ER may be between about 2 ⁇ m and 4 ⁇ m.
  • the pixel electrode 310 and the pixel defining layer 113 may overlap each other on the connection region VR.
  • the boundary between the connection area VR and the peripheral area ER may not be clear.
  • the connection region VR is a portion extending outward from the peripheral region ER and is a region in which the via hole vh is formed in the second organic insulating layer 111.
  • connection electrode 110 may be formed in the connection region VR of the second organic insulating layer 111.
  • the connection electrode 110 is connected to, for example, the sixth drain electrode D6 of the sixth thin film transistor T6.
  • a trench tr as shown in FIG. 4 may be formed in the peripheral region ER of the second organic insulating layer 111.
  • Trench tr may be referred to as depression.
  • the protrusion pr may be a portion of the pixel electrode 310 embedded in the trench tr, and the trench tr may be formed in a ring shape surrounding the central region CR corresponding to the protrusion pr of FIG. 3. have.
  • the depth d1 of the trench tr may be equal to or smaller than the depth d2 of the via hole vh. Since the via hole vh penetrates through the second organic insulating layer 111, the depth d2 of the via hole vh may be substantially the same as the thickness of the second organic insulating layer 111. For example, the depth d1 of the trench tr may be about half of the depth d2 of the via hole vh. For example, when the depth d2 of the via hole vh, that is, the thickness of the second organic insulating layer 111 is between about 1 ⁇ m and 2 ⁇ m, the depth d1 of the trench tr is about 0.5 ⁇ m to May be between 1 ⁇ m.
  • the depth d1 of the trench tr may be between 0.5 ⁇ m and 1 ⁇ m. have.
  • a trench tr having a depth d1 smaller than the depth d2 of the via hole vh may be formed together when the via hole vh is formed using, for example, a halftone mask or a slit mask.
  • the width w1 of the trench tr may be smaller than the width w2 of the via hole vh.
  • the width w1 of the trench tr may be about 2 ⁇ m or less.
  • the width w1 of the trench tr may be between 0.4 ⁇ m and 1.6 ⁇ m, for example.
  • the width w1 may be different from each other according to the arrangement of the trench tr. For example, when a plurality of trenches are formed in the peripheral area ER as shown in FIGS. 6B and 6C, the widths of the respective trenches may be different from each other. As illustrated in FIG. 3, when one ring-shaped trench tr is disposed in the peripheral region ER, the trench tr may be disposed along the centerline of the peripheral region ER.
  • the organic light emitting diode 300 may be disposed on the second organic insulating layer 111, and the organic light emitting diode 300 may include the pixel electrode 310, the counter electrode 330, and the pixel electrode 310 and the counter electrode ( The intermediate layer 320 including the organic light emitting layer between the 330 may be included.
  • the pixel defining layer 113 may be disposed on the pixel electrode 310.
  • the pixel defining layer 113 may have an opening that exposes the central region CR of the pixel electrode 310.
  • the pixel defining layer 113 may prevent an arc from occurring between the edge of the pixel electrode 310 and the counter electrode 330.
  • the pixel defining layer 113 may be formed of, for example, an organic material such as polyimide or hexamethyldisiloxane (HMDSO).
  • the center region CR, the peripheral region ER, and the connection region VR may be defined in the pixel electrode 310 similarly to the second organic insulating layer 111.
  • the central area CR, the peripheral area ER, and the connection area VR defined on the pixel electrode 310 are the central area CR and the peripheral area ER defined on the second organic insulating layer 111.
  • An opening of the pixel defining layer 113 may define a central region CR of the pixel electrode 310. That is, the central region CR may be defined as a partial region of the pixel electrode 310 that does not overlap the pixel defining layer 113.
  • the pixel electrode 310 may be directly disposed on the second organic insulating layer 111. According to another example, a layer such as an inorganic insulating layer having a thin thickness may be interposed between the pixel electrode 310 and the second organic insulating layer 111, but the shape of the lower surface of the pixel electrode 310 may have a second shape. It is determined corresponding to the shape of the upper surface of the organic insulating layer 111.
  • the pixel electrode 310 may include a protrusion pr corresponding to the trench tr of the second organic insulating layer 111 and a via plug vp corresponding to the via hole vh of the second organic insulating layer 111. It may include.
  • the protrusion pr is a portion of the pixel electrode 310 at least partially filling the trench tr of the second organic insulating layer 111
  • the via plug vp is a via hole of the second organic insulating layer 111. and a portion of the pixel electrode 310 at least partially filling the vh. Since the pixel electrode 310 is formed to have a substantially constant thickness, the upper surface corresponding to the protrusion pr and the via plug vp may be concave as shown in FIG. 4.
  • the protruding height of the protrusion pr is substantially the same as the depth d1 of the trench tr, and the protruding height of the via plug vp is also substantially the same as the depth d2 of the via hole vh.
  • the protruding height of the protrusion pr may be less than or equal to the protruding height of the via plug vp.
  • the protruding height of the protrusion pr may be about half of the protruding height of the via plug vp.
  • the intermediate layer 320 may include a low molecular weight or high molecular material. Including low molecular materials, hole injection layer (HIL), hole transport layer (HTL), emission layer (EML), electron transport layer (ETL), electron injection layer (EIL) : Electron Injection Layer (CN) may have a stacked structure in a single or complex structure, copper phthalocyanine (CuPc), N, N-di (naphthalen-1-yl) -N, N'-diphenyl -Benzidine (N, N'-Di (naphthalene-1-yl) -N, N'-diphenyl-benzidine (NPB), tris-8-hydroxyquinoline aluminum (Alq3), etc. And may contain a variety of organic materials. These layers can be formed by vacuum deposition.
  • HIL hole injection layer
  • HTL hole transport layer
  • EML electron transport layer
  • EIL electron injection layer
  • Electron Injection Layer (CN) may have a stacked structure in a single or complex
  • the intermediate layer 320 may have a structure including a hole transport layer (HTL) and an emission layer (EML).
  • the hole transport layer may include PEDOT
  • the light emitting layer may include a polymer material such as polyvinylvinylene (PPV) and polyfluorene.
  • the structure of the intermediate layer 320 is not limited to the above, and may have various structures.
  • the intermediate layer 320 may include an integral layer throughout the pixel electrodes 310, and may be patterned on the central region CR of the pixel electrode 310 to correspond to each of the pixel electrodes 310. It may also comprise a layer.
  • the emission layer may be disposed to cover the central region CR of the pixel electrode 310 exposed by the pixel defining layer 113.
  • the opposite electrode 330 may be disposed above the display area DA and may cover the display area DA. That is, the counter electrode 330 may be integrally formed to function as a cathode of the entire organic light emitting diodes 300.
  • the thin film encapsulation layer 400 may cover the display area DA and extend to the outside of the display area DA.
  • the thin film encapsulation layer 400 includes at least one organic layer and at least one inorganic layer.
  • the thin film encapsulation layer 400 may include a first inorganic layer 410, an organic layer 420, and a second inorganic layer 430.
  • the first inorganic layer 410 may cover the counter electrode 330 and include silicon oxide, silicon nitride, and / or trioxynitride. Although not shown, other layers such as a capping layer may be interposed between the first inorganic layer 410 and the counter electrode 330 as necessary.
  • the organic layer 420 covers the first inorganic layer 410, and unlike the first inorganic layer 410, the upper surface may be substantially flat. In detail, the upper surface of the organic layer 420 may be substantially flat in the display area DA.
  • the organic layer 420 may include one or more materials selected from the group consisting of polyethylene terephthalate, polyethylene naphthalate, polycarbonate, polyimide, polyethylenesulfonate, polyoxymethylene, polyarylate, and hexamethyldisiloxane.
  • the second inorganic layer 430 may cover the organic layer 420 and include silicon oxide, silicon nitride, and / or trioxynitride.
  • the thin film encapsulation layer 400 has cracks in the thin film encapsulation layer 400 through the above-described multilayer structure, between the first inorganic layer 410 and the organic layer 420 or between the organic layer 420 and the second inorganic layer. It is possible to prevent the cracks from being connected between the 430. This may prevent or minimize the formation of a path through which moisture or oxygen from the outside penetrates into the display area DA.
  • the black matrix BM and the color filter CF may be disposed on the thin film encapsulation layer 400.
  • the black matrix BM may absorb or block light flowing from the outside, and the color filter CF may selectively pass light emitted from the intermediate layer 320 according to the wavelength or color.
  • the black matrix BM may at least partially overlap the via plug vp of the pixel electrode 310.
  • the black matrix BM may overlap the connection area VR.
  • the black matrix BM may have an opening exposing the center area CR, and light emitted from the organic light emitting element 300 is output to the outside through the opening.
  • the opening may be filled by the color filter CF.
  • the black matrix BM may include various materials, for example, an organic material mixed with black pigment, chromium (Cr) or chromium oxide (CrOx).
  • the black matrix BM may be a single layer or multiple layers of chromium or chromium oxide.
  • the black matrix 140 When the black matrix 140 is disposed on the thin film encapsulation layer 400, it is possible to sufficiently prevent external light reflection even without a polarizing layer having a thickness of about 100 ⁇ m, thereby improving flexibility. In addition, since it has a higher transmittance compared to the polarizing layer, contrast and light efficiency can be improved.
  • the color filter CF may overlap the central area CR.
  • the color filter CF may substantially overlap the central area CR and the peripheral area ER.
  • the color filter CF may be disposed to fill the opening of the black matrix BM.
  • the color filter CF may include a coloring material and an organic material in which the coloring material is dispersed.
  • the coloring material may be a general pigment or a dye and the organic material may be a general dispersant.
  • the color filter CF When white light is emitted from the organic light emitting diode 300, the color filter CF selectively passes only light of a specific wavelength such as red, green, or blue, and absorbs light of the remaining wavelengths, thereby red, green, or green light in each pixel. To emit light of one of blue.
  • the color filter CF may improve the optical characteristics of the visible light.
  • the concave portion of the upper surface of the pixel electrode 310 formed corresponding to the via plug vp reflects external light incident through the color filter CF.
  • the concave upper surface may reflect external light in a substantially incident direction and emit it to the outside through the color filter CF.
  • the concave portion of the upper surface of the pixel electrode 310 formed corresponding to the via plug vp may reflect light emitted from the organic light emitting layer in the opposite direction and be emitted to the outside through the color filter CF.
  • the via plug vp is positioned on the upper left side of the pixel electrode 310 when viewed vertically.
  • the via plug vp is located at the lower left of the pixel electrode 310 when viewed vertically.
  • the light reflected from the concave upper surface corresponding to the via plug vp is emitted to the lower right when viewed vertically, and the first pixel PX1 and the third pixel PX3 are separated from each other.
  • the light reflected from the concave upper surface corresponding to the via plug vp is emitted to the upper right when viewed vertically.
  • a second color (eg., green) band is generated at the lower right of the display device, and a color (eg, purple) is mixed at the top right of the display device with a first color (eg, red) and a third color (eg, blue).
  • a band may be generated.
  • a concave portion is formed on the upper surface of the pixel electrode 310 corresponding to the protrusion pr.
  • the concave portion formed on the upper surface of the pixel electrode 310 corresponding to the protrusion pr may also surround the central region CR.
  • the concave upper surface corresponding to the protrusion pr also reflects external light or reflects light emitted from the organic light emitting layer, and the light reflected from the concave upper surface corresponding to the protrusion pr is externally transmitted through the color filter CF. Is released.
  • the concave upper surface corresponding to the protrusions pr since the protrusions pr are arranged to surround the central region CR, the concave upper surface corresponding to the protrusions pr also surrounds the central region CR.
  • the concave upper surface corresponding to the via plug vp reflects light in a specific direction, but the concave upper surface corresponding to the protrusion pr can reflect in all horizontal directions. Accordingly, the light reflected from the concave upper surface corresponding to the protrusion pr may lower the ratio of the light reflected from the concave upper surface corresponding to the via plug vp from the total light reflected from the pixel electrode 310.
  • the color stripe generated around the display device may be reduced, and the user may not be aware of the reduced color stripe.
  • FIG. 5 is an enlarged schematic plan view of a portion of a pixel electrode of a display device according to another exemplary embodiment.
  • the pixel electrode 310a is adjacent to the central region CR not covered by the pixel defining layer 113, the peripheral region ER surrounding the central region CR, and the peripheral region ER. And a connection region VR in which a via plug vp electrically connected to the thin film transistor is disposed. Protrusions protruding in the direction of the substrate may be disposed in the peripheral region ER, and depressions may be disposed in the peripheral region ER corresponding to the protrusions in the lower organic insulating layer.
  • the pixel electrode 310a may include a ring-shaped first protrusion pr1 surrounding the central region CR and a ring-shaped second protrusion pr2 surrounding the first protrusion pr1. It may include. Widths of the first protrusion pr1 and the second protrusion pr2 may be the same. More concave portions may be disposed on the upper surface of the pixel electrode 310a in correspondence with the first and second protrusions pr1 and pr2. Since the light reflected in all directions from the concave upper surface corresponding to the first and second protrusions pr1 and pr2 is greater than the light reflected from the concave upper surface corresponding to the via plug vp, the color band The occurrence of can be further reduced.
  • 6A to 6C are schematic plan views illustrating portions of pixel electrodes of a display device according to still other embodiments.
  • the pixel electrode 310b is adjacent to the central region CR, which is not covered by the pixel defining layer 113, the peripheral region ER surrounding the central region CR, and the peripheral region ER. And a connection region VR in which a via plug vp electrically connected to the thin film transistor is disposed. Protrusions protruding in the direction of the substrate may be disposed in the peripheral region ER, and depressions may be disposed in the peripheral region ER corresponding to the protrusions in the lower organic insulating layer.
  • the pixel electrode 310b includes a ring-shaped first protrusion pr1 surrounding the central region CR, a ring-shaped second protrusion pr2 surrounding the first protrusion pr1, And a ring-shaped third protrusion pr3 surrounding the second protrusion pr2.
  • the widths of the first to third protrusions pr1 to pr3 may be the same. More concave portions may be disposed on the upper surface of the pixel electrode 310 ′ corresponding to the first to third protrusions pr1 to pr3.
  • widths of the first to third protrusions pr1 to pr3 of the pixel electrode 310c may be different from each other.
  • the width of the first protrusion pr1 closest to the center region CR may be the narrowest
  • the width of the third protrusion pr3 farthest from the central region CR may be the widest.
  • the widths of the first to third protrusions pr1 to pr3 of the pixel electrode 310d may be different from each other.
  • the width of the third protrusion pr3 furthest from the central region CR may be the narrowest
  • the width of the third protrusion pr3 closest to the central region CR may be the widest.
  • the farther from the central region CR the thinner the protrusions pr1-pr3 can increase the amount of light reflected from the concave upper surface close to the central region CR.
  • FIG. 7 is a schematic plan view illustrating an enlarged portion of a plurality of pixel electrodes of a display device according to still another embodiment.
  • the pixel electrodes 310R, 310G, and 310B have a center region CR that is not covered by the pixel defining layer 113, a peripheral region ER surrounding the center region CR, and a peripheral region.
  • the connection region VR may be defined to have a via plug vp adjacent to the ER and electrically connected to the thin film transistor.
  • a protrusion protruding in the direction of the substrate may be disposed in the peripheral region ER, and a depression may be disposed in the peripheral region ER corresponding to the protrusion in the lower organic insulating layer.
  • the pixel electrode 310R of the first pixel PX1 and the pixel electrode 310B of the third pixel PX3 have one ring shape surrounding the central area CR in the peripheral area ER as shown in FIG. 7. It may include a protrusion (pr) of.
  • the pixel electrode 310B of the second pixel PX2 may include two ring-shaped protrusions pr1 and pr2 surrounding the central area CR in the peripheral area ER as shown in FIG. 7. . Since the peripheral area ER of the second pixel PX2 is narrower than the peripheral area ER of the first pixel PX1 or the third pixel PX3, the peripheral area ER of the second pixel PX2 is smaller than the peripheral area ER of the second pixel PX2.
  • the pixel electrode 310R and the pixel electrode 310B each include one ring-shaped protrusion pr, and the pixel electrode 310G includes two ring-shaped protrusions pr1 and pr2. Although shown, this is exemplary and the number of ring-shaped protrusions may vary.
  • FIGS. 8 to 10 are enlarged schematic plan views of a portion of a pixel electrode of a display device according to still other embodiments.
  • the pixel electrode 310e is adjacent to the central region CR not covered by the pixel defining layer 113, the peripheral region ER surrounding the central region CR, and the peripheral region ER. And a connection region VR in which a via plug vp electrically connected to the thin film transistor is disposed. Protrusions protruding in the direction of the substrate may be disposed in the peripheral region ER, and depressions may be disposed in the peripheral region ER corresponding to the protrusions in the lower organic insulating layer.
  • the pixel electrode 310e may include line-type protrusions lpr disposed in the peripheral area ER.
  • the linear protrusions lpr may be arranged to be spaced apart from each other and substantially surround the central area CR as shown in FIG. 8. However, it is not limited to this arrangement, and the linear protrusions lpr may be arranged in various arrangements on the peripheral region ER.
  • the pixel electrode 310f may include point-type protrusions ppr disposed in the peripheral area ER as shown in FIG. 9.
  • the pointed protrusions ppr may be arranged to be spaced apart from each other and substantially surround the central area CR, as shown in FIG. 9. However, it is not limited to this arrangement, and the pointed protrusions ppr may be arranged in various arrangements on the peripheral region ER.
  • the pixel electrode 310g may include four line-type protrusions lpr disposed in the peripheral area ER, as shown in FIG. 10.
  • Four linear protrusions lpr may be disposed in a linear section of the peripheral area ER, as shown in FIG. 10.
  • the linear protrusions lpr may be arranged in various arrangements on the peripheral region ER.
  • FIG. 11 is an enlarged schematic plan view of a portion of a pixel electrode of a display device according to still other embodiments.
  • the pixel electrode 310h is adjacent to the central region CR not covered by the pixel defining layer 113, the peripheral region ER surrounding the central region CR, and the peripheral region ER. And a connection region VR in which a via plug vp electrically connected to the thin film transistor is disposed. Protrusions protruding in the direction of the substrate may be disposed in the peripheral region ER, and depressions may be disposed in the peripheral region ER corresponding to the protrusions in the lower organic insulating layer.
  • the pixel electrode 310h may include arc-type protrusions apr disposed in the peripheral area ER.
  • the arc protrusions apr may partially surround the central region CR as shown in FIG. 11.
  • the arc-shaped protrusion apr may partially surround the central region CR except in the direction toward the via plug vp.
  • An arc-shaped protrusion apr may not be disposed between the via plug vp and the center of the central region CR.
  • the upper surface concave in correspondence with the via plug vp reflects light in a particular direction, whereas the arc-shaped protrusion apr is not disposed in the direction towards the via plug vp so that it is concave in correspondence to the arc-shaped protrusion apr.
  • the upper surface does not reflect light in the above specific direction.
  • the direction of light reflected from the upper surface of the peripheral area ER and the connection area VR of the pixel electrode 310h may be uniform.
  • FIG. 12 is a schematic plan view illustrating an enlarged portion of a plurality of pixel electrodes of a display apparatus according to another exemplary embodiment.
  • the pixel electrodes 310Ra, 310Ga, and 310Ba have a center region CR, a peripheral region ER surrounding the central region CR, and a peripheral region not covered by the pixel defining layer 113.
  • the connection region VR may be defined to have a via plug vp adjacent to the ER and electrically connected to the thin film transistor.
  • Protrusions protruding in the direction of the substrate may be disposed in the peripheral region ER, and depressions may be disposed in the peripheral region ER corresponding to the protrusions in the lower organic insulating layer.
  • the via plug vp is positioned on the upper left side of the pixel electrode 310Ga when viewed vertically.
  • the via plug vp is left of the pixel electrode 310Ra and the pixel electrode 310Ba when viewed vertically.
  • the light reflected from the concave upper surface corresponding to the via plug vp is emitted to the lower right when viewed vertically, and the first pixel PX1 and the third pixel PX3 are separated from each other.
  • the light reflected from the concave upper surface corresponding to the via plug vp is emitted to the upper right when viewed vertically.
  • light of a second color (for example, green) emitted by the second pixel PX2 is increased in the lower right of the display device, and the first pixel PX1 and the third pixel PX3 are located in the upper right of the display device.
  • a second color (eg, green) band is generated at the lower right of the display device, and a color (eg, purple) is mixed at the top right of the display device with a first color (eg, red) and a third color (eg, blue).
  • a band may be generated.
  • the pixel electrode 310Ra of the first pixel PX1 and the pixel electrode 310Ba of the third pixel PX3 are located in the peripheral area ER of the upper left of the center area CR, as shown in FIG. 12. (pr).
  • the direction in which the protrusion pr is positioned at the center of the center area CR of the pixel electrodes 310Ra and 310Ba (the upper left direction in FIG. 12) is the second pixel PX2.
  • Concave portions may be formed on the upper left of the upper surfaces of the pixel electrodes 310Ra and 310Ba to correspond to the protrusions pr of the first and third pixels PX1 and PX3.
  • the light of the first and third colors reflected in the concave portion of the upper left is emitted in the lower right direction, thereby reflecting the light reflected in the lower right direction on the concave upper surface corresponding to the via plug vp in the second pixel PX2. Two colors of light can be canceled out.
  • the pixel electrode 310Ba of the second pixel PX2 may include a protrusion pr positioned in the peripheral area ER of the lower left side of the center area CR.
  • the direction in which the protrusion pr is positioned at the center of the center area CR of the pixel electrode 310Ga is the first and third pixels PX1 and PX3.
  • the via plug vp is positioned at the center of the center area CR of the pixel electrodes 310Ra and 310Ba.
  • a concave portion may be formed at a lower left side of the upper surface of the pixel electrodes 310Ga in response to the protrusion pr of the second pixel PX2.
  • the light of the second color reflected from the concave portion of the lower left side is emitted in the upper right direction, so that the concave upper surface corresponding to the via plug vp in the first and third pixels PX1 and PX3 is lowered in the lower right direction. It is possible to cancel the reflected light of the first and third colors. Accordingly, color bands generated around the display device can be reduced.

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Abstract

본 개시는 다양한 실시예들에 따른 디스플레이 장치가 개시된다. 일 실시예에 따른 디스플레이 장치는 기판, 상기 기판 상의 박막 트랜지스터(TFT), 상기 박막 트랜지스터 상의 유기 절연층, 상기 유기 절연층 상에 배치되고, 중앙 영역, 상기 중앙 영역을 둘러싸는 주변 영역, 및 상기 주변 영역과 인접하는 연결 영역이 정의되고, 상기 주변 영역에 배치되어 상기 기판 방향으로 돌출되는 돌출부(protrusion), 및 상기 연결 영역에 배치되어 상기 박막 트랜지스터와 전기적으로 연결되는 비아 플러그(via plug)를 포함하는 화소 전극, 및 상기 화소 전극의 상기 중앙 영역을 노출하는 화소 정의막을 포함한다.

Description

디스플레이 장치
본 개시의 다양한 실시예들은 디스플레이 장치에 관한 것으로서, 더욱 상세하게는 반사광에 의해 디스플레이 장치의 바깥쪽에 발생되는 색띠를 감소시킬 수 있는 디스플레이 장치에 관한 것이다.
디스플레이 장치는 영상 데이터를 시각적으로 표시하는 장치이다. 디스플레이 장치는 박막 트랜지스터와 발광 소자를 포함한다. 발광 소자의 화소 전극은 하부의 절연층을 관통하는 비아 플러그를 통해 박막 트랜지스터에 연결되는데, 제조 공정 상 비아 플러그의 상부 표면은 오목한 형상을 갖는다. 오목한 상부 표면으로 인하여 특정 방향의 입사광을 더 많이 반사하게 되며, 디스플레이 장치의 바깥쪽에 색띠를 유발한다.
본 발명의 실시예들은 색띠의 발생을 감소시켜 고품질의 이미지를 제공하는 디스플레이 장치를 제공하고자 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
일 측면에 따른 디스플레이 장치는 기판, 상기 기판 상의 박막 트랜지스터, 상기 박막 트랜지스터 상의 유기 절연층, 상기 유기 절연층 상에 배치되고, 중앙 영역, 상기 중앙 영역을 둘러싸는 주변 영역, 및 상기 주변 영역과 인접하는 연결 영역이 정의되고, 상기 주변 영역에 배치되어 상기 기판 방향으로 돌출되는 돌출부(protrusion), 및 상기 연결 영역에 배치되어 상기 박막 트랜지스터와 전기적으로 연결되는 비아 플러그(via plug)를 포함하는 화소 전극, 및 상기 화소 전극의 상기 중앙 영역을 노출하는 화소 정의막을 포함한다.
다른 측면에 따른 디스플레이 장치는 기판, 상기 기판 상의 박막 트랜지스터, 상기 박막 트랜지스터를 덮고, 중앙 영역, 상기 중앙 영역을 둘러싸는 주변 영역, 및 상기 주변 영역과 인접하는 연결 영역이 정의되고, 상기 주변 영역에 배치되는 함몰부(recession) 및 상기 연결 영역에 배치되고 상기 박막 트랜지스터에 전기적으로 연결되는 전극의 일부를 노출하는 비아 홀(via hole)을 갖는 유기 절연층, 상기 유기 절연층의 상기 중앙 영역, 상기 주변 영역 및 상기 연결 영역 상에 배치되는 화소 전극, 및 상기 중앙 영역에 대응하는 상기 화소 전극의 중앙부를 노출하는 화소 정의막을 포함한다.
본 개시의 다양한 실시예들에 따르면, 화소 전극의 주변 영역에 배치되는 돌출부 또는 유기 절연층의 주변 영역에 배치되는 함몰부에 대응하여 형성되는 오목한 상부 표면으로 인하여, 전체 반사광에서 비아 플러그에 대응하여 형성되는 오목한 상부 표면에서 반사되는 반사광의 비율을 감소시킴으로써 색띠의 발생을 감소시킬 수 있다. 감소된 색띠로 인하여 고품질의 이미지를 제공하는 디스플레이 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 일 실시예에 따른 디스플레이 장치의 개략적인 평면도를 도시한다.
도 2a 및 도 2b는 일 실시예예 따른 디스플레이 장치의 어느 하나의 화소의 예시적인 등가회로도를 각각 도시한다.
도 3은 일 실시예에 따른 디스플레이 장치의 표시 영역의 일부를 확대한 개략적인 평면도를 도시한다.
도 4는 일 실시예에 따른 디스플레이 장치의 단면도로서, 예컨대 도 3의 IV-IV'선을 따라 절취한 단면도를 도시한다.
도 5는 다른 실시예에 따른 디스플레이 장치의 화소 전극의 일부를 확대한 개략적인 평면도를 도시한다.
도 6a 내지 도 6c는 또 다른 실시예들에 따른 디스플레이 장치의 화소 전극의 일부를 확대한 개략적인 평면도를 도시한다.
도 7은 또 다른 실시예에 따른 디스플레이 장치의 복수의 화소 전극의 일부를 확대한 개략적인 평면도를 도시한다.
도 8 내지 10은 또 다른 실시예들에 따른 디스플레이 장치의 화소 전극의 일부를 확대한 개략적인 평면도를 도시한다.
도 11은 또 다른 실시예들에 따른 디스플레이 장치의 화소 전극의 일부를 확대한 개략적인 평면도를 도시한다.
도 12는 또 다른 실시예에 따른 디스플레이 장치의 복수의 화소 전극의 일부를 확대한 개략적인 평면도를 도시한다.
본 발명은 다양하게 변형되고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 도시하고 상세한 설명을 통해 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들이 상세히 설명된다. 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용된다. 명세서 전체에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면들에 있어서, 용이한 이해와 설명의 편의를 위하여 구성요소들의 크기가 과장 또는 축소될 수 있다. 또한, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도면에 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 도면들에 도시된 구성요소의 특정 형상으로 한정되는 것으로 해석되어서는 아니 되며, 예컨대 제조상 초래되는 형상의 변화를 포함하는 것으로 이해되어야 한다.
이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 일 실시예에 따른 디스플레이 장치의 개략적인 평면도를 도시한다.
도 1을 참조하면, 디스플레이 장치는 이미지를 표시할 수 있는 표시 영역(DA)과 표시 영역(DA) 외측의 비표시 영역(PA)을 포함한다. 도 1에 디스플레이 장치에 포함되는 기판(100)의 개략적인 평면도가 도시되는 것으로 이해될 수 있다. 기판(100)에는 표시 영역(DA)과 비표시 영역(PA)이 정의될 수 있다.
표시 영역(DA)에는 서로 다른 색상의 빛을 방출하는 화소들이 배치된다. 예를 들면, 도 1에 도시된 바와 같이, 적색, 녹색, 청색의 빛을 각각 방출하는 제1 내지 제3 화소(PX1, PX2, PX3)들이 표시 영역(DA) 상에 배치될 수 있다. 도 1에서는 제1 내지 제3 화소(PX1, PX2, PX3)가 소위 다이아몬드 펜타일 형태로 배열된 구조를 도시하고 있으나, 화소들의 배열 구조는 다양하게 변경될 수 있다.
각 화소(PX1, PX2, PX3)는 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출하며, 예컨대, 유기발광소자(organic light emitting diode)를 포함할 수 있다. 각 화소(PX1, PX2, XP3)는 박막트랜지스터(Thin Film Transistor: TFT), 커패시터(Capacitor) 등의 소자를 포함할 수 있다. 화소들(PX1, PX2, PX3)이 방출하는 빛을 통해 이미지를 표시할 수 있으며, 표시 영역(DA)은 빛을 방출할 수 있는 화소들(PX1, PX2, PX3)이 배치되는 영역으로 정의될 수 있다.
본 명세서에서 화소(PX)는 적색, 녹색, 청색 또는 백색 중 어느 한 색상의 빛을 방출하는 부화소, 소위, 서브픽셀(subpixel)을 의미한다.
비표시 영역(PA)은 이미지가 표시되지 않는 영역으로서, 화소들에 전기적 신호나 전원을 제공하기 위한 드라이버(예컨대, 게이트 드라이버 및 소스 드라이버), 구동 전압 공급 라인 등이 배치될 수 있으며, 전자 소자나 인쇄회로기판 등이 전기적으로 연결될 수 있도록 패드들이 배치될 수 있다.
도 2a 및 도 2b는 일 실시예예 따른 디스플레이 장치의 어느 하나의 화소의 예시적인 등가회로도를 각각 도시한다.
각 화소(P)는 스캔선(SL) 및 데이터선(DL)에 연결된 화소 회로(PC) 및 화소 회로(PC)에 연결된 유기발광소자(OLED)를 포함한다. 화소(P)는 도 1의 제1 내지 제3 화소들(PX1, PX2, PX3)을 통칭한다.
도 2a를 참조하면, 화소 회로(PC)는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 및 스토리지 커패시터(Cst)를 포함한다. 스위칭 박막트랜지스터(T2)는 스캔선(SL) 및 데이터선(DL)에 연결되며, 스캔선(SL)을 통해 입력되는 스캔 신호(Sn)에 응답하여 데이터선(DL)을 통해 입력되는 데이터 전압(Dm)을 구동 박막트랜지스터(T1)로 전달한다. 데이터 전압(Dm)은 유기발광소자(OLED)가 출력할 빛의 휘도에 대응한다. 화소 회로(PC)의 구성 및 구동 박막트랜지스터(T1)의 도전형에 따라 데이터 전압(Dm)이 낮을수록 유기발광소자(OLED)가 방출하는 빛의 휘도가 높을 수도 있고, 그 반대일 수도 있다.
스토리지 커패시터(Cst)는 스위칭 박막트랜지스터(T2) 및 구동전압선(PL)에 연결되며, 스위칭 박막트랜지스터(T2)로부터 전달받은 데이터 전압(Dm)과 구동전압선(PL)에 공급되는 제1전원전압(ELVDD, 또는 구동전압)의 차이에 해당하는 전압을 저장한다.
구동 박막트랜지스터(T1)는 구동전압선(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압선(PL)으로부터 유기발광소자(OLED)를 흐르는 구동 전류를 제어할 수 있다. 유기발광소자(OLED)는 구동 전류에 의해 데이터 전압(Dm)에 대응하는 휘도를 갖는 빛을 방출할 수 있다.
도 2a에 도시된 실시예에 따르면, 화소 회로(PC)가 2개의 박막트랜지스터 및 1개의 스토리지 박막트랜지스터를 포함하지만, 본 발명은 이에 한정되지 않는다.
도 2b를 참조하면, 화소 회로(PC)는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 제1 발광 제어 박막트랜지스터(T5), 제2 발광 제어 박막트랜지스터(T6), 제2 초기화 박막트랜지스터(T7), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 도 2b에 도시된 실시예에 따르면, 각 화소(P)에는 신호선들(SLn, SLn-1, EL, DL), 초기화전압선(VL), 및 구동전압선(PL)이 연결되지만, 본 발명은 이에 한정되지 않는다.
구동 박막트랜지스터(T1)의 게이트 전극은 스토리지 커패시터(Cst)의 제1 전극에 연결되고, 구동 박막트랜지스터(T1)의 소스 전극은 제1 발광 제어 박막트랜지스터(T5)를 경유하여 구동전압선(PL)과 전기적으로 연결되고, 구동 박막트랜지스터(T1)의 드레인 전극은 제2 발광 제어 박막트랜지스터(T6)를 경유하여 유기발광소자(OLED)와 전기적으로 연결된다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2) 및 보상 박막트랜지스터(T3)을 통해 데이터 전압(Dm)을 전달받고, 데이터 전압(Dm)에서 구동 박막트랜지스터(T1)의 문턱 전압이 보상된 전압을 스토리지 커패시터(Cst)에 저장하고, 스토리지 커패시터(Cst)에 저장된 전압에 기초하여 유기발광소자(OLED)에 출력할 구동 전류를 제어한다.
스위칭 박막트랜지스터(T2)의 게이트 전극은 제1 스캔선(SL)과 연결되고, 소스 전극은 데이터선(DL)과 연결된다. 스위칭 박막트랜지스터(T2)의 드레인 전극은 구동 박막트랜지스터(T1)의 소스 전극과 연결된다. 스위칭 박막트랜지스터(T2)는 제1 스캔선(SL)을 통해 전달받은 제1 스캔 신호(Sn)에 응답하여 턴 온 되며, 데이터선(DL)을 통해 입력되는 데이터 전압(Dm)을 구동 박막트랜지스터(T1)의 소스 전극으로 전달할 수 있다.
보상 박막트랜지스터(T3)의 게이트 전극은 제1 스캔선(SLn)에 연결되고, 보상 박막트랜지스터(T3)의 소스 전극은 구동 박막트랜지스터(T1)의 드레인 전극과 연결되고, 보상 박막트랜지스터(T3)의 드레인 전극은 스토리지 커패시터(Cst)의 제1 전극, 제1 초기화 박막트랜지스터(T4)의 소스 전극 및 구동 박막트랜지스터(T1)의 게이트 전극에 공통적으로 연결된다. 보상 박막트랜지스터(T3)는 제1 스캔선(SL)을 통해 전달받은 제1 스캔 신호(Sn)에 응답하여 턴 온 되며, 구동 박막트랜지스터(T1)의 게이트 전극과 드레인 전극을 서로 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결(diode-connection)한다.
제1 초기화 박막트랜지스터(T4)의 게이트 전극은 제2 스캔선(SLn-1, 이전 스캔선)과 연결된다. 제1 초기화 박막트랜지스터(T4)의 드레인 전극은 초기화전압선(VL)과 연결되고, 제1 초기화 박막트랜지스터(T4)의 소스 전극은 스토리지 커패시터(Cst)의 제1 전극, 보상 박막트랜지스터(T3)의 드레인 전극 및 구동 박막트랜지스터(T1)의 게이트 전극에 공통적으로 연결된다. 제1초기화 박막트랜지스터(T4)는 제2 스캔선(SLn-1)을 통해 전달받은 제2 스캔 신호(Sn-1)에 응답하여 턴 온 되며, 초기화 전압(VINT)을 구동 박막트랜지스터(T1)의 게이트 전극에 전달하여 구동 박막트랜지스터(T1)의 게이트 전극의 전압을 초기화 전압(VINT)로 초기화시킬 수 있다. 게이트 전극에 초기화 전압(VINT)이 인가되는 구동 박막트랜지스터(T1)는 완전히 턴 온(fully turned on)되며, 이전에 출력한 구동 전류를 기억하는 히스테리시스 특성이 제거된다.
제1 발광 제어 박막트랜지스터(T5)의 게이트 전극은 발광 제어선(EL)과 연결되고, 제1 발광 제어 박막트랜지스터(T5)의 소스 전극은 구동전압선(PL)과 연결되고, 제1 발광 제어 박막트랜지스터(T5)의 드레인 전극은 구동 박막트랜지스터(T1)의 소스 전극에 연결된다.
제2 발광 제어 박막트랜지스터(T6)의 게이트 전극은 발광 제어선(EL)과 연결되고, 제2발광 제어 박막트랜지스터(T6)의 소스 전극은 구동 박막트랜지스터(T1)의 드레인 전극과 연결되고, 제2 발광 제어 박막트랜지스터(T6)의 드레인 전극은 유기발광소자(OLED)의 애노드 전극과 전기적으로 연결된다. 제1 발광 제어 박막트랜지스터(T5) 및 제2 발광 제어 박막트랜지스터(T6)는 발광 제어선(EL)을 통해 전달받은 발광 제어 신호(En)에 따라 동시에 턴 온 됨으로써, 구동전압선(PL)과 유기발광소자(OLED) 사이에 구동 박막트랜지스터(T1)를 통과하는 전류 경로를 형성하여, 구동 박막트랜지스터(T1)에서 생성되는 구동 전류가 유기발광소자(OLED)에 흐르게 한다.
제2 초기화 박막트랜지스터(T7)의 게이트 전극은 제2 스캔선(SLn-1)에 연결되고, 제2 초기화 박막트랜지스터(T7)의 소스 전극은 유기발광소자(OLED)의 애노드 전극과 연결되고, 제2 초기화 박막트랜지스터(T7)의 드레인 전극은 초기화전압선(VL)과 연결된다. 제2 초기화 박막트랜지스터(T7)는 제2 스캔선(SLn-1)을 통해 전달받은 제2 스캔 신호(Sn-1)에 응답하여 턴 온 되며, 유기발광소자(OLED)의 애노드 전극에 초기화 전압(VINT)을 인가한다. 유기발광소자(OLED)의 애노드 전극에 초기화 전압(VINT)이 인가됨으로써, 유기발광소자(OLED)의 기생 커패시터에 저장된 전하를 제거할 수 있다.
도 2b의 실시예에 따르면, 제1 초기화 박막트랜지스터(T4)의 게이트 전극과 제2 초기화 박막트랜지스터(T7)의 게이트 전극이 모두 제2 스캔선(SLn-1)에 연결되지만, 본 발명은 이에 한정되지 않는다. 또 다른 실시예에 따르면, 제1 초기화 박막트랜지스터(T4)의 게이트 전극은 제2 스캔선(SLn-1)에 연결되어 제2 스캔신호(Sn-1)에 기초하여 구동하고, 제2 초기화 박막트랜지스터(T7)는 별도의 신호선(예컨대, 이후 스캔선)에 연결되어 해당 스캔선을 통해 전달되는 스캔신호에 따라 구동될 수 있다.
스토리지 커패시터(Cst)의 제2 전극은 구동전압선(PL)과 연결된다. 스토리지 커패시터(Cst)의 제1 전극은 구동 박막트랜지스터(T1)의 게이트 전극, 보상 박막트랜지스터(T3)의 드레인 전극 및, 제1 초기화 박막트랜지스터(T4)의 소스 전극에 공통적으로 연결되며, 제1 스캔 신호(Sn)에 응답하여 데이터 전압(Dm)에서 구동 박막트랜지스터(T1)의 문턱 전압이 보상된 전압이 인가될 수 있다.
유기발광소자(OLED)의 캐소드 전극(예컨대, 대향 전극)은 제2전원전압(ELVSS, 또는 공통전원전압)을 제공받는다. 유기발광소자(OLED)는 구동 박막트랜지스터(T1)로부터 공급되는 구동 전류에 대응하는 휘도로 발광한다.
화소 회로(PC)는 도 2a 및 도 2b를 참조하여 설명한 박막트랜지스터 및 스토리지 커패시터의 개수 및 회로 디자인에 한정되지 않으며, 그 개수 및 회로 디자인은 다양하게 변경될 수 있다.
도 3은 일 실시예에 따른 디스플레이 장치의 표시 영역의 일부를 확대한 개략적인 평면도를 도시한다.
도 1 및 도 3을 참조하면, 제1 내지 제3 화소들(PX1, PX2, PX3)이 소위 다이아몬드 펜타일 형태로 배열된다. 다이아몬드 펜타일 형태는 도 1 및 도 3에 도시된 바와 같이 제1 화소(PX1)와 제2 화소(PX2), 및 제2 화소(PX2)와 제3 화소(PX3)가 각각 대각선 방향으로 교대로 배치되는 형태를 의미한다. 제1 화소(PX1)와 제3 화소(PX3) 각각은 인접하여 대략 정방형으로 위치하는 4개 제2 화소들(PX2)의 중앙에 위치할 수 있다.
용이한 이해를 위하여 도 3에는 유기 절연층(112)과 유기 절연층(112) 상의 화소 전극(310)이 도시된다. 유기 절연층(112)과 화소 전극(310) 외의 다른 구성요소들은 도 4를 참조하여 더욱 자세히 설명된다. 도 3에 도시되지는 않았지만, 유기 절연층(112)은 기판 상에 배치되는 박막 트랜지스터 상에 배치된다. 박막 트랜지스터는 박막 트랜지스터 층 내에 배치될 수 있으며, 박막 트랜지스터는 기판과 유기 절연층(112) 사이에 배치될 수 있다.
도 3에 도시된 바와 같이, 중앙 영역(CR), 중앙 영역(CR)을 둘러싸는 주변 영역(ER), 및 주변 영역에 인접하는 연결 영역(VR)이 정의될 수 있다.
일 예에 따르면, 중앙 영역(CR), 주변 영역(ER), 및 연결 영역(VR)은 화소 전극(310)의 일부 영역들로서 정의될 수 있다. 다른 예에 따르면, 중앙 영역(CR), 주변 영역(ER), 및 연결 영역(VR)은 유기 절연층(112)의 일부 영역들로서 정의될 수 있다. 유기 절연층(112)에는 중앙 영역(CR), 주변 영역(ER), 및 연결 영역(VR)과 중첩하지 않는 바탕 영역이 추가로 정의될 수 있다. 유기 절연층(112)의 중앙 영역(CR), 주변 영역(ER), 및 연결 영역(VR)은 화소 전극(310)의 중앙 영역(CR), 주변 영역(ER), 및 연결 영역(VR)과 각각 대응할 수 있다.
화소 전극(310)은 주변 영역(ER)에 배치되고 기판 방향으로 돌출되는 돌출부(protrusion)(pr), 및 연결 영역(VR)에 배치되어 박막 트랜지스터와 전기적으로 연결되는 비아 플러그(via plug)(vp)를 포함할 수 있다. 돌출부(pr)는 화소 전극(310)의 하부 표면으로부터 아래 방향으로 돌출될 수 있다. 화소 전극(310)의 하부 표면은 기판을 향하는 표면 또는 유기 절연층(112)과 접촉하는 표면을 의미할 수 있다. 비아 플러그(vp)는 유기 절연층(112)을 관통하여 유기 절연층(112) 하부의 박막 트랜지스터와 전기적으로 연결될 수 있다.
도 3에 도시된 바와 같이, 돌출부(pr)는 수직(z 방향)에서 바라볼 때, 중앙 영역(CR)을 둘러싸는 링 형상일 수 있다. 본 명세서에서, 링 형상은 중앙 영역(CR)의 평면 형상에 대응하여 정해질 수 있으며, 원(circle)으로 한정되는 것은 아니다. 돌출부(pr)는 주변 영역(ER)의 중심선을 따라 연장될 수 있으며, 도 3에 도시된 바와 같이 폐 곡선을 형성할 수 있다.
다른 예에 따르면, 유기 절연층(112)은 주변 영역(ER)에 배치되는 함몰부(recession) 및 연결 영역(VR)에 배치되고 박막 트랜지스터에 전기적으로 연결되는 전극의 일부를 노출하는 비아 홀(via hole)을 가질 수 있다. 함몰부에 매립되는 화소 전극(310)의 일부는 돌출부(pr)에 해당하고, 비아 홀에 매립되는 화소 전극(310)의 일부는 비아 플러그(vp)에 해당한다. 함몰부는 유기 절연층(112)의 상부 표면으로부터 기판 방향으로 오목하게 들어간 부분을 의미할 수 있다. 함몰부는 수직(z 방향)에서 바라볼 때, 중앙 영역(CR)을 둘러싸는 링 형상을 갖는 트렌치를 포함할 수 있으며, 이러한 트렌치를 매립하는 돌출부(pr)는 도 3에 도시된 바와 같이 수직(z 방향)에서 바라볼 때 링 형상을 가질 수 있다.
도 4는 일 실시예에 따른 디스플레이 장치의 단면도로서, 예컨대 도 3의 IV-IV'선을 따라 절취한 단면도를 도시한다. 도 4의 단면도는 예시적으로 도 2b를 참조하여 설명한 화소 회로(PC)의 화소를 도시한다. 도 4에서는 용이한 이해와 설명의 편의를 위해 적층 순서에 따라 설명한다.
도 3 및 도 4를 참조하면, 기판(100) 상에 버퍼층(101)이 배치될 수 있다. 기판(100)은 글라스재, 또는 PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 등과 같은 플라스틱재와 같은 다양한 재료로 형성될 수 있다. 기판(100)이 플라스틱재로 형성된 경우, 디스플레이 장치의 가요성이 향상될 수 있다. 기판(100) 상에는 불순물이 침투하는 것을 방지하기 위해 형성된 산화규소(SiOx) 및/또는 질화규소(SiNx) 등으로 형성된 버퍼층(101)이 배치될 수 있다.
버퍼층(101) 상에 제1, 제2 및 제6 박막트랜지스터(T1, T2, T6) 및 스토리지 커패시터(Cst)가 배치될 수 있다. 제1, 제2 및 제6 박막트랜지스터(T1, T2, T6)는 제1, 제2 및 제6 반도체층(A1, A2, A6) 및 제1, 제2 및 제6 게이트 전극(G1, G2, G6)을 각각 포함할 수 있다.
제1, 제2 및 제6 반도체층(A1, A2, A6)과 제1, 제2 및 제6 게이트 전극(G1, G2, G6) 사이에는 제1 게이트 절연층(103)이 배치될 수 있다. 제1 게이트 절연층(103)은 산화규소(SiOx), 질화규소(SiNx), 산질화규소(SiON) 등의 무기 절연물로 형성될 수 있다.
제1, 제2 및 제6 반도체층(A1, A2, A6)은 폴리실리콘으로 형성될 수 있다. 제1 반도체층(A1)은 제1 게이트 전극(G1)과 중첩하고, 불순물이 도핑되지 않은 제1 채널영역, 및 제1 채널영역의 양 옆에 불순물이 도핑된 제1 소스영역 및 제1 드레인영역을 포함한다. 제1 소스영역 및 제1 드레인영역에는 각각 제1 소스 전극(S1) 및 제1 드레인 전극(D1)이 연결될 수 있다. 제2 반도체층(A2)은 제2 게이트 전극(G2)과 중첩하고, 불순물이 도핑되지 않은 제2 채널영역, 및 제2 채널영역의 양 옆에 불순물이 도핑된 제2 소스영역 및 제2 드레인영역을 포함한다. 제2 소스영역 및 제2 드레인영역에는 각각 제2 소스 전극(S2) 및 제2 드레인 전극(D2)이 연결될 수 있다. 제6 반도체층(A6)은 제6 게이트 전극(G6)과 중첩하고, 불순물이 도핑되지 않은 제6 채널영역, 및 제6 채널영역의 양 옆에 불순물이 도핑된 제6 소스영역 및 제6 드레인영역을 포함한다. 제6 소스영역 및 제6 드레인영역에는 각각 제6 소스 전극(S6) 및 제6 드레인 전극(D6)이 연결될 수 있다.
제1, 제2 및 제6 게이트 전극(G1, G2, G6)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 중 적어도 하나를 포함하며, 단층 또는 다층으로 이루어질 수 있다. 일 예에 따르면, 제1, 제2 및 제6 게이트 전극(G1, G2, G6)은 몰리브덴(Mo) 층을 포함할 수 있다.
도 4에 도시된 바와 같이, 스토리지 커패시터(Cst)는 제1 박막트랜지스터(T1)의 제1 게이트 전극(G1)와 중첩하도록 배치될 수 있다. 이 경우, 스토리지 커패시터(Cst) 및 제1 박막트랜지스터(T1)의 면적이 증가될 수 있으며, 고품질의 이미지를 제공할 수 있다. 예를 들어, 제1 게이트 전극(G1)은 스토리지 커패시터(Cst)의 제1 전극(CE1)일 수 있다. 제2 전극(CE2)은 제1 전극(CE1)과 중첩하고, 제1 전극(CE1)과 제2 전극(CE2) 사이에 제2 게이트 절연층(105)이 개재될 수 있다. 제2 게이트 절연층(105)은 산화규소(SiOx), 질화규소(SiNx), 산질화규소(SiON) 등의 무기 절연물로 형성될 수 있다.
제1, 제2 및 제6 반도체층(A1, A2, A6), 제1, 제2 및 제6 게이트 전극(G1, G2, G6), 및 스토리지 커패시터(Cst) 상에 층간절연층(107)이 배치될 수 있다. 층간절연층(107)은 산질화규소(SiON), 산화규소(SiOx) 및/또는 질화규소(SiNx)와 같은 무기 절연물로 형성될 수 있다. 층간절연층(107) 상에는 데이터선(DL)이 배치될 수 있으며, 데이터선(DL)은 층간절연층(107)을 관통하는 콘택 플러그(contact plug)를 통해 제2 박막트랜지스터(T2)의 제2 반도체층(A2)과 접속할 수 있다. 데이터선(DL)의 일부는 제2 박막트랜지스터(T2)의 제2 소스 전극(S2)으로 기능할 수 있다. 한편, 제1, 제2 및 제6 소스 전극(S1, S2, S6), 및 제1, 제2 및 제6 드레인 전극(D1, D2, D6)은 층간절연층(107) 상에 배치될 수 있으며, 층간절연층(107)을 관통하는 콘택 플러그들을 통해 제1, 제2 및 제6 반도체층(A1, A2, A6)과 접속할 수 있다.
제1, 제2 및 제6 박막트랜지스터(T1, T2, T6)는 제1, 제2 및 제6 반도체층(A1, A2, A6), 제1, 제2 및 제6 게이트 전극(G1, G2, G6), 제1, 제2 및 제6 소스 전극(S1, S2, S6), 및 제1, 제2 및 제6 드레인 전극(D1, D2, D6)을 각각 포함할 수 있다. 제1, 제2 및 제6 박막트랜지스터(T1, T2, T6), 및 절연층들(103, 105, 107)은 박막 트랜지스터(T1, T2, T6)를 포함하는 박막 트랜지스터층으로 통합적으로 지칭될 수 있다.
일 예에 따르면, 구동 전압선(PL)은 데이터선(DL)과 서로 다른 층에 배치될 수 있다. 본 명세서에서 "A와 B가 다른 층에 배치된다"고 함은, A와 B 사이에 적어도 하나의 절연층이 개재되어 A와 B중 하나는 적어도 하나의 절연층 아래에 배치되고 다른 하나는 적어도 하나의 절연층 위에 배치된다는 것을 의미한다. 구동 전압선(PL)과 데이터선(DL) 사이에는 제1 유기 절연층(109)이 개재될 수 있으며, 구동 전압선(PL)은 제2 유기 절연층(111)으로 덮일 수 있다.
구동 전압선(PL)은 알루미늄(Al), 구리(Cu), 티타늄(Ti) 및 이들의 합금 중 적어도 어느 하나를 포함하는 단일막 또는 다층막일 수 있다. 일 예에 따르면, 구동 전압선(PL)은 Ti/Al/Ti의 3중막일 수 있다. 도 4에는 구동 전압선(PL)이 제1 유기 절연층(109) 상에 배치되어 있으나, 본 발명은 이에 한정되지 않는다. 다른 예에 따르면, 구동 전압선(PL)은 데이터선(DL)과 동일 층에 형성되고, 제1 유기 절연층(109)과 제2 유기 절연층(111)은 단일 유기 절연층으로 형성될 수 있다. 또 다른 예에 따르면, 구동 전압선(PL)은 제1 유기 절연층(109) 상의 제1 구동 전압선, 및 제1 구동 전압선과 전기적으로 접속하는 데이터선(DL)과 동일 층의 제2 구동 전압선을 포함함으로써, 구동 전압선(PL)의 저항이 감소될 수 있다.
연결 전극(110)은 제1 유기 절연층(109) 상에 배치되어 박막 트랜지스터(예컨대, 제6 박막 트랜지스터(T6))를 화소 전극(310)에 전기적으로 연결할 수 있다. 연결 전극(110)은 제1 유기 절연층(109)을 관통하여 제6 드레인 전극(D6)과 접속할 수 있다. 다른 예에 따르면, 화소 전극(310)은 제1 및 제2 유기 절연층(109, 111)을 관통하여 제6 드레인 전극(D6)과 접속할 수 있으며, 이 경우 연결 전극(110)은 제거될 수 있다.
구동 전압선(PL)과 연결 전극(110) 상에 제2 유기 절연층(111)이 배치될 수 있다. 제2 유기 절연층(111)은 화소 전극(310)에게 평탄한 하부 표면을 제공할 수 있으며, 유기물로 형성될 수 있다. 예컨대, 유기물은 이미드계 고분자, Polymethylmethacrylate(PMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 제1 유기 절연층(109)도 역시 제2 유기 절연층(111)과 같이 유기물로 형성될 수 있다. 다른 예에 따르면, 제1 유기 절연층(109)은 산질화규소(SiON), 산화규소(SiOx) 및/또는 질화규소(SiNx)와 같은 무기물로 형성될 수 있다.
도 3의 유기 절연층(112)은 제2 유기 절연층(111)에 대응할 수 있다. 다른 예에 따라서, 제1 및 제2 유기 절연층(109, 111)이 단일 유기 절연층으로 형성되는 경우, 단일 유기 절연층이 도 3의 유기 절연층(112)에 대응할 수 있다.
제2 유기 절연층(111)에는 중앙 영역(CR), 중앙 영역(CR)을 둘러싸는 주변 영역(ER), 및 주변 영역(ER)과 인접하는 연결 영역(VR)이 정의될 수 있다. 주변 영역(ER)은 수평면 상에서, 즉, 수직(z 방향)에서 바라볼 때, 수직 중앙 영역(CR)을 직접 둘러싸고, 연결 영역(VR)은 수평면 상에서, 즉, 수직(z 방향)에서 바라볼 때, 주변 영역(ER)과 직접 인접할 수 있다. 제2 유기 절연층(111)의 중앙 영역(CR), 주변 영역(ER) 및 연결 영역(VR) 상에만 화소 전극(310)이 배치되며, 화소 전극(310)이 배치되지 않는 영역은 바탕 영역으로 지칭될 수 있다. 바탕 영역은 중앙 영역(CR), 주변 영역(ER) 및 연결 영역(VR)과 중첩하지 않는 영역으로 정의될 수 있다.
중앙 영역(CR) 상에는 중간층(320)의 적어도 일부인 유기 발광층이 배치되며, 중앙 영역(CR)은 화소 전극(310)의 중앙부를 노출하는 화소 정의막(113)의 개구에 의해 정의될 수 있으며, 실제로 발광하는 영역에 해당할 수 있다. 중앙 영역(CR)의 크기는 제1 내지 제3 화소(PX1-PX3)마다 다를 수 있다. 예컨대, 제3 화소(PX)의 중앙 영역(CR)의 면적인 가장 크고 제2 화소(PX)의 중앙 영역(CR)의 면적이 가장 작을 수 있다. 도 3에서 중앙 영역(CR)의 평면 형상은 모서리가 둥근 사각형인 것으로 도시되어 있지만, 이는 예시적이며, 모서리가 둥근 육각형 또는 팔각형, 원형 또는 타원형 등의 다양한 평면 형상을 가질 수도 있다.
주변 영역(ER)은 중앙 영역(CR)을 실질적으로 일정한 두께로 둘러싸는 영역으로 정의될 수 있다. 주변 영역(ER) 상에서 화소 전극(310)과 화소 정의막(113)이 서로 중첩할 수 있다. 예컨대, 주변 영역(ER)의 폭은 대략 1㎛ 내지 5㎛ 사이일 수 있다. 예컨대, 주변 영역(ER)의 폭은 대략 2㎛ 내지 4㎛ 사이일 수 있다. 연결 영역(VR) 상에서도 화소 전극(310)과 화소 정의막(113)은 서로 중첩할 수 있다. 연결 영역(VR)과 주변 영역(ER)의 경계는 명확하지 않을 수 있다. 연결 영역(VR)은 주변 영역(ER)으로부터 바깥쪽으로 연장된 부분으로서, 제2 유기 절연층(111)에 비아 홀(vh)이 형성되는 영역이다.
제2 유기 절연층(111)의 연결 영역(VR)에는 연결 전극(110)의 일부를 노출하는 비아 홀(vh)이 형성될 수 있다. 연결 전극(110)은 예컨대 제6 박막 트랜지스터(T6)의 제6 드레인 전극(D6)에 연결된다.
제2 유기 절연층(111)의 주변 영역(ER)에는 도 4에 도시된 바와 같은 트렌치(tr)가 형성될 수 있다. 트렌치(tr)는 함몰부로 지칭될 수 있다. 돌출부(pr)는 트렌치(tr)에 매립되는 화소 전극(310)의 일부분으로서, 트렌치(tr)는 도 3의 돌출부(pr)에 대응하여 중앙 영역(CR)을 둘러싸는 링 형상으로 형성될 수 있다.
트렌치(tr)의 깊이(d1)는 비아 홀(vh)의 깊이(d2)와 같거나 이보다 작을 수 있다. 비아 홀(vh)은 제2 유기 절연층(111)을 관통하므로, 비아 홀(vh)의 깊이(d2)는 제2 유기 절연층(111)의 두께와 실질적으로 동일할 수 있다. 예컨대, 트렌치(tr)의 깊이(d1)는 비아 홀(vh)의 깊이(d2)의 대략 절반 정도일 수 있다. 예컨대, 비아 홀(vh)의 깊이(d2), 즉, 제2 유기 절연층(111)의 두께가 대략 1㎛ 내지 2㎛ 사이인 경우, 트렌치(tr)의 깊이(d1)는 대략 0.5㎛ 내지 1㎛ 사이일 수 있다. 예컨대, 비아 홀(vh)의 깊이(d2), 즉, 제2 유기 절연층(111)의 두께가 대략 1.5㎛인 경우, 트렌치(tr)의 깊이(d1)는 0.5㎛ 내지 1㎛ 사이일 수 있다. 비아 홀(vh)의 깊이(d2)보다 작은 깊이(d1)를 갖는 트렌치(tr)는 예컨대 하프톤 마스크 또는 슬릿 마스크를 이용하여 비아 홀(vh)을 형성할 때 함께 형성될 수 있다.
트렌치(tr)의 폭(w1)은 비아 홀(vh)의 폭(w2)보다 작을 수 있다. 트렌치(tr)의 폭(w1)은 대략 2㎛이하일 수 있다. 트렌치(tr)의 폭(w1)은 예컨대 0.4㎛ 내지 1.6㎛ 사이일 수 있다. 트렌치(tr)의 배치에 따라 폭(w1)은 서로 다를 수 있다. 예컨대, 도 6b 및 도 6c에 도시된 바와 같이 주변 영역(ER)에 복수의 트렌치들이 형성되는 경우, 각각의 트렌치의 폭들은 서로 다를 수 있다. 도 3에 도시된 바와 같이, 1개의 링 형상의 트렌치(tr)가 주변 영역(ER)에 배치되는 경우, 트렌치(tr)는 주변 영역(ER)의 중심선을 따라 배치될 수 있다.
제2 유기 절연층(111) 상에 유기발광소자(300)가 배치될 수 있으며, 유기발광소자(300)는 화소 전극(310), 대향 전극(330) 및 화소 전극(310)과 대향 전극(330) 사이의 유기 발광층을 포함하는 중간층(320)을 포함할 수 있다. 화소 전극(310) 상에는 화소 정의막(113)이 배치될 수 있다. 화소 정의막(113)은 화소 전극(310)의 중앙 영역(CR)을 노출하는 개구를 가질 수 있다. 화소 정의막(113)은 화소 전극(310)의 가장자리와 대향 전극(330) 사이에 아크가 발생하는 것을 방지할 수 있다. 화소정의막(113)은 예컨대 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물로 형성될 수 있다.
화소 전극(310)에도 제2 유기 절연층(111)과 동일하게 중앙 영역(CR), 주변 영역(ER) 및 연결 영역(VR)이 정의될 수 있다. 화소 전극(310) 상에 정의되는 중앙 영역(CR), 주변 영역(ER) 및 연결 영역(VR)은 제2 유기 절연층(111) 상에 정의되는 중앙 영역(CR), 주변 영역(ER) 및 연결 영역(VR)과 각각 실질적으로 동일할 수 있다. 화소 정의막(113)의 개구는 화소 전극(310)의 중앙 영역(CR)을 정의할 수 있다. 즉, 중앙 영역(CR)은 화소 정의막(113)과 중첩하지 않는 화소 전극(310)의 일부 영역으로 정의될 수 있다.
화소 전극(310)은 제2 유기 절연층(111) 상에 직접 배치될 수 있다. 다른 예에 따르면, 화소 전극(310)과 제2 유기 절연층(111) 사이에 예컨대 얇은 두께의 무기 절연층과 같은 층이 개재될 수 있지만, 화소 전극(310)의 하부 표면의 형상은 제2 유기 절연층(111)의 상부 표면 형상에 대응하여 결정된다. 화소 전극(310)은 제2 유기 절연층(111)의 트렌치(tr)에 대응하는 돌출부(pr) 및 제2 유기 절연층(111)의 비아 홀(vh)에 대응하는 비아 플러그(vp)를 포함할 수 있다. 돌출부(pr)는 제2 유기 절연층(111)의 트렌치(tr)를 적어도 부분적으로 매립하는 화소 전극(310)의 일부분이고, 비아 플러그(vp)는 제2 유기 절연층(111)의 비아 홀(vh)을 적어도 부분적으로 매립하는 화소 전극(310)의 일부분일 수 있다. 화소 전극(310)은 실질적으로 일정한 두께로 형성되므로, 돌출부(pr)와 비아 플러그(vp)에 대응하는 상부 표면은 도 4에 도시된 바와 같이 오목할 수 있다.
돌출부(pr)의 돌출 높이는 트렌치(tr)의 깊이(d1)와 실질적으로 동일하며, 비아 플러그(vp)의 돌출 높이 역시 비아 홀(vh)의 깊이(d2)와 실질적으로 동일하다. 돌출부(pr)의 돌출 높이는 비아 플러그(vp)의 돌출 높이와 같거나 이보다 작을 수 있다. 예컨대, 돌출부(pr)의 돌출 높이는 비아 플러그(vp)의 돌출 높이의 대략 절반 정도일 수 있다.
중간층(320)은 저분자 또는 고분자 물질을 포함할 수 있다. 저분자 물질을 포함할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있으며, 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양한 유기물질을 포함할 수 있다. 이러한 층들은 진공증착의 방법으로 형성될 수 있다.
중간층(320)이 고분자 물질을 포함할 경우에는, 대개 홀 수송층(HTL) 및 발광층(EML)을 포함하는 구조를 가질 수 있다. 이 때, 홀 수송층은 PEDOT을 포함하고, 발광층은 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 물질을 포함할 수 있다. 중간층(320)의 구조는 전술한 바에 한정되는 것은 아니고, 다양한 구조를 가질 수 있다. 예컨대, 중간층(320)은 화소 전극(310)들 전체에 걸쳐서 일체인 층을 포함할 수 있으며, 화소 전극(310)들 각각에 대응하도록 화소 전극(310)의 중앙 영역(CR) 상에 패터닝된 층을 포함할 수도 있다. 예컨대, 발광층은 화소 정의막(113)에 의해 노출되는 화소 전극(310)의 중앙 영역(CR)을 덮도록 배치될 수 있다.
대향 전극(330)은 표시 영역(DA) 상부에 배치되며, 표시 영역(DA)을 덮도록 배치될 수 있다. 즉, 대향 전극(330)은 일체(一體)로 형성되어 유기발광소자(300)들 전체의 캐소드 전극으로 기능할 수 있다.
유기발광소자(300)는 외부로부터의 수분이나 산소 등에 의해 쉽게 손상될 수 있으므로, 박막봉지층(400)으로 덮어 보호될 수 있다. 박막봉지층(400)은 표시 영역(DA)을 덮으며 표시 영역(DA) 외측까지 연장될 수 있다. 박막봉지층(400)은 적어도 하나의 유기층과 적어도 하나의 무기층을 포함한다. 예컨대, 박막봉지층(400)은 제1 무기층(410), 유기층(420) 및 제2 무기층(430)을 포함할 수 있다.
제1 무기층(410)은 대향 전극(330)을 덮으며, 산화규소, 질화규소, 및/또는 트라이산질화규소 등을 포함할 수 있다. 도시되지는 않았으나, 필요에 따라 제1 무기층(410)과 대향 전극(330) 사이에 캐핑층 등의 다른 층들이 개재될 수 있다. 유기층(420)은 제1 무기층(410)을 덮으며, 제1 무기층(410)과 달리 상부 표면이 대략 평탄할 수 있다. 구체적으로, 유기층(420)은 표시 영역(DA)에서 상부 표면이 대략 평탄할 수 있다. 유기층(420)은 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리카보네이트, 폴리이미드, 폴리에틸렌설포네이트, 폴리옥시메틸렌, 폴리아릴레이트, 헥사메틸디실록산으로 이루어지는 군으로부터 선택된 하나 이상의 재료를 포함할 수 있다. 제2 무기층(430)은 유기층(420)을 덮으며, 산화규소, 질화규소, 및/또는트라이산질화규소 등을 포함할 수 있다.
박막봉지층(400)은 전술한 다층 구조를 통해 박막봉지층(400) 내에 크랙이 발생한다고 하더라도, 제1 무기층(410)과 유기층(420) 사이에서 또는 유기층(420)과 제2 무기층(430) 사이에서 크랙이 연결되지 않도록 할 수 있다. 이를 통해 외부로부터의 수분이나 산소 등이 표시 영역(DA)으로 침투하게 되는 경로가 형성되는 것을 방지하거나 최소화할 수 있다.
일 실시예에 따르면, 박막봉지층(400) 상에는 블랙매트릭스(BM)와 컬러필터(CF)가 배치될 수 있다. 블랙매트릭스(BM)는 외부로부터 유입되는 빛을 흡수 또는 차단하고, 컬러필터(CF)는 중간층(320)으로부터 방출되는 광을 파장 또는 색상에 따라 선택적으로 통과시킬 수 있다.
블랙매트릭스(BM)는 화소 전극(310)의 비아 플러그(vp)와 적어도 부분적으로 중첩할 수 있다. 블랙 매트릭스(BM)는 연결 영역(VR)과 중첩할 수 있다. 블랙 매트릭스(BM)는 중앙 영역(CR)을 노출하는 개구를 가질 수 있으며, 개구를 통해 유기발광소자(300)으로부터 방출된 광이 외부로 출력된다. 개구는 컬러필터(CF)에 의해 매립될 수 있다.
블랙매트릭스(BM)는 다양한 재질로, 예컨대 검은색 안료를 혼합한 유기 물질, 크롬(Cr) 또는 크롬산화물(CrOx) 등을 포함할 수 있다. 크롬 또는 크롬산화물로 블랙매트릭스(BM)가 형성되는 경우, 블랙매트릭스(BM)는 크롬 또는 크롬 산화물의 단일막 또는 다중막일 수 있다.
박막봉지층(400) 상에 블랙매트릭스(140)가 배치되는 경우, 일반적으로 약 100㎛ 정도의 두께를 갖는 편광층 없이도 외광 반사를 충분히 방지할 수 있어, 유연성(flexibility)이 향상된다. 또한, 편광층에 비해 높은 투과율을 갖기 때문에, 콘트라스트 및 광효율이 향상될 수 있다.
컬러필터(CF)는 중앙 영역(CR)과 중첩할 수 있다. 컬러필터(CF)는 중앙 영역(CR)과 주변 영역(ER)과 실질적으로 중첩할 수 있다. 컬러필터(CF)는 블랙매트릭스(BM)의 개구를 매립하도록 배치될 수 있다. 컬러필터(CF)는 발색 물질 및 발색 물질이 분산된 유기물질을 포함하며, 발색 물질은 일반적인 안료 또는 염료일 수 있고 유기물질은 일반적인 분산제일 수 있다.
유기발광소자(300)에서 백색광이 방출되는 경우, 컬러필터(CF)는 적색, 녹색 또는 청색과 같은 특정 파장의 광만 선택적으로 통과시키고, 나머지 파장의 광은 흡수함으로써, 각 화소에서 적색, 녹색 또는 청색 중 하나의 광을 방출하게 한다. 유기발광소자(300)에서 소정의 색을 갖는 가시광선, 예를 들면 적색, 녹색 및 청색 가시광선이 방출되는 경우 컬러필터(CF)는 이러한 가시광선의 광특성을 향상시킬 수 있다.
비아 플러그(vp)에 대응하여 형성되는 화소 전극(310)의 상부 표면의 오목한 부분은 컬러필터(CF)를 통해 입사되는 외부 광을 반사시킨다. 오목한 상부 표면은 외부 광을 실질적으로 입사한 방향으로 반사시켜 컬러필터(CF)를 통해 외부로 방출할 수 있다. 또한, 비아 플러그(vp)에 대응하여 형성되는 화소 전극(310)의 상부 표면의 오목한 부분은 유기 발광층으로부터 방출된 광을 반대 방향으로 반사시켜 컬러필터(CF)를 통해 외부로 방출시킬 수 있다.
도 3에 도시된 바와 같이, 제2 화소(PX2)에서 비아 플러그(vp)는 수직에서 바라볼 때 화소 전극(310)의 좌측 상부에 위치한다. 제1 화소(PX1)와 제3 화소(PX3)에서 비아 플러그(vp)는 수직 에서 바라볼 때 화소 전극(310)의 좌측 하부에 위치한다. 제2 화소(PX2)의 경우, 비아 플러그(vp)에 대응하는 오목한 상부 표면에서 반사된 광은 수직에서 바라볼 때 우측 하부로 방출되고, 제1 화소(PX1)와 제3 화소(PX3)의 경우 비아 플러그(vp)에 대응하는 오목한 상부 표면에서 반사된 광은 수직에서 바라볼 때 우측 상부로 방출된다. 그에 따라, 디스플레이 장치의 우측 하부에는 제2 화소(PX2)가 방출하는 제2 색상(예컨대, 녹색)의 광이 많아지고, 디스플레이 장치의 우측 상부에는 제1 화소(PX1)와 제3 화소(PX3)가 방출하는 제1 및 제3 색상(예컨대, 적색 및 청색)의 광이 많아진다. 디스플레이 장치의 우측 하부에는 제2 색상(예컨대, 녹색) 띠가 발생되고, 디스플레이 장치의 우측 상부에는 제1 색상(예컨대, 적색)과 제3 색상(예컨대, 청색)이 혼합된 색상(예컨대, 자주색)의 띠가 발생될 수 있다.
돌출부(pr)에 대응하여 화소 전극(310)의 상부 표면에도 오목한 부분이 형성된다. 화소 전극(310)의 상부 표면에서 돌출부(pr)에 대응하여 형성되는 오목한 부분도 역시 중앙 영역(CR)을 둘러쌀 수 있다. 돌출부(pr)에 대응하는 오목한 상부 표면 역시 외부 광을 반사시키거나 유기 발광층으로부터 방출된 광을 반사시키며, 돌출부(pr)에 대응하여 오목한 상부 표면에서 반사된 광은 컬러필터(CF)를 통해 외부로 방출된다. 도 3에 도시된 바와 같이 돌출부(pr)는 중앙 영역(CR)을 둘러싸도록 배치되므로, 돌출부(pr)에 대응하여 오목한 상부 표면 역시 중앙 영역(CR)을 둘러싸게 된다. 그에 따라, 비아 플러그(vp)에 대응하여 오목한 상부 표면은 광을 특정 방향으로 반사시키지만, 돌출부(pr)에 대응하여 오목한 상부 표면은 모든 수평 방향으로 반사할 수 있다. 그에 따라, 돌출부(pr)에 대응하여 오목한 상부 표면에서 반사된 광은 화소 전극(310)에서 반사된 전체 광에서 비아 플러그(vp)에 대응하여 오목한 상부 표면에서 반사된 광의 비율을 낮출 수 있으며, 디스플레이 장치의 주변에 발생하는 색띠를 감소시킬 수 있으며, 사용자는 이와 같이 감소된 색띠를 인지하지 못할 수 있다.
도 5는 다른 실시예에 따른 디스플레이 장치의 화소 전극의 일부를 확대한 개략적인 평면도를 도시한다.
도 5를 참조하면, 화소 전극(310a)에는 화소 정의막(113)에 의해 덮이지 않는 중앙 영역(CR), 중앙 영역(CR)을 둘러싸는 주변 영역(ER) 및 주변 영역(ER)과 인접하고 박막 트랜지스터와 전기적으로 연결되는 비아 플러그(vp)가 배치되는 연결 영역(VR)이 정의될 수 있다. 주변 영역(ER)에는 기판 방향으로 돌출되는 돌출부가 배치되며, 하부의 유기 절연층에는 돌출부에 대응하여 주변 영역(ER)에 함몰부가 배치될 수 있다.
화소 전극(310a)은 도 5에 도시된 바와 같이 중앙 영역(CR)을 둘러싸는 링 형상의 제1 돌출부(pr1)와 제1 돌출부(pr1)를 둘러싸는 링 형상의 제2 돌출부(pr2)를 포함할 수 있다. 제1 돌출부(pr1)과 제2 돌출부(pr2)의 폭은 서로 동일할 수 있다. 제1 및 제2 돌출부(pr1, pr2)에 대응하여 화소 전극(310a)의 상부 표면에는 더 많은 오목한 부분들이 배치될 수 있다. 비아 플러그(vp)에 대응하여 오목한 상부 표면에서 특정 방향으로 반사되는 광에 비해 제1 및 제2 돌출부(pr1, pr2)에 대응하여 오목한 상부 표면에서 모든 방향으로 반사되는 광이 더 많아지므로, 색띠의 발생은 더욱 감소될 수 있다.
도 6a 내지 도 6c는 또 다른 실시예들에 따른 디스플레이 장치의 화소 전극의 일부를 확대한 개략적인 평면도를 도시한다.
도 6a를 참조하면, 화소 전극(310b)에는 화소 정의막(113)에 의해 덮이지 않는 중앙 영역(CR), 중앙 영역(CR)을 둘러싸는 주변 영역(ER) 및 주변 영역(ER)과 인접하고 박막 트랜지스터와 전기적으로 연결되는 비아 플러그(vp)가 배치되는 연결 영역(VR)이 정의될 수 있다. 주변 영역(ER)에는 기판 방향으로 돌출되는 돌출부가 배치되며, 하부의 유기 절연층에는 돌출부에 대응하여 주변 영역(ER)에 함몰부가 배치될 수 있다.
화소 전극(310b)은 도 6에 도시된 바와 같이 중앙 영역(CR)을 둘러싸는 링 형상의 제1 돌출부(pr1), 제1 돌출부(pr1)를 둘러싸는 링 형상의 제2 돌출부(pr2), 및 제2 돌출부(pr2)를 둘러싸는 링 형상의 제3 돌출부(pr3)를 포함할 수 있다. 제1 내지 제3 돌출부들(pr1-pr3)의 폭은 서로 동일할 수 있다. 제1 내지 제3 돌출부들(pr1-pr3)에 대응하여 화소 전극(310ㅠ)의 상부 표면에는 더 많은 오목한 부분들이 배치될 수 있다. 비아 플러그(vp)에 대응하여 오목한 상부 표면에서 특정 방향으로 반사되는 광에 비해 제1 내지 제3 돌출부들(pr1-pr3)에 대응하여 오목한 상부 표면에서 모든 방향으로 반사되는 광이 더 많아지므로, 색띠의 발생은 더욱 감소될 수 있다.
도 6b를 참조하면, 화소 전극(310c)의 제1 내지 제3 돌출부들(pr1-pr3)의 폭은 서로 상이할 수 있다. 예컨대, 중앙 영역(CR)에서 가장 가까운 제1 돌출부(pr1)의 폭이 가장 좁고, 중앙 영역(CR)에서 가장 먼 제3 돌출부(pr3)의 폭이 가장 넓을 수 있다. 이와 같이, 중앙 영역(CR)에 가까울수록 돌출부들(pr1-pr3)의 폭이 얇음으로써, 중앙 영역(CR)에 가까운 오목한 상부 표면에서 반사되는 광의 양을 상대적으로 감소시킬 수 있다.
도 6c를 참조하면, 화소 전극(310d)의 제1 내지 제3 돌출부들(pr1-pr3)의 폭은 서로 상이할 수 있다. 예컨대, 중앙 영역(CR)에서 가장 먼 제3 돌출부(pr3)의 폭이 가장 좁고, 중앙 영역(CR)에서 가장 가까운 제3 돌출부(pr3)의 폭이 가장 넓을 수 있다. 이와 같이, 중앙 영역(CR)에서 멀수록 돌출부들(pr1-pr3)의 폭이 얇음으로써, 중앙 영역(CR)에 가까운 오목한 상부 표면에서 반사되는 광의 양을 상대적으로 증가시킬 수 있다.
도 7은 또 다른 실시예에 따른 디스플레이 장치의 복수의 화소 전극의 일부를 확대한 개략적인 평면도를 도시한다.
도 7을 참조하면, 화소 전극들(310R, 310G, 310B)에는 화소 정의막(113)에 의해 덮이지 않는 중앙 영역(CR), 중앙 영역(CR)을 둘러싸는 주변 영역(ER) 및 주변 영역(ER)과 인접하고 박막 트랜지스터와 전기적으로 연결되는 비아 플러그(vp)가 배치되는 연결 영역(VR)이 정의될 수 있다. 주변 영역(ER)에는 기판 방향으로 돌출되는 돌출부가 배치되며, 하부의 유기 절연층에는 돌출부에 대응하여 주변 영역(ER)에 함몰부가 배치될 수 있다.
제1 화소(PX1)의 화소 전극(310R)과 제3 화소(PX3)의 화소 전극(310B)은 도 7에 도시된 같이 주변 영역(ER)에 중앙 영역(CR)을 둘러싸는 하나의 링 형상의 돌출부(pr)를 포함할 수 있다. 제2 화소(PX2)의 화소 전극(310B)은 도 7에 도시된 같이 주변 영역(ER)에 중앙 영역(CR)을 둘러싸는 2개의 링 형상의 돌출부들(pr1, pr2)를 포함할 수 있다. 제2 화소(PX2)의 주변 영역(ER)이 제1 화소(PX1)나 제3 화소(PX3)의 주변 영역(ER)에 비해 좁기 때문에, 제2 화소(PX2)의 주변 영역(ER)에 더 많은 개수의 돌출부(pr1, pr2)를 배치시킴으로써, 각 화소들(PX1, PX2, PX3)의 주변 영역(ER)에서 반사되는 광의 양의 편차를 감소시킬 수 있다.
도 7에서 화소 전극(310R)과 화소 전극(310B)이 각각 하나의 링 형상의 돌출부(pr)를 포함하고, 화소 전극(310G)이 2개의 링 형상의 돌출부(pr1, pr2)를 포함하는 것으로 도시되어 있지만, 이는 예시적이며, 링 형상의 돌출부의 개수는 달라질 수 있다.
도 8 내지 10은 또 다른 실시예들에 따른 디스플레이 장치의 화소 전극의 일부를 확대한 개략적인 평면도를 도시한다.
도 8을 참조하면, 화소 전극(310e)에는 화소 정의막(113)에 의해 덮이지 않는 중앙 영역(CR), 중앙 영역(CR)을 둘러싸는 주변 영역(ER) 및 주변 영역(ER)과 인접하고 박막 트랜지스터와 전기적으로 연결되는 비아 플러그(vp)가 배치되는 연결 영역(VR)이 정의될 수 있다. 주변 영역(ER)에는 기판 방향으로 돌출되는 돌출부가 배치되며, 하부의 유기 절연층에는 돌출부에 대응하여 주변 영역(ER)에 함몰부가 배치될 수 있다.
화소 전극(310e)은 도 8에 도시된 바와 같이 주변 영역(ER)에 배치되는 선형(line-type) 돌출부(lpr)들을 포함할 수 있다. 선형 돌출부(lpr)들은 도 8에 도시된 바와 같이 서로 이격하며 중앙 영역(CR)을 실질적으로 둘러싸도록 배치될 수 있다. 그러나, 이러한 배치로 한정되지 않으며, 주변 영역(ER) 상에 다양한 배치로 선형 돌출부들(lpr)이 배치될 수 있다.
도 9를 참조하면, 화소 전극(310f)은 도 9에 도시된 바와 같이 주변 영역(ER)에 배치되는 점형(point-type) 돌출부(ppr)들을 포함할 수 있다. 점형 돌출부(ppr)들은 도 9에 도시된 바와 같이 서로 이격하며 중앙 영역(CR)을 실질적으로 둘러싸도록 배치될 수 있다. 그러나, 이러한 배치로 한정되지 않으며, 주변 영역(ER) 상에 다양한 배치로 점형 돌출부(ppr)들이 배치될 수 있다.
도 10을 참조하면, 화소 전극(310g)은 도 10에 도시된 바와 같이 주변 영역(ER)에 배치되는 4개의 선형(line-type) 돌출부(lpr)들을 포함할 수 있다. 4개의 선형 돌출부(lpr)들은 도 10에 도시된 바와 같이 주변 영역(ER)의 선형 구간에 배치될 수 있다. 그러나, 이러한 배치로 한정되지 않으며, 주변 영역(ER) 상에 다양한 배치로 선형 돌출부들(lpr)이 배치될 수 있다.
도 11은 또 다른 실시예들에 따른 디스플레이 장치의 화소 전극의 일부를 확대한 개략적인 평면도를 도시한다.
도 11을 참조하면, 화소 전극(310h)에는 화소 정의막(113)에 의해 덮이지 않는 중앙 영역(CR), 중앙 영역(CR)을 둘러싸는 주변 영역(ER) 및 주변 영역(ER)과 인접하고 박막 트랜지스터와 전기적으로 연결되는 비아 플러그(vp)가 배치되는 연결 영역(VR)이 정의될 수 있다. 주변 영역(ER)에는 기판 방향으로 돌출되는 돌출부가 배치되며, 하부의 유기 절연층에는 돌출부에 대응하여 주변 영역(ER)에 함몰부가 배치될 수 있다.
화소 전극(310h)은 도 11에 도시된 바와 같이 주변 영역(ER)에 배치되는 호형(arc-type) 돌출부(apr)들을 포함할 수 있다. 호형 돌출부(apr)들은 도 11에 도시된 바와 같이 중앙 영역(CR)을 부분적으로 둘러쌀 수 있다. 도 11에 도시된 바와 같이, 호형 돌출부(apr)는 비아 플러그(vp)를 향하는 방향을 제외하고 중앙 영역(CR)을 부분적으로 둘러쌀 수 있다. 비아 플러그(vp)와 중앙 영역(CR)의 중심 사이에는 호형 돌출부(apr)가 배치되지 않을 수 있다.
비아 플러그(vp)에 대응하여 오목한 상부 표면은 특정 방향으로 광을 반사시키는 반면에, 호형 돌출부(apr)는 비아 플러그(vp)를 향하는 방향으로 배치되지 않음으로써 호형 돌출부(apr)에 대응하여 오목한 상부 표면은 위 특정 방향으로 광을 반사시키지 않는다. 따라서, 화소 전극(310h)의 주변 영역(ER) 및 연결 영역(VR)의 상부 표면에서 반사되는 광의 방향이 전체적으로 균일해질 수 있다.
도 12는 또 다른 실시예에 따른 디스플레이 장치의 복수의 화소 전극의 일부를 확대한 개략적인 평면도를 도시한다.
도 12를 참조하면, 화소 전극들(310Ra, 310Ga, 310Ba)에는 화소 정의막(113)에 의해 덮이지 않는 중앙 영역(CR), 중앙 영역(CR)을 둘러싸는 주변 영역(ER) 및 주변 영역(ER)과 인접하고 박막 트랜지스터와 전기적으로 연결되는 비아 플러그(vp)가 배치되는 연결 영역(VR)이 정의될 수 있다. 주변 영역(ER)에는 기판 방향으로 돌출되는 돌출부가 배치되며, 하부의 유기 절연층에는 돌출부에 대응하여 주변 영역(ER)에 함몰부가 배치될 수 있다.
제2 화소(PX2)의 화소 전극(310Ga)에서 비아 플러그(vp)는 수직에서 바라볼 때 화소 전극(310Ga)의 좌측 상부에 위치한다. 제1 화소(PX1)의 화소 전극(310Ra)와 제3 화소(PX3)의 화소 전극(310Ba)에서 비아 플러그(vp)는 수직 에서 바라볼 때 화소 전극(310Ra)과 화소 전극(310Ba)의 좌측 하부에 위치한다. 제2 화소(PX2)의 경우, 비아 플러그(vp)에 대응하는 오목한 상부 표면에서 반사된 광은 수직에서 바라볼 때 우측 하부로 방출되고, 제1 화소(PX1)와 제3 화소(PX3)의 경우 비아 플러그(vp)에 대응하는 오목한 상부 표면에서 반사된 광은 수직에서 바라볼 때 우측 상부로 방출된다. 그에 따라, 디스플레이 장치의 우측 하부에는 제2 화소(PX2)가 방출하는 제2 색상(예컨대, 녹색)의 광이 많아지고, 디스플레이 장치의 우측 상부에는 제1 화소(PX1)와 제3 화소(PX3)가 방출하는 제1 및 제3 색상(예컨대, 적색 및 청색)의 광이 많아진다. 디스플레이 장치의 우측 하부에는 제2 색상(예컨대, 녹색) 띠가 발생되고, 디스플레이 장치의 우측 상부에는 제1 색상(예컨대, 적색)과 제3 색상(예컨대, 청색)이 혼합된 색상(예컨대, 자주색)의 띠가 발생될 수 있다.
제1 화소(PX1)의 화소 전극(310Ra)와 제3 화소(PX3)의 화소 전극(310Ba)은 도 12에 도시된 같이 중앙 영역(CR)의 좌측 상부의 주변 영역(ER)에 위치하는 돌출부(pr)를 포함할 수 있다. 제1 및 제3 화소(PX1, PX3)에서 화소 전극(310Ra, 310Ba)의 중앙 영역(CR)의 중심에서 돌출부(pr)가 위치하는 방향(도 12에서 좌측 상부 방향)은 제2 화소(PX2)에서 화소 전극(310Ga)의 중앙 영역(CR)의 중심에서 비아 플러그(vp)가 위치하는 방향(도 12에서 좌측 상부 방향)과 실질적으로 동일할 수 있다. 제1 및 제3 화소들(PX1, PX3)의 돌출부(pr)에 대응하여 화소 전극들(310Ra, 310Ba)의 상부 표면의 좌측 상부에 오목한 부분이 형성될 수 있다. 좌측 상부의 오목한 부분에서 반사되는 제1 및 제3 색상의 광은 우측 하부 방향으로 방출됨으로써, 제2 화소(PX2)에서 비아 플러그(vp)에 대응하는 오목한 상부 표면에서 우측 하부 방향으로 반사되는 제2 색상의 광을 상쇄시킬 수 있다.
제2 화소(PX2)의 화소 전극(310Ba)은 도 12에 도시된 같이 중앙 영역(CR)의 좌측 하부의 주변 영역(ER)에 위치하는 돌출부(pr)를 포함할 수 있다. 제2 화소(PX2)에서 화소 전극(310Ga)의 중앙 영역(CR)의 중심에서 돌출부(pr)가 위치하는 방향(도 12에서 좌측 하부 방향)은 제1 및 제3 화소들(PX1, PX3)에서 화소 전극(310Ra, 310Ba)의 중앙 영역(CR)의 중심에서 비아 플러그(vp)가 위치하는 방향(도 12에서 좌측 하부 방향)과 실질적으로 동일할 수 있다. 제2 화소(PX2)의 돌출부(pr)에 대응하여 화소 전극들(310Ga)의 상부 표면의 좌측 하부에 오목한 부분이 형성될 수 있다. 좌측 하부의 오목한 부분에서 반사되는 제2 색상의 광은 우측 상부 방향으로 방출됨으로써, 제1 및 제3 화소들(PX1, PX3)에서 비아 플러그(vp)에 대응하는 오목한 상부 표면에서 우측 하부 방향으로 반사되는 제1 및 제3 색상의 광을 상쇄시킬 수 있다. 그에 따라, 디스플레이 장치의 주변에 발생하는 색띠는 감소될 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (20)

  1. 기판;
    상기 기판 상의 박막 트랜지스터;
    상기 박막 트랜지스터 상의 유기 절연층;
    상기 유기 절연층 상에 배치되고, 중앙 영역, 상기 중앙 영역을 둘러싸는 주변 영역, 및 상기 주변 영역과 인접하는 연결 영역이 정의되고, 상기 주변 영역에 배치되어 상기 기판 방향으로 돌출되는 돌출부(protrusion), 및 상기 연결 영역에 배치되어 상기 박막 트랜지스터와 전기적으로 연결되는 비아 플러그(via plug)를 포함하는 화소 전극; 및
    상기 화소 전극의 상기 중앙 영역을 노출하는 화소 정의막을 포함하는 디스플레이 장치.
  2. 제1항에 있어서,
    상기 돌출부의 돌출 높이는 상기 비아 플러그의 돌출 높이와 같거나 작은 디스플레이 장치.
  3. 제1항에 있어서,
    상기 돌출부에 대응하는 상기 화소 전극의 상부 표면은 오목한 디스플레이 장치.
  4. 제1항에 있어서,
    상기 유기 절연층은 상기 비아 플러그가 관통하는 비아 홀 및 상기 돌출부로 매립되는(filled) 트렌치(trench)를 갖는 디스플레이 장치.
  5. 제1항에 있어서,
    상기 돌출부는 상기 중앙 영역을 둘러싸는 링 형상인 디스플레이 장치.
  6. 제1항에 있어서,
    상기 돌출부는 상기 중앙 영역을 둘러싸는 링 형상의 제1 돌출부, 및 상기 제1 돌출부를 둘러싸는 링 형상의 제2 돌출부를 포함하는 디스플레이 장치.
  7. 제6항에 있어서,
    상기 돌출부는 상기 제2 돌출부를 둘러싸는 링 형상의 제3 돌출부를 더 포함하고,
    상기 제2 돌출부의 폭은 상기 제1 돌출부의 폭과 상기 제3 돌출부의 폭 사이인 디스플레이 장치.
  8. 제1항에 있어서,
    상기 돌출부는 상기 주변 영역에 서로 이격하여 배치되는 복수의 돌출부를 포함하는 디스플레이 장치.
  9. 제1항에 있어서,
    상기 돌출부는 상기 중앙 영역을 부분적으로 둘러싸는 호 형상이고,
    상기 비아 플러그와 상기 중앙 영역의 중심 사이에 상기 호 형상의 돌출부가 배치되지 않는 디스플레이 장치.
  10. 제1항에 있어서,
    상기 박막 트랜지스터(TFT)를 포함하고 상기 유기 절연층에 의해 덮이는 박막 트랜지스터층;
    중앙 영역, 상기 중앙 영역을 둘러싸는 주변 영역, 및 상기 주변 영역과 인접하는 연결 영역이 정의되고, 상기 주변 영역에 배치되어 상기 기판 방향으로 돌출되는 제1 돌출부(protrusion), 및 상기 연결 영역에 배치되어 상기 박막 트랜지스터층으로 연장되는 제1 비아 플러그(via plug)를 포함하는 제1 화소 전극; 및
    중앙 영역, 상기 중앙 영역을 둘러싸는 주변 영역, 및 상기 주변 영역과 인접하는 연결 영역이 정의되고, 상기 주변 영역에 배치되어 상기 기판 방향으로 돌출되는 제2 돌출부(protrusion), 및 상기 연결 영역에 배치되어 상기 박막 트랜지스터층으로 연장되는 제2 비아 플러그(via plug)를 포함하는 제2 화소 전극를 포함하고,
    상기 제1 화소 전극의 상기 중앙 영역의 중심으로부터 상기 제1 돌출부가 위치하는 방향은 상기 제2 화소 전극의 상기 중앙 영역의 중심으로부터 상기 제2 비아 플러그가 위치하는 방향과 실질적으로 동일하고,
    상기 제2 화소 전극의 상기 중앙 영역의 중심으로부터 상기 제2 돌출부가 위치하는 방향은 상기 제1 화소 전극의 상기 중앙 영역의 중심으로부터 상기 제1 비아 플러그가 위치하는 방향과 실질적으로 동일한 디스플레이 장치.
  11. 제1항에 있어서,
    상기 화소 전극의 상기 중앙 영역 상의 유기 발광층; 및
    상기 유기 발광층 및 상기 화소 정의막 상의 대향 전극를 더 포함하는 디스플레이 장치.
  12. 제11항에 있어서,
    상기 대향 전극 상의 박막봉지층;
    상기 박막 봉지층 상에 상기 비아 플러그와 적어도 부분적으로 중첩하는 블랙 매트릭스; 및
    상기 박막 봉지층 상에 상기 중앙 영역과 중첩하는 컬러 필터층을 더 포함하는 디스플레이 장치.
  13. 제1항에 있어서,
    상기 유기 절연층은 제1 유기 절연층, 및 상기 제1 유기 절연층 상에 위치하고 상기 비아 플러그에 의해 관통되는 상기 제2 유기 절연층을 포함하고,
    상기 비아 플러그는 상기 제1 유기 절연층과 상기 제2 유기 절연층 사이의 연결 전극을 통해 상기 박막 트랜지스터에 전기적으로 연결되는 디스플레이 장치.
  14. 기판;
    상기 기판 상의 박막 트랜지스터;
    상기 박막 트랜지스터를 덮고, 중앙 영역, 상기 중앙 영역을 둘러싸는 주변 영역, 및 상기 주변 영역과 인접하는 연결 영역이 정의되고, 상기 주변 영역에 배치되는 함몰부(recession) 및 상기 연결 영역에 배치되고 상기 박막 트랜지스터에 전기적으로 연결되는 전극의 일부를 노출하는 비아 홀(via hole)을 갖는 유기 절연층;
    상기 유기 절연층의 상기 중앙 영역, 상기 주변 영역 및 상기 연결 영역 상에 배치되는 화소 전극; 및
    상기 중앙 영역에 대응하는 상기 화소 전극의 중앙부를 노출하는 화소 정의막을 포함하는 디스플레이 장치.
  15. 제14항에 있어서,
    상기 화소 전극은 상기 함몰부에 매립되는 돌출부 및 상기 비아 홀에 매립되어 상기 박막 트랜지스터에 전기적으로 연결되는 비아 플러그를 포함하는 디스플레이 장치.
  16. 제14항에 있어서,
    상기 유기 절연층에 상기 중앙 영역, 상기 주변 영역 및 상기 연결 영역과 중첩하지 않는 바탕 영역이 정의되고,
    상기 화소 전극은 상기 바탕 영역과 중첩하지 않는 디스플레이 장치.
  17. 제14항에 있어서,
    상기 함몰부는 상기 중앙 영역을 둘러싸는 적어도 하나의 링 형상의 트렌치를 포함하는 디스플레이 장치.
  18. 제14항에 있어서,
    상기 함몰부는 상기 중앙 영역을 부분적으로 둘러싸는 적어도 하나의 호(arc) 형상의 트렌치를 포함하는 디스플레이 장치.
  19. 제14항에 있어서,
    상기 함몰부의 깊이는 상기 비아 홀의 깊이보다 작은 디스플레이 장치.
  20. 제14항에 있어서,
    상기 화소 전극의 상기 중앙 영역 상의 유기 발광층;
    상기 유기 발광층 및 상기 화소 정의막 상의 대향 전극;
    상기 대향 전극 상의 박막봉지층;
    상기 박막 봉지층 상에 상기 비아 플러그와 적어도 부분적으로 중첩하는 블랙 매트릭스; 및
    상기 박막 봉지층 상에 상기 중앙 영역과 중첩하는 컬러 필터층을 더 포함하는 디스플레이 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112670325A (zh) * 2020-12-23 2021-04-16 湖北长江新型显示产业创新中心有限公司 显示面板及显示装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115830996A (zh) * 2019-11-12 2023-03-21 群创光电股份有限公司 显示装置
KR20210101379A (ko) 2020-02-07 2021-08-19 삼성디스플레이 주식회사 표시 장치 및 전자 기기
KR20220034987A (ko) 2020-09-11 2022-03-21 삼성디스플레이 주식회사 표시 장치
KR20220053728A (ko) 2020-10-22 2022-05-02 삼성디스플레이 주식회사 디스플레이 장치와, 이의 제조방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100786295B1 (ko) * 2006-07-04 2007-12-18 삼성에스디아이 주식회사 유기전계발광표시장치 및 그의 제조 방법
KR20080057789A (ko) * 2006-12-21 2008-06-25 엘지디스플레이 주식회사 유기전계발광표시장치 및 그 제조방법
KR100984362B1 (ko) * 2004-04-02 2010-09-30 삼성전자주식회사 유기 발광 표시판
KR101318307B1 (ko) * 2006-12-20 2013-10-18 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조방법
KR20170038344A (ko) * 2015-09-30 2017-04-07 엘지디스플레이 주식회사 유기발광다이오드 표시장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000002872A (ja) * 1998-06-16 2000-01-07 Semiconductor Energy Lab Co Ltd 液晶表示装置およびその作製方法
US7304709B2 (en) * 2003-12-12 2007-12-04 Lg. Philips Lcd Co., Ltd. Fringe field switching mode liquid crystal display device and method of fabricating the same
KR20050068794A (ko) * 2003-12-30 2005-07-05 엘지.필립스 엘시디 주식회사 유기전계 발광소자와 그 제조방법
KR101368234B1 (ko) * 2007-11-21 2014-02-28 엘지디스플레이 주식회사 액정표시장치용 어레이 기판 및 그 제조 방법
KR20160066112A (ko) * 2014-12-01 2016-06-10 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102528294B1 (ko) * 2015-11-12 2023-05-04 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR20170080231A (ko) * 2015-12-31 2017-07-10 엘지디스플레이 주식회사 어레이 기판과 그 제조 방법 및 이를 포함하는 액정표시장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100984362B1 (ko) * 2004-04-02 2010-09-30 삼성전자주식회사 유기 발광 표시판
KR100786295B1 (ko) * 2006-07-04 2007-12-18 삼성에스디아이 주식회사 유기전계발광표시장치 및 그의 제조 방법
KR101318307B1 (ko) * 2006-12-20 2013-10-18 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조방법
KR20080057789A (ko) * 2006-12-21 2008-06-25 엘지디스플레이 주식회사 유기전계발광표시장치 및 그 제조방법
KR20170038344A (ko) * 2015-09-30 2017-04-07 엘지디스플레이 주식회사 유기발광다이오드 표시장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112670325A (zh) * 2020-12-23 2021-04-16 湖北长江新型显示产业创新中心有限公司 显示面板及显示装置

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