WO2022124535A1 - 표시 장치 - Google Patents

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WO2022124535A1
WO2022124535A1 PCT/KR2021/011960 KR2021011960W WO2022124535A1 WO 2022124535 A1 WO2022124535 A1 WO 2022124535A1 KR 2021011960 W KR2021011960 W KR 2021011960W WO 2022124535 A1 WO2022124535 A1 WO 2022124535A1
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disposed
sub
organic layer
pixels
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PCT/KR2021/011960
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정송이
김호성
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엘지디스플레이 주식회사
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    • H10K2102/301—Details of OLEDs
    • H10K2102/351—Thickness

Definitions

  • the present invention relates to a display device, and more particularly, to a display device capable of improving color mixing of light emitted from a plurality of light emitting devices and improving power consumption.
  • an organic display device is a self-emission type display device, and unlike a liquid crystal display device, it does not require a separate light source, and thus can be manufactured in a lightweight and thin form.
  • the organic display device is not only advantageous in terms of power consumption due to low voltage driving, but also has excellent color realization, response speed, viewing angle, and contrast ratio (CR), and thus is being studied as a next-generation display.
  • An object of the present invention is to provide a display device capable of minimizing leakage current when the display device is driven.
  • Another object of the present invention is to provide a display device capable of preventing an increase in power consumption of the display device by minimizing the resistance of the cathode.
  • a display device has a substrate, a plurality of sub-pixels disposed on the substrate, a plurality of anodes disposed on the plurality of sub-pixels, and ends of the plurality of anodes are covered.
  • a display device includes a substrate on which a plurality of sub-pixels are disposed, a plurality of light emitting devices disposed on the plurality of sub-pixels and including an anode, an organic layer, and a cathode; a bank disposed between the sub-pixels of ; An organic layer and a cathode may be disposed on the first pattern, and the second pattern may be inserted between the organic layer and the cathode to partially space the organic layer and the cathode from each other.
  • the present invention can improve current leakage through a common layer of a plurality of light emitting devices.
  • the present invention it is possible to prevent an increase in the resistance of the cathode as the path of the cathode is lengthened or the width of the cathode is narrowed, and it is possible to prevent an increase in power consumption of the display device.
  • the effect according to the present invention is not limited by the contents exemplified above, and more various effects are included in the present invention.
  • FIG. 1 is a schematic configuration diagram of a display device according to an exemplary embodiment of the present invention.
  • FIG. 2 is a circuit diagram of a sub-pixel of a display device according to an exemplary embodiment.
  • 3A is an enlarged plan view of a display device according to an exemplary embodiment.
  • 3B is a cross-sectional view taken along line IIIb-IIIb' of FIG. 3A.
  • FIG. 4 is a cross-sectional view of a display device according to another exemplary embodiment.
  • 5A is an enlarged plan view of a display device according to another exemplary embodiment.
  • 5B is a cross-sectional view taken along Vb-Vb' of FIG. 5A.
  • FIG. 6 is a cross-sectional view of a display device according to another exemplary embodiment.
  • FIG. 7 is an enlarged plan view of a display device according to another exemplary embodiment.
  • references to a device or layer “on” another device or layer includes any intervening layer or other device directly on or in the middle of the other device or layer.
  • first, second, etc. are used to describe various components, these components are not limited by these terms. These terms are only used to distinguish one component from another. Accordingly, the first component mentioned below may be the second component within the spirit of the present invention.
  • each feature of the various embodiments of the present invention can be partially or wholly combined or combined with each other, technically various interlocking and driving are possible, and each of the embodiments may be independently implemented with respect to each other or implemented together in a related relationship. may be
  • FIG. 1 is a schematic configuration diagram of a display device according to an exemplary embodiment of the present invention.
  • the display panel PN the gate driver GD, the data driver DD, and the timing controller TC are illustrated among various components of the display device 100 for convenience of explanation.
  • the display device 100 includes a display panel PN including a plurality of sub-pixels SP, a gate driver GD and a data driver DD supplying various signals to the display panel PN. , and a timing controller TC controlling the gate driver GD and the data driver DD.
  • the gate driver GD supplies the plurality of scan signals to the plurality of scan lines SL according to the plurality of gate control signals GCS provided from the timing controller TC.
  • the plurality of scan signals may include a first scan signal SCAN1 and a second scan signal SCAN2.
  • one gate driver GD is illustrated as being spaced apart from one side of the display panel PN, but the gate driver GD may be disposed in a GIP (Gate In Panel) method.
  • GIP Gate In Panel
  • the data driver DD converts the image data RGB input from the timing controller TC into a data signal using a reference gamma voltage according to a plurality of data control signals DCS provided from the timing controller TC.
  • the data driver DD may supply the converted data signal to the plurality of data lines DL.
  • the timing controller TC aligns the image data RGB input from the outside and supplies it to the data driver DD.
  • the timing controller TC generates a gate control signal GCS and a data control signal DCS using an externally input synchronization signal SYNC, for example, a dot clock signal, a data enable signal, and a horizontal/vertical synchronization signal. can do.
  • the timing controller TC supplies the generated gate control signal GCS and the data control signal DCS to the gate driver GD and the data driver DD, respectively, to control the gate driver GD and the data driver DD. can be controlled
  • the display panel PN is configured to display an image to a user and includes a plurality of sub-pixels SP.
  • the plurality of scan lines SL and the plurality of data lines DL cross each other, and each of the plurality of sub-pixels SP is connected to the scan line SL and the data line DL.
  • each of the plurality of sub-pixels SP may be connected to a high potential power wiring, a low potential power wiring, an initialization signal wiring, a light emission control signal wiring, and the like.
  • the plurality of sub-pixels SP is a minimum unit constituting a screen, and each of the plurality of sub-pixels SP includes a light emitting device and a pixel circuit for driving the plurality of sub-pixels.
  • the plurality of light emitting devices may be defined differently depending on the type of the display panel PN.
  • the display panel PN is an organic light emitting display panel
  • the light emitting device includes an organic light emitting device including an anode, an organic layer, and a cathode. It may be a light emitting device.
  • a quantum dot light-emitting diode (QLED) including a quantum dot (QD) may be further used as the light emitting device.
  • QLED quantum dot light-emitting diode
  • QD quantum dot
  • the pixel circuit is a circuit for controlling the driving of the light emitting element.
  • the pixel circuit may include, for example, a plurality of transistors and capacitors, but is not limited thereto.
  • FIG. 2 is a circuit diagram of a sub-pixel of a display device according to an exemplary embodiment.
  • the pixel circuit of the plurality of sub-pixels SP includes first to sixth transistors T1 , T2 , T3 , T4 , T5 , and T6 and a capacitor Cst.
  • the first transistor T1 may be connected to the second scan line and be controlled by the second scan signal SCAN2 supplied through the second scan line.
  • the first transistor T1 may be electrically connected between the data line supplying the data signal Vdata and the capacitor Cst.
  • the second scan signal SCAN2 of the turn-on level is applied through the second scan line, the first transistor T1 transfers the data signal Vdata from the data line to the capacitor Cst.
  • the first transistor T1 may be referred to as a switching transistor that controls the timing at which the data signal Vdata is applied to the capacitor Cst.
  • the second transistor T2 may be electrically connected between the high potential power line to which the high potential power signal EVDD is supplied and the fifth transistor T5 .
  • the gate electrode of the second transistor T2 may be electrically connected to the capacitor Cst.
  • the second transistor T2 may be referred to as a driving transistor that controls the luminance of the light emitting device 120 by controlling a current flowing to the light emitting device 120 according to a voltage applied to the gate electrode.
  • the third transistor T3 may be controlled by the first scan signal SCAN1 supplied through the first scan line.
  • the third transistor T3 may be electrically connected between the gate electrode and the drain electrode of the second transistor T2 or between the gate electrode and the source electrode according to the type of the third transistor T3 .
  • the second transistor T2 serving as the driving transistor should control the current flowing to the light emitting device 120 according to the data signal Vdata applied to the sub-pixel SP, but the second transistor T2 disposed in each sub-pixel SP A luminance deviation of the light emitting device 120 disposed in each of the sub-pixels SP may occur due to a threshold voltage deviation of the transistor T2 .
  • the threshold voltage of the second transistor T2 may be compensated by disposing the third transistor T3 , and the third transistor T3 may be referred to as a compensation transistor.
  • the third transistor T3 may be referred to as a compensation transistor.
  • the first scan signal SCAN1 for turning on the third transistor T3 the voltage obtained by subtracting the threshold voltage of the second transistor T2 from the high potential power signal EVDD is the first 2 is applied to the gate electrode of the transistor T2.
  • the data signal Vdata is applied to the capacitor Cst while the high potential power signal EVDD with the reduced threshold voltage is applied to the gate electrode of the second transistor T2.
  • the threshold voltage can be compensated.
  • the third transistor T3 is illustrated as receiving different scan signals SCAN1 and SCAN2 from scan lines different from the first transistor T1, the third transistor T3 and the first transistor T1 are It may be connected to the same scan line to receive the same scan signals SCAN1 and SCAN2, but is not limited thereto.
  • the fourth transistor T4 may be electrically connected to the initialization signal line to which the capacitor Cst and the initialization signal Vini are supplied. In addition, the fourth transistor T4 may be controlled by the emission control signal EM supplied through the emission control signal line. The fourth transistor T4 initializes the voltage of the capacitor Cst when the light emission control signal EM of the turn-on level is applied through the light emission control signal line or the data signal Vdata applied to the capacitor Cst. By gradually discharging, a current according to the data signal Vdata may flow through the light emitting device 120 .
  • the fifth transistor T5 is electrically connected between the second transistor T2 and the light emitting device 120 and may be controlled by the light emission control signal EM supplied through the light emission control signal line.
  • the fifth transistor T5 is turned in a state in which the data signal Vdata is applied to the capacitor Cst and the high potential power signal EVDD in which the threshold voltage is compensated is applied to the gate electrode of the second transistor T2.
  • the light emission control signal EM of the -on level is applied, it is turned on to allow a current to flow through the light emitting device 120 .
  • the sixth transistor T6 is electrically connected between the initialization signal line to which the initialization signal Vini is supplied and the anode of the light emitting device 120 , and is electrically connected to the first scan signal SCAN1 supplied through the first scan line. can be controlled.
  • the sixth transistor T6 is the anode of the light emitting device 120 or the second transistor T2 as an initialization signal Vini.
  • a node between the fifth transistors T5 may be initialized.
  • the capacitor Cst may be a storage capacitor Cst that stores a voltage applied to the gate electrode of the second transistor T2 serving as a driving transistor.
  • the capacitor Cst is electrically connected between the gate electrode of the second transistor T2 and the anode of the light emitting device 120 . Accordingly, the capacitor Cst may store a difference between the voltage of the gate electrode of the second transistor T2 and the voltage supplied to the anode of the light emitting device 120 .
  • the pixel circuit of the plurality of sub-pixels SP includes the first to sixth transistors T1, T2, T3, T4, T5, and T6 and the capacitor Cst.
  • the number of capacitors may be changed.
  • 3A is an enlarged plan view of a display device according to an exemplary embodiment.
  • 3B is a cross-sectional view taken along line IIIb-IIIb' of FIG. 3A.
  • the display device 100 according to an embodiment of the present invention includes a substrate 110 , a buffer layer 111 , a gate insulating layer 112 , an interlayer insulating layer 113 , and a passivation layer ( 114), the planarization layer 115, the bank 116, the high potential power supply wiring PL, the plurality of scan wirings SL, the data wiring DL, the initialization signal wiring IL, the light emission control signal wiring EL.
  • a fifth transistor T5 a light emitting device 120 , a spacer 130 , a first pattern 140 , and a second pattern 150 .
  • the second pattern 150 is not shown, and only the anode 121 is shown among the components of the light emitting device 120 .
  • FIG. 3B only the fifth transistor T5 among the plurality of transistors T1 , T2 , T3 , T4 , T5 , and T6 and the capacitor Cst of the pixel circuit is illustrated for convenience of description.
  • the plurality of sub-pixels SP are individual units that emit light, and the light emitting device 120 is disposed in each of the plurality of sub-pixels SP.
  • the plurality of sub-pixels SP includes a first sub-pixel SP1 , a second sub-pixel SP2 , and a third sub-pixel SP3 that emit light of different colors.
  • the first sub-pixel SP1 may be a blue sub-pixel
  • the second sub-pixel SP2 may be a green sub-pixel
  • the third sub-pixel SP3 may be a red sub-pixel.
  • the plurality of first sub-pixels SP1 may be arranged in a plurality of columns. That is, the plurality of first sub-pixels SP1 may be arranged in the same column.
  • the plurality of second sub-pixels SP2 and the plurality of third sub-pixels SP3 may be disposed between each of the plurality of columns in which the plurality of first sub-pixels SP1 are disposed.
  • the plurality of first sub-pixels SP1 may be disposed in one column, and the second sub-pixel SP2 and the third sub-pixel SP3 may be disposed together in an adjacent column.
  • the plurality of second sub-pixels SP2 and the plurality of third sub-pixels SP3 may be alternately disposed in the same column.
  • the plurality of sub-pixels SP has been described as including the first sub-pixel SP1 , the second sub-pixel SP2 , and the third sub-pixel SP3 , but the plurality of sub-pixels SP
  • the arrangement, number, and color combination of the elements may be variously changed depending on the design, but is not limited thereto.
  • a high potential power wiring PL extending in a column direction is disposed between the plurality of sub-pixels SP.
  • the plurality of high potential power lines PL are lines that transmit the high potential power signal EVDD to each of the plurality of sub-pixels SP.
  • Each of the plurality of high potential power lines PL may be disposed between the first sub-pixel SP1 and the second sub-pixel SP2 and between the first sub-pixel SP1 and the third sub-pixel SP3 .
  • a plurality of data lines DL extending in the same column direction as the plurality of high potential power lines PL are disposed.
  • the plurality of data lines DL are lines that transmit the data signal Vdata to each of the plurality of sub-pixels SP.
  • Each of the plurality of data lines DL may be disposed between the second sub-pixel SP2 and the high-potential power line PL and between the third sub-pixel SP3 and the high-potential power line PL.
  • the plurality of data lines DL may be disposed between the plurality of high potential power lines PL and the first sub-pixel SP1, but is not limited thereto.
  • a plurality of scan lines SL extending in the row direction are disposed.
  • the plurality of scan lines SL are lines that transmit scan signals SCAN1 and SCAN2 to each of the plurality of sub-pixels SP.
  • the plurality of scan lines SL include a first scan line SL1 and a second scan line SL2 .
  • the first scan line SL1 is disposed to extend in the row direction between the second sub-pixel SP2 and the third sub-pixel SP3
  • the second scan line SL2 crosses the third sub-pixel SP3 . It may be arranged to extend in the row direction.
  • a plurality of initialization signal lines IL extending in the row direction in the same manner as the plurality of scan lines SL are disposed between the plurality of sub-pixels SP.
  • the plurality of initialization signal lines IL are wirings that transmit the initialization signal Vini to each of the plurality of sub-pixels SP.
  • Each of the plurality of initialization signal lines IL may be disposed between the second sub-pixel SP2 and the third sub-pixel SP3 .
  • the plurality of initialization signal lines IL may be disposed between the first scan line SL1 and the second scan line SL2 .
  • a plurality of light emission control signal lines EL extending in the row direction in the same manner as the plurality of scan lines SL are disposed.
  • the plurality of light emission control signal lines EL are lines that transmit the light emission control signal EM to each of the plurality of sub-pixels SP.
  • the plurality of light emission control signal lines EL may be disposed adjacent to the plurality of second scan lines SL2 .
  • the plurality of light emission control signal lines EL may be disposed to cross the third sub-pixel SP3 and extend in a row direction.
  • a second scan line SL2 may be disposed between the plurality of light emission control signal lines EL and the plurality of initialization signal lines IL.
  • the plurality of wirings may be classified into a DC wiring transmitting a DC signal and an AC wiring transmitting an AC signal.
  • the high potential power supply line PL and the initialization signal line IL transmitting the high potential power signal EVDD or the initialization signal Vini, which are DC signals may be included in the DC wiring.
  • the scan wires SL and DL that transmit the scan signals SCAN1 and SCAN2 and the data signal Vdata that are AC signals may be included in the AC wire.
  • a plurality of spacers 130 are disposed between the plurality of sub-pixels SP.
  • a fine metal mask which is a deposition mask
  • a plurality of spacers 130 may be disposed to prevent damage that may be caused by contact with the deposition mask and to maintain a constant distance between the deposition mask and the substrate 110 .
  • the first pattern 140 is disposed between the plurality of sub-pixels SP.
  • the first pattern 140 may extend in a column direction and a row direction between the plurality of sub-pixels SP.
  • the first pattern 140 may extend in the column direction between the first sub-pixel SP1 and the second sub-pixel SP2 and between the first sub-pixel SP1 and the third sub-pixel SP3 .
  • the first pattern 140 may extend in a row direction between the second sub-pixel SP2 and the third sub-pixel SP3 or between the first sub-pixel SP1 and the first sub-pixel SP1 . .
  • a portion extending in the column direction of the first pattern 140 overlaps the high potential power wiring PL, and at least a portion of a portion extending in the row direction of the first pattern 140 is a DC line.
  • the position at which the first pattern 140 is disposed between the plurality of sub-pixels SP may be variously changed according to a design, but is not limited thereto. .
  • FIG. 3A illustrates that the first pattern 140 is disposed between all the sub-pixels SP
  • the present invention is not limited thereto, and the first pattern 140 is the same among the plurality of sub-pixels SP. It may not be disposed between the sub-pixels SP that emit light of a color.
  • the first pattern 140 may not be disposed between the first sub-pixel SP1 and another adjacent first sub-pixel SP1 .
  • the leakage current from the plurality of light emitting devices 120 can be minimized by the first pattern 140 between the plurality of sub-pixels SP, which will be described in more detail with reference to FIG. 3B .
  • the substrate 110 is a support member for supporting other components of the display device 100 , and may be made of an insulating material.
  • the substrate 110 may be made of glass or resin.
  • the substrate 110 may include a polymer or plastic such as polyimide (PI), or may be made of a material having flexibility.
  • PI polyimide
  • a buffer layer 111 is disposed on the substrate 110 .
  • the buffer layer 111 may reduce penetration of moisture or impurities through the substrate 110 .
  • the buffer layer 111 may be formed of, for example, a single layer or a multilayer of silicon oxide (SiOx) or silicon nitride (SiNx), but is not limited thereto. However, the buffer layer 111 may be omitted depending on the type of the substrate 110 or the type of the transistor, but is not limited thereto.
  • a fifth transistor T5 is disposed on the buffer layer 111 .
  • the fifth transistor T5 includes an active layer ACT, a gate electrode GE, a source electrode SE, and a drain electrode DE.
  • the active layer ACT may be made of a semiconductor material such as an oxide semiconductor, amorphous silicon, or polysilicon, but is not limited thereto.
  • the active layer ACT when the active layer ACT is formed of an oxide semiconductor, the active layer ACT includes a channel region, a source region, and a drain region, and the source region and the drain region may be a conductive region, but is limited thereto. doesn't happen
  • a gate insulating layer 112 is disposed on the active layer ACT.
  • the gate insulating layer 112 is an insulating layer for insulating the active layer ACT and the gate electrode GE, and may be composed of a single layer or a multilayer of silicon oxide (SiOx) or silicon nitride (SiNx), but is limited thereto. doesn't happen
  • a gate electrode GE is disposed on the gate insulating layer 112 .
  • the gate electrode GE may be formed of a conductive material, for example, copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium (Cr), or an alloy thereof. However, it is not limited thereto.
  • An interlayer insulating layer 113 is disposed on the gate electrode GE.
  • a contact hole for connecting the source electrode SE and the drain electrode DE to the active layer ACT is formed in the interlayer insulating layer 113 .
  • the interlayer insulating layer 113 may be formed of a single layer or a multilayer of silicon oxide (SiOx) or silicon nitride (SiNx), but is not limited thereto.
  • a source electrode SE and a drain electrode DE are disposed on the interlayer insulating layer 113 .
  • the source electrode SE and the drain electrode DE disposed to be spaced apart from each other may be electrically connected to the active layer ACT.
  • the source electrode SE and the drain electrode DE may be formed of a conductive material, for example, copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium (Cr), or the like. It may be composed of an alloy for, but is not limited thereto.
  • a high potential power line PL and a data line DL are disposed on the interlayer insulating layer 113 .
  • the high potential power line PL and the data line DL are disposed on the same layer as the source electrode SE and the drain electrode DE and may be made of the same conductive material, but are not limited thereto.
  • the high potential power line PL and the data line DL may be formed of a conductive material such as copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), It may be composed of chromium (Cr) or an alloy thereof, but is not limited thereto.
  • a passivation layer 114 is disposed on the high potential power line PL, the data line DL, the source electrode SE, and the drain electrode DE.
  • the passivation layer 114 is an insulating layer for protecting the structure under the passivation layer 114 .
  • the passivation layer 114 may be formed of a single layer or a multilayer of silicon oxide (SiOx) or silicon nitride (SiNx), but is not limited thereto. Also, the passivation layer 114 may be omitted according to embodiments.
  • a planarization layer 115 is disposed on the passivation layer 114 .
  • the planarization layer 115 is an insulating layer that planarizes an upper portion of the substrate 110 .
  • the planarization layer 115 may be made of an organic material, for example, may be formed of a single layer or a multilayer of polyimide or photo acryl, but is not limited thereto.
  • a plurality of light emitting devices 120 are disposed in each of the plurality of sub-pixels SP on the planarization layer 115 .
  • the light emitting device 120 includes an anode 121 , an organic layer 122 , and a cathode 123 .
  • An anode 121 is disposed on the planarization layer 115 .
  • the anode 121 may be electrically connected to a transistor of the pixel circuit, for example, the second transistor T2 and the fifth transistor T5 to receive a driving current. Since the anode 121 supplies holes to the organic layer 122 , it may be made of a conductive material having a high work function.
  • the anode 121 may be formed of, for example, a transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO), but is not limited thereto.
  • the display device 100 may be implemented in a top emission method or a bottom emission method.
  • a reflective layer made of a material such as aluminum (Al) or silver (Ag) may be added.
  • the anode 121 may be formed of only a transparent conductive material.
  • the display device 100 according to an embodiment of the present invention is a top emission type.
  • a bank 116 is disposed on the anode 121 and the planarization layer 115 .
  • the bank 116 is an insulating layer disposed between the plurality of sub-pixels SP to separate the plurality of sub-pixels SP.
  • Bank 116 includes an opening exposing a portion of anode 121 .
  • the bank 116 may be formed of an organic insulating material disposed to cover an end or an edge portion of the anode 121 .
  • the bank 116 may be made of, for example, polyimide, acryl, or benzocyclobutene (BCB)-based resin, but is not limited thereto.
  • a spacer 130 is disposed on the bank 116 .
  • the spacer 130 is disposed on the bank 116 to maintain a predetermined distance from the deposition mask when the light emitting device 120 is formed.
  • the deposition mask, the bank 116 and the anode 121 under the spacer 130 may maintain a predetermined distance from the deposition mask, and damage due to contact may be prevented.
  • the plurality of spacers 130 may be formed in a shape that becomes narrower toward an upper portion, for example, a tapered shape, so as to minimize an area in contact with the deposition mask.
  • An organic layer 122 is disposed on the anode 121 , the bank 116 , and the spacers 130 .
  • the organic layer 122 includes an emission layer and a common layer.
  • the emission layer is an organic layer for emitting light of a specific color, and different emission layers may be disposed in each of the first sub-pixel SP1 , the second sub-pixel SP2 , and the third sub-pixel SP3 , and a plurality of sub-pixels SP1 The same light emitting layer may be disposed on the entire pixel SP.
  • a blue light-emitting layer is disposed in the first sub-pixel SP1
  • a green light-emitting layer is disposed in the second sub-pixel SP2
  • a red emission layer may be disposed in the third sub-pixel SP3 .
  • the light-emitting layers of the plurality of sub-pixels SP may be connected to each other to form a single layer over the plurality of sub-pixels SP.
  • the light-emitting layers may be disposed on the entire plurality of sub-pixels SP. , light from the light emitting layer may be converted into light of various colors through a separate light conversion layer, a color filter, and the like.
  • a plurality of light-emitting layers emitting light of the same color may be stacked on one sub-pixel SP.
  • two blue light-emitting layers are stacked on the first sub-pixel SP1
  • two green light-emitting layers are stacked on the second sub-pixel SP2
  • two red light-emitting layers are disposed on the third sub-pixel SP3 .
  • a charge generation layer CGL may be disposed between each of the plurality of light emitting layers to smoothly supply electrons or holes to each of the plurality of light emitting layers. That is, the charge generation layer may be disposed between the two blue light emitting layers, between the two green light emitting layers, and between the two red light emitting layers.
  • a plurality of light-emitting layers emitting light of different colors may be stacked on one sub-pixel SP.
  • a blue light emitting layer and a yellow-green light emitting layer may be stacked on all of the plurality of sub-pixels SP to realize white light from all of the plurality of sub-pixels SP.
  • a charge generating layer may be disposed between the blue light emitting layer and the yellow-green light emitting layer.
  • the common layer is an organic layer 122 disposed to improve the luminous efficiency of the light emitting layer.
  • the common layer may be formed as one layer across the plurality of sub-pixels SP. That is, the common layer of each of the plurality of sub-pixels SP may be connected to each other and formed integrally.
  • the common layer may include, but is not limited to, the above-described charge generating layer, hole injection layer, hole transport layer, electron transport layer, electron injection layer, and the like.
  • a cathode 123 is disposed on the organic layer 122 . Since the cathode 123 supplies electrons to the organic layer 122 , it may be made of a conductive material having a low work function.
  • the cathode 123 may be formed as one layer across the plurality of sub-pixels SP. That is, the cathodes 123 of each of the plurality of sub-pixels SP may be connected to each other and formed integrally.
  • the cathode 123 is formed of, for example, a transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO), or a metal alloy or ytterbium (Yb) alloy, such as MgAg. and may further include a metal doped layer, but is not limited thereto. Meanwhile, although not shown in the drawings, the cathode 123 may be electrically connected to the low potential power wiring to receive the low potential power signal EVSS.
  • ITO indium tin oxide
  • IZO indium
  • a first pattern 140 is disposed on the bank 116 .
  • the first pattern 140 may be a trench formed in the bank 116 between the plurality of sub-pixels SP.
  • the first pattern 140 may be a trench formed in the bank 116 .
  • the first pattern 140 may have a top or a bottom at a different height from the top surface of the bank 116 .
  • the first pattern 140 may have a trench shape having a plurality of inclined surfaces extending from the top surface of the bank 116 .
  • the first pattern 140 may be formed from the bank 116 to the planarization layer 115 under the bank 116 , but is not limited thereto.
  • the first pattern 140 is illustrated as a trench in FIG. 3B , the first pattern 140 may have various shapes, but is not limited thereto.
  • the organic layer 122 may have a step difference due to the first pattern 140 .
  • the organic layer 122 As shown in FIG. 3B , as the first pattern 140 having a trench shape is formed in the bank 116 , the organic layer 122 is formed with a portion disposed on the bank 116 rather than the first pattern 140 and the second pattern. A height difference between portions disposed in one pattern 140 may occur, so that the organic layer 122 may have a step difference.
  • the second pattern 150 may be disposed between the organic layer 122 and the cathode 123 so that the step of the cathode 123 is smaller than the step of the organic layer 122 .
  • the second pattern 150 may be disposed between the organic layer 122 and the cathode 123 in the first pattern 140 disposed on the bank 116 . Accordingly, in the first pattern 140 , since the cathode 123 is disposed on the organic layer 122 , the step of the cathode 123 on the bank 116 may be smaller than the step of the organic layer 122 .
  • the second pattern 150 may be disposed between a plurality of inclined surfaces of the first pattern 140 .
  • the second pattern 150 may be disposed on the bank 116 in a shape corresponding to the first pattern 140 . Accordingly, the second pattern 150 may be inserted between the organic layer 122 and the cathode 123 to partially separate the organic layer 122 and the cathode 123 from each other.
  • the height of the upper surface of the second pattern 150 may be lower than the height of the uppermost portion of the organic layer 122 . That is, the second pattern 150 may not completely fill the trench-shaped first pattern 140 , but only partially fill it. Accordingly, the cathode 123 may not be planarized on the bank 116 and may have a step smaller than that of the organic layer 122 .
  • the second pattern 150 may have a LUMO level for preventing electrons from being injected from the organic layer 122 adjacent to the second pattern 150 , for example, an electron transport layer.
  • the LUMO level of the second pattern 150 may be made of a material that is at least 0.3 eV higher than the LUMO level of the electron transport layer.
  • the second pattern 150 may be formed of a material having a carrier mobility of 10 ⁇ 5 cm 2 /Vs or less. Accordingly, it is difficult to move charges in the second pattern 150 , it is possible to prevent electrons from being injected from the electron transport layer, and it is possible to prevent leakage current from flowing.
  • the second pattern 150 may be thermally deposited and may be formed of a material having a deposition temperature of 0°C to 500°C. Accordingly, all processes of depositing the plurality of light emitting devices 120 on the substrate 110 may be performed in the same chamber. Accordingly, compared to the case where the second pattern 150 is formed outside the chamber, such as in a coating process, the light emitting device 120 may not be exposed to the outside of the vacuum chamber during the manufacturing process, and manufacturing cost and manufacturing time increase. it can be prevented
  • the plurality of light emitting devices 120 may be manufactured by depositing materials constituting each layer of the light emitting device 120 on the substrate 110 in a vacuum chamber.
  • the second pattern 150 since the second pattern 150 is disposed between the organic layer 122 and the cathode 123 of the light emitting device 120 , when the second pattern 150 is a material that cannot be formed by deposition, for example, , after taking out the substrate 110 on which the anode and the organic layer 122 are deposited to the outside of the vacuum chamber, the second pattern 150 may be formed by a method such as coating, but at this time, the light emitting device exposed to the outside of the vacuum chamber ( 120) reacts with the atmosphere, and the quality may deteriorate.
  • the second pattern 150 is made of a material that can be thermally deposited, the process of depositing the plurality of light emitting devices 120 on the substrate 110 can all be performed in the same chamber. Accordingly, since the light emitting device 120 may not be exposed to the outside of the vacuum chamber during the manufacturing process, deterioration of the quality of the light emitting device 120 may be prevented.
  • the second pattern 150 is formed by another process such as a coating process, an additional manufacturing apparatus is required, and thus there may be a problem in that the cost and time for manufacturing the plurality of light emitting devices 120 increase. . Accordingly, by forming the second pattern 150 together with the plurality of light emitting devices by deposition in the same chamber, it is possible to prevent additional cost and time consumption for manufacturing the light emitting device 120 .
  • the second pattern 150 is, for example, an arylenediamine derivative, a triamine derivative, CBP(4,4'-bis(carbazol-9-yl)biphenyl), BCP(2 ,9-Dimethyl-4,7-diphenyl-1,10-phenanthroline), Alq3(tris(8-hydroxyquinolino)aluminum), TPBI(2,2',2-(1,3,5-benzinetriyl)-tris( 1-phenyl-1-H-benzimidazole), PBD (2-(4-biphenyl)-5-(4-tertbutylphenyl)-1,3,4oxadiazole), DTBT (Dithienylbenzothiadiazole), pyrazoline and carbazole ( carbazole) may be made of any one material.
  • first pattern 140 and one second pattern 150 are disposed on the bank 116 , but the first pattern 140 and the second pattern 150 are A plurality may be disposed on the bank 116, but is not limited thereto.
  • the common layer of the plurality of light emitting devices 120 is formed as one layer over the entire plurality of sub-pixels SP.
  • the light emitting device 120 of the plurality of sub-pixels SP is formed in a structure that shares a common layer, when the light emitting device 120 of a specific sub-pixel SP emits light, the neighboring sub-pixels SP A phenomenon in which a current flows through the light emitting device 120 of the , that is, a current leakage phenomenon may occur.
  • the current leakage phenomenon may cause the light emitting device 120 of another sub-pixel SP to emit light, which may cause color mixing between the plurality of sub-pixels SP and increase power consumption.
  • color abnormality and unevenness may be visually recognized due to leakage current, and thus display quality may be deteriorated.
  • some of the current supplied to drive the light-emitting device 120 of the first sub-pixel SP1 passes through the common layer. through the second sub-pixel SP2 and the third sub-pixel SP3 adjacent to each other.
  • the light-emitting layers arranged separately for each of the plurality of sub-pixels SP have different turn-on voltages.
  • the turn-on voltage for driving the first sub-pixel SP1 on which the blue emission layer is disposed is the largest
  • the turn-on voltage for driving the third sub-pixel SP3 on which the red emission layer is disposed is the highest.
  • the barrier through which a current can flow is lower in the second sub-pixel SP2 or the third sub-pixel SP3 having a smaller turn-on voltage than the first sub-pixel SP1 having the largest turn-on voltage, the common layer A current leaked through can easily flow from the first sub-pixel SP1 having a high turn-on voltage to the second sub-pixel SP2 and the third sub-pixel SP3 having a low turn-on voltage, and the first sub-pixel SP1 When the pixel SP1 is driven, the second sub-pixel SP2 and the third sub-pixel SP3 having a small turn-on voltage may emit light together.
  • the luminance of light emitted from the driven sub-pixel SP is low, so that the light emitted from the neighboring sub-pixel SP can be more easily recognized. That is, when the low gray level is driven, color abnormalities and unevenness due to leakage current may be more easily recognized, and thus display quality may be seriously deteriorated.
  • the third sub-pixel SP3 having the lowest turn-on voltage through the common layer first emits light, so that white with red light is displayed instead of pure white. A redish phenomenon may occur.
  • a leakage current through the common layer of the light emitting device 120 can be minimized by disposing the plurality of first patterns 140 .
  • the organic layer 122 and the cathode 123 of the plurality of light emitting devices 120 are disposed on the bank 116 on which the plurality of first patterns 140 are formed, the organic layer 122 is also formed on the first pattern 140 . and a cathode 123 may be disposed. Since the organic layer 122 and the cathode 123 are deposited along the first pattern 140 , the length of the path through which the leakage current flows may be increased.
  • the organic layer 122 Since the common layer of the organic layer 122 serving as the path of the leakage current is formed along the first pattern 140 and the bank 116 , the organic layer 122 has a step difference so that the length of the common layer can be increased, and the leakage current may increase the length of the path. Accordingly, the length of the organic layer 122 , which is a path through which the leakage current flows, is increased by the first pattern 140 that is the trench, thereby increasing the resistance of the organic layer 122 , and the light emitting device of the sub-pixel SP adjacent to the leakage current. Flow to 120 can be reduced.
  • the length of the cathode 123 formed along the first pattern 140 may also be increased together with the common layer of the organic layer 122 . Accordingly, the resistance of the cathode 123 also increases, and a problem of increasing power consumption may occur.
  • the second pattern 150 by disposing the second pattern 150 in the first pattern 140 that is a trench, the resistance of the cathode 123 increases and power consumption increases. can be prevented Specifically, referring to FIG. 3B , the second pattern 150 may be disposed in a stepped portion formed by the first pattern 140 that is a trench, and may be disposed between the organic layer 122 and the cathode 123 . have. Accordingly, the organic layer 122 has a step difference by the first pattern 140 to maintain an increased length, and the cathode 123 is smaller than the step difference of the organic layer 122 by the second pattern 150 . It can have a step difference.
  • the second pattern 150 is disposed in the first pattern 140 which is a trench to minimize leakage current and at the same time to minimize the resistance and consumption of the cathode 123 .
  • the increase in power can be minimized.
  • FIG. 4 is a cross-sectional view of a display device according to another exemplary embodiment.
  • the display device 400 of FIG. 4 differs only in the light emitting element 420 and the second pattern 450 , and other configurations are substantially the same. is omitted.
  • the height of the upper surface of the second pattern 450 disposed in the first pattern 140 which is a trench is the height of the uppermost portion of the organic layer 122 .
  • the second pattern 450 may completely fill the trench-shaped first pattern 140 .
  • the cathode 423 on the bank 116 may be planarized and may have a flat shape without a step difference.
  • the first pattern 140 by disposing the first pattern 140 on the bank 116 , leakage current through the common layer of the light emitting device 420 can be minimized, and the first pattern 140 .
  • the resistance of the cathode 423 is increased and it is possible to prevent an increase in power consumption.
  • the second pattern 450 may be disposed in a stepped portion formed by the first pattern 140 that is a trench, and may be disposed between the organic layer 122 and the cathode 423 . have.
  • the organic layer 122 has a step difference by the first pattern 140 and maintains an increased length, while the cathode 423 has a step difference of the organic layer 122 is canceled by the second pattern 450 .
  • It can have a flat shape without a step difference.
  • the second pattern 450 is disposed in the first pattern 140 which is a trench to minimize leakage current and at the same time to minimize the resistance and consumption of the cathode 423 . The increase in power can be minimized.
  • FIG. 5A is an enlarged plan view of a display device according to another exemplary embodiment.
  • 5B is a cross-sectional view taken along Vb-Vb' of FIG. 5A.
  • the second pattern 550 is not illustrated for convenience of explanation, and only the anode 121 is illustrated among the components of the light emitting device 520 .
  • FIG. 5B only the fifth transistor T5 among the plurality of transistors T1 , T2 , T3 , T4 , T5 , and T6 and the capacitor Cst of the pixel circuit is illustrated for convenience of description.
  • the display device 500 of FIGS. 5A and 5B is different from the display device 100 of FIGS. 1 to 3B only in the light emitting element 520 , the first pattern 540 , and the second pattern 550 , Since other configurations are substantially the same, redundant descriptions are omitted.
  • the first pattern 540 may have a reverse tapered shape disposed on the bank 116 . That is, the first pattern 540 is disposed on the bank 116 , and may have an inverted taper shape with a lower surface smaller than an upper surface.
  • the second pattern 550 may be disposed on the bank 116 to surround the first pattern 540 . That is, the second pattern 550 may be disposed on the bank 116 in a shape corresponding to the side shape of the first pattern 540 .
  • the organic layer 522 formed along the first pattern 540 may have a step difference, the resistance of the organic layer 522 increases, and leakage current flows to the light emitting device 520 of the adjacent sub-pixel SP. can be reduced.
  • the organic layer 522 and the cathode 523 of the plurality of light emitting devices 520 are disposed on the bank 116 in which the first pattern 540 is formed, the organic layer 522 and the organic layer 522 and the A cathode 523 may be disposed. Since the organic layer 522 and the cathode 523 are deposited along the first pattern 540 , the length of the path through which the leakage current flows may be increased. Since the common layer of the organic layer 522 serving as a path of the leakage current is formed along the first pattern 540 and the bank 116 , the organic layer 522 has a step difference so that the length of the common layer can be increased, and the leakage current may increase the length of the path.
  • the length of the organic layer 522 which is a path through which the leakage current flows, is increased by the first pattern 540 having an inverted tapered shape disposed on the bank 116 , thereby increasing the resistance of the organic layer 522 . Accordingly, the flow of leakage current to the light emitting device 520 of the adjacent sub-pixel SP may be reduced.
  • the organic layer 522 when the organic layer 522 is formed on the first pattern 540 having a reverse tapered shape, it may be difficult to deposit the organic layer 522 on the lower portion of the first pattern 540 due to a shadow effect. . Therefore, since the lower portion of the first pattern 540 is covered by the upper portion of the relatively wide first pattern 540 , it is difficult for the organic layer 522 to be deposited on the lower portion of the first pattern 540 .
  • the organic layer 522 may have a small thickness or the organic layer 522 may be disconnected. Accordingly, the resistance of the organic layer 522 may be increased as it is adjacent to the plurality of second patterns 550 , and leakage current flowing to the light emitting device 520 of the adjacent sub-pixel SP may be reduced.
  • the second pattern 550 may be disposed on the bank 116 to surround the first pattern 540 . That is, the second pattern 550 may be disposed on the bank 116 in a shape corresponding to the side shape of the first pattern 540 .
  • the second pattern 550 may be disposed between the organic layer 522 and the cathode 523 on the bank 116 . Accordingly, since the cathode 523 is disposed on the second pattern 550 on the bank 116 , the step of the cathode 523 on the bank 116 may be smaller than the step of the organic layer 522 .
  • the height of the upper surface of the second pattern 550 may be lower than the height of the uppermost portion of the organic layer 522 . That is, the second pattern 550 may be disposed so as not to completely surround the side surface of the first pattern 540 having an inverted taper shape on the bank 116 , but only a part thereof. Accordingly, the cathode 523 may not be planarized on the bank 116 and may have a step smaller than that of the organic layer 522 .
  • the second pattern 550 may be disposed to surround the first pattern 540 having an inverted taper shape, and disposed between the organic layer 522 and the cathode 523 .
  • the organic layer 522 has a step difference by the first pattern 540 to maintain an increased length, and the cathode 523 is smaller than the step difference of the organic layer 522 by the second pattern 550 . It can have a step difference. Accordingly, in the display device 500 according to an embodiment of the present invention, the second pattern 550 is disposed to surround the first pattern 540 having an inverted taper shape to minimize leakage current and the cathode 523 . It is possible to minimize the increase in resistance and power consumption.
  • FIG. 6 is a cross-sectional view of a display device according to another exemplary embodiment.
  • the display device 600 of FIG. 6 has only a cathode 623 and a second pattern 650 different from that of the display device 500 of FIGS. 5A and 5B except that other configurations are substantially the same. do.
  • the height of the upper surface of the second pattern 650 surrounding the first pattern 540 having an inverted taper shape is the height of the organic layer 522 . It may be equal to the height of the top. That is, the second pattern 650 may be disposed on the bank 116 to completely surround the side surface of the first pattern 540 having an inverted taper shape. Accordingly, the cathode 623 on the bank 116 may be planarized and may have a flat shape without a step difference.
  • the leakage current through the common layer of the light emitting device 620 can be minimized by disposing the first pattern 540 on the bank 116 .
  • the second pattern 650 may be disposed to surround the first pattern 540 having an inverted taper shape, and may be disposed between the organic layer 522 and the cathode 623 . .
  • the organic layer 522 has a step difference by the first pattern 540 and maintains an increased length, while the cathode 623 has a step difference of the organic layer 522 is canceled by the second pattern 650 .
  • It can have a flat shape without a step difference.
  • the second pattern 650 is disposed to surround the first pattern 540 having an inverted taper shape, thereby minimizing leakage current and the cathode 623 . ) of resistance and power consumption increase can be minimized.
  • FIG. 7 is an enlarged plan view of a display device according to another exemplary embodiment.
  • the second pattern is not illustrated for convenience of description.
  • the display device 1300 of FIG. 7 differs from the display device 100 of FIGS. 1 to 3B only in a plurality of sub-pixels SP, a plurality of wirings, and a first pattern 740 , and other configurations are Since they are substantially the same, redundant descriptions are omitted.
  • the plurality of sub-pixels SP includes a first sub-pixel SP1 , a second sub-pixel SP2 , and a third sub-pixel SP3 .
  • the plurality of first sub-pixels SP1 and the plurality of third sub-pixels SP3 may be alternately disposed in the same column or in the same row.
  • the first sub-pixel SP1 and the third sub-pixel SP3 are alternately arranged in the same column, and the first sub-pixel SP1 and the third sub-pixel SP3 are alternately arranged in the same row can be
  • the plurality of second sub-pixels SP2 are disposed in different columns and different rows from the plurality of first sub-pixels SP1 and the plurality of third sub-pixels SP3 .
  • a plurality of second sub-pixels SP2 are arranged in one row, and a plurality of first sub-pixels SP1 and a plurality of third sub-pixels SP3 are alternately arranged in a row adjacent to one row.
  • a plurality of second sub-pixels SP2 may be disposed in one column, and a plurality of first sub-pixels SP1 and a plurality of third sub-pixels SP3 may be alternately disposed in a column adjacent to one column.
  • the plurality of first sub-pixels SP1 and the second sub-pixels SP2 may face each other in a diagonal direction, and the plurality of third sub-pixels SP3 and the second sub-pixels SP2 may also face each other in a diagonal direction. Accordingly, the plurality of sub-pixels SP may be arranged in a grid shape.
  • the plurality of first sub-pixels SP1 and the plurality of third sub-pixels SP3 are disposed in the same column and in the same row, and the plurality of second sub-pixels SP2 includes the plurality of first sub-pixels.
  • the plurality of sub-pixels SP are disposed in different columns and different rows from those of SP1 and the plurality of third sub-pixels SP3, the arrangement of the plurality of sub-pixels SP is not limited thereto.
  • a plurality of high potential power lines PL extending in a column direction are disposed between each of the plurality of sub-pixels SP.
  • the high potential power line PL may be disposed between a column in which the plurality of second sub-pixels SP2 are disposed and a column in which the plurality of first sub-pixels SP1 and a plurality of third sub-pixels SP3 are disposed.
  • the high potential power wiring PL may be disposed on both sides of the plurality of second sub-pixels SP2 , and on both sides of the plurality of first sub-pixels SP1 and the plurality of third sub-pixels SP3 . .
  • a plurality of data lines DL extending in a column direction are disposed between each of the plurality of high potential power lines PL. That is, the plurality of high potential power lines PL and the plurality of data lines DL may be alternately disposed. Some of the plurality of data lines DL are disposed to overlap the plurality of second sub-pixels SP2 disposed in the same column, and other portions of the plurality of data lines DL are disposed to overlap with the plurality of first sub-pixels disposed in the same column. It may be disposed to overlap SP1 and the plurality of third sub-pixels SP3 .
  • a plurality of initialization signal lines IL extending in the row direction are disposed between each of the plurality of sub-pixels SP.
  • the initialization signal line IL may be disposed between a row in which the plurality of second sub-pixels SP2 are disposed and a row in which the plurality of first sub-pixels SP1 and a plurality of third sub-pixels SP3 are disposed.
  • the initialization signal line IL may be disposed on both sides of the plurality of second sub-pixels SP2 and on both sides of the plurality of first sub-pixels SP1 and the plurality of third sub-pixels SP3 .
  • a plurality of scan lines SL and a plurality of light emission control signal lines EL extending in the row direction are disposed between the plurality of initialization signal lines IL, respectively.
  • the first scan line SL1 of the plurality of scan lines SL is disposed to overlap the plurality of second sub-pixels SP2
  • the second scan line SL2 of the plurality of scan lines SL is disposed to overlap the plurality of second sub-pixels SP2
  • each of the plurality of emission control signal lines EL may be disposed adjacent to the first scan line SL1 to overlap each of the second sub-pixels SP2 .
  • some of the plurality of wires are disposed between the plurality of sub-pixels SP and others overlap with the plurality of sub-pixels SP, but the arrangement of the plurality of wires is not limited thereto. .
  • a first pattern 740 is disposed between the plurality of sub-pixels SP.
  • the first pattern 740 may be disposed between each of the plurality of sub-pixels SP, and may be disposed to correspond to the shape in which the plurality of sub-pixels SP are disposed, for example, in a grid shape. have.
  • the first pattern 740 may extend in a diagonal direction between the plurality of sub-pixels SP.
  • the first pattern 740 may have two diagonal lines extending in different directions, the two diagonal lines intersecting each other, and may be disposed between the plurality of sub-pixels SP.
  • the present invention is not limited thereto, and the first pattern 740 may extend in a vertical direction or a horizontal direction.
  • the first pattern 740 may be disposed on the bank between the plurality of sub-pixels SP, and may form a step in the organic layer disposed on the bank. Accordingly, the path of the organic layer may be increased, and leakage of current from the sub-pixel SP to another adjacent sub-pixel SP along the organic layer may be minimized.
  • the second pattern may be further disposed on the bank between the plurality of sub-pixels SP to reduce the step of the cathode caused by the first pattern 740 .
  • the second pattern may be disposed on a bank between the plurality of sub-pixels SP and disposed between the organic layer and the cathode. Accordingly, it may be arranged to alleviate the step difference of the cathode due to the first pattern.
  • the first pattern 740 and the second pattern are arranged between each of the plurality of sub-pixels SP arranged in a grid shape to minimize leakage current. At the same time, it is possible to minimize the increase in power consumption by increasing the resistance of the cathode.
  • the first sub-pixel SP1 and the third sub-pixel SP3 may be alternately disposed in the same row and the same column.
  • the plurality of second sub-pixels SP2 may be disposed in different rows and different columns from the first and third sub-pixels SP1 and SP3 .
  • the plurality of first sub-pixels SP1 , the plurality of second sub-pixels SP2 , and the plurality of third sub-pixels SP3 may be arranged in a grid shape.
  • the first pattern 740 and the second pattern are disposed between the first sub-pixel SP1 , the second sub-pixel SP2 , and the third sub-pixel SP3 to reduce leakage current when the display device 7400 is driven. Transmission to unintended sub-pixels SP may be minimized, and an increase in power consumption of the display device 700 may be minimized.
  • the first pattern 740 minimizes transmission of leakage current in such a way as to increase the length of the organic layer, which is a path through which the leakage current flows, and the second pattern is disposed between the organic layer and the cathode to form a cathode by the first pattern 740 . It is possible to minimize the increase in the length of Accordingly, in the display device 700 according to another exemplary embodiment of the present invention, the first pattern 740 and the second pattern are arranged between each of the plurality of sub-pixels SP arranged in a grid shape so that the leakage current is reduced to the neighbor. It is possible to minimize the flow to one sub-pixel SP, and at the same time, increase the resistance of the cathode and increase the power consumption.
  • the first pattern may be a trench disposed in the bank, and the second pattern may be disposed in the trench.
  • the height of the upper surface of the second pattern may be lower than the height of the uppermost portion of the organic layer.
  • the height of the upper surface of the second pattern may be the same as the height of the uppermost portion of the organic layer.
  • the first pattern may have an inverted taper shape disposed on the bank, and the second pattern may be disposed on the bank to surround the first pattern.
  • the height of the upper surface of the second pattern may be lower than the height of the uppermost portion of the organic layer.
  • the height of the upper surface of the second pattern may be the same as the height of the uppermost portion of the organic layer.
  • the deposition temperature of the material forming the second pattern may be 0 °C to 500 °C.
  • the organic layer includes an electron transport layer
  • the LUMO level of the second pattern may be 0.3 eV or more higher than the LUMO level of the electron transport layer.
  • the charge mobility of the second pattern may be 10 -5 cm 2 /Vs or less.
  • the second pattern is an arylenediamine derivative, a triamine derivative, CBP(4,4'-bis(carbazol-9-yl)biphenyl), BCP(2, 9-Dimethyl-4,7-diphenyl-1,10-phenanthroline), Alq3(tris(8-hydroxyquinolino)aluminum), TPBI(2,2',2-(1,3,5-benzinetriyl)-tris(1 -phenyl-1-H-benzimidazole), PBD (2-(4-biphenyl)-5-(4-tertbutylphenyl)-1,3,4oxadiazole), DTBT (Dithienylbenzothiadiazole), pyrazoline and carbazole ) may be made of any one of the materials.
  • the first pattern may have a trench shape having a plurality of inclined surfaces extending from the upper surface of the bank, and the second pattern may be disposed between the plurality of inclined surfaces.
  • the first pattern is arranged on the bank, the lower surface is smaller than the upper surface has an inverted taper shape, the second pattern can be arranged on the bank in a shape corresponding to the side shape of the first pattern have.
  • the upper surface of the second pattern may be disposed lower than the top of the organic layer.
  • the upper surface of the second pattern may be disposed at the same height as the top of the organic layer.

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Abstract

본 발명의 일 실시예에 따른 표시 장치는, 기판, 기판에 배치된 복수의 서브 화소, 복수의 서브 화소에 배치된 복수의 애노드, 복수의 애노드의 끝단을 덮도록 배치되는 뱅크, 복수의 애노드 및 뱅크 상에 배치되는 유기층, 유기층 상에 배치되는 캐소드, 유기층이 단차를 가지도록 뱅크에 배치되는 제1 패턴 및 캐소드의 단차가 유기층의 단차보다 작도록, 유기층과 캐소드의 사이에 배치되는 제2 패턴을 포함할 수 있다.

Description

표시 장치
본 발명은 표시 장치에 관한 것으로서, 보다 상세하게는 복수의 발광 소자에서 발광된 광이 혼색되는 것을 개선함과 동시에 소비 전력을 개선할 수 있는 표시 장치에 관한 것이다.
현재 본격적인 정보화 시대로 접어들면서 전기적 정보신호를 시각적으로 표시하는 표시 장치 분야가 급속도로 발전하고 있으며, 여러 가지 표시 장치에 대해 박형화, 경량화 및 저소비 전력화 등의 성능을 개발시키기 위한 연구가 계속되고 있다.
이러한 다양한 표시 장치 중, 유기 표시 장치는 자체 발광형 표시 장치로서, 액정 표시 장치와는 달리 별도의 광원이 필요하지 않아 경량 박형으로 제조 가능하다. 또한, 유기 표시 장치는 저전압 구동에 의해 소비 전력 측면에서 유리할 뿐만 아니라, 색상 구현, 응답 속도, 시야각, 명암 대비비(contrast ratio; CR)도 우수하여, 차세대 디스플레이로서 연구되고 있다.
본 발명이 해결하고자 하는 과제는 표시 장치 구동 시, 누설 전류를 최소화할 수 있는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 캐소드의 저항을 최소화하여 표시 장치의 소비 전력 증가를 방지할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 표시 장치는 기판, 기판에 배치된 복수의 서브 화소, 복수의 서브 화소에 배치된 복수의 애노드, 복수의 애노드의 끝단을 덮도록 배치되는 뱅크, 복수의 애노드 및 뱅크 상에 배치되는 유기층, 유기층 상에 배치되는 캐소드, 유기층이 단차를 가지도록 뱅크에 배치되는 제1 패턴 및 캐소드의 단차가 유기층의 단차보다 작도록, 유기층과 캐소드의 사이에 배치되는 제2 패턴을 포함할 수 있다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 다른 실시예에 따른 표시 장치는 복수의 서브 화소가 배치된 기판, 복수의 서브 화소에 배치되고 애노드, 유기층 및 캐소드를 포함하는 복수의 발광 소자, 복수의 서브 화소 사이에 배치된 뱅크, 뱅크에 배치되고, 뱅크의 상면과 상이한 높이에 최상부 또는 최저부를 가지는 제1 패턴 및 뱅크 상에서 제1 패턴과 대응되는 형상으로 배치되는 제2 패턴을 포함하고, 제1 패턴의 상부에는 유기층 및 캐소드가 배치되고, 제2 패턴은 유기층과 캐소드의 사이에 삽입되어, 유기층과 캐소드를 부분적으로 서로 이격시키도록 구성될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 복수의 발광 소자의 공통층을 통해 전류가 누설되는 것을 개선할 수 있다.
본 발명은 캐소드의 경로가 늘어나거나 캐소드의 폭이 좁아지며 캐소드의 저항이 증가하는 것을 방지할 수 있고, 표시 장치의 소비 전력이 증가하는 것을 방지할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 구성도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 서브 화소의 회로도이다.
도 3a는 본 발명의 일 실시예에 따른 표시 장치의 확대 평면도이다.
도 3b는 도 3a의 IIIb-IIIb'에 따른 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 표시 장치의 단면도이다.
도 5a는 본 발명의 또 다른 실시예에 따른 표시 장치의 확대 평면도이다.
도 5b는 도 5a의 Vb-Vb'에 따른 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 표시 장치의 확대 평면도이다.
본 발명의 이점 및 특징, 그리고, 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형상으로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 면적 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 면적 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 구성도이다. 도 1에서는 설명의 편의를 위해 표시 장치(100)의 다양한 구성 요소 중 표시 패널(PN), 게이트 드라이버(GD), 데이터 드라이버(DD) 및 타이밍 컨트롤러(TC)만을 도시하였다.
도 1을 참조하면, 표시 장치(100)는 복수의 서브 화소(SP)를 포함하는 표시 패널(PN), 표시 패널(PN)에 각종 신호를 공급하는 게이트 드라이버(GD) 및 데이터 드라이버(DD), 게이트 드라이버(GD)와 데이터 드라이버(DD)를 제어하는 타이밍 컨트롤러(TC)를 포함한다.
게이트 드라이버(GD)는 타이밍 컨트롤러(TC)로부터 제공된 복수의 게이트 제어 신호(GCS)에 따라 복수의 스캔 배선(SL)에 복수의 스캔 신호를 공급한다. 복수의 스캔 신호는 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)를 포함할 수 있다. 도 1에서는 하나의 게이트 드라이버(GD)가 표시 패널(PN)의 일 측에 이격되어 배치된 것으로 도시하였으나, 게이트 드라이버(GD)는 GIP(Gate In Panel) 방식으로 배치될 수도 있으며, 게이트 드라이버(GD)의 개수 및 배치는 이에 제한되지 않는다.
데이터 드라이버(DD)는 타이밍 컨트롤러(TC)로부터 제공된 복수의 데이터 제어 신호(DCS)에 따라 타이밍 컨트롤러(TC)로부터 입력되는 영상 데이터(RGB)를 기준 감마 전압을 이용하여 데이터 신호로 변환한다. 그리고 데이터 드라이버(DD)는 변환된 데이터 신호를 복수의 데이터 배선(DL)에 공급할 수 있다.
타이밍 컨트롤러(TC)는 외부로부터 입력된 영상 데이터(RGB)를 정렬하여 데이터 드라이버(DD)에 공급한다. 타이밍 컨트롤러(TC)는 외부로부터 입력되는 동기 신호(SYNC), 예를 들어 도트 클럭 신호, 데이터 인에이블 신호, 수평/수직 동기 신호를 이용해 게이트 제어 신호(GCS) 및 데이터 제어 신호(DCS)를 생성할 수 있다. 그리고 타이밍 컨트롤러(TC)는 생성된 게이트 제어 신호(GCS) 및 데이터 제어 신호(DCS)를 게이트 드라이버(GD) 및 데이터 드라이버(DD)에 각각 공급하여 게이트 드라이버(GD) 및 데이터 드라이버(DD)를 제어할 수 있다.
표시 패널(PN)은 사용자에게 영상을 표시하기 위한 구성으로, 복수의 서브 화소(SP)를 포함한다. 표시 패널(PN)에서 복수의 스캔 배선(SL) 및 복수의 데이터 배선(DL)이 서로 교차되고, 복수의 서브 화소(SP) 각각은 스캔 배선(SL) 및 데이터 배선(DL)에 연결된다. 이 외에도 도면에 도시되지는 않았으나 복수의 서브 화소(SP) 각각은 고전위 전원 배선, 저전위 전원 배선, 초기화 신호 배선, 발광 제어 신호 배선 등에 연결될 수 있다.
복수의 서브 화소(SP)는 화면을 구성하는 최소 단위로, 복수의 서브 화소(SP) 각각은 발광 소자 및 이를 구동하기 위한 화소 회로를 포함한다. 복수의 발광 소자는 표시 패널(PN)의 종류에 따라 상이하게 정의될 수 있으며, 예를 들어, 표시 패널(PN)이 유기 발광 표시 패널인 경우, 발광 소자는 애노드, 유기층 및 캐소드를 포함하는 유기 발광 소자일 수 있다. 이외에도 발광 소자로 퀀텀닷(Quantum dot, QD)이 포함된 퀀텀닷 발광 소자(Quantum dot light-emitting diode, QLED) 등이 더 사용될 수도 있다. 이하에서는 발광 소자가 유기 발광 소자인 것으로 가정하여 설명하기로 하나, 발광 소자의 종류는 이에 제한되지 않는다.
화소 회로는 발광 소자의 구동을 제어하기 위한 회로이다. 화소 회로는 예를 들어, 복수의 트랜지스터 및 커패시터를 포함하여 구성될 수 있으나, 이에 제한되는 것은 아니다.
이하에서는 도 2를 참조하여 서브 화소(SP)의 화소 회로에 대하여 보다 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 서브 화소의 회로도이다.
도 2를 참조하면, 복수의 서브 화소(SP)의 화소 회로는 제1 내지 제6 트랜지스터(T1, T2, T3, T4, T5, T6) 및 커패시터(Cst)를 포함한다.
제1 트랜지스터(T1)는 제2 스캔 배선과 연결되어, 제2 스캔 배선을 통해 공급되는 제2 스캔 신호(SCAN2)에 의해 제어될 수 있다. 그리고 제1 트랜지스터(T1)는 데이터 신호(Vdata)를 공급하는 데이터 배선과 커패시터(Cst) 사이에 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)는 제2 스캔 배선을 통해 턴-온 레벨의 제2 스캔 신호(SCAN2)가 인가되면 데이터 배선으로부터의 데이터 신호(Vdata)를 커패시터(Cst)로 전달한다. 이러한 제1 트랜지스터(T1)는 커패시터(Cst)에 데이터 신호(Vdata)가 인가되는 타이밍을 제어하는 스위칭 트랜지스터로 지칭될 수 있다.
제2 트랜지스터(T2)는 고전위 전원 신호(EVDD)가 공급되는 고전위 전원 배선과 제5 트랜지스터(T5) 사이에 전기적으로 연결될 수 있다. 그리고 제2 트랜지스터(T2)의 게이트 전극은 커패시터(Cst)와 전기적으로 연결될 수 있다. 제2 트랜지스터(T2)는 게이트 전극에 인가된 전압에 따라 발광 소자(120)로 흐르는 전류를 제어하여 발광 소자(120)의 휘도를 제어하는 구동 트랜지스터로 지칭될 수 있다.
제3 트랜지스터(T3)는 제1 스캔 배선을 통해 공급되는 제1 스캔 신호(SCAN1)에 의해 제어될 수 있다. 그리고 제3 트랜지스터(T3)는 제3 트랜지스터(T3)의 타입에 따라 제2 트랜지스터(T2)의 게이트 전극과 드레인 전극 사이 또는 게이트 전극과 소스 전극 사이에 전기적으로 연결될 수 있다.
한편, 구동 트랜지스터인 제2 트랜지스터(T2)는 서브 화소(SP)에 인가되는 데이터 신호(Vdata)에 따라 발광 소자(120)로 흐르는 전류를 제어해야 하나, 서브 화소(SP)마다 배치된 제2 트랜지스터(T2)의 문턱 전압 편차로 인해 서브 화소(SP) 각각에 배치된 발광 소자(120)의 휘도 편차가 발생할 수 있다.
이때, 제3 트랜지스터(T3)를 배치하여 제2 트랜지스터(T2)의 문턱 전압을 보상할 수 있고, 제3 트랜지스터(T3)는 보상 트랜지스터로 지칭될 수 있다. 예를 들어, 제3 트랜지스터(T3)를 턴-온 시키는 제1 스캔 신호(SCAN1)가 인가된 경우, 고전위 전원 신호(EVDD)에서 제2 트랜지스터(T2)의 문턱 전압이 감해진 전압이 제2 트랜지스터(T2)의 게이트 전극으로 인가된다. 그리고 제2 트랜지스터(T2)의 게이트 전극에 문턱 전압이 감해진 고전위 전원 신호(EVDD)가 인가된 상태에서 커패시터(Cst)에 데이터 신호(Vdata)가 인가되도록 하여, 제2 트랜지스터(T2)의 문턱 전압을 보상할 수 있다.
한편, 제3 트랜지스터(T3)는 제1 트랜지스터(T1)와 서로 다른 스캔 배선으로부터 다른 스캔 신호(SCAN1, SCAN2)를 전달받는 것으로 도시하였으나, 제3 트랜지스터(T3)와 제1 트랜지스터(T1)는 동일한 스캔 배선에 연결되어 동일한 스캔 신호(SCAN1, SCAN2)를 전달받을 수도 있으며, 이에 제한되지 않는다.
제4 트랜지스터(T4)는 커패시터(Cst)와 초기화 신호(Vini)가 공급되는 초기화 신호 배선에 전기적으로 연결될 수 있다. 그리고 제4 트랜지스터(T4)는 발광 제어 신호 배선을 통해 공급되는 발광 제어 신호(EM)에 의해 제어될 수 있다. 제4 트랜지스터(T4)는 발광 제어 신호 배선을 통해 턴-온 레벨의 발광 제어 신호(EM)가 인가되면 커패시터(Cst)의 전압을 초기화하거나, 커패시터(Cst)에 인가된 데이터 신호(Vdata)를 서서히 방전시키며 데이터 신호(Vdata)에 따른 전류가 발광 소자(120)에 흐르도록 할 수 있다.
제5 트랜지스터(T5)는 제2 트랜지스터(T2)와 발광 소자(120) 사이에 전기적으로 연결되고, 발광 제어 신호 배선을 통해 공급되는 발광 제어 신호(EM)에 의해 제어될 수 있다. 제5 트랜지스터(T5)는 커패시터(Cst)에 데이터 신호(Vdata)가 인가되고, 제2 트랜지스터(T2)의 게이트 전극에 문턱 전압이 보상된 고전위 전원 신호(EVDD)가 인가된 상태에서, 턴-온 레벨의 발광 제어 신호(EM)가 인가되면 턴-온 되어 발광 소자(120)에 전류가 흐르도록 할 수 있다.
제6 트랜지스터(T6)는 초기화 신호(Vini)가 공급되는 초기화 신호 배선과 발광 소자(120)의 애노드 사이에 전기적으로 연결되고, 제1 스캔 배선을 통해 공급되는 제1 스캔 신호(SCAN1)에 의해 제어될 수 있다. 제6 트랜지스터(T6)는 제1 스캔 배선을 통해 턴-온 레벨의 제1 스캔 신호(SCAN1)가 인가되면 초기화 신호(Vini)로 발광 소자(120)의 애노드나, 제2 트랜지스터(T2)와 제5 트랜지스터(T5) 사이의 노드를 초기화할 수 있다.
커패시터(Cst)는 구동 트랜지스터인 제2 트랜지스터(T2)의 게이트 전극에 인가되는 전압을 저장하는 저장 커패시터(Cst)일 수 있다. 여기서, 커패시터(Cst)는 제2 트랜지스터(T2)의 게이트 전극과 발광 소자(120)의 애노드 사이에 전기적으로 연결된다. 따라서, 커패시터(Cst)는 제2 트랜지스터(T2)의 게이트 전극의 전압과 발광 소자(120)의 애노드에 공급되는 전압의 차이를 저장할 수 있다.
본 명세서에서는 복수의 서브 화소(SP)의 화소 회로가 제1 내지 제6 트랜지스터(T1, T2, T3, T4, T5, T6) 및 커패시터(Cst)를 포함하는 것으로 설명하였으나, 설계에 따라 트랜지스터 및 커패시터의 개수는 변경될 수 있다.
이하에서는 도 3a 및 도 3b를 참조하여, 본 발명의 일 실시예에 따른 표시 장치(100)의 서브 화소(SP)를 보다 상세히 설명하기로 한다.
도 3a는 본 발명의 일 실시예에 따른 표시 장치의 확대 평면도이다. 도 3b는 도 3a의 IIIb-IIIb'에 따른 단면도이다. 도 3a 및 도 3b를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 기판(110), 버퍼층(111), 게이트 절연층(112), 층간 절연층(113), 패시베이션층(114), 평탄화층(115), 뱅크(116), 고전위 전원 배선(PL), 복수의 스캔 배선(SL), 데이터 배선(DL), 초기화 신호 배선(IL), 발광 제어 신호 배선(EL), 제5 트랜지스터(T5), 발광 소자(120), 스페이서(130), 제1 패턴(140) 및 제2 패턴(150)을 포함한다. 도 3a에서는 설명의 편의를 위해 제2 패턴(150)은 도시하지 않았고, 발광 소자(120)의 구성 중에서는 애노드(121)만을 도시하였다. 그리고 도 3b에서는 설명의 편의를 위해 화소 회로의 복수의 트랜지스터(T1, T2, T3, T4, T5, T6) 및 커패시터(Cst) 중 제5 트랜지스터(T5)만을 도시하였다.
도 3a를 참조하면, 복수의 서브 화소(SP)는 빛을 발광하는 개별 단위로, 복수의 서브 화소(SP) 각각에는 발광 소자(120)가 배치된다. 복수의 서브 화소(SP)는 서로 다른 색상의 광을 발광하는 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)를 포함한다. 예를 들어, 제1 서브 화소(SP1)는 청색 서브 화소이고, 제2 서브 화소(SP2)는 녹색 서브 화소이며, 제3 서브 화소(SP3)는 적색 서브 화소일 수 있다.
복수의 제1 서브 화소(SP1)는 복수의 열을 이루며 배치될 수 있다. 즉, 복수의 제1 서브 화소(SP1)는 동일한 열에 배치될 수 있다. 그리고 복수의 제2 서브 화소(SP2) 및 복수의 제3 서브 화소(SP3)는 복수의 제1 서브 화소(SP1)가 배치된 복수의 열 각각의 사이에 배치될 수 있다. 예를 들어, 하나의 열에 복수의 제1 서브 화소(SP1)가 배치되고, 이웃한 열에 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)가 함께 배치될 수 있다. 그리고 복수의 제2 서브 화소(SP2)와 복수의 제3 서브 화소(SP3)는 동일한 열에서 교대로 배치될 수 있다. 다만, 본 명세서에서는 복수의 서브 화소(SP)가 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)를 포함하는 것으로 설명하였으나, 복수의 서브 화소(SP)의 배치, 개수 및 색상 조합은 설계에 따라 다양하게 변경될 수 있으며, 이에 제한되지 않는다.
복수의 서브 화소(SP) 사이에 열 방향으로 연장된 고전위 전원 배선(PL)이 배치된다. 복수의 고전위 전원 배선(PL)은 복수의 서브 화소(SP) 각각으로 고전위 전원 신호(EVDD)를 전달하는 배선이다. 복수의 고전위 전원 배선(PL) 각각은 제1 서브 화소(SP1)와 제2 서브 화소(SP2) 사이이자 제1 서브 화소(SP1)와 제3 서브 화소(SP3) 사이에 배치될 수 있다.
복수의 고전위 전원 배선(PL)과 동일하게 열 방향으로 연장된 복수의 데이터 배선(DL)이 배치된다. 복수의 데이터 배선(DL)은 복수의 서브 화소(SP) 각각으로 데이터 신호(Vdata)를 전달하는 배선이다. 복수의 데이터 배선(DL) 각각은 제2 서브 화소(SP2)와 고전위 전원 배선(PL) 사이이자 제3 서브 화소(SP3)와 고전위 전원 배선(PL) 사이에 배치될 수 있다. 다만, 복수의 데이터 배선(DL)은 복수의 고전위 전원 배선(PL)과 제1 서브 화소(SP1) 사이에 배치될 수도 있으며, 이에 제한되지 않는다.
행 방향으로 연장된 복수의 스캔 배선(SL)이 배치된다. 복수의 스캔 배선(SL)은 복수의 서브 화소(SP) 각각으로 스캔 신호(SCAN1, SCAN2)를 전달하는 배선이다. 복수의 스캔 배선(SL)은 제1 스캔 배선(SL1) 및 제2 스캔 배선(SL2)을 포함한다. 제1 스캔 배선(SL1)은 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이에서 행 방향으로 연장되어 배치되고, 제2 스캔 배선(SL2)은 제3 서브 화소(SP3)를 가로질러 행 방향으로 연장되어 배치될 수 있다.
복수의 서브 화소(SP) 사이에 복수의 스캔 배선(SL)과 동일하게 행 방향으로 연장된 복수의 초기화 신호 배선(IL)이 배치된다. 복수의 초기화 신호 배선(IL)은 복수의 서브 화소(SP) 각각으로 초기화 신호(Vini)를 전달하는 배선이다. 복수의 초기화 신호 배선(IL) 각각은 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이에 배치될 수 있다. 복수의 초기화 신호 배선(IL)은 제1 스캔 배선(SL1)과 제2 스캔 배선(SL2) 사이에 배치될 수 있다.
복수의 스캔 배선(SL)과 동일하게 행 방향으로 연장된 복수의 발광 제어 신호 배선(EL)이 배치된다. 복수의 발광 제어 신호 배선(EL)은 복수의 서브 화소(SP) 각각으로 발광 제어 신호(EM)를 전달하는 배선이다. 복수의 발광 제어 신호 배선(EL)은 복수의 제2 스캔 배선(SL2)과 이웃하게 배치될 수 있다. 복수의 발광 제어 신호 배선(EL)은 제3 서브 화소(SP3)를 가로질러 행 방향으로 연장되어 배치될 수 있다. 복수의 발광 제어 신호 배선(EL)과 복수의 초기화 신호 배선(IL) 사이에 제2 스캔 배선(SL2)이 배치될 수 있다.
한편, 복수의 배선은 직류 신호를 전달하는 직류 배선과 교류 신호를 전달하는 교류 배선으로 분류할 수 있다. 복수의 배선 중 직류 신호인 고전위 전원 신호(EVDD) 또는 초기화 신호(Vini)를 전달하는 고전위 전원 배선(PL)과 초기화 신호 배선(IL)은 직류 배선에 포함될 수 있다. 그리고 복수의 배선 중 교류 신호인 스캔 신호(SCAN1, SCAN2) 및 데이터 신호(Vdata) 등을 전달하는 스캔 배선(SL) 및 데이터 배선(DL)은 교류 배선에 포함될 수 있다.
복수의 서브 화소(SP) 사이에 복수의 스페이서(130)가 배치된다. 복수의 서브 화소(SP)에 발광 소자(120)를 형성할 때, 증착 마스크인 FMM(Fine metal mask)을 사용할 수 있다. 이때, 증착 마스크와 접촉하여 발생될 수 있는 손상을 방지하고, 증착 마스크와 기판(110) 사이의 일정한 거리를 유지하기 위해, 복수의 스페이서(130)가 배치될 수 있다.
복수의 서브 화소(SP) 사이에 제1 패턴(140)이 배치된다.
제1 패턴(140)은 복수의 서브 화소(SP) 사이에서 열 방향과 행 방향으로 연장될 수 있다. 예를 들어, 제1 패턴(140)은 제1 서브 화소(SP1)와 제2 서브 화소(SP2) 사이, 제1 서브 화소(SP1)와 제3 서브 화소(SP3) 사이에서 열 방향으로 연장될 수 있다. 그리고, 제1 패턴(140)은 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이 또는 제1 서브 화소(SP1)와 제1 서브 화소(SP1) 사이에서는 행 방향으로 연장될 수 있다.
도 3a를 참조하면, 제1 패턴(140)의 열 방향으로 연장된 부분은 고전위 전원 배선(PL)과 중첩하고, 제1 패턴(140)의 행 방향으로 연장된 부분은 적어도 일부가 직류 배선인 초기화 신호 배선(IL)에 중첩하도록 배치된 것으로 도시하였으나, 복수의 서브 화소(SP) 사이에서 제1 패턴(140)이 배치되는 위치는 설계에 따라 다양하게 변경될 수 있으며, 이에 제한되지 않는다.
한편, 도 3a에서는 모든 복수의 서브 화소(SP) 사이에 제1 패턴(140)이 배치된 것으로 도시하였으나, 이에, 제한되지 않고, 제1 패턴(140)은 복수의 서브 화소(SP) 중 동일한 색상의 광을 발광하는 서브 화소(SP)의 사이에는 배치되지 않을 수도 있다. 예를 들어, 제1 서브 화소(SP1)와 인접한 다른 제1 서브 화소(SP1)의 사이에는 제1 패턴(140)이 배치되지 않을 수 있다.
복수의 서브 화소(SP) 사이에서 제1 패턴(140)에 의해 복수의 발광 소자(120)로부터의 누설 전류를 최소화할 수 있으며, 이에 대하여 도 3b를 참조하여 보다 상세히 설명하기로 한다.
도 3b를 참조하면, 기판(110)은 표시 장치(100)의 다른 구성 요소를 지지하기 위한 지지 부재로, 절연 물질로 이루어질 수 있다. 예를 들어, 기판(110)은 유리 또는 수지 등으로 이루어질 수 있다. 또한, 기판(110)은 고분자 또는 폴리이미드(Polyimide, PI) 등과 같은 플라스틱을 포함하여 이루어질 수도 있고, 플렉서빌리티(flexibility)를 갖는 물질로 이루어질 수도 있다.
기판(110) 상에 버퍼층(111)이 배치된다. 버퍼층(111)은 기판(110)을 통한 수분 또는 불순물의 침투를 저감할 수 있다. 버퍼층(111)은 예를 들어, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. 다만, 버퍼층(111)은 기판(110)의 종류나 트랜지스터의 종류에 따라 생략될 수도 있으며, 이에 제한되지 않는다.
버퍼층(111) 상에 제5 트랜지스터(T5)가 배치된다. 제5 트랜지스터(T5)는 액티브층(ACT), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.
액티브층(ACT)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘 등과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다. 예를 들어, 액티브층(ACT)이 산화물 반도체로 형성된 경우, 액티브층(ACT)은 채널 영역, 소스 영역 및 드레인 영역으로 이루어지고, 소스 영역 및 드레인 영역은 도체화된 영역일 수 있으나, 이에 제한되지 않는다.
액티브층(ACT) 상에 게이트 절연층(112)이 배치된다. 게이트 절연층(112)은 액티브층(ACT)과 게이트 전극(GE)을 절연시키기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
게이트 절연층(112) 상에 게이트 전극(GE)이 배치된다. 게이트 전극(GE)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
게이트 전극(GE) 상에 층간 절연층(113)이 배치된다. 층간 절연층(113)에는 소스 전극(SE) 및 드레인 전극(DE) 각각이 액티브층(ACT)에 접속하기 위한 컨택홀이 형성된다. 층간 절연층(113)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
층간 절연층(113) 상에 소스 전극(SE) 및 드레인 전극(DE)이 배치된다. 서로 이격되어 배치된 소스 전극(SE) 및 드레인 전극(DE)은 액티브층(ACT)과 전기적으로 연결될 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
층간 절연층(113) 상에 고전위 전원 배선(PL) 및 데이터 배선(DL)이 배치된다. 고전위 전원 배선(PL) 및 데이터 배선(DL)은 소스 전극(SE) 및 드레인 전극(DE)과 동일 층에 배치되어, 동일한 도전성 물질로 이루어질 수 있으나, 이에 제한되지 않는다. 예를 들어, 고전위 전원 배선(PL) 및 데이터 배선(DL)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
고전위 전원 배선(PL), 데이터 배선(DL), 소스 전극(SE) 및 드레인 전극(DE) 상에 패시베이션층(114)이 배치된다. 패시베이션층(114)은 패시베이션층(114) 하부의 구성을 보호하기 위한 절연층이다. 예를 들어, 패시베이션층(114)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. 또한, 패시베이션층(114)은 실시예에 따라 생략될 수도 있다.
패시베이션층(114) 상에 평탄화층(115)이 배치된다. 평탄화층(115)은 기판(110)의 상부를 평탄화하는 절연층이다. 평탄화층(115)은 유기 물질로 이루어질 수 있고, 예를 들어, 폴리이미드(Polyimide) 또는 포토아크릴(Photo Acryl)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
평탄화층(115) 상에서 복수의 서브 화소(SP) 각각에 복수의 발광 소자(120)가 배치된다. 발광 소자(120)는 애노드(121), 유기층(122) 및 캐소드(123)를 포함한다.
평탄화층(115) 상에 애노드(121)가 배치된다. 애노드(121)는 화소 회로의 트랜지스터, 예를 들어, 제2 트랜지스터(T2) 및 제5 트랜지스터(T5)와 전기적으로 연결되어, 구동 전류를 공급받을 수 있다. 애노드(121)는 유기층(122)에 정공을 공급하므로, 일함수가 높은 도전성 물질로 이루어질 수 있다. 애노드(121)는 예를 들어, 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zin Oxide, IZO) 등과 같은 투명 도전성 물질로 형성될 수 있으나, 이에 제한되지 않는다.
한편, 표시 장치(100)는 탑 에미션(Top Emission) 또는 바텀 에미션(Bottom Emission) 방식으로 구현될 수 있다. 탑 에미션 방식인 경우, 유기층(122)으로부터 발광된 광이 애노드(121)에 반사되어 상부 방향, 즉, 캐소드(123) 측을 향하도록, 애노드(121)의 하부에 반사 효율이 우수한 금속 물질, 예를 들어, 알루미늄(Al) 또는 은(Ag)과 같은 물질로 이루어진 반사층이 추가될 수 있다. 반대로, 표시 장치(100)가 바텀 에미션 방식인 경우, 애노드(121)는 투명 도전성 물질로만 이루어질 수 있다. 이하에서는 본 발명의 일 실시예에 따른 표시 장치(100)가 탑 에미션 방식인 것으로 가정하여 설명하기로 한다.
애노드(121) 및 평탄화층(115) 상에 뱅크(116)가 배치된다. 뱅크(116)는 복수의 서브 화소(SP)를 구분하기 위해, 복수의 서브 화소(SP) 사이에 배치된 절연층이다. 뱅크(116)는 애노드(121)의 일부를 노출시키는 개구부를 포함한다. 뱅크(116)는 애노드(121)의 끝단 또는 가장자리 부분을 덮도록 배치된 유기 절연 물질일 수 있다. 뱅크(116)는 예를 들어, 폴리이미드(polyimide), 아크릴(acryl) 또는 벤조사이클로부텐(benzocyclobutene, BCB)계 수지로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
도 3a를 참조하면, 뱅크(116) 상에 스페이서(130)가 배치된다. 스페이서(130)는 발광 소자(120)를 형성할 때, 증착 마스크와 일정 거리를 유지하기 위해 뱅크(116) 상에 배치된다. 스페이서(130)에 의해 증착 마스크와 스페이서(130) 아래의 뱅크(116) 및 애노드(121)는 증착 마스크와 일정 거리를 유지할 수 있고, 접촉으로 인한 손상을 방지할 수 있다. 이때, 복수의 스페이서(130)는 증착 마스크와 접촉하는 면적을 최소화하도록, 상부로 갈수록 폭이 좁아지는 형태, 예를 들어, 테이퍼 형상으로 이루어질 수 있다.
애노드(121), 뱅크(116) 및 스페이서(130) 상에 유기층(122)이 배치된다. 유기층(122)은 발광층 및 공통층을 포함한다. 발광층은 특정 색상의 광을 발광하기 위한 유기층으로, 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3) 각각에 서로 다른 발광층이 배치될 수도 있고, 복수의 서브 화소(SP) 전체에 동일한 발광층이 배치될 수도 있다. 예를 들어, 복수의 서브 화소(SP) 각각에 서로 다른 발광층이 배치된 경우, 제1 서브 화소(SP1)에 청색 발광층이 배치되고, 제2 서브 화소(SP2)에 녹색 발광층이 배치되며, 제3 서브 화소(SP3)에는 적색 발광층이 배치될 수 있다. 또한, 복수의 서브 화소(SP)의 발광층은 서로 연결되어 복수의 서브 화소(SP)에 걸쳐 하나의 층으로 형성될 수 있고, 예를 들어, 복수의 서브 화소(SP) 전체에 발광층이 배치되고, 발광층으로부터의 광은 별도의 광변환층, 컬러 필터 등을 통해 다양한 색상의 광으로 변환될 수도 있다.
또한, 하나의 서브 화소(SP)에 동일한 색상의 광을 발광하는 발광층이 복수 개 적층될 수 있다. 예를 들어, 제1 서브 화소(SP1)에 2개의 청색 발광층이 적층되고, 제2 서브 화소(SP2)에 2개의 녹색 발광층이 적층되며, 제3 서브 화소(SP3)에는 2개의 적색 발광층이 배치될 수 있다. 이 경우, 복수의 발광층 각각의 사이에 전하 생성층(Charge Generation Layer, CGL)이 배치되어, 복수의 발광층 각각으로 전자 또는 정공을 원활하게 공급할 수 있다. 즉, 2개의 청색 발광층 사이, 2개의 녹색 발광층 사이, 2개의 적색 발광층 사이에 전하 생성층이 배치될 수 있다.
또한, 하나의 서브 화소(SP)에 서로 다른 색상의 광을 발광하는 발광층이 복수 개 적층될 수도 있다. 예를 들어, 복수의 서브 화소(SP) 모두에 청색 발광층 및 황색-녹색 발광층이 적층되어, 복수의 서브 화소(SP) 모두에서 백색 광을 구현할 수도 있다. 이 경우, 청색 발광층과 황색-녹색 발광층 사이에 전하 생성층이 배치될 수 있다.
공통층은 발광층의 발광 효율을 개선하기 위해 배치되는 유기층(122)이다. 공통층은 복수의 서브 화소(SP)에 걸쳐 하나의 층으로 형성될 수 있다. 즉, 복수의 서브 화소(SP) 각각의 공통층은 서로 연결되어 일체로 이루어질 수 있다. 공통층은 상술한 전하 생성층이나 정공 주입층, 정공 수송층, 전자 수송층, 전자 주입층 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.
유기층(122) 상에 캐소드(123)가 배치된다. 캐소드(123)는 유기층(122)에 전자를 공급하므로, 일함수가 낮은 도전성 물질로 이루어질 수 있다. 캐소드(123)는 복수의 서브 화소(SP)에 걸쳐 하나의 층으로 형성될 수 있다. 즉, 복수의 서브 화소(SP) 각각의 캐소드(123)는 서로 연결되어 일체로 이루어질 수 있다. 캐소드(123)는 예를 들어, 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zin Oxide, IZO) 등과 같은 투명 도전성 물질 또는 MgAg와 같은 금속 합금이나 이테르븀(Yb) 합금 등으로 형성될 수 있고, 금속 도핑층이 더 포함될 수도 있으며, 이에 제한되지 않는다. 한편, 도면에 도시되지는 않았으나, 캐소드(123)는 저전위 전원 배선과 전기적으로 연결되어 저전위 전원 신호(EVSS)를 공급받을 수 있다.
뱅크(116)에 제1 패턴(140)이 배치된다. 제1 패턴(140)은 복수의 서브 화소(SP) 사이의 뱅크(116)에 형성된 트렌치(trench)일 수 있다. 제1 패턴(140)은 뱅크(116)에 형성된 트렌치일 수 있다. 제1 패턴(140)은 뱅크(116)의 상면과 상이한 높이에 최상부 또는 최저부를 가질 수 있다. 제1 패턴(140)은 뱅크(116)의 상면으로부터 연장된 복수의 경사면을 가지는 트렌치 형상일 수 있다. 다만, 제1 패턴(140)은 뱅크(116)에서부터 뱅크(116) 아래의 평탄화층(115)까지 형성될 수도 있으며, 이에 제한되지 않는다. 그리고 도 3b에서는 제1 패턴(140)이 트렌치인 것으로 도시하였으나, 제1 패턴(140)은 다양한 형상으로 이루어질 수 있고, 이에 제한되지 않는다.
제1 패턴(140)에 의해 유기층(122)이 단차를 가질 수 있다. 도 3b에 도시된 바와 같이 뱅크(116)에 트렌치 형상의 제1 패턴(140)이 형성됨에 따라, 유기층(122)은 제1 패턴(140)이 아닌 뱅크(116) 상에 배치된 부분과 제1 패턴(140)에 배치된 부분의 높이 차이가 발생하여, 유기층(122)은 단차를 가질 수 있다.
제2 패턴(150)은 캐소드(123)의 단차가 유기층(122)의 단차보다 작도록 유기층(122)과 캐소드(123)의 사이에 배치될 수 있다. 구체적으로, 제2 패턴(150)은 뱅크(116)에 배치된 제1 패턴(140)에서 유기층(122)과 캐소드(123) 사이에 배치될 수 있다. 이에, 제1 패턴(140)에서 캐소드(123)는 유기층(122) 상에 배치되므로, 뱅크(116) 상에서의 캐소드(123)의 단차가 유기층(122)의 단차보다 작을 수 있다.
제2 패턴(150)은 제1 패턴(140)의 복수의 경사면 사이에 배치될 수 있다. 이때, 제2 패턴(150)은 뱅크(116)의 상에서 제1 패턴(140)과 대응되는 형상으로 배치될 수 있다. 이에, 제2 패턴(150)은 유기층(122)과 캐소드(123)의 사이에 삽입되어, 유기층(122)과 캐소드(123)를 부분적으로 서로 이격시키도록 구성될 수 있다.
제2 패턴(150)의 상면의 높이는 유기층(122)의 최상부의 높이보다 낮을 수 있다. 즉, 제2 패턴(150)은 트렌치 형상의 제1 패턴(140)을 완전히 충진하지 않고, 일부만 충진할 수 있다. 이에, 뱅크(116) 상에서 캐소드(123)가 평탄화되지 못하고 유기층(122)의 단차보다 작은 단차를 가질 수 있다.
제2 패턴(150)은 유기층(122)과 캐소드(123) 사이에 배치되므로, 제2 패턴(150)이 배치된 영역으로 누설 전류가 흐를 수도 있다. 이에, 제2 패턴(150)은 제2 패턴(150)과 인접한 유기층(122), 예를 들어, 전자 수송층으로부터 전자가 주입되는 것을 방지하기 위한 LUMO 레벨을 가질 수 있다. 구체적으로, 제2 패턴(150)의 LUMO 레벨은 전자 수송층의 LUMO 레벨보다 적어도 0.3eV 이상 높은 물질로 이루어질 수 있다.
또한, 제2 패턴(150)은 전하 이동도(carrier mobility)가 10-5 ㎠/Vs 이하인 물질로 이루어질 수 있다. 이에, 제2 패턴(150)에서 전하가 이동하기 어려워지며, 전자 수송층으로부터 전자가 주입되는 것을 방지할 수 있고, 누설 전류가 흐르는 것을 방지할 수 있다.
한편, 제2 패턴(150)은 열 증착이 가능하며, 증착 온도는 0℃ 내지 500℃ 인 물질로 이루어질 수 있다. 이에, 복수의 발광 소자(120)를 기판(110)에 증착시키는 과정이 모두 동일 챔버 내에서 이루어질 수 있다. 이에, 제2 패턴(150)을 코팅 공정 등과 같이 챔버 외부에서 형성하는 경우와 비교하여 제조 공정 중 발광 소자(120)를 진공 챔버의 외부에 노출시키지 않을 수 있으며, 제조 비용 및 제조 시간이 증가하는 것을 방지할 수 있다.
구체적으로, 복수의 발광 소자(120)는 진공 챔버 내에서 발광 소자(120)의 각 층을 이루는 물질들을 기판(110)에 증착시켜 제조할 수 있다. 이때, 제2 패턴(150)은 발광 소자(120)의 유기층(122)과 캐소드(123)의 사이에 배치되므로, 제2 패턴(150)이 증착으로 형성할 수 없는 물질일 경우, 예를 들어, 애노드 및 유기층(122)이 증착된 기판(110)을 진공 챔버 외부로 꺼낸 후, 코팅 등의 방법으로 제2 패턴(150)을 형성할 수 있으나, 이때, 진공 챔버 외부로 노출된 발광 소자(120)가 대기와 반응하며 품질이 저하될 수 있다. 따라서, 제2 패턴(150)은 열 증착이 가능한 물질로 이루어짐으로써, 복수의 발광 소자(120)를 기판(110)에 증착시키는 과정이 모두 동일 챔버 내에서 이루어질 수 있다. 이에, 제조 공정 중 발광 소자(120)를 진공 챔버의 외부에 노출시키지 않을 수 있으므로, 발광 소자(120)의 품질이 저하되는 것을 방지할 수 있다.
또한, 제2 패턴(150)을 코팅 공정 등과 같은 다른 공정으로 형성하는 경우 추가적인 제조 장치가 필요하게 되므로, 복수의 발광 소자(120)를 제조하기 위한 비용 및 시간이 증가하게 되는 문제가 발생할 수 있다. 이에, 제2 패턴(150)을 복수의 발광소자와 함께 동일한 챔버 내에서 증착으로 형성시킴으로써, 발광 소자(120)를 제조하기 위한 추가적인 비용 및 시간이 소모되는 것을 방지할 수 있다.
이때, 제2 패턴(150)은, 예를 들어, 아릴렌디아민(arylenediamine) 유도체, 트리아민(triamine) 유도체, CBP(4,4'-bis(carbazol-9-yl)biphenyl), BCP(2,9-Dimethyl-4,7-diphenyl-1,10-phenanthroline), Alq3(tris(8-hydroxyquinolino)aluminum), TPBI(2,2',2-(1,3,5-benzinetriyl)-tris(1-phenyl-1-H-benzimidazole), PBD(2-(4-biphenyl)-5-(4-tertbutylphenyl)-1,3,4oxadiazole), DTBT(Dithienylbenzothiadiazole), 피라졸린(pyrazoline) 및 카바졸(carbazole) 중 어느 하나의 물질로 이루어질 수 있다.
도 3a 및 도 3b를 참조하면, 뱅크(116) 상에는 하나의 제1 패턴(140) 및 제2 패턴(150)만이 배치된 것으로 도시되었으나, 제1 패턴(140) 및 제2 패턴(150)은 뱅크(116) 상에 복수로 배치될 수도 있으며, 이에, 제한되지 않는다.
한편, 복수의 발광 소자(120)의 공통층은 복수의 서브 화소(SP) 전체에 걸쳐 하나의 층으로 형성된다. 이때, 복수의 서브 화소(SP)의 발광 소자(120)가 공통층을 공유하는 구조로 형성됨에 따라, 특정 서브 화소(SP)의 발광 소자(120)를 발광시킬 때 이웃한 서브 화소(SP)의 발광 소자(120)로 전류가 흐르는 현상, 즉 전류 누설 현상이 발생할 수 있다. 전류 누설 현상은 의도치 않은 다른 서브 화소(SP)의 발광 소자(120)가 발광하게 되어, 복수의 서브 화소(SP) 간의 혼색을 유발하고 소비 전력을 증가시킬 수 있다. 또한, 누설 전류에 의해 색 이상 및 얼룩 등이 시인되어 표시 품질이 저하될 수 있다. 예를 들어, 복수의 서브 화소(SP) 중 제1 서브 화소(SP1)만 발광하는 경우, 제1 서브 화소(SP1)의 발광 소자(120)를 구동하기 위해 공급된 전류 중 일부가 공통층을 통해 인접한 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)로 누설될 수 있다.
그리고 복수의 서브 화소(SP) 별로 분리되어 배치된 발광층은 서로 상이한 턴-온 전압을 갖는다. 예를 들어, 청색 발광층이 배치된 제1 서브 화소(SP1)를 구동하기 위한 턴-온 전압이 가장 크고, 적색 발광층이 배치된 제3 서브 화소(SP3)를 구동하기 위한 턴-온 전압은 가장 작을 수 있다. 그리고 턴-온 전압이 가장 큰 제1 서브 화소(SP1)보다 턴-온 전압이 작은 제2 서브 화소(SP2) 또는 제3 서브 화소(SP3)에서 전류가 흐를 수 있는 장벽이 낮으므로, 공통층을 통해 누설된 전류는 턴-온 전압이 큰 제1 서브 화소(SP1)에서 턴-온 전압이 작은 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)로 쉽게 흐를 수 있고, 제1 서브 화소(SP1) 구동 시 턴-온 전압이 작은 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)가 함께 발광할 수 있다.
특히, 저계조 구동 시, 구동되는 서브 화소(SP)에서 발광된 광의 휘도가 낮아, 이웃한 서브 화소(SP)에서 발광된 광이 보다 쉽게 인지될 수 있다. 즉, 저계조 구동 시, 누설 전류로 인한 색 이상 및 얼룩 불량이 더욱 쉽게 인지될 수 있어 표시 품질 저하가 심각하게 발생할 수 있다. 또한, 저계조의 백색 광을 표시할 때, 공통층을 통해 가장 낮은 턴-온 전압을 갖는 제3 서브 화소(SP3)에서 가장 먼저 광을 발광하므로, 순수한 백색이 아닌 붉은 빛을 갖는 백색이 표시되는 레디쉬(redish) 현상이 발생할 수도 있다.
이에, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 복수의 제1 패턴(140)을 배치하여 발광 소자(120)의 공통층을 통한 누설 전류가 최소화될 수 있다. 먼저, 복수의 제1 패턴(140)이 형성된 뱅크(116) 상에 복수의 발광 소자(120)의 유기층(122) 및 캐소드(123)가 배치되므로, 제1 패턴(140)에도 유기층(122) 및 캐소드(123)가 배치될 수 있다. 제1 패턴(140)을 따라 유기층(122) 및 캐소드(123)가 증착되므로, 누설 전류가 흐르는 경로의 길이를 증가시킬 수 있다. 누설 전류의 경로가 되는 유기층(122)의 공통층이 제1 패턴(140) 및 뱅크(116)를 따라 형성되므로, 유기층(122)은 단차를 갖게 되어 공통층의 길이가 늘어날 수 있고, 누설 전류의 경로의 길이가 증가할 수 있다. 따라서, 누설 전류가 흐르는 경로인 유기층(122)의 길이가 트렌치인 제1 패턴(140)에 의해 늘어나 유기층(122)의 저항이 증가할 수 있고, 누설 전류가 인접한 서브 화소(SP)의 발광 소자(120)로 흐르는 것이 저감될 수 있다.
다만, 제1 패턴(140)을 따라 형성되는 캐소드(123) 또한 유기층(122)의 공통층과 함께 길이가 늘어날 수 있다. 이에, 캐소드(123)의 저항 또한 증가하며, 소비 전력을 증가시키는 문제점이 발생할 수 있다.
이에, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 트렌치인 제1 패턴(140)에 제2 패턴(150)을 배치하여, 캐소드(123)의 저항이 증가하며 소비 전력이 증가하는 것을 방지할 수 있다. 구체적으로, 도 3b를 참조하면, 제2 패턴(150)은 트렌치인 제1 패턴(140)에 의해 형성된 단차 부분에 배치될 수 있고, 유기층(122)과 캐소드(123)의 사이에 배치될 수 있다. 이에, 유기층(122)은 제1 패턴(140)에 의해 단차를 갖게 되어 길이가 증가된 상태를 유지할 수 있고, 캐소드(123)는 제2 패턴(150)에 의해 유기층(122)의 단차보다 작은 단차를 가질 수 있다. 이에, 본 발명의 일 실시예에 따른 표시 장치(100)는 트렌치인 제1 패턴(140)에 제2 패턴(150)을 배치하여, 누설 전류를 최소화함과 동시에 캐소드(123)의 저항 및 소비 전력이 증가하는 것을 최소화할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 표시 장치의 단면도이다. 도 4에서는 설명의 편의를 위해 화소 회로의 복수의 트랜지스터(T1, T2, T3, T4, T5, T6) 및 커패시터(Cst) 중 제5 트랜지스터(T5)만을 도시하였다. 도 4의 표시 장치(400)는 도 1 내지 3b의 표시 장치(100)와 비교하여, 발광 소자(420) 및 제2 패턴(450)만이 상이할 뿐, 다른 구성은 실질적으로 동일하므로, 중복 설명은 생략한다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 표시 장치(400)에서는 트렌치인 제1 패턴(140)에 배치된 제2 패턴(450)의 상면의 높이가 유기층(122)의 최상부의 높이와 동일할 수 있다. 즉, 제2 패턴(450)은 트렌치 형상의 제1 패턴(140)을 완전히 충진할 수 있다. 이에, 뱅크(116) 상에서 캐소드(423)가 평탄화될 수 있고 단차가 없는 평탄한 형상을 가질 수 있다.
본 발명의 다른 실시예에 따른 표시 장치(400)에서는 뱅크(116) 상에 제1 패턴(140)을 배치하여 발광 소자(420)의 공통층을 통한 누설 전류가 최소화될 수 있고, 제1 패턴(140)에 의해 캐소드(423)의 저항이 증가하며 소비 전력이 증가하는 것을 방지할 수 있다. 구체적으로, 도 4를 참조하면, 제2 패턴(450)은 트렌치인 제1 패턴(140)에 의해 형성된 단차 부분에 배치될 수 있고, 유기층(122)과 캐소드(423)의 사이에 배치될 수 있다. 이에, 유기층(122)은 제1 패턴(140)에 의해 단차를 갖게 되어 길이가 증가된 상태를 유지한 반면, 캐소드(423)는 제2 패턴(450)에 의해 유기층(122)의 단차가 상쇄되어 단차가 없는 평탄한 형상을 가질 수 있다. 이에, 본 발명의 다른 실시예에 따른 표시 장치(400)에서는 트렌치인 제1 패턴(140)에 제2 패턴(450)을 배치하여, 누설 전류를 최소화함과 동시에 캐소드(423)의 저항 및 소비 전력이 증가하는 것을 최소화할 수 있다.
도 5a는 본 발명의 또 다른 실시예에 따른 표시 장치의 확대 평면도이다. 도 5b는 도 5a의 Vb-Vb'에 따른 단면도이다. 도 5a에서는 설명의 편의를 위해 제2 패턴(550)은 도시하지 않았고, 발광 소자(520)의 구성 중에서는 애노드(121)만을 도시하였다. 그리고 도 5b에서는 설명의 편의를 위해 화소 회로의 복수의 트랜지스터(T1, T2, T3, T4, T5, T6) 및 커패시터(Cst) 중 제5 트랜지스터(T5)만을 도시하였다. 도 5a 및 도 5b의 표시 장치(500)는 도 1 내지 3b의 표시 장치(100)와 비교하여, 발광 소자(520), 제1 패턴(540) 및 제2 패턴(550)만이 상이할 뿐, 다른 구성은 실질적으로 동일하므로, 중복 설명은 생략한다.
도 5a 및 도 5b를 참조하면, 제1 패턴(540)은 뱅크(116) 상에 배치된 역테이퍼 형상일 수 있다. 즉, 제1 패턴(540)은 뱅크(116) 상에 배치되며, 상면보다 하면이 작은 역테이퍼 형상을 가질 수 있다.
그리고, 제2 패턴(550)은 뱅크(116) 상에서 제1 패턴(540)을 둘러싸도록 배치될 수 있다. 즉, 제2 패턴(550)은 뱅크(116) 상에서 제1 패턴(540)의 측면 형상과 대응되는 형상으로 배치될 수 있다.
이에, 제1 패턴(540)을 따라 형성되는 유기층(522)은 단차를 가질 수 있고, 유기층(522)의 저항이 증가하며 누설 전류가 인접한 서브 화소(SP)의 발광 소자(520)로 흐르는 것이 저감될 수 있다.
구체적으로, 제1 패턴(540)이 형성된 뱅크(116) 상에 복수의 발광 소자(520)의 유기층(522) 및 캐소드(523)가 배치되므로, 제1 패턴(540)에도 유기층(522) 및 캐소드(523)가 배치될 수 있다. 제1 패턴(540)을 따라 유기층(522) 및 캐소드(523)가 증착되므로, 누설 전류가 흐르는 경로의 길이를 증가시킬 수 있다. 누설 전류의 경로가 되는 유기층(522)의 공통층이 제1 패턴(540) 및 뱅크(116)를 따라 형성되므로, 유기층(522)은 단차를 갖게 되어 공통층의 길이가 늘어날 수 있고, 누설 전류의 경로의 길이가 증가할 수 있다. 따라서, 누설 전류가 흐르는 경로인 유기층(522)의 길이가 뱅크(116) 상에 배치된 역테이퍼드 형상인 제1 패턴(540)에 의해 늘어나 유기층(522)의 저항이 증가할 수 있다. 따라서, 누설 전류가 인접한 서브 화소(SP)의 발광 소자(520)로 흐르는 것이 저감될 수 있다.
한편, 역테이퍼 형상인 제1 패턴(540) 상에 유기층(522)을 형성하는 경우, 음영 효과(shadow effect)에 의해 제1 패턴(540) 하측 부분에는 유기층(522)이 증착되기 어려울 수 있다. 그러므로, 상대적으로 폭이 넓은 제1 패턴(540)의 상측 부분에 의해 제1 패턴(540) 하측 부분이 가려져, 제1 패턴(540) 하부에는 유기층(522)이 증착되기 어려우므로, 제1 패턴(540)에서 유기층(522)은 작은 두께를 가지거나 유기층(522)이 단선될 수 있다. 따라서, 유기층(522)은 복수의 제2 패턴(550)에 인접할수록 저항이 증가할 수 있고, 누설 전류가 인접한 서브 화소(SP)의 발광 소자(520)로 흐르는 것이 저감될 수 있다.
도 5b를 참조하면, 제2 패턴(550)은 뱅크(116) 상에서 제1 패턴(540)을 둘러싸도록 배치될 수 있다. 즉, 제2 패턴(550)은 뱅크(116) 상에서 제1 패턴(540)의 측면 형상과 대응되는 형상으로 배치될 수 있다. 제2 패턴(550)은 뱅크(116) 상에서 유기층(522)과 캐소드(523)의 사이에 배치될 수 있다. 이에, 뱅크(116) 상에서 캐소드(523)는 제2 패턴(550) 상에 배치되므로, 뱅크(116) 상에서의 캐소드(523)의 단차가 유기층(522)의 단차보다 작을 수 있다.
제2 패턴(550)의 상면의 높이는 유기층(522)의 최상부의 높이보다 낮을 수 있다. 즉, 제2 패턴(550)은 뱅크(116) 상에서 역테이퍼 형상의 제1 패턴(540)의 측면을 완전히 둘러싸지 않고, 일부만 둘러싸도록 배치할 수 있다. 이에, 뱅크(116) 상에서 캐소드(523)가 평탄화되지 못하고 유기층(522)의 단차보다 작은 단차를 가질 수 있다.
본 발명의 또 다른 실시예에 따른 표시 장치(500)에서는 뱅크(116) 상에 제1 패턴(540)을 배치하여 발광 소자(520)의 공통층을 통한 누설 전류가 최소화될 수 있고, 역테이퍼 형상의 제1 패턴(540)을 둘러싸도록 제2 패턴(550)을 배치하여, 캐소드(523)의 저항이 증가하며 소비 전력이 증가하는 것을 방지할 수 있다. 구체적으로, 도 5a 및 도 5b를 참조하면, 제2 패턴(550)은 역테이퍼 형상인 제1 패턴(540)을 둘러싸며 배치될 수 있고, 유기층(522)과 캐소드(523)의 사이에 배치될 수 있다. 이에, 유기층(522)은 제1 패턴(540)에 의해 단차를 갖게 되어 길이가 증가된 상태를 유지할 수 있고, 캐소드(523)는 제2 패턴(550)에 의해 유기층(522)의 단차보다 작은 단차를 가질 수 있다. 이에, 본 발명의 일 실시예에 따른 표시 장치(500)는 역테이퍼 형상의 제1 패턴(540)을 둘러싸도록 제2 패턴(550)을 배치하여, 누설 전류를 최소화함과 동시에 캐소드(523)의 저항 및 소비 전력이 증가하는 것을 최소화할 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 표시 장치의 단면도이다. 도 6에서는 설명의 편의를 위해 화소 회로의 복수의 트랜지스터(T1, T2, T3, T4, T5, T6) 및 커패시터(Cst) 중 제5 트랜지스터(T5)만을 도시하였다. 도 6의 표시 장치(600)는 도 5a 및 도 5b의 표시 장치(500)와 비교하여 캐소드(623) 및 제2 패턴(650)만이 상이할 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.
도 6을 참조하면, 본 발명의 또 다른 실시예에 따른 표시 장치(600)에서는 역테이퍼 형상인 제1 패턴(540)을 둘러싸는 제2 패턴(650)의 상면의 높이가 유기층(522)의 최상부의 높이와 동일할 수 있다. 즉, 제2 패턴(650)은 뱅크(116) 상에서 역테이퍼 형상의 제1 패턴(540)의 측면을 완전히 둘러싸도록 배치될 수 있다. 이에, 뱅크(116) 상에서 캐소드(623)가 평탄화될 수 있고 단차가 없는 평탄한 형상을 가질 수 있다.
이에, 본 발명의 또 다른 실시예에 따른 표시 장치(600)에서는 뱅크(116) 상에 제1 패턴(540)을 배치하여 발광 소자(620)의 공통층을 통한 누설 전류가 최소화될 수 있고, 역테이퍼 형상의 제1 패턴(540)을 둘러싸도록 제2 패턴(650)을 배치하여, 캐소드(623)의 저항이 증가하며 소비 전력이 증가하는 것을 방지할 수 있다. 구체적으로, 도 6을 참조하면, 제2 패턴(650)은 역테이퍼 형상인 제1 패턴(540)을 둘러싸도록 배치될 수 있고, 유기층(522)과 캐소드(623)의 사이에 배치될 수 있다. 이에, 유기층(522)은 제1 패턴(540)에 의해 단차를 갖게 되어 길이가 증가된 상태를 유지한 반면, 캐소드(623)는 제2 패턴(650)에 의해 유기층(522)의 단차가 상쇄되어 단차가 없는 평탄한 형상을 가질 수 있다. 이에, 본 발명의 또 다른 실시예에 따른 표시 장치(600)에서는 역테이퍼 형상의 제1 패턴(540)을 둘러싸도록 제2 패턴(650)을 배치하여, 누설 전류를 최소화함과 동시에 캐소드(623)의 저항 및 소비 전력이 증가하는 것을 최소화할 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 표시 장치의 확대 평면도이다. 도 7에서는 설명의 편의를 위해 제2 패턴은 도시하지 않았다. 도 7의 표시 장치(1300)는 도 1 내지 및 도 3b의 표시 장치(100)와 비교하여 복수의 서브 화소(SP), 복수의 배선, 제1 패턴(740)만이 상이할 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.
도 7을 참조하면, 복수의 서브 화소(SP)는 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)를 포함한다.
복수의 제1 서브 화소(SP1)와 복수의 제3 서브 화소(SP3)는 동일한 열 또는 동일한 행에서 교대로 배치될 수 있다. 예를 들어, 동일한 열에서 제1 서브 화소(SP1)와 제3 서브 화소(SP3)는 교대로 배치되고, 동일한 행에서 제1 서브 화소(SP1)와 제3 서브 화소(SP3)는 교대로 배치될 수 있다.
복수의 제2 서브 화소(SP2)는 복수의 제1 서브 화소(SP1) 및 복수의 제3 서브 화소(SP3)와 서로 다른 열 및 서로 다른 행에 배치된다. 예를 들어, 하나의 행에 복수의 제2 서브 화소(SP2)가 배치되고, 하나의 행에 이웃한 행에 복수의 제1 서브 화소(SP1)와 복수의 제3 서브 화소(SP3)가 교대로 배치될 수 있다. 하나의 열에 복수의 제2 서브 화소(SP2)가 배치되고, 하나의 열에 이웃한 열에 복수의 제1 서브 화소(SP1)와 복수의 제3 서브 화소(SP3)가 교대로 배치될 수 있다. 복수의 제1 서브 화소(SP1)와 제2 서브 화소(SP2)는 대각선 방향으로 마주하고, 복수의 제3 서브 화소(SP3)와 제2 서브 화소(SP2) 또한 대각선 방향으로 마주할 수 있다. 따라서, 복수의 서브 화소(SP)는 격자 형상으로 배치될 수 있다.
다만, 도 7에서는 복수의 제1 서브 화소(SP1) 및 복수의 제3 서브 화소(SP3)가 동일 열 및 동일 행에 배치되고, 복수의 제2 서브 화소(SP2)는 복수의 제1 서브 화소(SP1) 및 복수의 제3 서브 화소(SP3)와는 다른 열 및 다른 행에 배치된 것으로 도시하였으나, 복수의 서브 화소(SP)의 배치는 이에 제한되지 않는다.
복수의 서브 화소(SP) 각각의 사이에서 열 방향으로 연장된 복수의 고전위 전원 배선(PL)이 배치된다. 고전위 전원 배선(PL)은 복수의 제2 서브 화소(SP2)가 배치된 열과 복수의 제1 서브 화소(SP1) 및 복수의 제3 서브 화소(SP3)가 배치된 열 사이에 배치될 수 있다. 예를 들어, 고전위 전원 배선(PL)은 복수의 제2 서브 화소(SP2)의 양측이자, 복수의 제1 서브 화소(SP1) 및 복수의 제3 서브 화소(SP3) 양측에 배치될 수 있다.
복수의 고전위 전원 배선(PL) 각각의 사이에서 열 방향으로 연장된 복수의 데이터 배선(DL)이 배치된다. 즉, 복수의 고전위 전원 배선(PL)과 복수의 데이터 배선(DL)은 교대로 배치될 수 있다. 복수의 데이터 배선(DL) 중 일부는 동일한 열에 배치된 복수의 제2 서브 화소(SP2)에 중첩하도록 배치되고, 복수의 데이터 배선(DL) 중 다른 일부는 동일한 열에 배치된 복수의 제1 서브 화소(SP1) 및 복수의 제3 서브 화소(SP3)에 중첩하도록 배치될 수 있다.
복수의 서브 화소(SP) 각각의 사이에서 행 방향으로 연장된 복수의 초기화 신호 배선(IL)이 배치된다. 초기화 신호 배선(IL)은 복수의 제2 서브 화소(SP2)가 배치된 행과 복수의 제1 서브 화소(SP1) 및 복수의 제3 서브 화소(SP3)가 배치된 행 사이에 배치될 수 있다. 예를 들어, 초기화 신호 배선(IL)은 복수의 제2 서브 화소(SP2)의 양측이자, 복수의 제1 서브 화소(SP1) 및 복수의 제3 서브 화소(SP3) 양측에 배치될 수 있다.
복수의 초기화 신호 배선(IL) 각각의 사이에서 행 방향으로 연장된 복수의 스캔 배선(SL) 및 복수의 발광 제어 신호 배선(EL)이 배치된다. 예를 들어, 복수의 스캔 배선(SL) 중 제1 스캔 배선(SL1)은 복수의 제2 서브 화소(SP2)에 중첩하도록 배치되고, 복수의 스캔 배선(SL) 중 제2 스캔 배선(SL2)은 복수의 제1 서브 화소(SP1)와 복수의 제3 서브 화소(SP3)에 중첩하도록 배치될 수 있다. 그리고 복수의 발광 제어 신호 배선(EL) 각각은 제1 스캔 배선(SL1)과 이웃하게 배치되어, 제2 서브 화소(SP2) 각각에 중첩하도록 배치될 수 있다. 다만, 도 13에서는 복수의 배선 중 일부는 복수의 서브 화소(SP) 사이에 배치되고, 다른 일부는 복수의 서브 화소(SP)에 중첩하는 것으로 도시하였으나, 복수의 배선의 배치는 이에 제한되지 않는다.
복수의 서브 화소(SP) 사이에 제1 패턴(740)이 배치된다. 평면 상에서 제1 패턴(740)은 복수의 서브 화소(SP) 각각의 사이에 배치될 수 있고, 복수의 서브 화소(SP)가 배치된 형상과 대응되도록, 예를 들어, 격자 형상으로 배치될 수 있다.
제1 패턴(740)은 복수의 서브 화소(SP) 사이에서 대각선 방향으로 연장될 수 있다. 제1 패턴(740)은 서로 다른 방향으로 연장되는 두개의 대각선을 가질 수 있고, 두개의 대각선이 서로 교차하며, 복수의 서브 화소(SP) 사이에 배치될 수 있다. 다만, 이에 제한되지 않고, 제1 패턴(740)은 수직 방향 또는 수평 방향으로 연장될 수도 있다.
제1 패턴(740)은 복수의 서브 화소(SP) 사이에서 뱅크 상에 배치될 수 있고, 뱅크 상에 배치되는 유기층에 단차를 형성할 수 있다. 이에, 유기층은 경로가 증가할 수 있고, 서브 화소(SP)에서 유기층을 따라 인접한 다른 서브 화소(SP)로 전류가 누설되는 것을 최소화할 수 있다.
도 7에 도시되지는 않았으나, 제1 패턴(740)에 의한 캐소드의 단차를 완화시키도록 제2 패턴이 복수의 서브 화소(SP) 사이의 뱅크 상에 더 배치될 수도 있다. 제2 패턴은 복수의 서브 화소(SP) 사이의 뱅크 상에 배치되고, 유기층과 캐소드 사이에 배치될 수 있다. 이에, 제1 패턴에 의한 캐소드의 단차를 완화시키도록 배치될 수 있다.
본 발명의 또 다른 실시예에 따른 표시 장치(700)에서는 격자 형상으로 배치된 복수의 서브 화소(SP) 각각의 사이에 제1 패턴(740) 및 제2 패턴을 배치하여 누설 전류가 흐르는 것을 최소화할 수 있고, 동시에 캐소드의 저항이 증가하며 소비 전력이 증가하는 것을 최소화할 수 있다. 복수의 서브 화소(SP) 중 제1 서브 화소(SP1)와 제3 서브 화소(SP3)는 동일한 행 및 동일한 열에서 교대로 배치될 수 있다. 그리고 복수의 제2 서브 화소(SP2)는 제1 서브 화소(SP1) 및 제3 서브 화소(SP3)와 다른 행 및 다른 열에 배치될 수 있다. 이에, 복수의 제1 서브 화소(SP1), 복수의 제2 서브 화소(SP2) 및 복수의 제3 서브 화소(SP3)는 격자 형상을 이루며 배치될 수 있다. 이때, 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3) 사이에 제1 패턴(740)과 제2 패턴을 배치하여 표시 장치(7400) 구동 시 누설 전류가 의도하지 않은 서브 화소(SP)로 전달되는 것을 최소화하는 것과 동시에 표시 장치(700)의 소비 전력이 증가하는 것을 최소화할 수 있다. 제1 패턴(740)은 누설 전류가 흐르는 경로인 유기층의 길이를 증가시키는 방식으로 누설 전류가 전달되는 것을 최소화하고, 제2 패턴은 유기층과 캐소드 사이에 배치되어 제1 패턴(740)에 의해 캐소드의 길이가 증가하는 것을 최소화 수 있다. 따라서, 본 발명의 또 다른 실시예에 따른 표시 장치(700)에서는 격자 형상으로 배치된 복수의 서브 화소(SP) 각각의 사이에 제1 패턴(740) 및 제2 패턴을 배치하여 누설 전류가 이웃한 서브 화소(SP)로 흐르는 것을 최소화하고, 동시에 캐소드의 저항이 증가하며 소비 전력이 증가하는 것을 최소화할 수 있다.
본 발명의 실시예들에 따른 표시 장치는 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 기판, 기판에 배치된 복수의 서브 화소, 복수의 서브 화소에 배치된 복수의 애노드, 복수의 애노드의 끝단을 덮도록 배치되는 뱅크, 복수의 애노드 및 뱅크 상에 배치되는 유기층, 유기층 상에 배치되는 캐소드, 유기층이 단차를 가지도록 뱅크에 배치되는 제1 패턴 및 캐소드의 단차가 유기층의 단차보다 작도록, 유기층과 캐소드의 사이에 배치되는 제2 패턴을 포함할 수 있다.
본 발명의 다른 특징에 따르면, 제1 패턴은 뱅크에 배치된 트렌치(trench)이고, 제2 패턴은 트렌치에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 패턴의 상면의 높이는 유기층의 최상부의 높이보다 낮을 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 패턴의 상면의 높이는 유기층의 최상부의 높이와 동일할 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 패턴은 뱅크 상에 배치된 역테이퍼 형상이고, 제2 패턴은 뱅크 상에서 제1 패턴을 둘러싸도록 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 패턴의 상면의 높이는 유기층의 최상부의 높이보다 낮을 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 패턴의 상면의 높이는 유기층의 최상부의 높이와 동일할 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 패턴을 이루는 물질의 증착 온도는 0℃내지 500℃일 수 있다.
본 발명의 또 다른 특징에 따르면, 유기층은 전자 수송층을 포함하고, 제2 패턴의 LUMO 레벨은 전자 수송층의 LUMO 레벨보다 0.3eV 이상 높을 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 패턴의 전하 이동도(carrier mobility)는 10-5 cm2/Vs 이하일 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 패턴은 아릴렌디아민(arylenediamine) 유도체, 트리아민(triamine) 유도체, CBP(4,4'-bis(carbazol-9-yl)biphenyl), BCP(2,9-Dimethyl-4,7-diphenyl-1,10-phenanthroline), Alq3(tris(8-hydroxyquinolino)aluminum), TPBI(2,2',2-(1,3,5-benzinetriyl)-tris(1-phenyl-1-H-benzimidazole), PBD(2-(4-biphenyl)-5-(4-tertbutylphenyl)-1,3,4oxadiazole), DTBT(Dithienylbenzothiadiazole), 피라졸린(pyrazoline) 및 카바졸(carbazole) 중 어느 하나의 물질로 이루어질 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 서브 화소가 배치된 기판, 복수의 서브 화소에 배치되고 애노드, 유기층 및 캐소드를 포함하는 복수의 발광 소자, 복수의 서브 화소 사이에 배치된 뱅크, 뱅크에 배치되고, 뱅크의 상면과 상이한 높이에 최상부 또는 최저부를 가지는 제1 패턴 및 뱅크 상에서 제1 패턴과 대응되는 형상으로 배치되는 제2 패턴을 포함하고, 제1 패턴의 상부에는 유기층 및 캐소드가 배치되고, 제2 패턴은 유기층과 캐소드의 사이에 삽입되어, 유기층과 캐소드를 부분적으로 서로 이격시키도록 구성될 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 패턴은 뱅크의 상면으로부터 연장된 복수의 경사면을 가지는 트렌치 형상이고, 제2 패턴은 복수의 경사면 사이에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 패턴은 뱅크 상에 배치되며, 상면보다 하면이 작은 역테이퍼 형상을 가지고, 제2 패턴은 뱅크 상에서 제1 패턴의 측면 형상과 대응되는 형상으로 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 패턴의 상면은 유기층의 최상부보다 낮게 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 패턴의 상면은 유기층의 최상부와 동일한 높이에 배치될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (16)

  1. 기판;
    상기 기판에 배치된 복수의 서브 화소;
    상기 복수의 서브 화소에 배치된 복수의 애노드;
    상기 복수의 애노드의 끝단을 덮도록 배치되는 뱅크;
    상기 복수의 애노드 및 상기 뱅크 상에 배치되는 유기층;
    상기 유기층 상에 배치되는 캐소드;
    상기 유기층이 단차를 가지도록 상기 뱅크에 배치되는 제1 패턴; 및
    상기 캐소드의 단차가 상기 유기층의 단차보다 작도록, 상기 유기층과 상기 캐소드의 사이에 배치되는 제2 패턴을 포함하는, 표시 장치.
  2. 제1항에 있어서,
    상기 제1 패턴은 상기 뱅크에 배치된 트렌치(trench)이고,
    상기 제2 패턴은 상기 트렌치에 배치되는, 표시 장치.
  3. 제2항에 있어서,
    상기 제2 패턴의 상면의 높이는 상기 유기층의 최상부의 높이보다 낮은, 표시 장치.
  4. 제2항에 있어서,
    상기 제2 패턴의 상면의 높이는 상기 유기층의 최상부의 높이와 동일한, 표시 장치.
  5. 제1항에 있어서,
    상기 제1 패턴은 상기 뱅크 상에 배치된 역테이퍼 형상이고,
    상기 제2 패턴은 상기 뱅크 상에서 상기 제1 패턴을 둘러싸도록 배치되는, 표시 장치.
  6. 제5항에 있어서,
    상기 제2 패턴의 상면의 높이는 상기 유기층의 최상부의 높이보다 낮은, 표시 장치.
  7. 제5항에 있어서,
    상기 제2 패턴의 상면의 높이는 상기 유기층의 최상부의 높이와 동일한, 표시 장치.
  8. 제1항에 있어서,
    상기 제2 패턴을 이루는 물질의 증착 온도는 0℃내지 500℃인, 표시 장치.
  9. 제1항에 있어서,
    상기 유기층은 전자 수송층을 포함하고,
    상기 제2 패턴의 LUMO 레벨은 상기 전자 수송층의 LUMO 레벨보다 0.3eV 이상 높은, 표시 장치.
  10. 제1항에 있어서,
    상기 제2 패턴의 전하 이동도(carrier mobility)는 10-5 cm2/Vs 이하인, 표시 장치.
  11. 제1항에 있어서,
    상기 제2 패턴은 아릴렌디아민(arylenediamine) 유도체, 트리아민(triamine) 유도체, CBP(4,4'-bis(carbazol-9-yl)biphenyl), BCP(2,9-Dimethyl-4,7-diphenyl-1,10-phenanthroline), Alq3(tris(8-hydroxyquinolino)aluminum), TPBI(2,2',2-(1,3,5-benzinetriyl)-tris(1-phenyl-1-H-benzimidazole), PBD(2-(4-biphenyl)-5-(4-tertbutylphenyl)-1,3,4oxadiazole), DTBT(Dithienylbenzothiadiazole), 피라졸린(pyrazoline) 및 카바졸(carbazole) 중 어느 하나의 물질로 이루어질 수 있는, 표시 장치.
  12. 복수의 서브 화소가 배치된 기판;
    상기 복수의 서브 화소에 배치되고 애노드, 유기층 및 캐소드를 포함하는 복수의 발광 소자;
    상기 복수의 서브 화소 사이에 배치된 뱅크;
    상기 뱅크에 배치되고, 상기 뱅크의 상면과 상이한 높이에 최상부 또는 최저부를 가지는 제1 패턴; 및
    상기 뱅크 상에서 상기 제1 패턴과 대응되는 형상으로 배치되는 제2 패턴을 포함하고,
    상기 제1 패턴의 상부에는 상기 유기층 및 캐소드가 배치되고,
    상기 제2 패턴은 상기 유기층과 상기 캐소드의 사이에 삽입되어, 상기 유기층과 상기 캐소드를 부분적으로 서로 이격시키도록 구성되는, 표시 장치.
  13. 제12항에 있어서,
    상기 제1 패턴은 상기 뱅크의 상면으로부터 연장된 복수의 경사면을 가지는 트렌치 형상이고,
    상기 제2 패턴은 상기 복수의 경사면 사이에 배치되는, 표시 장치.
  14. 제12항에 있어서,
    상기 제1 패턴은 상기 뱅크 상에 배치되며, 상면보다 하면이 작은 역테이퍼 형상을 가지고,
    상기 제2 패턴은 상기 뱅크 상에서 상기 제1 패턴의 측면 형상과 대응되는 형상으로 배치되는, 표시 장치.
  15. 제12항에 있어서,
    상기 제2 패턴의 상면은 상기 유기층의 최상부보다 낮게 배치되는, 표시 장치.
  16. 제12항에 있어서,
    상기 제2 패턴의 상면은 상기 유기층의 최상부와 동일한 높이에 배치되는, 표시 장치.
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