KR20220082457A - 표시 장치 - Google Patents

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KR20220082457A
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정송이
김호성
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엘지디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 따른 표시 장치는, 기판, 기판에 배치된 복수의 서브 화소, 복수의 서브 화소에 배치된 복수의 애노드, 복수의 애노드의 끝단을 덮도록 배치되는 뱅크, 복수의 애노드 및 뱅크 상에 배치되는 유기층, 유기층 상에 배치되는 캐소드, 유기층이 단차를 가지도록 뱅크에 배치되는 제1 패턴 및 캐소드의 단차가 유기층의 단차보다 작도록, 유기층과 캐소드의 사이에 배치되는 제2 패턴을 포함할 수 있다.

Description

표시 장치{DISPLAY APPARATUS}
본 발명은 표시 장치에 관한 것으로서, 보다 상세하게는 복수의 발광 소자에서 발광된 광이 혼색되는 것을 개선함과 동시에 소비 전력을 개선할 수 있는 표시 장치에 관한 것이다.
현재 본격적인 정보화 시대로 접어들면서 전기적 정보신호를 시각적으로 표시하는 표시 장치 분야가 급속도로 발전하고 있으며, 여러 가지 표시 장치에 대해 박형화, 경량화 및 저소비 전력화 등의 성능을 개발시키기 위한 연구가 계속되고 있다.
이러한 다양한 표시 장치 중, 유기 표시 장치는 자체 발광형 표시 장치로서, 액정 표시 장치와는 달리 별도의 광원이 필요하지 않아 경량 박형으로 제조 가능하다. 또한, 유기 표시 장치는 저전압 구동에 의해 소비 전력 측면에서 유리할 뿐만 아니라, 색상 구현, 응답 속도, 시야각, 명암 대비비(contrast ratio; CR)도 우수하여, 차세대 디스플레이로서 연구되고 있다.
본 발명이 해결하고자 하는 과제는 표시 장치 구동 시, 누설 전류를 최소화할 수 있는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 캐소드의 저항을 최소화하여 표시 장치의 소비 전력 증가를 방지할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 표시 장치는 기판, 기판에 배치된 복수의 서브 화소, 복수의 서브 화소에 배치된 복수의 애노드, 복수의 애노드의 끝단을 덮도록 배치되는 뱅크, 복수의 애노드 및 뱅크 상에 배치되는 유기층, 유기층 상에 배치되는 캐소드, 유기층이 단차를 가지도록 뱅크에 배치되는 제1 패턴 및 캐소드의 단차가 유기층의 단차보다 작도록, 유기층과 캐소드의 사이에 배치되는 제2 패턴을 포함할 수 있다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 다른 실시예에 따른 표시 장치는 복수의 서브 화소가 배치된 기판, 복수의 서브 화소에 배치되고 애노드, 유기층 및 캐소드를 포함하는 복수의 발광 소자, 복수의 서브 화소 사이에 배치된 뱅크, 뱅크에 배치되고, 뱅크의 상면과 상이한 높이에 최상부 또는 최저부를 가지는 제1 패턴 및 뱅크 상에서 제1 패턴과 대응되는 형상으로 배치되는 제2 패턴을 포함하고, 제1 패턴의 상부에는 유기층 및 캐소드가 배치되고, 제2 패턴은 유기층과 캐소드의 사이에 삽입되어, 유기층과 캐소드를 부분적으로 서로 이격시키도록 구성될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 복수의 발광 소자의 공통층을 통해 전류가 누설되는 것을 개선할 수 있다.
본 발명은 캐소드의 경로가 늘어나거나 캐소드의 폭이 좁아지며 캐소드의 저항이 증가하는 것을 방지할 수 있고, 표시 장치의 소비 전력이 증가하는 것을 방지할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 구성도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 서브 화소의 회로도이다.
도 3a는 본 발명의 일 실시예에 따른 표시 장치의 확대 평면도이다.
도 3b는 도 3a의 IIIb-IIIb'에 따른 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 표시 장치의 단면도이다.
도 5a는 본 발명의 또 다른 실시예에 따른 표시 장치의 확대 평면도이다.
도 5b는 도 5a의 Vb-Vb'에 따른 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 표시 장치의 확대 평면도이다.
본 발명의 이점 및 특징, 그리고, 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형상으로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 면적 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 면적 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 구성도이다. 도 1에서는 설명의 편의를 위해 표시 장치(100)의 다양한 구성 요소 중 표시 패널(PN), 게이트 드라이버(GD), 데이터 드라이버(DD) 및 타이밍 컨트롤러(TC)만을 도시하였다.
도 1을 참조하면, 표시 장치(100)는 복수의 서브 화소(SP)를 포함하는 표시 패널(PN), 표시 패널(PN)에 각종 신호를 공급하는 게이트 드라이버(GD) 및 데이터 드라이버(DD), 게이트 드라이버(GD)와 데이터 드라이버(DD)를 제어하는 타이밍 컨트롤러(TC)를 포함한다.
게이트 드라이버(GD)는 타이밍 컨트롤러(TC)로부터 제공된 복수의 게이트 제어 신호(GCS)에 따라 복수의 스캔 배선(SL)에 복수의 스캔 신호를 공급한다. 복수의 스캔 신호는 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)를 포함할 수 있다. 도 1에서는 하나의 게이트 드라이버(GD)가 표시 패널(PN)의 일 측에 이격되어 배치된 것으로 도시하였으나, 게이트 드라이버(GD)는 GIP(Gate In Panel) 방식으로 배치될 수도 있으며, 게이트 드라이버(GD)의 개수 및 배치는 이에 제한되지 않는다.
데이터 드라이버(DD)는 타이밍 컨트롤러(TC)로부터 제공된 복수의 데이터 제어 신호(DCS)에 따라 타이밍 컨트롤러(TC)로부터 입력되는 영상 데이터(RGB)를 기준 감마 전압을 이용하여 데이터 신호로 변환한다. 그리고 데이터 드라이버(DD)는 변환된 데이터 신호를 복수의 데이터 배선(DL)에 공급할 수 있다.
타이밍 컨트롤러(TC)는 외부로부터 입력된 영상 데이터(RGB)를 정렬하여 데이터 드라이버(DD)에 공급한다. 타이밍 컨트롤러(TC)는 외부로부터 입력되는 동기 신호(SYNC), 예를 들어 도트 클럭 신호, 데이터 인에이블 신호, 수평/수직 동기 신호를 이용해 게이트 제어 신호(GCS) 및 데이터 제어 신호(DCS)를 생성할 수 있다. 그리고 타이밍 컨트롤러(TC)는 생성된 게이트 제어 신호(GCS) 및 데이터 제어 신호(DCS)를 게이트 드라이버(GD) 및 데이터 드라이버(DD)에 각각 공급하여 게이트 드라이버(GD) 및 데이터 드라이버(DD)를 제어할 수 있다.
표시 패널(PN)은 사용자에게 영상을 표시하기 위한 구성으로, 복수의 서브 화소(SP)를 포함한다. 표시 패널(PN)에서 복수의 스캔 배선(SL) 및 복수의 데이터 배선(DL)이 서로 교차되고, 복수의 서브 화소(SP) 각각은 스캔 배선(SL) 및 데이터 배선(DL)에 연결된다. 이 외에도 도면에 도시되지는 않았으나 복수의 서브 화소(SP) 각각은 고전위 전원 배선, 저전위 전원 배선, 초기화 신호 배선, 발광 제어 신호 배선 등에 연결될 수 있다.
복수의 서브 화소(SP)는 화면을 구성하는 최소 단위로, 복수의 서브 화소(SP) 각각은 발광 소자 및 이를 구동하기 위한 화소 회로를 포함한다. 복수의 발광 소자는 표시 패널(PN)의 종류에 따라 상이하게 정의될 수 있으며, 예를 들어, 표시 패널(PN)이 유기 발광 표시 패널인 경우, 발광 소자는 애노드, 유기층 및 캐소드를 포함하는 유기 발광 소자일 수 있다. 이외에도 발광 소자로 퀀텀닷(Quantum dot, QD)이 포함된 퀀텀닷 발광 소자(Quantum dot light-emitting diode, QLED) 등이 더 사용될 수도 있다. 이하에서는 발광 소자가 유기 발광 소자인 것으로 가정하여 설명하기로 하나, 발광 소자의 종류는 이에 제한되지 않는다.
화소 회로는 발광 소자의 구동을 제어하기 위한 회로이다. 화소 회로는 예를 들어, 복수의 트랜지스터 및 커패시터를 포함하여 구성될 수 있으나, 이에 제한되는 것은 아니다.
이하에서는 도 2를 참조하여 서브 화소(SP)의 화소 회로에 대하여 보다 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 서브 화소의 회로도이다.
도 2를 참조하면, 복수의 서브 화소(SP)의 화소 회로는 제1 내지 제6 트랜지스터(T1, T2, T3, T4, T5, T6) 및 커패시터(Cst)를 포함한다.
제1 트랜지스터(T1)는 제2 스캔 배선과 연결되어, 제2 스캔 배선을 통해 공급되는 제2 스캔 신호(SCAN2)에 의해 제어될 수 있다. 그리고 제1 트랜지스터(T1)는 데이터 신호(Vdata)를 공급하는 데이터 배선과 커패시터(Cst) 사이에 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)는 제2 스캔 배선을 통해 턴-온 레벨의 제2 스캔 신호(SCAN2)가 인가되면 데이터 배선으로부터의 데이터 신호(Vdata)를 커패시터(Cst)로 전달한다. 이러한 제1 트랜지스터(T1)는 커패시터(Cst)에 데이터 신호(Vdata)가 인가되는 타이밍을 제어하는 스위칭 트랜지스터로 지칭될 수 있다.
제2 트랜지스터(T2)는 고전위 전원 신호(EVDD)가 공급되는 고전위 전원 배선과 제5 트랜지스터(T5) 사이에 전기적으로 연결될 수 있다. 그리고 제2 트랜지스터(T2)의 게이트 전극은 커패시터(Cst)와 전기적으로 연결될 수 있다. 제2 트랜지스터(T2)는 게이트 전극에 인가된 전압에 따라 발광 소자(120)로 흐르는 전류를 제어하여 발광 소자(120)의 휘도를 제어하는 구동 트랜지스터로 지칭될 수 있다.
제3 트랜지스터(T3)는 제1 스캔 배선을 통해 공급되는 제1 스캔 신호(SCAN1)에 의해 제어될 수 있다. 그리고 제3 트랜지스터(T3)는 제3 트랜지스터(T3)의 타입에 따라 제2 트랜지스터(T2)의 게이트 전극과 드레인 전극 사이 또는 게이트 전극과 소스 전극 사이에 전기적으로 연결될 수 있다.
한편, 구동 트랜지스터인 제2 트랜지스터(T2)는 서브 화소(SP)에 인가되는 데이터 신호(Vdata)에 따라 발광 소자(120)로 흐르는 전류를 제어해야 하나, 서브 화소(SP)마다 배치된 제2 트랜지스터(T2)의 문턱 전압 편차로 인해 서브 화소(SP) 각각에 배치된 발광 소자(120)의 휘도 편차가 발생할 수 있다.
이때, 제3 트랜지스터(T3)를 배치하여 제2 트랜지스터(T2)의 문턱 전압을 보상할 수 있고, 제3 트랜지스터(T3)는 보상 트랜지스터로 지칭될 수 있다. 예를 들어, 제3 트랜지스터(T3)를 턴-온 시키는 제1 스캔 신호(SCAN1)가 인가된 경우, 고전위 전원 신호(EVDD)에서 제2 트랜지스터(T2)의 문턱 전압이 감해진 전압이 제2 트랜지스터(T2)의 게이트 전극으로 인가된다. 그리고 제2 트랜지스터(T2)의 게이트 전극에 문턱 전압이 감해진 고전위 전원 신호(EVDD)가 인가된 상태에서 커패시터(Cst)에 데이터 신호(Vdata)가 인가되도록 하여, 제2 트랜지스터(T2)의 문턱 전압을 보상할 수 있다.
한편, 제3 트랜지스터(T3)는 제1 트랜지스터(T1)와 서로 다른 스캔 배선으로부터 다른 스캔 신호(SCAN1, SCAN2)를 전달받는 것으로 도시하였으나, 제3 트랜지스터(T3)와 제1 트랜지스터(T1)는 동일한 스캔 배선에 연결되어 동일한 스캔 신호(SCAN1, SCAN2)를 전달받을 수도 있으며, 이에 제한되지 않는다.
제4 트랜지스터(T4)는 커패시터(Cst)와 초기화 신호(Vini)가 공급되는 초기화 신호 배선에 전기적으로 연결될 수 있다. 그리고 제4 트랜지스터(T4)는 발광 제어 신호 배선을 통해 공급되는 발광 제어 신호(EM)에 의해 제어될 수 있다. 제4 트랜지스터(T4)는 발광 제어 신호 배선을 통해 턴-온 레벨의 발광 제어 신호(EM)가 인가되면 커패시터(Cst)의 전압을 초기화하거나, 커패시터(Cst)에 인가된 데이터 신호(Vdata)를 서서히 방전시키며 데이터 신호(Vdata)에 따른 전류가 발광 소자(120)에 흐르도록 할 수 있다.
제5 트랜지스터(T5)는 제2 트랜지스터(T2)와 발광 소자(120) 사이에 전기적으로 연결되고, 발광 제어 신호 배선을 통해 공급되는 발광 제어 신호(EM)에 의해 제어될 수 있다. 제5 트랜지스터(T5)는 커패시터(Cst)에 데이터 신호(Vdata)가 인가되고, 제2 트랜지스터(T2)의 게이트 전극에 문턱 전압이 보상된 고전위 전원 신호(EVDD)가 인가된 상태에서, 턴-온 레벨의 발광 제어 신호(EM)가 인가되면 턴-온 되어 발광 소자(120)에 전류가 흐르도록 할 수 있다.
제6 트랜지스터(T6)는 초기화 신호(Vini)가 공급되는 초기화 신호 배선과 발광 소자(120)의 애노드 사이에 전기적으로 연결되고, 제1 스캔 배선을 통해 공급되는 제1 스캔 신호(SCAN1)에 의해 제어될 수 있다. 제6 트랜지스터(T6)는 제1 스캔 배선을 통해 턴-온 레벨의 제1 스캔 신호(SCAN1)가 인가되면 초기화 신호(Vini)로 발광 소자(120)의 애노드나, 제2 트랜지스터(T2)와 제5 트랜지스터(T5) 사이의 노드를 초기화할 수 있다.
커패시터(Cst)는 구동 트랜지스터인 제2 트랜지스터(T2)의 게이트 전극에 인가되는 전압을 저장하는 저장 커패시터(Cst)일 수 있다. 여기서, 커패시터(Cst)는 제2 트랜지스터(T2)의 게이트 전극과 발광 소자(120)의 애노드 사이에 전기적으로 연결된다. 따라서, 커패시터(Cst)는 제2 트랜지스터(T2)의 게이트 전극의 전압과 발광 소자(120)의 애노드에 공급되는 전압의 차이를 저장할 수 있다.
본 명세서에서는 복수의 서브 화소(SP)의 화소 회로가 제1 내지 제6 트랜지스터(T1, T2, T3, T4, T5, T6) 및 커패시터(Cst)를 포함하는 것으로 설명하였으나, 설계에 따라 트랜지스터 및 커패시터의 개수는 변경될 수 있다.
이하에서는 도 3a 및 도 3b를 참조하여, 본 발명의 일 실시예에 따른 표시 장치(100)의 서브 화소(SP)를 보다 상세히 설명하기로 한다.
도 3a는 본 발명의 일 실시예에 따른 표시 장치의 확대 평면도이다. 도 3b는 도 3a의 IIIb-IIIb'에 따른 단면도이다. 도 3a 및 도 3b를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 기판(110), 버퍼층(111), 게이트 절연층(112), 층간 절연층(113), 패시베이션층(114), 평탄화층(115), 뱅크(116), 고전위 전원 배선(PL), 복수의 스캔 배선(SL), 데이터 배선(DL), 초기화 신호 배선(IL), 발광 제어 신호 배선(EL), 제5 트랜지스터(T5), 발광 소자(120), 스페이서(130), 제1 패턴(140) 및 제2 패턴(150)을 포함한다. 도 3a에서는 설명의 편의를 위해 제2 패턴(150)은 도시하지 않았고, 발광 소자(120)의 구성 중에서는 애노드(121)만을 도시하였다. 그리고 도 3b에서는 설명의 편의를 위해 화소 회로의 복수의 트랜지스터(T1, T2, T3, T4, T5, T6) 및 커패시터(Cst) 중 제5 트랜지스터(T5)만을 도시하였다.
도 3a를 참조하면, 복수의 서브 화소(SP)는 빛을 발광하는 개별 단위로, 복수의 서브 화소(SP) 각각에는 발광 소자(120)가 배치된다. 복수의 서브 화소(SP)는 서로 다른 색상의 광을 발광하는 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)를 포함한다. 예를 들어, 제1 서브 화소(SP1)는 청색 서브 화소이고, 제2 서브 화소(SP2)는 녹색 서브 화소이며, 제3 서브 화소(SP3)는 적색 서브 화소일 수 있다.
복수의 제1 서브 화소(SP1)는 복수의 열을 이루며 배치될 수 있다. 즉, 복수의 제1 서브 화소(SP1)는 동일한 열에 배치될 수 있다. 그리고 복수의 제2 서브 화소(SP2) 및 복수의 제3 서브 화소(SP3)는 복수의 제1 서브 화소(SP1)가 배치된 복수의 열 각각의 사이에 배치될 수 있다. 예를 들어, 하나의 열에 복수의 제1 서브 화소(SP1)가 배치되고, 이웃한 열에 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)가 함께 배치될 수 있다. 그리고 복수의 제2 서브 화소(SP2)와 복수의 제3 서브 화소(SP3)는 동일한 열에서 교대로 배치될 수 있다. 다만, 본 명세서에서는 복수의 서브 화소(SP)가 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)를 포함하는 것으로 설명하였으나, 복수의 서브 화소(SP)의 배치, 개수 및 색상 조합은 설계에 따라 다양하게 변경될 수 있으며, 이에 제한되지 않는다.
복수의 서브 화소(SP) 사이에 열 방향으로 연장된 고전위 전원 배선(PL)이 배치된다. 복수의 고전위 전원 배선(PL)은 복수의 서브 화소(SP) 각각으로 고전위 전원 신호(EVDD)를 전달하는 배선이다. 복수의 고전위 전원 배선(PL) 각각은 제1 서브 화소(SP1)와 제2 서브 화소(SP2) 사이이자 제1 서브 화소(SP1)와 제3 서브 화소(SP3) 사이에 배치될 수 있다.
복수의 고전위 전원 배선(PL)과 동일하게 열 방향으로 연장된 복수의 데이터 배선(DL)이 배치된다. 복수의 데이터 배선(DL)은 복수의 서브 화소(SP) 각각으로 데이터 신호(Vdata)를 전달하는 배선이다. 복수의 데이터 배선(DL) 각각은 제2 서브 화소(SP2)와 고전위 전원 배선(PL) 사이이자 제3 서브 화소(SP3)와 고전위 전원 배선(PL) 사이에 배치될 수 있다. 다만, 복수의 데이터 배선(DL)은 복수의 고전위 전원 배선(PL)과 제1 서브 화소(SP1) 사이에 배치될 수도 있으며, 이에 제한되지 않는다.
행 방향으로 연장된 복수의 스캔 배선(SL)이 배치된다. 복수의 스캔 배선(SL)은 복수의 서브 화소(SP) 각각으로 스캔 신호(SCAN1, SCAN2)를 전달하는 배선이다. 복수의 스캔 배선(SL)은 제1 스캔 배선(SL1) 및 제2 스캔 배선(SL2)을 포함한다. 제1 스캔 배선(SL1)은 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이에서 행 방향으로 연장되어 배치되고, 제2 스캔 배선(SL2)은 제3 서브 화소(SP3)를 가로질러 행 방향으로 연장되어 배치될 수 있다.
복수의 서브 화소(SP) 사이에 복수의 스캔 배선(SL)과 동일하게 행 방향으로 연장된 복수의 초기화 신호 배선(IL)이 배치된다. 복수의 초기화 신호 배선(IL)은 복수의 서브 화소(SP) 각각으로 초기화 신호(Vini)를 전달하는 배선이다. 복수의 초기화 신호 배선(IL) 각각은 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이에 배치될 수 있다. 복수의 초기화 신호 배선(IL)은 제1 스캔 배선(SL1)과 제2 스캔 배선(SL2) 사이에 배치될 수 있다.
복수의 스캔 배선(SL)과 동일하게 행 방향으로 연장된 복수의 발광 제어 신호 배선(EL)이 배치된다. 복수의 발광 제어 신호 배선(EL)은 복수의 서브 화소(SP) 각각으로 발광 제어 신호(EM)를 전달하는 배선이다. 복수의 발광 제어 신호 배선(EL)은 복수의 제2 스캔 배선(SL2)과 이웃하게 배치될 수 있다. 복수의 발광 제어 신호 배선(EL)은 제3 서브 화소(SP3)를 가로질러 행 방향으로 연장되어 배치될 수 있다. 복수의 발광 제어 신호 배선(EL)과 복수의 초기화 신호 배선(IL) 사이에 제2 스캔 배선(SL2)이 배치될 수 있다.
한편, 복수의 배선은 직류 신호를 전달하는 직류 배선과 교류 신호를 전달하는 교류 배선으로 분류할 수 있다. 복수의 배선 중 직류 신호인 고전위 전원 신호(EVDD) 또는 초기화 신호(Vini)를 전달하는 고전위 전원 배선(PL)과 초기화 신호 배선(IL)은 직류 배선에 포함될 수 있다. 그리고 복수의 배선 중 교류 신호인 스캔 신호(SCAN1, SCAN2) 및 데이터 신호(Vdata) 등을 전달하는 스캔 배선(SL) 및 데이터 배선(DL)은 교류 배선에 포함될 수 있다.
복수의 서브 화소(SP) 사이에 복수의 스페이서(130)가 배치된다. 복수의 서브 화소(SP)에 발광 소자(120)를 형성할 때, 증착 마스크인 FMM(Fine metal mask)을 사용할 수 있다. 이때, 증착 마스크와 접촉하여 발생될 수 있는 손상을 방지하고, 증착 마스크와 기판(110) 사이의 일정한 거리를 유지하기 위해, 복수의 스페이서(130)가 배치될 수 있다.
복수의 서브 화소(SP) 사이에 제1 패턴(140)이 배치된다.
제1 패턴(140)은 복수의 서브 화소(SP) 사이에서 열 방향과 행 방향으로 연장될 수 있다. 예를 들어, 제1 패턴(140)은 제1 서브 화소(SP1)와 제2 서브 화소(SP2) 사이, 제1 서브 화소(SP1)와 제3 서브 화소(SP3) 사이에서 열 방향으로 연장될 수 있다. 그리고, 제1 패턴(140)은 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이 또는 제1 서브 화소(SP1)와 제1 서브 화소(SP1) 사이에서는 행 방향으로 연장될 수 있다.
도 3a를 참조하면, 제1 패턴(140)의 열 방향으로 연장된 부분은 고전위 전원 배선(PL)과 중첩하고, 제1 패턴(140)의 행 방향으로 연장된 부분은 적어도 일부가 직류 배선인 초기화 신호 배선(IL)에 중첩하도록 배치된 것으로 도시하였으나, 복수의 서브 화소(SP) 사이에서 제1 패턴(140)이 배치되는 위치는 설계에 따라 다양하게 변경될 수 있으며, 이에 제한되지 않는다.
한편, 도 3a에서는 모든 복수의 서브 화소(SP) 사이에 제1 패턴(140)이 배치된 것으로 도시하였으나, 이에, 제한되지 않고, 제1 패턴(140)은 복수의 서브 화소(SP) 중 동일한 색상의 광을 발광하는 서브 화소(SP)의 사이에는 배치되지 않을 수도 있다. 예를 들어, 제1 서브 화소(SP1)와 인접한 다른 제1 서브 화소(SP1)의 사이에는 제1 패턴(140)이 배치되지 않을 수 있다.
복수의 서브 화소(SP) 사이에서 제1 패턴(140)에 의해 복수의 발광 소자(120)로부터의 누설 전류를 최소화할 수 있으며, 이에 대하여 도 3b를 참조하여 보다 상세히 설명하기로 한다.
도 3b를 참조하면, 기판(110)은 표시 장치(100)의 다른 구성 요소를 지지하기 위한 지지 부재로, 절연 물질로 이루어질 수 있다. 예를 들어, 기판(110)은 유리 또는 수지 등으로 이루어질 수 있다. 또한, 기판(110)은 고분자 또는 폴리이미드(Polyimide, PI) 등과 같은 플라스틱을 포함하여 이루어질 수도 있고, 플렉서빌리티(flexibility)를 갖는 물질로 이루어질 수도 있다.
기판(110) 상에 버퍼층(111)이 배치된다. 버퍼층(111)은 기판(110)을 통한 수분 또는 불순물의 침투를 저감할 수 있다. 버퍼층(111)은 예를 들어, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. 다만, 버퍼층(111)은 기판(110)의 종류나 트랜지스터의 종류에 따라 생략될 수도 있으며, 이에 제한되지 않는다.
버퍼층(111) 상에 제5 트랜지스터(T5)가 배치된다. 제5 트랜지스터(T5)는 액티브층(ACT), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.
액티브층(ACT)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘 등과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다. 예를 들어, 액티브층(ACT)이 산화물 반도체로 형성된 경우, 액티브층(ACT)은 채널 영역, 소스 영역 및 드레인 영역으로 이루어지고, 소스 영역 및 드레인 영역은 도체화된 영역일 수 있으나, 이에 제한되지 않는다.
액티브층(ACT) 상에 게이트 절연층(112)이 배치된다. 게이트 절연층(112)은 액티브층(ACT)과 게이트 전극(GE)을 절연시키기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
게이트 절연층(112) 상에 게이트 전극(GE)이 배치된다. 게이트 전극(GE)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
게이트 전극(GE) 상에 층간 절연층(113)이 배치된다. 층간 절연층(113)에는 소스 전극(SE) 및 드레인 전극(DE) 각각이 액티브층(ACT)에 접속하기 위한 컨택홀이 형성된다. 층간 절연층(113)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
층간 절연층(113) 상에 소스 전극(SE) 및 드레인 전극(DE)이 배치된다. 서로 이격되어 배치된 소스 전극(SE) 및 드레인 전극(DE)은 액티브층(ACT)과 전기적으로 연결될 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
층간 절연층(113) 상에 고전위 전원 배선(PL) 및 데이터 배선(DL)이 배치된다. 고전위 전원 배선(PL) 및 데이터 배선(DL)은 소스 전극(SE) 및 드레인 전극(DE)과 동일 층에 배치되어, 동일한 도전성 물질로 이루어질 수 있으나, 이에 제한되지 않는다. 예를 들어, 고전위 전원 배선(PL) 및 데이터 배선(DL)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
고전위 전원 배선(PL), 데이터 배선(DL), 소스 전극(SE) 및 드레인 전극(DE) 상에 패시베이션층(114)이 배치된다. 패시베이션층(114)은 패시베이션층(114) 하부의 구성을 보호하기 위한 절연층이다. 예를 들어, 패시베이션층(114)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. 또한, 패시베이션층(114)은 실시예에 따라 생략될 수도 있다.
패시베이션층(114) 상에 평탄화층(115)이 배치된다. 평탄화층(115)은 기판(110)의 상부를 평탄화하는 절연층이다. 평탄화층(115)은 유기 물질로 이루어질 수 있고, 예를 들어, 폴리이미드(Polyimide) 또는 포토아크릴(Photo Acryl)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
평탄화층(115) 상에서 복수의 서브 화소(SP) 각각에 복수의 발광 소자(120)가 배치된다. 발광 소자(120)는 애노드(121), 유기층(122) 및 캐소드(123)를 포함한다.
평탄화층(115) 상에 애노드(121)가 배치된다. 애노드(121)는 화소 회로의 트랜지스터, 예를 들어, 제2 트랜지스터(T2) 및 제5 트랜지스터(T5)와 전기적으로 연결되어, 구동 전류를 공급받을 수 있다. 애노드(121)는 유기층(122)에 정공을 공급하므로, 일함수가 높은 도전성 물질로 이루어질 수 있다. 애노드(121)는 예를 들어, 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zin Oxide, IZO) 등과 같은 투명 도전성 물질로 형성될 수 있으나, 이에 제한되지 않는다.
한편, 표시 장치(100)는 탑 에미션(Top Emission) 또는 바텀 에미션(Bottom Emission) 방식으로 구현될 수 있다. 탑 에미션 방식인 경우, 유기층(122)으로부터 발광된 광이 애노드(121)에 반사되어 상부 방향, 즉, 캐소드(123) 측을 향하도록, 애노드(121)의 하부에 반사 효율이 우수한 금속 물질, 예를 들어, 알루미늄(Al) 또는 은(Ag)과 같은 물질로 이루어진 반사층이 추가될 수 있다. 반대로, 표시 장치(100)가 바텀 에미션 방식인 경우, 애노드(121)는 투명 도전성 물질로만 이루어질 수 있다. 이하에서는 본 발명의 일 실시예에 따른 표시 장치(100)가 탑 에미션 방식인 것으로 가정하여 설명하기로 한다.
애노드(121) 및 평탄화층(115) 상에 뱅크(116)가 배치된다. 뱅크(116)는 복수의 서브 화소(SP)를 구분하기 위해, 복수의 서브 화소(SP) 사이에 배치된 절연층이다. 뱅크(116)는 애노드(121)의 일부를 노출시키는 개구부를 포함한다. 뱅크(116)는 애노드(121)의 끝단 또는 가장자리 부분을 덮도록 배치된 유기 절연 물질일 수 있다. 뱅크(116)는 예를 들어, 폴리이미드(polyimide), 아크릴(acryl) 또는 벤조사이클로부텐(benzocyclobutene, BCB)계 수지로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
도 3a를 참조하면, 뱅크(116) 상에 스페이서(130)가 배치된다. 스페이서(130)는 발광 소자(120)를 형성할 때, 증착 마스크와 일정 거리를 유지하기 위해 뱅크(116) 상에 배치된다. 스페이서(130)에 의해 증착 마스크와 스페이서(130) 아래의 뱅크(116) 및 애노드(121)는 증착 마스크와 일정 거리를 유지할 수 있고, 접촉으로 인한 손상을 방지할 수 있다. 이때, 복수의 스페이서(130)는 증착 마스크와 접촉하는 면적을 최소화하도록, 상부로 갈수록 폭이 좁아지는 형태, 예를 들어, 테이퍼 형상으로 이루어질 수 있다.
애노드(121), 뱅크(116) 및 스페이서(130) 상에 유기층(122)이 배치된다. 유기층(122)은 발광층 및 공통층을 포함한다. 발광층은 특정 색상의 광을 발광하기 위한 유기층으로, 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3) 각각에 서로 다른 발광층이 배치될 수도 있고, 복수의 서브 화소(SP) 전체에 동일한 발광층이 배치될 수도 있다. 예를 들어, 복수의 서브 화소(SP) 각각에 서로 다른 발광층이 배치된 경우, 제1 서브 화소(SP1)에 청색 발광층이 배치되고, 제2 서브 화소(SP2)에 녹색 발광층이 배치되며, 제3 서브 화소(SP3)에는 적색 발광층이 배치될 수 있다. 또한, 복수의 서브 화소(SP)의 발광층은 서로 연결되어 복수의 서브 화소(SP)에 걸쳐 하나의 층으로 형성될 수 있고, 예를 들어, 복수의 서브 화소(SP) 전체에 발광층이 배치되고, 발광층으로부터의 광은 별도의 광변환층, 컬러 필터 등을 통해 다양한 색상의 광으로 변환될 수도 있다.
또한, 하나의 서브 화소(SP)에 동일한 색상의 광을 발광하는 발광층이 복수 개 적층될 수 있다. 예를 들어, 제1 서브 화소(SP1)에 2개의 청색 발광층이 적층되고, 제2 서브 화소(SP2)에 2개의 녹색 발광층이 적층되며, 제3 서브 화소(SP3)에는 2개의 적색 발광층이 배치될 수 있다. 이 경우, 복수의 발광층 각각의 사이에 전하 생성층(Charge Generation Layer, CGL)이 배치되어, 복수의 발광층 각각으로 전자 또는 정공을 원활하게 공급할 수 있다. 즉, 2개의 청색 발광층 사이, 2개의 녹색 발광층 사이, 2개의 적색 발광층 사이에 전하 생성층이 배치될 수 있다.
또한, 하나의 서브 화소(SP)에 서로 다른 색상의 광을 발광하는 발광층이 복수 개 적층될 수도 있다. 예를 들어, 복수의 서브 화소(SP) 모두에 청색 발광층 및 황색-녹색 발광층이 적층되어, 복수의 서브 화소(SP) 모두에서 백색 광을 구현할 수도 있다. 이 경우, 청색 발광층과 황색-녹색 발광층 사이에 전하 생성층이 배치될 수 있다.
공통층은 발광층의 발광 효율을 개선하기 위해 배치되는 유기층(122)이다. 공통층은 복수의 서브 화소(SP)에 걸쳐 하나의 층으로 형성될 수 있다. 즉, 복수의 서브 화소(SP) 각각의 공통층은 서로 연결되어 일체로 이루어질 수 있다. 공통층은 상술한 전하 생성층이나 정공 주입층, 정공 수송층, 전자 수송층, 전자 주입층 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.
유기층(122) 상에 캐소드(123)가 배치된다. 캐소드(123)는 유기층(122)에 전자를 공급하므로, 일함수가 낮은 도전성 물질로 이루어질 수 있다. 캐소드(123)는 복수의 서브 화소(SP)에 걸쳐 하나의 층으로 형성될 수 있다. 즉, 복수의 서브 화소(SP) 각각의 캐소드(123)는 서로 연결되어 일체로 이루어질 수 있다. 캐소드(123)는 예를 들어, 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zin Oxide, IZO) 등과 같은 투명 도전성 물질 또는 MgAg와 같은 금속 합금이나 이테르븀(Yb) 합금 등으로 형성될 수 있고, 금속 도핑층이 더 포함될 수도 있으며, 이에 제한되지 않는다. 한편, 도면에 도시되지는 않았으나, 캐소드(123)는 저전위 전원 배선과 전기적으로 연결되어 저전위 전원 신호(EVSS)를 공급받을 수 있다.
뱅크(116)에 제1 패턴(140)이 배치된다. 제1 패턴(140)은 복수의 서브 화소(SP) 사이의 뱅크(116)에 형성된 트렌치(trench)일 수 있다. 제1 패턴(140)은 뱅크(116)에 형성된 트렌치일 수 있다. 제1 패턴(140)은 뱅크(116)의 상면과 상이한 높이에 최상부 또는 최저부를 가질 수 있다. 제1 패턴(140)은 뱅크(116)의 상면으로부터 연장된 복수의 경사면을 가지는 트렌치 형상일 수 있다. 다만, 제1 패턴(140)은 뱅크(116)에서부터 뱅크(116) 아래의 평탄화층(115)까지 형성될 수도 있으며, 이에 제한되지 않는다. 그리고 도 3b에서는 제1 패턴(140)이 트렌치인 것으로 도시하였으나, 제1 패턴(140)은 다양한 형상으로 이루어질 수 있고, 이에 제한되지 않는다.
제1 패턴(140)에 의해 유기층(122)이 단차를 가질 수 있다. 도 3b에 도시된 바와 같이 뱅크(116)에 트렌치 형상의 제1 패턴(140)이 형성됨에 따라, 유기층(122)은 제1 패턴(140)이 아닌 뱅크(116) 상에 배치된 부분과 제1 패턴(140)에 배치된 부분의 높이 차이가 발생하여, 유기층(122)은 단차를 가질 수 있다.
제2 패턴(150)은 캐소드(123)의 단차가 유기층(122)의 단차보다 작도록 유기층(122)과 캐소드(123)의 사이에 배치될 수 있다. 구체적으로, 제2 패턴(150)은 뱅크(116)에 배치된 제1 패턴(140)에서 유기층(122)과 캐소드(123) 사이에 배치될 수 있다. 이에, 제1 패턴(140)에서 캐소드(123)는 유기층(122) 상에 배치되므로, 뱅크(116) 상에서의 캐소드(123)의 단차가 유기층(122)의 단차보다 작을 수 있다.
제2 패턴(150)은 제1 패턴(140)의 복수의 경사면 사이에 배치될 수 있다. 이때, 제2 패턴(150)은 뱅크(116)의 상에서 제1 패턴(140)과 대응되는 형상으로 배치될 수 있다. 이에, 제2 패턴(150)은 유기층(122)과 캐소드(123)의 사이에 삽입되어, 유기층(122)과 캐소드(123)를 부분적으로 서로 이격시키도록 구성될 수 있다.
제2 패턴(150)의 상면의 높이는 유기층(122)의 최상부의 높이보다 낮을 수 있다. 즉, 제2 패턴(150)은 트렌치 형상의 제1 패턴(140)을 완전히 충진하지 않고, 일부만 충진할 수 있다. 이에, 뱅크(116) 상에서 캐소드(123)가 평탄화되지 못하고 유기층(122)의 단차보다 작은 단차를 가질 수 있다.
제2 패턴(150)은 유기층(122)과 캐소드(123) 사이에 배치되므로, 제2 패턴(150)이 배치된 영역으로 누설 전류가 흐를 수도 있다. 이에, 제2 패턴(150)은 제2 패턴(150)과 인접한 유기층(122), 예를 들어, 전자 수송층으로부터 전자가 주입되는 것을 방지하기 위한 LUMO 레벨을 가질 수 있다. 구체적으로, 제2 패턴(150)의 LUMO 레벨은 전자 수송층의 LUMO 레벨보다 적어도 0.3eV 이상 높은 물질로 이루어질 수 있다.
또한, 제2 패턴(150)은 전하 이동도(carrier mobility)가 10-5 ㎠/Vs 이하인 물질로 이루어질 수 있다. 이에, 제2 패턴(150)에서 전하가 이동하기 어려워지며, 전자 수송층으로부터 전자가 주입되는 것을 방지할 수 있고, 누설 전류가 흐르는 것을 방지할 수 있다.
한편, 제2 패턴(150)은 열 증착이 가능하며, 증착 온도는 0℃ 내지 500℃ 인 물질로 이루어질 수 있다. 이에, 복수의 발광 소자(120)를 기판(110)에 증착시키는 과정이 모두 동일 챔버 내에서 이루어질 수 있다. 이에, 제2 패턴(150)을 코팅 공정 등과 같이 챔버 외부에서 형성하는 경우와 비교하여 제조 공정 중 발광 소자(120)를 진공 챔버의 외부에 노출시키지 않을 수 있으며, 제조 비용 및 제조 시간이 증가하는 것을 방지할 수 있다.
구체적으로, 복수의 발광 소자(120)는 진공 챔버 내에서 발광 소자(120)의 각 층을 이루는 물질들을 기판(110)에 증착시켜 제조할 수 있다. 이때, 제2 패턴(150)은 발광 소자(120)의 유기층(122)과 캐소드(123)의 사이에 배치되므로, 제2 패턴(150)이 증착으로 형성할 수 없는 물질일 경우, 예를 들어, 애노드 및 유기층(122)이 증착된 기판(110)을 진공 챔버 외부로 꺼낸 후, 코팅 등의 방법으로 제2 패턴(150)을 형성할 수 있으나, 이때, 진공 챔버 외부로 노출된 발광 소자(120)가 대기와 반응하며 품질이 저하될 수 있다. 따라서, 제2 패턴(150)은 열 증착이 가능한 물질로 이루어짐으로써, 복수의 발광 소자(120)를 기판(110)에 증착시키는 과정이 모두 동일 챔버 내에서 이루어질 수 있다. 이에, 제조 공정 중 발광 소자(120)를 진공 챔버의 외부에 노출시키지 않을 수 있으므로, 발광 소자(120)의 품질이 저하되는 것을 방지할 수 있다.
또한, 제2 패턴(150)을 코팅 공정 등과 같은 다른 공정으로 형성하는 경우 추가적인 제조 장치가 필요하게 되므로, 복수의 발광 소자(120)를 제조하기 위한 비용 및 시간이 증가하게 되는 문제가 발생할 수 있다. 이에, 제2 패턴(150)을 복수의 발광소자와 함께 동일한 챔버 내에서 증착으로 형성시킴으로써, 발광 소자(120)를 제조하기 위한 추가적인 비용 및 시간이 소모되는 것을 방지할 수 있다.
이때, 제2 패턴(150)은, 예를 들어, 아릴렌디아민(arylenediamine) 유도체, 트리아민(triamine) 유도체, CBP(4,4'-bis(carbazol-9-yl)biphenyl), BCP(2,9-Dimethyl-4,7-diphenyl-1,10-phenanthroline), Alq3(tris(8-hydroxyquinolino)aluminum), TPBI(2,2',2-(1,3,5-benzinetriyl)-tris(1-phenyl-1-H-benzimidazole), PBD(2-(4-biphenyl)-5-(4-tertbutylphenyl)-1,3,4oxadiazole), DTBT(Dithienylbenzothiadiazole), 피라졸린(pyrazoline) 및 카바졸(carbazole) 중 어느 하나의 물질로 이루어질 수 있다.
도 3a 및 도 3b를 참조하면, 뱅크(116) 상에는 하나의 제1 패턴(140) 및 제2 패턴(150)만이 배치된 것으로 도시되었으나, 제1 패턴(140) 및 제2 패턴(150)은 뱅크(116) 상에 복수로 배치될 수도 있으며, 이에, 제한되지 않는다.
한편, 복수의 발광 소자(120)의 공통층은 복수의 서브 화소(SP) 전체에 걸쳐 하나의 층으로 형성된다. 이때, 복수의 서브 화소(SP)의 발광 소자(120)가 공통층을 공유하는 구조로 형성됨에 따라, 특정 서브 화소(SP)의 발광 소자(120)를 발광시킬 때 이웃한 서브 화소(SP)의 발광 소자(120)로 전류가 흐르는 현상, 즉 전류 누설 현상이 발생할 수 있다. 전류 누설 현상은 의도치 않은 다른 서브 화소(SP)의 발광 소자(120)가 발광하게 되어, 복수의 서브 화소(SP) 간의 혼색을 유발하고 소비 전력을 증가시킬 수 있다. 또한, 누설 전류에 의해 색 이상 및 얼룩 등이 시인되어 표시 품질이 저하될 수 있다. 예를 들어, 복수의 서브 화소(SP) 중 제1 서브 화소(SP1)만 발광하는 경우, 제1 서브 화소(SP1)의 발광 소자(120)를 구동하기 위해 공급된 전류 중 일부가 공통층을 통해 인접한 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)로 누설될 수 있다.
그리고 복수의 서브 화소(SP) 별로 분리되어 배치된 발광층은 서로 상이한 턴-온 전압을 갖는다. 예를 들어, 청색 발광층이 배치된 제1 서브 화소(SP1)를 구동하기 위한 턴-온 전압이 가장 크고, 적색 발광층이 배치된 제3 서브 화소(SP3)를 구동하기 위한 턴-온 전압은 가장 작을 수 있다. 그리고 턴-온 전압이 가장 큰 제1 서브 화소(SP1)보다 턴-온 전압이 작은 제2 서브 화소(SP2) 또는 제3 서브 화소(SP3)에서 전류가 흐를 수 있는 장벽이 낮으므로, 공통층을 통해 누설된 전류는 턴-온 전압이 큰 제1 서브 화소(SP1)에서 턴-온 전압이 작은 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)로 쉽게 흐를 수 있고, 제1 서브 화소(SP1) 구동 시 턴-온 전압이 작은 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)가 함께 발광할 수 있다.
특히, 저계조 구동 시, 구동되는 서브 화소(SP)에서 발광된 광의 휘도가 낮아, 이웃한 서브 화소(SP)에서 발광된 광이 보다 쉽게 인지될 수 있다. 즉, 저계조 구동 시, 누설 전류로 인한 색 이상 및 얼룩 불량이 더욱 쉽게 인지될 수 있어 표시 품질 저하가 심각하게 발생할 수 있다. 또한, 저계조의 백색 광을 표시할 때, 공통층을 통해 가장 낮은 턴-온 전압을 갖는 제3 서브 화소(SP3)에서 가장 먼저 광을 발광하므로, 순수한 백색이 아닌 붉은 빛을 갖는 백색이 표시되는 레디쉬(redish) 현상이 발생할 수도 있다.
이에, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 복수의 제1 패턴(140)을 배치하여 발광 소자(120)의 공통층을 통한 누설 전류가 최소화될 수 있다. 먼저, 복수의 제1 패턴(140)이 형성된 뱅크(116) 상에 복수의 발광 소자(120)의 유기층(122) 및 캐소드(123)가 배치되므로, 제1 패턴(140)에도 유기층(122) 및 캐소드(123)가 배치될 수 있다. 제1 패턴(140)을 따라 유기층(122) 및 캐소드(123)가 증착되므로, 누설 전류가 흐르는 경로의 길이를 증가시킬 수 있다. 누설 전류의 경로가 되는 유기층(122)의 공통층이 제1 패턴(140) 및 뱅크(116)를 따라 형성되므로, 유기층(122)은 단차를 갖게 되어 공통층의 길이가 늘어날 수 있고, 누설 전류의 경로의 길이가 증가할 수 있다. 따라서, 누설 전류가 흐르는 경로인 유기층(122)의 길이가 트렌치인 제1 패턴(140)에 의해 늘어나 유기층(122)의 저항이 증가할 수 있고, 누설 전류가 인접한 서브 화소(SP)의 발광 소자(120)로 흐르는 것이 저감될 수 있다.
다만, 제1 패턴(140)을 따라 형성되는 캐소드(123) 또한 유기층(122)의 공통층과 함께 길이가 늘어날 수 있다. 이에, 캐소드(123)의 저항 또한 증가하며, 소비 전력을 증가시키는 문제점이 발생할 수 있다.
이에, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 트렌치인 제1 패턴(140)에 제2 패턴(150)을 배치하여, 캐소드(123)의 저항이 증가하며 소비 전력이 증가하는 것을 방지할 수 있다. 구체적으로, 도 3b를 참조하면, 제2 패턴(150)은 트렌치인 제1 패턴(140)에 의해 형성된 단차 부분에 배치될 수 있고, 유기층(122)과 캐소드(123)의 사이에 배치될 수 있다. 이에, 유기층(122)은 제1 패턴(140)에 의해 단차를 갖게 되어 길이가 증가된 상태를 유지할 수 있고, 캐소드(123)는 제2 패턴(150)에 의해 유기층(122)의 단차보다 작은 단차를 가질 수 있다. 이에, 본 발명의 일 실시예에 따른 표시 장치(100)는 트렌치인 제1 패턴(140)에 제2 패턴(150)을 배치하여, 누설 전류를 최소화함과 동시에 캐소드(123)의 저항 및 소비 전력이 증가하는 것을 최소화할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 표시 장치의 단면도이다. 도 4에서는 설명의 편의를 위해 화소 회로의 복수의 트랜지스터(T1, T2, T3, T4, T5, T6) 및 커패시터(Cst) 중 제5 트랜지스터(T5)만을 도시하였다. 도 4의 표시 장치(400)는 도 1 내지 3b의 표시 장치(100)와 비교하여, 발광 소자(420) 및 제2 패턴(450)만이 상이할 뿐, 다른 구성은 실질적으로 동일하므로, 중복 설명은 생략한다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 표시 장치(400)에서는 트렌치인 제1 패턴(140)에 배치된 제2 패턴(450)의 상면의 높이가 유기층(122)의 최상부의 높이와 동일할 수 있다. 즉, 제2 패턴(450)은 트렌치 형상의 제1 패턴(140)을 완전히 충진할 수 있다. 이에, 뱅크(116) 상에서 캐소드(423)가 평탄화될 수 있고 단차가 없는 평탄한 형상을 가질 수 있다.
본 발명의 다른 실시예에 따른 표시 장치(400)에서는 뱅크(116) 상에 제1 패턴(140)을 배치하여 발광 소자(420)의 공통층을 통한 누설 전류가 최소화될 수 있고, 제1 패턴(140)에 의해 캐소드(423)의 저항이 증가하며 소비 전력이 증가하는 것을 방지할 수 있다. 구체적으로, 도 4를 참조하면, 제2 패턴(450)은 트렌치인 제1 패턴(140)에 의해 형성된 단차 부분에 배치될 수 있고, 유기층(122)과 캐소드(423)의 사이에 배치될 수 있다. 이에, 유기층(122)은 제1 패턴(140)에 의해 단차를 갖게 되어 길이가 증가된 상태를 유지한 반면, 캐소드(423)는 제2 패턴(450)에 의해 유기층(122)의 단차가 상쇄되어 단차가 없는 평탄한 형상을 가질 수 있다. 이에, 본 발명의 다른 실시예에 따른 표시 장치(400)에서는 트렌치인 제1 패턴(140)에 제2 패턴(450)을 배치하여, 누설 전류를 최소화함과 동시에 캐소드(423)의 저항 및 소비 전력이 증가하는 것을 최소화할 수 있다.
도 5a는 본 발명의 또 다른 실시예에 따른 표시 장치의 확대 평면도이다. 도 5b는 도 5a의 Vb-Vb'에 따른 단면도이다. 도 5a에서는 설명의 편의를 위해 제2 패턴(550)은 도시하지 않았고, 발광 소자(520)의 구성 중에서는 애노드(121)만을 도시하였다. 그리고 도 5b에서는 설명의 편의를 위해 화소 회로의 복수의 트랜지스터(T1, T2, T3, T4, T5, T6) 및 커패시터(Cst) 중 제5 트랜지스터(T5)만을 도시하였다. 도 5a 및 도 5b의 표시 장치(500)는 도 1 내지 3b의 표시 장치(100)와 비교하여, 발광 소자(520), 제1 패턴(540) 및 제2 패턴(550)만이 상이할 뿐, 다른 구성은 실질적으로 동일하므로, 중복 설명은 생략한다.
도 5a 및 도 5b를 참조하면, 제1 패턴(540)은 뱅크(116) 상에 배치된 역테이퍼 형상일 수 있다. 즉, 제1 패턴(540)은 뱅크(116) 상에 배치되며, 상면보다 하면이 작은 역테이퍼 형상을 가질 수 있다.
그리고, 제2 패턴(550)은 뱅크(116) 상에서 제1 패턴(540)을 둘러싸도록 배치될 수 있다. 즉, 제2 패턴(550)은 뱅크(116) 상에서 제1 패턴(540)의 측면 형상과 대응되는 형상으로 배치될 수 있다.
이에, 제1 패턴(540)을 따라 형성되는 유기층(522)은 단차를 가질 수 있고, 유기층(522)의 저항이 증가하며 누설 전류가 인접한 서브 화소(SP)의 발광 소자(520)로 흐르는 것이 저감될 수 있다.
구체적으로, 제1 패턴(540)이 형성된 뱅크(116) 상에 복수의 발광 소자(520)의 유기층(522) 및 캐소드(523)가 배치되므로, 제1 패턴(540)에도 유기층(522) 및 캐소드(523)가 배치될 수 있다. 제1 패턴(540)을 따라 유기층(522) 및 캐소드(523)가 증착되므로, 누설 전류가 흐르는 경로의 길이를 증가시킬 수 있다. 누설 전류의 경로가 되는 유기층(522)의 공통층이 제1 패턴(540) 및 뱅크(116)를 따라 형성되므로, 유기층(522)은 단차를 갖게 되어 공통층의 길이가 늘어날 수 있고, 누설 전류의 경로의 길이가 증가할 수 있다. 따라서, 누설 전류가 흐르는 경로인 유기층(522)의 길이가 뱅크(116) 상에 배치된 역테이퍼드 형상인 제1 패턴(540)에 의해 늘어나 유기층(522)의 저항이 증가할 수 있다. 따라서, 누설 전류가 인접한 서브 화소(SP)의 발광 소자(520)로 흐르는 것이 저감될 수 있다.
한편, 역테이퍼 형상인 제1 패턴(540) 상에 유기층(522)을 형성하는 경우, 음영 효과(shadow effect)에 의해 제1 패턴(540) 하측 부분에는 유기층(522)이 증착되기 어려울 수 있다. 그러므로, 상대적으로 폭이 넓은 제1 패턴(540)의 상측 부분에 의해 제1 패턴(540) 하측 부분이 가려져, 제1 패턴(540) 하부에는 유기층(522)이 증착되기 어려우므로, 제1 패턴(540)에서 유기층(522)은 작은 두께를 가지거나 유기층(522)이 단선될 수 있다. 따라서, 유기층(522)은 복수의 제2 패턴(550)에 인접할수록 저항이 증가할 수 있고, 누설 전류가 인접한 서브 화소(SP)의 발광 소자(520)로 흐르는 것이 저감될 수 있다.
도 5b를 참조하면, 제2 패턴(550)은 뱅크(116) 상에서 제1 패턴(540)을 둘러싸도록 배치될 수 있다. 즉, 제2 패턴(550)은 뱅크(116) 상에서 제1 패턴(540)의 측면 형상과 대응되는 형상으로 배치될 수 있다. 제2 패턴(550)은 뱅크(116) 상에서 유기층(522)과 캐소드(523)의 사이에 배치될 수 있다. 이에, 뱅크(116) 상에서 캐소드(523)는 제2 패턴(550) 상에 배치되므로, 뱅크(116) 상에서의 캐소드(523)의 단차가 유기층(522)의 단차보다 작을 수 있다.
제2 패턴(550)의 상면의 높이는 유기층(522)의 최상부의 높이보다 낮을 수 있다. 즉, 제2 패턴(550)은 뱅크(116) 상에서 역테이퍼 형상의 제1 패턴(540)의 측면을 완전히 둘러싸지 않고, 일부만 둘러싸도록 배치할 수 있다. 이에, 뱅크(116) 상에서 캐소드(523)가 평탄화되지 못하고 유기층(522)의 단차보다 작은 단차를 가질 수 있다.
본 발명의 또 다른 실시예에 따른 표시 장치(500)에서는 뱅크(116) 상에 제1 패턴(540)을 배치하여 발광 소자(520)의 공통층을 통한 누설 전류가 최소화될 수 있고, 역테이퍼 형상의 제1 패턴(540)을 둘러싸도록 제2 패턴(550)을 배치하여, 캐소드(523)의 저항이 증가하며 소비 전력이 증가하는 것을 방지할 수 있다. 구체적으로, 도 5a 및 도 5b를 참조하면, 제2 패턴(550)은 역테이퍼 형상인 제1 패턴(540)을 둘러싸며 배치될 수 있고, 유기층(522)과 캐소드(523)의 사이에 배치될 수 있다. 이에, 유기층(522)은 제1 패턴(540)에 의해 단차를 갖게 되어 길이가 증가된 상태를 유지할 수 있고, 캐소드(523)는 제2 패턴(550)에 의해 유기층(522)의 단차보다 작은 단차를 가질 수 있다. 이에, 본 발명의 일 실시예에 따른 표시 장치(500)는 역테이퍼 형상의 제1 패턴(540)을 둘러싸도록 제2 패턴(550)을 배치하여, 누설 전류를 최소화함과 동시에 캐소드(523)의 저항 및 소비 전력이 증가하는 것을 최소화할 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 표시 장치의 단면도이다. 도 6에서는 설명의 편의를 위해 화소 회로의 복수의 트랜지스터(T1, T2, T3, T4, T5, T6) 및 커패시터(Cst) 중 제5 트랜지스터(T5)만을 도시하였다. 도 6의 표시 장치(600)는 도 5a 및 도 5b의 표시 장치(500)와 비교하여 캐소드(623) 및 제2 패턴(650)만이 상이할 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.
도 6을 참조하면, 본 발명의 또 다른 실시예에 따른 표시 장치(600)에서는 역테이퍼 형상인 제1 패턴(540)을 둘러싸는 제2 패턴(650)의 상면의 높이가 유기층(522)의 최상부의 높이와 동일할 수 있다. 즉, 제2 패턴(650)은 뱅크(116) 상에서 역테이퍼 형상의 제1 패턴(540)의 측면을 완전히 둘러싸도록 배치될 수 있다. 이에, 뱅크(116) 상에서 캐소드(623)가 평탄화될 수 있고 단차가 없는 평탄한 형상을 가질 수 있다.
이에, 본 발명의 또 다른 실시예에 따른 표시 장치(600)에서는 뱅크(116) 상에 제1 패턴(540)을 배치하여 발광 소자(620)의 공통층을 통한 누설 전류가 최소화될 수 있고, 역테이퍼 형상의 제1 패턴(540)을 둘러싸도록 제2 패턴(650)을 배치하여, 캐소드(623)의 저항이 증가하며 소비 전력이 증가하는 것을 방지할 수 있다. 구체적으로, 도 6을 참조하면, 제2 패턴(650)은 역테이퍼 형상인 제1 패턴(540)을 둘러싸도록 배치될 수 있고, 유기층(522)과 캐소드(623)의 사이에 배치될 수 있다. 이에, 유기층(522)은 제1 패턴(540)에 의해 단차를 갖게 되어 길이가 증가된 상태를 유지한 반면, 캐소드(623)는 제2 패턴(650)에 의해 유기층(522)의 단차가 상쇄되어 단차가 없는 평탄한 형상을 가질 수 있다. 이에, 본 발명의 또 다른 실시예에 따른 표시 장치(600)에서는 역테이퍼 형상의 제1 패턴(540)을 둘러싸도록 제2 패턴(650)을 배치하여, 누설 전류를 최소화함과 동시에 캐소드(623)의 저항 및 소비 전력이 증가하는 것을 최소화할 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 표시 장치의 확대 평면도이다. 도 7에서는 설명의 편의를 위해 제2 패턴은 도시하지 않았다. 도 7의 표시 장치(1300)는 도 1 내지 및 도 3b의 표시 장치(100)와 비교하여 복수의 서브 화소(SP), 복수의 배선, 제1 패턴(740)만이 상이할 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.
도 7을 참조하면, 복수의 서브 화소(SP)는 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)를 포함한다.
복수의 제1 서브 화소(SP1)와 복수의 제3 서브 화소(SP3)는 동일한 열 또는 동일한 행에서 교대로 배치될 수 있다. 예를 들어, 동일한 열에서 제1 서브 화소(SP1)와 제3 서브 화소(SP3)는 교대로 배치되고, 동일한 행에서 제1 서브 화소(SP1)와 제3 서브 화소(SP3)는 교대로 배치될 수 있다.
복수의 제2 서브 화소(SP2)는 복수의 제1 서브 화소(SP1) 및 복수의 제3 서브 화소(SP3)와 서로 다른 열 및 서로 다른 행에 배치된다. 예를 들어, 하나의 행에 복수의 제2 서브 화소(SP2)가 배치되고, 하나의 행에 이웃한 행에 복수의 제1 서브 화소(SP1)와 복수의 제3 서브 화소(SP3)가 교대로 배치될 수 있다. 하나의 열에 복수의 제2 서브 화소(SP2)가 배치되고, 하나의 열에 이웃한 열에 복수의 제1 서브 화소(SP1)와 복수의 제3 서브 화소(SP3)가 교대로 배치될 수 있다. 복수의 제1 서브 화소(SP1)와 제2 서브 화소(SP2)는 대각선 방향으로 마주하고, 복수의 제3 서브 화소(SP3)와 제2 서브 화소(SP2) 또한 대각선 방향으로 마주할 수 있다. 따라서, 복수의 서브 화소(SP)는 격자 형상으로 배치될 수 있다.
다만, 도 7에서는 복수의 제1 서브 화소(SP1) 및 복수의 제3 서브 화소(SP3)가 동일 열 및 동일 행에 배치되고, 복수의 제2 서브 화소(SP2)는 복수의 제1 서브 화소(SP1) 및 복수의 제3 서브 화소(SP3)와는 다른 열 및 다른 행에 배치된 것으로 도시하였으나, 복수의 서브 화소(SP)의 배치는 이에 제한되지 않는다.
복수의 서브 화소(SP) 각각의 사이에서 열 방향으로 연장된 복수의 고전위 전원 배선(PL)이 배치된다. 고전위 전원 배선(PL)은 복수의 제2 서브 화소(SP2)가 배치된 열과 복수의 제1 서브 화소(SP1) 및 복수의 제3 서브 화소(SP3)가 배치된 열 사이에 배치될 수 있다. 예를 들어, 고전위 전원 배선(PL)은 복수의 제2 서브 화소(SP2)의 양측이자, 복수의 제1 서브 화소(SP1) 및 복수의 제3 서브 화소(SP3) 양측에 배치될 수 있다.
복수의 고전위 전원 배선(PL) 각각의 사이에서 열 방향으로 연장된 복수의 데이터 배선(DL)이 배치된다. 즉, 복수의 고전위 전원 배선(PL)과 복수의 데이터 배선(DL)은 교대로 배치될 수 있다. 복수의 데이터 배선(DL) 중 일부는 동일한 열에 배치된 복수의 제2 서브 화소(SP2)에 중첩하도록 배치되고, 복수의 데이터 배선(DL) 중 다른 일부는 동일한 열에 배치된 복수의 제1 서브 화소(SP1) 및 복수의 제3 서브 화소(SP3)에 중첩하도록 배치될 수 있다.
복수의 서브 화소(SP) 각각의 사이에서 행 방향으로 연장된 복수의 초기화 신호 배선(IL)이 배치된다. 초기화 신호 배선(IL)은 복수의 제2 서브 화소(SP2)가 배치된 행과 복수의 제1 서브 화소(SP1) 및 복수의 제3 서브 화소(SP3)가 배치된 행 사이에 배치될 수 있다. 예를 들어, 초기화 신호 배선(IL)은 복수의 제2 서브 화소(SP2)의 양측이자, 복수의 제1 서브 화소(SP1) 및 복수의 제3 서브 화소(SP3) 양측에 배치될 수 있다.
복수의 초기화 신호 배선(IL) 각각의 사이에서 행 방향으로 연장된 복수의 스캔 배선(SL) 및 복수의 발광 제어 신호 배선(EL)이 배치된다. 예를 들어, 복수의 스캔 배선(SL) 중 제1 스캔 배선(SL1)은 복수의 제2 서브 화소(SP2)에 중첩하도록 배치되고, 복수의 스캔 배선(SL) 중 제2 스캔 배선(SL2)은 복수의 제1 서브 화소(SP1)와 복수의 제3 서브 화소(SP3)에 중첩하도록 배치될 수 있다. 그리고 복수의 발광 제어 신호 배선(EL) 각각은 제1 스캔 배선(SL1)과 이웃하게 배치되어, 제2 서브 화소(SP2) 각각에 중첩하도록 배치될 수 있다. 다만, 도 13에서는 복수의 배선 중 일부는 복수의 서브 화소(SP) 사이에 배치되고, 다른 일부는 복수의 서브 화소(SP)에 중첩하는 것으로 도시하였으나, 복수의 배선의 배치는 이에 제한되지 않는다.
복수의 서브 화소(SP) 사이에 제1 패턴(740)이 배치된다. 평면 상에서 제1 패턴(740)은 복수의 서브 화소(SP) 각각의 사이에 배치될 수 있고, 복수의 서브 화소(SP)가 배치된 형상과 대응되도록, 예를 들어, 격자 형상으로 배치될 수 있다.
제1 패턴(740)은 복수의 서브 화소(SP) 사이에서 대각선 방향으로 연장될 수 있다. 제1 패턴(740)은 서로 다른 방향으로 연장되는 두개의 대각선을 가질 수 있고, 두개의 대각선이 서로 교차하며, 복수의 서브 화소(SP) 사이에 배치될 수 있다. 다만, 이에 제한되지 않고, 제1 패턴(740)은 수직 방향 또는 수평 방향으로 연장될 수도 있다.
제1 패턴(740)은 복수의 서브 화소(SP) 사이에서 뱅크 상에 배치될 수 있고, 뱅크 상에 배치되는 유기층에 단차를 형성할 수 있다. 이에, 유기층은 경로가 증가할 수 있고, 서브 화소(SP)에서 유기층을 따라 인접한 다른 서브 화소(SP)로 전류가 누설되는 것을 최소화할 수 있다.
도 7에 도시되지는 않았으나, 제1 패턴(740)에 의한 캐소드의 단차를 완화시키도록 제2 패턴이 복수의 서브 화소(SP) 사이의 뱅크 상에 더 배치될 수도 있다. 제2 패턴은 복수의 서브 화소(SP) 사이의 뱅크 상에 배치되고, 유기층과 캐소드 사이에 배치될 수 있다. 이에, 제1 패턴에 의한 캐소드의 단차를 완화시키도록 배치될 수 있다.
본 발명의 또 다른 실시예에 따른 표시 장치(700)에서는 격자 형상으로 배치된 복수의 서브 화소(SP) 각각의 사이에 제1 패턴(740) 및 제2 패턴을 배치하여 누설 전류가 흐르는 것을 최소화할 수 있고, 동시에 캐소드의 저항이 증가하며 소비 전력이 증가하는 것을 최소화할 수 있다. 복수의 서브 화소(SP) 중 제1 서브 화소(SP1)와 제3 서브 화소(SP3)는 동일한 행 및 동일한 열에서 교대로 배치될 수 있다. 그리고 복수의 제2 서브 화소(SP2)는 제1 서브 화소(SP1) 및 제3 서브 화소(SP3)와 다른 행 및 다른 열에 배치될 수 있다. 이에, 복수의 제1 서브 화소(SP1), 복수의 제2 서브 화소(SP2) 및 복수의 제3 서브 화소(SP3)는 격자 형상을 이루며 배치될 수 있다. 이때, 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3) 사이에 제1 패턴(740)과 제2 패턴을 배치하여 표시 장치(7400) 구동 시 누설 전류가 의도하지 않은 서브 화소(SP)로 전달되는 것을 최소화하는 것과 동시에 표시 장치(700)의 소비 전력이 증가하는 것을 최소화할 수 있다. 제1 패턴(740)은 누설 전류가 흐르는 경로인 유기층의 길이를 증가시키는 방식으로 누설 전류가 전달되는 것을 최소화하고, 제2 패턴은 유기층과 캐소드 사이에 배치되어 제1 패턴(740)에 의해 캐소드의 길이가 증가하는 것을 최소화 수 있다. 따라서, 본 발명의 또 다른 실시예에 따른 표시 장치(700)에서는 격자 형상으로 배치된 복수의 서브 화소(SP) 각각의 사이에 제1 패턴(740) 및 제2 패턴을 배치하여 누설 전류가 이웃한 서브 화소(SP)로 흐르는 것을 최소화하고, 동시에 캐소드의 저항이 증가하며 소비 전력이 증가하는 것을 최소화할 수 있다.
본 발명의 실시예들에 따른 표시 장치는 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 기판, 기판에 배치된 복수의 서브 화소, 복수의 서브 화소에 배치된 복수의 애노드, 복수의 애노드의 끝단을 덮도록 배치되는 뱅크, 복수의 애노드 및 뱅크 상에 배치되는 유기층, 유기층 상에 배치되는 캐소드, 유기층이 단차를 가지도록 뱅크에 배치되는 제1 패턴 및 캐소드의 단차가 유기층의 단차보다 작도록, 유기층과 캐소드의 사이에 배치되는 제2 패턴을 포함할 수 있다.
본 발명의 다른 특징에 따르면, 제1 패턴은 뱅크에 배치된 트렌치(trench)이고, 제2 패턴은 트렌치에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 패턴의 상면의 높이는 유기층의 최상부의 높이보다 낮을 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 패턴의 상면의 높이는 유기층의 최상부의 높이와 동일할 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 패턴은 뱅크 상에 배치된 역테이퍼 형상이고, 제2 패턴은 뱅크 상에서 제1 패턴을 둘러싸도록 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 패턴의 상면의 높이는 유기층의 최상부의 높이보다 낮을 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 패턴의 상면의 높이는 유기층의 최상부의 높이와 동일할 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 패턴을 이루는 물질의 증착 온도는 0℃내지 500℃일 수 있다.
본 발명의 또 다른 특징에 따르면, 유기층은 전자 수송층을 포함하고, 제2 패턴의 LUMO 레벨은 전자 수송층의 LUMO 레벨보다 0.3eV 이상 높을 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 패턴의 전하 이동도(carrier mobility)는 10-5 ㎠/Vs 이하일 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 패턴은 아릴렌디아민(arylenediamine) 유도체, 트리아민(triamine) 유도체, CBP(4,4'-bis(carbazol-9-yl)biphenyl), BCP(2,9-Dimethyl-4,7-diphenyl-1,10-phenanthroline), Alq3(tris(8-hydroxyquinolino)aluminum), TPBI(2,2',2-(1,3,5-benzinetriyl)-tris(1-phenyl-1-H-benzimidazole), PBD(2-(4-biphenyl)-5-(4-tertbutylphenyl)-1,3,4oxadiazole), DTBT(Dithienylbenzothiadiazole), 피라졸린(pyrazoline) 및 카바졸(carbazole) 중 어느 하나의 물질로 이루어질 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 서브 화소가 배치된 기판, 복수의 서브 화소에 배치되고 애노드, 유기층 및 캐소드를 포함하는 복수의 발광 소자, 복수의 서브 화소 사이에 배치된 뱅크, 뱅크에 배치되고, 뱅크의 상면과 상이한 높이에 최상부 또는 최저부를 가지는 제1 패턴 및 뱅크 상에서 제1 패턴과 대응되는 형상으로 배치되는 제2 패턴을 포함하고, 제1 패턴의 상부에는 유기층 및 캐소드가 배치되고, 제2 패턴은 유기층과 캐소드의 사이에 삽입되어, 유기층과 캐소드를 부분적으로 서로 이격시키도록 구성될 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 패턴은 뱅크의 상면으로부터 연장된 복수의 경사면을 가지는 트렌치 형상이고, 제2 패턴은 복수의 경사면 사이에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 패턴은 뱅크 상에 배치되며, 상면보다 하면이 작은 역테이퍼 형상을 가지고, 제2 패턴은 뱅크 상에서 제1 패턴의 측면 형상과 대응되는 형상으로 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 패턴의 상면은 유기층의 최상부보다 낮게 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 패턴의 상면은 유기층의 최상부와 동일한 높이에 배치될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100, 400, 500, 600, 700: 표시 장치
110: 기판
111: 버퍼층
112: 게이트 절연층
114: 패시베이션층
115: 평탄화층
116: 뱅크
120, 420, 520, 620, 720: 발광 소자
121: 애노드
122, 522: 유기층
123, 423, 523, 623: 캐소드
130: 스페이서
140, 540, 640, 740: 제1 패턴
150, 450, 550, 650: 제2 패턴
PN: 표시 패널
GD: 게이트 드라이버
DD: 데이터 드라이버
TC: 타이밍 컨트롤러
SP: 서브 화소
SP1: 제1 서브 화소
SP2: 제2 서브 화소
SP3: 제3 서브 화소
SL: 스캔 배선
SL1: 제1 스캔 배선
SL2: 제2 스캔 배선
DL: 데이터 배선
PL: 고전위 전원 배선
EL: 발광 제어 신호 배선
IL: 초기화 신호 배선
Cst: 커패시터
ACT: 액티브층
GE: 게이트 전극
DE: 드레인 전극
SE: 소스 전극
CE: 연결 전극
RGB: 영상 데이터
GCS: 게이트 제어 신호
DCS: 데이터 제어 신호
SYNC: 동기 신호
EVDD: 고전위 전원 신호
EVSS: 저전위 전원 신호
SCAN1: 제1 스캔 신호
SCAN2: 제2 스캔 신호
Vdata: 데이터 신호
EM: 발광 제어 신호
Vini: 초기화 신호

Claims (16)

  1. 기판;
    상기 기판에 배치된 복수의 서브 화소;
    상기 복수의 서브 화소에 배치된 복수의 애노드;
    상기 복수의 애노드의 끝단을 덮도록 배치되는 뱅크;
    상기 복수의 애노드 및 상기 뱅크 상에 배치되는 유기층;
    상기 유기층 상에 배치되는 캐소드;
    상기 유기층이 단차를 가지도록 상기 뱅크에 배치되는 제1 패턴; 및
    상기 캐소드의 단차가 상기 유기층의 단차보다 작도록, 상기 유기층과 상기 캐소드의 사이에 배치되는 제2 패턴을 포함하는, 표시 장치.
  2. 제1항에 있어서,
    상기 제1 패턴은 상기 뱅크에 배치된 트렌치(trench)이고,
    상기 제2 패턴은 상기 트렌치에 배치되는, 표시 장치.
  3. 제2항에 있어서,
    상기 제2 패턴의 상면의 높이는 상기 유기층의 최상부의 높이보다 낮은, 표시 장치.
  4. 제2항에 있어서,
    상기 제2 패턴의 상면의 높이는 상기 유기층의 최상부의 높이와 동일한, 표시 장치.
  5. 제1항에 있어서,
    상기 제1 패턴은 상기 뱅크 상에 배치된 역테이퍼 형상이고,
    상기 제2 패턴은 상기 뱅크 상에서 상기 제1 패턴을 둘러싸도록 배치되는, 표시 장치.
  6. 제5항에 있어서,
    상기 제2 패턴의 상면의 높이는 상기 유기층의 최상부의 높이보다 낮은, 표시 장치.
  7. 제5항에 있어서,
    상기 제2 패턴의 상면의 높이는 상기 유기층의 최상부의 높이와 동일한, 표시 장치.
  8. 제1항에 있어서,
    상기 제2 패턴을 이루는 물질의 증착 온도는 0℃내지 500℃인, 표시 장치.
  9. 제1항에 있어서,
    상기 유기층은 전자 수송층을 포함하고,
    상기 제2 패턴의 LUMO 레벨은 상기 전자 수송층의 LUMO 레벨보다 0.3eV 이상 높은, 표시 장치.
  10. 제1항에 있어서,
    상기 제2 패턴의 전하 이동도(carrier mobility)는 10-5 ㎠/Vs 이하인, 표시 장치.
  11. 제1항에 있어서,
    상기 제2 패턴은 아릴렌디아민(arylenediamine) 유도체, 트리아민(triamine) 유도체, CBP(4,4'-bis(carbazol-9-yl)biphenyl), BCP(2,9-Dimethyl-4,7-diphenyl-1,10-phenanthroline), Alq3(tris(8-hydroxyquinolino)aluminum), TPBI(2,2',2-(1,3,5-benzinetriyl)-tris(1-phenyl-1-H-benzimidazole), PBD(2-(4-biphenyl)-5-(4-tertbutylphenyl)-1,3,4oxadiazole), DTBT(Dithienylbenzothiadiazole), 피라졸린(pyrazoline) 및 카바졸(carbazole) 중 어느 하나의 물질로 이루어질 수 있는, 표시 장치.
  12. 복수의 서브 화소가 배치된 기판;
    상기 복수의 서브 화소에 배치되고 애노드, 유기층 및 캐소드를 포함하는 복수의 발광 소자;
    상기 복수의 서브 화소 사이에 배치된 뱅크;
    상기 뱅크에 배치되고, 상기 뱅크의 상면과 상이한 높이에 최상부 또는 최저부를 가지는 제1 패턴; 및
    상기 뱅크 상에서 상기 제1 패턴과 대응되는 형상으로 배치되는 제2 패턴을 포함하고,
    상기 제1 패턴의 상부에는 상기 유기층 및 캐소드가 배치되고,
    상기 제2 패턴은 상기 유기층과 상기 캐소드의 사이에 삽입되어, 상기 유기층과 상기 캐소드를 부분적으로 서로 이격시키도록 구성되는, 표시 장치.
  13. 제12항에 있어서,
    상기 제1 패턴은 상기 뱅크의 상면으로부터 연장된 복수의 경사면을 가지는 트렌치 형상이고,
    상기 제2 패턴은 상기 복수의 경사면 사이에 배치되는, 표시 장치.
  14. 제12항에 있어서,
    상기 제1 패턴은 상기 뱅크 상에 배치되며, 상면보다 하면이 작은 역테이퍼 형상을 가지고,
    상기 제2 패턴은 상기 뱅크 상에서 상기 제1 패턴의 측면 형상과 대응되는 형상으로 배치되는, 표시 장치.
  15. 제12항에 있어서,
    상기 제2 패턴의 상면은 상기 유기층의 최상부보다 낮게 배치되는, 표시 장치.
  16. 제12항에 있어서,
    상기 제2 패턴의 상면은 상기 유기층의 최상부와 동일한 높이에 배치되는, 표시 장치.
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