KR20210154414A - 표시 장치 - Google Patents

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KR20210154414A
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윤정기
방정호
김태환
김남용
박종한
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엘지디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 따른 표시 장치는, 복수의 서브 화소가 정의된 기판; 상기 기판 상부에 배치된 복수의 배선; 상기 기판 상부에 배치된 평탄화층; 상기 평탄화층 위에서 상기 복수의 서브 화소 각각에 배치된 애노드 및 더미 패턴; 상기 복수의 서브 화소 사이에 배치된 뱅크; 상기 복수의 서브 화소 사이에 배치되며, 상기 평탄화층의 상면 두께 일부가 제거된 트렌치 패턴; 상기 복수의 애노드 위에 배치된 유기층; 및 상기 유기층 위에 배치된 캐소드를 포함하며, 상기 더미 패턴의 적어도 일측은 상기 트렌치 패턴으로 돌출하여, 그 하부에 언더 컷 구조를 구성한다. 따라서, 트렌치 패턴에서 누설 전류가 흐르는 경로의 길이가 증가할 수 있고, 언더 컷 구조에 의해 누설 전류가 최소화될 수 있다.

Description

표시 장치{DISPLAY APPARATUS}
본 발명은 표시 장치에 관한 것으로서, 보다 상세하게는 복수의 발광 소자에서 발광된 광이 혼색되는 것을 개선할 수 있는 표시 장치에 관한 것이다.
현재 본격적인 정보화 시대로 접어들면서 전기적 정보신호를 시각적으로 표시하는 표시 장치 분야가 급속도로 발전하고 있으며, 여러 가지 표시 장치에 대해 박형화, 경량화 및 저소비 전력화 등의 성능을 개발시키기 위한 연구가 계속되고 있다.
이러한 다양한 표시 장치 중, 유기 발광 표시 장치는 자체 발광형 표시 장치로서, 액정 표시 장치와는 달리 별도의 광원이 필요하지 않아 경량 박형으로 제조 가능하다. 또한, 유기 발광 표시 장치는 저전압 구동에 의해 소비 전력 측면에서 유리할 뿐만 아니라, 색상 구현, 응답 속도, 시야각, 명암 대비비도 우수하여, 차세대 디스플레이로서 적용되고 있다.
본 발명이 해결하고자 하는 과제는 향상된 효율 및 수명 특성을 구현하기 위하여 복수의 발광부의 적층을 이용하는 멀티 스택(multi stack) 구조를 적용한 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 멀티 스택 구조의 표시 장치의 구동 시, 누설 전류를 최소화할 수 있는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 공통층을 갖는 복수의 발광 소자 중 일부 발광 소자가 누설 전류에 의해 발광하는 것을 최소화한 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 안정적으로 유기층의 단선 구조를 확보할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 표시 장치는, 복수의 서브 화소가 정의된 기판; 상기 기판 상부에 배치된 복수의 배선; 상기 기판 상부에 배치된 평탄화층; 상기 평탄화층 위에서 상기 복수의 서브 화소 각각에 배치된 애노드 및 더미 패턴; 상기 복수의 서브 화소 사이에 배치된 뱅크; 상기 복수의 서브 화소 사이에 배치되며, 상기 평탄화층의 상면 두께 일부가 제거된 트렌치 패턴; 상기 복수의 애노드 위에 배치된 유기층; 및 상기 유기층 위에 배치된 캐소드를 포함하며, 상기 더미 패턴의 적어도 일측은 상기 트렌치 패턴으로 돌출하여, 그 하부에 언더 컷 구조를 구성한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 멀티 스택 구조의 유기 발광 소자를 적용함으로써 높은 효율을 나타낼 수 있고, 저전류 구동이 가능하여 유기 발광 소자의 수명이 향상될 수 있다.
본 발명은 복수의 발광 소자의 공통층을 통해 전류가 누설되는 것을 개선할 수 있다.
본 발명은 멀티 스택 구조의 표시 장치의 구동 시, 의도하지 않은 발광 소자의 발광을 최소화하여, 색 재현율을 향상시킬 수 있다.
본 발명은 안정적으로 유기층의 단선 구조를 확보할 수 있어 수율 및 공정성이 향상될 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 구성도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 서브 화소의 회로도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 확대 평면도이다.
도 4는 도 3의 III-III'선에 따른 단면도이다.
도 5a 내지 도 5e는 도 4의 표시 장치의 제조과정을 보여주는 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 표시 장치의 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 8a는 최하층의 두께가 100Å인 경우, 식각 상태를 보여주는 사진이다.
도 8b는 도 8a의 단면을 보여주는 사진이다.
도 9a는 최하층의 두께가 200Å인 경우, 식각 상태를 보여주는 사진이다.
도 9b는 도 9a의 단면을 보여주는 사진이다.
도 10a는 최하층의 두께가 300Å인 경우, 식각 상태를 보여주는 사진이다.
도 10b는 도 10a의 단면을 보여주는 사진이다.
도 11a는 최하층의 두께가 500Å인 경우, 식각 상태를 보여주는 사진이다.
도 11b는 도 11a의 단면을 보여주는 사진이다.
도 12는 본 발명의 또 다른 실시예에 따른 표시 장치의 확대 평면도이다.
도 13은 도 12의 XII-XII'선에 따른 단면도이다.
도 14는 본 발명의 또 다른 실시예에 따른 표시 장치의 확대 평면도이다.
도 15는 도 14의 XIV-XIV'선에 따른 단면도이다.
도 16은 본 발명의 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 17은 본 발명의 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 18은 본 발명의 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 19a 및 도 19b는 도 12의 A부분에 대한 단면도이다.
본 발명의 이점 및 특징, 그리고, 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형상으로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한, 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 면적 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 면적 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 구성도이다.
도 1을 참조하면, 표시 장치(100)는 복수의 서브 화소(SP)를 포함하는 표시 패널(PN), 표시 패널(PN)에 각종 신호를 공급하는 게이트 드라이버(GD) 및 데이터 드라이버(DD) 및 게이트 드라이버(GD)와 데이터 드라이버(DD)를 제어하는 타이밍 컨트롤러(TC)를 포함할 수 있다.
게이트 드라이버(GD)는 타이밍 컨트롤러(TC)로부터 제공된 복수의 게이트 제어 신호(GCS)에 따라 복수의 스캔 배선(SL)에 복수의 스캔 신호를 공급할 수 있다. 복수의 스캔 신호는 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)를 포함할 수 있다.
데이터 드라이버(DD)는 타이밍 컨트롤러(TC)로부터 제공된 복수의 데이터 제어 신호(DCS)에 따라 타이밍 컨트롤러(TC)로부터 입력되는 영상 데이터(RGB)를 기준 감마 전압을 이용하여 데이터 신호로 변환할 수 있다. 그리고, 데이터 드라이버(DD)는 변환된 데이터 신호를 복수의 데이터 배선(DL)에 공급할 수 있다.
타이밍 컨트롤러(TC)는 외부로부터 입력된 영상 데이터(RGB)를 정렬하여 데이터 드라이버(DD)에 공급하고, 외부로부터 입력되는 동기 신호(SYNC)를 이용해 게이트 제어 신호(GCS) 및 데이터 제어 신호(DCS)를 생성할 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 서브 화소의 회로도이다.
도 2를 참조하면, 복수의 서브 화소(SP) 각각의 화소 회로는 제1 내지 제6 트랜지스터(T1, T2, T3, T4, T5, T6) 및 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제2 스캔 배선과 연결되어, 제2 스캔 배선을 통해 공급되는 제2 스캔 신호(SCAN2)에 의해 제어될 수 있다. 제1 트랜지스터(T1)는 데이터 신호(Vdata)를 공급하는 데이터 배선과 커패시터(Cst) 사이에 전기적으로 연결될 수 있다.
제2 트랜지스터(T2)는 고전위 전원 신호(EVDD)가 공급되는 고전위 전원 배선과 제5 트랜지스터(T5) 사이에 전기적으로 연결될 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 커패시터(Cst)와 전기적으로 연결될 수 있다.
또한, 제3 트랜지스터(T3)는 제1 스캔 배선을 통해 공급되는 제1 스캔 신호(SCAN1)에 의해 제어될 수 있으며, 제2 트랜지스터(T2)의 문턱 전압을 보상할 수 있고, 제3 트랜지스터(T3)는 보상 트랜지스터로 지칭될 수 있다.
제4 트랜지스터(T4)는 커패시터(Cst)와 초기화 신호(Vini)가 공급되는 초기화 신호 배선에 전기적으로 연결될 수 있다. 그리고, 제4 트랜지스터(T4)는 발광 제어 신호 배선을 통해 공급되는 발광 제어 신호(EM)에 의해 제어될 수 있다.
제5 트랜지스터(T5)는 제2 트랜지스터(T2)와 발광 소자(120) 사이에 전기적으로 연결되고, 발광 제어 신호 배선을 통해 공급되는 발광 제어 신호(EM)에 의해 제어될 수 있다.
제6 트랜지스터(T6)는 초기화 신호(Vini)가 공급되는 초기화 신호 배선과 발광 소자(120)의 애노드 사이에 전기적으로 연결되고, 제1 스캔 배선을 통해 공급되는 제1 스캔 신호(SCAN1)에 의해 제어될 수 있다.
이상에서는 복수의 서브 화소(SP) 각각의 화소 회로가 제1 내지 제6 트랜지스터(T1, T2, T3, T4, T5, T6) 및 커패시터(Cst)를 포함하여 구성되는 경우를 예로 설명하고 있으나, 전술한 바와 같이 본 발명이 이에 제한되는 것은 아니다.
이하에서는 도 3 및 도 4를 참조하여, 본 발명의 일 실시예에 따른 표시 장치(100)의 서브 화소(SP)를 보다 상세히 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 확대 평면도이다.
도 4는 도 3의 III-III'선에 따른 단면도이다.
도 3 및 도 4를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 기판(110), 버퍼층(111), 게이트 절연층(112), 층간 절연층(113), 패시베이션층(114), 평탄화층(115), 뱅크(116), 고전위 전원 배선(PL), 스캔 배선, 데이터 배선(DL), 초기화 신호 배선, 발광 제어 신호 배선, 제5 트랜지스터(T5) 및 발광 소자(120)를 포함할 수 있다.
도 3에서는 설명의 편의를 위해 발광 소자(120)의 구성 중 애노드(121) 및 뱅크(116)만을 도시하였다. 뱅크(116)는 제1 개구부(OP1) 및 트렌치 패턴(140)에 의해 노출되는 영역을 제외한 나머지 영역에 배치될 수 있다. 또한, 도 4에서는 설명의 편의를 위해 서브 화소(SP)의 화소 회로의 복수의 트랜지스터(T1, T2, T3, T4, T5, T6) 및 커패시터(Cst) 중 제5 트랜지스터(T5)만을 도시하였다.
도 3을 참조하면, 복수의 서브 화소(SP)는 빛을 발광하는 개별 단위로, 복수의 서브 화소(SP) 각각에는 발광 소자(120)가 배치될 수 있다. 복수의 서브 화소(SP)는 서로 다른 색상의 광을 발광하는 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)를 포함할 수 있다. 예를 들어, 제1 서브 화소(SP1)는 청색 서브 화소이고, 제2 서브 화소(SP2)는 녹색 서브 화소이며, 제3 서브 화소(SP3)는 적색 서브 화소일 수 있다. 다만, 본 발명이 이에 제한되는 것은 아니다.
복수의 제1 서브 화소(SP1)는 복수의 열을 이루며 배치될 수 있다. 즉, 복수의 제1 서브 화소(SP1)는 동일한 열에 배치될 수 있다. 그리고, 복수의 제2 서브 화소(SP2) 및 복수의 제3 서브 화소(SP3)는 복수의 제1 서브 화소(SP1)가 배치된 복수의 열 각각의 사이에 배치될 수 있다. 예를 들어, 하나의 열에 복수의 제1 서브 화소(SP1)가 배치되고, 이웃한 열에 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)가 함께 배치될 수 있다. 그리고, 복수의 제2 서브 화소(SP2)와 복수의 제3 서브 화소(SP3)는 동일한 열에서 교대로 배치될 수 있다.
다만, 본 명세서에서는 복수의 서브 화소(SP)가 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)를 포함하는 것으로 설명하였으나, 복수의 서브 화소(SP)의 배치, 개수 및 색상 조합은 설계에 따라 다양하게 변경될 수 있으며, 이에 제한되지 않는다.
도 2 내지 도 4를 참조하면, 복수의 서브 화소(SP) 사이에 열 방향으로 연장된 고전위 전원 배선(PL)이 배치될 수 있다. 복수의 고전위 전원 배선(PL)은 복수의 서브 화소(SP) 각각으로 고전위 전원 신호(EVDD)를 전달하는 배선이다. 복수의 고전위 전원 배선(PL) 각각은 제1 서브 화소(SP1)와 제2 서브 화소(SP2) 사이 및 제1 서브 화소(SP1)와 제3 서브 화소(SP3) 사이에 배치될 수 있다. 다만, 본 발명이 이에 제한되는 것은 아니다.
복수의 고전위 전원 배선(PL)과 동일한 열 방향으로 연장된 복수의 데이터 배선(DL)이 배치될 수 있다. 복수의 데이터 배선(DL)은 복수의 서브 화소(SP) 각각으로 데이터 신호(Vdata)를 전달하는 배선이다. 예를 들어, 복수의 데이터 배선(DL) 각각은 제2 서브 화소(SP2)와 고전위 전원 배선(PL) 사이 및 제3 서브 화소(SP3)와 고전위 전원 배선(PL) 사이에 배치될 수 있다. 다만, 본 발명이 이에 제한되는 것은 아니며, 복수의 데이터 배선(DL)은 복수의 고전위 전원 배선(PL)과 제1 서브 화소(SP1) 사이에 배치될 수도 있다.
도시하지 않았지만, 행 방향으로 연장된 복수의 스캔 배선이 배치될 수 있다. 복수의 스캔 배선은 복수의 서브 화소(SP) 각각으로 스캔 신호(SCAN1, SCAN2)를 전달하는 배선이다. 복수의 스캔 배선은 제1 스캔 배선 및 제2 스캔 배선을 포함할 수 있다. 제1 스캔 배선은 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이에서 행 방향으로 연장되어 배치되고, 제2 스캔 배선은 제3 서브 화소(SP3)를 가로질러 행 방향으로 연장되어 배치될 수 있다.
복수의 서브 화소(SP) 사이에 복수의 스캔 배선과 동일하게 행 방향으로 연장된 복수의 초기화 신호 배선이 배치될 수 있다. 복수의 초기화 신호 배선은 복수의 서브 화소(SP) 각각으로 초기화 신호(Vini)를 전달하는 배선이다. 복수의 초기화 신호 배선 각각은 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이에 배치될 수 있다. 복수의 초기화 신호 배선은 제1 스캔 배선과 제2 스캔 배선 사이에 배치될 수 있다. 다만, 본 발명이 이에 제한되는 것은 아니다.
복수의 스캔 배선과 동일하게 행 방향으로 연장된 복수의 발광 제어 신호 배선이 배치될 수 있다. 복수의 발광 제어 신호 배선은 복수의 서브 화소(SP) 각각으로 발광 제어 신호(EM)를 전달하는 배선이다. 복수의 발광 제어 신호 배선은 복수의 제2 스캔 배선과 이웃하게 배치될 수 있다. 복수의 발광 제어 신호 배선은 제3 서브 화소(SP3)를 가로질러 행 방향으로 연장되어 배치될 수 있다. 복수의 발광 제어 신호 배선과 복수의 초기화 신호 배선 사이에 제2 스캔 배선이 배치될 수 있다.
한편, 복수의 배선은 직류 신호를 전달하는 직류 배선과 교류 신호를 전달하는 교류 배선으로 분류할 수도 있다. 복수의 배선 중 직류 신호인 고전위 전원 신호(EVDD) 또는 초기화 신호(Vini)를 전달하는 고전위 전원 배선(PL)과 초기화 신호 배선은 직류 배선에 포함될 수 있다. 그리고, 복수의 배선 중 교류 신호인 스캔 신호(SCAN1, SCAN2), 데이터 신호(Vdata) 등을 전달하는 스캔 배선 및 데이터 배선(DL)은 교류 배선에 포함될 수 있다.
복수의 서브 화소(SP) 사이에 복수의 스페이서가 배치될 수 있다. 복수의 서브 화소(SP)에 발광 소자(120)를 형성할 때, 증착 마스크인 FMM(Fine metal mask)을 사용할 수 있다. 이때, 증착 마스크와 접촉하여 발생될 수 있는 손상을 방지하고, 증착 마스크와 기판(110) 사이의 일정한 거리를 유지하기 위해, 복수의 스페이서가 배치될 수 있다.
복수의 서브 화소(SP) 사이에 복수의 트렌치 패턴(140)이 배치될 수 있다. 복수의 트렌치 패턴(140)은 평탄화층(115)의 상부 두께 일부가 제거되어 형성되며, 적어도 더미 패턴(150)의 일측에 언더 컷(UC) 구조를 포함할 수 있다. 도 3 및 도 4는 더미 패턴(150)의 일측에 언더 컷(UC) 구조가 형성된 경우를 예로 도시하고 있으나, 본 발명이 이에 제한되는 것은 아니며, 더미 패턴(150)의 양측에 언더 컷(UC) 구조가 형성될 수도 있다.
복수의 트렌치 패턴(140)에 의해 더미 패턴(150)의 최하층(150a)이 노출되며, 노출된 더미 패턴(150)의 최하층(150a)은 트렌치 패턴(140) 내부로 돌출함으로써 그 하부에 언더 컷(UC) 구조가 형성될 수 있다. 언더 컷(UC) 구조로 인해 이웃하는 서브 화소(SP) 사이의 공통층(122c) 및 캐소드(123)가 서로 단선될 수 있다.
이러한 언더 컷(UC) 구조는 복수의 트렌치 패턴(140)과 함께 멀티 스택(multi stack) 구조에서 발생하는 측면 누설 전류를 차단하는 역할을 할 수 있다.
더미 패턴(150)은 제1 서브 화소(SP1)의 애노드(121)를 둘러싸는 형태로 배치될 수 있다. 도 3에서는 더미 패턴(150)이 제1 서브 화소(SP1)의 애노드(121) 주위에만 배치된 경우를 예로 도시하고 있으나, 이에 제한되는 것은 아니다. 다만, 제1 서브 화소(SP1)가 청색 서브 화소인 경우, 청색 서브 화소에서 전류의 흐름이 많기 때문에 더미 패턴(150)은 적어도 제1 서브 화소(SP1)의 애노드(121) 주위에는 배치될 수 있다. 한편, 도시하지 않았지만, 더미 패턴(150)은 제2 서브 화소(SP2)와 제3 서브 화소(SP3)의 주위에도 배치될 수 있다.
더미 패턴(150)은 복수로 분리될 수 있다. 즉, 더미 패턴(150)은 일부에서 단선될 수 있다. 도 3에서는 더미 패턴(150)이 상하 2개로 분리된 경우를 예로 도시하고 있으나, 본 발명이 이에 제한되는 것은 아니다.
더미 패턴(150)은 애노드(121)와 함께 패터닝 될 수 있다.
애노드(121)는, 예를 들어, 최하층(121a)과 최상층(121c) 및 최하층(121a)과 최상층(121c) 사이의 중간층(121b)의 적층 구조로 이루어질 수 있다. 이 경우 더미 패턴(150)은, 최하층(150a)과 최상층(150c) 및 최하층(150a)과 최상층(150c) 사이의 중간층(150b)의 적층 구조로 이루어질 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
이때, 복수의 트렌치 패턴(140)은 제1 부분(141) 및 제2 부분(142)을 포함할 수 있다. 제1 부분(141)은 복수의 서브 화소(SP) 사이에서 열 방향으로 연장된 부분이다. 제1 부분(141)은 제1 서브 화소(SP1)와 제2 서브 화소(SP2) 사이, 제1 서브 화소(SP1)와 제3 서브 화소(SP3) 사이에서 열 방향으로 연장된 부분일 수 있다. 제1 부분(141)은 열 방향으로 복수로 분리될 수 있으나, 이에 제한되는 것은 아니다. 이는 캐소드(123)의 저항을 낮출 수 있고, 전압 강하 현상에 따른 휘도 편차를 저감할 수 있다.
제1 부분(141)의 적어도 일부는 배선 중 열 방향으로 연장된 직류 배선과 교류 배선 사이에 배치될 수 있다. 예를 들어, 제1 부분(141)은 열 방향으로 연장되어, 적어도 일부가 고전위 전원 배선(PL)과 데이터 배선(DL) 사이에 배치될 수 있다. 다만, 본 발명이 이에 제한되는 것은 아니며, 제1 부분(141)의 적어도 일부는 고전위 전원 배선(PL)이나 데이터 배선(DL)에 중첩될 수도 있다.
제2 부분(142)은 복수의 서브 화소(SP) 사이에서 행 방향으로 연장된 부분이다. 제2 부분(142)은 제1 서브 화소(SP1)와 제1 서브 화소(SP1) 사이에서 행 방향으로 연장된 부분일 수 있다. 이때, 제2 부분(142)은 제1 부분(141)으로부터 행 방향으로 연장될 수도 있고, 제1 부분(141)과 분리되어 배치될 수도 있다. 제2 부분(142)의 적어도 일부는 배선 중 행 방향으로 연장된 직류 배선이나 교류 배선에 중첩할 수 있다. 한편, 도시하지 않았지만, 제2 부분(142)은 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이에도 배치될 수 있다.
복수의 트렌치 패턴(140)은 더미 패턴(150)의 일부에서 일측과 중첩될 수 있다.
복수의 트렌치 패턴(140)과 중첩된 더미 패턴(150)의 일측은 최상층(150c)과 중간층(150b)이 제거되어 최하층(150a)이 외부로 노출될 수 있다. 노출된 더미 패턴(150)의 최하층(150a)은 트렌치 패턴(140) 내부로 돌출함으로써 그 하부에 언더 컷(UC) 구조가 형성될 수 있다.
이와 같이 복수의 서브 화소(SP) 사이에 배치된 복수의 트렌치 패턴(140) 및 언더 컷(UC) 구조에 의해 복수의 발광 소자(120)로부터의 측면 누설 전류를 최소화할 수 있으며, 이에 대하여 도 4를 참조하여 보다 상세히 설명하기로 한다.
도 4를 참조하면, 기판(110)은 표시 장치(100)의 다른 구성 요소들을 지지하기 위한 지지 부재로, 절연 물질로 이루어질 수 있다. 예를 들어, 기판(110)은 유리 또는 수지 등으로 이루어질 수 있다. 또한, 기판(110)은 고분자 또는 폴리이미드(Polyimide, PI) 등과 같은 플라스틱을 포함하여 이루어질 수도 있고, 플렉서빌리티(flexibility)를 갖는 물질로 이루어질 수도 있다.
기판(110) 위에 버퍼층(111)이 배치될 수 있다. 버퍼층(111)은 기판(110)을 통한 수분 또는 불순물의 침투를 저감할 수 있다. 버퍼층(111)은 예를 들어, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. 다만, 버퍼층(111)은 기판(110)의 종류나 트랜지스터의 종류에 따라 생략될 수도 있으며, 이에 제한되지 않는다.
버퍼층(111) 위에 제5 트랜지스터(T5)가 배치될 수 있다.
제5 트랜지스터(T5)는 액티브층(ACT), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다.
액티브층(ACT)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘 등과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다. 예를 들어, 액티브층(ACT)이 산화물 반도체로 형성된 경우, 액티브층(ACT)은 채널 영역, 소스 영역 및 드레인 영역으로 이루어지고, 소스 영역 및 드레인 영역은 도체화된 영역일 수 있으나, 이에 제한되지 않는다.
액티브층(ACT) 위에 게이트 절연층(112)이 배치될 수 있다.
게이트 절연층(112)은 액티브층(ACT)과 게이트 전극(GE)을 절연시키기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
게이트 절연층(112) 위에 게이트 전극(GE)이 배치될 수 있다.
게이트 전극(GE)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
게이트 전극(GE) 위에 층간 절연층(113)이 배치될 수 있다.
층간 절연층(113)에는 소스 전극(SE) 및 드레인 전극(DE) 각각이 액티브층(ACT)에 접속하기 위한 컨택홀이 형성될 수 있다. 층간 절연층(113)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
층간 절연층(113) 위에 소스 전극(SE) 및 드레인 전극(DE)이 배치될 수 있다. 서로 이격되어 배치된 소스 전극(SE) 및 드레인 전극(DE)은 액티브층(ACT)과 전기적으로 연결될 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
층간 절연층(113) 위에 고전위 전원 배선(PL) 및 데이터 배선(DL)이 배치될 수 있다. 고전위 전원 배선(PL) 및 데이터 배선(DL)은 소스 전극(SE) 및 드레인 전극(DE)과 동일 층에 배치되어, 동일한 도전성 물질로 이루어질 수 있으나, 이에 제한되지 않는다. 예를 들어, 고전위 전원 배선(PL) 및 데이터 배선(DL)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
고전위 전원 배선(PL), 데이터 배선(DL), 소스 전극(SE) 및 드레인 전극(DE) 위에 패시베이션층(114)이 배치될 수 있다. 패시베이션층(114)은 패시베이션층(114) 하부의 구성을 보호하기 위한 절연층이다. 예를 들어, 패시베이션층(114)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. 또한, 패시베이션층(114)은 실시예에 따라 생략될 수도 있다.
패시베이션층(114) 위에 평탄화층(115)이 배치될 수 있다. 평탄화층(115)은 기판(110)의 상부를 평탄화하는 절연층이다. 평탄화층(115)은 유기 물질로 이루어질 수 있고, 예를 들어, 폴리이미드(Polyimide) 또는 포토아크릴(Photo Acryl)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
평탄화층(115) 위에 복수의 서브 화소(SP)에는 복수의 발광 소자(120)가 배치될 수 있다. 발광 소자(120)는 애노드(121), 유기층(122) 및 캐소드(123)를 포함할 수 있다. 유기층(122)은 발광 영역에 배치된 발광층(122a)과 발광 영역을 포함하여 기판(110) 전면에 배치된 공통층(122c)으로 구성될 수 있다.
평탄화층(115) 위에 애노드(121)가 배치될 수 있다.
애노드(121)는 제4 트랜지스터와 전기적으로 연결되어, 화소 회로의 구동 전류를 공급받을 수 있다. 애노드(121)는 발광층(122a)에 정공을 공급하므로, 일함수가 높은 도전성 물질로 이루어질 수 있다. 애노드(121)는 예를 들어, 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zin Oxide, IZO) 등과 같은 투명 도전성 물질로 형성될 수 있으나, 이에 제한되지 않는다.
한편, 표시 장치(100)는 탑 에미션(Top Emission) 또는 바텀 에미션(Bottom Emission) 방식으로 구현될 수 있다. 탑 에미션 방식 경우, 발광층(122a)으로부터 발광된 광이 애노드(121)에 반사되어 상부 방향, 즉, 캐소드(123) 측을 향하도록, 애노드(121)의 하부에 반사 효율이 우수한 금속 물질, 예를 들어, 알루미늄(Al) 또는 은(Ag)과 같은 물질로 이루어진 반사층이 추가될 수 있다. 반대로, 표시 장치(100)가 바텀 에미션 방식인 경우, 애노드(121)는 투명 도전성 물질로만 이루어질 수 있다. 이하에서는 본 발명의 일 실시예에 따른 표시 장치(100)가 탑 에미션 방식인 것으로 가정하여 설명하기로 한다.
애노드(121)는, 예를 들어, 최하층(121a)과 최상층(121c) 및 최하층(121a)과 최상층(121c) 사이의 중간층(121b)의 적층 구조로 이루어질 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 애노드(121)는 반사층인 중간층(121b)을 포함하는 2층 이상의 적층 구조로 이루어질 수 있다.
애노드(121)와 함께 애노드(121) 주위에 더미 패턴(150)이 형성될 수 있다. 이 경우 더미 패턴(150) 또한, 최하층(150a)과 최상층(150c) 및 최하층(150a)과 최상층(150c) 사이의 중간층(150b)의 적층 구조로 이루어질 수 있다.
이때, 최하층(121a, 150a)과 최상층(121c, 150c)은, 예를 들어, 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zin Oxide, IZO) 등과 같은 투명 도전성 물질로 형성될 수 있다. 또한, 중간층(121b, 150b)은 알루미늄(Al) 또는 은(Ag)과 같은 물질로 이루어진 반사층일 수 있다. 다만, 본 발명이 이에 제한되는 것은 아니다.
한편, 복수의 서브 화소(SP) 사이에 복수의 트렌치 패턴(140)이 배치될 수 있다.
복수의 트렌치 패턴(140)은 평탄화층(115)에 형성될 수 있다. 즉, 복수의 트렌치 패턴(140)은 평탄화층(115)의 상부 두께 일부가 제거되어 형성되며, 적어도 더미 패턴(150)의 일측에 언더 컷(UC) 구조를 포함할 수 있다. 도 4는 더미 패턴(150)의 일측에 언더 컷(UC) 구조가 형성된 경우를 예로 도시하고 있으나, 본 발명이 이에 제한되는 것은 아니며, 더미 패턴(150)의 양측에 언더 컷(UC) 구조가 형성될 수도 있다.
복수의 트렌치 패턴(140)에 의해 노출되는 더미 패턴(150)의 최하층(150a)은 그 하부에 언더 컷(UC) 구조가 형성될 수 있다.
전술한 바와 같이, 유기 발광 소자(120)는 애노드(121), 유기층(122) 및 캐소드(123)을 포함할 수 있다.
유기층(122)은 애노드(121)와 캐소드(123) 사이에 배치될 수 있다.
유기층(122)은 애노드(121) 및 캐소드(123)으로부터 공급된 전자와 정공의 결합에 의해 광이 발광하는 영역이다.
한편, 본 발명의 일 실시예에 따른 유기층(122)은 복수의 서브 화소(SP) 각각에 배치되는 발광층(122a) 및 복수의 서브 화소(SP)에 공통으로 배치되는 공통층(122c)을 포함할 수 있다.
즉, 유기 발광 표시 장치의 품질 및 생산성 향상을 위해서 유기 발광 소자의 효율, 수명 향상 및 소비 전력 저감 등을 위한 다양한 유기 발광 소자 구조가 제안되고 있다.
이에 따라, 하나의 스택(stack) 즉, 하나의 발광 유닛(electroluminescence unit: EL unit)을 적용하는 유기 발광 소자 구조뿐만 아니라, 향상된 효율 및 수명 특성을 구현하기 위해 복수의 스택, 즉 복수의 발광 유닛의 적층을 이용하는 탠덤(Tandem) 구조의 유기 발광 소자가 제안되고 있다.
이와 같은 탠덤 구조, 즉, 제1 발광 유닛과 제2 발광 유닛의 적층을 이용한 2 스택 구조의 유기 발광 소자는 전자와 정공의 재결합(recombination)을 통해서 발광이 일어나는 발광 영역이 제1 발광 유닛과 제2 발광 유닛 각각에 위치하며, 제1 발광 유닛의 제1 발광층과 제2 발광 유닛의 제2 발광층에서 각각 발광하는 빛이 보강 간섭을 일으키면서 단일 스택 구조의 유기 발광 소자 대비 높은 휘도를 제공할 수 있다.
또한, 유기 발광 소자에 있어서 하나의 화소를 구성하는 복수의 서브 화소들간의 거리는 유기 발광 표시 장치가 고해상도로 갈수록 작아지게 되는데, 발광층(emission layer: EML)을 제외한 정공 주입층(EIL), 정공 수송층(HTL), 전하 생성층(CGL), 전자 주입층(EIL), 전자 수송층(ETL) 등과 같은 보조 유기층들은 공통 마스크(Common Mask)를 이용하여 복수 개의 서브 화소 모두에 대응되도록 증착 되어 공통층(common layer)으로 형성되며, 각각 상이한 파장의 빛을 발생시키는 복수의 서브 화소 내 발광층은 파인 메탈 마스크(fine metal mask)를 이용하여 각각의 서브 화소에 대응되도록 개별적으로 증착 되어 형성될 수 있다.
위와 같은 유기 발광 소자의 경우, 애노드와 캐소드 사이에 전압이 인가될 때, 상기와 같이 유기 발광 소자 내 형성된 공통층을 통해 유기 발광 소자의 수평 방향으로 수평 누설 전류(lateral leakage current)가 발생하면서, 발광이 요구되는 서브 화소 뿐만 아니라 인접하여 위치하는 원하지 않는 서브 화소가 발광하면서 나타나는 혼색 불량이 발생하고 있다.
위와 같은 혼색 불량은 단일 스택 구조의 유기 발광 소자 대비 빛의 보강 간섭을 이용하는 제1 발광 유닛과 제2 발광 유닛의 적층을 이용한 2 스택 구조의 유기 발광 소자에 있어서 더 심하게 나타날 수 있다.
이에 본 발명에서는, 도 3 및 도 4에 도시된 바와 같이, 복수의 서브 화소(SP) 사이에 복수의 트렌치 패턴(140) 및 언더 컷(UC) 구조를 형성하여 이웃하는 서브 화소(SP)간 공통층(122c) 및 캐소드(123)를 일부 단선시킴으로써 멀티 스택 구조의 표시 장치의 구동 시, 누설 전류를 최소화하는 것을 특징으로 한다.
다시 도 4를 참조하면, 애노드(121) 및 평탄화층(115) 위에 뱅크(116)가 배치될 수 있다. 뱅크(116)는 복수의 서브 화소(SP)를 구분하기 위해, 복수의 서브 화소(SP) 사이에 배치된 절연층이다.
뱅크(116)는 애노드(121)의 일부를 노출시키는 제1 개구부(OP1)를 포함할 수 있다. 뱅크(116)는 애노드(121)의 에지 또는 가장자리 부분을 덮도록 배치된 유기 절연 물질일 수 있다. 뱅크(116)는 예를 들어, 폴리이미드(polyimide), 아크릴(acryl) 또는 벤조사이클로부텐(benzocyclobutene: BCB)계 수지로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
뱅크(116) 위에 복수의 스페이서가 배치될 수 있다. 스페이서는 발광 소자(120)를 형성할 때, 증착 마스크와 일정 거리를 유지하기 위해 뱅크(116) 위에 배치될 수 있다. 스페이서에 의해 증착 마스크와 스페이서 아래의 뱅크(116) 및 애노드(121)는 증착 마스크와 일정 거리를 유지할 수 있고, 접촉으로 인한 손상을 방지할 수 있다. 이때, 복수의 스페이서는 증착 마스크와 접촉하는 면적을 최소화하도록, 상부로 갈수록 폭이 좁아지는 형태, 예를 들어, 테이퍼 형상으로 이루어질 수 있다.
애노드(121), 뱅크(116) 및 트렌치 패턴(140) 위에 유기층(122)이 배치될 수 있다. 유기층(122)은 복수의 서브 화소(SP) 각각에 배치되는 발광층(122a) 및 복수의 서브 화소(SP)에 공통으로 배치되는 공통층(122c)을 포함할 수 있다. 발광층(122a)은 특정 색상의 광을 발광하기 위한 유기층으로, 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3) 각각에 서로 다른 발광층(122a)이 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 모든 서브 화소(SP) 각각에 복수의 발광층(122a)을 구비하여 백색을 발광할 수도 있다.
공통층(122c)은 발광층(122a)의 발광 효율을 개선하기 위해서 배치되는 유기층이다. 공통층(122c)은 복수의 서브 화소(SP)에 걸쳐 하나의 층으로 형성될 수 있다. 즉, 복수의 서브 화소(SP) 각각의 공통층(122c)은 서로 연결되어 일체로 이루어질 수 있다. 공통층(122c)은 정공 주입층, 정공 수송층, 전자 수송층, 전자 주입층, 전하 생성층 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.
유기층(122) 위에 캐소드(123)가 배치될 수 있다.
캐소드(123)는 유기층(122)에 전자를 공급하므로, 일함수가 낮은 도전성 물질로 이루어질 수 있다. 캐소드(123)는 복수의 서브 화소(SP)에 걸쳐 하나의 층으로 형성될 수 있다. 즉, 복수의 서브 화소(SP) 각각의 캐소드(123)는 서로 연결되어 일체로 이루어질 수 있다. 캐소드(123)는 예를 들어, 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zin Oxide, IZO) 등과 같은 투명 도전성 물질 또는 이테르븀(Yb) 합금으로 형성될 수 있고, 금속 도핑층이 더 포함될 수도 있으며, 이에 제한되지 않는다. 한편, 도면에 도시되지는 않았으나, 캐소드(123)는 저전위 전원 배선과 전기적으로 연결되어 저전위 전원 신호를 공급받을 수 있다.
한편, 전술한 바와 같이 복수의 발광 소자(120)의 공통층(122c)은 복수의 서브 화소(SP) 전체에 걸쳐 하나의 층으로 형성될 수 있다. 이때, 복수의 서브 화소(SP)의 발광 소자(120)가 공통층(122c)을 공유하는 구조로 형성됨에 따라, 특정 서브 화소(SP)의 발광 소자(120)를 발광시킬 때 이웃한 서브 화소(SP)의 발광 소자(120)로 전류가 흐르는 현상, 즉 전류 누설 현상이 발생할 수 있다. 전류 누설 현상은 의도치 않은 다른 서브 화소(SP)의 발광 소자(120)가 발광하게 되어, 복수의 서브 화소(SP) 간의 혼색을 유발하고 소비 전력을 증가시킬 수 있다. 또한, 누설 전류에 의해 색 이상 및 얼룩 등이 시인되어 표시 품질이 저하될 수 있다. 예를 들어, 복수의 서브 화소(SP) 중 제1 서브 화소(SP1)만 발광하는 경우, 제1 서브 화소(SP1)의 발광 소자(120)를 구동하기 위해 공급된 전류 중 일부가 공통층(122c)을 통해 인접한 제2 서브 화소(SP2) 및/또는 제3 서브 화소(SP3)로 누설될 수 있다.
이에, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 복수의 서브 화소(SP) 사이에 트렌치 패턴(140)을 배치하여 발광 소자(120)의 공통층(122c)을 통한 누설 전류를 최소화하는 것을 특징으로 한다. 먼저, 복수의 서브 화소(SP) 사이에 복수의 트렌치 패턴(140)이 형성되고, 복수의 트렌치 패턴(140)을 따라 공통층(122c) 및 캐소드(123)가 증착 되므로, 누설 전류가 흐르는 경로의 길이를 증가시킬 수 있다. 누설 전류의 경로가 되는 공통층(122c)이 복수의 트렌치 패턴(140) 및 뱅크(116)를 따라 형성되므로, 공통층(122c)의 길이가 기존(도 4에 점선으로 도시)보다 늘어날 수 있고, 누설 전류의 경로의 길이가 증가할 수 있다. 따라서, 누설 전류가 흐르는 경로의 길이를 증가시켜 저항을 증가시킬 수 있고, 누설 전류가 인접한 서브 화소(SP)의 발광 소자(120)로 흐르는 것을 저감시킬 수 있다.
또한, 본 발명의 일 실시예에 따른 표시 장치(100)는 더미 패턴(150)의 적어도 일측에 언더 컷(UC) 구조를 포함함으로써 이웃하는 서브 화소(SP) 사이의 공통층(122c) 및 캐소드(123)가 적어도 일부에서 서로 단선될 수 있다. 따라서, 이웃한 서브 화소(SP)로 흐르는 누설 전류가 최소화될 수 있다.
이러한 언더 컷(UC) 구조는 더미 패턴(150)을 마스크로 이용하여 형성할 수 있는데, 이를 다음의 도 5a 내지 도 5e를 통해 상세히 설명한다.
도 5a 내지 도 5e는 도 4의 표시 장치의 제조과정을 보여주는 단면도이다.
도 5a 내지 도 5e는 트랜지스터(T5)와 평탄화층(115)이 형성된 이후의 애노드(121), 더미 패턴(150), 트렌치 패턴(140), 뱅크(116), 유기층(122), 캐소드(123)를 형성하는 과정을 순차적으로 보여주고 있다.
도 5a를 참조하면, 기판(110) 위에 제5 트랜지스터(T5) 및 평탄화층(115)이 형성될 수 있다.
기판(110)은 표시 장치(100)의 다른 구성 요소들을 지지하기 위한 지지 부재로, 절연 물질로 이루어질 수 있다. 예를 들어, 기판(110)은 유리 또는 수지 등으로 이루어질 수 있다. 또한, 기판(110)은 고분자 또는 폴리이미드(Polyimide, PI) 등과 같은 플라스틱을 포함하여 이루어질 수도 있고, 플렉서빌리티(flexibility)를 갖는 물질로 이루어질 수도 있다.
제5 트랜지스터(T5)는 액티브층(ACT), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다.
패시베이션층(114) 위에 평탄화층(115)이 배치될 수 있다. 평탄화층(115)은 기판(110)의 상부를 평탄화하는 절연층이다. 평탄화층(115)은 유기 물질로 이루어질 수 있고, 예를 들어, 폴리이미드(Polyimide) 또는 포토아크릴(Photo Acryl)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
평탄화층(115) 위에 복수의 서브 화소(SP) 각각에는 복수의 발광 소자(120)가 형성될 수 있다. 발광 소자(120)는 애노드(121), 발광부(122) 및 캐소드(123)를 포함할 수 있다.
먼저, 평탄화층(115) 위에 애노드(121)가 형성될 수 있다.
애노드(121)는 제4 트랜지스터와 전기적으로 연결되어, 화소 회로의 구동 전류를 공급받을 수 있다.
전술한 탑 에미션 방식 경우, 애노드(121)는, 예를 들어, 최하층(121a)과 최상층(121c) 및 최하층(121a)과 최상층(121c) 사이의 중간층(121b)의 적층 구조로 이루어질 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
애노드(121)와 함께 애노드(121) 주위에 더미 패턴(150)이 형성될 수 있다. 더미 패턴(150) 또한, 최하층(150a)과 최상층(150c) 및 최하층(150a)과 최상층(150c) 사이의 중간층(150b)의 적층 구조로 이루어질 수 있다.
이때, 최하층(121a, 150a)과 최상층(121c, 150c)은, 예를 들어, 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zin Oxide, IZO) 등과 같은 투명 도전성 물질로 형성될 수 있다. 또한, 중간층(121b, 150b)은 알루미늄(Al) 또는 은(Ag)과 같은 물질로 이루어진 반사층일 수 있다. 다만, 본 발명이 이에 제한되는 것은 아니다.
최하층(121a, 150a)은, 예를 들어, 언더 컷(UC) 구조를 원활하게 형성하기 위해 기존(~ 70Å)보다 두꺼운 300Å ~ 500Å의 두께로 형성될 수 있다.
또한, 최상층(121c, 150c)은, 예를 들어, 70Å 내외의 두께로 형성될 수 있고, 중간층(121b, 150b)은, 예를 들어, 1000Å 내외의 두께로 형성될 수 있다.
이후, 애노드(121) 및 평탄화층(115) 위에 뱅크(116)가 형성될 수 있다. 뱅크(116)는 복수의 서브 화소(SP)를 구분하기 위해, 복수의 서브 화소(SP) 사이에 배치된 절연층이다.
뱅크(116)는 애노드(121)의 일부를 노출시키는 제1 개구부(OP1)를 포함할 수 있다. 뱅크(116)는 더미 패턴(150)의 일부를 노출시키는 제2 개구부(OP2)를 더 포함할 수 있다. 뱅크(116)는 애노드(121)의 에지 또는 가장자리 부분을 덮도록 배치된 유기 절연 물질일 수 있다. 뱅크(116)는 예를 들어, 폴리이미드(polyimide), 아크릴(acryl) 또는 벤조사이클로부텐(benzocyclobutene: BCB)계 수지로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제2 개구부(OP2)는 복수의 서브 화소(SP) 사이에 형성될 수 있다.
이후, 도 5b를 참조하면, 제1 개구부(OP1)를 포함하여 뱅크(116)를 덮도록 포토 레지스트로 이루어진 감광막 패턴(PR)을 형성한다.
감광막 패턴(PR)은 제2 개구부(OP2)를 노출시킬 수 있다.
감광막 패턴(PR)은 더미 패턴(150)을 덮는 뱅크(116)의 일측 가장자리를 노출시킬 수 있다.
이어서, 도 5c를 참조하면, 감광막 패턴(PR)을 마스크로 더미 패턴(150)을 선택적으로 식각하여 최상층(150c)과 중간층(150b)을 제거한다.
그 결과, 더미 패턴(150)의 최하층(150a) 일부가 외부로 노출될 수 있다.
더미 패턴(150)의 식각에는 습식 식각이 적용될 수 있다.
이어서, 도 5d를 참조하면, 더미 패턴(150)의 최하층(150a)의 일부가 노출된 상태에서 더미 패턴(150)의 최하층(150a)을 마스크로 평탄화층(115)을 선택적으로 식각 한다.
그 결과, 제2 개구부(OP2)를 통해 노출된 평탄화층(115)의 두께 일부가 제거되어 트렌치 패턴(140)이 형성되며, 그와 동시에 더미 패턴(150)의 최하층(150a) 하부에 언더 컷(UC) 구조가 형성될 수 있다.
이어서, 도 5d를 참조하면, 트렌치 패턴(140) 및 언더 컷(UC) 구조가 형성된 기판(110)의 서브 화소(SP) 각각에 발광층(122a)을 형성한다.
발광층(122a)은 특정 색상의 광을 발광하기 위한 유기층으로, 예를 들어, 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3) 각각에 서로 다른 발광층(122a)이 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
이후, 기판(110) 전면에 공통층(122c) 및 캐소드(123)를 형성한다.
공통층(122c)은 발광층(122a)의 발광 효율을 개선하기 위해서 배치되는 유기층(122)이다. 공통층(122c)은 복수의 서브 화소(SP)에 걸쳐 하나의 층으로 형성될 수 있다. 즉, 복수의 서브 화소(SP) 각각의 공통층(122c)은 서로 연결되어 일체로 이루어질 수 있다. 공통층(122c)은 정공 주입층, 정공 수송층, 전자 수송층, 전자 주입층, 전하 생성층 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.
캐소드(123)는 발광부(122)에 전자를 공급하므로, 일함수가 낮은 도전성 물질로 이루어질 수 있다. 캐소드(123)는 복수의 서브 화소(SP)에 걸쳐 하나의 층으로 형성될 수 있다. 즉, 복수의 서브 화소(SP) 각각의 캐소드(123)는 서로 연결되어 일체로 이루어질 수 있다. 캐소드(123)는 예를 들어, 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zin Oxide, IZO) 등과 같은 투명 도전성 물질 또는 이테르븀(Yb) 합금으로 형성될 수 있고, 금속 도핑층이 더 포함될 수도 있으며, 이에 제한되지 않는다. 한편, 도면에 도시되지는 않았으나, 캐소드(123)는 저전위 전원 배선과 전기적으로 연결되어 저전위 전원 신호를 공급받을 수 있다.
이때, 공통층(122c) 및 캐소드(123)는 복수의 더미 패턴(140)을 따라 증착 되므로, 누설 전류가 흐르는 경로의 길이를 증가시킬 수 있고, 더미 패턴(150)의 적어도 일측에 언더 컷(UC) 구조를 포함함으로써 이웃하는 서브 화소(SP) 사이의 공통층(122c) 및 캐소드(123)가 적어도 일부에서 서로 단선될 수 있다. 따라서, 이웃한 서브 화소(SP)로 흐르는 누설 전류가 최소화될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 표시 장치의 단면도이다.
도 6의 표시 장치(200)는 도 3 및 도 4의 표시 장치(100)와 비교하여 기판 구성만 상이할 뿐, 다른 구성은 실질적으로 동일하다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 표시 장치(200)는 제1 기판(210a)과 제2 기판(210b) 및 제1 기판(210a)과 제2 기판(210b) 사이에 구비된 제2 버퍼층(211b)을 포함할 수 있다.
제1 기판(210a)과 제2 기판(210b)은 표시 장치(200)의 다른 구성 요소들을 지지하기 위한 지지 부재로, 절연 물질로 이루어질 수 있다. 예를 들어, 제1 기판(210a)과 제2 기판(210b)은 고분자 또는 폴리이미드(Polyimide, PI) 등과 같은 플라스틱을 포함하여 이루어질 수도 있고, 플렉서빌리티(flexibility)를 갖는 물질로 이루어질 수도 있다.
또한, 제2 버퍼층(211b)은 예를 들어, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
이와 같이 제1 기판(210a)과 제2 기판(210b)의 적층 구조에 의해 수분 및 불순물의 침투를 효과적으로 차단할 수 있다.
제1 기판(210a) 위에 제1 버퍼층(211a)이 배치될 수 있다.
제1 버퍼층(211a)은 제1 기판(210a)을 통한 수분 또는 불순물의 침투를 저감할 수 있다. 제1 버퍼층(211a)은 예를 들어, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 버퍼층(211a) 위에 제5 트랜지스터(T5)가 배치될 수 있다.
제5 트랜지스터(T5)는 액티브층(ACT), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있으며, 전술한 본 발명의 일 실시예와 실질적으로 동일하므로 중복 설명은 생략한다.
액티브층(ACT) 위에 게이트 절연층(212)이 배치될 수 있다.
게이트 전극(GE) 위에 층간 절연층(213)이 배치될 수 있다.
층간 절연층(213) 위에 고전위 전원 배선(PL) 및 데이터 배선(DL)이 배치될 수 있다.
고전위 전원 배선(PL), 데이터 배선(DL), 소스 전극(SE) 및 드레인 전극(DE) 위에 패시베이션층(214)이 배치될 수 있다.
패시베이션층(214) 위에 평탄화층(215)이 배치될 수 있다.
평탄화층(215) 위에 복수의 서브 화소(SP)에는 복수의 발광 소자(220)가 배치될 수 있다. 발광 소자(220)는 애노드(221), 유기층(222) 및 캐소드(223)를 포함할 수 있다. 유기층(222)은 발광 영역에 배치된 발광층(222a)과 발광 영역을 포함하여 제1 기판(210a) 전면에 배치된 공통층(222c)으로 구성될 수 있다.
애노드(221)는, 예를 들어, 최하층(221a)과 최상층(221c) 및 최하층(221a)과 최상층(221c) 사이의 중간층(221b)의 적층 구조로 이루어질 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 애노드(221)는 반사층인 중간층(221b)을 포함하는 2층 이상의 적층 구조로 이루어질 수 있다.
애노드(221)와 함께 애노드(221) 주위에 더미 패턴(250)이 형성될 수 있다.
더미 패턴(250) 또한, 최하층(250a)과 최상층(250c) 및 최하층(250a)과 최상층(250c) 사이의 중간층(250b)의 적층 구조로 이루어질 수 있다.
한편, 복수의 서브 화소(SP) 사이에 복수의 트렌치 패턴(240)이 배치될 수 있다.
복수의 트렌치 패턴(240)은 평탄화층(215)에 형성될 수 있다. 즉, 복수의 트렌치 패턴(240)은 평탄화층(215)의 상부 두께 일부가 제거되어 형성되며, 적어도 더미 패턴(250)의 일측에 언더 컷(UC) 구조를 포함할 수 있다. 도 6은 더미 패턴(250)의 일측에 언더 컷(UC) 구조가 형성된 경우를 예로 도시하고 있으나, 본 발명이 이에 제한되는 것은 아니며, 더미 패턴(250)의 양측에 언더 컷(UC) 구조가 형성될 수도 있다.
복수의 트렌치 패턴(240)에 의해 노출되는 더미 패턴(250)의 최하층(250a)은 그 하부에 언더 컷(UC) 구조가 형성될 수 있다.
전술한 바와 같이, 복수의 서브 화소(SP) 사이에 복수의 트렌치 패턴(240) 및 언더 컷(UC) 구조를 형성하게 되면, 이웃하는 서브 화소(SP)간 공통층(222c) 및 캐소드(223)를 일부 단선시킬 수 있으며, 멀티 스택 구조의 표시 장치의 구동 시, 누설 전류를 최소화할 수 있게 된다.
애노드(221) 및 평탄화층(215) 위에 뱅크(216)가 배치될 수 있다.
뱅크(216)는 애노드(221)의 일부를 노출시키는 제1 개구부(OP1)를 포함할 수 있다.
애노드(221), 뱅크(216) 및 트렌치 패턴(240) 위에 유기층(222)이 배치될 수 있다. 유기층(222)은 복수의 서브 화소(SP) 각각에 배치되는 발광층(222a) 및 복수의 서브 화소(SP)에 공통으로 배치되는 공통층(222c)을 포함할 수 있다.
유기층(222) 위에 캐소드(223)가 배치될 수 있다.
본 발명의 다른 실시예에 따른 표시 장치(200)는 더미 패턴(250)의 일측에 언더 컷(UC) 구조를 포함함으로써 이웃하는 서브 화소(SP) 사이의 공통층(222c) 및 캐소드(223)가 적어도 일부에서 서로 단선될 수 있다. 따라서, 이웃한 서브 화소(SP)로 흐르는 누설 전류가 최소화될 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 7의 본 발명의 또 다른 실시예에 따른 표시 장치(300)는 도 7의 표시 장치(200)와 비교하여 트랜지스터(T1, T5)만이 상이할 뿐, 다른 구성은 실질적으로 동일하다.
도 7을 참조하면, 본 발명의 또 다른 실시예에 따른 표시 장치(300)는 제1 기판(310a)과 제2 기판(310b) 및 제1 기판(310a)과 제2 기판(310b) 사이에 구비된 제2 버퍼층(311b)을 포함할 수 있다.
제1 기판(310a)과 제2 기판(310b)은 표시 장치(300)의 다른 구성 요소들을 지지하기 위한 지지 부재로, 절연 물질로 이루어질 수 있다. 예를 들어, 제1 기판(310a)과 제2 기판(310b)은 고분자 또는 폴리이미드(Polyimide, PI) 등과 같은 플라스틱을 포함하여 이루어질 수도 있고, 플렉서빌리티(flexibility)를 갖는 물질로 이루어질 수도 있다.
또한, 제2 버퍼층(311b)은 예를 들어, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 기판(310a) 위에 제1 버퍼층(311a)이 배치될 수 있다.
제1 버퍼층(311a)은 제1 기판(310a)을 통한 수분 또는 불순물의 침투를 저감할 수 있다. 제1 버퍼층(311a)은 예를 들어, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
도시하지 않았지만, 제1 버퍼층(311a) 위에 제3 버퍼층이 배치될 수 있다.
제3 버퍼층은 제5 트랜지스터(T5)의 결정화 과정에서 발생하는 이온 또는 불순물의 침투를 방지할 수 있다.
제3 버퍼층 위에 제1, 제5 트랜지스터(T1, T5)가 배치될 수 있다.
제1 트랜지스터(T1)는 제1 액티브층(ACT1), 제1 게이트 전극(GE1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 포함할 수 있다.
제5 트랜지스터(T5)는 제5 액티브층(ACT5), 제5 게이트 전극(GE5), 제5 소스 전극(SE5) 및 제5 드레인 전극(DE5)을 포함할 수 있다.
제3 버퍼층 위에 제5 액티브층(ACT5)이 배치될 수 있다.
제5 액티브층(ACT5)은 저온 폴리 실리콘(Low Temperature Poly-Silicon, LTPS)으로 이루어질 수 있다. 폴리 실리콘의 경우 이동도가 높아 에너지 소비 전력이 낮고 신뢰성이 우수하여 구동 트랜지스터 등에 적용될 수 있다.
제5 액티브층(ACT5) 위에 게이트 절연층(312)이 배치될 수 있다.
게이트 절연층(312) 위에 제5 게이트 전극(GE5)이 배치될 수 있다.
또한, 게이트 절연층(312) 위에 제1 스토리지 전극(ST1) 및 차광층(LS)이 배치될 수 있다
차광층(LS)은 제1 트랜지스터(T1)의 제1 액티브층(ACT1)에 중첩하도록 배치되어, 외부로부터 유입된 광 또는 외부로부터 유입된 수분으로부터 제1 트랜지스터(T1)를 보호하여, 제1 트랜지스터(T1)의 소자 특성이 변동되는 것을 최소화할 수 있다. 도 7에서는 차광층(LS)이 플로팅(floating)된 것으로 도시되어 있으나, 차광층(LS)은 다른 구성, 예를 들어 복수의 배선 등에 전기적으로 연결될 수 있으며, 이에 제한되지 않는다.
제5 게이트 전극(GE5), 제1 스토리지 전극(ST1) 및 차광층(LS) 위에 층간 절연층(313)이 배치될 수 있다.
층간 절연층(313) 위에 제1 스토리지 전극(ST1)의 일부와 중첩하도록 제2 스토리지 전극(ST2)이 배치될 수 있다.
제2 스토리지 전극(ST2) 위에 제1, 제2 패시베이션층(314a, 314b)이 배치될 수 있다. 제1, 제2 패시베이션층(314a, 314b)에는 제5 소스 전극(SE5) 및 제5 드레인 전극(DE5) 각각이 제5 액티브층(ACT5)에 접속하기 위한 컨택홀이 형성될 수 있다. 또한, 제1, 제2 패시베이션층(314a, 314b)에는 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1) 각각이 제1 액티브층(ACT1)에 접속하기 위한 컨택홀이 형성될 수 있다.
제1 패시베이션층(314a) 위에 제1 액티브층(ACT1)이 배치될 수 있다.
제1 액티브층(ACT1)은 산화물 반도체 물질로 이루어질 수 있다. 산화물 반도체 물질은 실리콘보다 밴드 갭이 더 큰 물질로, 오프(off) 상태에서 전자가 밴드 갭을 넘어가지 못하여 오프-전류(off-current)가 낮다. 따라서, 산화물 반도체 물질로 이루어진 트랜지스터의 경우, 온(on) 시간이 짧고 오프(off) 시간을 길게 유지하는 스위칭 트랜지스터에 적용될 수 있다.
제1 액티브층(ACT1) 위에 게이트 절연층이 배치되고, 게이트 절연층 위에 제1 게이트 전극(GE1)이 배치될 수 있다.
게이트 절연층은 제1 게이트 전극(GE1)과 동일하게 패터닝 될 수 있다.
그리고, 제2 패시베이션층(314b) 위에 제5 소스 전극(SE5) 및 제5 드레인 전극(DE5)이 배치될 수 있다. 서로 이격되어 배치된 제5 소스 전극(SE5) 및 제5 드레인 전극(DE5)은 제5 액티브층(ACT5)과 전기적으로 연결될 수 있다. 또한, 제2 패시베이션층(314b) 위에 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)이 배치될 수 있다. 서로 이격되어 배치된 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 제1 액티브층(ACT1)과 전기적으로 연결될 수 있다.
제2 패시베이션층(314b) 위에 고전위 전원 배선(PL) 및 데이터 배선(DL)이 배치될 수 있다.
고전위 전원 배선(PL), 데이터 배선(DL), 제1, 제5 소스 전극(SE1, SE5) 및 제1, 제5 드레인 전극(DE1, DE5) 위에 제1 평탄화층(315a)이 배치될 수 있다.
제1 평탄화층(315a) 위에 연결 전극(CE)이 배치될 수 있다. 이때, 연결 전극(CE)은 애노드(321)와 제5 트랜지스터(T5)를 전기적으로 연결하기 위한 연결 부재로, 제1 평탄화층(315a)과 제2 평탄화층(315b) 사이에 배치될 수 있다. 다만, 연결 전극(CE)은 생략될 수도 있으며, 이에 제한되지 않는다.
제2 평탄화층(315b) 위에 복수의 발광 소자(320)가 배치될 수 있다.
발광 소자(320)는 애노드(321), 유기층(322) 및 캐소드(323)를 포함할 수 있다. 유기층(322)은 발광 영역에 배치된 발광층(322a)과 발광 영역을 포함하여 제1 기판(310a) 전면에 배치된 공통층(322c)으로 구성될 수 있다.
애노드(321)는, 예를 들어, 최하층(321a)과 최상층(321c) 및 최하층(321a)과 최상층(321c) 사이의 중간층(321b)의 적층 구조로 이루어질 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
애노드(321)와 함께 애노드(321) 주위에 더미 패턴(350)이 형성될 수 있다.
더미 패턴(350) 또한, 최하층(350a)과 최상층(350c) 및 최하층(350a)과 최상층(350c) 사이의 중간층(350b)의 적층 구조로 이루어질 수 있다.
복수의 서브 화소(SP) 사이에 복수의 트렌치 패턴(340)이 배치될 수 있다.
복수의 트렌치 패턴(340)은 제2 평탄화층(315b)에 형성될 수 있다. 즉, 복수의 트렌치 패턴(340)은 제2 평탄화층(315b)의 상부 두께 일부가 제거되어 형성되며, 적어도 더미 패턴(350)의 일측에 언더 컷(UC) 구조를 포함할 수 있다. 도 7은 더미 패턴(350)의 일측에 언더 컷(UC) 구조가 형성된 경우를 예로 도시하고 있으나, 본 발명이 이에 제한되는 것은 아니며, 더미 패턴(350)의 양측에 언더 컷(UC) 구조가 형성될 수도 있다.
복수의 트렌치 패턴(340)에 의해 노출되는 더미 패턴(350)의 최하층(350a)은 그 하부에 언더 컷(UC) 구조가 형성될 수 있다.
전술한 바와 같이, 복수의 서브 화소(SP) 사이에 복수의 트렌치 패턴(340) 및 언더 컷(UC) 구조를 형성하게 되면, 이웃하는 서브 화소(SP)간 공통층(322c) 및 캐소드(323)를 일부 단선시킬 수 있으며, 멀티 스택 구조의 표시 장치의 구동 시, 누설 전류를 최소화할 수 있게 된다.
애노드(321) 및 제2 평탄화층(315b) 위에 뱅크(316)가 배치될 수 있다.
뱅크(316)는 애노드(321)의 일부를 노출시키는 제1 개구부(OP1)를 포함할 수 있다.
애노드(321), 뱅크(316) 및 트렌치 패턴(340) 위에 유기층(322)이 배치될 수 있다. 유기층(322)은 복수의 서브 화소(SP) 각각에 배치되는 발광층(322a) 및 복수의 서브 화소(SP)에 공통으로 배치되는 공통층(322c)을 포함할 수 있다.
유기층(322) 위에 캐소드(323)가 배치될 수 있다.
한편, 도 7에서는 제5 트랜지스터(T5)의 제5 액티브층(ACT5)이 저온 폴리 실리콘으로 구성되고, 제1 트랜지스터(T1)의 제1 액티브층(ACT1)이 산화물 반도체 물질로 구성된 경우를 예로 들어 설명하고 있으나, 제1 액티브층(ACT1)이 산화물 반도체 물질로 구성되거나, 제5 액티브층(ACT5)이 저온 폴리 실리콘으로 구성될 수도 있으며, 이에 제한되지 않는다.
본 발명의 또 다른 실시예에 따른 표시 장치(300)에서는 화소 회로의 복수의 트랜지스터(T1, T2, T3, T4, T5, T6)를 서로 다른 타입으로 구성하여 화소 회로의 성능을 향상시킬 수 있다. 화소 회로는 복수의 트랜지스터(T1, T2, T3, T4, T5, T6) 및 커패시터(Cst)를 포함하고, 복수의 트랜지스터(T1, T2, T3, T4, T5, T6)는 서로 다른 타입의 트랜지스터로 이루어질 수 있다. 예를 들어, 복수의 트랜지스터(T1, T2, T3, T4, T5, T6) 중 일부의 트랜지스터는 액티브층이 저온 폴리 실리콘으로 이루어지고, 다른 일부의 트랜지스터는 액티브층이 산화물 반도체 물질로 이루어질 수 있다. 저온 폴리 실리콘을 포함하는 트랜지스터의 경우, 이동도가 높고 소비 전력이 낮아 구동 트랜지스터에 적용될 수 있다. 산화물 반도체 물질을 포함하는 트랜지스터의 경우, 온 시간이 짧고 오프 시간을 길게 유지할 수 있어 스위칭 트랜지스터에 적용될 수 있다. 따라서, 본 발명의 또 다른 실시예에 따른 표시 장치(300)에서는 화소 회로를 구성하는 복수의 트랜지스터(T1, T2, T3, T4, T5, T6) 각각의 기능을 고려하여 액티브층을 서로 다른 물질로 구성할 수 있고, 화소 회로의 성능을 향상시킬 수 있다.
한편, 전술한 바와 같이 애노드 및 더미 패턴의 최하층은, 언더 컷 구조를 원활하게 형성하기 위해서 기존(~ 70Å)보다 두꺼운 300Å ~ 500Å의 두께로 형성할 수 있는데, 이를 실험 결과를 통해 상세히 설명한다.
도 8a는 최하층의 두께가 100Å인 경우, 식각 상태를 보여주는 사진이다.
도 8b는 도 8a의 단면을 보여주는 사진이다.
도 8a는 애노드 및 더미 패턴의 최상층, 중간층 및 최하층의 두께가 각각 70Å, 1000Å 및 100Å인 경우의 언더 컷 형성 시, 더미 패턴의 최하층의 평면을 보여주는 사진이다. 도 8b는 도 8a의 A-A'선에 따른 단면을 보여주는 사진이다.
도 8a 및 도 8b를 참조하면, 더미 패턴의 최하층의 두께가 기존(~ 70Å)과 유사한 100Å인 경우에는, 식각 과정에서 더미 패턴의 최하층이 전면 유실되는 것을 알 수 있다.
도 9a는 최하층의 두께가 200Å인 경우, 식각 상태를 보여주는 사진이다.
도 9b는 도 9a의 단면을 보여주는 사진이다.
도 9a는 애노드 및 더미 패턴의 최상층, 중간층 및 최하층의 두께가 각각 70Å, 1000Å 및 200Å인 경우의 언더 컷 형성 시, 더미 패턴의 최하층의 평면을 보여주는 사진이다. 도 9b는, 전술한 도 8b와 실질적으로 동일한 위치에서의, 도 9a의 단면을 보여주는 사진이다.
도 9a 및 도 9b를 참조하면, 더미 패턴의 최하층의 두께가 200Å인 경우, 식각 과정에서 더미 패턴의 최하층이 부분 유실되고, 그 일부가 들뜨는 것을 알 수 있다(도 9b의 점선으로 도시된 원 참조).
한편, 더미 패턴의 최하층의 두께가 200Å인 경우에는, 식각 조건에 따라 변동이 가능하지만, 예를 들어 형성된 언더 컷의 CD(Critical Dimension)(ΔX)의 평균 값은 0.12μm이며, 언더 컷의 높이(ΔH)의 평균 값은 0.94μm인 것을 알 수 있다.
도 10a는 최하층의 두께가 300Å인 경우, 식각 상태를 보여주는 사진이다.
도 10b는 도 10a의 단면을 보여주는 사진이다.
도 10a는 애노드 및 더미 패턴의 최상층, 중간층 및 최하층의 두께가 각각 70Å, 1000Å 및 300Å인 경우의 언더 컷 형성 시, 더미 패턴의 최하층의 평면을 보여주는 사진이다. 도 10b는, 전술한 도 8b와 실질적으로 동일한 위치에서의, 도 10a의 단면을 보여주는 사진이다.
도 10a 및 도 10b를 참조하면, 더미 패턴의 최하층의 두께가 300Å인 경우, 식각 과정에서 더미 패턴의 최하층이 유실되지 않고 패터닝 된 것을 알 수 있다. 따라서, 더미 패턴의 최하층의 두께는 300Å 이상으로 설정하는 것이 바람직하다.
이 경우, 형성된 언더 컷의 CD(ΔX)는 0.20μm이며, 언더 컷의 높이(ΔH)는 0.75μm인 것을 알 수 있다.
한편, 더미 패턴의 최하층의 두께가 300Å인 경우에는, 식각 조건에 따라 변동이 가능하지만, 형성된 언더 컷의 CD(ΔX)의 평균 값은 0.20μm이며, 언더 컷의 높이(ΔH)의 평균 값은 0.65μm인 것을 알 수 있다. 다른 조건에서는, 형성된 언더 컷의 CD(ΔX)의 평균 값은 0.22μm이며, 언더 컷의 높이(ΔH)의 평균 값은 0.85μm인 것을 알 수 있다.
도 11a는 최하층의 두께가 500Å인 경우, 식각 상태를 보여주는 사진이다.
도 11b는 도 11a의 단면을 보여주는 사진이다.
도 11a는 애노드 및 더미 패턴의 최상층, 중간층 및 최하층의 두께가 각각 70Å, 1000Å 및 500Å인 경우의 언더 컷 형성 시, 더미 패턴의 최하층의 평면을 보여주는 사진이다.
도 11a 및 도 11b를 참조하면, 더미 패턴의 최하층의 두께가 500Å인 경우, 식각 과정에서 더미 패턴의 최하층이 유실되지 않고 패터닝 된 것을 알 수 있다.
이 경우, 형성된 언더 컷의 CD(ΔX)는 0.25μm이며, 언더 컷의 높이(ΔH)는 0.95μm인 것을 알 수 있다.
다만, 더미 패턴의 최하층의 두께가 500Å인 경우에는, 은(Ag) 잔사가 일부 발생하고, 은(Ag) 부산물이 일부 흡착될 수 있다. 따라서, 더미 패턴의 최하층의 두께는 500Å 이하로 설정하는 것이 바람직하다.
따라서, 식각 조건에 따라 변동이 가능하지만, 형성된 언더 컷의 CD(ΔX)는 0.1μm이상이며, 언더 컷의 높이(ΔH)는 1μm이하로 볼 수 있다.
한편, 본 발명은 RGB 화소 구조 이외에 펜타일(pentile), 스트라이프(stripe), 다이아몬드(diamond) 화소 구조에도 적용될 수 있으며, 이를 다음의 도 12 및 도 13을 참조하여 상세히 설명한다.
도 12는 본 발명의 또 다른 실시예에 따른 표시 장치의 확대 평면도이다.
도 13은 도 12의 XII-XII'선에 따른 단면도이다.
도 12 및 도 13의 표시 장치(400)는 도 3 및 도 4의 표시 장치(100)와 비교하여 복수의 서브 화소(SP)의 구조와 더미 패턴(450)의 양측에 언더 컷(UC)이 형성된 것만이 상이할 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.
도 12에서는 설명의 편의를 위해 발광 소자(420)의 구성 중 애노드(421)와 뱅크(416)만을 도시하였다. 뱅크(416)는 제1 개구부(OP1) 및 트렌치 패턴(440)에 의해 노출되는 영역을 제외한 나머지 영역에 배치될 수 있다. 또한, 도 13에서는 설명의 편의를 위해 서브 화소(SP)의 화소 회로의 복수의 트랜지스터(T1, T2, T3, T4, T5, T6) 및 커패시터(Cst) 중 제5 트랜지스터(T5)만을 도시하였다.
이때, 도 12 및 도 13은 제1, 제2 및 제3 서브 화소(SP1, SP2, SP3)들이 다이아몬드 모양으로 배열된 다이아몬드 펜타일 화소 배열 구조를 예로 도시하고 있으며, 이 경우 인지 화질이 우수한 것으로 알려져 있다. 다만, 본 발명이 화소 구조에 제한되는 것은 아니다.
도 12 및 도 13을 참조하면, 복수의 서브 화소(SP)는 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)를 포함할 수 있다.
복수의 제1 서브 화소(SP1)와 복수의 제3 서브 화소(SP3)는 동일한 열 또는 동일한 행에서 교대로 배치될 수 있다. 예를 들어, 동일한 열에서 제1 서브 화소(SP1)와 제3 서브 화소(SP3)는 교대로 배치되고, 동일한 행에서 제1 서브 화소(SP1)와 제3 서브 화소(SP3)는 교대로 배치될 수 있다.
복수의 제2 서브 화소(SP2)는 복수의 제1 서브 화소(SP1) 및 복수의 제3 서브 화소(SP3)와 서로 다른 열 및 서로 다른 행에 배치될 수 있다. 예를 들어, 하나의 행에 복수의 제2 서브 화소(SP2)가 배치되고, 하나의 행에 이웃한 행에 복수의 제1 서브 화소(SP1)와 복수의 제3 서브 화소(SP3)가 교대로 배치될 수 있다. 하나의 열에 복수의 제2 서브 화소(SP2)가 배치되고, 하나의 열에 이웃한 열에 복수의 제1 서브 화소(SP1)와 복수의 제3 서브 화소(SP3)가 교대로 배치될 수 있다. 또한, 복수의 제1 서브 화소(SP1)와 제2 서브 화소(SP2)는 대각선 방향으로 마주하고, 복수의 제3 서브 화소(SP3)와 제2 서브 화소(SP2) 또한 대각선 방향으로 마주할 수 있다. 따라서, 복수의 서브 화소(SP)는 격자 형상으로 배치될 수 있다.
도 12에서는 복수의 제1 서브 화소(SP1) 및 복수의 제3 서브 화소(SP3)가 동일 열 및 동일 행에 배치되고, 복수의 제2 서브 화소(SP2)는 복수의 제1 서브 화소(SP1) 및 복수의 제3 서브 화소(SP3)와는 다른 열 및 다른 행에 배치된 것으로 도시하였으나, 복수의 서브 화소(SP)의 배치는 이에 제한되지 않는다.
복수의 서브 화소(SP) 사이에 복수의 더미 패턴(450)이 배치될 수 있다. 평면 상에서 복수의 더미 패턴(450)은 복수의 서브 화소(SP)의 평면 형상 일부와 대응되도록 배치될 수 있다. 복수의 더미 패턴(450)은 복수의 서브 화소(SP)의 일부를 둘러싸도록 배치될 수 있다. 도 12에서는 복수의 더미 패턴(450)이 복수의 제1 서브 화소(SP1) 및 복수의 제3 서브 화소(SP3)의 일부를 둘러싸도록 배치되는 경우를 예로 도시하고 있으나, 이에 제한되는 것은 아니다.
복수의 더미 패턴(450)은 애노드(421)와 함께 패터닝 될 수 있다.
애노드(421)는, 예를 들어, 최하층(421a)과 최상층(421c) 및 최하층(421a)과 최상층(421c) 사이의 중간층(421b)의 적층 구조로 이루어질 수 있다. 이 경우 더미 패턴(450)은 애노드(421)의 최하층(450a)으로만 이루어질 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
복수의 서브 화소(SP) 사이에 복수의 스페이서가 배치될 수 있다.
복수의 서브 화소(SP)에 발광 소자(420)를 형성할 때, 증착 마스크인 FMM(Fine metal mask)을 사용할 수 있다. 증착 마스크와 접촉하여 발생될 수 있는 손상을 방지하고, 증착 마스크와 기판(410) 사이의 일정한 거리를 유지하기 위해, 복수의 스페이서가 배치될 수 있다.
복수의 서브 화소(SP) 사이에 복수의 트렌치 패턴(440)이 배치될 수 있다. 복수의 트렌치 패턴(440)은 평탄화층(415)의 상부 두께 일부가 제거되어 형성되며, 더미 패턴(450)을 포함하도록 형성될 수 있다. 더미 패턴(450)은 복수의 트렌치 패턴(440) 내에 배치될 수 있다. 더미 패턴(450)의 양측은 돌출하여 그 하부에 언더 컷(UC) 구조가 형성될 수 있다.
트렌치 패턴(440)을 패터닝할 때, 더미 패턴(450) 하부의 평탄화층(415)은 제거되지 않고 남아있고, 더미 패턴(450)을 사이에 두고 양측의 평탄화층(415)의 상부 두께 일부가 제거되게 된다. 이때, 더미 패턴(450)의 양측은 그 하부의 남아있는 평탄화층(415)에 비해 외부로 돌출됨에 따라 양측 하부에 언더 컷(UC) 구조가 형성될 수 있다.
이러한 언더 컷(UC) 구조는 복수의 트렌치 패턴(440)과 함께 멀티 스택(multi stack) 구조에서 발생하는 측면 누설 전류를 차단하는 역할을 할 수 있다.
복수의 트렌치 패턴(440)은 제1 부분(441), 사선 부분(442) 및 제2 부분(443)을 포함할 수 있다. 제1 부분(441)은 열 방향으로 연장된 부분이고, 사선 부분(442)은 대각선 방향으로 연장된 부분이다. 또한, 제2 부분(443)은 행 방향으로 연장된 부분이다. 제1 부분(441) 및 사선 부분(442)은 서로 연결되고, 사선 부분(442) 및 제2 부분(443)은 서로 연결되어 복수의 서브 화소(SP) 사이에 배치될 수 있다.
제1 부분(441)의 적어도 일부는 배선 중 열 방향으로 연장된 직류 배선과 교류 배선 사이에 배치될 수 있다. 예를 들어, 제1 부분(441)은 열 방향으로 연장되어, 적어도 일부가 고전위 전원 배선(PL)과 데이터 배선(DL) 사이에 배치될 수 있다. 다만, 본 발명이 이에 제한되는 것은 아니며, 제1 부분(441)의 적어도 일부는 고전위 전원 배선(PL)이나 데이터 배선(DL)에 중첩될 수도 있다.
더미 패턴(450) 역시, 트렌치 패턴(440)과 동일하게, 제1 부분(451), 사선 부분(452) 및 제2 부분(453)을 포함할 수 있다. 제1 부분(451)은 열 방향으로 연장된 부분이고, 사선 부분(452)은 대각선 방향으로 연장된 부분이다. 또한, 제2 부분(453)은 행 방향으로 연장된 부분이다. 제1 부분(451) 및 사선 부분(452)은 서로 연결되고, 사선 부분(452) 및 제2 부분(453)은 서로 연결되어 복수의 서브 화소(SP) 사이에 배치될 수 있다.
도 13을 참조하면, 기판(410)은 위에 버퍼층(411)이 배치될 수 있다.
버퍼층(411) 위에 제5 트랜지스터(T5)가 배치될 수 있다.
제5 트랜지스터(T5)는 액티브층(ACT), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있으며, 전술한 본 발명의 일 실시예와 실질적으로 동일하므로 중복 설명은 생략한다.
액티브층(ACT) 위에 게이트 절연층(412)이 배치될 수 있다.
게이트 전극(GE) 위에 층간 절연층(413)이 배치될 수 있다.
층간 절연층(413) 위에 고전위 전원 배선(PL) 및 데이터 배선(DL)이 배치될 수 있다.
고전위 전원 배선(PL), 데이터 배선(DL), 소스 전극(SE) 및 드레인 전극(DE) 위에 패시베이션층(414)이 배치될 수 있다.
패시베이션층(414) 위에 평탄화층(415)이 배치될 수 있다.
평탄화층(415) 위에 복수의 서브 화소(SP)에는 복수의 발광 소자(420)가 배치될 수 있다. 발광 소자(420)는 애노드(421), 유기층(422) 및 캐소드(423)를 포함할 수 있다. 유기층(422)은 발광 영역에 배치된 발광층(422a)과 발광 영역을 포함하여 기판(410) 전면에 배치된 공통층(422c)으로 구성될 수 있다.
애노드(421)는, 예를 들어, 최하층(421a)과 최상층(421c) 및 최하층(421a)과 최상층(421c) 사이의 중간층(421b)의 적층 구조로 이루어질 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 애노드(421)는 반사층인 중간층(421b)을 포함하는 2층 이상의 적층 구조로 이루어질 수 있다.
애노드(421)와 함께 애노드(421) 주위에 더미 패턴(450)이 형성될 수 있다.
이 경우 더미 패턴(450)은 애노드(421)의 최하층(421a)으로만 이루어질 수 있다.
한편, 복수의 서브 화소(SP) 사이에 복수의 트렌치 패턴(440)이 배치될 수 있다.
복수의 트렌치 패턴(440)은 평탄화층(415)에 형성될 수 있다.
복수의 트렌치 패턴(440)은 평탄화층(415)의 상부 두께 일부가 선택적으로 제거되어 형성될 수 있다.
복수의 트렌치 패턴(440)은 더미 패턴(450)을 포함하도록 형성될 수 있다. 즉, 더미 패턴(450)은 복수의 트렌치 패턴(440) 내에 배치될 수 있다. 더미 패턴(450)의 양측은 돌출하여 그 하부에 언더 컷(UC) 구조가 형성될 수 있다.
트렌치 패턴(440)을 패터닝할 때, 더미 패턴(450) 하부의 평탄화층(415)은 제거되지 않고 남아있고, 더미 패턴(450)을 사이에 두고 양측의 평탄화층(415)의 상부 두께 일부가 제거되게 된다. 이때, 더미 패턴(450)의 양측은 그 하부의 남아있는 평탄화층(415)에 비해 외부로 돌출됨에 따라 양측 하부에 언더 컷(UC) 구조가 형성될 수 있다.
애노드(421) 및 평탄화층(415) 위에 뱅크(416)가 배치될 수 있다.
뱅크(416)는 애노드(421)의 일부를 노출시키는 제1 개구부(OP1)를 포함할 수 있다.
애노드(421), 뱅크(416) 및 트렌치 패턴(440) 위에 유기층(422)이 배치될 수 있다. 유기층(422)은 복수의 서브 화소(SP) 각각에 배치되는 발광층(422a) 및 복수의 서브 화소(SP)에 공통으로 배치되는 공통층(422c)을 포함할 수 있다.
유기층(422) 위에 캐소드(423)가 배치될 수 있다.
이때, 이웃하는 서브 화소(SP) 사이의 공통층(422c) 및 캐소드(423)는 언더 컷(UC) 구조에서 서로 단선될 수 있다. 특히, 본 발명의 또 다른 실시예에 따른 표시 장치(400)는 더미 패턴(450)의 양측에 언더 컷(UC) 구조가 형성됨에 따라 이웃한 서브 화소(SP)로 흐르는 누설 전류가 보다 효과적으로 최소화될 수 있다.
도 14는 본 발명의 또 다른 실시예에 따른 표시 장치의 확대 평면도이다.
도 15는 도 14의 XIV-XIV'선에 따른 단면도이다.
도 14 및 도 15의 표시 장치(500)는 도 3 및 도 4의 표시 장치(100)와 비교하여 더미 패턴(550)의 양측에 언더 컷(UC)이 형성된 것만이 상이할 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.
도 14에서는 설명의 편의를 위해 발광 소자(520)의 구성 중 애노드(521) 및 뱅크(516)만을 도시하였다. 뱅크(516)는 제1 개구부(OP1) 및 트렌치 패턴(540)에 의해 노출되는 영역을 제외한 나머지 영역에 배치될 수 있다. 또한, 도 15에서는 설명의 편의를 위해 서브 화소(SP)의 화소 회로의 복수의 트랜지스터(T1, T2, T3, T4, T5, T6) 및 커패시터(Cst) 중 제5 트랜지스터(T5)만을 도시하였다.
도 14 및 도 15를 참조하면, 복수의 서브 화소(SP)는 빛을 발광하는 개별 단위로, 복수의 서브 화소(SP) 각각에는 발광 소자(520)가 배치될 수 있다. 복수의 서브 화소(SP)는 서로 다른 색상의 광을 발광하는 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)를 포함할 수 있다.
기판(510) 위에 버퍼층(511)이 배치될 수 있다.
버퍼층(511) 위에 제5 트랜지스터(T5)가 배치될 수 있다.
제5 트랜지스터(T5)는 액티브층(ACT), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다.
액티브층(ACT) 위에 게이트 절연층(512)이 배치될 수 있다.
게이트 전극(GE) 위에 층간 절연층(513)이 배치될 수 있다.
고전위 전원 배선(PL), 데이터 배선(DL), 소스 전극(SE) 및 드레인 전극(DE) 위에 패시베이션층(514)이 배치될 수 있다.
패시베이션층(514) 위에 평탄화층(515)이 배치될 수 있다.
평탄화층(515) 위에 복수의 서브 화소(SP)에는 복수의 발광 소자(520)가 배치될 수 있다. 발광 소자(520)는 애노드(521), 유기층(522) 및 캐소드(523)를 포함할 수 있다.
애노드(521)는, 예를 들어, 최하층(521a)과 최상층(521c) 및 최하층(521a)과 최상층(521c) 사이의 중간층(521b)의 적층 구조로 이루어질 수 있다.
애노드(521)는 반사층인 중간층(521b)을 포함하는 2층 이상의 적층 구조로 이루어질 수 있다.
애노드(521)와 함께 애노드(521) 주위에 더미 패턴(550)이 형성될 수 있다. 이 경우 더미 패턴(550)은 애노드(521)의 최하층(521a)으로만 이루어질 수 있다.
더미 패턴(550)은 복수의 서브 화소(SP)의 사이에 애노드(521)를 둘러싸는 형태로 배치될 수 있다.
더미 패턴(550)은 복수로 분리될 수 있다. 즉, 더미 패턴(550)은 일부에서 단선될 수 있다.
애노드(521) 및 평탄화층(515) 위에 뱅크(516)가 배치될 수 있다.
뱅크(516)는 애노드(521)의 일부를 노출시키는 제1 개구부(OP1)를 포함할 수 있다.
한편, 복수의 서브 화소(SP) 사이에 복수의 트렌치 패턴(540)이 배치될 수 있다.
복수의 트렌치 패턴(540)은 분리된 더미 패턴(550) 사이에 연장 배치될 수 있다.
복수의 트렌치 패턴(540)은 평탄화층(515)에 형성될 수 있다.
복수의 트렌치 패턴(540)은 평탄화층(515)의 상부 두께 일부가 선택적으로 제거되어 형성될 수 있다.
복수의 트렌치 패턴(540)은 더미 패턴(550)을 포함하도록 형성될 수 있다. 즉, 더미 패턴(550)은 복수의 트렌치 패턴(540) 내에 배치될 수 있다. 더미 패턴(550)의 양측은 돌출하여 그 하부에 언더 컷(UC) 구조가 형성될 수 있다.
즉, 트렌치 패턴(540)을 패터닝할 때, 더미 패턴(550) 하부의 평탄화층(515)은 제거되지 않고 남아있으며, 더미 패턴(550)을 사이에 두고 양측의 평탄화층(515)의 상부 두께 일부가 제거되게 된다. 이때, 더미 패턴(550)의 양측은 그 하부의 남아있는 평탄화층(515)에 비해 외부로 돌출됨에 따라 양측 하부에 언더 컷(UC) 구조가 형성될 수 있다.
애노드(521), 뱅크(516), 더미 패턴(550) 및 트렌치 패턴(540) 위에 유기층(522) 및 캐소드(523)가 배치될 수 있다.
유기층(522)은 복수의 서브 화소(SP) 각각에 배치되는 발광층(522a) 및 복수의 서브 화소(SP)에 공통으로 배치되는 공통층(522c)을 포함할 수 있다.
이때, 이웃하는 서브 화소(SP) 사이의 공통층(522c) 및 캐소드(523)는 언더 컷(UC) 구조에서 서로 단선될 수 있다. 특히, 본 발명의 또 다른 실시예에 따른 표시 장치(500)는 더미 패턴(550)의 양측에 언더 컷(UC) 구조가 형성됨에 따라 이웃한 서브 화소(SP)로 흐르는 누설 전류가 보다 효과적으로 최소화될 수 있다.
도 16은 본 발명의 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 16의 본 발명의 또 다른 실시예에 따른 표시 장치(600)는 도 14 및 도 15의 표시 장치(500)와 비교하여 기판 구성만 상이할 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.
도 16을 참조하면, 본 발명의 또 다른 실시예에 따른 표시 장치(600)는 제1 기판(610a)과 제2 기판(610b) 및 제1 기판(610a)과 제2 기판(610b) 사이에 구비된 제2 버퍼층(611b)을 포함할 수 있다.
이와 같이 제1 기판(610a)과 제2 기판(610b)의 적층 구조에 의해 수분 및 불순물의 침투를 효과적으로 차단할 수 있다.
제1 기판(610a) 위에 제1 버퍼층(611a)이 배치될 수 있다.
제1 버퍼층(611a) 위에 제5 트랜지스터(T5)가 배치될 수 있다.
제5 트랜지스터(T5)는 액티브층(ACT), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다.
액티브층(ACT) 위에 게이트 절연층(612)이 배치될 수 있다.
게이트 전극(GE) 위에 층간 절연층(613)이 배치될 수 있다.
고전위 전원 배선(PL), 데이터 배선(DL), 소스 전극(SE) 및 드레인 전극(DE) 위에 패시베이션층(614)이 배치될 수 있다.
패시베이션층(614) 위에 평탄화층(615)이 배치될 수 있다.
평탄화층(615) 위에 복수의 서브 화소(SP)에는 복수의 발광 소자(620)가 배치될 수 있다. 발광 소자(620)는 애노드(621), 유기층(622) 및 캐소드(623)를 포함할 수 있다.
애노드(621)는, 예를 들어, 최하층(621a)과 최상층(621c) 및 최하층(621a)과 최상층(621c) 사이의 중간층(621b)의 적층 구조로 이루어질 수 있다.
애노드(621)는 반사층인 중간층(621b)을 포함하는 2층 이상의 적층 구조로 이루어질 수 있다.
애노드(621)와 함께 애노드(621) 주위에 더미 패턴(650)이 형성될 수 있다. 이 경우 더미 패턴(650)은 애노드(621)의 최하층(621a)으로만 이루어질 수 있다.
더미 패턴(650)은 복수의 서브 화소(SP)의 사이에 애노드(621)를 둘러싸는 형태로 배치될 수 있다.
더미 패턴(650)은 복수로 분리될 수 있다. 즉, 더미 패턴(650)은 일부에서 단선될 수 있다.
애노드(621) 및 평탄화층(615) 위에 뱅크(616)가 배치될 수 있다.
뱅크(616)는 애노드(621)의 일부를 노출시키는 제1 개구부(OP1)를 포함할 수 있다.
한편, 복수의 서브 화소(SP) 사이에 복수의 트렌치 패턴(640)이 배치될 수 있다.
복수의 트렌치 패턴(640)은 분리된 더미 패턴(650) 사이에 연장 배치될 수 있다.
복수의 트렌치 패턴(640)은 평탄화층(615)에 형성될 수 있다.
복수의 트렌치 패턴(640)은 평탄화층(615)의 상부 두께 일부가 선택적으로 제거되어 형성될 수 있다.
복수의 트렌치 패턴(640)은 더미 패턴(650)을 포함하도록 형성될 수 있다. 즉, 더미 패턴(650)은 복수의 트렌치 패턴(640) 내에 배치되며, 더미 패턴(650) 하부의 평탄화층(615)은 제거되지 않고 남아있으며, 더미 패턴(650)을 사이에 두고 양측의 평탄화층(615)의 상부 두께 일부가 제거될 수 있다. 이때, 더미 패턴(650)의 양측은 그 하부의 남아있는 평탄화층(615)에 비해 외부로 돌출됨에 따라 양측 하부에 언더 컷(UC) 구조가 형성될 수 있다.
애노드(621), 뱅크(616), 더미 패턴(650) 및 트렌치 패턴(640) 위에 유기층(622) 및 캐소드(623)가 배치될 수 있다.
유기층(622)은 복수의 서브 화소(SP) 각각에 배치되는 발광층(622a) 및 복수의 서브 화소(SP)에 공통으로 배치되는 공통층(622c)을 포함할 수 있다.
이때, 이웃하는 서브 화소(SP) 사이의 공통층(622c) 및 캐소드(623)는 언더 컷(UC) 구조에서 서로 단선될 수 있다. 특히, 본 발명의 또 다른 실시예에 따른 표시 장치(600)는 더미 패턴(650)의 양측에 언더 컷(UC) 구조가 형성됨에 따라 이웃한 서브 화소(SP)로 흐르는 누설 전류가 보다 효과적으로 최소화될 수 있다.
도 17은 본 발명의 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 17의 본 발명의 또 다른 실시예에 따른 표시 장치(700)는 전술한 도 16의 표시 장치(600)와 비교하여 트랜지스터(T1, T5)만이 상이할 뿐, 다른 구성은 실질적으로 동일하다.
도 17을 참조하면, 본 발명의 또 다른 실시예에 따른 표시 장치(700)는 제1 기판(710a)과 제2 기판(3710b) 및 제1 기판(710a)과 제2 기판(710b) 사이에 구비된 제2 버퍼층(711b)을 포함할 수 있다.
제1 기판(710a) 위에 제1 버퍼층(711a)이 배치될 수 있다.
제1 버퍼층(711a) 위에 제1, 제5 트랜지스터(T1, T5)가 배치될 수 있다.
제1 트랜지스터(T1)는 제1 액티브층(ACT1), 제1 게이트 전극(GE1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 포함할 수 있다.
제5 트랜지스터(T5)는 제5 액티브층(ACT5), 제5 게이트 전극(GE5), 제5 소스 전극(SE5) 및 제5 드레인 전극(DE5)을 포함할 수 있다.
제1 버퍼층(711a) 위에 제5 액티브층(ACT5)이 배치될 수 있다.
제5 액티브층(ACT5)은 저온 폴리 실리콘(Low Temperature Poly-Silicon, LTPS)으로 이루어질 수 있다. 폴리 실리콘의 경우 이동도가 높아 에너지 소비 전력이 낮고 신뢰성이 우수하여 구동 트랜지스터 등에 적용될 수 있다.
제5 액티브층(ACT5) 위에 게이트 절연층(712)이 배치될 수 있다.
게이트 절연층(712) 위에 제5 게이트 전극(GE5)이 배치될 수 있다.
또한, 게이트 절연층(712) 위에 제1 스토리지 전극(ST1) 및 차광층(LS)이 배치될 수 있다
제5 게이트 전극(GE5), 제1 스토리지 전극(ST1) 및 차광층(LS) 위에 층간 절연층(713)이 배치될 수 있다.
층간 절연층(713) 위에 제1 스토리지 전극(ST1)의 일부와 중첩하도록 제2 스토리지 전극(ST2)이 배치될 수 있다.
제2 스토리지 전극(ST2) 위에 제1, 제2 패시베이션층(714a, 714b)이 배치될 수 있다.
제1 패시베이션층(714a) 위에 제1 액티브층(ACT1)이 배치될 수 있다.
제1 액티브층(ACT1)은 산화물 반도체 물질로 이루어질 수 있다. 산화물 반도체 물질은 실리콘보다 밴드 갭이 더 큰 물질로, 오프(off) 상태에서 전자가 밴드 갭을 넘어가지 못하여 오프-전류(off-current)가 낮다. 따라서, 산화물 반도체 물질로 이루어진 트랜지스터의 경우, 온(on) 시간이 짧고 오프(off) 시간을 길게 유지하는 스위칭 트랜지스터에 적용될 수 있다.
제1 액티브층(ACT1) 위에 게이트 절연층이 배치되고, 게이트 절연층 위에 제1 게이트 전극(GE1)이 배치될 수 있다.
게이트 절연층은 제1 게이트 전극(GE1)과 동일하게 패터닝 될 수 있다.
그리고, 제2 패시베이션층(714b) 위에 제5 소스 전극(SE5) 및 제5 드레인 전극(DE5)이 배치될 수 있다. 또한, 제2 패시베이션층(714b) 위에 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)이 배치될 수 있다.
제2 패시베이션층(714b) 위에 고전위 전원 배선(PL) 및 데이터 배선(DL)이 배치될 수 있다.
고전위 전원 배선(PL), 데이터 배선(DL), 제1, 제5 소스 전극(SE1, SE5) 및 제1, 제5 드레인 전극(DE1, DE5) 위에 제1 평탄화층(715a)이 배치될 수 있다.
제1 평탄화층(715a) 위에 연결 전극(CE)이 배치될 수 있다.
제2 평탄화층(715b) 위에 복수의 발광 소자(720)가 배치될 수 있다.
발광 소자(720)는 애노드(721), 유기층(722) 및 캐소드(723)를 포함할 수 있다.
애노드(721)는, 예를 들어, 최하층(721a)과 최상층(721c) 및 최하층(721a)과 최상층(721c) 사이의 중간층(721b)의 적층 구조로 이루어질 수 있다.
애노드(721)는 반사층인 중간층(721b)을 포함하는 2층 이상의 적층 구조로 이루어질 수 있다.
애노드(721)와 함께 애노드(721) 주위에 더미 패턴(750)이 형성될 수 있다. 이 경우 더미 패턴(750)은 애노드(721)의 최하층(721a)으로만 이루어질 수 있다.
더미 패턴(750)은 복수의 서브 화소(SP)의 사이에 애노드(721)를 둘러싸는 형태로 배치될 수 있다.
더미 패턴(750)은 복수로 분리될 수 있다. 즉, 더미 패턴(750)은 일부에서 단선될 수 있다.
애노드(721) 및 평탄화층(715) 위에 뱅크(716)가 배치될 수 있다.
뱅크(716)는 애노드(721)의 일부를 노출시키는 제1 개구부(OP1)를 포함할 수 있다.
한편, 복수의 서브 화소(SP) 사이에 복수의 트렌치 패턴(740)이 배치될 수 있다.
복수의 트렌치 패턴(740)은 분리된 더미 패턴(750) 사이에 연장 배치될 수 있다.
복수의 트렌치 패턴(740)은 평탄화층(715)에 형성될 수 있다.
복수의 트렌치 패턴(740)은 평탄화층(715)의 상부 두께 일부가 선택적으로 제거되어 형성될 수 있다.
복수의 트렌치 패턴(740)은 더미 패턴(750)을 포함하도록 형성될 수 있다. 즉, 더미 패턴(750)은 복수의 트렌치 패턴(740) 내에 배치되며, 더미 패턴(750) 하부의 평탄화층(715)은 제거되지 않고 남아있으며, 더미 패턴(750)을 사이에 두고 양측의 평탄화층(715)의 상부 두께 일부가 제거될 수 있다. 이때, 더미 패턴(750)의 양측은 그 하부의 남아있는 평탄화층(715)에 비해 외부로 돌출됨에 따라 양측 하부에 언더 컷(UC) 구조가 형성될 수 있다.
애노드(721), 뱅크(716), 더미 패턴(750) 및 트렌치 패턴(740) 위에 유기층(722) 및 캐소드(723)가 배치될 수 있다.
유기층(722)은 복수의 서브 화소(SP) 각각에 배치되는 발광층(722a) 및 복수의 서브 화소(SP)에 공통으로 배치되는 공통층(722c)을 포함할 수 있다.
이때, 이웃하는 서브 화소(SP) 사이의 공통층(722c) 및 캐소드(723)는 언더 컷(UC) 구조에서 서로 단선될 수 있다. 특히, 본 발명의 또 다른 실시예에 따른 표시 장치(700)는 더미 패턴(750)의 양측에 언더 컷(UC) 구조가 형성됨에 따라 이웃한 서브 화소(SP)로 흐르는 누설 전류가 보다 효과적으로 최소화될 수 있다.
한편, 도 17에서는 제5 트랜지스터(T5)의 제5 액티브층(ACT5)이 저온 폴리 실리콘으로 구성되고, 제1 트랜지스터(T1)의 제1 액티브층(ACT1)이 산화물 반도체 물질로 구성된 경우를 예로 들어 설명하고 있으나, 제1 액티브층(ACT1)이 산화물 반도체 물질로 구성되거나, 제5 액티브층(ACT5)이 저온 폴리 실리콘으로 구성될 수도 있으며, 이에 제한되지 않는다.
본 발명의 또 다른 실시예에 따른 표시 장치(700)에서는 화소 회로의 복수의 트랜지스터(T1, T2, T3, T4, T5, T6)를 서로 다른 타입으로 구성하여 화소 회로의 성능을 향상시킬 수 있다. 화소 회로는 복수의 트랜지스터(T1, T2, T3, T4, T5, T6) 및 커패시터(Cst)를 포함하고, 복수의 트랜지스터(T1, T2, T3, T4, T5, T6)는 서로 다른 타입의 트랜지스터로 이루어질 수 있다. 예를 들어, 복수의 트랜지스터(T1, T2, T3, T4, T5, T6) 중 일부의 트랜지스터는 액티브층이 저온 폴리 실리콘으로 이루어지고, 다른 일부의 트랜지스터는 액티브층이 산화물 반도체 물질로 이루어질 수 있다. 저온 폴리 실리콘을 포함하는 트랜지스터의 경우, 이동도가 높고 소비 전력이 낮아 구동 트랜지스터에 적용될 수 있다. 산화물 반도체 물질을 포함하는 트랜지스터의 경우, 온 시간이 짧고 오프 시간을 길게 유지할 수 있어 스위칭 트랜지스터에 적용될 수 있다. 따라서, 본 발명의 또 다른 실시예에 따른 표시 장치(700)에서는 화소 회로를 구성하는 복수의 트랜지스터(T1, T2, T3, T4, T5, T6) 각각의 기능을 고려하여 액티브층을 서로 다른 물질로 구성할 수 있고, 화소 회로의 성능을 향상시킬 수 있다.
한편, 더미 패턴은 더미 패턴 내에 복수로 구성될 수도 있으며, 이를 다음의 도 18을 참조하여 상세히 설명한다.
도 18은 본 발명의 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 18의 본 발명의 또 다른 실시예에 따른 표시 장치(800)는 도 14 및 도 15의 표시 장치(500)와 비교하여 더미 패턴(850a, 850b)만 상이할 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.
도 18을 참조하면, 기판(810) 위에 버퍼층(811)이 배치될 수 있다.
버퍼층(811) 위에 제5 트랜지스터(T5)가 배치될 수 있다.
제5 트랜지스터(T5)는 액티브층(ACT), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다.
액티브층(ACT) 위에 게이트 절연층(812)이 배치될 수 있다.
게이트 전극(GE) 위에 층간 절연층(813)이 배치될 수 있다.
고전위 전원 배선(PL), 데이터 배선(DL), 소스 전극(SE) 및 드레인 전극(DE) 위에 패시베이션층(814)이 배치될 수 있다.
패시베이션층(814) 위에 평탄화층(815)이 배치될 수 있다.
평탄화층(815) 위에 복수의 서브 화소(SP)에는 복수의 발광 소자(820)가 배치될 수 있다. 발광 소자(820)는 애노드(821), 유기층(822) 및 캐소드(823)를 포함할 수 있다.
애노드(821)는, 예를 들어, 최하층(821a)과 최상층(821c) 및 최하층(821a)과 최상층(821c) 사이의 중간층(821b)의 적층 구조로 이루어질 수 있다.
애노드(821)는 반사층인 중간층(821b)을 포함하는 2층 이상의 적층 구조로 이루어질 수 있다.
애노드(821)와 함께 애노드(821) 주위에 더미 패턴(850a, 850b)이 형성될 수 있다. 이 경우 더미 패턴(850a, 850b)은 애노드(821)의 최하층(821a)으로만 이루어질 수 있다.
더미 패턴(850a, 850b)은 복수의 서브 화소(SP)의 사이에 애노드(821)를 둘러싸는 형태로 배치될 수 있다. 더미 패턴(850a, 850b)은 복수로 구성될 수 있다. 즉, 복수의 더미 패턴(850a, 850b)이 애노드(821)의 주위를 겹겹이 둘러싸는 형태로 배치될 수 있다.
더미 패턴(850a, 850b)은 복수로 분리될 수 있다. 즉, 더미 패턴(850a, 850b)은 일부에서 단선될 수 있다.
애노드(821) 및 평탄화층(815) 위에 뱅크(816)가 배치될 수 있다.
뱅크(816)는 애노드(821)의 일부를 노출시키는 제1 개구부(OP1)를 포함할 수 있다.
한편, 복수의 서브 화소(SP) 사이에 복수의 트렌치 패턴(840)이 배치될 수 있다.
복수의 트렌치 패턴(840)은 분리된 더미 패턴(850a, 850b) 사이에 연장 배치될 수 있다.
복수의 트렌치 패턴(840)은 평탄화층(815)에 형성될 수 있다.
복수의 트렌치 패턴(840)은 평탄화층(815)의 상부 두께 일부가 선택적으로 제거되어 형성될 수 있다.
복수의 트렌치 패턴(840)은 복수의 더미 패턴(850a, 850b)을 포함하도록 형성될 수 있다. 즉, 복수의 더미 패턴(850a, 850b)은 복수의 트렌치 패턴(840) 내에 겹겹이 배치되며, 복수의 더미 패턴(850a, 850b) 하부의 평탄화층(815)은 제거되지 않고 남아있으며, 복수의 더미 패턴(850a, 850b)을 사이에 두고 그 사이 및 양측의 평탄화층(815)의 상부 두께 일부가 제거될 수 있다. 이때, 복수의 더미 패턴(850a, 850b) 양측은 그 하부의 남아있는 평탄화층(815)에 비해 외부로 돌출됨에 따라 양측 하부에 언더 컷(UC) 구조가 각각 형성될 수 있다. 도 18에서는 트렌치 패턴(840) 내에 2개의 더미 패턴(850a, 850b)이 겹겹이 배치된 경우를 예로 도시하고 있으나, 본 발명이 트렌치 패턴(840) 내에 겹겹이 배치된 더미 패턴(850a, 850b)의 개수에 제한되는 것은 아니다.
애노드(821), 뱅크(816), 더미 패턴(850a, 850b) 및 트렌치 패턴(840) 위에 유기층(822) 및 캐소드(823)가 배치될 수 있다.
유기층(822)은 복수의 서브 화소(SP) 각각에 배치되는 발광층(822a) 및 복수의 서브 화소(SP)에 공통으로 배치되는 공통층(822c)을 포함할 수 있다.
이때, 이웃하는 서브 화소(SP) 사이의 공통층(822c) 및 캐소드(823)는 언더 컷(UC) 구조에서 서로 단선될 수 있다. 특히, 본 발명의 또 다른 실시예에 따른 표시 장치(800)는 겹겹이 배치된 복수의 더미 패턴(850a, 850b) 각각의 양측에 언더 컷(UC) 구조가 형성됨에 따라 이웃한 서브 화소(SP)로 흐르는 누설 전류가 보다 효과적으로 최소화될 수 있다.
도 19a 및 도 19b는 도 12의 A부분에 대한 단면도이다.
도 19a 및 도 19b는 도 12의 A부분에서, 유기층(422)과 캐소드(423)의 적층 구조를 시뮬레이션을 통해 보여주는 단면도이다.
도 19a는 표시 패널의 중심부를 예로 보여주고 있으며, 도 19b는 표시 패널의 에지를 예로 보여주고 있다.
이때, 유기층(422)은 공통층(422c)을 포함하여 약 1090Å의 두께를 가지며, 캐소드(423)는 약 2500Å의 두께를 가진다.
도 19a 및 도 19b를 참조하면, 표시 패널의 중심부에서는 유기층(422)은 단선되고 캐소드(423)는 일부 연결될 수 있으나, 에지(edge)에서는 유기층(422)과 캐소드(423)가 모두 단선되는 것을 알 수 있다.
즉, 도 19a를 참조하면, 표시 패널의 중심부에서는 유기층(422)이 더미 패턴(450)을 사이에 두고 더미 패턴(450) 상부의 유기층(422)과 트렌치 패턴(440) 내의 유기층(422)이 서로 단선되는 반면에, 캐소드(423)는 더미 패턴(450) 상부의 캐소드(423)와 트렌치 패턴(440) 내의 캐소드(423)가 서로 연결될 수 있다.
반면에, 도 19b를 참조하면, 표시 패널의 에지(edge)에서는 유기층(422)과 캐소드(423)의 증착이 중심부보다 원활하지 않으므로, 유기층(422)과 캐소드(423) 모두가 더미 패턴(450)을 사이에 두고 더미 패턴(450) 상부의 유기층(422) 및 캐소드(423)가 트렌치 패턴(440) 내의 유기층(422) 및 캐소드(423)와 각각 서로 단선될 수 있다. 이때, 서로 단선되는 캐소드(423) 사이의 거리는 약 400Å인 것을 알 수 있다.
언더 컷의 CD(ΔX)는 약 0.1μm이며, 언더 컷의 높이(ΔH)는 약 0.07μm임을 알 수 있다.
한편, 언더 컷의 높이(ΔH)가 0.7μm 이상인 경우에는, 표시 패널의 에지 뿐만 아니라 중심부에서도 유기층(422)과 캐소드(423)가 모두 단선되는 것을 알 수 있다.
본 발명의 실시예들에 따른 표시 장치는 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 복수의 서브 화소가 정의된 기판; 상기 기판 상부에 배치된 복수의 배선; 상기 기판 상부에 배치된 평탄화층; 상기 평탄화층 위에서 상기 복수의 서브 화소 각각에 배치된 애노드 및 더미 패턴; 상기 복수의 서브 화소 사이에 배치된 뱅크; 상기 복수의 서브 화소 사이에 배치되며, 상기 평탄화층의 상면 두께 일부가 제거된 트렌치 패턴; 상기 복수의 애노드 위에 배치된 유기층; 및 상기 유기층 위에 배치된 캐소드를 포함하며, 상기 더미 패턴의 적어도 일측은 상기 트렌치 패턴으로 돌출하여, 그 하부에 언더 컷 구조를 구성한다.
본 발명의 다른 특징에 따르면, 상기 유기층은, 상기 복수의 서브 화소 각각에 배치되는 발광층 및 상기 복수의 서브 화소에 공통으로 배치되는 공통층을 포함하며, 상기 공통층 및 상기 캐소드는, 상기 언더 컷 구조에서 이웃하는 서브 화소간에 서로 단선될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 애노드는, 최상층과 최하층 및 상기 최상층과 상기 최하층 사이의 중간층으로 구성되며, 상기 더미 패턴은 최상층과 최하층 및 상기 최상층과 상기 최하층 사이의 중간층으로 구성될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 뱅크는, 상기 더미 패턴의 최상층과 중간층 전부를 덮고, 상기 더미 패턴의 최하층 일부는 노출시키며, 상기 노출된 더미 패턴의 최하층 위에 상기 공통층이 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 더미 패턴은, 상기 애노드 주위에 배치되며, 복수로 분리될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 기판은 폴리이미드로 이루어진 제1 기판과 제2 기판을 포함하며, 상기 제1 기판과 상기 제2 기판 사이에 버퍼층이 구비될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 복수의 배선은, 제1 방향으로 배열되는 고전위 전원 배선 및 데이터 배선을 포함하며, 상기 트렌치 패턴은 상기 제1 방향으로 배열되는 제1 부분 및 상기 제1 방향과 상이한 제2 방향으로 배열되는 제2 부분을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 트렌치 패턴의 제1 부분은, 상기 고전위 전원 배선 및 상기 데이터 배선 사이에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 표시 장치는, 상기 서브 화소에 배치되는 복수의 트랜지스터를 더 포함하며, 상기 복수의 트랜지스터 중에 일부의 트랜지스터는 액티브층이 저온 폴리 실리콘으로 이루어지고, 다른 일부의 트랜지스터는 액티브층이 산화물 반도체로 이루어질 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 복수의 서브 화소는 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소를 포함하며, 상기 제1 서브 화소가 청색 서브 화소인 경우, 상기 더미 패턴은 상기 제1 서브 화소의 애노드 주위에만 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 복수의 트렌치 패턴은 상기 더미 패턴의 일부에서 일측과 중첩되며, 상기 복수의 트렌치 패턴과 중첩된 상기 더미 패턴의 일측은 상기 더미 패턴의 최상층과 중간층이 제거되어 상기 최하층이 외부로 노출될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 복수의 서브 화소는 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소를 포함하며, 상기 복수의 제1 서브 화소와 상기 복수의 제3 서브 화소는 동일한 열 또는 동일한 행에서 교대로 배치되고, 상기 복수의 제2 서브 화소는 상기 복수의 제1 서브 화소 및 상기 복수의 제3 서브 화소와 서로 다른 열 및 서로 다른 행에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 평면 상에서 상기 복수의 더미 패턴은 상기 복수의 서브 화소의 평면 형상 일부와 대응되도록 배치되며, 상기 복수의 더미 패턴은 상기 복수의 트렌치 패턴 내에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 복수의 더미 패턴은, 열 방향으로 연장된 제1 부분, 대각선 방향으로 연장된 사선 부분 및 행 방향으로 연장된 제2 부분을 포함하며, 상기 제1 부분 및 상기 사선 부분은 서로 연결되고, 상기 사선 부분 및 상기 제2 부분은 서로 연결되어 상기 복수의 서브 화소 사이에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 복수의 트렌치 패턴은, 열 방향으로 연장된 제1 부분, 대각선 방향으로 연장된 사선 부분 및 행 방향으로 연장된 제2 부분을 포함하며, 상기 제1 부분 및 상기 사선 부분은 서로 연결되고, 상기 사선 부분 및 상기 제2 부분은 서로 연결되어 상기 복수의 서브 화소 사이에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 애노드는, 최상층과 최하층 및 상기 최상층과 상기 최하층 사이의 중간층으로 구성되며, 상기 더미 패턴은 상기 애노드의 최하층으로 구성될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 더미 패턴은 상기 복수의 트렌치 패턴 내에 배치되며, 상기 더미 패턴의 양측은 돌출하여 그 하부에 언더 컷 구조가 형성될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 트렌치 패턴 내의 상기 더미 패턴 양측의 평탄화층은, 다른 영역의 평탄화층의 두께보다 줄어든 두께를 가지며, 상기 더미 패턴 하부의 평탄화층은 상기 다른 영역의 평탄화층과 동일한 두께를 가질 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 더미 패턴은 복수로 구성되며, 상기 복수의 더미 패턴은 상기 애노드의 주위를 겹겹이 둘러싸는 형태로 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 복수의 더미 패턴은 상기 트렌치 패턴 내에 겹겹이 배치되며, 상기 복수의 더미 패턴 사이 및 양측의 평탄화층은 상부 두께 일부가 제거될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 복수의 더미 패턴 위에 상기 공통층 및 상기 캐소드가 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 더미 패턴의 최하층은 300Å ~ 500Å의 두께를 가질 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100, 200, 300, 400, 500, 600, 700, 800: 표시 장치
110, 210a, 210b, 310a, 310b, 410, 510, 610a, 610b, 710a, 710b, 810: 기판
111, 211a, 211b, 311a, 311b, 411, 511, 611a, 611b, 711a, 711b, 811: 버퍼층
112, 212, 312, 412, 512, 612, 712, 812: 게이트 절연층
113, 213, 313, 413, 513, 613, 713, 813: 층간 절연층
114, 214, 314a, 314b, 414, 514, 614, 714a, 714b, 814: 패시베이션층
115, 215, 315a, 315b, 415, 515, 615, 715a, 715b, 815: 평탄화층
116, 216, 316, 416, 516, 716, 816: 뱅크
120, 220, 320, 420, 520, 620, 720, 820: 발광 소자
121, 221, 321, 421, 521, 621, 721, 821: 애노드
122, 222, 322, 422, 522, 622, 722, 822: 유기층
123, 223, 423, 523, 623, 723, 823: 캐소드
140, 240, 340, 440, 540, 640, 740, 840: 트렌치 패턴
150, 250, 350, 450, 550, 650, 750, 850a, 850b: 더미 패턴
OP1: 제1 개구부
OP2: 제2 개구부
UC: 언더 컷

Claims (22)

  1. 복수의 서브 화소가 정의된 기판;
    상기 기판 상부에 배치된 복수의 배선;
    상기 기판 상부에 배치된 평탄화층;
    상기 평탄화층 위에서 상기 복수의 서브 화소 각각에 배치된 애노드 및 더미 패턴;
    상기 복수의 서브 화소 사이에 배치된 뱅크;
    상기 복수의 서브 화소 사이에 배치되며, 상기 평탄화층의 상면 두께 일부가 제거된 트렌치 패턴;
    상기 복수의 애노드 위에 배치된 유기층; 및
    상기 유기층 위에 배치된 캐소드를 포함하며,
    상기 더미 패턴의 적어도 일측은 상기 트렌치 패턴으로 돌출하여, 그 하부에 언더 컷 구조를 구성하는, 표시 장치.
  2. 제 1 항에 있어서,
    상기 유기층은, 상기 복수의 서브 화소 각각에 배치되는 발광층 및 상기 복수의 서브 화소에 공통으로 배치되는 공통층을 포함하며,
    상기 공통층 및 상기 캐소드는, 상기 언더 컷 구조에서 이웃하는 서브 화소간에 서로 단선되는, 표시 장치.
  3. 제 2 항에 있어서,
    상기 애노드는, 최상층과 최하층 및 상기 최상층과 상기 최하층 사이의 중간층으로 구성되며,
    상기 더미 패턴은 최상층과 최하층 및 상기 최상층과 상기 최하층 사이의 중간층으로 구성되는, 표시 장치.
  4. 제 3 항에 있어서,
    상기 뱅크는, 상기 더미 패턴의 최상층과 중간층 전부를 덮고, 상기 더미 패턴의 최하층 일부는 노출시키며,
    상기 노출된 더미 패턴의 최하층 위에 상기 공통층이 배치되는, 표시 장치.
  5. 제 1 항에 있어서,
    상기 더미 패턴은, 상기 애노드 주위에 배치되며, 복수로 분리되는, 표시 장치.
  6. 제 1 항에 있어서,
    상기 기판은 폴리이미드로 이루어진 제1 기판과 제2 기판을 포함하며, 상기 제1 기판과 상기 제2 기판 사이에 버퍼층이 구비되는, 표시 장치.
  7. 제 1 항에 있어서,
    상기 복수의 배선은, 제1 방향으로 배열되는 고전위 전원 배선 및 데이터 배선을 포함하며,
    상기 트렌치 패턴은 상기 제1 방향으로 배열되는 제1 부분 및 상기 제1 방향과 상이한 제2 방향으로 배열되는 제2 부분을 포함하는, 표시 장치.
  8. 제 7 항에 있어서,
    상기 트렌치 패턴의 제1 부분은, 상기 고전위 전원 배선 및 상기 데이터 배선 사이에 배치되는, 표시 장치.
  9. 제 1 항에 있어서,
    상기 서브 화소에 배치되는 복수의 트랜지스터를 더 포함하며,
    상기 복수의 트랜지스터 중에 일부의 트랜지스터는 액티브층이 저온 폴리 실리콘으로 이루어지고, 다른 일부의 트랜지스터는 액티브층이 산화물 반도체로 이루어지는, 표시 장치.
  10. 제 1 항에 있어서,
    상기 복수의 서브 화소는 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소를 포함하며,
    상기 제1 서브 화소가 청색 서브 화소인 경우, 상기 더미 패턴은 상기 제1 서브 화소의 애노드 주위에만 배치되는, 표시 장치.
  11. 제 3 항에 있어서,
    상기 복수의 트렌치 패턴은 상기 더미 패턴의 일부에서 일측과 중첩되며,
    상기 복수의 트렌치 패턴과 중첩된 상기 더미 패턴의 일측은 상기 더미 패턴의 최상층과 중간층이 제거되어 상기 최하층이 외부로 노출되는, 표시 장치.
  12. 제 1 항에 있어서,
    상기 복수의 서브 화소는 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소를 포함하며,
    상기 복수의 제1 서브 화소와 상기 복수의 제3 서브 화소는 동일한 열 또는 동일한 행에서 교대로 배치되고,
    상기 복수의 제2 서브 화소는 상기 복수의 제1 서브 화소 및 상기 복수의 제3 서브 화소와 서로 다른 열 및 서로 다른 행에 배치되는, 표시 장치.
  13. 제 12 항에 있어서,
    평면 상에서 상기 복수의 더미 패턴은 상기 복수의 서브 화소의 평면 형상 일부와 대응되도록 배치되며,
    상기 복수의 더미 패턴은 상기 복수의 트렌치 패턴 내에 배치되는, 표시 장치.
  14. 제 13 항에 있어서,
    상기 복수의 더미 패턴은, 열 방향으로 연장된 제1 부분, 대각선 방향으로 연장된 사선 부분 및 행 방향으로 연장된 제2 부분을 포함하며,
    상기 제1 부분 및 상기 사선 부분은 서로 연결되고, 상기 사선 부분 및 상기 제2 부분은 서로 연결되어 상기 복수의 서브 화소 사이에 배치되는, 표시 장치.
  15. 제 13 항에 있어서,
    상기 복수의 트렌치 패턴은, 열 방향으로 연장된 제1 부분, 대각선 방향으로 연장된 사선 부분 및 행 방향으로 연장된 제2 부분을 포함하며,
    상기 제1 부분 및 상기 사선 부분은 서로 연결되고, 상기 사선 부분 및 상기 제2 부분은 서로 연결되어 상기 복수의 서브 화소 사이에 배치되는, 표시 장치.
  16. 제 1 항 및 제 12 항 중 어느 한 항에 있어서,
    상기 애노드는, 최상층과 최하층 및 상기 최상층과 상기 최하층 사이의 중간층으로 구성되며,
    상기 더미 패턴은 상기 애노드의 최하층으로 구성되는, 표시 장치.
  17. 제 16 항에 있어서,
    상기 더미 패턴은 상기 복수의 트렌치 패턴 내에 배치되며,
    상기 더미 패턴의 양측은 돌출하여 그 하부에 언더 컷 구조가 형성되는, 표시 장치.
  18. 제 16 항에 있어서,
    상기 트렌치 패턴 내의 상기 더미 패턴 양측의 평탄화층은, 다른 영역의 평탄화층의 두께보다 줄어든 두께를 가지며, 상기 더미 패턴 하부의 평탄화층은 상기 다른 영역의 평탄화층과 동일한 두께를 가지는, 표시 장치.
  19. 제 1 항에 있어서,
    상기 더미 패턴은 복수로 구성되며,
    상기 복수의 더미 패턴은 상기 애노드의 주위를 겹겹이 둘러싸는 형태로 배치되는, 표시 장치.
  20. 제 19 항에 있어서,
    상기 복수의 더미 패턴은 상기 트렌치 패턴 내에 겹겹이 배치되며,
    상기 복수의 더미 패턴 사이 및 양측의 평탄화층은 상부 두께 일부가 제거되어 있는, 표시 장치.
  21. 제 20 항에 있어서,
    상기 복수의 더미 패턴 위에 상기 공통층 및 상기 캐소드가 배치되는, 표시 장치.
  22. 제 3 항 및 제 16 항 중 어느 한 항에 있어서,
    상기 더미 패턴의 최하층은 300Å ~ 500Å의 두께를 가지는, 표시 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11594583B2 (en) * 2019-06-11 2023-02-28 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. OLED display panel

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* Cited by examiner, † Cited by third party
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