KR20220155794A - 표시 장치 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 표시 장치는, 발광 영역과 비발광 영역으로 구분되며, 복수의 서브 화소가 정의된 기판, 상기 복수의 서브 화소 각각에 배치되는 제1 전극, 상기 기판 상부의 절연층 위에 배치되며, 개구부를 통해 상기 제1 전극을 노출시키는 뱅크, 상기 복수의 서브 화소 사이의 상기 뱅크의 일부 영역이 제거되어 상기 절연층을 노출시키는 트렌치, 상기 뱅크가 배치된 상기 기판 상부에 배치되는 유기층, 상기 트렌치 내의 유기층에 개재되는 전하 차단층 및 상기 유기층 위에 배치되는 제2 전극을 포함한다.

Description

표시 장치{DISPLAY APPARATUS}
본 발명은 표시 장치에 관한 것으로서, 보다 상세하게는 발광 소자가 누설 전류에 의해 발광하는 것을 최소화할 수 있는 표시 장치에 관한 것이다.
현재 본격적인 정보화 시대로 접어들면서 전기적 정보신호를 시각적으로 표시하는 표시 장치 분야가 급속도로 발전하고 있으며, 여러 가지 표시 장치에 대해 박형화, 경량화 및 저소비 전력화 등의 성능을 개발시키기 위한 연구가 계속되고 있다.
이러한 다양한 표시 장치 중, 유기 발광 표시 장치는 자체 발광형 표시 장치로서, 액정 표시 장치와는 달리 별도의 광원이 필요하지 않아 경량 박형으로 제조 가능하다. 또한, 유기 발광 표시 장치는 저전압 구동에 의해 소비 전력 측면에서 유리할 뿐만 아니라, 색상 구현, 응답 속도, 시야각, 명암 대비비도 우수하여, 차세대 표시 장치로서 적용되고 있다.
본 발명이 해결하고자 하는 과제는 향상된 효율 및 수명 특성을 구현하기 위하여 복수의 발광부의 적층을 이용하는 멀티 스택(multi stack) 구조를 적용한 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 멀티 스택 구조에서 측면 누설 전류를 최소화할 수 있는 누설 전류 방지 구조를 적용한 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 누설 전류 방지 구조에서 전자 터널링(electron tunneling) 현상을 방지할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 표시 장치는, 발광 영역과 비발광 영역으로 구분되며, 복수의 서브 화소가 정의된 기판, 상기 복수의 서브 화소 각각에 배치되는 제1 전극, 상기 기판 상부의 절연층 위에 배치되며, 개구부를 통해 상기 제1 전극을 노출시키는 뱅크, 상기 복수의 서브 화소 사이의 상기 뱅크의 일부 영역이 제거되어 상기 절연층을 노출시키는 트렌치, 상기 뱅크가 배치된 상기 기판 상부에 배치되는 유기층, 상기 트렌치 내의 유기층에 개재되는 전하 차단층 및 상기 유기층 위에 배치되는 제2 전극을 포함할 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는, 발광 영역과 비발광 영역으로 구분되며, 복수의 서브 화소가 정의된 기판, 상기 복수의 서브 화소 각각에 배치되는 제1 전극, 상기 기판 상부의 절연층 위에 배치되며, 개구부를 통해 상기 제1 전극을 노출시키는 뱅크, 상기 복수의 서브 화소 사이의 상기 뱅크 위에 배치되며, 역 테이퍼를 가진 스페이서, 상기 뱅크 및 상기 스페이서가 배치된 상기 기판 상부에 배치되는 유기층, 상기 스페이서 하단의 유기층에 개재되는 전하 차단층 및 상기 유기층 위에 배치되는 제2 전극을 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 멀티 스택 구조의 유기 발광 소자를 적용함으로써 높은 효율을 나타낼 수 있고, 저전류 구동이 가능하여 유기 발광 소자의 수명이 향상될 수 있다.
본 발명은 누설 전류 방지 구조를 적용함으로써 멀티 스택 구조의 유기 발광 소자에서 측면으로 전류가 누설되는 것을 개선하여, 색 재현율을 향상시킬 수 있다.
본 발명은 누설 전류 방지 구조에서 전하 생성층과 캐소드 사이에 전하 차단층(charge blocking layer)을 적용함으로써 저계조 영역에서 푸르스름한(bluish) 색감을 개선하여 제품 신뢰성을 향상시킬 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 표시 장치의 개략적인 구성도이다.
도 2는 본 발명의 제1 실시예에 따른 표시 장치의 서브 화소 회로도이다.
도 3은 본 발명의 제1 실시예에 따른 서브 화소의 확대 평면도이다.
도 4는 도 3의 III-III'선에 따른 단면도이다.
도 5a는 도 4의 A부분의 확대 단면도이다.
도 5b는 도 4의 B부분의 확대 단면도이다.
도 5c는 도 4의 C부분의 확대 단면도이다.
도 6은 비교예에 따른 서브 화소의 확대 단면도이다.
도 7은 트렌치(trench)의 테이퍼 각도에 따른 유기물의 증착 정도를 예로 들어 보여주는 그래프이다.
도 8a 내지 도 8c는 적색, 녹색 및 청색의 서브 화소에서, 전압에 따른 전류 밀도를 예로 들어 보여주는 그래프이다.
도 9a 및 도 9b는 표시 패널의 신뢰성 결과를 보여주는 사진이다.
도 10은 본 발명의 제2 실시예에 따른 서브 화소의 확대 단면도이다.
도 11은 본 발명의 제3 실시예에 따른 서브 화소의 확대 단면도이다.
도 12는 본 발명의 제4 실시예에 따른 서브 화소의 단면도이다.
도 13은 도 12의 A부분의 확대 단면도이다.
도 14는 본 발명의 제5 실시예에 따른 서브 화소의 단면도이다.
도 15는 본 발명의 제6 실시예에 따른 서브 화소의 단면도이다.
본 발명의 이점 및 특징, 그리고, 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형상으로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한, 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 면적 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 면적 및 두께에 반드시 제한되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1은 본 발명의 제1 실시예에 따른 표시 장치의 개략적인 구성도이다.
도 1에서는 설명의 편의를 위해 표시 장치(100)의 다양한 구성 요소 중에 표시 패널(PN), 게이트 드라이버(Gate Driver; GD), 데이터 드라이버(Data Driver; DD) 및 타이밍 컨트롤러(Timing Controller; TC)만을 도시하였다. 다만, 본 발명이 이에 제한되는 것은 아니다.
도 1을 참조하면, 표시 장치(100)는 복수의 서브 화소(SP)를 포함하는 표시 패널(PN), 표시 패널(PN)에 각종 신호를 공급하는 게이트 드라이버(GD) 및 데이터 드라이버(DD) 및 게이트 드라이버(GD)와 데이터 드라이버(DD)를 제어하는 타이밍 컨트롤러(TC)를 포함할 수 있다.
게이트 드라이버(GD)는 타이밍 컨트롤러(TC)로부터 제공된 복수의 게이트 제어 신호(GCS)에 따라 복수의 스캔 배선(SL)에 복수의 스캔 신호를 공급할 수 있다. 복수의 스캔 신호는 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)를 포함할 수 있다. 도 1에서는 하나의 게이트 드라이버(GD)가 표시 패널(PN)의 일 측에 이격 되어 배치된 것으로 도시하였으나, 이에 제한되는 것은 아니다.
게이트 드라이버(GD)는 GIP(Gate In Panel) 방식으로 배치될 수도 있으며, 본 발명은 게이트 드라이버(GD)의 개수 및 배치에 제한되지 않는다.
데이터 드라이버(DD)는 타이밍 컨트롤러(TC)로부터 제공된 복수의 데이터 제어 신호(DCS)에 따라 타이밍 컨트롤러(TC)로부터 입력되는 영상 데이터(RGB)를 기준 감마 전압을 이용하여 데이터 신호로 변환할 수 있다. 그리고, 데이터 드라이버(DD)는 변환된 데이터 신호를 복수의 데이터 배선(DL)에 공급할 수 있다.
타이밍 컨트롤러(TC)는 외부로부터 입력된 영상 데이터(RGB)를 정렬하여 데이터 드라이버(DD)에 공급할 수 있다.
타이밍 컨트롤러(TC)는 외부로부터 입력되는 동기 신호(SYNC), 예를 들어 도트 클락 신호, 데이터 인에이블 신호, 수평/수직 동기 신호를 이용해 게이트 제어 신호(GCS) 및 데이터 제어 신호(DCS)를 생성할 수 있다. 그리고, 타이밍 컨트롤러(TC)는 생성된 게이트 제어 신호(GCS) 및 데이터 제어 신호(DCS)를 게이트 드라이버(GD) 및 데이터 드라이버(DD)에 공급하여 게이트 드라이버(GD) 및 데이터 드라이버(DD)를 각각 제어할 수 있다.
표시 패널(PN)은 사용자에게 영상을 표시하기 위한 구성으로, 복수의 서브 화소(SP)를 포함할 수 있다. 표시 패널(PN)에서 복수의 스캔 배선(SL) 및 복수의 데이터 배선(DL)이 서로 교차되고, 복수의 서브 화소(SP) 각각은 스캔 배선(SL) 및 데이터 배선(DL)에 연결될 수 있다. 이외에도 도면에 도시되지는 않았으나, 복수의 서브 화소(SP) 각각은 고전위 전원 배선, 저전위 전원 배선, 초기화 신호 배선, 발광 제어 신호 배선 등에 연결될 수 있다.
서브 화소(SP)는 화면을 구성하는 최소 단위로, 복수의 서브 화소(SP) 각각은 발광 소자 및 이를 구동하기 위한 화소 회로를 포함할 수 있다. 복수의 발광 소자는 표시 패널(PN)의 종류에 따라 상이하게 정의될 수 있으며, 예를 들어, 표시 패널(PN)이 유기 발광 표시 패널인 경우, 발광 소자는 애노드, 발광부 및 캐소드를 포함하는 유기 발광 소자일 수 있다. 이하에서는 발광 소자가 유기 발광 소자인 것으로 가정하여 설명하나, 발광 소자의 종류는 이에 제한되지는 않는다.
화소 회로는 유기 발광 소자의 구동을 제어하기 위한 회로이다. 화소 회로는 예를 들어, 복수의 트랜지스터 및 커패시터를 포함하여 구성될 수 있으나, 이에 제한되는 것은 아니다.
이하에서는 도 2를 참조하여 서브 화소(SP)의 화소 회로에 대하여 보다 상세히 설명하기로 한다.
도 2는 본 발명의 제1 실시예에 따른 표시 장치의 서브 화소 회로도이다.
도 2를 참조하면, 복수의 서브 화소(SP) 각각의 화소 회로는 제1 내지 제6 트랜지스터(T1, T2, T3, T4, T5, T6) 및 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제2 스캔 배선과 연결되어, 제2 스캔 배선을 통해 공급되는 제2 스캔 신호(SCAN2)에 의해 제어될 수 있다. 제1 트랜지스터(T1)는 데이터 신호(Vdata)를 공급하는 데이터 배선과 커패시터(Cst) 사이에 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)는 제2 스캔 배선을 통해 턴-온 레벨의 제2 스캔 신호(SCAN2)가 인가되면 데이터 배선으로부터의 데이터 신호(Vdata)를 커패시터(Cst)로 전달할 수 있다. 이러한 제1 트랜지스터(T1)는 커패시터(Cst)에 데이터 신호(Vdata)가 인가되는 타이밍을 제어하는 스위칭 트랜지스터로 지칭될 수 있다.
제2 트랜지스터(T2)는 고전위 전원 신호(EVDD)가 공급되는 고전위 전원 배선과 제5 트랜지스터(T5) 사이에 전기적으로 연결될 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 커패시터(Cst)와 전기적으로 연결될 수 있다. 제2 트랜지스터(T2)는 게이트 전극에 인가된 전압에 따라 유기 발광 소자(EL)로 흐르는 전류를 제어하여 유기 발광 소자(EL)의 휘도를 제어하는 구동 트랜지스터로 지칭될 수 있다.
또한, 제3 트랜지스터(T3)는 제1 스캔 배선을 통해 공급되는 제1 스캔 신호(SCAN1)에 의해 제어될 수 있다. 제3 트랜지스터(T3)는 제3 트랜지스터(T3)의 타입에 따라 제2 트랜지스터(T2)의 게이트 전극과 드레인 전극 사이 또는 게이트 전극과 소스 전극 사이에 전기적으로 연결될 수 있다.
한편, 구동 트랜지스터인 제2 트랜지스터(T2)는 서브 화소(SP)에 인가되는 데이터 신호(Vdata)에 따라 유기 발광 소자(EL)로 흐르는 전류를 제어해야 하나, 서브 화소(SP)마다 배치된 제2 트랜지스터(T2)의 문턱 전압 편차로 인해 서브 화소(SP) 각각에 배치된 유기 발광 소자(EL)의 휘도 편차가 발생할 수 있다.
이때, 제3 트랜지스터(T3)를 배치하여 제2 트랜지스터(T2)의 문턱 전압을 보상할 수 있고, 제3 트랜지스터(T3)는 보상 트랜지스터로 지칭될 수 있다. 예를 들어, 제3 트랜지스터(T3)를 턴-온 시키는 제1 스캔 신호(SCAN1)가 인가된 경우, 고전위 전원 신호(EVDD)에서 제2 트랜지스터(T2)의 문턱 전압이 감해진 전압이 제2 트랜지스터(T2)의 게이트 전극으로 인가될 수 있다. 제2 트랜지스터(T2)의 게이트 전극에 문턱 전압이 감해진 고전위 전원 신호(EVDD)가 인가된 상태에서 커패시터(Cst)에 데이터 신호(Vdata)가 인가되도록 하여, 제2 트랜지스터(T2)의 문턱 전압을 보상할 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)와 서로 다른 스캔 배선으로부터 서로 다른 스캔 신호(SCAN1, SCAN2)를 전달받는 것으로 도시하였으나, 제3 트랜지스터(T3)와 제1 트랜지스터(T1)는 동일한 스캔 배선에 연결되어 동일한 스캔 신호(SCAN1, SCAN2)를 전달받을 수도 있으며, 이에 제한되지 않는다.
제4 트랜지스터(T4)는 커패시터(Cst)와 초기화 신호(Vini)가 공급되는 초기화 신호 배선에 전기적으로 연결될 수 있다. 그리고, 제4 트랜지스터(T4)는 발광 제어 신호 배선을 통해 공급되는 발광 제어 신호(EM)에 의해 제어될 수 있다. 제4 트랜지스터(T4)는 발광 제어 신호 배선을 통해 턴-온 레벨의 발광 제어 신호(EM)가 인가되면 커패시터(Cst)의 전압을 초기화하거나, 커패시터(Cst)에 인가된 데이터 신호(Vdata)를 서서히 방전 시키며 데이터 신호(Vdata)에 따른 전류가 유기 발광 소자(EL)에 흐르도록 할 수 있다.
제5 트랜지스터(T5)는 제2 트랜지스터(T2)와 유기 발광 소자(EL) 사이에 전기적으로 연결된다. 그리고, 발광 제어 신호 배선을 통해 공급되는 발광 제어 신호(EM)에 의해 제어될 수 있다. 제5 트랜지스터(T5)는 커패시터(Cst)에 데이터 신호(Vdata)가 인가되고, 제2 트랜지스터(T2)의 게이트 전극에 문턱 전압이 보상된 고전위 전원 신호(EVDD)가 인가된 상태에서, 턴-온 레벨의 발광 제어 신호(EM)가 인가되면 턴-온 되어 유기 발광 소자(EL)에 전류가 흐르도록 할 수 있다.
제6 트랜지스터(T6)는 초기화 신호(Vini)가 공급되는 초기화 신호 배선과 유기 발광 소자(EL)의 애노드 사이에 전기적으로 연결되고, 제1 스캔 배선을 통해 공급되는 제1 스캔 신호(SCAN1)에 의해 제어될 수 있다.
제6 트랜지스터(T6)는 제1 스캔 배선을 통해 턴-온 레벨의 제1 스캔 신호(SCAN1)가 인가되면 초기화 신호(Vini)로 유기 발광 소자(EL)의 애노드나, 제2 트랜지스터(T2)와 제5 트랜지스터(T5) 사이의 노드를 초기화할 수 있다.
커패시터(Cst)는 구동 트랜지스터인 제2 트랜지스터(T2)의 게이트 전극에 인가되는 전압을 저장하는 저장 커패시터(Cst)일 수 있다. 커패시터(Cst)는 제2 트랜지스터(T2)의 게이트 전극과 유기 발광 소자(EL)의 애노드 사이에 전기적으로 연결될 수 있다. 따라서, 커패시터(Cst)는 제2 트랜지스터(T2)의 게이트 전극의 전압과 유기 발광 소자(EL)의 애노드에 공급되는 전압의 차이를 저장할 수 있다.
이상에서는 복수의 서브 화소(SP) 각각의 화소 회로가 제1 내지 제6 트랜지스터(T1, T2, T3, T4, T5, T6) 및 커패시터(Cst)를 포함하여 구성되는 경우를 예로 설명하고 있으나, 전술한 바와 같이 본 발명이 이에 제한되는 것은 아니다.
이하에서는 도 3 및 도 4를 참조하여, 본 발명의 제1 실시예에 따른 표시 장치(100)의 서브 화소(SP)를 보다 상세히 설명하기로 한다.
도 3은 본 발명의 제1 실시예에 따른 서브 화소의 확대 평면도이다.
도 4는 도 3의 III-III'선에 따른 단면도이다.
도 3은 서브 화소(R, G, B)의 형태가 직사각형인 경우를 예로 도시하고 있으나, 본 발명이 서브 화소(R, G, B)의 형태에 제한되는 것은 아니다. 도 4는 도 3의 단면 구조에서 임의의 하나의 트랜지스터(120)를 포함하여 도시하고 있다. 즉, 도 4에서는 설명의 편의를 위해 하나의 서브 화소(R, G, B)의 화소 회로의 복수의 트랜지스터 및 커패시터 중 하나의 트랜지스터(120)만을 도시하였다. 그리고, 도 4는 임의의 두 서브 화소(B, R) 사이를 가로 방향으로 가로지르는 단면을 예로 보여주고 있다. 다만, 본 발명이 도 4의 하부 구조에 제한되는 것은 아니다.
본 발명은 도 3의 리얼 타입(real type)의 화소 구조에만 제한되는 것은 아니며, 비주얼 타입(visual type)의 화소 구조에도 적용 가능하다. 본 발명의 누설 전류 방지 구조 및 유기물의 증착 정도는 화소 타입에 관계없이 동일할 수 있다.
표시 장치는 복수의 서브 화소(R, G, B)를 포함하는 표시 패널(PN), 표시 패널(PN)에 각종 신호를 공급하는 게이트 드라이버와 데이터 드라이버 및 게이트 드라이버와 데이터 드라이버를 제어하는 타이밍 컨트롤러를 포함할 수 있다.
도 3 및 도 4를 참조하면, 본 발명의 제1 실시예에 따른 표시 패널(PN)은, 기판(110), 트랜지스터(120), 유기 발광 소자(EL), 뱅크(114) 및 봉지부(미도시)를 포함할 수 있다. 표시 장치(100)는 탑 에미션(top emission) 방식의 표시 장치로 구현될 수 있으나, 이에 제한되는 것은 아니다.
표시 패널(PN)은 사용자에게 영상을 표시하기 위한 구성으로, 복수의 서브 화소(R, G, B)를 포함할 수 있다. 표시 패널(PN)에서는 복수의 스캔 배선 및 복수의 데이터 배선이 서로 교차되고, 복수의 서브 화소(R, G, B) 각각은 스캔 배선 및 데이터 배선에 연결될 수 있다. 이외에도, 복수의 서브 화소(R, G, B) 각각은 고전위 전원 배선, 저전위 전원 배선, 초기화 신호 배선, 발광 제어 신호 배선 등에 연결될 수 있다.
서브 화소(R, G, B)는 표시 패널(PN)의 화면을 구성하는 최소 단위로, 복수의 서브 화소(R, G, B) 각각은 유기 발광 소자(EL) 및 이를 구동하기 위한 화소 회로를 포함할 수 있다.
화소 회로는 유기 발광 소자(EL)의 구동을 제어하기 위한 회로이다. 예를 들어, 화소 회로는 복수의 트랜지스터(120) 및 커패시터를 포함하여 구성될 수 있으나, 이에 제한되지 않는다.
복수의 서브 화소(R, G, B)는 빛을 발광하는 개별 단위로, 복수의 서브 화소(R, G, B) 각각에 유기 발광 소자(EL)가 배치될 수 있다. 복수의 서브 화소(R, G, B)는 서로 다른 색상의 광을 발광하는 제1 서브 화소(R), 제2 서브 화소(G) 및 제3 서브 화소(B)를 포함할 수 있으나, 이에 제한되지 않는다. 예를 들어, 제1 서브 화소(R)는 청색 서브 화소이고, 제2 서브 화소(G)는 녹색 서브 화소이며, 제3 서브 화소(B)는 적색 서브 화소일 수 있으나, 이에 제한되지 않는다.
복수의 서브 화소(R, G, B)는 뱅크(114)에 의해 그 영역이 정의될 수 있다. 즉, 뱅크(114)는 복수의 서브 화소(R, G, B)에서 평탄화층(113) 및 유기 발광 소자(EL)의 제1 전극(131) 일부를 덮도록 배치될 수 있다.
기판(110)은 발광 영역(EA) 및 비발광 영역(NEA)으로 구분될 수 있다. 예를 들어, 비발광 영역(NEA)에서 뱅크(114)는 제1 전극(131) 위에 배치되어 비발광 영역(NEA)에서의 광 생성을 차단할 수 있다. 반면에, 발광 영역(EA)에는 뱅크(114)가 배치되지 않고, 제1 전극(131) 위에 유기층(140)이 바로 위치하여 유기층(140)에서 광이 생성될 수 있다.
뱅크(114)는 제1 전극(131)의 일부를 노출시키는 개구부(OP)를 포함할 수 있다.
한편, 본 발명의 제1 실시에는 복수의 서브 화소(R, G, B) 사이에 트렌치(T)와 같은 누설 전류 방지 구조를 배치하는 것을 특징으로 한다. 다만, 누설 전류 방지 구조는 트렌치(T)에 제한되는 것은 아니며, 역 테이퍼를 가진 스페이서 및 기타 다른 구조를 포함할 수 있다.
트렌치(T)는 개구부(OP)와 함께 패터닝(patterning)될 수 있다.
트렌치(T)에서는 뱅크(114)가 일정 두께 제거되어 뱅크(114)의 측면이 노출될 수 있다. 도 4에서는 평탄화층(113)의 표면이 노출되도록 뱅크(114)의 전체 두께가 제거된 경우를 예로 들고 있으나, 본 발명이 이에 제한되지 않는다. 또한, 도 4에서는 단일(single)의 트렌치(T)를 예로 들고 있으나, 본 발명이 이에 제한되지 않는다. 트렌치(T)는 복수의 서브 화소(R, G, B) 사이에 복수로 구비될 수도 있다.
본 발명의 제1 실시예에 따른 트렌치(T)는, 그 측면이 뱅크(114)의 개구부(OP)에 비해 경사가 급한 테이퍼(taper)를 가지는 것을 특징으로 한다. 예를 들어, 발광 영역(EA)에서 개구부(OP)의 측면이 대략 5-10°의 테이퍼 각도를 갖는 반면에, 트렌치(T)의 측면은 대략 80°의 테이퍼 각도를 가질 수 있다. 여기서, 테이퍼 각도는 측면이 수평 축과 이루는 각도를 의미한다.
즉, 트렌치(T)에 의해 누설 전류의 패스가 길어지게 되어 측면 누설 전류(lateral leakage current)를 저감할 수 있다. 유기층(140)이 2-스택 이상의 멀티 스택(multi stack) 구조를 가지는 경우에는, 공통층(common layer), 예를 들어 정공 주입층(Hole Injection Layer; HIL) 및 전하 생성층(Charge Generation Layer; CGL)의 높은 이동도(mobility)에 의해 측면 누설 전류가 발생되며, 이에 측면 누설 전류를 저감하기 위해 역 테이퍼를 가진 스페이서나 트렌치(T)와 같은 누설 전류 방지 구조를 적용하게 된다. 다만, 누설 전류 방지 구조를 적용할 경우에, 일 예로 트렌치(T)의 경사 계면에서는 급한 테이퍼 각도로 인해 유기층(140)이 얇은 두께로 증착 되어 전하 생성층과 제2 전극(132) 사이의 간격이 줄어듦에 따라 전자 터널링(electron tunneling)으로 조기 턴-온(Early Turn On; ETO) 현상이 발생될 수 있다.
이에, 본 발명의 제1 실시예에서는 누설 전류 방지 구조, 즉 트렌치(T)의 유기층(140) 내에 전하 차단층(charge blocking layer)을 개재하는 것을 특징으로 하며, 이에 저계조 영역에서 푸르스름한(bluish) 색감을 개선할 수 있게 된다.
도 3을 참조하면, 예를 들면, 복수의 제3 서브 화소(B)는 동일한 열에 배치되며, 복수의 제1 서브 화소(R)와 제2 서브 화소(G)는 동일한 열에 번갈아 배치될 수 있다.
보다 구체적으로, 복수의 제3 서브 화소(B)는 2번째 열 및 4번째 열에 배치되고, 복수의 제1 서브 화소(R)와 제2 서브 화소(G)는 1번째 열 및 3번째 열에 번갈아 배치될 수 있다. 다만, 본 발명이 이에 제한되지 않는다.
또한, 예를 들면, 제3 서브 화소(B) 좌우에 제1 서브 화소(R)와 제2 서브 화소(G)가 배치될 수 있으나, 이에 제한되지 않는다.
따라서, 가로 방향으로는 복수의 제3 서브 화소(B) 및 복수의 제1, 제2 서브 화소(R, G)가 번갈아 배치되며, 세로 방향으로는 복수의 제3 서브 화소(B)가 반복 배치되거나 복수의 제1 서브 화소(R)와 복수의 제2 서브 화소(G)가 번갈아 배치될 수 있다. 이 경우, 복수의 서브 화소(R, G, B) 사이에 트렌치(T)를 배치할 수 있다. 예를 들면, 복수의 제3 서브 화소(B) 및 복수의 제1, 제2 서브 화소(R, G) 사이의 세로 방향으로 트렌치(T)를 배치하는 동시에, 복수의 제1 서브 화소(R)와 복수의 제2 서브 화소(G) 사이의 가로 방향으로 트렌치(T)를 배치할 수 있다. 다만, 본 발명이 이에 제한되지 않는다. 여기서, 가로 방향의 트렌치(T)는 세로 방향의 트렌치(T)로부터 가로 방향으로 연장, 형성될 수 있으나, 이에 제한되지 않는다. 복수의 트렌치(T)는 일부는 단일 형태로 구성되고, 다른 일부는 이중 형태로 구성될 수도 있다.
본 발명의 제1 실시예의 트렌치(T)에서는, 전술한 바와 같이 멀티 스택 구조에서 발생하는 측면 누설 전류가 저감될 수 있다. 다만, 본 발명이 멀티 스택 구조에만 제한되는 것은 아니며, 일반적인 유기 발광 표시 장치에서 측면 누설 전류가 발생하는 경우에는 적용될 수 있다.
또한, 본 발명은, 유기 발광 표시 장치의 공정 특성상 공통층의 사용으로 인해 발생하는 누설 전류, 특히 주로 저계조 영역에서 전류 패스(path)가 강하게 형성되어 발생하는 누설 전류의 저감에 효과적이다.
또한, 본 발명은, 누설 전류의 저감뿐만 아니라 전자 터널링 현상 방지로 푸르스름한 색감이 발생하는 문제를 해결할 수 있다. 즉, 누설 전류 방지 구조를 적용한 경우에 구조적 기인으로, 일 예로 트렌치(T)의 경사 계면에서는 급한 테이퍼 각도로 인해 유기층(140)이 얇은 두께로 증착 되어, 테이퍼 계면에서 전하 생성층과 제2 전극(132) 사이의 간격이 줄어듦에 따라 전자 터널링으로 조기 턴-온(Early Turn On; ETO) 현상이 발생될 수 있다. 이 경우 신뢰성 테스트 후에는 전하 생성층의 저항 증가로 인한 ETO 시프트(shift)가 발생되며, 3-그레이(gray) 영역의 휘도 감소로 푸르스름한(bluish) 색감이 발생하게 된다. 즉, 신뢰성 테스트 전에 보상 시 상대적으로 효율이 높은 적색 및 녹색 서브 화소(R, G)의 경우 ETO 현상으로 인해 제1 발광층의 발광으로 저계조 보상이 완료되며, 신뢰성 테스트 후에는 전하 생성층의 열화로 인한 저항 증가로 ETO 현상이 발생되지 않으며, 이에 따라 보상이 적용된 적색 및 녹색 서브 화소(R, G)가 발광하지 않아 색감이 푸르스름하게 된다. 이러한 ETO 현상은 전하 생성층과 제2 전극(132) 사이의 간격이 줄어듦에 따라 발생하므로, 트렌치(T)에서는 테이퍼 계면에서 발생하며, 역 테이퍼를 가진 스페이서에서는 스페이서 하단 계면에서 주로 발생한다. 즉, 트렌치(T)에서의 테이퍼 계면 및 역 테이퍼를 가진 스페이서에서의 스페이서 하단은, 다른 영역에 비해 유기층(140)의 증착 두께가 상대적으로 얇기 때문에 전하 생성층과 제2 전극(132) 사이의 간격이 현저히 줄어들게 된다.
이에, 본 발명의 제1 실시예에서는, 일 예로, 트렌치(T)의 유기층(140) 내에 전하 차단층을 개재하여 전하 생성층의 전하 이동 경로를 부분적으로 단락 시킴으로써 전자 터널링을 방지할 수 있게 되는데, 이와 관련된 상세한 설명은 도 5 내지 도 9를 참조하여 후술하기로 한다.
도 4를 참조하면, 기판(110)은 표시 장치의 다른 구성 요소들을 지지하기 위한 지지 부재로, 절연 물질로 이루어질 수 있다.
예를 들어, 기판(110)은 유리 또는 수지 등으로 이루어질 수 있다. 또한, 기판(110)은 고분자 또는 폴리이미드(Polyimide, PI) 등의 플라스틱을 포함하여 이루어질 수도 있고, 플렉서빌리티(flexibility)를 갖는 물질로 이루어질 수도 있다.
기판(110) 위에 버퍼층(111)이 배치될 수 있다. 버퍼층(111)은 기판(110)을 통한 수분 또는 불순물의 침투를 저감할 수 있다. 버퍼층(111)은 예를 들어, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. 다만, 버퍼층(111)은 기판(110)의 종류나 트랜지스터의 종류에 따라 생략될 수도 있으며, 이에 제한되지 않는다.
버퍼층(111) 위에 트랜지스터(120)가 배치될 수 있다. 트랜지스터(120)는 게이트 전극(121), 액티브층(122), 소스 전극(123) 및 드레인 전극(124)을 포함할 수 있다.
도 4에 도시된 트랜지스터(120)는 게이트 전극(121) 위에 액티브층(122)이 배치되고, 액티브층(122) 위에 소스 전극(123) 및 드레인 전극(124)이 배치된 바텀 게이트(bottom gate) 구조의 트랜지스터이나, 본 발명이 이에 제한되는 것은 아니다.
버퍼층(111) 위에 게이트 전극(121)이 배치될 수 있다.
게이트 전극(121)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
게이트 전극(121) 위에 게이트 절연층(112)이 배치될 수 있다.
게이트 절연층(112)은 액티브층(122)과 게이트 전극(121)을 절연시키기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
게이트 절연층(112) 위에 액티브층(122)이 배치될 수 있다.
액티브층(122)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘 등과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다. 예를 들어, 액티브층(122)이 산화물 반도체로 형성된 경우, 액티브층(122)은 채널 영역, 소스 영역 및 드레인 영역으로 이루어지고, 소스 영역 및 드레인 영역은 도체화된 영역일 수 있으나, 이에 제한되지 않는다.
액티브층(122) 위에 에치 스토퍼(etch stopper)(117)가 배치될 수 있다. 에치 스토퍼(117)는, 에칭 방법으로 소스 전극(123) 및 드레인 전극(124)을 패터닝 하여 형성하는 경우에 액티브층(122) 표면이 플라즈마(plasma)로 인해 손상되는 것을 방지하기 위해 추가로 형성될 수 있다. 에치 스토퍼(117)의 일단은 소스 전극(123)과 중첩하고, 타단은 드레인 전극(124)과 중첩할 수 있다. 그러나, 에치 스토퍼(117)는 생략될 수도 있다.
액티브층(122) 및 에치 스토퍼(117) 위에는 소스 전극(123) 및 드레인 전극(124)이 배치될 수 있다. 서로 이격 되어 배치된 소스 전극(123) 및 드레인 전극(124)은 액티브층(122)과 전기적으로 접속될 수 있다. 소스 전극(123) 및 드레인 전극(124)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
트랜지스터(120) 위에 평탄화층(113)이 배치될 수 있다. 평탄화층(113)은 기판(110)의 상부를 평탄화하는 절연층이다. 평탄화층(113)은 유기 물질로 구성될 수 있으며, 예를 들어, 폴리이미드(polyimide) 또는 포토아크릴(photo acryl)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
평탄화층(113) 위에는 복수의 서브 화소(R, G, B) 각각에 유기 발광 소자(EL)가 배치될 수 있다. 유기 발광 소자(EL)는 제1 전극(131), 유기층(140) 및 제2 전극(132)을 포함할 수 있다. 여기서 제1 전극(131)은 애노드일 수 있고, 제2 전극(132)은 캐소드일 수 있으나, 이에 제한되지 않는다.
평탄화층(113) 위에 제1 전극(131)이 배치될 수 있다.
제1 전극(131)은 트랜지스터(120)와 전기적으로 접속되어, 화소 회로의 구동 전류를 공급받을 수 있다. 제1 전극(131)은 발광층에 정공을 공급하므로, 일함수가 높은 도전성 물질로 이루어질 수 있다. 제1 전극(131)은 예를 들어, 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zin Oxide, IZO) 등과 같은 투명 도전성 물질로 형성될 수 있으나, 이에 제한되지 않는다.
표시 장치는 탑 에미션(top emission) 또는 바텀 에미션(bottom emission) 방식으로 구현될 수 있다. 탑 에미션 방식 경우, 발광층으로부터 발광된 광이 제1 전극(131)에 반사되어 상부 방향, 즉, 제2 전극(132) 방향으로 향하도록, 제1 전극(131)의 하부에 반사 효율이 우수한 금속 물질, 예를 들어, 알루미늄(Al) 또는 은(Ag)과 같은 물질로 이루어진 반사층이 추가될 수 있다. 반대로, 표시 장치가 바텀 에미션 방식인 경우, 제1 전극(131)은 투명 도전성 물질로만 이루어질 수 있다. 이하에서는 본 발명의 표시 장치가 탑 에미션 방식인 것으로 가정하여 설명하기로 한다.
제1 전극(131)은, 예를 들어, 반사층을 포함하는 2층 이상의 적층 구조로 이루어질 수 있다.
제1 전극(131) 및 평탄화층(113) 위에 뱅크(114)가 배치될 수 있다.
뱅크(114)는 복수의 서브 화소(R, G, B)를 구분하기 위해, 복수의 서브 화소(R, G, B) 사이에 배치된 절연층이다.
뱅크(114)는 제1 전극(131)의 일부를 노출시키는 개구부(OP)를 포함할 수 있다. 뱅크(114)는 제1 전극(131)의 에지 또는 가장자리 부분을 덮도록 배치된 유기 절연 물질로 구성될 수 있다. 뱅크(114)는, 예를 들어, 폴리이미드(polyimide), 아크릴(acryl) 또는 벤조사이클로부텐(Benzocyclobutene: BCB)계 수지로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
비발광 영역(NEA)의 뱅크(114) 위에는 복수의 스페이서(미도시)가 배치될 수 있다. 즉, 스페이서는 유기 발광 소자(EL)를 형성할 때, 증착 마스크와 일정 거리를 유지하기 위해 비발광 영역(NEA)의 뱅크(114) 위에 배치될 수 있다. 스페이서에 의해 증착 마스크와 스페이서 아래의 뱅크(114) 및 제1 전극(131)은 증착 마스크와 일정 거리를 유지할 수 있고, 접촉으로 인한 손상을 방지할 수 있다. 복수의 스페이서는 증착 마스크와 접촉하는 면적을 최소화하도록, 상부로 갈수록 폭이 좁아지는 형태, 예를 들어, 테이퍼 형상으로 이루어질 수 있으나, 이에 제한되지 않는다.
제1 전극(131) 위에 유기층(140)이 배치될 수 있다. 유기층(140)은 제1 전극(131) 및 제2 전극(132)으로부터 공급된 전자와 정공의 결합에 의해 광이 발광하는 영역이다. 유기층(140)은 복수의 서브 화소(R, G, B) 각각에 배치되는 발광층 및 복수의 서브 화소(R, G, B)에 공통으로 배치되는 공통층을 포함할 수 있으나, 이에 제한되지 않는다. 발광층은 특정 색상의 광을 발광하기 위한 유기층으로, 제1 서브 화소(R), 제2 서브 화소(G) 및 제3 서브 화소(B) 각각에 서로 다른 발광층이 배치될 수 있다. 다만, 본 발명이 이에 제한되는 것은 아니며, 모든 서브 화소(R, G, B) 각각에 복수의 발광층을 구비하여 백색을 발광할 수 있다.
공통층은 발광층의 발광 효율을 개선하기 위해서 배치되는 유기층이다. 공통층은 복수의 서브 화소(R, G, B)에 걸쳐 하나의 층으로 형성될 수 있다. 즉, 복수의 서브 화소(R, G, B) 각각의 공통층은 서로 연결되어 일체로 이루어질 수 있다. 공통층은 정공 주입층, 정공 수송층, 전자 수송층, 전자 주입층, 전하 생성층 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.
유기층(140) 위에 제2 전극(132)이 배치될 수 있다.
제2 전극(132)은 본 발명의 제1 실시예에 따른 유기 발광 소자(EL)에 전자를 공급하는 전극이다. 제2 전극(132)은 일함수가 낮은 물질로 이루어질 수 있다. 제2 전극(132)은 투명 도전성 물질을 포함할 수 있다. 예를 들어, 제2 전극(132)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), IGZO(Indium Gallium Zinc Oxide) 등으로 이루어질 수 있다. 또는, 제2 전극(132)은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 마그네슘(Mg), 팔라듐(Pd), 구리(Cu) 등과 같은 금속 물질 또는 이들의 합금으로 이루어진 군 중의 어느 하나를 포함할 수 있다. 예를 들어, 제2 전극(132)은 마그네슘(Mg)과 은(Ag)의 합금으로 이루어질 수도 있다. 또는, 제2 전극(132)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), IGZO(Indium Gallium Zinc Oxide)와 같은 투명 도전성 물질로 이루어진 층과, 금(Au), 은(Ag) 알루미늄(Al), 몰리브덴(Mo), 마그네슘(Mg), 팔라듐(Pd), 구리(Cu) 등과 같은 금속 물질 또는 이들의 합금으로 이루어진 층이 적층 되어 구성될 수도 있으나, 이에 제한되지 않는다.
제2 전극(132)은 저전위 전원 배선과 전기적으로 연결되어 저전위 전원 신호를 공급받을 수 있다.
제2 전극(132) 위에 봉지부(미도시)가 배치될 수 있다.
봉지부는 뱅크(114) 및 유기 발광 소자(EL) 상부에 배치될 수 있다.
봉지부는 외부로부터 표시 장치 내부로 침투하는 산소와 수분을 차단할 수 있다. 예를 들어, 표시 장치가 수분이나 산소에 노출되면 발광 영역이 축소되는 픽셀 수축 현상이 나타나거나 발광 영역 내 흑점이 발생하는 문제가 발생할 수 있다. 이에 봉지부는 산소와 수분을 차단하여 표시 장치를 보호할 수 있다.
봉지부는 제1 봉지층, 제2 봉지층 및 제3 봉지층을 포함할 수 있다.
제1 봉지층은 제2 전극(132) 위에 배치되어 수분이나 산소의 침투를 억제할 수 있다.
제1 봉지층은, 예를 들면, 실리콘 질화물(SiNx), 실리콘 산질화물(SiNxOy) 또는 산화알루미늄(AlyOz) 등의 무기물로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제2 봉지층은 제1 봉지층 위에 배치되어 표면을 평탄화 할 수 있다. 또한, 제2 봉지층은 표시 장치의 제조 공정상 발생할 수 있는 이물 또는 파티클을 커버할 수 있다. 제2 봉지층은 유기물, 즉, 예를 들면, 실리콘옥시카본(SiOxCz), 아크릴 또는 에폭시 계열의 레진 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제3 봉지층은 제2 봉지층 위에 배치되어 수분이나 산소의 침투를 억제할 수 있다. 제3 봉지층은, 예를 들면, 실리콘 질화물(SiNx), 실리콘 산질화물(SiNxOy), 실리콘 산화물(SiOx) 또는 산화알루미늄(AlyOz) 등의 무기물로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
한편, 유기 발광 표시 장치의 품질 및 생산성 향상을 위해서 유기 발광 소자의 효율, 수명 향상 및 소비 전력 저감 등을 위한 다양한 유기 발광 소자 구조가 제안되고 있다.
이에 따라, 하나의 스택 즉, 하나의 발광 유닛을 적용하는 유기 발광 소자뿐만 아니라, 향상된 효율 및 수명 특성을 구현하기 위해 복수의 스택, 즉 복수의 발광 유닛의 적층을 이용하는 텐덤(Tandem) 구조의 유기 발광 소자(EL)가 제안되고 있다. 이하에서는 편의상 2-스택의 텐덤 구조를 예로 들어 설명하고자 한다.
텐덤 구조, 예를 들어, 제1 발광 유닛과 제2 발광 유닛의 적층을 이용한 2 스택 구조의 유기 발광 소자(EL)는 전자와 정공의 재결합(recombination)을 통해 발광이 일어나는 발광 영역이 제1 발광 유닛과 제2 발광 유닛 각각에 위치하며, 제1 발광 유닛의 제1 발광층과 제2 발광 유닛의 제2 발광층에서 각각 발광하는 빛이 보강 간섭을 일으키며, 단일 스택 구조의 유기 발광 소자 대비 높은 휘도를 제공할 수 있다.
이하에서는 본 발명의 제1 실시예에 따른 스택 구조를 도 5a 내지 도 5c를 함께 참조하여 상세히 설명하기로 한다.
도 5a는 도 4의 A부분의 확대 단면도이다.
도 5b는 도 4의 B부분의 확대 단면도이다.
도 5c는 도 4의 C부분의 확대 단면도이다.
도 6은 비교예에 따른 서브 화소의 확대 단면도이다.
도 7은 트렌치(trench)의 테이퍼 각도에 따른 유기물의 증착 정도를 예로 들어 보여주는 그래프이다.
도 8a 내지 도 8c는 적색, 녹색 및 청색의 서브 화소에서, 전압에 따른 전류 밀도를 예로 들어 보여주는 그래프이다.
도 9a 및 도 9b는 표시 패널의 신뢰성 결과를 보여주는 사진이다.
도 5a는 발광 영역(EA)의 평면 부분(A)에서의 유기 발광 소자(EL)의 확대 단면도이고, 도 5b는 발광 영역(EA)의 테이퍼 부분(B)에서의 유기 발광 소자(EL)의 확대 단면도이며, 도 5c는 트렌치(T)의 테이퍼 부분(C)에서의 유기 발광 소자(EL)의 확대 단면도이다.
일 예로, 발광 영역(EA)(또는, 개구부(OP))의 평면 부분(A)에서는 테이퍼 각도가 대략 0°이며, 발광 영역(EA)의 테이퍼 부분(B)에서는 테이퍼 각도가 대략 5-10°이며, 트렌치(T)의 테이퍼 부분(C)에서는 테이퍼 각도가 대략 80°이다. 이때, 트렌치(T)의 테이퍼 부분(C) 및 발광 영역(EA)의 테이퍼 부분(B)은 발광 영역(EA)의 평면 부분(A)에 비해 유기층(140)의 증착 두께가 상대적으로 얇으며, 또한 트렌치(T)의 테이퍼 부분(C)은 발광 영역(EA)의 테이퍼 부분(B)에 비해 유기층(140)의 증착 두께가 상대적으로 얇다. 예를 들면, 발광 영역(EA)의 평면 부분(A)의 유기층(140)의 두께를 100%(도 5a 참조)라 할 경우, 발광 영역(EA)의 테이퍼 부분(B)의 유기층(140)의 두께는 대략 90-95%(도 5b 참조)이며, 트렌치(T)의 테이퍼 부분(C)의 유기층(140)의 두께는 대략 28%(도 5c 참조)일 수 있다.
도 6은 전하 차단층이 제외된 것을 제외하고 전술한 도 5c의 서브 화소와 실질적으로 동일한 구성으로 이루어져 있다. 이에, 동일한 구성에 대해서는 중복 설명은 생략한다.
도 4 및 도 5a 내지 도 5c를 참조하면, 스택 구조의 유기층(140)은, 예를 들어, 제1 전극(131)과 제2 전극(132) 사이에 배치된 전하 생성층(144a, 144b), 전하 생성층(144a, 144b)과 제1 전극(131) 사이에 배치된 제1 스택 및 제2 전극(132)과 전하 생성층(144a, 144b) 사이에 배치된 제2 스택을 포함할 수 있다. 전하 생성층(144a, 144b)은 제1 스택과 제2 스택 사이에 배치되어 전하를 발생시킬 수 있다. 전하 생성층(144a, 144b)은 p형 전하 생성층(144b)과 n형 전하 생성층(144a)이 적층된 구조로 형성될 수 있다. 즉, 전하 생성층(144a, 144b)은 양 전하와 음 전하를 양쪽 방향으로 발생하는 p형 전하 생성층(144b)과 n형 전하 생성층(144a)으로 구성될 수 있으며, 실질적으로 전극의 역할을 할 수 있다.
제1 스택과 제2 스택 각각은 적어도 하나 이상의 발광층(142, 146)을 포함하며, 각각의 발광층(142, 146)을 사이에 두고, 그 상부 및 하부에 공통층을 포함할 수 있다. 예를 들어, 구체적으로 제1 스택은 제1 정공 수송층(141), 제1 발광층(142) 및 제1 전자 수송층(143)을 포함할 수 있다. 또한, 제2 스택은 제2 정공 수송층(145), 제2 발광층(146) 및 제2 전자 수송층(147)을 포함할 수 있다. 또한, 제1, 제2 스택은 제1, 제2 정공 주입층 및 제1, 제2 전자 주입층을 더 포함할 수 있다.
위와 같은 유기 발광 소자(EL)의 경우에, 제1 전극(131)과 제2 전극(132) 사이에 전압이 인가될 때, 유기 발광 소자(EL) 내에 형성된 공통층, 예를 들어 전하 생성층(144a, 144b)을 통해 유기 발광 소자(EL)의 측면 방향으로 측면 누설 전류가 발생해, 발광이 요구되는 서브 화소뿐만 아니라 인접하여 위치한 원하지 않는 서브 화소가 발광하면서 나타나는 혼색 불량이 발생하고 있다.
위와 같은 혼색 불량은 단일 스택 구조의 유기 발광 소자 대비 빛의 보강 간섭을 이용하는 제1 발광 유닛과 제2 발광 유닛의 적층을 이용한 2 스택 구조의 유기 발광 소자(EL)에 있어서 더 심하게 나타날 수 있다.
이에 본 발명의 제1 실시예에서는, 복수의 서브 화소 사이에 트렌치(T)를 형성하여 전류 패스를 증가시킴으로써, 특히 멀티 스택 구조의 표시 장치의 구동 시, 누설 전류를 최소화하는 것을 특징으로 한다.
또한, 본 발명의 제1 실시예에서는, 누설 전류 방지 구조, 즉 트렌치(T)의 유기층(140) 내에 전하 차단층(150a, 150b)을 개재하는 것을 특징으로 하며, 이에 저계조 영역에서 푸르스름한(bluish) 색감을 개선할 수 있게 된다. 예를 들면, 전하 생성층(144a, 144b)과 제2 전극(132) 사이에 제1 전하 차단층(150a)을 개재하고 전하 생성층(144a, 144b)과 제1 전극(131) 사이에 제2 전하 차단층(150b)을 개재할 수 있다. 다만, 본 발명이 이에 제한되지 않는다.
본 발명은, 예를 들어 트렌치(T)가 단일 형태인지 이중 형태인지에 관계없이 트렌치(T)의 단면 형태가 동일할 수 있으며, 트렌치(T)가 가로 방향으로 배열되든지 세로 방향으로 배열되든지 관계없이 트렌치(T)의 단면 형태가 동일할 수 있다. 이에, 하나의 마스크를 통해 동일한 공정으로 트렌치(T)를 동시에 형성할 수 있고, 전하 차단층(150a, 150b) 역시 동시에 형성할 수 있다.
도 4 및 도 5a를 참조하면, 발광 영역(EA)의 평면 부분(A)에서는 테이퍼 각도가 대략 0°일 수 있다. 이 경우 유기물의 증착률은 100%로 볼 수 있다.
반면에, 도 4 및 도 5b를 참조하면, 발광 영역(EA)의 테이퍼 부분(B)에서는 테이퍼 각도가 대략 5-10°일 수 있다. 이 경우 유기물의 증착률은 대략 90-95% 정도이며, 발광 영역(EA)의 평면 부분(A)의 유기층(140)의 두께를 100%라 할 경우, 발광 영역(EA)의 테이퍼 부분(B)의 유기층(140)의 두께는 대략 90-95%일 수 있다.
도 4와 도 5c 및 도 7을 참조하면, 트렌치(T)의 테이퍼 부분(C)에서 테이퍼 각도는 대략 80°일 수 있다. 빗면에서의 유기물의 증착률은 테이퍼 각도에 비례하여 감소하는 것을 알 수 있으며, 이 경우 유기물의 증착률은 평면 부분(A) 대비 25-30% 수준으로, 예를 들어 28%일 수 있다. 이 경우, 발광 영역(EA)의 평면 부분(A)의 유기층(140)의 두께를 100%라 할 경우, 트렌치(T)의 테이퍼 부분(C)의 유기층(140)의 두께는 대략 28%일 수 있다.
도 6을 참조하면, 이와 같이 비교예의 트렌치의 테이퍼 부분에서는 급한 테이퍼 각도로 인해 유기물의 증착률이 낮아짐에 따라 유기층(140)이 얇은 두께로 증착 되어, 트렌치의 테이퍼 계면에서 전하 생성층(144a, 144b)과 제2 전극(132) 사이의 간격이 줄어들게 된다. 이는 유기물을 FMM(Fine Metal Mask)으로 형성하기 때문이며, 화살표 방향으로 전자 터널링이 진행되어 조기 턴-온(Early Turn On; ETO) 현상이 발생될 수 있다.
도 4와 도 5c를 참조하면, 이에 본 발명의 제1 실시예에서는, 트렌치(T)의 유기층(140) 내에 전하 차단층(150a, 150b)을 개재하는 것을 특징으로 한다. 예를 들면, 전하 생성층(144a, 144b)과 제2 전극(132) 사이에 제1 전하 차단층(150a)을 개재하고, 전하 생성층(144a, 144b)과 제1 전극(131) 사이에 제2 전하 차단층(150b)을 개재할 수 있다. 도 5c에서는 제2 정공 수송층(145)과 제2 발광층(146) 사이에 제1 전하 차단층(150a)을 개재하고, 제1 발광층(142)과 제1 전자 수송층(143) 사이에 제2 전하 차단층(150b)을 개재한 예를 도시하고 있으나, 본 발명이 이에 제한되는 것은 아니다. 제1, 제2 전하 차단층(150a, 150b)은 트렌치(T)의 경사 계면에서 발광 영역(EA) 쪽으로 일정 거리 연장될 수 있다. 따라서, 연장된 제1, 제2 전하 차단층(150a, 150b)을 포함하는 유기층(140)은 다른 부분의 유기층(140)에 비해 두꺼운 두께를 가지며, 이에 유기 발광 소자(EL)의 표면이 단차를 가질 수 있다.
ETO는 p형 전하 생성층(144b)과 제2 전극(132) 사이의 두께가 얇아지면서 발생되는 현상이므로, 트렌치(T)의 유기층(140) 내의 p형 전하 생성층(144b)과 제2 전극(132) 사이에 제1 전하 차단층(150a)을 개재할 수 있다. 이때, 트렌치(T) 경사 계면의 제2 전극(132)과 전하 생성층(144a, 144b) 사이에 제1 전하 차단층(150a)이 개재됨에 따라 전술한 전자 터널링 현상을 방지할 수 있다. 또한, 추가적으로 제1 발광층(142)이 발광 되지 않도록 트렌치(T)의 유기층(140) 내의 제1 발광층(142)과 p형 전하 생성층(144b) 사이에 제2 전하 차단층(150b)을 더 개재할 수 있다. 이 경우 제2 전하 차단층(150b)의 두께를 통해 전하 생성층(144a, 144b)의 전하 이동 경로를 부분적으로 단락 시킬 수 있게 된다.
다른 예로, 전자 주입을 막기 위해서 제2 전극(132)의 증착 전에 제1 전하 차단층(150a)을 형성하고, 추가적으로 제1 발광층(142)이 발광 되지 않도록 제1 발광층(142)의 증착 후에 제2 전하 차단층(150b)을 형성할 수 있다.
이와 같이 트렌치(T)의 유기층(140) 내에 전하 차단층(150a, 150b)을 개재하여 전하 차단층(150a, 150b)의 두께를 통해 전하 생성층(144a, 144b)의 전하 이동 경로를 부분적으로 단락 시킴으로써 전자 터널링을 차단할 수 있다.
전하 차단층(150a, 150b)은, 전하 생성층(144a, 144b)과 제2 전극(132) 사이의 전자 터널링(charge tunneling) 현상을 방지할 수 있는 고저항 비전도성 유기 물질 또는 LUMO(Lowest Unoccupied Molecular Orbital) 값이 낮은 전도성 유기 물질로 구성할 수 있다.
고저항 비전도성 유기 물질의 경우, 전기적 부도체 성질을 가지며, 다른 증착 전도성 유기 물질과 유사하게 유리 전이 온도(glass transition temperature)가 110℃ 이상의 폴리 카보네이트(Polycarbonate; PC), 폴리 메틸 메타크릴레이트(Poly Methyl Methacrylate; PMMA)를 포함할 수 있다.
LUMO 값이 낮은 전도성 유기 물질의 경우, LUMO 값이 -2.5eV 이하의 물질로 정공 주입층과 발광층의 일 함수 5.6eV 수준을 가지는 TCTA[4,4',4"-tris(n-carbazolyl)-triphenylamine], NPD[N,N'-Di(1-naphthyl)-N,N'-diphenyl-(1,1'-biphenyl)-4,4'-diamine], TPD[N,N'-Bis(3-methylphenyl)-N,N'-diphenylbenzidine] 등의 물질을 포함할 수 있다.
본 발명의 제1 실시예에 따른 전하 차단층(150a, 150b)은, 증착 두께가 두꺼울수록 저항이 커지므로 전자 터널링 방지에 유리하며, 전하 생성층(144a, 144b)의 측면 누설 전류의 경로 단락을 위해서 최소한 100Å 이상의 두께를 가질 수 있다.
도 8a는 적색의 서브 화소에서, 전압에 따른 전류 밀도를 예로 보여주고 있으며, 도 8b는 녹색의 서브 화소에서, 전압에 따른 전류 밀도를 예로 보여주고 있고, 도 8c 청색의 서브 화소에서, 전압에 따른 전류 밀도를 예로 보여주고 있다.
도 8a 내지 도 8c에서, 점선의 그래프는 전하 차단층을 개재하지 않은 비교예의 결과를 예로 보여주고 있으며, 실선의 그래프는 전하 차단층을 개재한 실시예의 결과를 예로 보여주고 있다.
도 8a 내지 도 8c를 참조하면, 트렌치의 유기층 내에 전하 차단층을 개재한 실시예의 경우, 비교예에 비해 J-V 커브가 우측으로 이동하고 구동 전압이 증가하게 되어 ETO가 방지되는 것을 알 수 있다.
도 9a는 전하 차단층을 개재하지 않은 비교예의 표시 패널에 대한 신뢰성 결과를 보여주고 있으며, 도 9b는 전하 차단층을 개재한 실시예의 표시 패널에 대한 신뢰성 결과를 보여주고 있다.
도 9a 및 도 9b를 참조하면, 표시 패널에 대한 UV 신뢰성 결과에 의하면, 전하 차단층을 개재한 실시예의 경우 저계조 3-그레이 시, 비교예에 비해 휘도 감소로 푸르스름한(bluish) 색감이 개선되는 것을 알 수 있다.
도 10은 본 발명의 제2 실시예에 따른 서브 화소의 확대 단면도이다.
도 10에 도시된 본 발명의 제1 실시예는, 제1 전하 차단층(250a)이 제2 전자 수송층(147)과 제2 전극(132) 사이에 위치하는 점을 제외하고는 본 발명의 제1 실시예와 실질적으로 동일한 구성으로 이루어져 있다. 따라서, 동일한 구성에 대해서는 중복 설명은 생략한다.
도 10은 트렌치의 테이퍼 부분에서의 스택 구조의 유기 발광 소자의 단면을 확대하여 보여주고 있다.
도 10을 참조하면, 전술한 바와 같이 스택 구조의 유기층(140)은, 예를 들어, 제1 전극(131)과 제2 전극(132) 사이에 배치된 전하 생성층(144a, 144b), 전하 생성층(144a, 144b)과 제1 전극(131) 사이에 배치된 제1 스택 및 제2 전극(132)과 전하 생성층(144a, 144b) 사이에 배치된 제2 스택을 포함할 수 있다. 전하 생성층(144a, 144b)은 p형 전하 생성층(144b)과 n형 전하 생성층(144a)이 적층된 구조로 형성될 수 있다.
제1 스택과 제2 스택 각각은 적어도 하나 이상의 발광층(142, 146)을 포함하며, 각각의 발광층(142, 146)을 사이에 두고, 그 상부 및 하부에 공통층을 포함할 수 있다. 예를 들어, 구체적으로 제1 스택은 제1 정공 수송층(141), 제1 발광층(142) 및 제1 전자 수송층(143)을 포함할 수 있다. 또한, 제2 스택은 제2 정공 수송층(145), 제2 발광층(146) 및 제2 전자 수송층(147)을 포함할 수 있다. 또한, 제1, 제2 스택은 제1, 제2 정공 주입층 및 제1, 제2 전자 주입층을 더 포함할 수 있다.
한편, 본 발명의 제2 실시예에서는, 복수의 서브 화소 사이에 트렌치를 형성하여 전류 패스를 증가시킴으로써, 특히 멀티 스택 구조의 표시 장치의 구동 시, 누설 전류를 최소화하는 것을 특징으로 한다.
또한, 본 발명의 제2 실시예에서는, 트렌치의 유기층(140) 내에 전하 차단층(250a, 250b)을 개재하는 것을 특징으로 한다. 특히, 본 발명의 제2 실시예에서는 전자 주입을 막기 위해서 제2 전극(132)의 증착 전에 제1 전하 차단층(250a)을 형성하고, 추가적으로 제1 발광층(142)이 발광 되지 않도록 제1 발광층(142)의 증착 후에 제2 전하 차단층(250b)을 형성하는 것을 특징으로 한다. 즉, 본 발명의 제2 실시예의 제1 전하 차단층(250a)은 제2 전자 수송층(147)과 제2 전극(132) 사이에 위치하고, 제2 전하 차단층(250b)은 제1 발광층(142)과 제1 전자 수송층(143) 사이에 위치할 수 있다. 다만, 본 발명이 이에 제한되지 않는다.
한편, 제1, 제2 전하 차단층(250a, 250b)은 트렌치의 경사 계면에서 발광 영역 쪽으로 일정 거리 연장될 수 있다. 이에 따라, 연장된 제1, 제2 전하 차단층(250a, 250b)을 포함하는 유기층(140)은 다른 부분의 유기층(140)에 비해 두꺼운 두께를 가지며, 이에 유기 발광 소자의 표면이 단차를 가질 수 있다.
한편, 본 발명은 제1 전하 차단층만 구비할 수도 있으며, 이를 본 발명의 제3 실시예를 통해 상세히 설명한다.
도 11은 본 발명의 제3 실시예에 따른 서브 화소의 확대 단면도이다.
도 11에 도시된 본 발명의 제3 실시예는, 전하 생성층(144a, 144b)과 제2 전극(132) 사이에 단일의 전하 차단층(350)이 구비된 점을 제외하고는 본 발명의 제1 실시예와 실질적으로 동일한 구성으로 이루어져 있다. 따라서, 동일한 구성에 대해서는 중복 설명은 생략한다.
도 11은 트렌치의 테이퍼 부분에서의 스택 구조의 유기 발광 소자의 단면을 확대하여 보여주고 있다.
도 11을 참조하면, 본 발명의 제3 실시예에서는, 복수의 서브 화소 사이에 트렌치를 형성하여 전류 패스를 증가시킴으로써, 특히 멀티 스택 구조의 표시 장치의 구동 시, 누설 전류를 최소화하는 것을 특징으로 한다.
또한, 본 발명의 제3 실시예에서는, 트렌치의 유기층(140) 내의 전하 생성층(144a, 144b)과 제2 전극(132) 사이에 단일의 전하 차단층(350)을 개재하는 것을 특징으로 한다. 특히, 본 발명의 제3 실시예에 따른 전하 차단층(350)은 정공 수송층(145)과 제2 발광층(146) 사이에 위치할 수 있으나, 본 발명이 이에 제한되지 않는다. 다른 예로, 본 발명의 제3 실시예의 전하 차단층(350)은 제2 전자 수송층(147)과 제2 전극(132) 사이에 위치할 수도 있다.
한편, 전하 차단층(350)은 트렌치의 경사 계면에서 발광 영역 쪽으로 일정 거리 연장될 수 있다. 이에 따라, 연장된 전하 차단층(350)을 포함하는 유기층(140)은 다른 부분의 유기층(140)에 비해 두꺼운 두께를 가지며, 이에 유기 발광 소자의 표면이 단차를 가질 수 있다.
한편, 본 발명은 누설 전류 방지 구조로 전술한 트렌치 이외에 역 테이퍼를 가진 스페이서를 적용할 수도 있으며, 이를 본 발명의 제4 실시예를 통해 상세히 설명한다.
도 12는 본 발명의 제4 실시예에 따른 서브 화소의 단면도이다.
도 13은 도 12의 A부분의 확대 단면도이다.
도 12는 임의의 하나의 트랜지스터(120)를 포함하여 도시하고 있다. 즉, 도 12에서는 설명의 편의를 위해 하나의 서브 화소의 화소 회로의 복수의 트랜지스터 및 커패시터 중 하나의 트랜지스터(120)만을 도시하였다. 다만, 본 발명이 도 12의 하부 구조에 제한되는 것은 아니다.
도 13은 역 테이퍼를 가진 스페이서(460) 하단의 경사 계면을 포함하는 유기 발광 소자(EL)의 확대 단면도이다.
도 12 및 도 13을 참조하면, 본 발명의 제4 실시예에 따른 표시 패널은, 기판(110), 트랜지스터(120), 유기 발광 소자(EL), 뱅크(114) 및 봉지부(미도시)를 포함할 수 있다.
한편, 본 발명의 제4 실시에는, 복수의 서브 화소 사이에 역 테이퍼를 가진 스페이서(또는, 격벽)(460)와 같은 누설 전류 방지 구조를 배치하는 것을 특징으로 한다.
역 테이퍼를 가진 스페이서(460)는 비발광 영역(NEA)의 뱅크(114) 위에 소정 유기 물질로 형성될 수 있다. 도 12에서는 단일(single)의 역 테이퍼를 가진 스페이서(460)를 예로 들고 있으나, 본 발명이 이에 제한되지 않는다. 역 테이퍼를 가진 스페이서(460)는 복수의 서브 화소 사이에 복수로 구비될 수도 있다.
본 발명의 제4 실시예는, 역 테이퍼를 가진 스페이서(460)에 의해 그 위에 증착되는 유기층(440) 및 제2 전극(132)이 발광 영역(EA)에 증착되는 유기층(440) 및 제2 전극(132)과 서로 분리(disconnecting)될 수 있고, 이에 측면 누설 전류를 차단할 수 있게 된다.
도 12 및 도 13을 참조하면, 전술한 바와 같이 스택 구조의 유기층(440)은, 예를 들어, 제1 전극(131)과 제2 전극(132) 사이에 배치된 전하 생성층(444a, 444b), 전하 생성층(444a, 444b)과 제1 전극(131) 사이에 배치된 제1 스택 및 제2 전극(132)과 전하 생성층(444a, 444b) 사이에 배치된 제2 스택을 포함할 수 있다. 전하 생성층(444a, 444b)은 p형 전하 생성층(444b)과 n형 전하 생성층(444a)이 적층된 구조로 형성될 수 있다.
제1 스택과 제2 스택 각각은 적어도 하나 이상의 발광층(442, 446)을 포함하며, 각각의 발광층(442, 446)을 사이에 두고, 그 상부 및 하부에 공통층을 포함할 수 있다. 예를 들어, 구체적으로 제1 스택은 제1 정공 수송층(441), 제1 발광층(442) 및 제1 전자 수송층(443)을 포함할 수 있다. 또한, 제2 스택은 제2 정공 수송층(445), 제2 발광층(446) 및 제2 전자 수송층(447)을 포함할 수 있다. 또한, 제1, 제2 스택은 제1, 제2 정공 주입층 및 제1, 제2 전자 주입층을 더 포함할 수 있다.
한편, 본 발명의 제4 실시예에서는, 복수의 서브 화소 사이에 역 테이퍼를 가진 스페이서(460)를 형성하여 이웃하는 서브 화소 사이에서 유기층(440)을 일부 분리시킴으로써, 멀티 스택 구조의 표시 장치의 구동 시, 누설 전류를 최소화하는 것을 특징으로 한다.
또한, 본 발명의 제4 실시예의 경우에는, 역 테이퍼를 가진 스페이서(460) 하단의 유기층(440)은 뱅크(114) 위에서 그 측면이 경사지게 증착 되며, 그 경사 계면이 급한 경사 각도를 가지며, 다른 영역에 비해 유기층(440)의 증착 두께가 상대적으로 얇기 때문에 전하 생성층(444a, 444b)과 제2 전극(132) 사이의 간격이 현저히 줄어들게 된다.
이에, 본 발명의 제4 실시예는, 역 테이퍼를 가진 스페이서(460) 하단의 유기층(440)의 경사 계면에 전하 차단층(450a, 450b)을 개재하는 것을 특징으로 한다. 즉, 예를 들면, 전하 생성층(444a, 444b)과 제2 전극(132) 사이에 제1 전하 차단층(450a)을 개재하고, 전하 생성층(444a, 444b)과 제1 전극(131) 사이에 제2 전하 차단층(450b)을 개재할 수 있다. 도 13에서는 제2 정공 수송층(445)과 제2 발광층(446) 사이에 제1 전하 차단층(450a)을 개재하고, 제1 발광층(442)과 제1 전자 수송층(443) 사이에 제2 전하 차단층(450b)을 개재한 예를 도시하고 있으나, 본 발명이 이에 제한되는 것은 아니다. 한편, 제1, 제2 전하 차단층(450a, 450b)은 경사 계면에서 발광 영역(EA) 쪽으로 일정 거리 연장될 수 있다. 따라서, 연장된 제1, 제2 전하 차단층(450a, 450b)을 포함하는 유기층(440)은 다른 부분에서의 유기층(440)에 비해 두꺼운 두께를 가지며, 이에 유기 발광 소자(EL)의 표면이 단차를 가질 수 있다.
도 14는 본 발명의 제5 실시예에 따른 서브 화소의 단면도이다.
도 14에 도시된 본 발명의 제5 실시예는, 트렌치(T)가 복수로 구비된 점을 제외하고는 본 발명의 제1 실시예와 실질적으로 동일한 구성으로 이루어져 있다. 따라서, 동일한 구성에 대해서는 중복 설명은 생략한다.
도 14를 참조하면, 본 발명의 제5 실시예에서는, 복수의 서브 화소 사이에 트렌치(T)를 복수로 형성하여 전류 패스를 더욱 증가시킴으로써, 특히 멀티 스택 구조의 표시 장치의 구동 시, 누설 전류를 보다 최소화하는 것을 특징으로 한다.
또한, 본 발명의 제5 실시예는, 트렌치(T)의 유기층(540) 내에 전하 차단층을 개재하는 것을 특징으로 한다. 예를 들어, 본 발명의 제5 실시예의 제1 전하 차단층은 제2 전자 수송층과 제2 전극 사이에 위치하고, 제2 전하 차단층은 제1 발광층과 제1 전자 수송층 사이에 위치할 수 있다. 다만, 본 발명이 이에 제한되지 않는다. 한편, 제1, 제2 전하 차단층은 트렌치(T)의 경사 계면에서 발광 영역(EA) 또는 이웃하는 트렌치(T) 쪽으로 일정 거리 연장될 수 있다. 이에 따라, 연장된 제1, 제2 전하 차단층을 포함하는 유기층(540)은 다른 부분의 유기층(540)에 비해 두꺼운 두께를 가지며, 이에 유기 발광 소자(EL)의 표면이 단차를 가질 수 있다.
한편, 화소 회로를 구성하는 복수의 트랜지스터 각각의 기능을 고려하여 액티브층을 서로 다른 물질로 구성할 수 있으며, 이를 본 발명의 제6 실시예를 통해 상세히 설명한다.
도 15는 본 발명의 제6 실시예에 따른 서브 화소의 단면도이다.
도 15에 도시된 본 발명의 제6 실시예는, 본 발명의 제1 실시예의 표시 장치와 비교하여 제1, 제2 트랜지스터(620a, 620b)만이 상이할 뿐, 다른 구성은 실질적으로 동일하다. 따라서, 동일한 구성에 대해서는 중복 설명은 생략한다.
도 15는 하부 구조를 예로 도시하고 있으나, 이에 제한되는 것은 아니다.
또한, 도 15에서는 설명의 편의를 위해 서브 화소의 화소 회로의 복수의 트랜지스터 중 임의의 제1, 제2 트랜지스터(620a, 620b)만을 도시하였다.
도 15를 참조하면, 본 발명의 제6 실시예에 따른 표시 장치는, 제1, 제2 기판(610a, 610b), 제1, 제2 트랜지스터(620a, 620b), 평탄화층(113), 유기 발광 소자(EL), 뱅크(114) 및 봉지부(미도시)를 포함할 수 있다.
즉, 본 발명의 제6 실시예에 따른 표시 장치는, 제1 기판(610a)과 제2 기판(610b)을 포함하며, 제1 기판(610a)과 제2 기판(610b) 사이에 버퍼층(611b)을 더 포함할 수 있다.
제1 기판(610a)과 제2 기판(610b)은 표시 장치의 다른 구성 요소들을 지지하기 위한 지지 부재로, 절연 물질로 이루어질 수 있다. 예를 들어, 제1 기판(610a)과 제2 기판(610b)은 고분자 또는 폴리이미드(Polyimide, PI) 등과 같은 플라스틱을 포함하여 이루어질 수도 있고, 플렉서빌리티(flexibility)를 갖는 물질로 이루어질 수도 있다. 또한, 버퍼층(611b)은 예를 들어, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 기판(610a) 위에 다른 버퍼층(611a)이 배치될 수 있다.
다른 버퍼층(611a)은 제1 기판(610a)을 통한 수분 또는 불순물의 침투를 저감할 수 있다. 다른 버퍼층(611a)은 예를 들어, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
도시하지 않았지만, 다른 버퍼층(611a) 위에 또 다른 버퍼층이 배치될 수 있다.
또 다른 버퍼층은 제1 트랜지스터(620a)의 결정화 과정에서 발생하는 이온 또는 불순물의 침투를 방지할 수 있다.
다른 버퍼층(611a) 위에 제1, 제2 트랜지스터(620a, 620b)가 배치될 수 있다.
제1 트랜지스터(620a)는 제1 액티브층(622a), 제1 게이트 전극(621a), 제1 소스 전극(623a) 및 제1 드레인 전극(624a)을 포함할 수 있다.
제2 트랜지스터(620a)는 제2 액티브층(622b), 제2 게이트 전극(621b), 제2 소스 전극(623b) 및 제2 드레인 전극(624b)을 포함할 수 있다.
다른 버퍼층(611a) 위에 제1 액티브층(622a)이 배치될 수 있다.
예를 들어, 제1 액티브층(622a)은 저온 폴리 실리콘(Low Temperature Poly-Silicon, LTPS)으로 이루어질 수 있다. 폴리 실리콘의 경우 이동도가 높아 에너지 소비 전력이 낮고 신뢰성이 우수하여 구동 트랜지스터 등에 적용될 수 있다.
제1 액티브층(622a) 위에 게이트 절연층(612)이 배치될 수 있다.
게이트 절연층(612) 위에 제1 게이트 전극(621a)이 배치될 수 있다.
게이트 절연층(612) 위에 제1 스토리지 전극(ST1) 및 차광층(625b)이 배치될 수 있다
차광층(625b)은 제2 트랜지스터(620b)의 제2 액티브층(622b)에 중첩하도록 배치되어, 외부로부터 유입된 광 또는 외부로부터 유입된 수분으로부터 제2 트랜지스터(620b)를 보호하여, 제2 트랜지스터(620b)의 소자 특성이 변동되는 것을 최소화할 수 있다. 도 15에서는 차광층(5625b)이 플로팅(floating)된 것으로 도시되어 있으나, 차광층(625b)은 다른 구성, 일 예로 복수의 배선에 전기적으로 접속될 수 있으며, 이에 제한되지 않는다.
제1 게이트 전극(621a), 제1 스토리지 전극(ST1) 및 차광층(625b) 위에 층간 절연층(613)이 배치될 수 있다.
층간 절연층(613) 위에 제1 스토리지 전극(ST1)의 일부와 중첩하도록 제2 스토리지 전극(ST2)이 배치될 수 있다.
제2 스토리지 전극(ST2) 위에 제1, 제2 패시베이션층(614a, 614b)이 배치될 수 있다. 제1, 제2 패시베이션층(614a, 614b)에는 제1 소스 전극(623a) 및 제1 드레인 전극(624a) 각각이 제1 액티브층(622a)에 접속하기 위한 컨택홀이 형성될 수 있다. 또한, 제2 패시베이션층(614b)에는 제2 소스 전극(623b) 및 제2 드레인 전극(624b) 각각이 제2 액티브층(622b)에 접속하기 위한 컨택홀이 형성될 수 있다.
제1 패시베이션층(614a) 위에 제2 액티브층(622b)이 배치될 수 있다.
제2 액티브층(622b)은 산화물 반도체 물질로 이루어질 수 있다. 산화물 반도체 물질은 실리콘보다 밴드 갭이 더 큰 물질로, 오프(off) 상태에서 전자가 밴드 갭을 넘어가지 못하여 오프-전류(off-current)가 낮다. 따라서, 산화물 반도체 물질로 이루어진 트랜지스터의 경우, 온(on) 시간이 짧고 오프(off) 시간을 길게 유지하는 스위칭 트랜지스터에 적용될 수 있다.
제2 액티브층(622b) 위에 게이트 절연층이 배치되고, 게이트 절연층 위에 제2 게이트 전극(621b)이 배치될 수 있다.
게이트 절연층은 제2 게이트 전극(621b)과 동일하게 패터닝 될 수 있다.
그리고, 제2 패시베이션층(614b) 위에 제1 소스 전극(623a) 및 제1 드레인 전극(624a)이 배치될 수 있다. 서로 이격 되어 배치된 제1 소스 전극(623a) 및 제1 드레인 전극(624a)은 제1 액티브층(622a)과 전기적으로 접속될 수 있다. 또한, 제2 패시베이션층(614b) 위에 제2 소스 전극(6523b) 및 제2 드레인 전극(624b)이 배치될 수 있다. 서로 이격 되어 배치된 제2 소스 전극(623b) 및 제2 드레인 전극(624b)은 제2 액티브층(622b)과 전기적으로 접속될 수 있다.
제2 패시베이션층(614b) 위에 평탄화층(113)이 배치될 수 있다.
도 15에서는 제1 트랜지스터(620a)의 제1 액티브층(622a)이 저온 폴리 실리콘으로 구성되고, 제2 트랜지스터(620b)의 제2 액티브층(622b)이 산화물 반도체 물질로 구성된 경우를 예로 들어 설명하고 있으나, 제1 액티브층(622a)이 산화물 반도체 물질로 구성되거나, 제2 액티브층(622b)이 저온 폴리 실리콘으로 구성될 수도 있으며, 이에 제한되지 않는다.
본 발명의 제6 실시예에 따른 표시 장치에서는, 화소 회로의 복수의 트랜지스터(620a, 620b)를 서로 다른 타입으로 구성하여 화소 회로의 성능을 향상시킬 수 있다. 화소 회로는 복수의 트랜지스터(620a, 620b) 및 커패시터를 포함하고, 복수의 트랜지스터(620a, 620b)는 서로 다른 타입의 트랜지스터로 이루어질 수 있다. 예를 들어, 복수의 트랜지스터(620a, 620b) 중 일부의 제1 트랜지스터(620a)는 제1 액티브층(622a)이 저온 폴리 실리콘으로 구성되고, 다른 일부의 제2 트랜지스터(620b)는 제2 액티브층(622b)이 산화물 반도체 물질로 구성될 수 있다. 저온 폴리 실리콘을 포함하는 제1 트랜지스터(620a)의 경우, 이동도가 높고 소비 전력이 낮아 구동 트랜지스터에 적용될 수 있다. 산화물 반도체 물질을 포함하는 제2 트랜지스터(620b)의 경우, 온 시간이 짧고 오프 시간을 길게 유지할 수 있어 스위칭 트랜지스터에 적용될 수 있다. 따라서, 본 발명의 제6 실시예에 따른 표시 장치에서는 화소 회로를 구성하는 복수의 트랜지스터(620a, 620b) 각각의 기능을 고려하여 제1, 제2 액티브층(622a, 622b)을 서로 다른 물질로 구성할 수 있고, 화소 회로의 성능을 향상시킬 수 있다.
도 15를 참조하면, 본 발명의 제6 실시예에서는, 복수의 서브 화소 사이에 트렌치(T)를 형성하여 전류 패스를 증가시킴으로써, 특히 멀티 스택 구조의 표시 장치의 구동 시, 누설 전류를 최소화하는 것을 특징으로 한다.
또한, 본 발명의 제6 실시예에서는, 트렌치(T)의 유기층(640)에 전하 차단층을 개재하는 것을 특징으로 한다. 한편, 전하 차단층은 트렌치(T)의 경사 계면에서 발광 영역(EA) 쪽으로 일정 거리 연장될 수 있다. 이에 따라, 연장된 전하 차단층을 포함하는 유기층(640)은 다른 부분의 유기층(640)에 비해 두꺼운 두께를 가지며, 이에 유기 발광 소자의 표면이 단차를 가질 수 있다.
본 발명의 실시예들에 따른 표시 장치는 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 발광 영역과 비발광 영역으로 구분되며, 복수의 서브 화소가 정의된 기판, 상기 복수의 서브 화소 각각에 배치되는 제1 전극, 상기 기판 상부의 절연층 위에 배치되며, 개구부를 통해 상기 제1 전극을 노출시키는 뱅크, 상기 복수의 서브 화소 사이의 상기 뱅크의 일부 영역이 제거되어 상기 절연층을 노출시키는 트렌치, 상기 뱅크가 배치된 상기 기판 상부에 배치되는 유기층, 상기 트렌치 내의 유기층에 개재되는 전하 차단층 및 상기 유기층 위에 배치되는 제2 전극을 포함할 수 있다.
본 발명의 다른 특징에 따르면, 상기 트렌치는 상기 뱅크의 측면을 노출시킬 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 유기층은 상기 노출된 뱅크의 측면 및 상기 노출된 절연층 상면에 접촉할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 트렌치는 상기 복수의 서브 화소 사이에 복수로 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 트렌치의 측면은, 상기 개구부의 측면에 비해 급한 테이퍼를 가지며, 상기 트랜치 내의 유기층은, 상기 개구부 내의 유기층에 비해 상대적으로 얇은 두께를 가질 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 전하 차단층은 상기 트렌치의 경사 계면에서 상기 발광 영역 쪽으로 일정 거리 연장되며, 상기 연장된 전하 차단층을 포함하는 유기층은 다른 부분의 유기층에 비해 두꺼운 두께를 가질 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 서브 화소는, 제1 색상의 광을 발광하는 제1 서브 화소, 제2 색상의 광을 발광하는 제2 서브 화소 및 제3 색상의 광을 발광하는 제3 서브 화소를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 복수의 제3 서브 화소는 동일한 열에 배치되고, 상기 복수의 제1 서브 화소와 상기 제2 서브 화소는 동일한 열에 번갈아 배치되며, 상기 제3 서브 화소 좌우에 상기 제1 서브 화소와 상기 제2 서브 화소가 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 가로 방향으로는 상기 복수의 제3 서브 화소 및 상기 복수의 제1, 제2 서브 화소가 번갈아 배치되며, 세로 방향으로는 상기 복수의 제3 서브 화소가 반복 배치되거나 상기 복수의 제1 서브 화소와 상기 복수의 제2 서브 화소가 번갈아 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 트렌치는, 상기 복수의 제3 서브 화소 및 상기 복수의 제1, 제2 서브 화소 사이의 세로 방향으로 배치되는 한편, 상기 복수의 제1 서브 화소와 상기 복수의 제2 서브 화소 사이의 가로 방향으로 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 트렌치는 일부는 단일 형태로 구성되고, 다른 일부는 이중 형태로 구성될 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는, 발광 영역과 비발광 영역으로 구분되며, 복수의 서브 화소가 정의된 기판, 상기 복수의 서브 화소 각각에 배치되는 제1 전극, 상기 기판 상부의 절연층 위에 배치되며, 개구부를 통해 상기 제1 전극을 노출시키는 뱅크, 상기 복수의 서브 화소 사이의 상기 뱅크 위에 배치되며, 역 테이퍼를 가진 스페이서, 상기 뱅크 및 상기 스페이서가 배치된 상기 기판 상부에 배치되는 유기층, 상기 스페이서 하단의 유기층에 개재되는 전하 차단층 및 상기 유기층 위에 배치되는 제2 전극을 포함할 수 있다.
본 발명의 다른 특징에 따르면, 상기 스페이서 하단의 상기 유기층은 상기 뱅크 위에서 그 측면이 경사를 가질 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 스페이서 하단의 상기 유기층의 경사 측면은, 상기 개구부의 측면에 비해 급한 경사 각도를 가지며, 상기 스페이서 하단의 상기 유기층은 상기 개구부 내의 유기층에 비해 상대적으로 얇은 두께를 가질 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 유기층은, 상기 제1 전극과 상기 제2 전극 사이에 배치되는 전하 생성층, 상기 전하 생성층과 상기 제1 전극 사이에 배치되는 제1 스택 및 상기 제2 전극과 상기 전하 생성층 사이에 배치되는 제2 스택을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 전하 차단층은, 상기 전하 생성층과 상기 제2 전극 사이에 배치되는 제1 전하 차단층 및 상기 전하 생성층과 상기 제1 전극 사이에 배치되는 제2 전하 차단층을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 전하 차단층은, 상기 제2 스택의 제2 정공 수송층과 제2 발광층 사이에 배치되는 제1 전하 차단층 및 상기 제1 스택의 제1 발광층과 제1 전자 수송층 사이에 배치되는 제2 전하 차단층을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 전하 차단층은, 상기 제2 스택의 제2 전자 수송층과 상기 제2 전극 사이에 배치되는 제1 전하 차단층 및 상기 제1 스택의 제1 발광층과 제1 전자 수송층 사이에 배치되는 제2 전하 차단층을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 전하 차단층은, 폴리 카보네이트, 폴리 메틸 메타크릴레이트를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 전하 차단층은, LUMO 값이 -2.5eV 이하의 물질로 TCTA[4,4',4"-tris(n-carbazolyl)-triphenylamine], NPD[N,N'-Di(1-naphthyl)-N,N'-diphenyl-(1,1'-biphenyl)-4,4'-diamine], TPD[N,N'-Bis(3-methylphenyl)-N,N'-diphenylbenzidine]를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 장치
110, 610a, 610b: 기판
113: 평탄화층
114: 뱅크
120, 620a, 620b: 트랜지스터
EL: 유기 발광 소자
131: 제1 전극
132: 제2 전극
140, 440, 540, 640: 유기층
141, 441: 제1 정공 수송층
142, 442: 제1 발광층
143, 443: 제1 전자 수송층
144a, 444a: n형 전하 생성층
144b, 444b: p형 전하 생성층
145, 445: 제2 정공 수송층
146, 446: 제2 발광층
147, 447: 제2 전자 수송층
150a, 250a, 450a: 제1 전하 차단층
150b, 250b, 450b: 제2 전하 차단층
350: 전하 차단층
460: 스페이서
EA: 발광 영역
NEA: 비발광 영역
OP: 개구부
T: 트렌치

Claims (20)

  1. 발광 영역과 비발광 영역으로 구분되며, 복수의 서브 화소가 정의된 기판;
    상기 복수의 서브 화소 각각에 배치되는 제1 전극;
    상기 기판 상부의 절연층 위에 배치되며, 개구부를 통해 상기 제1 전극을 노출시키는 뱅크;
    상기 복수의 서브 화소 사이의 상기 뱅크의 일부 영역이 제거되어 상기 절연층을 노출시키는 트렌치;
    상기 뱅크가 배치된 상기 기판 상부에 배치되는 유기층;
    상기 트렌치 내의 유기층에 개재되는 전하 차단층; 및
    상기 유기층 위에 배치되는 제2 전극을 포함하는, 표시 장치.
  2. 제 1 항에 있어서,
    상기 트렌치는 상기 뱅크의 측면을 노출시키는, 표시 장치.
  3. 제 2 항에 있어서,
    상기 유기층은 상기 노출된 뱅크의 측면 및 상기 노출된 절연층 상면에 접촉하는, 표시 장치.
  4. 제 1 항에 있어서,
    상기 트렌치는 상기 복수의 서브 화소 사이에 복수로 배치되는, 표시 장치.
  5. 제 1 항에 있어서,
    상기 트렌치의 측면은, 상기 개구부의 측면에 비해 급한 테이퍼를 가지며,
    상기 트랜치 내의 유기층은, 상기 개구부 내의 유기층에 비해 상대적으로 얇은 두께를 가지는, 표시 장치.
  6. 제 1 항에 있어서,
    상기 전하 차단층은 상기 트렌치의 경사 계면에서 상기 발광 영역 쪽으로 일정 거리 연장되며,
    상기 연장된 전하 차단층을 포함하는 유기층은 다른 부분의 유기층에 비해 두꺼운 두께를 가지는, 표시 장치.
  7. 제 1 항에 있어서,
    상기 서브 화소는,
    제1 색상의 광을 발광하는 제1 서브 화소;
    제2 색상의 광을 발광하는 제2 서브 화소; 및
    제3 색상의 광을 발광하는 제3 서브 화소를 포함하는, 표시 장치.
  8. 제 7 항에 있어서,
    상기 복수의 제3 서브 화소는 동일한 열에 배치되고, 상기 복수의 제1 서브 화소와 상기 제2 서브 화소는 동일한 열에 번갈아 배치되며,
    상기 제3 서브 화소 좌우에 상기 제1 서브 화소와 상기 제2 서브 화소가 배치되는, 표시 장치.
  9. 제 7 항에 있어서,
    가로 방향으로는 상기 복수의 제3 서브 화소 및 상기 복수의 제1, 제2 서브 화소가 번갈아 배치되며,
    세로 방향으로는 상기 복수의 제3 서브 화소가 반복 배치되거나 상기 복수의 제1 서브 화소와 상기 복수의 제2 서브 화소가 번갈아 배치되는, 표시 장치.
  10. 제 9 항에 있어서,
    상기 트렌치는, 상기 복수의 제3 서브 화소 및 상기 복수의 제1, 제2 서브 화소 사이의 세로 방향으로 배치되는 한편, 상기 복수의 제1 서브 화소와 상기 복수의 제2 서브 화소 사이의 가로 방향으로 배치되는, 표시 장치.
  11. 제 10 항에 있어서,
    상기 트렌치는 일부는 단일 형태로 구성되고, 다른 일부는 이중 형태로 구성되는, 표시 장치.
  12. 발광 영역과 비발광 영역으로 구분되며, 복수의 서브 화소가 정의된 기판;
    상기 복수의 서브 화소 각각에 배치되는 제1 전극;
    상기 기판 상부의 절연층 위에 배치되며, 개구부를 통해 상기 제1 전극을 노출시키는 뱅크;
    상기 복수의 서브 화소 사이의 상기 뱅크 위에 배치되며, 역 테이퍼를 가진 스페이서;
    상기 뱅크 및 상기 스페이서가 배치된 상기 기판 상부에 배치되는 유기층;
    상기 스페이서 하단의 유기층에 개재되는 전하 차단층; 및
    상기 유기층 위에 배치되는 제2 전극을 포함하는, 표시 장치.
  13. 제 12 항에 있어서,
    상기 스페이서 하단의 상기 유기층은 상기 뱅크 위에서 그 측면이 경사를 가지는, 표시 장치.
  14. 제 13 항에 있어서,
    상기 스페이서 하단의 상기 유기층의 경사 측면은, 상기 개구부의 측면에 비해 급한 경사 각도를 가지며,
    상기 스페이서 하단의 상기 유기층은 상기 개구부 내의 유기층에 비해 상대적으로 얇은 두께를 가지는, 표시 장치.
  15. 제 1 항 및 제 12 항 중 어느 한 항에 있어서,
    상기 유기층은,
    상기 제1 전극과 상기 제2 전극 사이에 배치되는 전하 생성층;
    상기 전하 생성층과 상기 제1 전극 사이에 배치되는 제1 스택; 및
    상기 제2 전극과 상기 전하 생성층 사이에 배치되는 제2 스택을 포함하는, 표시 장치.
  16. 제 15 항에 있어서,
    상기 전하 차단층은,
    상기 전하 생성층과 상기 제2 전극 사이에 배치되는 제1 전하 차단층; 및
    상기 전하 생성층과 상기 제1 전극 사이에 배치되는 제2 전하 차단층을 포함하는, 표시 장치.
  17. 제 15 항에 있어서,
    상기 전하 차단층은,
    상기 제2 스택의 제2 정공 수송층과 제2 발광층 사이에 배치되는 제1 전하 차단층; 및
    상기 제1 스택의 제1 발광층과 제1 전자 수송층 사이에 배치되는 제2 전하 차단층을 포함하는, 표시 장치.
  18. 제 15 항에 있어서,
    상기 전하 차단층은,
    상기 제2 스택의 제2 전자 수송층과 상기 제2 전극 사이에 배치되는 제1 전하 차단층; 및
    상기 제1 스택의 제1 발광층과 제1 전자 수송층 사이에 배치되는 제2 전하 차단층을 포함하는, 표시 장치.
  19. 제 15 항에 있어서,
    상기 전하 차단층은, 폴리 카보네이트(Polycarbonate; PC), 폴리 메틸 메타크릴레이트(Poly Methyl Methacrylate: PMMA)를 포함하는, 표시 장치.
  20. 제 15 항에 있어서,
    상기 전하 차단층은, LUMO 값이 -2.5eV 이하의 물질로 TCTA[4,4',4"-tris(n-carbazolyl)-triphenylamine], NPD[N,N'-Di(1-naphthyl)-N,N'-diphenyl-(1,1'-biphenyl)-4,4'-diamine], TPD[N,N'-Bis(3-methylphenyl)-N,N'-diphenylbenzidine]를 포함하는, 표시 장치.
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