KR20210138842A - 디스플레이 장치 - Google Patents

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KR20210138842A
KR20210138842A KR1020200056659A KR20200056659A KR20210138842A KR 20210138842 A KR20210138842 A KR 20210138842A KR 1020200056659 A KR1020200056659 A KR 1020200056659A KR 20200056659 A KR20200056659 A KR 20200056659A KR 20210138842 A KR20210138842 A KR 20210138842A
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layer
disposed
electrode
light emitting
power line
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KR1020200056659A
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김선광
라유미
조강문
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삼성디스플레이 주식회사
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Abstract

디스플레이 장치를 개시한다. 본 발명은 픽셀영역에 배치된 복수의 발광다이오드와, 상기 픽셀영역 주변의 엘디영역에 배치되며, 발광다이오드에 연결된 제1 전원라인을 포함하는 발광패널; 및 발광패널 상에 배치되며, 복수의 색영역 및 차광영역을 포함하는 컬러패널;을 포함하되, 발광패널과 컬러패널 사이에는 수직방향으로 엘디영역에 적어도 일부가 중첩된 컬럼스페이서가 배치될 수 있다.

Description

디스플레이 장치{Display apparatus}
본 발명은 디스플레이 장치에 관한 것이다.
통상적으로, 디스플레이 장치는 스마트폰, 랩탑컴퓨터, 디지털카메라, 캠코더, 휴대정보단말기, 노트북, 태블릿 퍼스널 컴퓨터와 같은 모바일 장치나, 데스크탑 컴퓨터, 텔레비전, 옥외광고판, 전시용 디스플레이장치, 자동차용 계기판, 헤드업 디스플레이(head up display, HUD)와 같은 전자장치에 이용할 수 있다.
디스플레이 장치는 백라이트의 빛을 이용하는 액정 디스플레이장치, 또는, 빛을 방출할 수 있는 표시소자를 포함하는 발광 디스플레이장치를 포함할 수 있다. 발광 디스플레이장치는 픽셀전극, 대향전극, 및 픽셀전극과 대향전극 사이에 개재된 발광층을 포함할 수 있다.
최근 들어, 디스플레이 장치의 품질을 향상시키는 설계가 다양하게 시도되고 있다.
본 발명의 실시예들은 고품질의 화상을 구현가능한 디스플레이 장치를 제공하고자 한다.
본 발명의 일 측면에 따른 디스플레이 장치는, 픽셀영역에 배치되며, 픽셀전극, 발광층을 가지는 중간층, 및 대향전극의 적층구조를 가지는 제1 발광다이오드, 제2 발광다이오드, 및 제3 발광다이오드와, 상기 픽셀영역 주변의 엘디영역에 배치되며, 상기 제1 발광다이오드, 제2 발광다이오드, 및 제3 발광다이오드에 전기적으로 연결된 제1 전원라인을 포함하는 발광패널; 및 상기 발광패널 상에 배치되며, 서로 다른 색상의 빛을 투과할 수 있는 제1 색영역, 제2 색영역, 제3 색영역, 및 차광영역을 포함하는 컬러패널;을 포함하되, 상기 발광패널과 컬러패널 사이에는 수직방향으로 상기 엘디영역에 적어도 일부가 중첩된 컬럼스페이서가 배치될 수 있다.
일 실시예에 있어서, 상기 중간층은 상기 픽셀영역에서 엘디영역으로 연장되며, 상기 엘디영역에서 관통홀을 구비하며, 상기 대향전극은 상기 픽셀영역과 엘디영역에 걸쳐서 일체로 연장되며, 상기 제1 전원라인은 상기 엘디영역에서 상기 관통홀을 통하여 상기 대향전극에 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 발광패널 상에는 박막봉지층이 배치되며, 상기 발광패널에 마주보는 상기 컬러패널 상에는 충진재가 배치되며, 상기 컬럼스페이서는 상기 충진재 내에 개재되며, 상기 대향전극과 제1 전원라인이 접속되는 엘디영역에 적어도 일부가 중첩될 수 있다.
일 실시예에 있어서, 상기 컬럼스페이서는 상기 엘디영역 내에 위치할 수 있다.
일 실시예에 있어서, 상기 컬럼스페이서의 일부는 상기 엘디영역에 중첩될 수 있다.
일 실시예에 있어서, 상기 엘디영역에는 상기 픽셀전극과 동일한 층에 연결전극이 배치되며, 상기 연결전극의 윗면은 상기 대향전극에 전기적으로 연결되며, 상기 연결전극의 아랫면은 상기 제1 전원라인에 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 제1 전원라인 상에는 상기 제1 전원라인의 적어도 일부를 덮는 제1 절연층이 배치되며, 상기 제1 절연층 상에는 상기 연결전극이 배치되며, 상기 연결전극 상에는 상기 연결전극의 적어도 일부를 덮으며, 연결전극용 개구를 가지는 제2 절연층이 배치되며, 상기 중간층은 상기 제2 절연층의 외면을 덮으며, 상기 중간층에 구비된 관통홀은 상기 연결전극용 개구에 중첩되며, 상기 대향전극은 상기 제2 절연층에 구비된 연결전극용 개구 및 중간층에 구비된 관통홀을 통해서 상기 제1 전원라인에 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 제1 전원라인 상에는 상기 제1 전원라인의 적어도 일부를 덮으며, 전원라인용 개구를 가지는 제1 절연층이 배치되며, 상기 제1 절연층 상에는 상기 연결전극이 배치되며, 상기 연결전극 상에는 상기 연결전극의 적어도 일부를 덮으며, 연결전극용 개구를 가지는 제2 절연층이 배치되며, 상기 중간층은 상기 제2 절연층 및 연결전극을 덮으며, 상기 중간층에 구비된 관통홀은 전원라인용 개구 및 연결전극용 개구에 중첩되며, 상기 대향전극은 제1 절연층에 구비된 전원라인용 개구, 제2 절연층에 구비된 연결전극용 개구, 및 중간층에 구비된 관통홀을 통해서 상기 제1 전원라인에 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 픽셀영역에는 상기 제1 발광다이오드, 제2 발광다이오드 및 제3 발광다이오드에 각각 전기적으로 연결되며, 반도체층, 게이트전극, 소스전극, 및 드레인전극을 구비하는 박막트랜지스터가 배치되며, 상기 제1 전원라인은 상기 소스전극과 동일한 층에 배치된 제1 도전층을 포함할 수 있다.
일 실시예에 있어서, 상기 픽셀영역에는 상기 제1 발광다이오드, 제2 발광다이오드 및 제3 발광다이오드에 각각 전기적으로 연결되며, 반도체층, 게이트전극, 소스전극, 및 드레인전극을 구비하는 박막트랜지스터가 배치되며, 상기 제1 전원라인은 상기 소스전극과 동일한 층에 배치된 제1 도전층과, 상기 제1 도전층과 다른 층에 배치되며, 상기 제1 도전층에 전기적으로 연결된 제2 도전층을 포함할 수 있다.
일 실시예에 있어서, 도전보호층은 상기 제1 전원라인을 덮을 수 있다.
일 실시예에 있어서, 상기 컬러패널은, 상기 차광영역에 대응하는 차광층;과, 입사광을 다른 색상의 빛으로 변환하는 색변환부, 및 입사광을 투과하는 투과부를 포함하는 색변환-투과층;과, 상기 색변환-투과층에 중첩된 복수의 컬러필터를 포함하는 컬러층;을 포함할 수 있다.
일 실시예에 있어서, 상기 색변환부는 복수의 양자점을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 전원라인은 인접하게 배치된 복수의 픽셀영역 주변에 이격되게 배치되며, 상기 엘디영역과 컬럼스페이서가 중첩되는 영역은 상기 복수의 픽셀영역 주변에 선택적으로 배치될 수 있다.
본 발명의 다른 측면에 따른 디스플레이 장치는, 복수의 픽셀영역과, 상기 픽셀영역의 주변에 배치된 엘디영역을 포함하는 제 1 기판;과, 상기 픽셀영역에 배치되며, 박막트랜지스터에 전기적으로 연결되며, 픽셀전극, 발광층을 가지는 중간층, 및 대향전극의 적층 구조를 가지는 발광 다이오드;와, 상기 엘디영역에 배치되며, 상기 발광다이오드에 전기적으로 연결된 제1 전원라인;과, 상기 픽셀영역과 엘디영역을 덮는 박막봉지층;과, 서로 다른 색상의 빛을 투과할 수 있는 제1 색영역, 제2 색영역, 제3 색영역, 및 차광영역이 배치된 제 2 기판;과, 상기 제 1 색영역, 제 2 색영역, 제3 색영역, 및 차광영역을 덮는 충진재; 및 상기 충진재 내에 배치되며, 수직방향으로 상기 엘디영역에 적어도 일부가 중첩된 컬럼스페이서;를 포함할 수 있다.
일 실시예에 있어서, 상기 충진재는 상기 박막봉지층에 마주보며, 상기 컬럼스페이서는 상기 대향전극과 제1 전원라인이 접속되는 엘디영역에 적어도 일부가 중첩될 수 있다.
일 실시예에 있어서, 상기 컬럼스페이서는 상기 엘디영역 내에 위치할 수 있다.
일 실시예에 있어서, 상기 컬럼스페이서의 일부는 상기 엘디영역에 중첩될 수 있다.
일 실시예에 있어서, 상기 중간층은 상기 픽셀영역에서 엘디영역으로 연장되며, 상기 엘디영역에서 관통홀을 가지며, 상기 대향전극은 상기 픽셀영역과 엘디영역에 걸쳐서 일체로 연장되며, 상기 제1 전원라인은 상기 엘디영역에서 상기 관통홀을 통하여 상기 대향전극에 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 엘디영역에는 상기 픽셀전극과 동일한 층에 연결전극이 배치되며, 상기 연결전극의 윗면은 상기 대향전극에 전기적으로 연결되며, 상기 연결전극의 아랫면은 상기 제1 전원라인에 전기적으로 연결될 수 있다.
본 발명의 일 측면에 따른 디스플레이 장치는 엘디영역과 컬럼스페이서가 중첩됨에 따라 기판의 공간활용이 향상된 디스플레이 장치를 구현할 수 있다.
본 발명의 효과는 상술한 내용 이외에도, 도면을 참조하여 이하에서 설명할 내용으로부터도 도출될 수 있음은 물론이다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시한 평면도이다.
도 2a 및 도 2b는 도 1a 및 도 1b의 디스플레이 장치에 구비될 수 있는 일 실시예에 따른 픽셀의 등가회로도이다.
도 3은 본 실시예의 일 실시예에 따른 디스플레이 장치의 일부분을 도시한 단면도이다.
도 4는 도 3의 A 부분을 확대 도시한 단면도이다.
도 5는 도 3의 엘디영역과 컬럼스페이서가 중첩된 것을 도시한 평면도이다.
도 6은 도 3의 변형예이다.
도 7은 도 6의 엘디영역과 컬럼스페이서가 중첩된 것을 도시한 평면도이다.
도 8은 본 발명의 다른 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
도 10은 본 발명의 일 실시예에 따른 엘디영역과 컬럼스페이서가 중첩된 것을 도시한 평면도이다.
도 11 및 도 12는 본 발명의 일 실시예에 따른 디스플레이 장치를 구비한 전자장치를 도시한 구성도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하의 실시예에 있어서, 층, 막, 영역, 판 등의 각종 구성요소가 다른 구성요소 "상에" 있다고 할 때, 이는 다른 구성요소 "바로 상에" 있는 경우뿐 아니라 그 사이에 다른 구성요소가 개재된 경우도 포함한다. 또한, 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장, 또는, 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하의 실시예에 있어서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
이하의 실시예에 있어서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에 있어서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에 있어서, 포함하다, 또는, 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에 있어서, 어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 접속되었다고 하거나 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 접속되거나 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 접속되거나 전기적 연결된 경우도 포함한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 디스플레이 장치(100)를 개략적으로 도시한 평면도이다.
도 1a을 참조하면, 디스플레이 장치(100)는 화상을 표시하는 장치일 수 있다. 상기 디스플레이 장치(100)는 제1 기판(101)과 제2 기판(102)을 포함한다. 실링부재(103)는 제1 기판(101) 및 제2 기판(102) 사이에 배치될 수 있다. 상기 실링부재(103)는 상기 제1 기판(101) 및 제2 기판(102)의 주변을 둘러싸며, 제1 기판(101) 및 제2 기판(102)을 합착할 수 있다.
상기 디스플레이 장치(100)는 표시영역(DA)과 상기 표시영역(DA) 주변으로 연장되는 주변영역(PA)을 포함한다. 상기 디스플레이 장치(100)는 상기 표시영역(DA)에 배치된 복수의 픽셀에서 방출되는 빛을 이용하여 소정의 이미지를 제공할 수 있다.
상기 표시영역(DA)은 Y방향으로 연장된 데이터선(DL)과, Y방향과 교차하는 X방향으로 연장된 스캔선(SL)에 연결된 복수의 픽셀(P)을 포함한다. 각 픽셀(P)은 Y방향으로 연장된 구동전압선(PL)과도 연결될 수 있다.
복수의 픽셀(P)은 각각 유기발광 다이오드(OLED)와 같은 표시소자를 포함할 수 있다. 복수의 픽셀(P)에 포함된 유기발광 다이오드(OLED)는 모두 동일한 색상을 방출하고, 유기발광 다이오드(OLED) 상부에 배치된 컬러필터 등에 의해서 각 픽셀(P)의 색상이 구현될 수 있다. 일부 실시예에서, 각 픽셀(P)은 유기발광 다이오드(OLED)를 통해 적색, 녹색, 청색, 또는 백색의 빛을 방출할 수 있다.
각 픽셀(P)은 주변영역(PA)에 배치된 복수의 내장회로에 전기적으로 연결될 수 있다. 예컨대, 상기 주변영역(PA)에는 제1 전원공급배선(104), 제2 전원공급배선(105), 및 패드부(106)가 배치될 수 있다.
상기 제1 전원공급배선(104)은 표시영역(DA)의 일변, 예컨대, 상기 디스플레이 장치(100)의 하단에 배치될 수 있다. 상기 제1 전원공급배선(104)은 픽셀(P)에 구동전압(ELVDD)을 전달하는 복수의 구동전압선(PL)에 연결될 수 있다.
상기 제2 전원공급배선(105)은 일측이 개방된 루프 형상으로 표시영역(DA)을 부분적으로 둘러쌀 수 있다. 상기 제2 전원공급배선(105)은 픽셀(P)의 대향전극에 공통전압을 제공할 수 있다.
상기 패드부(106)는 복수의 패드(107)를 구비하며, 제1 기판(101)의 일 측에 배치될 수 있다. 각 패드(107)는 제1 전원공급배선(104)에 연결되는 제1 연결배선(108) 또는 표시영역(DA)으로 연장되는 연결배선(CW) 등과 연결될 수 있다. 각 패드(107)는 인쇄회로기판(PCB)에 전기적으로 연결될 수 있다. 인쇄회로기판(PCB)의 PCB 단자부(PCB-P)는 패드부(106)에 전기적으로 연결될 수 있다.
상기 인쇄회로기판(PCB)은 제어부(미도시)의 신호 또는 전원을 패드부(106)로 전달할 수 있다. 제어부는 제1 및 제2 연결배선(108, 109)을 경유하여 제1 및 제2 전원공급배선(104, 105)에 각각 구동전압 및 공통전압(ELVDD, ELVSS)을 제공할 수 있다.
데이터 구동회로(110)는 데이터라인(DL)에 전기적으로 연결된다. 데이터 구동회로(110)의 데이터신호는 패드부(106)에 연결된 연결배선(CW) 및 연결배선(CW)과 연결된 데이터선(DL)을 통해 각 픽셀(P)에 제공될 수 있다. 도 1은 데이터 구동회로(110)가 인쇄회로기판(PCB)에 배치된 것을 도시하지만, 다른 실시예로, 데이터 구동회로(110)는 제1 기판(101) 상에 배치될 수 있다. 예컨대, 데이터 구동회로(110)는 패드부(106)와 제1 전원공급배선(104) 사이에 배치될 수 있다.
상기 주변영역(PA)에는 댐부(111)가 배치될 수 있다. 댐부(111)는 도 3의 박막봉지층(419)의 유기봉지층(422) 형성시, 유기물이 제1 기판(101)의 가장자리 방향으로 흐르는 것을 차단하여, 유기봉지층(422)의 에지테일이 형성되는 것을 방지할 수 있다. 상기 댐부(111)는 상기 표시영역(DA)의 적어도 일부를 둘러쌀 수 있다. 상기 댐부(111)는 복수의 댐을 포함할 수 있다. 상기 댐부(111)가 복수의 댐을 구비하는 경우, 각 댐은 서로 이격될 수 있다. 상기 댐부(111)는 실링부재(103)보다 표시영역(DA)에 가깝게 배치될 수 있다.
도 1a는 패드부(106)에 하나의 인쇄회로기판(PCB)가 부착되는 것을 도시하나, 도 1b와 같이 패드부(106)에는 복수의 인쇄회로기판(PCB)가 부착될 수 있다. 상기 패드부(106)는 제1 기판(101)의 두 변을 따라 배치될 수 있다. 상기 패드부(106)는 복수의 서브패드부(106s)를 구비하며, 각각의 서브패드부(106s)에는 각각의 인쇄회로기판(PCB)이 부착될 수 있다.
도 2a 및 도 2b는 도 1a 및 도 1b의 디스플레이 장치(100)에 구비될 수 있는 일 실시예에 따른 픽셀의 등가회로도이다.
도 2a를 참조하면, 각 픽셀(P)은 스캔선(SL) 및 데이터선(DL)에 연결된 픽셀회로(PC), 및 상기 픽셀회로(PC)에 연결된 유기발광 다이오드(OLED)를 포함한다.
상기 픽셀회로(PC)는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 및 스토리지 커패시터(Cst)를 포함한다. 스위칭 박막트랜지스터(T2)는 스캔선(SL) 및 데이터선(DL)에 연결되며, 스캔선(SL)을 통해 입력되는 스캔신호(Sn)에 따라 데이터선(DL)을 통해 입력된 데이터신호(Dm)를 구동 박막트랜지스터(T1)로 전달한다.
상기 스토리지 커패시터(Cst)는 스위칭 박막트랜지스터(T2) 및 구동전압선(PL)에 연결되며, 스위칭 박막트랜지스터(T2)로부터 전달받은 전압 및 구동전압선(PL)에 공급되는 제1 전원전압(ELVDD, 또는 구동전압)의 차이에 해당하는 전압을 저장한다.
상기 구동 박막트랜지스터(T1)는 구동전압선(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압값에 대응하여 구동전압선(PL)으로부터 유기발광 다이오드(OLED)를 흐르는 구동전류를 제어할 수 있다. 유기발광 다이오드(OLED)는 구동전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다.
도 2a에서는 픽셀회로(PC)가 2개의 박막트랜지스터 및 1개의 스토리지 박막트랜지스터를 포함하는 경우를 설명하나, 본 발명은 이에 한정되지 않는다.
도 2b를 참조하면, 각 픽셀(P)은 유기발광 다이오드(OLED)와, 이를 구동하는 다수의 박막트랜지스터를 포함하는 픽셀회로(PC)를 구비할 수 있다. 상기 픽셀회로(PC)는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 센싱 박막트랜지스터(T3), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
상기 스위칭 박막트랜지스터(T2)의 게이트전극(G2)에는 스캔선(SL)이 접속되고, 소스전극(S2)에는 데이터선(DL)이 접속되며, 드레인전극(D2)에는 스토리지 커패시터(Cst)의 제1 전극(CE1)이 접속될 수 있다. 이에 따라, 상기 스위칭 박막트랜지스터(T2)는 각 픽셀(P)의 스캔선(SL)으로부터의 스캔신호(Sn)에 응답하여 데이터선(DL)의 데이터전압을 제1 노드(N)에 공급한다.
상기 구동 박막트랜지스터(T1)의 게이트전극(G1)은 상기 제1노드(N)에 접속되고, 소스전극(S1)은 구동전압(ELVDD)를 전달하는 구동전압선(PL)에 접속되며, 드레인전극(D1)은 유기발광 다이오드(OLED)의 애노드전극에 접속될 수 있다. 이에 따라, 구동 박막트랜지스터(T1)는 자신의 소스-게이트간 전압(Vgs), 즉, 구동전압(ELVDD)과 제1노드(N) 사이에 걸리는 전압에 따라 유기발광 다이오드(OLED)에 흐르는 전류량을 조절할 수 있다.
상기 센싱 박막트랜지스터(T3)의 게이트전극(G3)에는 센싱제어선(SSL)이 접속되고, 소스전극(S3)은 제2노드(S)에 접속되며, 드레인전극(D3)은 기준전압선(RL)에 접속된다. 일부 실시예에서, 상기 센싱 박막트랜지스터(T3)는 상기 센싱 제어선(SSL) 대신에 상기 스캔선(SL)에 의해 제어될 수 있다.
센싱 박막트랜지스터(T3)는 유기발광 다이오드(OLED)의 픽셀전극(예컨대, 애노드전극)의 전위를 센싱하는 역할을 할 수 있다. 상기 센싱 박막트랜지스터(T3)는 상기 센싱제어선(SSL)으로부터의 센싱신호(SSn)에 응답하여 기준전압선(RL)으로부터의 프리차징(pre-charging) 전압을 제2노드(S)에 공급하거나, 센싱기간동안 유기발광 다이오드(OLED)의 픽셀전극(예컨대, 애노드전극)의 전압을 기준전압선(RL)에 공급한다.
상기 스토리지 커패시터(Cst)는 제1노드(N)에 제1 전극(CE1)이 접속되고, 제2노드(S)에 제2 전극(CE2)이 접속된다. 상기 스토리지 커패시터(Cst)는 제1 및 제2노드(N, S) 각각에 공급되는 전압들 간의 차전압(difference voltage)을 충전하여 상기 구동 박막트랜지스터(T1)의 구동전압으로 공급한다. 예를들어, 상기 스토리지 커패시터(Cst)는 제1 및 제2노드(N, S) 각각에 공급되는 데이터 전압(Dm)과 프리차징 전압(Vpre) 간의 차전압을 충전할 수 있다.
바이어스전극(BSM)은 상기 구동 박막트랜지스터(T1)과 대응되도록 형성되어 센싱 박막트랜지스터(T3)의 소스전극(S3)과 접속될 수 있다. 바이어스 전극(BSM)은 센싱 박막트랜지스터(T3)의 소스전극(S3)의 전위와 연동되어 전압을 공급받으며, 그리하여, 구동 박막트랜지스터(T1)가 안정화될 수 있다. 일부 실시예에서, 바이어스 전극(BSM)은 센싱 박막트랜지스터(T3)의 소스전극(S3)과 접속되지 않고, 별도의 바이어스 배선과 연결될 수 있다.
유기발광 다이오드(OLED)의 대향전극(예컨대, 캐소드전극)은 공통전압(ELVSS)을 제공받는다. 유기발광 다이오드(OLED)는 구동 박막트랜지스터(T1)로부터 구동전류를 전달받아 발광한다.
도 2b에서는, 각 픽셀(P)마다 신호선들(SL, SSL, DL), 기준전압선(RL), 및 구동전압선(PL)이 구비된 경우를 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 예컨대, 신호선들(SL, SSL, DL)중 적어도 어느 하나, 기준전압선(RL), 구동전압선(PL)은 이웃하는 픽셀에 공유될 수 있다.
상기 픽셀회로(PC)는 도 2a 및 도 2b를 참조하여 설명한 박막트랜지스터 및 스토리지 커패시터의 개수 및 회로디자인에 한정되지 않으며, 그 개수 및 회로디자인은 다양하게 변경 가능하다.
도 3은 본 발명의 일 실시예에 따른 디스플레이 장치(300)의 일부분을 도시한 단면도이다.
도 3의 디스플레이 장치(300)는 도 1a의 Ⅲ-Ⅲ'선처럼 표시영역의 일부를 절단한 단면도일 수 있다. 도 3의 표시영역에는 전술한 픽셀(P)의 픽셀 회로(PC)중 구동 박막트랜지스터(T1) 및 스토리지 커패시터(Cst)를 도시하고 있다.
도면을 참조하면, 상기 디스플레이 장치(300)는 발광패널(400) 및 컬러패널(500)을 포함한다.
상기 발광패널(400)에는 복수의 픽셀영역(PX), 예컨대, 제1 픽셀영역(PX1), 제2 픽셀영역(PX2), 및 제3 픽셀영역(PX3)이 배치될 수 있다. 물론, 이는 예시적인 것으로서, 상기 디스플레이 장치(300)는 더 많은 픽셀영역(PX)을 구비할 수 있다. 도 3의 제1 픽셀영역(PX1), 제2 픽셀영역(PX2), 및 제3 픽셀영역(PX3)은 서로 인접한 것처럼 도시되지만, 이에 한정되는 것은 아니다. 상기 제1 픽셀영역(PX1), 제2 픽셀영역(PX2), 및 제3 픽셀영역(PX3)의 단면들은 동일한 방향에서의 단면들이 아닐 수 있다.
상기 제1 픽셀영역(PX1), 제2 픽셀영역(PX2), 및 제3 픽셀영역(PX3)에는 제1 유기발광 다이오드(OLED1), 제2 유기발광 다이오드(OLED2), 및 제3 유기발광 다이오드(OLED3)가 각각 대응하여 배치될 수 있다. 상기 픽셀영역(PX)은 상기 유기발광 다이오드(OLED)의 발광영역에 대응될 수 있다. 상기 제1 픽셀영역(PX1), 제2 픽셀영역(PX2), 및 제3 픽셀영역(PX3) 각각의 주변에는 제1 전원라인(414)이 배치되는 엘디영역(LD), 예컨대, 제1 엘디영역(LD1), 제2 엘디영역(LD2), 제3 엘디영역(LD3)이 배치될 수 있다. 상기 엘디영역(LD)은 비픽셀영역(NPX)의 일부 영역일 수 있다.
이하, 상기 제1 픽셀영역(PX1), 제2 픽셀영역(PX2), 제3 픽셀영역(PX3)은 동일한 적층구조를 가지는 소자들을 구비하므로, 제1 픽셀영역(PX1)을 예를 들어 설명하기로 한다.
상기 발광패널(400)은 제1 기판(401)을 포함한다. 상기 제1 기판(401)은 글래스, 세라믹, 금속, 고분자 등과 같은 물질로 형성할 수 있다. 상기 제1 기판(401) 상에는 제1 버퍼층(402)이 배치될 수 있다. 상기 제1 버퍼층(402)은 상기 제1 기판(401)을 통하여 침투하는 이물, 또는 습기를 차단할 수 있다. 예를 들어, 상기 제1 버퍼층(402)은 산화규소, 질화규소, 산질화규소와 같은 무기물을 포함할 수 있으며, 단층 또는 다층으로 형성될 수 있다.
상기 제1 버퍼층(402) 상에는 구동 박막트랜지스터(T1)에 대응되도록 바이어스전극(403)이 배치될 수 있다. 상기 바이어스전극(403)은 상기 구동 박막트랜지스터(T1)의 반도체층(A1)에 중첩될 수 있다. 상기 바이어스전극(403)에는 전압이 인가될 수 있다. 예컨대, 상기 바이어스전극(403)에는 센싱 박막트랜지스터(도 2b의 T3)의 소스전극(도 2b의 S3)에 접속되어, 상기 소스전극(S3)의 전압이 인가될 수 있다. 또한, 상기 바이어스전극(403)은 외부의 빛이 반도체층(A1)에 도달하는 것을 차단시킬 수 있다. 이에 따라, 상기 구동 박막트랜지스터(T1)의 특성은 안정화될 수 있다. 다른 일 실시예로, 상기 바이어스전극(403)은 생략될 수 있다.
제2 버퍼층(404)은 상기 바이어스전극(403)을 덮을 수 있다. 상기 제2 버퍼층(404)은 상기 제1 기판(401)의 전체영역에 걸쳐 배치될 수 있다. 상기 제2 버퍼층(404)은 산화규소, 질화규소, 산질화규소와 같은 무기물을 포함할 수 있으며, 단층 또는 다층일 수 있다.
상기 제2 버퍼층(404) 상에는 반도체층(A1)이 배치될 수 있다. 상기 반도체층(A1)은 폴리실리콘, 아몰퍼스실리콘, 산화물반도체, 유기반도체물질 등을 포함할 수 있다. 일 실시예로, 반도체층(A1)은 게이트전극(G1)과 중첩하는 채널영역 및 상기 채널영역의 양측에 배치되며, 채널영역보다 고농도의 불순물을 포함하는 소스영역 및 드레인영역을 포함할 수 있다. 불순물은 N형 불순물, 또는, P형 불순물을 포함할 수 있다.
게이트절연층(405)은 반도체층(A1)을 덮을 수 있다. 상기 게이트절연층(405)은 산질화규소, 산화규소, 질화규소와 같은 무기물층일 수 있으며, 단층 또는 다층일 수 있다. 상기 게이트절연층(405) 상에는 게이트전극(G1)이 배치될 수 있다. 상기 게이트전극(G1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함할 수 있다. 상기 게이트전극(G1)은 단층 또는 다층일 수 있다.
상기 게이트전극(G1)과 동일한 층에는 스토리지 커패시터(Cst)의 제1 전극(CE1)이 배치될 수 있다. 상기 제1 전극(CE1)은 게이트전극(G1)과 동일 물질로 형성될 수 있다.
제1 층간절연층(406)은 상기 게이트전극(G1) 및 스토리지 커패시터(Cst)의 제1 전극(CE1)을 덮을 수 있다. 상기 제1 층간절연층(406)은 산질화규소, 산화규소, 질화규소와 같은 무기물층일 수 있다. 상기 제1 층간절연층(406)은 단층 또는 다층일 수 있다.
상기 제1 층간절연층(406) 상에는 소스전극(S1), 드레인전극(D1), 스토리지 커패시터(Cst)의 제2 전극(CE2), 및 구동전압선(PL)이 배치될 수 있다. 상기 소스전극(S1), 드레인전극(D1), 스토리지 커패시터(Cst)의 제2 전극(CE2), 및 구동전압선(PL)은 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함할 수 있으며, 단층 또는 다층일 수 있다. 일 실시예로, 상기 소스전극(S1), 드레인전극(D1), 스토리지 커패시터(Cst)의 제2 전극(CE2), 및 구동전압선(PL)은 Ti/Al/Ti의 다층 구조일 수 있다. 상기 소스전극(S1) 및 드레인전극(D1)은 컨택홀을 통하여 반도체층(A1)의 소스영역 및 드레인영역에 각각 연결될 수 있다. 상기 소스전극(S1)은 구동전압선(PL)에 연결될 수 있다.
상기 스토리지 커패시터(Cst)의 제2 전극(CE2)은 제1 층간절연층(406)을 사이에 두고 제1 전극(CE1)과 중첩하며, 커패시턴스를 형성할 수 있다. 이럴경우, 상기 제1 층간절연층(406)은 스토리지 커패시터(Cst)의 유전체층 기능을 할 수 있다. 상기 제1 층간절연층(406)의 두께는 상기 스토리지 커패시터(Cst)의 커패시턴스의 값에 따라 설계할 수 있다.
보호층(407)은 상기 소스전극(S1), 드레인전극(D1), 스토리지 커패시터(Cst)의 제2 전극(CE2), 및 구동전압선(PL)을 덮을 수 있다. 상기 보호층(407)은 산질화규소, 산화규소, 질화규소와 같은 무기물층일 수 있다. 상기 보호층(407)은 제1 층간절연층(406) 상에 배치된 도전층 또는 배선들을 보호할 수 있다.
상기 보호층(407) 상에는 제1 절연층(408)이 배치될 수 있다. 상기 제1 절연층(408)은 평탄화층일 수 있다. 제1 절연층(408)은 유기 물질을 포함하며, 유기물질은 이미드계 고분자, 폴리메틸메타크릴레이트(polymethylmethacrylate)나, 폴리스틸렌(polystylene)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 일 실시예로, 제1 절연층(408)은 폴리이미드를 포함할 수 있다.
만일, 무기물질을 구비한 보호층(407)이 없다면, 상기 구동전압선(PL)과 같은 도전층 또는 배선은 상기 제1 절연층(408)으로부터 침투된 산소와 반응하여 산화 또는 부식될 수 있다. 그러나, 본 실시예는 보호층(407)이 있으므로, 상기 구동전압선(PL)과 같은 도전층 또는 배선은 상기 제1 절연층(408)에 직접적으로 접촉하지 않을 수 있다.
상기 제1 픽셀영역(PX1)에서, 상기 제1 절연층(408) 상에는 제1 유기발광 다이오드(OLED1)가 배치될 수 있다. 상기 제1 유기발광 다이오드(OLED1)는 픽셀전극(409), 발광층을 포함하는 중간층(410), 및 대향전극(411)을 포함한다.
상기 픽셀전극(409)은 제1 절연층(408)을 관통하는 컨택홀을 통해서 상기 드레인전극(D1)에 전기적으로 연결될 수 있다. 상기 픽셀전극(409)은 도전보호층(413)을 경유하여 드레인전극(D1)에 연결될 수 있다. 상기 도전보호층(413)은 상기 드레인전극(D1)을 덮을 수 있다. 상기 도전보호층(413)은 상기 드레인전극(D1)의 손상을 방지하기 위한 금속층일 수 있다.
상기 픽셀전극(409)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일 실시예로, 상기 픽셀전극(409)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴옥사이드(indium tin oxide, ITO), 인듐징크옥사이드(indium zinc oxide, IZO), 징크옥사이드(zinc oxide, ZnO), 인듐옥사이드(indium oxide, In2O3), 인듐갈륨옥사이드(indium gallium oxide, IGO) 및 알루미늄징크옥사이드(aluminum zinc oxide, AZO)를 포함하는 그룹에서 선택된 적어도 어느 하나를 구비할 수 있다. 일 실시예로, 상기 픽셀전극(409)은 ITO/Ag/ITO일 수 있다.
상기 제1 절연층(408) 상에는 제2 절연층(412)이 배치될 수 있다. 상기 제2 절연층(412)은 픽셀정의막일 수 있다. 상기 제2 절연층(412)은 상기 픽셀전극(409)의 일부분을 노출시키는 픽셀전극용 개구(OPp)를 가지며, 이것에 의하여 발광영역을 정의할 수 있다. 상기 제2 절연층(412)은 폴리이미드 또는 헥사메틸디옥실란(hexamethyldisiloxane) 등과 같은 유기물일 수 있다.
상기 중간층(410)은 발광층을 포함할 수 있다. 본 실시예에 있어서, 상기 중간층(410)은 상기 제1 픽셀영역(PX1), 제2 픽셀영역(PX2), 및 제3 픽셀영역(PX3)에 각각 배치된 제1 유기발광 다이오드(OLED1), 제2 유기발광 다이오드(OLED2), 및 제3 유기발광 다이오드(OLED3)에 공통적으로 구비될 수 있다. 따라서, 상기 제1 유기발광 다이오드(OLED1), 제2 유기발광 다이오드(OLED2), 제3 유기발광 다이오드(OLED3)은 동일한 색상의 빛을 방출할 수 있다. 예컨대, 상기 중간층(410)은 청색의 빛을 방출하는 형광물질 또는 인광물질을 가지는 유기발광층을 포함할 수 있다.
상기 발광층의 아래 및 위에는 홀수송층(hole transport layer, HTL), 홀주입층(hole injection layer, HIL), 전자수송층(electron transport layer, ETL) 및 전자주입층(electron injection layer, EIL) 등과 같은 기능층이 선택적으로 더 배치될 수 있다. 발광층을 구비한 중간층(410)은 제1 유기발광 다이오드(OLED1), 제2 유기발광 다이오드(OLED2), 제3 유기발광 다이오드(OLED3)에 걸쳐서 일체로 연장될 수 있다.
상기 대향전극(411)은 투광성전극 또는 반사전극일 수 있다. 일 실시예로, 대향전극(411)은 투명 또는 반투명전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속박막으로 형성될 수 있다. 또한, 금속박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다. 상기 대향전극(411)은 표시영역(DA)뿐만 아니라, 도 1에 도시된 표시영역(DA) 바깥의 주변영역(PA)까지 연장될 수 있다. 상기 대향전극(411)은 상기 중간층(410) 상에 배치될 수 있다.
상기 제1 픽셀영역(PX1), 제2 픽셀영역(PX2), 제3 픽셀영역(PX3) 각각의 주변에는 제1 전원라인(414)이 배치되는 엘디영역(LD), 예컨대, 제1 엘디영역(LD1), 제2 엘디영역(LD2), 제3 엘디영역(LD3)이 배치될 수 있다.
이하, 상기 제1 엘디영역(LD1), 제2 엘디영역(LD2), 제3 엘디영역(LD3)은 동일한 적층구조를 가지는 소자들을 구비하므로, 제1 엘디영역(LD1)을 예를 들어 설명하기로 한다.
상기 제1 엘디영역(LD1)에는 제1 전원라인(414)이 배치될 수 있다. 상기 제1 전원라인(414)은 공통전원전압(ELVSS)를 인가하는 배선일 수 있다. 상기 제1 전원라인(414)은 Y 방향(도 5 참조)으로 연장될 수 있으며, Y 방향에 교차하는 X 방향으로 상호 이격되게 배치될 수 있다. 상기 제1 전원라인(414)은 제1 층간절연층(406) 상에 배치될 수 있다. 상기 제1 전원라인(414)은 상기 소스전극(S1), 드레인전극(D1), 스토리지 커패시터(Cst)의 제2 전극(CE2), 및 구동전압선(PL)과 동일한 층에 배치될 수 있다. 상기 제1 전원라인(414)은 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함할 수 있으며, 단층 또는 다층일 수 있다.
상기 제1 전원라인(414)의 하부에는 적어도 하나의 하부배선(415)(416)이 배치될 수 있다. 예컨대, 상기 제1 전원라인(414)의 아래에는 제1 하부배선(415) 및 제2 하부배선(416)이 배치될 수 있다. 상기 제1 하부배선(415)은 게이트전극(G1)과 동일한 층에 배치될 수 있으며, 동일한 물질을 포함할 수 있다. 제2 하부배선(416)은 바이어스전극(403)과 동일한 층에 배치될 수 있으며, 동일한 물질을 포함할 수 있다. 디스플레이 장치가 대면적을 가지는 경우, 제1 전원라인(414) 자체저항에 의한 전압강하의 문제가 발생할 수 있다. 그러나, 상기 제1 전원라인(414)이 상기 제1 하부배선(415) 및 제2 하부배선(416)에 전기적으로 연결되면, 상기 제1 전원라인(414) 자체저항에 의한 전압강하의 문제를 효과적으로 방지할 수 있다.
도전보호층(417)은 제1 전원라인(414)의 일부를 덮을 수 있다. 상기 도전보호층(417)은 상기 제1 전원라인(414)의 손상을 방지하기 위하여 상기 제1 전원라인(414)의 노출된 부분을 덮을 수 있다. 상기 제1 전원라인(414)은 다층구조일 수 있으며, 상기 제1 전원라인(414)의 최상층에 구비된 물질보다 산화도가 낮은 금속, 또는, 내식성이 강한 금속일 수 있다.
일 실시예로, 상기 제1 전원라인(414)의 최상층은 구리를 구비할 수 있으며, 상기 도전보호층(417)은 티타늄을 구비할 수 있다. 다른 실시예로, 상기 도전보호층(417)은 도전성을 가지는 산화물을 구비할 수 있다. 이를테면, 상기 도전보호층(417)은 인듐틴옥사이드(ITO), 인듐징크옥사이드(IZO), 징크옥사이드(ZnO), 인듐옥사이드(In2O3), 인듐갈륨옥사이드(IGO) 및 알루미늄징크옥사이드(AZO)를 포함하는 그룹에서 선택된 적어도 어느 하나를 구비할 수 있다.
상기 제1 절연층(408)은 적층된 제1 전원라인(414) 및 도전보호층(417)을 덮을 수 있다. 상기 제1 절연층(408) 상에는 연결전극(418)이 배치될 수 있다. 상기 연결전극(418)은 상기 픽셀전극(409)과 동일한 층에 배치되며, 동일한 물질일 수 있다. 상기 연결전극(418)은 제1 절연층(408)을 관통하는 컨택홀을 통해서 상기 제1 전원라인(414)에 연결될 수 있다. 상기 연결전극(418)은 도전보호층(417)을 경유하여 상기 제1 전원라인(414)에 연결될 수 있다.
상기 연결전극(418) 상에는 제2 절연층(412)이 배치될 수 있다. 상기 제2 절연층(412)은 상기 연결전극(418)의 일부분을 노출시키는 연결전극용 개구(OPc)를 구비할 수 있다. 상기 제2 절연층(412)은 상기 연결전극(418)의 가장자리를 덮을 수 있으며, 가장자리 이외의 연결전극(418)의 부분은 외부로 노출될 수 있다.
상기 제2 절연층(412) 상에는 중간층(410)이 배치될 수 있다. 전술한 바와 같이, 상기 중간층(410)은 제1 픽셀영역(PX1), 제2 픽셀영역(PX2), 및 제3 픽셀영역(PX3)에 각각 배치된 제1 유기발광 다이오드(OLED1), 제2 유기발광 다이오드(OLED2), 및 제3 유기발광 다이오드(OLED3)에 공통적으로 구비될 수 있다. 상기 중간층(410)은 제1 픽셀영역(PX1), 제2 픽셀영역(PX2), 및 제3 픽셀영역(PX3)으로부터 각각 제1 엘디영역(LD1), 제2 엘디영역(LD2), 제3 엘디영역(LD3)으로 일체로 연장될 수 있다.
상기 중간층(410)은 상기 제2 절연층(412)에 형성된 연결전극용 개구(OPc)에 중첩되는 관통홀(410h)을 포함할 수 있다. 상기 중간층(410)은 도 4의 확대도에 도시된 바와 같이, 제1 기능층(410a), 발광층(410b), 및 제2 기능층(410c)를 포함할 수 있다. 상기 관통홀(410h)은 상기 제1 기능층(410a), 발광층(410b), 및 제2 기능층(410c)을 관통할 수 있다. 레이저 드릴링 공정에 의하여 제1 기능층(410a), 발광층(410b), 및 제2 기능층(410c)을 관통하여 상기 관통홀(410h)을 형성할 수 있다. 상기 제1 기능층(410a)은 홀수송층 및/또는 홀주입층을 포함할 수 있고, 상기 제2 기능층(410c)은 전자수송층 및/또는 전자주입층을 포함할 수 있다.
상기 중간층(410) 상에는 대향전극(411)이 배치될 수 있다. 상기 대향전극(411)은 상기 중간층(410)처럼 제1 픽셀영역(PX1), 제2 픽셀영역(PX2), 및 제3 픽셀영역(PX3)으로부터 각각 제1 엘디영역(LD1), 제2 엘디영역(LD2), 제3 엘디영역(LD3)으로 일체로 연장될 수 있다.
상기 대향전극(411)은 연통된 관통홀(410h) 및 연결전극용 개구(OPc)를 통하여 상기 연결전극(418)에 연결될 수 있다. 상기 대향전극(411)은 연결전극(418) 및 도전보호층(417)을 경유하여 상기 제1 전원라인(414)에 전기적으로 연결될 수 있다. 상기 대향전극(411)은 도 1의 표시영역(DA)을 전체적으로 커버할 수 있도록 비교적 큰 면적을 가지므로, 상기 대향전극(411) 자체저항에 의하여 상기 대향전극(411)의 영역별로 저항이 달라질 수 있다. 그러나, 상기 표시영역(DA)을 가로지르는 제1 전원라인(414)이 상기 대향전극(411)에 전기적으로 연결되면, 상기 대향전극(411) 자체저항에 따른 전압강하를 방지할 수 있다.
상기 제1 유기발광 다이오드(OLED1), 제2 유기발광 다이오드(OLED2), 제3 유기발광 다이오드(OLED3)는 외부로부터의 수분이나 산소 등에 의하여 쉽게 손상될 수 있다. 박막봉지층(419)은 상기 제1 유기발광 다이오드(OLED1), 제2 유기발광 다이오드(OLED2), 제3 유기발광 다이오드(OLED3)를 덮을 수 있다.
상기 박막봉지층(419)은 도 3에 도시된 표시영역의 일부분뿐만 아니라, 도 1의 표시영역(DA)으로부터 주변영역(PA)까지 연장될 수 있다. 상기 박막봉지층(419)은 적어도 하나의 무기봉지층(420)(421)과, 적어도 하나의 유기봉지층(422)을 포함한다. 일 실시예로, 상기 박막봉지층(419)은 제1 무기봉지층(420), 유기봉지층(422), 및 제2 무기봉지층(421)이 순차적으로 적층된 구조일 수 있다.
상기 제1 무기봉지층(420)은 대향전극(411)을 덮으며, 산질화규소, 산화규소, 질화규소 등을 포함할 수 있다. 필요에 따라, 상기 대향전극(411)과 제1 무기봉지층(420) 사이에는 캐핑층 등의 다른 층들이 개재될 수 있다. 상기 제1 무기봉지층(420)은 그 하부의 구조물을 따라 형성되므로, 상기 제1 무기봉지층(420)의 윗면은 평탄하지 않을 수 있다.
상기 유기봉지층(422)은 상기 제1 무기봉지층(420)을 덮을 수 있다. 상기 유기봉지층(422)의 두께는 상기 제1 무기봉지층(420) 및 제2 무기봉지층(421)의 두께보다 두꺼울 수 있다. 상기 유기봉지층(422)은 상기 제1 픽셀영역(PX1), 제2 픽셀영역(PX2), 및 제3 픽셀영역(PX3)에서의 단차 및 상기 제1 엘디영역(LD1), 제2 엘디영역(LD2), 및 제3 엘디영역(LD3)에서의 단차를 평탄화시킬 수 있을 정도의 두께를 가질 수 있다.
상기 유기봉지층(422)은 폴리에틸렌테레프탈레이트(polyethylene terephthalate), 폴리에틸렌나프탈레이트(polyethylene naphthalate), 폴리카보네이트(polycarbonate), 폴리에틸렌설포네이트(poly ethylene sulfonate), 폴리이미드(polyimide), 폴리아릴레이트(polyarylate), 폴리옥시메틸렌(poly oxymethylene), 헥사메틸디실록산(hexamethyldisiloxane)으로 이루어지는 군으로부터 선택된 적어도 하나의 재료를 포함할 수 있다.
제2 무기봉지층(421)은 유기봉지층(422)을 덮으며, 산질화규소, 산화규소, 질화규소 등을 포함할 수 있다.
상기 박막봉지층(419) 내부에 크랙이 발생하더라도, 상기 제1 무기봉지층(420)과 유기봉지층(422) 사이, 또는, 유기봉지층(422)과 제2 무기봉지층(421) 사이에서 크랙이 연결되지 않을 수 있다.
상기와 같은 구조를 가지는 발광패널(200)에서 생성된 빛은 컬러패널(500)로 입사되는 입사광(Lib)을 발생시키며, 컬러패널(500)로 입사된 입사광은 서로 다른 색을 가지는 빛으로 변환되거나, 또는 입사광의 색 그대로 외부로 방출될 수 있다.
상기 컬러패널(500)은 제2 기판(501)을 포함한다. 상기 제2 기판(501)은 투광성 기판일 수 있다. 상기 제2 기판(501)은 투명한 글래스, 또는, 투명한 수지를 포함할 수 있다. 상기 제2 기판(501)은 산화규소를 주성분으로 하는 투명한 글래스 기판일 수 있다. 다른 실시예로, 상기 제2 기판(501)은 고분자 수지를 포함할 수 있다. 고분자 수지는 폴리에테르설폰(polyether sulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyether imide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate), 폴리카보네이트(polycarbonate)와 같은 고분자 수지를 포함할 수 있다.
상기 발광패널(400)을 마주보는 상기 제2 기판(501)의 하면 상에는 제1 색영역(R), 제2 색영역(G), 및 제3 색영역(B)이 배치될 수 있다. 도 3에서는 상기 제1 색영역(R), 제2 색영역(G), 및 제3 색영역(B)은 서로 인접한 것처럼 도시되지만, 이에 한정되는 것은 아니다. 또한, 상기 제1 색영역(R), 제2 색영역(G), 및 제3 색영역(B)의 단면들은 동일한 방향에서의 단면들이 아닐 수 있다. 상기 제1 색영역(R), 제2 색영역(G), 및 제3 색영역(B) 사이에는 차광영역(BA)이 배치될 수 있다. 상기 차광영역(BA)은 빛이 통과할 수 없는 영역일 수 있으며, 상기 제1 색영역(R), 제2 색영역(G), 및 제3 색영역(B) 사이에 메시 형태로 배치될 수 있다.
상기 제1 색영역(R), 제2 색영역(G), 및 제3 색영역(B)은 상기 제1 픽셀영역(PX1), 제2 픽셀영역(PX2), 및 제3 픽셀영역(PX3)에 대응될 수 있다. 상기 제1 색영역(R), 제2 색영역(G), 및 제3 색영역(B)은 방출되는 빛의 색상에 따라 구별될 수 있다. 예컨대, 제1 색영역(R)은 제1 색의 빛(Lr)이 방출되는 영역이고, 제2 색영역(G)은 제2 색의 빛(Lg)이 방출되는 영역이고, 제3 색영역(B)은 제3 색의 빛(Lb)이 방출되는 영역일 수 있다.
제1 색의 빛(Lr)은 적색광이고, 제2 색의 빛(Lg)은 녹색광이고, 제3 색의 빛(Lb)은 청색광일 수 있다. 적색광은 피크 파장이 580 nm 이상 750 nm미만의 광일 수 있으며, 녹색광은 피크 파장이 495nm 이상 580nm미만의 광일 수 있으며, 청색광은 피크 파장이 400nm 이상 495nm미만의 광일 수 있다.
입사광(Lib)은 제3 색의 빛일 수 있으며, 입사광(Lib)은 상기 제1 내지 제3 색영역(R, G, B)을 통과하면서 색이 변환되거나 투과할 수 있다. 따라서, 컬러패널(500)을 통해 제1 내지 제3 색의 빛(Lr, Lg, Lb)이 방출될 수 있다.
상기 컬러패널(500)은 제2 기판(501) 하면 상에 배치된 차광층(502), 컬러층(505), 색변환-투과층(510)을 포함할 수 있다.
상기 차광층(502)은 제1 차광층(503) 및 제2 차광층(504)을 포함할 수 있다.
상기 제1 차광층(503) 및 제2 차광층(504)은 흑색 또는 백색을 포함하거나, 흑색 또는 청색을 포함하는 것과 같이 다양한 색상일 수 있다. 예컨대, 상기 제1 차광층(503) 및 제2 차광층(504)중 어느 하나는 흑색일 수 있으며, 다른 하나는 백색 또는 청색일 수 있다. 다른 일 실시예로, 상기 제1 차광층(503) 및 제2 차광층(504)은 동일한 색일 수 있다. 상기 제1 차광층(503) 및 제2 차광층(504)은 산화크롬 또는 산화몰리브덴 등의 불투명 무기절연물질이거나, 블랙수지 등의 불투명 유기절연물질을 포함할 수 있다. 상기 제1 차광층(503) 및/또는 제2 차광층(504)은 백색수지, 청색수지 등의 유기절연물질을 포함할 수 있다. 상기 제1 차광층(503)이 청색의 유기절연물을 포함한다면, 상기 제3 컬러필터(508)와 동일한 물질을 포함할 수 있으며, 제3 컬러필터(508)와 동일한 공정에서 형성될 수 있다.
상기 제1 차광층(503)은 상기 제2 기판(501)의 아랫면에 배치될 수 있다. 상기 제1 차광층(503) 사이에는 제1 개구(OP1)가 배치되며, 상기 제1 개구(OP1)에는 컬러층(505)이 위치할 수 있다.
상기 컬러층(505)은 염료 또는 안료를 포함하는 유기물 패턴일 수 있다. 상기 컬러층(505)은 각 픽셀영역(PX)마다 배치되는 컬러필터를 포함할 수 있다. 구체적으로, 상기 컬러층(505)은 제1 픽셀영역(PX1)에 배치된 제1 컬러필터(506), 제2 픽셀영역(PX2)에 배치된 제2 컬러필터(507), 및 제3 픽셀영역(PX3)에 배치되는 제3 컬러필터(508)를 포함할 수 있다.
상기 제1 컬러필터(506)는 제1 컬러(예, 적색)의 안료 또는 염료를 포함할 수 있다. 상기 제1 컬러필터(506)는 제1 컬러의 안료 또는 염료를 포함하는 제1 감광성 컬러층을 형성한후, 이를 패터닝하여 형성될 수 있다. 상기 제2 컬러필터(507)는 제2 컬러(예, 녹색)의 안료 또는 염료를 포함할 수 있다. 상기 제2 컬러필터(507)는 제2 컬러의 안료 또는 염료를 포함하는 제2 감광성 컬러층을 형성한후, 이를 패터닝하여 형성될 수 있다. 상기 제3 컬러필터(508)는 제3 컬러(예, 청색)의 안료 또는 염료를 포함할 수 있다. 상기 제3 컬러필터(508)는 제3 컬러(예, 청색)의 안료 또는 염료를 포함하는 제3 감광성 컬러층을 형성한 후, 이를 패터닝하여 형성될 수 있다.
상기 제1 차광층(503) 및 컬러층(505)의 아랫면에는 제1 캐핑층(509)이 배치될 수 있다. 상기 제1 캐핑층(509)은 상기 제1 내지 제3 컬러필터(506 내지 508)를 커버할 수 있다. 상기 제1 캐핑층(509)은 무기절연물, 예컨대 실리콘나이트라이드, 실리콘옥사이드, 또는 실리콘옥시나이트라이드를 포함할 수 있다.
상기 제2 차광층(504)은 상기 제1 캐핑층(509)의 아랫면에 배치될 수 있다. 상기 제2 차광층(504) 사이에는 제2 개구(OP2)가 배치되며, 상기 제2 개구(OP2)에는 색변환-투과층(510)이 위치할 수 있다.
상기 색변환-투과층(510)은 디스플레이 장치(300)의 수직방향으로 상기 컬러층(505)에 대응되는 영역에 배치될 수 있다. 상기 색변환-투과층(510)은 각 픽셀영역(PX)마다 배치되는 색변환부(511)(512) 또는 투과부(513)를 포함할 수 있다. 구체적으로, 상기 색변환-투과층(510)은 제1 픽셀영역(PX1)에 배치된 제1 색변환부(511), 제2 픽셀영역(PX2)에 배치된 제2 색변환부(512), 및 제3 픽셀영역(PX3)에 배치된 투과부(513)를 포함할 수 있다.
상기 제1 색변환부(511)는 제1 픽셀영역(PX1)에서 제1 컬러필터(506)에 중첩되며, 입사광(Lib)을 제1 색의 빛(Lr)으로 변환할 수 있다. 상기 제1 색변환부(511)는 입사광(Lib)에 의하여 여기되어 입사광(Lib)의 파장보다 긴 파장을 가지는 제1 색의 빛(Lr)을 방출하는 복수의 제1 양자점(quantum dot)을 포함할 수 있다.
상기 제2 색변환부(512)는 제2 픽셀영역(PX2)에서 제2 컬러필터(507)와 중첩되며, 입사광(Lib)을 제2 색의 빛(Lg)으로 변환할 수 있다. 상기 제2 색변환부(512)는 입사광(Lib)에 의해 여기되어 입사광(Lib)의 파장보다 긴 파장을 갖는 제2 색의 빛(Lg)을 방출하는 복수의 제2 양자점을 포함할 수 있다.
제1 및 제2 양자점은 지름이 2-10nm에 불과한 반도체 입자로 특이한 전기적, 광학적 성질을 지닌 입자일 수 있다. 제1 및 제2 양자점은 빛에 노출되면, 입자의 크기 및 물질의 종류 등에 따라 특정 주파수의 빛을 방출할 수 있다. 예컨대, 제1 및 제2 양자점은 입자의 크기 및/또는 물질의 종류에 따라서 빛을 받으면 적색, 녹색, 및 청색의 빛을 발할 수 있다. 제1 및 제2 양자점의 코어는 II-VI족 화합물, III-V족 화합물, IV-VI족 화합물, IV족 원소, IV족 화합물 및 이들의 조합에서 선택될 수 있다.
상기 투과부(513)는 제3 픽셀영역(PX3)에서 제3 컬러필터(508)와 중첩되며, 입사광(Lib)을 투과할 수 있다. 따라서, 상기 투과부(513) 및 제3 컬러필터(508)를 통해 제3 색의 빛(Lb)이 방출될 수 있다. 제3 색의 빛(Lb)은 입사광(Lib)과 동일한 파장 범위내에서 피크 파장을 갖는 청색광이다.
상기 제1 색변환부(511), 제2 색변환부(512), 및 투과부(513)는 광효율을 향상하기 위한 복수의 산란입자를 포함할 수 있다. 산란입자는 산화 티타늄(TiO2), 또는, 금속 입자일 수 있다.
상기 제1 색변환부(511), 제2 색변환부(512), 및 투과부(513)는 각각 상기 제2 차광층(504)에 의하여 정의된 제2 개구(OP2)에 잉크젯 방식으로 형성될 수 있다.
상기 제2 차광층(504)과 색변환-투과층(510)의 아랫면에는 제2 캐핑층(514)이 배치될 수 있다. 상기 제2 캐핑층(514)은 상기 제1 색변환부(511), 제2 색변환부(512), 및 투과부(513)를 커버할 수 있다. 상기 제2 캐핑층(514)은 무기절연물, 예컨대 실리콘나이트라이드, 실리콘옥사이드, 또는 실리콘옥시나이트라이드를 포함할 수 있다.
상기 발광패널(400)과 컬러패널(500) 사이에는 충진재(515)가 배치될 수 있다. 상기 충진재(515)의 윗면은 상기 제2 캐핑층(514)의 아랫면에 접촉하며, 상기 충진재(515)의 아랫면은 상기 박막봉지층(419)의 제2 무기봉지층(421)에 접촉할 수 있다. 상기 충진재(515)는 외부압력에 대하여 완충작용을 할 수 있다. 상기 충진재(515)는 메틸 실리콘(methyl silicone), 페닐 실리콘(phenyl silicone), 폴리이미드 등의 유기물질로 이루어질 수 있다. 그러나 이에 한정되는 것은 아니며, 충진재(515)는 유기 실런트인 우레탄계 수지, 에폭시계 수지, 아크릴계 수지, 또는 무기실런트인 실리콘 등으로도 이루어질 수 있다. 일 실시예로, 상기 충진재(515)는 투광성의 절연층 또는 에어층일 수 있다.
상기 충진재(515) 내에는 컬럼스페이서(column spacer, 516)가 배치될 수 있다. 상기 컬럼스페이서(516)는 상기 발광패널(400)과 컬러패널(500)의 간격을 유지할 수 있다. 상기 컬럼스페이서(516)는 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기절연물질일 수 있다. 상기 컬럼스페이서(516)는 상기 발광패널(400)과 컬러패널(500)의 간격을 유지할 수 있는 절연물질이라면, 어느 하나에 한정되는 것은 아니다.
상기 컬럼스페이서(516)는 상기 제1 픽셀영역(PX1), 제2 픽셀영역(PX2), 제3 픽셀영역(PX3) 각각의 주변에 배치될 수 있다. 상기 컬럼스페이서(516)의 적어도 일부는 상기 디스플레이 장치(300)의 수직방향으로 상기 제1 엘디영역(LD1), 제2 엘디영역(LD2), 제3 엘디영역(LD3)에 중첩될 수 있다. 상기 제1 내지 제3 엘디영역(LD1 내지 LD3)에서, 상기 대향전극(411)은 연결전극(418) 및 도전보호층(417)을 경유하여 상기 제1 전원라인(414)에 전기적으로 연결될 수 있다. 상기 컬럼스페이서(516)는 상기 대향전극(411)과 제1 전원라인(414)이 접속되는 영역에 위치할 수 있다.
도 5를 참조하면, 상기 제1 픽셀영역(PX1) 및 제2 픽셀영역(PX2)은 X방향으로 소정간격 이격되게 배치되며, 상기 제2 픽셀영역(PX2) 및 제3 픽셀영역(PX3)은 Y방향으로 소정간격 이격되게 배치될 수 있다. 상기 제1 픽셀영역(PX1), 제2 픽셀영역(PX2), 및 제3 픽셀영역(PX3)은 비픽셀영역(NPX)으로 둘러싸일 수 있다. 상기 비픽셀영역(NPX)은 엘디영역(LD)을 포함할 수 있다.
상기 제1 전원라인(414)은 상기 엘디영역(LD)에서 관통홀(410h) 및 연결전극용 개구(OPc)를 통하여 대향전극(도 3의 411)에 전기적으로 연결될 수 있다. 상기 컬럼스페이서(516)는 엘디영역(LD) 내에 위치할 수 있다.
구체적으로, 상기 박막봉지층(도 3의 419)은 발광패널(400)의 상부면을 평탄화시킬 수 있는 두께일 수 있다. 상기 박막봉지층(419)의 두께로 인하여 상기 발광패널(400)의 최상층이 편평해지면, 상기 컬럼스페이서(516)는 상기 엘디영역(LD)에 겹치지 않게 배치할 필요가 없다. 따라서, 점선영역으로 표시된 부분(B)으로부터 이동시켜서, 상기 엘디영역(LD) 내에 위치시킬 수 있다. 상기 컬럼스페이서(516)는 상기 대향전극(411)과 제1 전원라인(414)이 접속되는 엘디영역(LD)에 완전 중첩할 수 있다.
상기 디스플레이 장치(300)가 고해상도로 갈수록, 상기 제2 기판(501) 상에 배치된 컬러층(505) 및 색변환-투과층(510)을 패턴화시킬 수 있는 공간이 부족할 수 있다. 상기 컬럼스페이서(516)와 엘디영역(LD)이 중첩되면, 컬러층(505), 색변환-투과층(510) 등과 같은 소자의 설계자유도를 높일 수 있다. 게다가, 제2 기판(501) 상의 픽셀영역(PX)을 설계할 수 있는 공간이 더 확보되어 개구율을 높일 수 있다.
도 6은 도 3의 변형예에 따른 디스플레이 장치(600)를 도시한 것이다.
도 6의 디스플레이 장치(600)는 컬럼스페이서와 엘디영역이 중첩되는 부분을 제외하고, 도 3의 디스플레이 장치(300)와 실질적으로 동일한 구조이므로, 이하에서는 차이점을 위주로 설명하기로 한다. 도 3과 동일한 참조 번호는 동일한 부재를 가리킨다.
도면을 참조하면, 상기 제1 기판(401) 상에는 상기 제1 픽셀영역(PX1), 제2 픽셀영역(PX2), 제3 픽셀영역(PX3) 각각의 주변에 엘디영역(LD), 예컨대, 제1 엘디영역(LD1), 제2 엘디영역(LD2), 제3 엘디영역(LD3)이 배치될 수 있다.
상기 엘디영역(LD)에는 제1 전원라인(414)이 배치될 수 있다. 상기 제1 전원라인(414)은 공통전원전압(ELVSS)를 인가하는 배선일 수 있다, 상기 제1 전원라인(414)은 도전보호층(417) 및 연결전극(418)을 경유하여 대향전극(411)에 전기적으로 연결될 수 있다.
상기 제1 기판(401)의 최상층에는 박막봉지층(419)이 배치될 수 있다. 일 실시예로, 상기 박막봉지층(419)은 제1 무기봉지층(420), 유기봉지층(422), 및 제2 무기봉지층(421)이 순차적으로 적층된 구조일 수 있다.
상기 제1 기판(401)에 마주보는 제2 기판(501)의 하면 상에는 제1 색영역(R), 제2 색영역(G), 및 제3 색영역(B)이 배치될 수 있다. 상기 제1 색영역(R), 제2 색영역(G), 및 제3 색영역(B)은 상기 제1 픽셀영역(PX1), 제2 픽셀영역(PX2), 및 제3 픽셀영역(PX3)에 대응될 수 있다. 상기 제1 색영역(R), 제2 색영역(G), 및 제3 색영역(B)은 충진재(615)로 덮을 수 있다. 상기 충진재(615)의 아랫면은 상기 박막봉지층(419)의 윗면에 접촉할 수 있다.
상기 충진재(615) 내에는 컬럼스페이서(616)가 배치될 수 있다. 상기 컬럼스페이서(616)는 상기 발광패널(400)과 컬러패널(500)의 간격을 유지할 수 있다. 상기 컬럼스페이서(616)의 적어도 일부는 상기 디스플레이 장치(600)의 수직방향으로 상기 제1 엘디영역(LD1), 제2 엘디영역(LD2), 및 제3 엘디영역(LD3)에 중첩될 수 있다. 상기 컬럼스페이서(616)는 상기 대향전극(411)과 제1 전원라인(414)이 접속되는 영역에 위치할 수 있다.
도 7을 참조하면, 상기 제1 전원라인(414)은 비픽셀영역(NPX)에서 Y 방향으로 연장될 수 있다. 상기 비픽셀영역(NPX)는 엘디영역(LD)을 포함할 수 있다. 상기 제1 전원라인(414)은 엘디영역(LD)에서 관통홀(410h) 및 연결전극용 개구(OPc)를 통하여 대향전극(도 3의 411)에 전기적으로 연결될 수 있다.
상기 컬럼스페이서(616)는 점선영역으로 표시된 부분(C)으로부터 상기 엘디영역(LD)으로 위치를 이동할 수 있다. 이때, 상기 컬럼스페이서(616)는 도 3의 경우처럼 상기 엘디영역(LD) 내에 위치하는 것이 아니라, 상기 컬럼스페이서(616)의 일부, 예컨대, 상기 컬럼스페이서(616)의 반원크기에 대응되는 부분이 상기 엘디영역(LD)에 중첩될 수 있다. 다시 말해서, 상기 컬럼스페이서(616)는 상기 엘디영역(LD)에 완전히 중첩하지 않을 수 있으며, 상기 컬럼스페이서(616)의 적어도 일부가 상기 엘디영역(LD)에 중첩될 수 있다. 상기 컬럼스페이서(616)의 적어도 일부가 상기 엘디영역(LD)에 중첩되더라도, 상기 비픽셀영역(NPX)의 다른 영역에서의 공간활용이 많아지게 되며, 결과적으로, 상기 컬러층(505), 색변환-투과층(510) 등과 같은 소자의 설계자유도를 높일 수 있다.
도 8은 본 발명의 다른 실시예에 따른 디스플레이 장치(800)를 도시한 단면도이다.
도 8의 디스플레이 장치(800)는 엘디영역(LD)의 적층구조를 제외하고, 도 3의 디스플레이 장치(300)와 실질적으로 동일한 구조이므로, 이하에서는 차이점을 위주로 설명하기로 한다. 도 3과 동일한 참조 번호는 동일한 부재를 가리킨다.
도면을 참조하면, 제1 엘디영역(LD1)에는 제1 전원라인(414)이 배치될 수 있다. 상기 제1 전원라인(414)은 공통전원전압(ELVSS)를 인가하는 배선일 수 있다. 상기 제1 전원라인(414)은 제1 층간절연층(406) 상에 배치될 수 있다. 상기 제1 전원라인(414)은 상기 소스전극(S1), 드레인전극(D1), 스토리지 커패시터(Cst)의 제2 전극(CE2), 및 구동전압선(PL)선과 동일한 층에 배치될 수 있다.
보호층(407)은 제1 전원라인(414)의 가장자리를 덮을 수 있다. 상기 제1 전원라인(414)의 노출된 부분에는 도전보호층(417)이 배치될 수 있다.
제1 절연층(808)은 적층된 제1 전원라인(414)의 일부 및/또는 도전보호층(417)의 일부를 노출시키는 전원라인용 개구(OPf)를 구비할 수 있다. 상기 제1 절연층(808)은 상기 도전보호층(417)의 가장자리를 덮을 수 있으며, 가장자리 이외의 상기 도전보호층(417)의 부분은 외부로 노출될 수 있다. 상기 도전보호층(417)이 생략될 경우, 상기 제1 전원라인(414)의 일부분이 외부로 노출될 수 있다.
상기 제1 절연층(808)의 외면에는 연결전극(818)이 배치될 수 있다. 상기 연결전극(818)은 픽셀전극(409)과 동일한 층에 배치되며, 동일한 물질일 수 있다. 상기 연결전극(818)은 전원라인용 개구(OPf)를 통하여 상기 제1 전원라인(414)에 연결될 수 있다. 상기 연결전극(818)은 도전보호층(417)을 경유하여 상기 제1 전원라인(414)에 연결될 수 있다.
상기 연결전극(818) 상에는 제2 절연층(812)이 배치될 수 있다. 상기 제2 절연층(812)은 상기 연결전극(818)의 일부분을 노출시키는 연결전극용 개구(OPc)를 구비할 수 있다. 상기 제2 절연층(812)에 구비된 연결전극용 개구(OPc)는 제1 절연층(808)에 구비된 전원라인용 개구(OPf)에 중첩될 수 있다. 상기 제2 절연층(812)은 상기 연결전극(818)의 가장자리를 덮을 수 있으며, 가장자리 이외의 연결전극(818)의 부분은 외부로 노출될 수 있다.
상기 제2 절연층(412) 상에는 중간층(410)이 배치될 수 있다. 상기 중간층(410)은 제1 픽셀영역(PX1)으로부터 제1 엘디영역(LD1)으로 일체로 연장될 수 있다. 상기 중간층(410)은 제2 절연층(812) 및 연결전극(818)을 덮을 수 있다. 상기 중간층(410)은 상기 연결전극용 개구(OPc) 및 전원라인용 개구(OPf)에 중첩되는 관통홀(410h)을 포함할 수 있다. 레이저 드릴링 공정에 의하여 상기 중간층(410)을 관통하여 상기 관통홀(410h)을 형성할 수 있다.
상기 대향전극(411)은 제1 절연층(808)에 구비된 전원라인용 개구(OPf), 제2 절연층(812)에 구비된 연결전극용 개구(OPc), 중간층(410)에 구비된 관통홀(410h)을 통하여 연결전극(418)에 연결될 수 있다. 상기 대향전극(411)은 연결전극(418) 및 도전보호층(417)을 경유하여 상기 제1 전원라인(414)에 전기적으로 연결될 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 디스플레이 장치(900)를 도시한 단면도이다.
도 9의 디스플레이 장치(900)는 제1 전원라인의 적층구조를 제외하고, 도 3의 디스플레이 장치(300)와 실질적으로 동일한 구조이므로, 이하에서는 차이점을 위주로 설명하기로 한다. 도 3과 동일한 참조 번호는 동일한 부재를 가리킨다.
도면을 참조하면, 제1 층간절연층(406) 상에는 소스전극(S1), 드레인전극(D1), 스토리지 커패시터(Cst)의 제2 전극(CE2), 및 구동전압선(PL)이 배치될 수 있다. 상기 소스전극(S1), 드레인전극(D1), 스토리지 커패시터(Cst)의 제2 전극(CE2), 및 구동전압선(PL)은 동일한 층에 배치될 수 있다.
상기 제1 층간절연층(406) 상에는 제2 층간절연층(907)이 배치될 수 있다. 상기 제2 층간절연층(907)은 상기 소스전극(S1), 드레인전극(D1), 스토리지 커패시터(Cst)의 제2 전극(CE2), 및 구동전압선(PL)을 덮을 수 있다. 상기 제2 층간절연층(907) 상에는 보조 구동전압선(PL')이 배치될 수 있다. 상기 보조 구동전압선(PL')은 제2 층간절연층(907)을 관통하는 컨택홀을 통하여 그 하부에 배치된 구동전압선(PL) 또는 구동 박막트랜지스터(T1)의 소스전극(S1)에 컨택할 수 있다. 상기 보조 구동전압선(PL')은 구동전압선(PL)과 연결되어 구동전압을 전달하는 배선역할을 할 수 있다. 상기 보조 구동전압선(PL')이 구비됨에 따라서, 구동전압의 전압강하현상을 방지할 수 있으므로, 전반적으로, 상기 디스플레이 장치(900)에는 균일한 구동전압을 제공할 수 있다.
제1 엘디영역(LD1)에는 제1 전원라인(914)이 배치될 수 있다. 상기 제1 전원라인(914)은 공통전원전압(ELVSS)를 인가하는 배선일 수 있다. 상기 제1 전원라인(914)은 제1 도전층(915) 및 상기 제1 도전층(915)과 다른 층에 배치된 제2 도전층(916)을 포함한다.
상기 제1 도전층(915)은 제1 층간절연층(406) 상에 배치될 수 있다. 상기 제1 도전층(915)은 상기 소스전극(S1), 드레인전극(D1), 스토리지 커패시터(Cst)의 제2 전극(CE2), 및 구동전압선(PL)과 동일한 층에 배치될 수 있다.
상기 제2 층간절연층(907)은 상기 제1 도전층(915)을 덮을 수 있다. 상기 제2 층간절연층(907) 상에는 제2 도전층(916)이 배치될 수 있다. 상기 제2 도전층(916)은 상기 보조 구동전압선(PL')과 동일한 층에 배치될 수 있다. 상기 제2 도전층(916)은 제2 층간절연층(907)을 관통하는 컨택홀을 통하여 상기 제1 도전층(915)에 컨택할 수 있다. 무기물을 포함하는 보호층(908)은 상기 제2 도전층(916)을 덮을 수 있다. 상기 제2 도전층(916)의 노출된 부분에는 도전보호층(417)이 배치될 수 있다. 상기 도전보호층(417)은 상기 제2 도전층(916)의 노출된 부분을 덮을 수 있다.
대향전극(411)은 연통된 관통홀(410h) 및 연결전극용 개구(OPc)를 통하여 연결전극(418)에 연결될 수 있다. 상기 대향전극(411)은 연결전극(418) 및 도전보호층(417)을 경유하여 제1 도전층(915) 및 제2 도전층(916)을 구비하는 제1 전원라인(914)에 전기적으로 연결될 수 있다.
도 10은 본 발명의 일 실시예에 따른 엘디영역(LD)과 컬럼스페이서(516)가 중첩된 것을 도시한 평면도이다.
도면을 참조하면, 표시영역(DA)에는 복수의 제1 전원라인(414)이 상호 이격되도록 배치될 수 있다. 도 3의 제2 절연층(412)에 형성된 연결전극용 개구(OPc)에 대응되는 개구(OP)는 상기 제1 전원라인(414)에 중첩할 수 있다. 상기 개구(OP)에는 도 3의 중간층(410)에 형성된 관통홀(410h)에 대응되는 관통홀(h)이 중첩될 수 있다.
상기 표시영역(DA)에는 가상유니트(VU)가 반복적으로 배치될 수 있다. 상기 대향전극(도 3의 411)과 제1 전원라인(414)이 전기적으로 연결되는 위치, 예컨대, 상기 개구(OP)와 관통홀(h)의 중첩되는 부분은 M×N개를 가지는 가상유니트(VU)의 4개의 코너에 위치할 수 있다. M×N개의 가상유니트(VU)에 구비된 복수의 개구(OP)중에서 상기 관통홀(h)이 형성되지 않은 개구(OP)는 더미접속구조일 수 있다.
상기 컬럼스페이서(516)는 상기 대향전극(411)과 제1 전원라인(414)이 접속되는 영역인 엘디영역(LD)에 위치할 수 있다. 상기 개구(OP)와 관통홀(h)이 중첩되는 엘디영역(L)에는 컬럼스페이서(516)의 적어도 일부가 중첩될 수 있다.
도 11 및 도 12는 본 발명의 일 실시예에 따른 디스플레이 장치(1100)(1200)를 구비한 전자장치를 도시한 것이다.
도 11 및 도 12를 참조하면, 디스플레이 장치(1100)(1200)는 텔레비전이나 모니터와 같은 전자기기, 또는 노트북과 같은 전자기기에 구비될 수 있다. 또는 스마트 액자, 또는 대형 광고판과 같이 다양한 전자장치에 사용될 수 있다.
상기 디스플레이 장치(1100)(1200)는 가로로 긴 장방형의 스크린을 갖는 전자장치에만 사용되는 것은 아니다. 예컨대, 세로로 긴 장방형의 스크린을 갖는 전자장치에 사용될 수 있다.
300...디스플레이 장치 400...발광패널
406...보호층 408...제1 절연층
410...중간층 410h...관통홀
411...대향전극 412...제2 절연층
414...제1 전원라인 417...도전보호층
418...연결전극 419...박막봉지층
500...컬러패널 502...차광층
505...컬러층 506...색변환-투과층
515...충진재 516... 컬럼스페이서

Claims (20)

  1. 픽셀영역에 배치되며, 픽셀전극, 발광층을 가지는 중간층, 및 대향전극의 적층구조를 가지는 제1 발광다이오드, 제2 발광다이오드, 및 제3 발광다이오드와,
    상기 픽셀영역 주변의 엘디영역에 배치되며, 상기 제1 발광다이오드, 제2 발광다이오드, 및 제3 발광다이오드에 전기적으로 연결된 제1 전원라인을 포함하는 발광패널; 및
    상기 발광패널 상에 배치되며, 서로 다른 색상의 빛을 투과할 수 있는 제1 색영역, 제2 색영역, 제3 색영역, 및 차광영역을 포함하는 컬러패널;을 포함하되,
    상기 발광패널과 컬러패널 사이에는 수직방향으로 상기 엘디영역에 적어도 일부가 중첩된 컬럼스페이서가 배치된 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 중간층은 상기 픽셀영역에서 엘디영역으로 연장되며, 상기 엘디영역에서 관통홀을 구비하며,
    상기 대향전극은 상기 픽셀영역과 엘디영역에 걸쳐서 일체로 연장되며,
    상기 제1 전원라인은 상기 엘디영역에서 상기 관통홀을 통하여 상기 대향전극에 전기적으로 연결된 디스플레이 장치.
  3. 제 2 항에 있어서,
    상기 발광패널 상에는 박막봉지층이 배치되며,
    상기 발광패널에 마주보는 상기 컬러패널 상에는 충진재가 배치되며,
    상기 컬럼스페이서는 상기 충진재 내에 개재되며, 상기 대향전극과 제1 전원라인이 접속되는 엘디영역에 적어도 일부가 중첩된 디스플레이 장치.
  4. 제 3 항에 있어서,
    상기 컬럼스페이서는 상기 엘디영역 내에 위치하는 디스플레이 장치.
  5. 제 3 항에 있어서,
    상기 컬럼스페이서의 일부는 상기 엘디영역에 중첩된 디스플레이 장치.
  6. 제 2 항에 있어서,
    상기 엘디영역에는 상기 픽셀전극과 동일한 층에 연결전극이 배치되며,
    상기 연결전극의 윗면은 상기 대향전극에 전기적으로 연결되며,
    상기 연결전극의 아랫면은 상기 제1 전원라인에 전기적으로 연결된 디스플레이 장치.
  7. 제 6 항에 있어서,
    상기 제1 전원라인 상에는 상기 제1 전원라인의 적어도 일부를 덮는 제1 절연층이 배치되며,
    상기 제1 절연층 상에는 상기 연결전극이 배치되며,
    상기 연결전극 상에는 상기 연결전극의 적어도 일부를 덮으며, 연결전극용 개구를 가지는 제2 절연층이 배치되며,
    상기 중간층은 상기 제2 절연층의 외면을 덮으며, 상기 중간층에 구비된 관통홀은 상기 연결전극용 개구에 중첩되며,
    상기 대향전극은 상기 제2 절연층에 구비된 연결전극용 개구 및 중간층에 구비된 관통홀을 통해서 상기 제1 전원라인에 전기적으로 연결된 디스플레이 장치.
  8. 제 6 항에 있어서,
    상기 제1 전원라인 상에는 상기 제1 전원라인의 적어도 일부를 덮으며, 전원라인용 개구를 가지는 제1 절연층이 배치되며,
    상기 제1 절연층 상에는 상기 연결전극이 배치되며,
    상기 연결전극 상에는 상기 연결전극의 적어도 일부를 덮으며, 연결전극용 개구를 가지는 제2 절연층이 배치되며,
    상기 중간층은 상기 제2 절연층 및 연결전극을 덮으며, 상기 중간층에 구비된 관통홀은 전원라인용 개구 및 연결전극용 개구에 중첩되며,
    상기 대향전극은 제1 절연층에 구비된 전원라인용 개구, 제2 절연층에 구비된 연결전극용 개구, 및 중간층에 구비된 관통홀을 통해서 상기 제1 전원라인에 전기적으로 연결된 디스플레이 장치.
  9. 제 2 항에 있어서,
    상기 픽셀영역에는 상기 제1 발광다이오드, 제2 발광다이오드 및 제3 발광다이오드에 각각 전기적으로 연결되며, 반도체층, 게이트전극, 소스전극, 및 드레인전극을 구비하는 박막트랜지스터가 배치되며,
    상기 제1 전원라인은 상기 소스전극과 동일한 층에 배치된 제1 도전층을 포함하는 디스플레이 장치.
  10. 제 2 항에 있어서,
    상기 픽셀영역에는 상기 제1 발광다이오드, 제2 발광다이오드 및 제3 발광다이오드에 각각 전기적으로 연결되며, 반도체층, 게이트전극, 소스전극, 및 드레인전극을 구비하는 박막트랜지스터가 배치되며,
    상기 제1 전원라인은 상기 소스전극과 동일한 층에 배치된 제1 도전층과, 상기 제1 도전층과 다른 층에 배치되며, 상기 제1 도전층에 전기적으로 연결된 제2 도전층을 포함하는 디스플레이 장치.
  11. 제 1 항에 있어서,
    도전보호층은 상기 제1 전원라인을 덮는 디스플레이 장치.
  12. 제 1 항에 있어서,
    상기 컬러패널은,
    상기 차광영역에 대응하는 차광층;
    입사광을 다른 색상의 빛으로 변환하는 색변환부, 및 입사광을 투과하는 투과부를 포함하는 색변환-투과층; 및
    상기 색변환-투과층에 중첩된 복수의 컬러필터를 포함하는 컬러층;을 포함하는 디스플레이 장치.
  13. 제 12 항에 있어서,
    상기 색변환부는 복수의 양자점을 포함하는 디스플레이 장치.
  14. 제 1 항에 있어서,
    상기 제1 전원라인은 인접하게 배치된 복수의 픽셀영역 주변에 이격되게 배치되며,
    상기 엘디영역과 컬럼스페이서가 중첩되는 영역은 상기 복수의 픽셀영역 주변에 선택적으로 배치된 디스플레이 장치.
  15. 복수의 픽셀영역과, 상기 픽셀영역의 주변에 배치된 엘디영역을 포함하는 제 1 기판;
    상기 픽셀영역에 배치되며, 박막트랜지스터에 전기적으로 연결되며, 픽셀전극, 발광층을 가지는 중간층, 및 대향전극의 적층 구조를 가지는 발광 다이오드;
    상기 엘디영역에 배치되며, 상기 발광다이오드에 전기적으로 연결된 제1 전원라인;
    상기 픽셀영역과 엘디영역을 덮는 박막봉지층;
    서로 다른 색상의 빛을 투과할 수 있는 제1 색영역, 제2 색영역, 제3 색영역, 및 차광영역이 배치된 제 2 기판;
    상기 제 1 색영역, 제 2 색영역, 제3 색영역, 및 차광영역을 덮는 충진재; 및
    상기 충진재 내에 배치되며, 수직방향으로 상기 엘디영역에 적어도 일부가 중첩된 컬럼스페이서;를 포함하는 디스플레이 장치.
  16. 제 15 항에 있어서,
    상기 충진재는 상기 박막봉지층에 마주보며,
    상기 컬럼스페이서는 상기 대향전극과 제1 전원라인이 접속되는 엘디영역에 적어도 일부가 중첩된 디스플레이 장치.
  17. 제 16 항에 있어서,
    상기 컬럼스페이서는 상기 엘디영역 내에 위치하는 디스플레이 장치.
  18. 제 16 항에 있어서,
    상기 컬럼스페이서의 일부는 상기 엘디영역에 중첩된 디스플레이 장치.
  19. 제 15 항에 있어서,
    상기 중간층은 상기 픽셀영역에서 엘디영역으로 연장되며, 상기 엘디영역에서 관통홀을 가지며,
    상기 대향전극은 상기 픽셀영역과 엘디영역에 걸쳐서 일체로 연장되며,
    상기 제1 전원라인은 상기 엘디영역에서 상기 관통홀을 통하여 상기 대향전극에 전기적으로 연결된 디스플레이 장치.
  20. 제 19 항에 있어서,
    상기 엘디영역에는 상기 픽셀전극과 동일한 층에 연결전극이 배치되며,
    상기 연결전극의 윗면은 상기 대향전극에 전기적으로 연결되며,
    상기 연결전극의 아랫면은 상기 제1 전원라인에 전기적으로 연결된 디스플레이 장치.
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