WO2020040378A1 - 표시 장치의 제조 방법 - Google Patents

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WO2020040378A1
WO2020040378A1 PCT/KR2019/001056 KR2019001056W WO2020040378A1 WO 2020040378 A1 WO2020040378 A1 WO 2020040378A1 KR 2019001056 W KR2019001056 W KR 2019001056W WO 2020040378 A1 WO2020040378 A1 WO 2020040378A1
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liftoff
pattern
forming
photoresist
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PCT/KR2019/001056
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손지희
김성철
정지영
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삼성디스플레이 주식회사
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Definitions

  • the present invention relates to a method of manufacturing a display device, and more particularly, to a method of manufacturing an organic light emitting display device.
  • CTR cathode ray tube
  • the organic light emitting diode display is a display device in which each of the pixels includes an organic light emitting diode.
  • the organic light emitting diode includes a pixel electrode, a counter electrode facing the pixel electrode, and a light emitting layer interposed between the pixel electrode and the counter electrode.
  • the organic light emitting diode display that implements full color
  • light of different colors is emitted in each pixel region
  • the light emitting layer of each pixel and the counter electrode integrally formed in the plurality of pixels include a deposition mask. It can be formed using.
  • the organic light emitting diode display is increasingly high resolution, the width of the open slit of the mask used in the deposition process is getting narrower, and the distribution thereof is also required to be reduced.
  • an object of the present invention is to provide a method of manufacturing a display device capable of displaying a high resolution image by using a masking layer that is easy to lift off.
  • a method of manufacturing a display device includes a first lower liftoff layer, a first upper liftoff layer, and a first photoresist layer on a substrate on which a first pixel electrode is formed. Forming a first photoresist layer, partially removing the first photoresist layer, the first upper liftoff layer, and the first lower liftoff layer to expose the first pixel electrode; Forming a first masking layer including a liftoff pattern and a first lower liftoff pattern, and forming a first light emitting layer and a first counter electrode on the first pixel electrode by using the first masking layer Forming a first passivation layer on the first counter electrode, and removing the first masking layer.
  • an under-cut profile may be formed at the end of the first photoresist pattern and the first upper lift-off pattern.
  • An undercut profile may be formed between the first upper liftoff pattern and the first lower liftoff pattern, and a double undercut profile may be formed on the first masking layer.
  • the first passivation layer in the forming of the first passivation layer, may be formed on the first counter electrode and the first masking layer. An opening region may be formed in which the first passivation layer exposes a portion of a lower surface of the first upper liftoff pattern.
  • the substrate on which the first pixel electrode is formed is disposed between the pixel electrode and the substrate, and is disposed on a circuit element layer including a pixel circuit, and on the circuit element layer.
  • the display device may further include a pixel definition layer having an opening exposing the first pixel electrode, and a connection electrode disposed on the pixel definition layer.
  • the first separation distance between the first upper lift-off pattern and the connection electrode is adjacent to the side of the first lower lift-off pattern
  • the first upper liftoff pattern may be smaller than the second separation distance between the connection electrode
  • the end portion of the first light emitting layer and the first counter electrode may have a forward tapered shape.
  • An end portion of the first counter electrode may extend longer than an end portion of the first emission layer to contact the connection electrode.
  • the first upper and first lower liftoff patterns may be removed using a stripper to form the island-shaped first emission layer.
  • a first counter electrode and the first passivation layer may remain to form a first organic light emitting diode including the first pixel electrode, the first emission layer, and the first counter electrode.
  • the manufacturing method further includes a second pixel electrode, and a second lower liftoff layer, a second upper liftoff layer, and a second photo on the substrate on which the first passivation layer is formed.
  • the method may further include forming a second passivation layer on the second counter electrode, and removing the second masking layer.
  • the first emission layer may include an organic emission layer emitting first color light
  • the second emission layer may include an organic emission layer emitting second color light different from the first color light.
  • the substrate on which the first pixel electrode is formed is disposed between the pixel electrode and the substrate, and is disposed on a circuit element layer including a pixel circuit, and on the circuit element layer.
  • the display device may further include a pixel definition layer having an opening exposing the first pixel electrode, and a connection electrode disposed on the pixel definition layer. The first counter electrode and the second counter electrode may be electrically connected to the connection electrode.
  • the forming of the first masking layer may include exposing and developing the first photoresist layer to form the first photoresist pattern, and forming the first photoresist pattern.
  • the etching selectivity of the first lower liftoff layer may be higher than that of the first upper liftoff layer with respect to the etching solution.
  • the forming of the first masking layer may include exposing and developing the first photoresist layer to form the first photoresist pattern, and etching the first photoresist pattern. Etching the first upper liftoff layer to form the first upper liftoff pattern by using the barrier, and using the first photoresist pattern and the first upper liftoff pattern as an etch barrier, And etching the first lower liftoff layer to form the first lower liftoff pattern.
  • the forming of the first masking layer may include exposing the first photoresist layer and developing the first photoresist layer using a developing and etching solution. Etching the first upper liftoff layer and the first lower liftoff layer to simultaneously form the first photoresist pattern, the first upper liftoff pattern, and the first lower liftoff pattern. have.
  • the first light emitting layer and the first counter electrode may be formed through a deposition method.
  • the first passivation layer may be formed through chemical vapor deposition.
  • the step coverage of the chemical vapor deposition method for forming the first passivation layer may be greater than the step coverage of the deposition method for forming the first emission layer and the first counter electrode.
  • the first passivation layer may include an inorganic insulator.
  • the sum of the thickness of the first lower liftoff pattern and the thickness of the first upper liftoff pattern may be 1.2 um (micrometer) or less.
  • a method of manufacturing a display device including: forming a first masking layer including a first lower liftoff pattern and a first upper liftoff pattern on a substrate; Forming a first light emitting layer and a first passivation layer by using a first masking layer, removing the first masking layer by using a lift-off process, and the substrate on which the first light emitting layer and the first passivation layer are formed Forming a second masking layer on the second lower liftoff pattern and the second upper liftoff pattern, forming a second light emitting layer and a second passivation layer by using the third masking layer; And removing the second masking layer using a lift off process.
  • an undercut profile may be formed between the first upper liftoff pattern and the first lower liftoff pattern.
  • the first masking layer may further include a first photoresist pattern disposed on the first upper liftoff pattern.
  • An under-cut profile may be formed at end portions of the first photoresist pattern and the first upper lift-off pattern, thereby forming a double undercut profile in the first masking layer.
  • the etching selectivity of the first lower liftoff pattern may be higher than the etching selectivity of the first upper liftoff pattern.
  • the forming of the first masking layer may include forming a first lower liftoff layer, a first upper liftoff layer, and a first photoresist layer, and forming the first photoresist layer. Exposing and developing the first photoresist pattern to form the first upper liftoff pattern by etching the first upper liftoff layer using the first photoresist pattern as an etching barrier. And etching the first lower liftoff layer by using the first photoresist pattern and the first upper liftoff pattern as an etch barrier to form the first lower liftoff pattern.
  • a method of manufacturing a display device includes forming a first lower liftoff layer, a first upper liftoff layer, and a first photoresist layer on a substrate on which a first pixel electrode is formed.
  • Forming a first masking layer including a lower lift-off pattern, forming a first emission layer and a first counter electrode on the first pixel electrode using the first masking layer, and the first counter electrode Forming a first passivation layer on the substrate, and removing the first masking layer.
  • An undercut profile is formed in the first masking layer, and a lift-off process of removing the first masking layer is performed by strippers to remove the first lower and first upper liftoff patterns of the first masking layer.
  • the stripper may dissolve the first upper and first lower lift-off patterns through an opening region in which the first passivation layer is not formed on the surface of the first masking layer. The process can proceed easily.
  • FIGS. 1A to 1I are cross-sectional views illustrating a method of manufacturing a display device according to an exemplary embodiment of the present invention.
  • FIGS. 1A to 1I are cross-sectional views of the display device manufactured by the method of manufacturing the display device of FIGS. 1A to 1I.
  • FIG. 3 is an enlarged cross-sectional view of part IV of FIG. 2.
  • FIG. 4 is a plan view of the display device of FIG. 3 viewed from the K direction.
  • 5A through 5E are cross-sectional views illustrating a method of manufacturing a display device according to an exemplary embodiment of the present invention.
  • 6A through 6C are cross-sectional views illustrating in detail forming a first masking layer in a method of manufacturing a display device according to an exemplary embodiment of the present invention.
  • FIG. 7A and 7B are cross-sectional views illustrating in detail a step of forming a first masking layer in a method of manufacturing a display device according to an exemplary embodiment of the present invention.
  • FIGS. 8A and 8D are cross-sectional views illustrating in detail forming a first masking layer in a method of manufacturing a display device according to an exemplary embodiment of the present invention.
  • FIGS. 1A to 1I are cross-sectional views illustrating a method of manufacturing a display device according to an exemplary embodiment of the present invention.
  • a circuit device layer 110 including a pixel circuit PC is formed on a substrate 100, and first to third pixel electrodes 211 and 211 are formed on the circuit device layer 110. 212 and 213 may be formed. The first to third pixel electrodes 211, 212, and 213 may be formed to correspond to the first to third pixel areas PA1, PA2, and PA3, respectively.
  • a preliminary pixel electrode layer (not shown) may be formed on the circuit element layer 110, and then patterned to form the first to third pixel electrodes 211, 212, and 213.
  • the substrate 100 may include various materials such as a glass material or a plastic material such as polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyimide, or the like.
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • polyimide polyimide
  • the pixel circuit PC may include a thin film transistor and a storage capacitor. Layers constituting the thin film transistor and the storage capacitor, for example, a semiconductor layer and an electrode layer, may be disposed with an insulating layer interposed therebetween.
  • the first to third pixel electrodes 211, 212, and 213 may be reflective electrodes or translucent electrodes.
  • the first to third pixel electrodes 211, 212, and 213 may be formed of a reflective film formed of Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, or a compound thereof. It may include.
  • the first to third pixel electrodes 211, 212, and 213 may include the above-described reflective film and a transparent conductive oxide (TCO) film above or below and / or below the above-described reflective film.
  • the first to third pixel electrodes 211, 212, and 213 may be three layers of ITO / Ag / ITO.
  • the first to third pixel electrodes 211, 212, and 213 may be a transparent conductive oxide (TCO) layer.
  • the first to third pixel electrodes 211, 212, and 213 may be a metal thin film containing silver (Ag) or a silver (Ag) alloy, or may be a multilayer of a transparent conductive oxide layer formed on the metal thin film. Can be.
  • an insulating material layer (not shown) is formed on the first to third pixel electrodes 211, 212, and 213, and then patterned to form the first to third pixel electrodes 211, 212, and the like. 213
  • the pixel definition layer 120 having the opening OP1 exposing each of them may be formed.
  • the insulating material constituting the pixel definition layer 120 may be an organic material.
  • the insulating material forming the pixel defining layer 120 may be an inorganic material or an inorganic material and an organic material.
  • connection electrode 130 may be formed in the non-pixel region NPA.
  • the connection electrode 130 may include a conductive material, for example, a metal, a transparent conductive oxide (TCO), or the like, and may be a single layer or a multilayer.
  • a conductive material for example, a metal, a transparent conductive oxide (TCO), or the like, and may be a single layer or a multilayer.
  • connection electrode 130 may be formed using various methods. In an embodiment, after the conductive material layer (not shown) is formed, the connection electrode 130 is formed on the pixel defining layer 120 of the non-pixel region NPA through a photolithography process and a wet or dry etching process. To form. The etching process may be dry etched for precise patterning. In this case, to prevent the first to third pixel electrodes 211, 212, and 213 from being damaged, the conductive material forming the connection electrode 130 may include the first to third pixel electrodes 211,. It is preferable to include a material having a different etching selectivity from the material of 212 and 213.
  • connection electrode 130 is formed by forming a masking layer (not shown) including a positive or negative resist material on which a portion of the connection electrode 130 is to be positioned, and then conducting thermal conductivity.
  • the connection electrode 130 may be formed by depositing a material.
  • the conductive material forming the connection electrode 130 may include the same material as the material of the first to third pixel electrodes 211, 212, and 213.
  • a first masking layer 1010 having an open portion corresponding to the first pixel area PA1 is formed.
  • the first masking layer 1010 may include a first lower resist-off pattern 1110 and a first upper portion between the first photoresist pattern 1210 and the first photoresist pattern 1210 and the pixel definition layer 120.
  • the liftoff pattern 1115 may be included.
  • the first masking layer 1010 may be formed by the following process.
  • a lower liftoff layer and an upper liftoff layer may be formed on the substrate 100 on which the connection electrode 130 is formed, and a photoresist layer (not shown) may be formed thereon.
  • the lower liftoff layer and the upper liftoff layer may include a non-photosensitive organic material, and may include, for example, a fluorine-based material, but the present invention is not limited thereto.
  • the photoresist layer may include a positive photosensitive material.
  • the first lower liftoff layer and the constituent material of the first upper liftoff layer may be formed to have different solubility in the same etching solution. That is, the lower liftoff layer and the upper liftoff layer may have different etch selectivity with respect to the same etching solution.
  • components of the first lower liftoff layer and the first upper liftoff layer may be formed to be etched in different etching liquids.
  • first photoresist layer corresponding to the first pixel area PA1 may be exposed and developed to form the first photoresist pattern 1210 having the first opening area OR1.
  • first upper liftoff layer and the first lower liftoff layer exposed through the first opening region OR1 are etched to form the first upper liftoff having a first auxiliary opening region AOR1.
  • the first lower liftoff pattern 1110 having the pattern 1115 and the second auxiliary opening region AOR1 may be formed.
  • the first auxiliary opening region AOR1 of the first upper liftoff pattern 1115 is larger than the first opening region OR1
  • the second auxiliary opening of the first lower liftoff pattern 1110 is larger than that of the first auxiliary opening region AOR1.
  • the area AOR2 may be larger than the first auxiliary opening area AOR1.
  • an under-cut profile is formed at ends of the first photoresist pattern 1210 and the first upper liftoff pattern 1115, and the first upper liftoff pattern 1115 and the first upper liftoff pattern 1115 are formed.
  • An undercut profile may also be formed at an end of the lower liftoff pattern 1110.
  • the first lower liftoff pattern 1110 is disposed on the connection electrode 130, and the end of the connection electrode 130 (eg, an end adjacent to the first pixel electrode 211) is exposed. It is formed not to cover the end of the connection electrode 130.
  • the first masking layer 1010 is formed to be bent along the profile of the constituent material on the substrate 100, and the upper surface is not shown, but the first masking layer 1010 is shown. It may be formed thick enough to the profile of the constituent material and have a flat top surface. (See the embodiment of FIG. 5D)
  • FIG. 1E is a partially enlarged view in which an end portion of the first masking layer 1010 of FIG. 1D is enlarged, and illustrates the shape of the first passivation layer 241 in more detail.
  • the first emission layer 221 and the first counter electrode 231 may be formed by a thermal evaporation method.
  • Deposition materials for forming the first emission layer 221 and the first counter electrode 231 may move toward the substrate 100 in a direction perpendicular to the substrate 100 and an oblique direction. Therefore, an end portion of the first emission layer 221 and an end portion of the first counter electrode 231 are not in contact with the first upper liftoff pattern 1115 and the first lower liftoff pattern 1110. It may extend to a space below the first photoresist pattern 1210.
  • ends of the first light emitting layer 221 and the first counter electrode 231 may have a forward taper shape, and a width of the first light emitting layer 221 may be provided.
  • An end portion of the first counter electrode 231 may extend longer than an end portion of the first emission layer 221 to contact the connection electrode 130 to have a larger width.
  • the first counter electrode 231 may be in direct contact with the top surface of the connection electrode 130, and the first counter electrode 231 may be electrically connected to the connection electrode 130 directly.
  • the first emission layer 221 may include an organic emission layer that emits first color light.
  • the organic light emitting layer may be, for example, an organic light emitting layer emitting red light.
  • the first counter electrode 231 may be a translucent electrode or a reflective electrode.
  • the first counter electrode 231 may be a metal thin film or a metal thick film including at least one material of Ag, Mg, Al, Yb, Ca, Li, and Au.
  • the first counter electrode 231 may be a single layer or a multilayer including at least one of Ag, Mg, Al, Yb, Ca, LiF / Ca, LiF / Al, Al, Au.
  • the first counter electrode 231 may include a metal thin film including Ag and Mg, and may contain more Ag than Mg.
  • the first counter electrode 231 including the material described above may be formed as a light transmissive electrode with a thin thickness, or may be formed as a reflective electrode with a thick thickness.
  • a metal including Ag and Mg may be formed to a thickness of about 10 to 15 to be used as an electrode having light transparency, or a thickness of about 50 nm or more to be used as a reflective electrode.
  • the first passivation layer 241 may include an inorganic insulator such as silicon oxide (SiOx), silicon nitride (SiNx), and / or silicon oxynitride (SiON), and may be formed in a single layer or multiple layers.
  • an inorganic insulator such as silicon oxide (SiOx), silicon nitride (SiNx), and / or silicon oxynitride (SiON), and may be formed in a single layer or multiple layers.
  • the first passivation layer 241 may be formed by chemical vapor deposition (CVD).
  • CVD chemical vapor deposition
  • step coverage of the chemical vapor deposition (CVD) method for forming the first passivation layer 241 is deposited to form the first emission layer 221 and the first counter electrode 231. Greater than the step coverage of the process. Accordingly, the first passivation layer 241 may not only have an upper surface of the first photoresist pattern 1210, an upper surface of the first counter electrode 231, and the connection electrode 130, but also the first photoresist pattern ( The inclined surface (1212 of FIG.
  • FIG. 1D illustrates that the first passivation layer 241 is formed only on the top surface of the first mask layer 1010
  • the first passivation layer 241 may be formed as described above.
  • the first mask layer 1010 may be deposited on a portion of the side surface of the first mask layer 1010.
  • the present exemplary embodiment since a double undercut profile is formed at the end portions of the first photoresist pattern 1210, the first upper liftoff pattern 1115, and the first lower liftoff pattern 1110. Even if the step coverage of the chemical vapor deposition (CVD) for forming the first passivation layer 241 is large, a portion of the lower surface of the first upper liftoff pattern 1115 and the first lower liftoff An opening region OA in which the first passivation layer 241 is not formed may be formed on a portion of the side surface of the pattern 1110.
  • CVD chemical vapor deposition
  • An end portion of the first passivation layer 241 may have a forward tapered shape.
  • the first passivation layer 241 may have a width greater than that of the first counter electrode 231 in order to prevent damage to the first counter electrode 231 and the layers below it in a process to be described later. Can be.
  • the first masking layer 1010 may be removed through a lift-off process.
  • the first upper and first lower liftoff patterns 1115 and 1110 are fluorine-based materials
  • the first upper and first lower liftoff patterns 1115 using a fluorine-based solvent as a stripper. 1110 may be removed.
  • the first photoresist pattern 1210 and the first photoresist pattern 1210 on the first upper liftoff pattern 1115 are removed while the first upper and first lower liftoff patterns 1115 and 1110 are removed.
  • the first emission layer 221, the first counter electrode 231, and the first passivation layer 241 stacked on the substrate may be removed together.
  • the island-like first emission layer 221, the first counter electrode 231, and the first passivation layer 241 remain in the first pixel area PA1.
  • the constituent materials of the first upper and first lower liftoff patterns 1115 and 1110 are not limited to fluorine-based materials, the constituent materials of the first upper and first lower liftoff patterns 1115 and 1110 may vary. Using a suitable stripper, the lift off process can proceed.
  • the stripper is connected to the first upper and lower portions. Since the first lower liftoff patterns 1115 and 1110 may be dissolved, the liftoff process may be easily performed.
  • the first passivation layer 241 may protect the first organic light emitting diode including the first pixel electrode 211, the first emission layer 221, and the first counter electrode 241 when lifted off. have. When the first masking layer 1010 is lifted off, it is possible to prevent the material contained in the fluorine-based solvent from penetrating into the first organic light emitting device and damaging the first organic light emitting device.
  • a second masking layer 1020 in which a portion corresponding to the second pixel area PA2 is opened may be formed.
  • the second masking layer 1020 may include a second lower lift-off pattern 1120 and a second upper portion between the second photoresist pattern 1220 and the second photoresist pattern 1220 and the pixel definition layer 120.
  • Lift off pattern 1125 Each of the second lower liftoff pattern 1120, the second upper liftoff pattern 1125, and the second photoresist pattern 1220 may be the first lower liftoff pattern 1110 and the first first, respectively. It may include the same material as the upper liftoff pattern 1115 and the first photoresist pattern 1210 and may be formed by the same process.
  • the second emission layer 222, the second counter electrode 232, and the second passivation layer 242 may be sequentially formed on the substrate 100 on which the second masking layer 1020 is formed. have.
  • the second emission layer 222 and the second counter electrode 232 may be formed by a thermal evaporation method. Deposition materials for forming the second emission layer 222 and the second counter electrode 232 may move toward the substrate 100 in a direction perpendicular to the substrate 100 and an oblique direction. Therefore, an end of the second light emitting layer 222 and an end of the second counter electrode 232 are not in contact with the second upper liftoff pattern 1125 and the second lower liftoff pattern 1120. It may extend to a space below the second photoresist pattern 1220.
  • ends of the second light emitting layer 222 and the second counter electrode 232 may have a forward taper shape, and the width of the second light emitting layer 222 may be reduced.
  • An end portion of the second counter electrode 232 may extend further than the end portion of the second light emitting layer 222 to have a greater width than the second electrode 232 to contact the connection electrode 130.
  • the second counter electrode 232 may directly contact an upper surface of the connection electrode 130, and the second counter electrode 232 may be electrically connected to the connection electrode 130 directly.
  • the second emission layer 222 may include an organic emission layer that emits second color light different from the first color light.
  • the organic light emitting layer may be, for example, an organic light emitting layer emitting green light.
  • the second counter electrode 232 may be a translucent electrode or a reflective electrode.
  • the specific material or manufacturing method of the second counter electrode 232 may be substantially the same as or similar to the material or manufacturing method of the first counter electrode 231. Therefore, repeated description is omitted.
  • the second passivation layer 242 may include an inorganic insulator such as silicon oxide (SiOx), silicon nitride (SiNx), and / or silicon oxynitride (SiON), and may be formed in a single layer or multiple layers.
  • an inorganic insulator such as silicon oxide (SiOx), silicon nitride (SiNx), and / or silicon oxynitride (SiON), and may be formed in a single layer or multiple layers.
  • the second passivation layer 242 may be formed by chemical vapor deposition (CVD).
  • CVD chemical vapor deposition
  • step coverage of the chemical vapor deposition (CVD) method for forming the second passivation layer 242 is deposited to form the second emission layer 222 and the second counter electrode 232. Greater than the step coverage of the process.
  • the second passivation layer 242 may not only have an upper surface of the second photoresist pattern 1220, an upper surface of the second counter electrode 232, and the connection electrode 130, but also the second photoresist pattern ( An inclined surface of an end of 1220, a lower surface of the end of the second photoresist pattern 1220, a side surface of the second upper liftoff pattern 1125, a portion of a lower surface of the second upper liftoff pattern 1125, It may be formed on a portion of the side surface of the second lower liftoff pattern 1120.
  • FIG. 1G illustrates that the second passivation layer 242 is formed only on the top surface of the second mask layer 1020, similar to the case of the first passivation layer 241 in FIG. 1E, the second passivation layer 242 is formed.
  • the passivation layer 242 may be formed to be deposited on a portion of the side surface of the second mask layer 1020. Duplicate detailed description thereof will be omitted.
  • the second passivation layer 242 is formed to have a width larger than that of the second counter electrode 232, so that the second counter electrode 232 and the layers below it are damaged in a process to be described later. Can be prevented.
  • the second masking layer 1020 is removed through a lift-off process.
  • the island-like second emission layer 222, the second counter electrode 232, and the second passivation layer 242 remain in the second pixel area PA2. Since the lift-off process is substantially the same as or similar to the lift-off process of the first masking layer 1010, repeated description thereof will be omitted.
  • a third masking layer 1030 having a portion corresponding to the third pixel area PA3 is opened.
  • the third masking layer 1030 may include a third lower resist-off pattern 1130 and a third upper portion between the third photoresist pattern 1230 and the third photoresist pattern 1230 and the pixel definition layer 120.
  • the liftoff pattern 1135 may be included.
  • the third lower liftoff pattern 1130, the third upper liftoff pattern 1135, and the third photoresist pattern 1230 are respectively described as the first lower liftoff pattern 1110 and the first first liftoff pattern 1130. It may include the same material as the upper liftoff pattern 1115 and the first photoresist pattern 1210 and may be formed by the same process.
  • a third emission layer 223, a third counter electrode 233, and a third passivation layer 243 may be sequentially formed on the substrate 100 on which the third masking layer 1030 is formed. have.
  • the third emission layer 223 and the third counter electrode 233 may be formed by a thermal evaporation method. Deposition materials for forming the third emission layer 223 and the third counter electrode 233 may move toward the substrate 100 in a direction perpendicular to the substrate 100 and an oblique direction. Therefore, the end of the third light emitting layer 223 and the end of the third counter electrode 233 are not in contact with the third upper liftoff pattern 1135 and the third lower liftoff pattern 1130. It may extend to a space below the third photoresist pattern 1230.
  • ends of the third light emitting layer 223 and the third counter electrode 233 may have a forward taper shape, and a width of the third light emitting layer 223 may be used.
  • An end portion of the third counter electrode 233 may extend longer than an end portion of the third light emitting layer 223 to have a greater width than that of the third electrode 233 to contact the connection electrode 130.
  • the third counter electrode 233 may directly contact an upper surface of the connection electrode 130, and the third counter electrode 233 may be electrically connected to the connection electrode 130 directly.
  • the third emission layer 223 may include an organic emission layer that emits a third color light different from the first color light and the second color light.
  • the organic light emitting layer may be, for example, an organic light emitting layer emitting blue light.
  • the third counter electrode 233 may be a translucent electrode or a reflective electrode. Specific material or manufacturing method of the third counter electrode 233 may be substantially the same as or similar to the material or manufacturing method of the first counter electrode 231. Therefore, repeated description is omitted.
  • the third passivation layer 243 may include an inorganic insulator such as silicon oxide (SiOx), silicon nitride (SiNx), and / or silicon oxynitride (SiON), and may be formed in a single layer or multiple layers.
  • an inorganic insulator such as silicon oxide (SiOx), silicon nitride (SiNx), and / or silicon oxynitride (SiON), and may be formed in a single layer or multiple layers.
  • the third passivation layer 243 may be formed by chemical vapor deposition (CVD).
  • CVD chemical vapor deposition
  • step coverage of the chemical vapor deposition (CVD) method for forming the third passivation layer 243 is deposited to form the third emission layer 223 and the third counter electrode 233. Greater than the step coverage of the process.
  • the third passivation layer 243 may not only have an upper surface of the third photoresist pattern 1230, an upper surface of the third counter electrode 233, and the connection electrode 130, but also the third photoresist pattern ( An inclined surface of the end of 1230, a lower surface of the end of the third photoresist pattern 1230, a side surface of the third upper liftoff pattern 1135, a portion of a lower surface of the third upper liftoff pattern 1135, It may be formed up to a part of the side surface of the third lower liftoff pattern 1130.
  • FIG. 1H illustrates that the third passivation layer 243 is formed only on the top surface of the third mask layer 1030, similar to the case of the first passivation layer 241 in FIG. 1E, the third passivation layer 243 may be formed.
  • the passivation layer 243 may be formed to be deposited on a portion of the side surface of the third mask layer 1030. Duplicate detailed description thereof will be omitted.
  • the third passivation layer 243 is formed to have a width larger than that of the third counter electrode 233, so that the third counter electrode 233 and the layers below it are damaged in a process to be described later. Can be prevented.
  • the third masking layer 1030 is removed through a lift off process.
  • the island-like third emission layer 223, the third counter electrode 233, and the third passivation layer 243 remain in the third pixel area PA3. Since the lift-off process is substantially the same as or similar to the lift-off process of the first masking layer 1010, repeated description thereof will be omitted.
  • the manufacturing method may further include forming a sealing substrate or a thin film encapsulation layer. Accordingly, the display device can be manufactured.
  • the step coverage of the chemical vapor deposition process for forming the first to third passivation layer, the thickness of the first to third lower and upper lift-off layer, the size and shape of the undercut profile, etc. are adjusted. In this way, it is possible to set process conditions that can sufficiently secure the opening region (see OA in FIG. 1E).
  • the first passivation layer is formed on the side surfaces of the first lower and upper liftoff patterns. As this is deposited, the lift off process may not be easy.
  • FIG. 2 is a cross-sectional view of the display device manufactured by the method of manufacturing the display device of FIGS. 1A to 1I.
  • FIG. 3 is an enlarged cross-sectional view of part IV of FIG. 2.
  • the display area DA includes first to third pixel areas PA1, PA2, and PA3 on which pixels, for example, the first to third pixels P1, P2, and P3 are disposed. It includes a non-pixel area NPA between neighboring pixel areas.
  • the pixel area corresponds to an area where actual light is emitted, that is, a light emitting area.
  • the first to third pixels P1, P2, and P3 may implement different colors.
  • the first pixel P1 may be red
  • the second pixel P2 may be green
  • the third pixel P3 may be blue.
  • the display area DA may further include a fourth pixel (not shown) that implements white color.
  • the circuit device layer 110 including the pixel circuit PC is provided on the substrate 100.
  • the pixel circuit PC includes a thin film transistor and a storage capacitor.
  • the pixel circuit PC is disposed for each of the first to third pixels P1, P2, and P3.
  • Each of the first to third pixels P1, P2, and P3 includes first to third organic light emitting diodes OLED1, OLED2, and OLED3 electrically connected to the pixel circuit PC.
  • Each of the first to third organic light emitting diodes OLED1, OLED2, and OLED3 includes a pixel electrode, a light emitting layer, and a counter electrode.
  • the first organic light emitting diode OLED1 includes a first pixel electrode 211, a first emission layer 221, and a first counter electrode 231.
  • the second organic light emitting diode OLED2 includes a second pixel electrode 212, a second emission layer 222, and a second counter electrode 232.
  • the third organic light emitting diode OLED3 includes a third pixel electrode 213, a third emission layer 223, and a third counter electrode 233.
  • End portions of the first to third pixel electrodes 211, 212, and 213 are respectively covered by the pixel defining layer 120, thereby increasing the distance from the first to third relative electrodes 231, 232, and 233. Electrical short circuit can be prevented. Upper surfaces of the first to third pixel electrodes 211, 212, and 213 are exposed through the opening OP1 of the pixel definition layer 120, and the first to third light emitting layers through the opening OP1. 221, 222, and 223.
  • the first to third pixel electrodes 211, 212, and 213 are island shapes disposed to correspond to the first to third pixel areas PA1, PA2, and PA3, respectively, and are formed on the circuit device layer 110. It may be arranged to be spaced apart.
  • the first to third pixel electrodes 211, 212, and 213 may be reflective electrodes or translucent electrodes.
  • the first to third light emitting layers 221, 222, and 223 are islands disposed to correspond to the first to third pixel areas PA1, PA2, and PA3, respectively, and are spaced apart from each other.
  • First to third light emitting layers 221, 222, and 223 may be disposed on the first to third pixel electrodes 211, 212, and 213 through the opening OP1 of the pixel definition layer 120, respectively. Can be.
  • the first emission layer 221 includes an organic emission layer 221b.
  • the organic light emitting layer 221b may be, for example, an organic light emitting layer emitting red light.
  • the first emission layer 221 may further include first and second functional layers 221a and 221c disposed above or below the organic emission layer 221b.
  • the first functional layer 221a may include a hole injection layer HIL and / or a hole transport layer HTL
  • the second functional layer 221c may be an electron transport layer ETL and / or an electron injection layer EIL. It may include.
  • the second light emitting layer 222 includes an organic light emitting layer emitting green light.
  • the second emission layer 222 may further include functional layers disposed on or below the organic emission layer, for example, a hole injection layer, a hole transport layer, an electron transport layer, and / or an electron injection layer.
  • the third light emitting layer 223 includes an organic light emitting layer emitting blue light.
  • the third light emitting layer 223 may further include functional layers disposed on or below the organic light emitting layer, for example, a hole injection layer, a hole transport layer, an electron transport layer, and / or an electron injection layer.
  • the thicknesses of the first to third light emitting layers 221, 222, and 223 may be different from each other. Since the first, second, and third light emitting layers 221, 222, and 223 are independently and individually patterned through the above-described process, the materials and thicknesses of the functional layers of the first, second, and third light emitting layers 221, 222, and 223 are different. And so on.
  • the first to third counter electrodes 231, 232, and 233 may be islands formed to correspond to the first to third pixel areas PA1, PA2, and PA3, and may be spaced apart from each other.
  • the first to third relative electrodes 231, 232, and 233 are disposed on the first to third light emitting layers 221, 222, and 223, respectively.
  • the widths w21, w22, and w23 of the first to third relative electrodes 231, 232, and 233 are respectively the widths w11, w12, and w13 of the first to third light emitting layers 221, 222, and 223. May be greater than).
  • An end portion of each of the first to third counter electrodes 231, 232, and 233 extends toward the connection electrode 130 more than the first to third light emitting layers 221, 222, and 223, respectively. 130 may be contacted.
  • the first to third relative electrodes 231, 232, and 233 may be translucent electrodes or reflective electrodes.
  • the first to third counter electrodes 231, 232, and 233 may be covered with first to third passivation layers 241, 242, and 243, respectively.
  • the first to third passivation layers 241, 242, and 243 may prevent the first to third relative electrodes 231, 232, and 233 and the layers below them from being damaged during the manufacturing process.
  • the widths w31, w32, and w33 of each of the first to third passivation layers 241, 242, and 243 are respectively the widths w21, w22, of the first to third counter electrodes 231, 232, and 233. w23).
  • an end portion of each of the first to third passivation layers 241, 242, and 243 may extend further toward the connection electrode 130 than the first to third light emitting layers 221, 222, and 223, respectively. It may be in contact with the electrode 130.
  • the first to third counter electrodes 231, 232, and 233 of island types spaced apart from each other may be electrically connected to each other through the connection electrode 130, and may be connected to a common power line to receive a common voltage ELVSS. have.
  • connection electrode 130 is disposed corresponding to the non-pixel area NPA.
  • the connection electrode 130 may be disposed on the pixel definition layer 120 and may directly contact the pixel definition layer 120.
  • the connection electrode 130 may include a conductive material, for example, a metal, a transparent conductive oxide (TCO), or the like, and may be a single layer or a multilayer.
  • the first counter electrode 231 extends onto the connection electrode 130 and overlaps with an upper surface of the connection electrode 130 in a state where a portion (eg, an end) thereof overlaps. Can be contacted directly.
  • each of the second and third counter electrodes 232 and 233 extends on the connection electrode 130 and directly contacts the top surface of the connection electrode 130 in a state where a portion (eg, an end) thereof overlaps. Can be contacted.
  • the connection electrode 130 may directly contact the first to third counter electrodes 231, 232, and 233.
  • FIG. 4 is a plan view of the display device of FIG. 2 viewed from the K direction. 4 illustrates only the pixel definition layer 120, the connection electrode 130, and the first to third counter electrodes 231, 232, and 233 of the display device of FIG. 2. .
  • connection electrode 130 may be disposed to have a net shape on the non-pixel region NPA.
  • the connection electrode 130 is disposed on the pixel defining layer 120 of the non-pixel region NPA, and the first to third electrodes disposed on each of the first to third pixel regions PA1, PA2, and PA3. It may be in direct contact with some of the counter electrodes 231, 232, and 233.
  • connection electrode 130 is disposed on the pixel defining layer 120 in the non-pixel region NPA, and partially contacts the first to third counter electrodes 231, 232, and 233 while being in direct contact with the first and third counter electrodes 231, 232, and 233.
  • the bottom surface of the connection electrode 130 may be patterned in various forms, such as a stripe form as well as the mesh form of FIG. 4.
  • FIGS. 1A-1G are cross-sectional views illustrating a method of manufacturing a display device according to an exemplary embodiment of the present invention.
  • the manufacturing method is substantially the same as the manufacturing method of FIGS. 1A-1G except for the position of the first masking layer in which the undercut profile is formed. Therefore, repeated description is omitted.
  • a circuit device layer 110 including a pixel circuit PC on a substrate 100 and first to third pixel areas PA1, PA2, and PA3, respectively.
  • To third pixel electrodes 211, 212, and 213 may be formed.
  • a pixel definition layer 120 having an opening OP1 exposing each of the first to third pixel electrodes 211, 212, and 213 may be formed.
  • the connection electrode 130 may be formed on the pixel defining layer 120 in the non-pixel area NPA.
  • a first masking layer 1010 having an open portion corresponding to the first pixel area PA1 is formed.
  • the first masking layer 1010 may include a first lower resist-off pattern 1110 and a first upper portion between the first photoresist pattern 1210 and the first photoresist pattern 1210 and the pixel definition layer 120.
  • the liftoff pattern 1115 may be included.
  • a first emission layer 221, a first counter electrode 231, and a first passivation layer 241 are sequentially formed on the substrate 100 on which the first masking layer 1010 is formed.
  • 5E is a partially enlarged view in which an end portion of the first masking layer 1010 of FIG. 5D is enlarged, and illustrates the shape of the first passivation layer 241 in more detail.
  • the first emission layer 221 and the first counter electrode 231 may be formed by a thermal evaporation method.
  • the first passivation layer 241 may include an inorganic insulator such as silicon oxide (SiOx), silicon nitride (SiNx), and / or silicon oxynitride (SiON), and may be formed in a single layer or multiple layers.
  • an inorganic insulator such as silicon oxide (SiOx), silicon nitride (SiNx), and / or silicon oxynitride (SiON), and may be formed in a single layer or multiple layers.
  • the first passivation layer 241 may be formed by chemical vapor deposition (CVD).
  • an end, that is, a side, of the first lower liftoff pattern 1105 of the first masking layer 1010 is spaced apart from the highest portion having the first height h1 of the pixel defining layer 120.
  • the first height h1 may be formed at a portion having a second height h2 lower by ⁇ h. Therefore, at the end of the first upper liftoff pattern 1115, the first separation distance t1 between the first upper liftoff pattern 1115 and the configuration on the substrate 100 is the first lower lift.
  • the first upper liftoff pattern 1115 adjacent to the side surface of the off pattern 1110 may be smaller than the second separation distance t2 between the configuration on the substrate 100.
  • the first passivation layer 241 when the first passivation layer 241 is formed, the first passivation layer 241 is disposed on the bottom surface of the first upper liftoff pattern 1115 and the side surface of the first lower liftoff pattern 1110. As a result, it is difficult to deposit the deposition material, and thus, the opening region OA in which the first passivation layer 241 is not formed may be more sufficiently secured than in the case of FIG. 1E.
  • the display device may be manufactured through processes similar to those of the method of manufacturing the display device of FIGS. 1A to 1I. Duplicate description thereof will be omitted.
  • 6A through 6C are cross-sectional views illustrating in detail forming a first masking layer in a method of manufacturing a display device according to an exemplary embodiment of the present invention.
  • a first lower liftoff layer is formed on a substrate on which a circuit device layer 110 including a pixel circuit, a first pixel electrode 211, a pixel definition layer 120, and a connection electrode 130 are formed.
  • 1110a can be formed.
  • a first upper liftoff layer 1115a may be formed on the first lower liftoff layer 1110a.
  • a first photoresist layer 1210a may be formed on the first upper liftoff layer 1115a.
  • the mask MSK may have an opening OP that transmits light corresponding to a region in which the first emission layer and the first counter electrode are to be formed.
  • the first photoresist layer 1210a may be developed to form a first photoresist pattern 1210.
  • portions corresponding to regions in which the first emission layer and the first counter electrode are to be formed are removed, and the remaining portions remain.
  • the first upper liftoff layer 1115a and the first lower liftoff layer 1110a may be etched using the first photoresist pattern 1210 as an etching barrier.
  • the first upper liftoff pattern 1115 and the first lower liftoff pattern 1110 may be formed.
  • wet etching may be used, and the first lower liftoff layer (ie, the etching selectivity of the first lower liftoff layer 1110a is higher than that of the first upper liftoff layer 1115a).
  • 1110a and a constituent material of the first upper liftoff layer 1115a may be formed.
  • the first lower liftoff layer 1110a and the first upper liftoff layer 1115a may be etched using the same etchant, and the first upper liftoff may be changed by the difference in the etching selectivity.
  • the first lower liftoff pattern 1110 having the second auxiliary opening AOR2 larger than the first auxiliary opening AOR1 of the pattern 1115 may be easily formed in one etching process.
  • FIG. 7A and 7B are cross-sectional views illustrating in detail a step of forming a first masking layer in a method of manufacturing a display device according to an exemplary embodiment of the present invention.
  • the manufacturing method of FIG. 6A to FIG. 6C except that the first photoresist layer 1210a, the first upper liftoff layer 1115a, and the first lower liftoff layer 1110a are patterned in one process. It is substantially the same as forming a masking layer. Therefore, repeated description is omitted.
  • the first lower lift-off is performed on a substrate on which a circuit element layer 110 including a pixel circuit, a first pixel electrode 211, a pixel definition layer 120, and a connection electrode 130 are formed.
  • the layer 1110a, the first upper liftoff layer 1115a, and the first photoresist layer 1210a may be sequentially formed.
  • the mask MSK may have an opening OP that transmits light corresponding to a region in which the first emission layer and the first counter electrode are to be formed.
  • the development of the first photoresist layer 1210a and the etching of the first upper and first lower liftoff layers 1115a and 1110a are simultaneously performed, thereby forming the first photoresist pattern 1210 and the first photoresist layer 1210a.
  • the first upper liftoff pattern 1115 and the first lower liftoff pattern 1110 may be formed.
  • the developing and etching solutions used may develop the exposed first photoresist layer 1210a and etch the first upper and first lower lift-off layers 1115a and 1110a.
  • the first lower liftoff layer 1110a and the first upper liftoff layer 1115a such that an etch selectivity of the first lower liftoff layer 1110a is higher than that of the first upper liftoff layer 1115a.
  • FIGS. 8A and 8D are cross-sectional views illustrating in detail forming a first masking layer in a method of manufacturing a display device according to an exemplary embodiment of the present invention.
  • the manufacturing method is substantially the same as forming the first masking layer of FIGS. 6A-6C except that the first upper liftoff layer 1115a and the first lower liftoff layer 1110a are patterned in separate processes. same. Therefore, repeated description is omitted.
  • the first lower lift-off is performed on a substrate on which a circuit device layer 110 including a pixel circuit, a first pixel electrode 211, a pixel definition layer 120, and a connection electrode 130 are formed.
  • the layer 1110a, the first upper liftoff layer 1115a, and the first photoresist layer 1210a may be sequentially formed.
  • the first lower liftoff layer 1110a and the first upper liftoff layer 1115a may include different materials etched in different etching liquids.
  • the mask MSK may have an opening OP that transmits light corresponding to a region in which the first emission layer and the first counter electrode are to be formed.
  • the first photoresist layer 1210a may be developed to form a first photoresist pattern 1210.
  • the first upper liftoff layer 1115a is etched using the first photoresist pattern 1210 as an etching barrier to form the first upper liftoff pattern 1115.
  • wet etching may be used, and only the first upper liftoff layer 1115a may be etched, and the first lower liftoff layer 1110a may not be used as an etchant.
  • the first lower liftoff layer 1110a may be etched using the first photoresist pattern 1210 and the first upper liftoff pattern 1115 as an etch barrier. 1
  • the lower liftoff pattern 1110 may be formed. In this case, wet etching may be used, and only the first lower liftoff layer 1110a may be etched, and the first upper liftoff pattern 1115 may not use an etchant.
  • a method of manufacturing a display device includes forming a first lower liftoff layer, a first upper liftoff layer, and a first photoresist layer on a substrate on which a first pixel electrode is formed.
  • Forming a first masking layer including a lower lift-off pattern, forming a first emission layer and a first counter electrode on the first pixel electrode using the first masking layer, and the first counter electrode Forming a first passivation layer on the substrate, and removing the first masking layer.
  • An undercut profile is formed in the first masking layer, and a lift-off process of removing the first masking layer is performed by strippers to remove the first lower and first upper liftoff patterns of the first masking layer.
  • the stripper may dissolve the first upper and first lower lift-off patterns through an opening region in which the first passivation layer is not formed on the surface of the first masking layer. The process can proceed easily.
  • the present invention can be applied to the manufacture of a display device and various electronic devices including the same.
  • the present invention can be applied to the manufacture of mobile phones, smart phones, video phones, smart pads, smart watches, tablet PCs, car navigation systems, televisions, computer monitors, notebook computers, head mounted displays, and the like.
  • substrate 110 circuit element layer
  • first pixel electrode 231 first emission layer
  • first passivation layer 1010 first masking layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

표시 장치의 제조 방법은 제1 화소전극이 형성된 기판 상에, 제1 하부 리프트오프층, 제1 상부 리프트오프층 및 제1 포토레지스트층을 형성하는 단계, 상기 제1 포토레지스트층, 상기 제1 상부 리프트오프층 및 상기 제1 하부 리프트오프층을 부분적으로 제거하여, 상기 제1 화소전극을 노출하는 제1 포토레지스트 패턴, 제1 상부 리프트오프 패턴 및 제1 하부 리프트오프 패턴을 포함하는 제1 마스킹층을 형성하는 단계, 상기 제1 마스킹층을 이용하여, 상기 제1 화소전극 상에 제1 발광층 및 제1 상대전극을 형성하는 단계, 상기 제1 상대전극 상에 제1 패시베이션층을 형성하는 단계, 및 상기 제1 마스킹층을 제거하는 단계를 포함한다.

Description

표시 장치의 제조 방법
본 발명은 표시 장치의 제조 방법에 관한 것으로, 보다 상세하게는 유기 발광 표시장치의 제조 방법에 관한 것이다.
최근 들어, 기술의 발전에 힘입어 소형, 경량화 되면서 성능은 더욱 뛰어난 디스플레이 제품들이 생산되고 있다. 지금까지 디스플레이 장치에는 기존 브라운관 텔레비전(cathode ray tube: CRT)이 성능이나 가격 면에서 많은 장점을 가지고 널리 사용되었으나, 소형화 또는 휴대성의 측면에서 CRT의 단점을 극복하고, 소형화, 경량화 및 저전력 소비 등의 장점을 갖는 표시 장치, 예를 들면 플라즈마 표시 장치, 액정 표시 장치 및 유기 발광 표시 장치 등이 주목을 받고 있다.
상기 유기 발광 표시 장치는 화소들 각각이 유기발광소자를 구비하는 디스플레이 장치이다. 유기발광소자는 화소전극과, 이에 대향하는 상대전극과, 화소전극과 상대전극 사이에 개재되는 발광층을 포함한다.
풀 컬러(full color)를 구현하는 유기 발광 표시 장치의 경우, 각 화소영역 마다 서로 다른 색의 빛이 방출되며, 각 화소의 발광층, 및 복수의 화소들에 있어서 일체로 형성되는 상대전극은 증착 마스크를 이용하여 형성될 수 있다. 유기 발광 표시 장치가 점차 고해상도화 됨에 따라 증착 공정시 사용되는 마스크의 오픈슬릿(open slit)의 폭이 점점 좁아지고 있으며 그 산포 또한 점점 더 감소될 것이 요구되고 있다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 리프트오프 공정이 용이한 마스킹층을 이용하여, 고해상도 영상을 표시할 수 있는 표시 장치의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치의 제조 방법은 제1 화소전극이 형성된 기판 상에, 제1 하부 리프트오프층, 제1 상부 리프트오프층 및 제1 포토레지스트층을 형성하는 단계, 상기 제1 포토레지스트층, 상기 제1 상부 리프트오프층 및 상기 제1 하부 리프트오프층을 부분적으로 제거하여, 상기 제1 화소전극을 노출하는 제1 포토레지스트 패턴, 제1 상부 리프트오프 패턴 및 제1 하부 리프트오프 패턴을 포함하는 제1 마스킹층을 형성하는 단계, 상기 제1 마스킹층을 이용하여, 상기 제1 화소전극 상에 제1 발광층 및 제1 상대전극을 형성하는 단계, 상기 제1 상대전극 상에 제1 패시베이션층을 형성하는 단계, 및 상기 제1 마스킹층을 제거하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 제1 마스킹층을 형성하는 단계에서, 상기 제1 포토레지스트 패턴과 상기 제1 상부 리프트오프 패턴의 끝단부에 언더컷(under-cut) 프로파일이 형성될 수 있다. 상기 제1 상부 리프트오프 패턴과 제1 하부 리프트오프 패턴 사이에는 언더컷 프로파일이 형성되어, 상기 제1 마스킹층에 이중의 언더컷 프로파일이 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 패시베이션층을 형성하는 단계에서, 상기 제1 패시베이션층은 상기 제1 상대전극 및 상기 제1 마스킹층 상에 형성될 수 있다. 상기 제1 패시베이션층이 상기 제1 상부 리프트오프 패턴의 하면의 일부를 노출하는 개구 영역이 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 화소전극이 형성된 상기 기판은, 상기 화소 전극과 상기 기판 사이에 배치되어, 화소회로를 포함하는 회로소자층, 상기 회로 소자층 상에 배치되고, 상기 제1 화소전극을 노출하는 개구를 갖는 화소정의막, 및 상기 화소정의막 상에 배치되는 연결전극을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 상부 리프트오프 패턴의 끝단부에서, 상기 제1 상부 리프트오프 패턴과 상기 연결전극과의 제1 이격 거리는 상기 제1 하부 리프트오프패턴의 측면에 인접한 상기 제1 상부 리프트오프 패턴과 상기 연결전극과의 제2 이격 거리 보다 작을 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 발광층, 상기 제1 상대전극의 단부는 각각 순방향 테이퍼 형상을 가질 수 있다. 상기 제1 상대전극의 단부는 상기 제1 발광층의 단부 보다 더 연장되어 상기 연결전극과 접촉할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 마스킹층을 제거하는 단계에서는, 스트리퍼(stripper)를 이용하여 상기 제1 상부 및 제1 하부 리프트오프 패턴을 제거하여, 섬형의 상기 제1 발광층, 상기 제1 상대전극 및 상기 제1 패시베이션층이 남아, 상기 제1 화소전극, 상기 제1 발광층, 및 상기 제1 상대전극을 포함하는 제1 유기발광소자를 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제조 방법은 제2 화소전극을 더 포함하고, 상기 제1 패시베이션층이 형성된 상기 기판 상에 제2 하부 리프트오프층, 제2 상부 리프트오프층 및 제2 포토레지스트층을 형성하는 단계, 상기 제2 포토레지스트층, 상기 제2 상부 리프트오프층 및 상기 제2 하부 리프트오프층을 부분적으로 제거하여, 상기 제2 화소전극을 노출하는 제2 포토레지스트 패턴, 제2 상부 리프트오프 패턴 및 제2 하부 리프트오프 패턴을 포함하는 제2 마스킹층을 형성하는 단계, 상기 제2 마스킹층을 이용하여, 상기 제2 화소전극 상에 제2 발광층 및 제2 상대전극을 형성하는 단계, 상기 제2 상대전극 상에 제2 패시베이션층을 형성하는 단계, 및 상기 제2 마스킹층을 제거하는 단계를 더 포함할 수 있다. 상기 제1 발광층은 제1 색광을 방출하는 유기 발광층을 포함하고, 상기 제2 발광층은 상기 제1 색광과 다른 제2 색광을 방출하는 유기 발광층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 화소전극이 형성된 상기 기판은, 상기 화소 전극과 상기 기판 사이에 배치되어, 화소회로를 포함하는 회로소자층, 상기 회로 소자층 상에 배치되고, 상기 제1 화소전극을 노출하는 개구를 갖는 화소정의막, 및 상기 화소정의막 상에 배치되는 연결전극을 더 포함할 수 있다. 상기 제1 상대전극 및 상기 제2 상대전극은 상기 연결전극과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 마스킹층을 형성하는 단계는, 상기 제1 포토레지스트층을 노광 및 현상하여 상기 제1 포토레지스트 패턴을 형성하는 단계, 및 상기 제1 포토레지스트 패턴을 식각 장벽으로 이용하여, 상기 제1 상부 리프트오프층 및 상기 제1 하부 리프트오프층을 동일 식각액을 이용하여 식각하여, 상기 제1 상부 리프트오프 패턴 및 상기 제1 하부 리프트오프 패턴을 형성하는 단계를 포함할 수 있다. 상기 식각액에 대해, 상기 제1 하부 리프트오프층의 식각 선택비가 상기 제1 상부 리프트오프층의 식각 선택비보다 높을 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 마스킹층을 형성하는 단계는, 상기 제1 포토레지스트층을 노광 및 현상하여 상기 제1 포토레지스트 패턴을 형성하는 단계, 상기 제1 포토레지스트 패턴을 식각 장벽으로 이용하여, 상기 제1 상부 리프트오프층을 식각하여, 상기 제1 상부 리프트오프 패턴을 형성하는 단계, 및 상기 제1 포토레지스트 패턴 및 상기 제1 상부 리프트오프 패턴을 식각 장벽으로 하여, 상기 제1 하부 리프트오프층을 식각하여 상기 제1 하부 리프트오프 패턴을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 마스킹층을 형성하는 단계는, 상기 제1 포토레지스트층을 노광하는 단계, 및 현상 및 식각액을 이용하여, 상기 제1 포토레지스트층을 현상함과 동시에 상기 제1 상부 리프트오프층 및 상기 제1 하부 리프트오프층을 식각하여, 상기 제1 포토레지스트 패턴, 상기 제1 상부 리프트오프 패턴 및 상기 제1 하부 리프트오프 패턴을 동시에 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 발광층 및 제1 상대전극은 증착법을 통해 형성될 수 있다. 상기 제1 패시베이션층은 화학기상증착법을 통해 형성될 수 있다. 상기 제1 패시베이션층을 형성하기 위한 상기 화학기상증착법의 스텝 커버리지(step coverage)가 상기 제1 발광층 및 제1 상대전극을 형성하기 위한 증착법의 스텝 커버리지 보다 클 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 패시베이션층은 무기 절연물을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 하부 리프트오프 패턴의 두께와 상기 제1 상부 리프트오프 패턴의 두께의 합은 1.2 um(마이크로미터) 이하일 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치의 제조 방법은 기판 상에 제1 하부 리프트오프 패턴 및 제1 상부 리프트오프 패턴을 포함하는 제1 마스킹층을 형성하는 단계, 상기 제1 마스킹층을 이용하여 제1 발광층 및 제1 패시베이션층을 형성하는 단계, 상기 제1 마스킹층을 리프트 오프 공정을 이용하여 제거하는 단계, 상기 제1 발광층 및 상기 제1 패시베이션층이 형성된 상기 기판 상에, 제2 하부 리프트오프 패턴 및 제2 상부 리프트오프 패턴을 포함하는 제2 마스킹층을 형성하는 단계, 상기 제3 마스킹층을 이용하여 제2 발광층 및 제2 패시베이션층을 형성하는 단계, 및 상기 제2 마스킹층을 리프트 오프 공정을 이용하여 제거하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 제1 상부 리프트오프 패턴과 제1 하부 리프트오프 패턴 사이에는 언더컷 프로파일이 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 마스킹층은 상기 제1 상부 리프트오프 패턴 상에 배치되는 제1 포토레지스트 패턴을 더 포함할 수 있다. 상기 제1 포토레지스트 패턴과 상기 제1 상부 리프트오프 패턴의 끝단부에 언더컷(under-cut) 프로파일이 형성되어, 상기 제1 마스킹층에 이중의 언더컷 프로파일이 형성될 수 있다.
본 발명의 일 실시예에 있어서, 동일한 식각액에 대해, 상기 제1 하부 리프트오프 패턴의 식각 선택비가 상기 제1 상부 리프트오프 패턴의 식각 선택비보다 높을 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 마스킹층을 형성하는 단계는, 제1 하부 리프트오프층, 제1 상부 리프트오프층 및 제1 포토레지스트층을 형성하는 단계, 상기 제1 포토레지스트층을 노광 및 현상하여 상기 제1 포토레지스트 패턴을 형성하는 단계, 상기 제1 포토레지스트 패턴을 식각 장벽으로 이용하여, 상기 제1 상부 리프트오프층을 식각하여, 상기 제1 상부 리프트오프 패턴을 형성하는 단계, 및 상기 제1 포토레지스트 패턴 및 상기 제1 상부 리프트오프 패턴을 식각 장벽으로 하여, 상기 제1 하부 리프트오프층을 식각하여 상기 제1 하부 리프트오프 패턴을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따르면, 표시 장치의 제조 방법은 제1 화소전극이 형성된 기판 상에, 제1 하부 리프트오프층, 제1 상부 리프트오프층 및 제1 포토레지스트층을 형성하는 단계, 상기 제1 포토레지스트층, 상기 제1 상부 리프트오프층 및 상기 제1 하부 리프트오프층을 부분적으로 제거하여, 상기 제1 화소전극을 노출하는 제1 포토레지스트 패턴, 제1 상부 리프트오프 패턴 및 제1 하부 리프트오프 패턴을 포함하는 제1 마스킹층을 형성하는 단계, 상기 제1 마스킹층을 이용하여, 상기 제1 화소전극 상에 제1 발광층 및 제1 상대전극을 형성하는 단계, 상기 제1 상대전극 상에 제1 패시베이션층을 형성하는 단계, 및 상기 제1 마스킹층을 제거하는 단계를 포함한다. 상기 제1 마스킹층에는 언더컷 프로파일이 형성되며, 상기 제1 마스킹층을 제거하는 리프트 오프(lift-off) 공정은 스트리퍼에 의해 상기 제1 마스킹층의 상기 제1 하부 및 제1 상부 리프트오프 패턴들을 용해시킴으로써 이루어진다. 이때, 상기 제1 마스킹층의 표면 상에 상기 제1 패시베이션층이 형성되지 않은 영역인 개구 영역을 통해, 상기 스트리퍼가 상기 제1 상부 및 제1 하부 리프트오프 패턴을 용해 시킬 수 있으므로, 상기 리프트 오프 공정이 용이하게 진행될 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1a 내지 도 1i는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2는 도 1a 내지 1i의 표시 장치의 제조 방법에 의해 제조된 표시 장치의 단면도이다.
도 3는 도 2의 IV부분의 확대 단면도이다.
도 4는 도 3의 표시 장치를 K방향에서 바라본 평면도이다.
도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법의 제1 마스킹층을 형성하는 단계를 자세히 설명하기 위한 단면도들이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법의 제1 마스킹층을 형성하는 단계를 자세히 설명하기 위한 단면도들이다.
도 8a 및 도 8d는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법의 제1 마스킹층을 형성하는 단계를 자세히 설명하기 위한 단면도들이다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1a 내지 도 1i는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 기판(100) 상에 화소회로(PC)를 포함하는 회로소자층(110)을 형성하고, 상기 회로소자층(110) 상에 제1 내지 제3 화소전극들(211, 212, 213)을 형성할 수 있다. 상기 제1 내지 제3 화소전극들(211, 212, 213)은 제1 내지 제3 화소영역(PA1, PA2, PA3)에 각각 대응하도록 형성될 수 있다. 예컨대, 상기 회로소자층(110) 상에 예비 화소전극층(미도시)을 형성한 후, 이를 패터닝하여 상기 제1 내지 제3 화소전극(211, 212, 213)을 형성할 수 있다.
여기서, 상기 기판(100)은 글라스재, 또는 PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 등과 같은 플라스틱재와 같은 다양한 재료를 포함할 수 있다. 상기 기판(100)이 플라스틱재로 형성된 경우에는 글라스재로 형성된 경우 보다 가요성을 향상시킬 수 있다.
상기 화소회로(PC)는 박막 트랜지스터 및 스토리지 커패시터를 포함할 수 있다. 상기 박막 트랜지스터 및 상기 스토리지 커패시터를 이루는 층들, 예컨대 반도체층 및 전극층들은 절연층을 사이에 두고 배치될 수 있다.
상기 제1 내지 제3 화소전극들(211, 212, 213)은 반사전극이거나, 투광성 전극일 수 있다.
반사전극인 경우, 상기 제1 내지 제3 화소전극들(211, 212, 213)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 또는 이들의 화합물 등으로 형성된 반사막을 포함할 수 있다. 또는, 상기 제1 내지 제3 화소전극들(211, 212, 213)은 전술한 반사막, 및 전술한 반사막의 위 또는/및 아래의 투명 도전성 산화물(TCO. Transparent conductive oxide)막을 포함할 수 있다. 일 실시예로, 상기 제1 내지 제3화소전극(211, 212, 213)은 ITO/Ag/ITO의 3층일 수 있다.
투광성 전극인 경우, 상기 제1 내지 제3 화소전극들(211, 212, 213)은 투명 도전성 산화물(TCO. Transparent conductive oxide)층일 수 있다. 또는, 상기 제1 내지 제3 화소전극들(211, 212, 213)은 은(Ag) 또는 은(Ag) 합금을 포함하는 금속 박막이거나, 전술한 금속 박막 상에 형성된 투명 도전성 산화물층의 다층일 수 있다.
이 후, 상기 제1 내지 제3 화소전극들(211, 212, 213) 상에 절연 물질층(미도시)을 형성한 후 이를 패터닝하여, 상기 제1 내지 제3 화소전극들(211, 212, 213) 각각을 노출하는 개구(OP1)를 갖는 화소정의막(120)을 형성할 수 있다. 상기 화소정의막(120)을 이루는 절연 물질은 유기물일 수 있다. 또 다른 실시예로, 상기 화소정의막(120)을 이루는 절연 물질은 무기물이거나, 무기물과 유기물일 수 있다.
도 1b를 참조하면, 비화소영역(NPA)에 연결전극(130)을 형성할 수 있다. 상기 연결전극(130)은 도전성 물질, 예컨대 금속, 또는 투명 도전성 산화물(TCO) 등을 포함할 수 있으며, 단일 층 또는 다층일 수 있다.
상기 연결전극(130)의 형성은 다양한 방법을 이용할 수 있다. 일 실시예로, 도전 물질층(미도시)을 형성한 후, 포토리소그래피 공정 및 습식 또는 건식 식각 공정을 통해 비화소영역(NPA)의 상기 화소정의막(120) 상에 상기 연결전극(130)을 형성한다. 식각 공정은 정밀한 패터닝을 위하여 건식 식각할 수 있다. 이 경우, 상기 제1 내지 제3 화소전극들(211, 212, 213)이 손상되는 것을 방지하도록, 상기 연결전극(130)을 이루는 도전성 물질은, 상기 제1 내지 제3 화소전극들(211, 212, 213)의 물질과 식각 선택비가 다른 물질을 포함하는 것이 바람직하다.
또 다른 실시예로, 상기 연결전극(130)은 상기 연결전극(130)이 위치할 부분이 포지티브 또는 네거티브 레지스트 물질을 포함하는 마스킹층(미도시)을 형성한 후, 열 증착 등의 방식으로 도전성 물질을 증착시켜 상기 연결전극(130)을 형성할 수 있다. 이 경우, 상기 제1 내지 제3 화소전극들(211, 212, 213)은 마스킹층으로 덮여 있으므로, 상기 연결전극(130)의 형성 공정 시 전술한 건식 식각법과 달리 손상되지 않는다. 따라서, 상기 연결전극(130)을 이루는 도전성 물질은, 상기 제1 내지 제3 화소전극들(211, 212, 213)의 물질과 동일한 물질을 포함할 수 있다.
도 1c를 참조하면, 상기 제1 화소영역(PA1)에 대응하는 부분이 개방된 제1 마스킹층(1010)을 형성한다. 상기 제1 마스킹층(1010)은 제1 포토레지스트 패턴(1210) 및 상기 제1 포토레지스트 패턴(1210)과 상기 화소정의막(120) 사이의 제1 하부 리프트오프 패턴(1110) 및 제1 상부 리프트오프 패턴(1115)을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 마스킹층(1010)은 하기의 공정으로 형성될 수 있다.
상기 연결전극(130)이 형성된 상기 기판(100) 상에 하부 리프트오프층 및 상부 리프트오프층(미도시)을 형성하고, 그 위에 포토레지스트층(미도시)을 형성할 수 있다. 상기 하부 리프트오프층 및 상부 리프트오프층은 비감광성 유기물을 포함할 수 있으며, 일예로 불소계물질을 포함할 수 있으나, 본 발명은 이에 제한되지 않는다. 상기 포토레지스트층은 포지티브 감광물질을 포함할 수 있다.
여기서, 상기 제1 하부 리프트오프층 및 상기 제1 상부 리프트오프층의 구성물질은 동일 식각액에 서로 다른 용해도를 갖도록 조성될 수 있다. 즉, 상기 하부 리프트오프층 및 상부 리프트오프층은 동일한 식각액에 대해 서로 다른 식각 선택비(etch selectivity)를 가질 수 있다. 또는, 상기 제1 하부 리프트오프층 및 상기 제1 상부 리프트오프층의 구성물질은 서로 다른 식각액에 식각되도록 조성될 수 있다.
이 후, 포토레지스트층 중 상기 제1 화소영역(PA1)과 대응하는 일부 영역을 노광하고 현상하여, 제1 개구영역(OR1)을 갖는 상기 제1 포토레지스트 패턴(1210)을 형성할 수 있다. 다음으로, 상기 제1 개구영역(OR1)을 통해 노출된 상기 제1 상부 리프트오프층 및 상기 제1 하부 리프트오프층을 식각하여, 제1 보조개구영역(AOR1)을 갖는 상기 제1 상부 리프트오프 패턴(1115) 및 제2 보조개구영역(AOR1)을 갖는 상기 제1 하부 리프트오프 패턴(1110)을 형성할 수 있다. 이때, 상기 제1 상부 리프트오프 패턴(1115)의 상기 제1 보조개구영역(AOR1)은 상기 제1 개구영역(OR1) 보다 크고, 상기 제1 하부 리프트오프 패턴(1110)의 상기 제2 보조개구영역(AOR2)은 상기 제1 보조개구영역(AOR1)보다 클 수 있다.
즉, 상기 제1 포토레지스트 패턴(1210)과 상기 제1 상부 리프트오프 패턴(1115)의 끝단부에는 언더컷(under-cut) 프로파일이 형성되고, 상기 제1 상부 리프트오프 패턴(1115)과 상기 제1 하부 리프트오프 패턴(1110)의 끝단부에도 언더컷 프로파일이 형성될 수 있다.
이때, 상기 제1 하부 리프트오프 패턴(1110)은 상기 연결전극(130) 상에 배치되되, 상기 연결전극(130)의 단부(예컨대 상기 제1 화소전극(211)과 인접한 단부)가 노출되도록 상기 연결전극(130)의 단부를 덮지 않도록 형성된다.
또한, 도면에 있어서, 상기 제1 마스킹층(1010)은 상기 기판(100) 상의 구성물질의 프로파일을 따라 굴곡지도록 형성되어, 상면이 평탄하지 않은 것으로 도시되어 있으나, 상기 제1 마스킹층(1010)이 상기 구성물질의 프로파일 대비 충분히 두껍게 형성되어 평탄한 상면을 가질 수도 있다. (도 5d의 실시예 참조)
도 1d 및 도 1e를 참조하면, 상기 제1 마스킹층(1010)이 형성된 상기 기판(100) 상에 순차적으로, 제1 발광층(221), 제1 상대전극(231), 및 제1 패시베이션층(241)을 형성할 수 있다. 여기서, 상기 도 1e는 상기 도 1d의 상기 제1 마스킹층(1010)의 단부를 확대한 부분 확대도로, 상기 제1 패시베이션층(241)의 형상을 보다 상세히 나타내고 있다.
상기 제1 발광층(221)과 상기 제1 상대전극(231)은 열 증착(thermal evaporation)법에 의해 형성될 수 있다. 상기 제1 발광층(221)과 상기 제1 상대전극(231)을 형성하기 위한 증착 물질들은, 상기 기판(100)에 수직인 방향 및 비스듬한 방향을 따라 상기 기판(100)을 향해 이동할 수 있다. 따라서, 상기 제1 발광층(221)의 단부 및 상기 제1 상대전극(231)의 단부는 상기 제1 상부 리프트오프 패턴(1115) 및 상기 제1 하부 리프트오프 패턴(1110)과 접촉하지 않은 채, 상기 제1 포토레지스트 패턴(1210)의 아래 공간으로 연장될 수 있다. 상기 증착 물질이 비스듬한 방향으로 증착되면서 상기 제1 발광층(221) 및 상기 제1 상대전극(231)의 단부들은 순방향 테이퍼 형상(forward taper shape)을 가질 수 있고, 상기 제1 발광층(221)의 폭 보다 더 큰 폭을 가지도록 상기 제1 상대전극(231)의 단부는 상기 제1 발광층(221)의 단부 보다 더 연장되어 상기 연결전극(130)과 접촉할 수 있다. 상기 제1 상대전극(231)은 상기 연결전극(130)의 상면과 직접 접촉하며, 상기 제1 상대전극(231)이 상기 연결전극(130)에 전기적으로 직접 연결될 수 있다.
상기 제1 발광층(221)은 제1 색광을 방출하는 유기 발광층을 포함할 수 있다. 상기 유기 발광층은 예컨대, 적색의 빛을 방출하는 유기 발광층일 수 있다.
상기 제1 상대전극(231)은 투광성 전극 또는 반사전극일 수 있다. 상기 제1 상대전극(231)은 Ag, Mg, Al, Yb, Ca, Li, 및 Au 중 적어도 어느 하나 이상의 물질을 포함하는 금속박막 또는 금속후막일 수 있다. 예컨대, 상기 제1 상대전극(231)은Ag, Mg, Al, Yb, Ca, LiF/Ca, LiF/Al, Al, Au 중 적어도 어느 하나를 포함하는 단층 또는 다층일 수 있다. 일 실시예로, 상기 제1 상대전극(231)은 Ag 및 Mg를 포함하는 금속 박막을 포함할 수 있으며, Ag가 Mg 보다 더 많이 함유될 수 있다.
다른 실시예에 있어서, 전술한 물질을 포함하는 상기 제1 상대전극(231)은 두께를 얇게 하여 광투광성 전극으로 형성하거나, 두께를 두껍게 하여 반사전극으로 형성할 수 있다. 예를 들어, Ag 및 Mg를 포함하는 금속을 약 10 내지 15 의 두께로 형성하여 광투광성을 갖는 전극으로 사용하거나, 두께를 약 50nm 이상의 두께로 형성하여 반사 전극으로 사용할 수 있다.
상기 제1 패시베이션층(241)은 산화규소(SiOx), 질화규소(SiNx) 및/또는 산질화규소(SiON)와 같은 무기 절연물을 포함할 수 있으며, 단일층 또는 다층으로 형성될 수 있다.
일 실시예에 있어서, 상기 제1 패시베이션층(241)은 화학기상증착법(CVD)에 의해 형성될 수 있다. 이때, 상기 제1 패시베이션층(241)을 형성하기 위한 상기 화학기상증착법(CVD)의 스텝 커버리지(step coverage)는 상기 제1 발광층(221) 및 상기 제1 상대전극(231)을 형성하기 위한 증착 공정의 스텝 커버리지 보다 크다. 따라서, 상기 제1 패시베이션층(241)은 상기 제1 포토레지스트 패턴(1210)의 상면, 상기 제1 상대전극(231)및 상기 연결전극(130)의 상면 뿐만 아니라, 상기 제1 포토레지스트 패턴(1210)의 단부의 경사면(도 1e의 1212), 상기 제1 포토레지스트 패턴(1210)의 상기 단부의 하면, 상기 제1 상부 리프트오프 패턴(1115)의 측면, 상기 제1 상부 리프트오프 패턴(1115)의 하면의 일부, 상기 제1 하부 리프트오프 패턴(1110)의 측면의 일부에까지 형성될 수 있다.
도 1d에는 상기 제1 패시베이션층(241)이 상기 제1 마스크층(1010)의 상면에만 형성되는 것으로 도시되어 있으나, 도 1e를 참조하면, 위세서 설명한 바와 같이 상기 제1 패시베이션층(241)은 상기 제1 마스크층(1010)의 측면의 일부 상에까지 증착되어 형성될 수 있다.
본 실시예에 따르면, 상기 제1 포토레지스트 패턴(1210), 상기 제1 상부 리프트오프 패턴(1115) 및 상기 제1 하부 리프트오프 패턴(1110)의 상기 단부에 이중의 언더컷 프로파일이 형성되므로, 상기 제1 패시베이션층(241)을 형성하기 위한 상기 화학기상증착법(CVD)의 스텝 커버리지(step coverage) 크더라도, 상기 제1 상부 리프트오프 패턴(1115)의 상기 하면의 일부 및 상기 제1 하부 리프트오프 패턴(1110)의 상기 측면의 일부 상에는 상기 제1 패시베이션층(241)이 형성되지 않는 개구 영역(OA)이 형성될 수 있다.
상기 제1 패시베이션층(241)의 단부는 순방향 테이퍼 형상을 가질 수 있다. 상기 제1 패시베이션층(241)은 후술할 공정에서 상기 제1 상대전극(231) 및 그 아래의 층들이 손상되는 것을 방지하기 위하여, 상기 제1 상대전극(231)의 폭 보다 더 큰 폭을 가질 수 있다.
도 1f를 참조하면, 이 후, 리프트 오프(lift-off) 공정을 통해 상기 제1 마스킹층(1010)을 제거할 수 있다. 일 실시예로, 상기 제1 상부 및 제1 하부 리프트오프 패턴(1115, 1110)이 불소계 물질인 경우, 스트리퍼(stripper)로 불소계 용매를 이용하여 상기 제1 상부 및 제1 하부 리프트오프 패턴(1115, 1110)을 제거할 수 있다. 상기 제1 상부 및 제1 하부 리프트오프 패턴(1115, 1110)이 제거되면서, 상기 제1 상부 리프트오프 패턴(1115) 상의 상기 제1 포토레지스트 패턴(1210), 상기 제1 포토레지스트 패턴(1210) 상에 적층된 상기 제1 발광층(221), 상기 제1 상대전극(231) 및 상기 제1 패시베이션층(241)이 함께 제거될 수 있다. 그리고, 상기 제1 화소영역(PA1)에는 섬형의 상기 제1 발광층(221), 상기 제1 상대전극(231) 및 상기 제1 패시베이션층(241)이 남는다.
한편, 상기 제1 상부 및 제1 하부 리프트오프 패턴(1115, 1110)의 구성 물질은 불소계 물질로 제한되지 않으므로, 상기 제1 상부 및 제1 하부 리프트오프 패턴(1115, 1110)의 구성 물질에 따라 적절한 스트리퍼를 사용하여, 상기 리프트 오프 공정이 진행될 수 있다.
또한, 상기 도 1e에서 설명한 바와 같이, 상기 제1 상부 및 제1 하부 리프트오프 패턴(1115, 1110)의 측면 및 하면에 형성되는 상기 개구 영역(OA)을 통해, 상기 스트리퍼가 상기 제1 상부 및 제1 하부 리프트오프 패턴(1115, 1110)을 용해 시킬 수 있으므로, 상기 리프트 오프 공정이 용이하게 진행될 수 있다.
상기 제1 패시베이션층(241)은 리프트 오프 시, 상기 제1 화소전극(211), 상기 제1 발광층(221) 및 상기 제1 상대전극(241)을 포함하는 제1 유기발광소자를 보호할 수 있다. 상기 제1 마스킹층(1010)의 리프트 오프 시, 불소계 용매에 포함된 물질이 상기 제1 유기발광소자로 침투하여 상기 제1 유기발광소자를 손상시키는 것을 방지할 수 있다.
도 1g를 참조하면, 제2 화소영역(PA2)에 대응하는 부분이 개방된 제2 마스킹층(1020)을 형성할 수 있다. 상기 제2 마스킹층(1020)은 제2 포토레지스트 패턴(1220) 및 상기 제2 포토레지스트 패턴(1220)과 상기 화소정의막(120) 사이의 제2 하부 리프트오프 패턴(1120) 및 제2 상부 리프트오프 패턴(1125)을 포함할 수 있다. 상기 제2 하부 리프트오프 패턴(1120), 상기 제2 상부 리프트오프 패턴(1125) 및 상기 제2 포토레지스트 패턴(1220)은, 각각 앞서 설명한 상기 제1 하부 리프트오프 패턴(1110), 상기 제1 상부 리프트오프 패턴(1115) 및 상기 제1 포토레지스트 패턴(1210)과 동일한 물질을 포함하며 동일한 공정에 의해 형성될 수 있다.
다음으로, 상기 제2 마스킹층(1020)이 형성된 상기 기판(100) 상에 순차적으로, 제2 발광층(222), 제2 상대전극(232), 및 제2 패시베이션층(242)을 형성할 수 있다.
상기 제2 발광층(222)과 상기 제2 상대전극(232)은 열 증착(thermal evaporation)법에 의해 형성될 수 있다. 상기 제2 발광층(222)과 상기 제2 상대전극(232)을 형성하기 위한 증착 물질들은, 상기 기판(100)에 수직인 방향 및 비스듬한 방향을 따라 상기 기판(100)을 향해 이동할 수 있다. 따라서, 상기 제2 발광층(222)의 단부 및 상기 제2 상대전극(232)의 단부는 상기 제2 상부 리프트오프 패턴(1125) 및 상기 제2 하부 리프트오프 패턴(1120)과 접촉하지 않은 채, 상기 제2 포토레지스트 패턴(1220)의 아래 공간으로 연장될 수 있다. 상기 증착 물질이 비스듬한 방향으로 증착되면서 상기 제2 발광층(222) 및 상기 제2 상대전극(232)의 단부들은 순방향 테이퍼 형상(forward taper shape)을 가질 수 있고, 상기 제2 발광층(222)의 폭 보다 더 큰 폭을 가지도록 상기 제2 상대전극(232)의 단부는 상기 제2 발광층(222)의 단부 보다 더 연장되어 상기 연결전극(130)과 접촉할 수 있다. 상기 제2 상대전극(232)은 상기 연결전극(130)의 상면과 직접 접촉하며, 상기 제2 상대전극(232)이 상기 연결전극(130)에 전기적으로 직접 연결될 수 있다.
상기 제2 발광층(222)은 상기 제1 색광과 다른 제2 색광을 방출하는 유기 발광층을 포함함할 수 있다. 상기 유기 발광층은 예컨대, 녹색의 빛을 방출하는 유기 발광층일 수 있다.
상기 제2 상대전극(232)은 투광성 전극 또는 반사전극일 수 있다. 상기 제2 상대전극(232)의 구체적인 구성 물질이나 제조 방법은 상기 제1 상대전극(231)의 구성물질이나 제조 방법과 실질적으로 동일하거 유사할 수 있다. 따라서 반복되는 설명은 생략한다.
상기 제2 패시베이션층(242)은 산화규소(SiOx), 질화규소(SiNx) 및/또는 산질화규소(SiON)와 같은 무기 절연물을 포함할 수 있으며, 단일층 또는 다층으로 형성될 수 있다.
일 실시예에 있어서, 상기 제2 패시베이션층(242)은 화학기상증착법(CVD)에 의해 형성될 수 있다. 이때, 상기 제2 패시베이션층(242)을 형성하기 위한 상기 화학기상증착법(CVD)의 스텝 커버리지(step coverage)는 상기 제2 발광층(222) 및 상기 제2 상대전극(232)을 형성하기 위한 증착 공정의 스텝 커버리지 보다 크다. 따라서, 상기 제2 패시베이션층(242)은 상기 제2 포토레지스트 패턴(1220)의 상면, 상기 제2 상대전극(232)및 상기 연결전극(130)의 상면 뿐만 아니라, 상기 제2 포토레지스트 패턴(1220)의 단부의 경사면, 상기 제2 포토레지스트 패턴(1220)의 상기 단부의 하면, 상기 제2 상부 리프트오프 패턴(1125)의 측면, 상기 제2 상부 리프트오프 패턴(1125)의 하면의 일부, 상기 제2 하부 리프트오프 패턴(1120)의 측면의 일부에까지 형성될 수 있다.
도 1g에는 상기 제2 패시베이션층(242)이 상기 제2 마스크층(1020)의 상면에만 형성되는 것으로 도시되어 있으나, 도 1e에서 상기 제1 패시베이션층(241)의 경우와 유사하게, 상기 제2 패시베이션층(242)은 상기 제2 마스크층(1020)의 측면의 일부 상에까지 증착되어 형성될 수 있다. 이에 대한 중복되는 자세한 설명은 생략한다.
상기 제2 패시베이션층(242)은 상기 제2 상대전극(232)의 폭 보다 더 큰 폭을 가지도록 형성되며, 따라서 후술할 공정에서 상기 제2 상대전극(232) 및 그 아래의 층들이 손상되는 것을 방지할 수 있다.
이 후, 리프트 오프 공정을 통해 상기 제2 마스킹층(1020)을 제거한다. 그리고, 상기 제2 화소영역(PA2)에는 섬형의 상기 제2 발광층(222), 상기 제2 상대전극(232) 및 상기 제2 패시베이션층(242)이 남는다. 상기 리프트 오프 공정은 상기 제1 마스킹층(1010)의 리프트 오프 공정과 실질적으로 동일하거나 유사하므로 반복되는 설명은 생략한다.
도 1h를 참조하면, 제3 화소영역(PA3)에 대응하는 부분이 개방된 제3마스킹층(1030)을 형성한다. 상기 제3 마스킹층(1030)은 제3 포토레지스트 패턴(1230) 및 상기 제3 포토레지스트 패턴(1230)과 상기 화소정의막(120) 사이의 제3 하부 리프트오프 패턴(1130) 및 제3 상부 리프트오프 패턴(1135)을 포함할 수 있다. 상기 제3 하부 리프트오프 패턴(1130), 상기 제3 상부 리프트오프 패턴(1135) 및 상기 제3 포토레지스트 패턴(1230)은, 각각 앞서 설명한 상기 제1 하부 리프트오프 패턴(1110), 상기 제1 상부 리프트오프 패턴(1115) 및 상기 제1 포토레지스트 패턴(1210)과 동일한 물질을 포함하며 동일한 공정에 의해 형성될 수 있다.
다음으로, 상기 제3 마스킹층(1030)이 형성된 상기 기판(100) 상에 순차적으로, 제3 발광층(223), 제3 상대전극(233), 및 제3 패시베이션층(243)을 형성할 수 있다.
상기 제3 발광층(223)과 상기 제3 상대전극(233)은 열 증착(thermal evaporation)법에 의해 형성될 수 있다. 상기 제3 발광층(223)과 상기 제3 상대전극(233)을 형성하기 위한 증착 물질들은, 상기 기판(100)에 수직인 방향 및 비스듬한 방향을 따라 상기 기판(100)을 향해 이동할 수 있다. 따라서, 상기 제3 발광층(223)의 단부 및 상기 제3 상대전극(233)의 단부는 상기 제3 상부 리프트오프 패턴(1135) 및 상기 제3 하부 리프트오프 패턴(1130)과 접촉하지 않은 채, 상기 제3 포토레지스트 패턴(1230)의 아래 공간으로 연장될 수 있다. 상기 증착 물질이 비스듬한 방향으로 증착되면서 상기 제3 발광층(223) 및 상기 제3 상대전극(233)의 단부들은 순방향 테이퍼 형상(forward taper shape)을 가질 수 있고, 상기 제3 발광층(223)의 폭 보다 더 큰 폭을 가지도록 상기 제3 상대전극(233)의 단부는 상기 제3 발광층(223)의 단부 보다 더 연장되어 상기 연결전극(130)과 접촉할 수 있다. 상기 제3 상대전극(233)은 상기 연결전극(130)의 상면과 직접 접촉하며, 상기 제3 상대전극(233)이 상기 연결전극(130)에 전기적으로 직접 연결될 수 있다.
상기 제3 발광층(223)은 상기 제1 색광 및 상기 제2 색광과 다른 제3 색광을 방출하는 유기 발광층을 포함할 수 있다. 상기 유기 발광층은 예컨대, 청색의 빛을 방출하는 유기 발광층일 수 있다.
상기 제3 상대전극(233)은 투광성 전극 또는 반사전극일 수 있다. 상기 제3 상대전극(233)의 구체적인 구성 물질이나 제조 방법은 상기 제1 상대전극(231)의 구성물질이나 제조 방법과 실질적으로 동일하거 유사할 수 있다. 따라서 반복되는 설명은 생략한다.
상기 제3 패시베이션층(243)은 산화규소(SiOx), 질화규소(SiNx) 및/또는 산질화규소(SiON)와 같은 무기 절연물을 포함할 수 있으며, 단일층 또는 다층으로 형성될 수 있다.
일 실시예에 있어서, 상기 제3 패시베이션층(243)은 화학기상증착법(CVD)에 의해 형성될 수 있다. 이때, 상기 제3 패시베이션층(243)을 형성하기 위한 상기 화학기상증착법(CVD)의 스텝 커버리지(step coverage)는 상기 제3 발광층(223) 및 상기 제3 상대전극(233)을 형성하기 위한 증착 공정의 스텝 커버리지 보다 크다. 따라서, 상기 제3 패시베이션층(243)은 상기 제3 포토레지스트 패턴(1230)의 상면, 상기 제3 상대전극(233)및 상기 연결전극(130)의 상면 뿐만 아니라, 상기 제3 포토레지스트 패턴(1230)의 단부의 경사면, 상기 제3 포토레지스트 패턴(1230)의 상기 단부의 하면, 상기 제3 상부 리프트오프 패턴(1135)의 측면, 상기 제3 상부 리프트오프 패턴(1135)의 하면의 일부, 상기 제3 하부 리프트오프 패턴(1130)의 측면의 일부에까지 형성될 수 있다.
도 1h에는 상기 제3 패시베이션층(243)이 상기 제3 마스크층(1030)의 상면에만 형성되는 것으로 도시되어 있으나, 도 1e에서 상기 제1 패시베이션층(241)의 경우와 유사하게, 상기 제3 패시베이션층(243)은 상기 제3 마스크층(1030)의 측면의 일부 상에까지 증착되어 형성될 수 있다. 이에 대한 중복되는 자세한 설명은 생략한다.
상기 제3 패시베이션층(243)은 상기 제3 상대전극(233)의 폭 보다 더 큰 폭을 가지도록 형성되며, 따라서 후술할 공정에서 상기 제3 상대전극(233) 및 그 아래의 층들이 손상되는 것을 방지할 수 있다.
도 1i를 참조하면, 리프트 오프 공정을 통해 상기 제3 마스킹층(1030)을 제거 한다. 그리고, 상기 제3 화소영역(PA3)에는 섬형의 상기 제3 발광층(223), 상기 제3 상대전극(233) 및 상기 제3 패시베이션층(243)이 남는다. 상기 리프트 오프 공정은 상기 제1 마스킹층(1010)의 리프트 오프 공정과 실질적으로 동일하거나 유사하므로 반복되는 설명은 생략한다.
이후, 상기 제조 방법은 밀봉 기판 또는 박막 봉지층(thin film encapsulation layer)을 형성하는 단계를 더 포함할 수 있다. 이에 따라 상기 표시 장치가 제조될 수 있다.
본 실시예에 있어서, 상기 제1 내지 제3 패시베이션층을 형성하기 위한 화학기상증착 공정의 스텝 커버리지, 상기 제1 내지 제3 하부 및 상부 리프트 오프층의 두께, 언더컷 프로파일의 크기 및 형상 등을 조절하여, 상기 개구 영역(도 1e의 OA 참조)을 충분히 확보할 수 있는 공정 조건을 설정할 수 있다.
이때, 일반적인 공정 조건에서, 상기 제1 하부 리프트오프 패턴의 두께와 상기 제1 상부 리프트오프 패턴의 두께의 합은 1.2um(마이크로미터) 이하 인 경우, 상기 개구 영역이 충분히 형성되는 것을 실험을 통해 확인하였다. 상기 제1 하부 리프트오프 패턴의 두께와 상기 제1 상부 리프트오프 패턴의 두께의 합이 1.2um(마이크로미터)를 넘어서는 경우, 상기 제1 하부 및 상부 리프트오프 패턴들의 측면상에 상기 제1 패시베이션층이 증착되어, 리프트 오프 공정이 용이하지 않을 수 있다.
도 2는 도 1a 내지 1i의 표시 장치의 제조 방법에 의해 제조된 표시 장치의 단면도이다. 도 3는 도 2의 IV부분의 확대 단면도이다.
도 2을 참조하면, 표시영역(DA)은 화소들, 예컨대 제1 내지 제3화소(P1, P2, P3)가 배치되는 제1 내지 제3 화소영역(PA1, PA2, PA3)을 포함하고, 이웃하는 화소영역들 사이의 비화소영역(NPA)을 포함한다. 본 명세서에서 상기 화소영역이라고 함은, 실제 빛이 방출되는 영역, 즉 발광영역에 대응한다.
상기 제1 내지 제3화소(P1, P2, P3)는 서로 다른 색상을 구현할 수 있다. 예컨대, 상기 제1 화소(P1)는 적색을, 상기 제2 화소(P2)는 녹색을, 상기 제3 화소(P3)는 청색을 구현할 수 있다. 다른 실시예로, 표시영역(DA)은 백색을 구현하는 제4 화소(미도시)를 더 포함할 수 있다.
상기 기판(100)상에는 화소회로(PC)를 포함하는 상기 회로소자층(110)이 구비된다. 상기 화소회로(PC)는 박막 트랜지스터 및 스토리지 커패시터를 포함한다. 상기 화소회로(PC)는 제1 내지 제3화소(P1, P2, P3) 마다 배치된다.
상기 제1 내지 제3 화소(P1, P2, P3) 각각은, 상기 화소회로(PC)에 전기적으로 연결된 제1 내지 제3 유기발광소자(OLED1, OLED2, OLED3)를 포함한다. 상기 제1 내지 제3 유기발광소자(OLED1, OLED2, OLED3)는 각각, 화소전극, 발광층, 및 상대전극을 포함한다.
상기 제1 유기발광소자(OLED1)는 제1 화소전극(211), 제1 발광층(221), 및 제1 상대전극(231)을 포함한다. 상기 제2 유기발광소자(OLED2)는 제2 화소전극(212), 제2 발광층(222), 및 제2 상대전극(232)을 포함한다. 상기 제3 유기발광소자(OLED3)는 제3 화소전극(213), 제3 발광층(223), 및 제3 상대전극(233)을 포함한다.
상기 제1 내지 제3 화소전극들(211, 212, 213)의 단부는 각각 상기 화소정의막(120)으로 덮여있어 제1 내지 제3상대전극(231, 232, 233)과의 거리를 증가시켜 전기적 단락을 방지할 수 있다. 상기 제1 내지 제3 화소전극들(211, 212, 213)의 상면은 상기 화소정의막(120)의 개구(OP1)를 통해 노출되며, 상기 개구(OP1)를 통해 제1 내지 제3 발광층(221, 222, 223)과 중첩할 수 있다.
상기 제1 내지 제3 화소전극들(211, 212, 213)은 제1 내지 제3화소영역(PA1, PA2, PA3)에 각각 대응하도록 배치된 섬형이며, 상기 회로소자층(110) 상에 상호 이격되도록 배치될 수 있다.
상기 제1 내지 제3 화소전극들(211, 212, 213)은 반사전극이거나, 투광성 전극일 수 있다.
상기 제1 내지 제3발광층(221, 222, 223)은 상기 제1 내지 제3화소영역(PA1, PA2, PA3)에 각각 대응하도록 배치된 섬형이며, 상호 이격되도록 배치된다. 제1 내지 제3발광층(221, 222, 223)은 상기 화소정의막(120)의 상기 개구(OP1)를 통해 각각 상기 제1 내지 제3 화소전극들(211, 212, 213) 상에 배치될 수 있다.
도 2 및 도 3을 참조하면, 상기 제1 발광층(221)은 유기 발광층(221b)을 포함한다. 상기 유기 발광층(221b)은 예컨대, 적색의 빛을 방출하는 유기 발광층일 수 있다. 상기 제1 발광층(221)은 상기 유기 발광층(221b)의 위 또는/및 아래에 배치된 제1 및 제2기능층(221a, 221c)을 더 포함할 수 있다. 제1기능층(221a)은 홀주입층(HIL) 및/또는 홀수송층(HTL)을 포함할 수 있으며, 제2기능층(221c)은 전자수송층(ETL) 및/또는 전자주입층(EIL)을 포함할 수 있다.
다시 도 2를 참조하면, 상기 제2 발광층(222)은 녹색의 빛을 방출하는 유기 발광층을 포함한다. 상기 제2 발광층(222)은 상기 유기 발광층의 위 또는/및 아래에 배치된 기능층들, 예컨대 홀주입층, 홀수송층, 전자수송층, 및/또는 전자주입층을 더 포함할 수 있다. 상기 제3 발광층(223)은 청색의 빛을 방출하는 유기 발광층을 포함한다. 상기 제3 발광층(223)은 상기 유기 발광층의 위 또는/및 아래에 배치된 기능층들, 예컨대 홀주입층, 홀수송층, 전자수송층, 및/또는 전자주입층을 더 포함할 수 있다.
상기 제1 내지 제3발광층(221, 222, 223)의 두께는 서로 다를 수 있다. 상기 제1 내지 제3발광층(221, 222, 223)은 앞에서 설명한 공정을 통해 서로 독립적으로/개별적으로 패터닝되므로, 상기 제1 내지 제3발광층(221, 222, 223)의 기능층의 물질, 두께 등은 서로 다를 수 있다.
상기 제1 내지 제3 상대전극(231, 232, 233)은 상기 제1 내지 제3화소영역(PA1, PA2, PA3)에 각각 대응하도록 배치된 섬형이며, 상호 이격되도록 배치된다. 상기 제1 내지 제3상대전극(231, 232, 233)은 각각 제1 내지 제3발광층(221, 222, 223) 상에 배치된다.
상기 제1 내지 제3상대전극(231, 232, 233) 각각의 폭(w21, w22, w23)은, 상기 제1 내지 제3 발광층(221, 222, 223) 각각의 폭(w11, w12, w13)보다 클 수 있다. 상기 제1 내지 제3 상대전극(231, 232, 233) 각각의 단부는, 상기 제1 내지 제3발광층(221, 222, 223) 각각 보다 상기 연결전극(130)을 향해 더 연장되어 상기 연결전극(130)과 접촉할 수 있다.
상기 제1 내지 제3상대전극(231, 232, 233)은 투광성 전극 또는 반사전극일 수 있다.
상기 제1 내지 제3 상대전극(231, 232, 233)은 각각 제1 내지 제3 패시베이션층(241, 242, 243)으로 덮일 수 있다. 상기 제1 내지 제3 패시베이션층(241, 242, 243)은 제조 공정 중 상기 제1 내지 제3상대전극(231, 232, 233) 및 그 아래의 층들이 손상되는 것을 방지할 수 있다. 상기 제1 내지 제3 패시베이션층(241, 242, 243) 각각의 폭(w31, w32, w33)은, 상기 제1 내지 제3 상대전극(231, 232, 233) 각각의 폭(w21, w22, w23) 보다 크다. 예컨대, 상기 제1 내지 제3패시베이션층(241, 242, 243) 각각의 단부는 상기 제1 내지 제3 발광층(221, 222, 223) 각각 보다 상기 연결전극(130)을 향해 더 연장되어 상기 연결전극(130)과 접촉할 수 있다.
상호 이격된 섬형의 상기 제1 내지 제3 상대전극(231, 232, 233)은 상기 연결전극(130)을 통해 서로 전기적으로 연결될 수 있으며, 공통전원선과 연결되어 공통전압(ELVSS)을 제공받을 수 있다.
상기 연결전극(130)은 비화소영역(NPA)에 대응하여 배치된다. 상기 연결전극(130)은 상기 화소정의막(120) 상에 배치되며, 상기 화소정의막(120)과 직접 접촉할 수 있다. 상기 연결전극(130)은 도전성 물질, 예컨대 금속, 또는 투명 도전성 산화물(TCO) 등을 포함할 수 있으며, 단일 층 또는 다층일 수 있다.
도 2의 확대된 부분을 참조하면, 상기 제1 상대전극(231)은 상기 연결전극(130) 상으로 연장되고, 일부(예컨대, 단부)가 중첩된 상태에서 상기 연결전극(130)의 상면과 직접 접촉할 수 있다. 마찬가지로, 상기 제2 및 제3 상대전극(232, 233) 각각은, 상기 연결전극(130) 상으로 연장되고, 일부(예컨대, 단부)가 중첩된 상태에서 상기 연결전극(130)의 상면과 직접 접촉할 수 있다. 이와 같이, 상기 연결전극(130)은 상기 제1 내지 제3 상대전극(231, 232, 233)과 직접 접촉할 수 있다.
도 4는 도 2의 표시 장치를 K방향에서 바라본 평면도이다. 도 4는 설명의 편의를 위하여, 도 2의 표시 장치 중 상기 화소정의막(120), 상기 연결전극(130), 상기 제1 내지 제3 상대전극(231, 232, 233)만을 발췌하여 도시한다.
도 4를 참조하면, 일부 실시예에서, 상기 연결전극(130)은 상기 비화소영역(NPA) 상에서 그물 형태를 갖도록 배치될 수 있다. 상기 연결전극(130)은 상기 비화소영역(NPA)의 상기 화소정의막(120) 상에 배치되되, 상기 제1 내지 제3 화소영역(PA1, PA2, PA3) 각각에 배치된 상기 1 내지 제3 상대전극(231, 232, 233)과 일부 중첩하면서 직접 접촉할 수 있다.
한편, 상기 연결전극(130)은 상기 비화소영역(NPA)에서 상기 화소정의막(120) 상에 배치되며, 상기 제1 내지 제3 상대전극(231, 232, 233)과 일부 중첩하면서 직접 접촉하면 족할 뿐, 상기 연결전극(130)의 패턴은 도 4의 그물 형태뿐만 아니라, 스트라이프 형태 등, 다양한 형태로 패터닝될 수 있다.
도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다. 상기 제조 방법은 언더컷 프로파일이 형성되는 제1 마스킹층의 위치를 제외하고 도 1a 내지 도 1g의 제조 방법과 실질적으로 동일하다. 따라서 반복되는 설명은 생략한다.
도 5a 및 도 5b를 참조하면, 기판(100) 상에 화소회로(PC)를 포함하는 회로소자층(110), 제1 내지 제3 화소영역(PA1, PA2, PA3)에 각각 대응하는 제1 내지 제3 화소전극들(211, 212, 213)을 형성할 수 있다. 상기 제1 내지 제3 화소전극들(211, 212, 213) 각각을 노출하는 개구(OP1)를 갖는 화소정의막(120)을 형성할 수 있다. 비화소영역(NPA)에 상기 화소 정의막(120) 상에 연결전극(130)을 형성할 수 있다.
도 5c를 참조하면, 상기 제1 화소영역(PA1)에 대응하는 부분이 개방된 제1 마스킹층(1010)을 형성한다. 상기 제1 마스킹층(1010)은 제1 포토레지스트 패턴(1210) 및 상기 제1 포토레지스트 패턴(1210)과 상기 화소정의막(120) 사이의 제1 하부 리프트오프 패턴(1110) 및 제1 상부 리프트오프 패턴(1115)을 포함할 수 있다.
도 5d 및 5e를 참조하면, 상기 제1 마스킹층(1010)이 형성된 상기 기판(100) 상에 순차적으로, 제1 발광층(221), 제1 상대전극(231), 및 제1 패시베이션층(241)을 형성할 수 있다. 여기서, 상기 도 5e는 상기 도 5d의 상기 제1 마스킹층(1010)의 단부를 확대한 부분 확대도로, 상기 제1 패시베이션층(241)의 형상을 보다 상세히 나타내고 있다.
상기 제1 발광층(221)과 상기 제1 상대전극(231)은 열 증착(thermal evaporation)법에 의해 형성될 수 있다.
상기 제1 패시베이션층(241)은 산화규소(SiOx), 질화규소(SiNx) 및/또는 산질화규소(SiON)와 같은 무기 절연물을 포함할 수 있으며, 단일층 또는 다층으로 형성될 수 있다.
일 실시예에 있어서, 상기 제1 패시베이션층(241)은 화학기상증착법(CVD)에 의해 형성될 수 있다.
이때, 상기 제1 마스킹층(1010)의 상기 제1 하부 리프트오프 패턴(1105)의 끝단, 즉 측면은 상기 화소 정의막(120)의 제1 높이(h1)을 갖는 가장 높은 부분과 이격되어, 상기 제1 높이(h1) 보다 Δh 만큼 낮은 제2 높이(h2)를 갖는 부분에 형성될 수 있다. 따라서, 상기 제1 상부 리프트오프 패턴(1115)의 끝단부에서, 상기 제1 상부 리프트오프 패턴(1115)과 상기 기판(100) 상의 구성과의 제1 이격 거리(t1)는 상기 제1 하부 리프트오프패턴(1110)의 측면에 인접한 상기 제1 상부 리프트오프 패턴(1115)과 상기 기판(100) 상의 구성과의 제2 이격 거리(t2) 보다 작을 수 있다.
이에 따라 상기 제1 패시베이션층(241)을 형성할 때, 상기 제1 상부 리프트오프 패턴(1115)의 하면 및 상기 제1 하부 리프트오프 패턴(1110)의 측면 상에 상기 제1 패시베이션층(241)을 이루는 증착 물질이 증착되기 어려우며, 따라서, 상기 제1 패시베이션층(241)이 형성되지 않는 개구 영역(OA)을 도 1e의 경우보다 더 충분히 확보할 수 있다.
이후, 도 1a 내지 도 1i의 표시장치의 제조 방법과 유사한 공정들을 통해, 상기 표시 장치를 제조할 수 있다. 이에 대한 중복되는 설명은 생략한다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법의 제1 마스킹층을 형성하는 단계를 자세히 설명하기 위한 단면도들이다.
도 6a를 참조하면, 화소회로를 포함하는 회로소자층(110), 제1 화소전극(211), 화소정의막(120) 및 연결전극(130)이 형성된 기판 상에, 제1 하부 리프트오프층(1110a)을 형성할 수 있다. 상기 제1 하부 리프트오프층(1110a) 상에 제1 상부 리프트오프층(1115a)을 형성할 수 있다. 상기 제1 상부 리프트오프층(1115a) 상에 제1 포토레지스트층(1210a)을 형성할 수 있다.
이후, 상기 제1 포토레지스트층(1210a)을 마스크(MSK)를 이용하여 노광한다. 상기 마스크(MSK)는 제1 발광층 및 제1 상대전극이 형성될 영역에 대응하여 광을 투과시키는 개구(OP)를 가질 수 있다.
도 6b를 참조하면, 상기 제1 포토레지스트층(1210a)을 현상(develop)하여, 제1 포토레지스트 패턴(1210)을 형성할 수 있다. 노광 및 현상되어 패터닝된 상기 제1 포토레지스트 패턴(1210)은 상기 제1 발광층 및 상기 제1 상대전극이 형성될 영역에 대응하는 부분이 제거되고, 나머지 부분은 잔존한다.
도 6c를 참조하면, 상기 제1 포토레지스트 패턴(1210)을 식각 장벽으로 이용하여, 상기 제1 상부 리프트오프층(1115a) 및 상기 제1 하부 리프트오프층(1110a)을 식각(etching)하여 제1 상부 리프트오프 패턴(1115) 및 제1 하부 리프트오프 패턴(1110)을 형성할 수 있다. 이때, 습식 식각이 이용될 수 있으며, 상기 제1 하부 리프트오프층(1110a)의 식각 선택비가 상기 제1 상부 리프트오프층(1115a)의 식각 선택비 보다 높도록, 상기 제1 하부 리프트오프층(1110a) 및 상기 제1 상부 리프트오프층(1115a)의 구성 물질을 조성할 수 있다. 이에 따라, 동일한 식각액을 이용하여 상기 제1 하부 리프트오프층(1110a) 및 상기 제1 상부 리프트오프층(1115a)을 식각할 수 있으며, 상기 식각 선택비의 차이에 의해, 상기 제1 상부 리프트오프 패턴(1115)의 제1 보조개구영역(AOR1)보다 큰 제2 보조개구영역(AOR2)을 갖는 제1 하부 리프트오프 패턴(1110)을 한번의 식각 공정으로 용이하게 형성할 수 있다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법의 제1 마스킹층을 형성하는 단계를 자세히 설명하기 위한 단면도들이다. 상기 제조 방법은 제1 포토레지스트층(1210a), 제1 상부 리프트오프층(1115a) 및 제1 하부 리프트오프층(1110a)를 한번의 공정으로 패터닝하는 것을 제외하고, 도 6a 내지 6c의 제1 마스킹층을 형성하는 단계와 실질적으로 동일하다. 따라서 반복되는 설명은 생략한다.
도 7a를 참조하면, 화소회로를 포함하는 회로소자층(110), 제1 화소전극(211), 화소정의막(120) 및 연결전극(130)이 형성된 기판 상에, 상기 제1 하부 리프트오프층(1110a), 상기 제1 상부 리프트오프층(1115a) 및 상기 제1 포토레지스트층(1210a)을 순차적으로 형성할 수 있다.
이후, 상기 제1 포토레지스트층(1210a)을 마스크(MSK)를 이용하여 노광한다. 상기 마스크(MSK)는 제1 발광층 및 제1 상대전극이 형성될 영역에 대응하여 광을 투과시키는 개구(OP)를 가질 수 있다.
도 7b를 참조하면, 상기 제1 포토레지스트층(1210a)의 현상 및 상기 제1 상부 및 제1 하부 리프트오프층(1115a, 1110a)의 식각이 동시에 이루어져, 제1 포토레지스트 패턴(1210), 제1 상부 리프트오프 패턴(1115) 및 제1 하부 리프트오프 패턴(1110)을 형성할 수 있다. 이때 사용되는 현상 및 식각액은 노광된 상기 제1 포토레지스트층(1210a)을 현상함과 동시에, 상기 제1 상부 및 제1 하부 리프트오프층(1115a, 1110a)을 식각할 수 있다. 이때, 상기 제1 하부 리프트오프층(1110a)의 식각 선택비가 상기 제1 상부 리프트오프층(1115a)보다 높도록, 상기 제1 하부 리프트오프층(1110a) 및 상기 제1 상부 리프트오프층(1115a)의 구성 물질을 조성할 수 있다.
도 8a 및 도 8d는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법의 제1 마스킹층을 형성하는 단계를 자세히 설명하기 위한 단면도들이다. 상기 제조 방법은 제1 상부 리프트오프층(1115a) 및 제1 하부 리프트오프층(1110a)을 별개의 공정으로 패터닝하는 것을 제외하고, 도 6a 내지 6c의 제1 마스킹층을 형성하는 단계와 실질적으로 동일하다. 따라서 반복되는 설명은 생략한다.
도 8a를 참조하면, 화소회로를 포함하는 회로소자층(110), 제1 화소전극(211), 화소정의막(120) 및 연결전극(130)이 형성된 기판 상에, 상기 제1 하부 리프트오프층(1110a), 상기 제1 상부 리프트오프층(1115a) 및 상기 제1 포토레지스트층(1210a)을 순차적으로 형성할 수 있다. 이때, 상기 제1 하부 리프트오프층(1110a) 및 상기 제1 상부 리프트오프층(1115a)은 서로 다른 식각액에 식각되는 서로 다른 물질을 포함할 수 있다.
이후, 상기 제1 포토레지스트층(1210a)을 마스크(MSK)를 이용하여 노광한다. 상기 마스크(MSK)는 제1 발광층 및 제1 상대전극이 형성될 영역에 대응하여 광을 투과시키는 개구(OP)를 가질 수 있다.
도 8b를 참조하면, 상기 제1 포토레지스트층(1210a)을 현상(develop)하여, 제1 포토레지스트 패턴(1210)을 형성할 수 있다.
도 8c를 참조하면, 상기 제1 포토레지스트 패턴(1210)을 식각 장벽으로 이용하여, 상기 제1 상부 리프트오프층(1115a)을 식각(etching)하여 제1 상부 리프트오프 패턴(1115)을 형성할 수 있다. 이때, 습식 식각이 이용될 수 있으며, 상기 제1 상부 리프트오프층(1115a) 만 식각하고, 상기 제1 하부 리프트오프층(1110a)은 식각하지 못하는 식각액이 사용될 수 있다.
도 8d를 참조하면, 상기 제1 포토레지스트 패턴(1210) 및 상기 제1 상부 리프트오프 패턴(1115)을 식각 장벽으로 이용하여, 상기 제1 하부 리프트오프층(1110a)을 식각(etching)하여 제1 하부 리프트오프 패턴(1110)을 형성할 수 있다. 이때, 습식 식각이 이용될 수 있으며, 상기 제1 하부 리프트오프층(1110a) 만 식각하고, 상기 제1 상부 리프트오프 패턴(1115)은 식각하지 못하는 식각액이 사용될 수 있다.
본 발명의 실시예들에 따르면, 표시 장치의 제조 방법은 제1 화소전극이 형성된 기판 상에, 제1 하부 리프트오프층, 제1 상부 리프트오프층 및 제1 포토레지스트층을 형성하는 단계, 상기 제1 포토레지스트층, 상기 제1 상부 리프트오프층 및 상기 제1 하부 리프트오프층을 부분적으로 제거하여, 상기 제1 화소전극을 노출하는 제1 포토레지스트 패턴, 제1 상부 리프트오프 패턴 및 제1 하부 리프트오프 패턴을 포함하는 제1 마스킹층을 형성하는 단계, 상기 제1 마스킹층을 이용하여, 상기 제1 화소전극 상에 제1 발광층 및 제1 상대전극을 형성하는 단계, 상기 제1 상대전극 상에 제1 패시베이션층을 형성하는 단계, 및 상기 제1 마스킹층을 제거하는 단계를 포함한다. 상기 제1 마스킹층에는 언더컷 프로파일이 형성되며, 상기 제1 마스킹층을 제거하는 리프트 오프(lift-off) 공정은 스트리퍼에 의해 상기 제1 마스킹층의 상기 제1 하부 및 제1 상부 리프트오프 패턴들을 용해시킴으로써 이루어진다. 이때, 상기 제1 마스킹층의 표면 상에 상기 제1 패시베이션층이 형성되지 않은 영역인 개구 영역을 통해, 상기 스트리퍼가 상기 제1 상부 및 제1 하부 리프트오프 패턴을 용해 시킬 수 있으므로, 상기 리프트 오프 공정이 용이하게 진행될 수 있다.
본 발명은 표시 장치 및 이를 포함하는 다양한 전자 기기들의 제조에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰, 스마트폰, 비디오폰, 스마트패드, 스마트 워치, 태블릿 PC, 차량용 네비게이션, 텔레비전, 컴퓨터 모니터, 노트북, 헤드 마운트 디스플레이 등의 제조에 적용될 수 있다.
이상에서는 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
<부호의 설명>
100: 기판 110: 회로소자층
120: 화소정의막 130: 연결전극
221: 제1 화소전극 231: 제1 발광층
241: 제1 패시베이션층 1010: 제1 마스킹층
1110: 제1 하부 리프트오프 패턴 1115: 제1 상부 리프트오프 패턴
1210: 제1 포토레지스트 패턴

Claims (20)

  1. 제1 화소전극이 형성된 기판 상에, 제1 하부 리프트오프층, 제1 상부 리프트오프층 및 제1 포토레지스트층을 형성하는 단계;
    상기 제1 포토레지스트층, 상기 제1 상부 리프트오프층 및 상기 제1 하부 리프트오프층을 부분적으로 제거하여, 상기 제1 화소전극을 노출하는 제1 포토레지스트 패턴, 제1 상부 리프트오프 패턴 및 제1 하부 리프트오프 패턴을 포함하는 제1 마스킹층을 형성하는 단계;
    상기 제1 마스킹층을 이용하여, 상기 제1 화소전극 상에 제1 발광층 및 제1 상대전극을 형성하는 단계;
    상기 제1 상대전극 상에 제1 패시베이션층을 형성하는 단계; 및
    상기 제1 마스킹층을 제거하는 단계를 포함하는 표시 장치의 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 마스킹층을 형성하는 단계에서,
    상기 제1 포토레지스트 패턴과 상기 제1 상부 리프트오프 패턴의 끝단부에 언더컷(under-cut) 프로파일이 형성되고,
    상기 제1 상부 리프트오프 패턴과 제1 하부 리프트오프 패턴 사이에는 언더컷 프로파일이 형성되어, 상기 제1 마스킹층에 이중의 언더컷 프로파일이 형성되는 것을 특징으로 하는 표시 장치의 제조 방법.
  3. 제2 항에 있어서,
    상기 제1 패시베이션층을 형성하는 단계에서,
    상기 제1 패시베이션층은 상기 제1 상대전극 및 상기 제1 마스킹층 상에 형성되며,
    상기 제1 패시베이션층이 상기 제1 상부 리프트오프 패턴의 하면의 일부를 노출하는 개구 영역이 형성되는 것을 특징으로 하는 표시 장치의 제조 방법.
  4. 제1 항에 있어서,
    상기 제1 화소전극이 형성된 상기 기판은,
    상기 화소 전극과 상기 기판 사이에 배치되어, 화소회로를 포함하는 회로소자층;
    상기 회로 소자층 상에 배치되고, 상기 제1 화소전극을 노출하는 개구를 갖는 화소정의막; 및
    상기 화소정의막 상에 배치되는 연결전극을 더 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  5. 제4 항에 있어서,
    상기 제1 상부 리프트오프 패턴의 끝단부에서, 상기 제1 상부 리프트오프 패턴과 상기 연결전극과의 제1 이격 거리는 상기 제1 하부 리프트오프패턴의 측면에 인접한 상기 제1 상부 리프트오프 패턴과 상기 연결전극과의 제2 이격 거리 보다 작은 것을 특징으로 하는 표시 장치의 제조 방법.
  6. 제4 항에 있어서,
    상기 제1 발광층, 상기 제1 상대전극의 단부는 각각 순방향 테이퍼 형상을 갖고,
    상기 제1 상대전극의 단부는 상기 제1 발광층의 단부 보다 더 연장되어 상기 연결전극과 접촉하는 것을 특징으로 하는 표시 장치의 제조 방법.
  7. 제1 항에 있어서,
    상기 제1 마스킹층을 제거하는 단계에서는,
    스트리퍼(stripper)를 이용하여 상기 제1 상부 및 제1 하부 리프트오프 패턴을 제거하여,
    섬형의 상기 제1 발광층, 상기 제1 상대전극 및 상기 제1 패시베이션층이 남아, 상기 제1 화소전극, 상기 제1 발광층, 및 상기 제1 상대전극을 포함하는 제1 유기발광소자를 형성하는 것을 특징으로 하는 표시 장치의 제조 방법.
  8. 제1 항에 있어서,
    제2 화소전극을 더 포함하고, 상기 제1 패시베이션층이 형성된 상기 기판 상에 제2 하부 리프트오프층, 제2 상부 리프트오프층 및 제2 포토레지스트층을 형성하는 단계;
    상기 제2 포토레지스트층, 상기 제2 상부 리프트오프층 및 상기 제2 하부 리프트오프층을 부분적으로 제거하여, 상기 제2 화소전극을 노출하는 제2 포토레지스트 패턴, 제2 상부 리프트오프 패턴 및 제2 하부 리프트오프 패턴을 포함하는 제2 마스킹층을 형성하는 단계;
    상기 제2 마스킹층을 이용하여, 상기 제2 화소전극 상에 제2 발광층 및 제2 상대전극을 형성하는 단계;
    상기 제2 상대전극 상에 제2 패시베이션층을 형성하는 단계; 및
    상기 제2 마스킹층을 제거하는 단계를 더 포함하고,
    상기 제1 발광층은 제1 색광을 방출하는 유기 발광층을 포함하고, 상기 제2 발광층은 상기 제1 색광과 다른 제2 색광을 방출하는 유기 발광층을 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  9. 제8 항에 있어서,
    상기 제1 화소전극이 형성된 상기 기판은,
    상기 화소 전극과 상기 기판 사이에 배치되어, 화소회로를 포함하는 회로소자층;
    상기 회로 소자층 상에 배치되고, 상기 제1 화소전극을 노출하는 개구를 갖는 화소정의막; 및
    상기 화소정의막 상에 배치되는 연결전극을 더 포함하고,
    상기 제1 상대전극 및 상기 제2 상대전극은 상기 연결전극과 전기적으로 연결되는 것을 특징으로 하는 표시 장치의 제조 방법.
  10. 제1 항에 있어서,
    상기 제1 마스킹층을 형성하는 단계는,
    상기 제1 포토레지스트층을 노광 및 현상하여 상기 제1 포토레지스트 패턴을 형성하는 단계; 및
    상기 제1 포토레지스트 패턴을 식각 장벽으로 이용하여, 상기 제1 상부 리프트오프층 및 상기 제1 하부 리프트오프층을 동일 식각액을 이용하여 식각하여, 상기 제1 상부 리프트오프 패턴 및 상기 제1 하부 리프트오프 패턴을 형성하는 단계를 포함하고,
    상기 식각액에 대해, 상기 제1 하부 리프트오프층의 식각 선택비가 상기 제1 상부 리프트오프층의 식각 선택비보다 높은 것을 특징으로 하는 표시 장치의 제조 방법.
  11. 제1 항에 있어서,
    상기 제1 마스킹층을 형성하는 단계는,
    상기 제1 포토레지스트층을 노광 및 현상하여 상기 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 식각 장벽으로 이용하여, 상기 제1 상부 리프트오프층을 식각하여, 상기 제1 상부 리프트오프 패턴을 형성하는 단계; 및
    상기 제1 포토레지스트 패턴 및 상기 제1 상부 리프트오프 패턴을 식각 장벽으로 하여, 상기 제1 하부 리프트오프층을 식각하여 상기 제1 하부 리프트오프 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  12. 제1 항에 있어서,
    상기 제1 마스킹층을 형성하는 단계는,
    상기 제1 포토레지스트층을 노광하는 단계; 및
    현상 및 식각액을 이용하여, 상기 제1 포토레지스트층을 현상함과 동시에 상기 제1 상부 리프트오프층 및 상기 제1 하부 리프트오프층을 식각하여, 상기 제1 포토레지스트 패턴, 상기 제1 상부 리프트오프 패턴 및 상기 제1 하부 리프트오프 패턴을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  13. 제1 항에 있어서,
    상기 제1 발광층 및 제1 상대전극은 증착법을 통해 형성되고,
    상기 제1 패시베이션층은 화학기상증착법을 통해 형성되며,
    상기 제1 패시베이션층을 형성하기 위한 상기 화학기상증착법의 스텝 커버리지(step coverage)가 상기 제1 발광층 및 제1 상대전극을 형성하기 위한 증착법의 스텝 커버리지 보다 큰 것을 특징으로 하는 표시 장치의 제조 방법.
  14. 제13 항에 있어서,
    상기 제1 패시베이션층은 무기 절연물을 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  15. 제14 항에 있어서,
    상기 제1 하부 리프트오프 패턴의 두께와 상기 제1 상부 리프트오프 패턴의 두께의 합은 1.2 um(마이크로미터) 이하인 것을 특징으로 하는 표시 장치의 제조 방법.
  16. 기판 상에 제1 하부 리프트오프 패턴 및 제1 상부 리프트오프 패턴을 포함하는 제1 마스킹층을 형성하는 단계;
    상기 제1 마스킹층을 이용하여 제1 발광층 및 제1 패시베이션층을 형성하는 단계;
    상기 제1 마스킹층을 리프트 오프 공정을 이용하여 제거하는 단계;
    상기 제1 발광층 및 상기 제1 패시베이션층이 형성된 상기 기판 상에, 제2 하부 리프트오프 패턴 및 제2 상부 리프트오프 패턴을 포함하는 제2 마스킹층을 형성하는 단계;
    상기 제3 마스킹층을 이용하여 제2 발광층 및 제2 패시베이션층을 형성하는 단계; 및
    상기 제2 마스킹층을 리프트 오프 공정을 이용하여 제거하는 단계를 포함하는 표시 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 제1 상부 리프트오프 패턴과 제1 하부 리프트오프 패턴 사이에는 언더컷 프로파일이 형성되는 것을 특징으로 하는 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 제1 마스킹층은 상기 제1 상부 리프트오프 패턴 상에 배치되는 제1 포토레지스트 패턴을 더 포함하고,
    상기 제1 포토레지스트 패턴과 상기 제1 상부 리프트오프 패턴의 끝단부에 언더컷(under-cut) 프로파일이 형성되어, 상기 제1 마스킹층에 이중의 언더컷 프로파일이 형성되는 것을 특징으로 하는 표시 장치의 제조 방법.
  19. 제17 항에 있어서,
    동일한 식각액에 대해, 상기 제1 하부 리프트오프 패턴의 식각 선택비가 상기 제1 상부 리프트오프 패턴의 식각 선택비보다 높은 것을 특징으로 하는 표시 장치의 제조 방법.
  20. 제17 항에 있어서,
    상기 제1 마스킹층을 형성하는 단계는,
    제1 하부 리프트오프층, 제1 상부 리프트오프층 및 제1 포토레지스트층을 형성하는 단계;
    상기 제1 포토레지스트층을 노광 및 현상하여 상기 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 식각 장벽으로 이용하여, 상기 제1 상부 리프트오프층을 식각하여, 상기 제1 상부 리프트오프 패턴을 형성하는 단계; 및
    상기 제1 포토레지스트 패턴 및 상기 제1 상부 리프트오프 패턴을 식각 장벽으로 하여, 상기 제1 하부 리프트오프층을 식각하여 상기 제1 하부 리프트오프 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
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