WO2020040384A1 - 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치 - Google Patents

발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치 Download PDF

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김대현
김명희
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유제원
이신흥
이희근
임백현
조현민
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Definitions

  • Embodiments of the present invention relate to a light emitting device, a manufacturing method thereof, and a display device having the same.
  • a light emitting device for arranging ultra-small light emitting devices having a size as small as a micro scale or a nano scale in each light emitting area and constituting a light source has been developed.
  • Such a light emitting device may be used as a light source of various electronic devices such as a display device or a lighting device.
  • An object of the present invention is to provide a light emitting device including a plurality of light emitting elements, a manufacturing method thereof, and a display device having the same.
  • a light emitting device a substrate; First and second electrodes spaced apart from each other on the substrate; A groove disposed on the substrate on which the first and second electrodes are formed, the groove extending in a first direction crossing the first and second electrodes, and exposing a region of the first and second electrodes, respectively.
  • An insulating film including first and second contact portions; A plurality of light emitting devices disposed on the groove so as to be positioned between the first and second electrodes, the light emitting devices including first and second ends electrically connected to the first and second electrodes, respectively; A first contact electrode electrically connected to the light emitting elements at the first end and electrically connected to the first electrode at the first contact portion; And a second contact electrode electrically connected to the light emitting elements at the second end and electrically connected to the second electrode at the second contact portion.
  • each of the light emitting devices may be a rod-shaped light emitting diode having a length extending in the first direction.
  • the groove may have a width greater than a diameter or width of each of the light emitting devices.
  • the light emitting devices may have a size of nanoscale to microscale.
  • the first and second electrodes may be disposed to face each other in at least one region on the substrate, and may extend in a second direction in which each crosses the first direction.
  • the insulating layer may include at least one organic insulating layer including a polymer material.
  • the insulating layer may further include at least one layer of an inorganic insulating layer disposed between the substrate and the organic insulating layer.
  • the light emitting device may include a plurality of grooves arranged along a second direction crossing the first direction.
  • the light emitting device may include: a first partition wall disposed between the substrate and the first electrode; And a second partition wall disposed between the substrate and the second electrode.
  • the light emitting device may further include a first insulating pattern disposed on one region of the light emitting devices to be positioned between the first contact electrode and the second contact electrode.
  • the light emitting device may further include a first insulating pattern and a second insulating pattern covering an upper portion of the first contact electrode.
  • one end of the second contact electrode may be positioned on one end of the second insulating pattern adjacent to the second end.
  • a method of manufacturing a light emitting device includes: forming first and second partition walls on a substrate to be spaced apart from each other; Forming first and second electrodes on the first and second partition walls, respectively; Forming at least one insulating film on the substrate on which the first and second electrodes are formed; Forming at least one groove on a surface of the insulating film to intersect the first and second electrodes; Supplying a plurality of light emitting devices on the insulating film including the grooves, and forming an electric field between the first and second electrodes to align the light emitting devices; Etching the insulating film to expose one region of the first and second electrodes to form first and second contact portions; Forming a first contact electrode on a region of the substrate including the first ends of the light emitting elements and the first contact portion; And forming a second contact electrode on a region of the substrate including the second ends of the light emitting elements and the second contact portion.
  • the forming of the at least one insulating layer may include forming an inorganic insulating layer on the substrate on which the first and second electrodes are formed; And forming an organic insulating layer on the inorganic insulating layer.
  • the forming of the at least one groove may include arranging a rubbing device on the organic insulating layer to be in contact with the organic insulating layer; And pressing the organic insulating layer while moving at least one of the substrate and the rubbing device along a direction crossing the first and second electrodes.
  • the forming of the at least one groove may include disposing a rubbing device on the organic insulating layer; And pressing the organic insulating layer at predetermined intervals to form a plurality of grooves on the surface of the organic insulating layer.
  • the forming of the first and second contacts may include forming a first insulating pattern on one region of the light emitting devices to expose the first and second ends of the light emitting devices. Etching the organic insulating layer on one region of the second electrode; And etching the inorganic insulating layer to expose one region of the first and second electrodes.
  • the forming of the first contact electrode and the second contact electrode may include contacting one region of the light emitting elements and the first region of the light emitting elements to contact the first end of the light emitting elements and one region of the first electrode. Forming the first contact electrode on a first contact portion; Forming a second insulating pattern on the first contact electrode; And forming the second contact electrode on one region of the light emitting elements and the second contact portion to be in contact with a second end of the light emitting elements and a region of the second electrode.
  • the arranging the light emitting devices may include applying a solution in which the plurality of light emitting devices are dispersed on the substrate by using an inkjet printing method or a slit coating method.
  • a display device a substrate including a display area; And pixels disposed in the display area.
  • the pixel may include first and second electrodes spaced apart from each other on the substrate; A groove disposed on the substrate on which the first and second electrodes are formed, the groove extending in a first direction crossing the first and second electrodes, and exposing a region of the first and second electrodes, respectively.
  • An insulating film including first and second contact portions; A plurality of light emitting devices disposed on the groove so as to be positioned between the first and second electrodes, the light emitting devices including first and second ends electrically connected to the first and second electrodes, respectively; A first contact electrode electrically connected to the light emitting elements at the first end and electrically connected to the first electrode at the first contact portion; And a second contact electrode electrically connected to the light emitting elements at the second end and electrically connected to the second electrode at the second contact portion.
  • a manufacturing method thereof, and a display device having the same a plurality of light emitting devices can be efficiently and uniformly aligned between the first and second electrodes. Accordingly, light emission characteristics of the light emitting device and the display device having the same can be improved.
  • FIG. 1A and 1B are a perspective view and a cross-sectional view showing a light emitting device according to an embodiment of the present invention.
  • FIGS. 2A and 2B are a perspective view and a cross-sectional view showing a light emitting device according to an embodiment of the present invention.
  • 3A and 3B are a perspective view and a cross-sectional view showing a light emitting device according to an embodiment of the present invention.
  • 4 and 5 are plan views illustrating light emitting devices according to embodiments of the present invention, respectively.
  • FIG. 6 is a perspective view illustrating first and second electrodes, grooves, and light emitting devices according to an embodiment of the present invention.
  • FIG. 7 and 8 are cross-sectional views illustrating different embodiments of a cross section taken along line II ′ of FIG. 4.
  • FIG. 9 is a cross-sectional view illustrating an example of a cross section taken along line II to II ′ of FIG. 5.
  • 10A through 10K are cross-sectional views sequentially illustrating a method of manufacturing the light emitting device illustrated in FIG. 7.
  • FIG. 11 is a plan view illustrating a display device according to an exemplary embodiment of the present invention.
  • 12A through 12C are circuit diagrams illustrating different embodiments of the pixel of FIG. 11.
  • FIG. 13 is a plan view illustrating the pixel of FIG. 11, in particular, a plan view illustrating the light emitting unit of each pixel.
  • FIG. 13 is a plan view illustrating the pixel of FIG. 11, in particular, a plan view illustrating the light emitting unit of each pixel.
  • FIG. 14 is a cross-sectional view taken along line III-III ′ of FIG. 13.
  • first and second are only used to distinguish various components, and the components are not limited by the terms.
  • terms such as “include” or “have” are intended to indicate the presence of a feature, number, step, operation, component, part, or combination thereof described on the specification, and one or more other features or numbers. It should be understood that it does not exclude in advance the possibility of the presence or addition of steps, actions, components, parts or combinations thereof.
  • a part of a layer, film, region, plate, etc. is said to be “on” another part, this includes not only the case where the other part is “right on” but also another part in the middle.
  • specific positions or directions defined in the following description are described in a relative viewpoint, and for example, it should be noted that this may be changed depending on the viewpoint or the direction in which they are viewed.
  • 1A and 1B, 2A and 2B, and 3A and 3B are perspective and cross-sectional views illustrating a light emitting device LD according to an exemplary embodiment of the present invention, respectively.
  • 1A to 3B the rod-shaped light emitting device LD having a circular columnar shape is illustrated, but the type and / or shape of the light emitting device LD according to the present invention is not limited thereto.
  • a light emitting device LD may include a first conductive semiconductor layer 11 and a second conductive semiconductor layer 13, and the first and second electrodes. It includes the active layer 12 interposed between the conductive semiconductor layers 11 and 13.
  • the light emitting device LD may be configured as a laminate in which the first conductive semiconductor layer 11, the active layer 12, and the second conductive semiconductor layer 13 are sequentially stacked along the length L direction.
  • the light emitting device LD may be provided in a rod shape extending in one direction.
  • the extending direction of the light emitting device LD is referred to as the length L direction
  • the light emitting device LD may have one end and the other end along the length L direction.
  • one of the first and second conductive semiconductor layers 11 and 13 may be disposed at one end of the light emitting element LD, and the first and second conductivity may be disposed at the other end of the light emitting element LD.
  • the other one of the semiconductor layers 11 and 13 may be disposed.
  • the light emitting device LD may be manufactured in a rod shape.
  • the term "rod” refers to a rod-like or bar-like shape that is long (ie, has an aspect ratio greater than 1) in the length (L) direction, such as a circular column or a polygonal column. shape), and the shape of the cross section is not particularly limited.
  • the length L of the light emitting element LD may be larger than the diameter D (or the width of the cross section).
  • the light emitting device LD may have a diameter D and / or a length L ranging from nanoscale to microscale, for example, in the nanoscale or microscale range, respectively.
  • the size of the light emitting device LD is not limited thereto.
  • the size of the light emitting device LD may be variously changed according to design conditions of various devices such as a display device using a light emitting device using the light emitting device LD as a light source.
  • the first conductive semiconductor layer 11 may include at least one n-type semiconductor layer.
  • the first conductive semiconductor layer 11 includes one of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN semiconductor material, and an n-type doped with a first conductive dopant such as Si, Ge, Sn, or the like. It may include a semiconductor layer.
  • the material constituting the first conductive semiconductor layer 11 is not limited thereto, and the first conductive semiconductor layer 11 may be formed of various materials.
  • the active layer 12 is disposed on the first conductive semiconductor layer 11 and may be formed in a single or multiple quantum well structure.
  • a cladding layer (not shown) doped with a conductive dopant may be formed on and / or under the active layer 12.
  • the cladding layer may be formed of an AlGaN layer or an InAlGaN layer.
  • materials such as AlGaN and AlInGaN may be used to form the active layer 12.
  • various materials may constitute the active layer 12.
  • the light emitting device LD When an electric field of a predetermined voltage or more is applied to both ends of the light emitting device LD, the light emitting device LD emits light while the electron-hole pair is coupled in the active layer 12.
  • the light emitting device LD can be used as a light source of various light emitting devices including pixels of the display device.
  • the second conductive semiconductor layer 13 is disposed on the active layer 12 and may include a semiconductor layer of a type different from that of the first conductive semiconductor layer 11.
  • the second conductive semiconductor layer 13 may include at least one p-type semiconductor layer.
  • the second conductive semiconductor layer 13 includes at least one semiconductor material of InAlGaN, GaN, AlGaN, InGaN, AlN, InN, and includes a p-type semiconductor layer doped with a second conductive dopant such as Mg. can do.
  • the material constituting the second conductive semiconductor layer 13 is not limited thereto, and various other materials may form the second conductive semiconductor layer 13.
  • an insulating coating INF may be provided on an outer circumferential surface of the light emitting element LD (eg, an outer surface of a circular column).
  • the insulating film INF may be formed on the surface of the light emitting element LD so as to surround at least the outer circumferential surface of the active layer 12, and at least part of the first and second conductive semiconductor layers 11 and 13. Can surround more.
  • the insulating film INF may expose both ends of the light emitting device LD having different polarities.
  • the insulating film INF may have one end of each of the first and second conductive semiconductor layers 11 and 13 positioned at both ends of the light emitting element LD in the length L direction, for example, two bottom surfaces of the cylinder (upper part). Surface and bottom surface) can be exposed without covering.
  • the insulating film INF may include at least one insulating material of SiO 2 , Si 3 N 4 , Al 2 O 3, and TiO 2 , but is not limited thereto. That is, the constituent material of the insulating film INF is not particularly limited, and the insulating film INF may be formed of various insulating materials currently known.
  • the light emitting device LD may further include additional components in addition to the first conductive semiconductor layer 11, the active layer 12, and the second conductive semiconductor layer 13.
  • the light emitting element LD may include at least one phosphor layer, an active layer, a semiconductor layer disposed on one side of the first conductive semiconductor layer 11, the active layer 12, and / or the second conductive semiconductor layer 13. And / or may further comprise an electrode layer.
  • the light emitting device LD may further include at least one electrode layer 14 disposed on one end side of the second conductive semiconductor layer 13 as illustrated in FIGS. 2A and 2B.
  • the light emitting device LD may further include at least one other electrode layer 15 disposed on one end side of the first conductive semiconductor layer 11 as shown in FIGS. 3A and 3B. .
  • each of the electrode layers 14 and 15 may be an ohmic contact electrode, but is not limited thereto.
  • each of the electrode layers 14 and 15 may include a metal or a metal oxide.
  • Cr, Ti, Al, Au, Ni, ITO, IZO, ITZO, and oxides or alloys thereof may be used alone or in combination. It can be mixed and used.
  • the electrode layers 14 and 15 may be substantially transparent or translucent. Accordingly, light generated in the light emitting device LD may pass through the electrode layers 14 and 15 and may be emitted to the outside of the light emitting device LD.
  • the insulating film INF may or may not at least partially surround the outer circumferential surfaces of the electrode layers 14 and 15. That is, the insulating film INF may be selectively formed on the surfaces of the electrode layers 14 and 15.
  • the insulating film INF is formed to expose both ends of the light emitting device LD having different polarities, and for example, may expose at least one region of the electrode layers 14 and 15.
  • the insulating film INF may not be provided.
  • the insulating film INF is provided on the surface of the light emitting element LD, in particular, the surface of the active layer 12, at least one electrode (for example, both ends of the light emitting element LD) in which the active layer 12 is not shown. And short circuit contact with at least one contact electrode connected to the contact electrode). Accordingly, the electrical stability of the light emitting device LD can be secured.
  • an insulating film INF on the surface of the light emitting device LD, surface defects of the light emitting device LD may be minimized, thereby improving lifetime and efficiency.
  • an unwanted short circuit is formed between the light emitting devices LD even when a plurality of light emitting devices LD are disposed in close proximity to each other. It can be prevented from occurring.
  • the light emitting device LD may be manufactured through a surface treatment process.
  • a surface treatment process For example, when a plurality of light emitting devices LD are mixed in a fluid solution and supplied to each light emitting area (for example, a light emitting area of each pixel), the light emitting devices LD are non-uniformly aggregated in the solution.
  • Each light emitting device LD may be surface treated (eg, coated) so as to be uniformly dispersed without using the same.
  • the light emitting device including the light emitting device LD described above may be used in various kinds of devices that require a light source, including a display device.
  • the plurality of ultra-small light emitting elements LD may be disposed in each pixel area of the light emitting display panel, thereby configuring the light emitting unit of each pixel.
  • the application field of the light emitting device LD is not limited to the display device in the present invention.
  • the light emitting element LD may be used in other kinds of devices that require a light source, such as a lighting device.
  • 4 and 5 are plan views illustrating light emitting devices according to embodiments of the present invention, respectively. 4 and 5 illustrate light emitting devices including first and second power lines PL1 and PL2 or directly connected to the first and second power lines PL1 and PL2. It was.
  • the light emitting device according to the present invention is not limited to the embodiments shown in FIGS. 4 and 5.
  • the light emitting device may include the first and / or second power lines PL1 and PL2 via at least one other circuit element (for example, a pixel circuit) or an intermediate connection line. It may also be connected to.
  • a light emitting device includes a substrate SUB, a first partition PW1 and a second partition PW2 disposed on the substrate SUB.
  • a first electrode ELT1 and a second electrode ELT2 disposed on the first and second partition walls PW1 and PW2, respectively, and disposed between the first and second electrodes ELT1 and ELT2, respectively.
  • the light emitting device according to the present invention is not limited to the embodiments shown in FIGS. 4 and 5.
  • at least one light emitting region EMA included in the light emitting device may include only a single light emitting element LD.
  • the light emitting device may include a first connection electrode CNL1 connecting the first electrode ELT1 to the first power line PL1 and a second electrode ELT2 connecting the second power line PL2.
  • the display device may further include a second connection electrode CNL2.
  • the first and second connection electrodes CNL1 and CNL2 are integrally connected to the first and second electrodes ELT1 and ELT2, respectively, or the first and second connection electrodes CNL1 and CNL2 are connected to each other via at least one contact hole.
  • the second electrodes ELT1 and ELT2 may be electrically connected to each other.
  • first and second connection electrodes CNL1 and CNL2 are integrally connected to the first and second electrodes ELT1 and ELT2, respectively, the first and second connection electrodes CNL1 and CNL2 are respectively connected to the first and second connection electrodes CNL1 and CNL2. It may be regarded as one region of the second electrodes ELT1 and ELT2.
  • the substrate SUB constitutes a base member of the light emitting device, and may be a rigid substrate or a flexible substrate.
  • the substrate SUB may be a rigid substrate composed of glass or tempered glass, or a flexible substrate composed of a thin film made of plastic or metal.
  • the substrate SUB may be a transparent substrate, but is not limited thereto.
  • the substrate SUB may be a translucent substrate, an opaque substrate, or a reflective substrate. That is, in the present invention, the material and physical properties of the substrate SUB are not particularly limited.
  • the first partition PW1 and the second partition PW2 may be disposed to be spaced apart from each other in one region, for example, a predetermined light emitting region EMA, on the substrate SUB.
  • the first and second partition walls PW1 and PW2 may be spaced apart from each other by a predetermined distance along the first direction DR1 (eg, in the horizontal direction) on the same layer of the substrate SUB, respectively. It may extend along a second direction DR2 (for example, a vertical direction) that crosses the direction DR1.
  • the first and second partitions PW1 and PW2 may have substantially the same structure, shape, and / or height, but are not limited thereto.
  • the first electrode ELT and the second electrode ELT2 are disposed on the first partition PW1 and the second partition PW2, respectively, to correspond to the first and second partitions PW1 and PW2. Can protrude.
  • the first and second electrodes ELT1 and ELT2 may be spaced apart by a predetermined interval along the first direction DR1 and extend along the second direction DR2 crossing the first direction DR1, respectively.
  • the first and second electrodes ELT1 and ELT2 are arranged side by side to face each other along the first direction DR1 in at least one region (eg, at least the light emitting region EMA) on the substrate SUB. Each may extend along a second direction DR2 crossing the first direction DR1.
  • the first and second electrodes ELT1 and ELT2 may be disposed on the same layer and / or height on the substrate SUB, but are not limited thereto.
  • shapes and / or mutual arrangements of the first and second electrodes ELT1 and ELT2 may be variously changed.
  • the first electrode ELT1 may be connected to the first power line PL1 through the first connection electrode CNL1.
  • the first electrode ELT1 and the first connection electrode CNL1 may extend in different directions. For example, when the first connection electrode CNL1 extends along the first direction DR1, the first electrode ELT1 is along the second direction DR2 crossing the first direction DR1. Can be extended.
  • the first electrode ELT1 and the first connection electrode CNL1 may be integrally connected to each other.
  • the first electrode ELT1 may be formed by branching at least one branch from the first connection electrode CNL1.
  • the present invention is not limited thereto.
  • the first electrode ELT1 and the first connection electrode CNL1 may be separately formed and electrically connected to each other through at least one contact hole or via hole.
  • the first electrode ELT1 and / or the first connection electrode CNL1 may be integrally connected to the first power line PL1.
  • the first electrode ELT1 and / or the first connection electrode CNL1 are formed separately from the first power line PL1 to form at least one contact hole and / or at least one circuit.
  • the device may be electrically connected to the first power line PL1 via an element. As a result, the first power supplied to the first power line PL1 may be transferred to the first electrode ELT1.
  • the second electrode ELT2 may be connected to the second power line PL2 through the second connection electrode CNL2.
  • the second electrode ELT2 and the second connection electrode CNL2 may extend in different directions. For example, when the second connection electrode CNL2 extends along the first direction DR1, the second electrode ELT2 extends along the second direction DR2 crossing the first direction DR1. Can be.
  • the second electrode ELT2 and the second connection electrode CNL2 may be integrally connected to each other.
  • the second electrode ELT2 may be formed by branching at least one branch from the second connection electrode CNL2.
  • the present invention is not limited thereto.
  • the second electrode ELT2 and the second connection electrode CNL2 may be separately formed and electrically connected to each other through at least one contact hole or via hole.
  • the second electrode ELT2 and / or the second connection electrode CNL2 may be integrally connected with the second power line PL2.
  • the second electrode ELT2 and / or the second connection electrode CNL2 are formed separately from the second power line PL2 to form at least one contact hole and / or at least one circuit.
  • the device may be electrically connected to the second power line PL2 via an element. As a result, the second power supplied to the second power line PL2 may be transmitted to the second electrode ELT2.
  • the first power source and the second power source may have different potentials.
  • the potential difference between the first power supply and the second power supply may be equal to or greater than a threshold voltage of the light emitting devices LD.
  • the first power source and the second power source have a potential such that at least one light emitting element LD disposed between the first and second electrodes ELT1 and ELT2 can be connected in a forward direction. Can be. That is, the voltage between the first power source and the second power source may have a value that allows at least one light emitting element LD of the light emitting device to emit light.
  • the light emitting devices LD may be connected in parallel between the first electrode ELT1 and the second electrode ELT2.
  • the light emitting devices LD may have a first direction between the first and second electrodes ELT1 and ELT2.
  • DR1 for example, may be arranged in a horizontal direction.
  • one end of the light emitting devices LD may overlap at least the first contact electrode CNE1.
  • the first end EP1 of the light emitting devices LD may overlap the first electrode ELT1 and the first contact electrode CNE1.
  • the first end EP1 of the light emitting elements LD may overlap only the first contact electrode CNE1 without overlapping the first electrode ELT1.
  • the first end EP1 of the light emitting devices LD may be electrically connected to the first electrode ELT1 through the first contact electrode CNE1.
  • other ends of the light emitting devices LD may overlap at least the second contact electrode CNE2.
  • the second end EP2 of the light emitting devices LD may overlap the second electrode ELT2 and the second contact electrode CNE2.
  • the second end EP2 of the light emitting devices LD may overlap only the second contact electrode CNE2 without overlapping the second electrode ELT2.
  • the second end EP2 of the light emitting devices LD may be electrically connected to the second electrode ELT2 through the second contact electrode CNE2.
  • both ends of the light emitting elements LD that is, at least one of the first and second ends EP1 and EP2 are connected to the first or second electrodes ELT1 and ELT2.
  • first and second ends EP1 and EP2 are connected to the first or second electrodes ELT1 and ELT2.
  • the present invention is not limited thereto.
  • at least one of the light emitting elements LD may be disposed between the first and second electrodes ELT1 and ELT2 in an oblique direction, or the first electrode ELT1 and the second electrode ELT2. May not be fully connected between.
  • each light emitting device LD may be a rod-shaped light emitting diode having a small size, for example, a nanoscale to a microscale range using an inorganic crystal material.
  • each light emitting device LD may be a very small rod-shaped light emitting diode having a diameter (D) and / or a length (L) of nanoscale to microscale, as shown in FIGS. 1A to 3B. have.
  • the light emitting devices LD may be prepared in a dispersed form in a predetermined solution, and may be supplied to a predetermined light emitting area EMA defined in the light emitting device by using an inkjet printing method or a slit coating method. .
  • the light emitting devices LD may be mixed with a volatile solvent and dropped into each light emitting area EMA.
  • the first and second power sources are applied to the first and second electrodes ELT1 and ELT2 through the first and second power lines PL1 and PL2, respectively, the first and second electrodes ELT1, As the electric field is formed between the ELT2s, the light emitting devices LD self-align between the first and second electrodes ELT1 and ELT2.
  • the light emitting devices LD may be stably arranged between the first and second electrodes ELT1 and ELT2 by volatilizing or removing the solvent.
  • the first contact electrode CNE1 and the second contact electrode CNE2 are formed at both ends of the light emitting devices LD, that is, the first end EP1 and the second end EP2, respectively. As a result, the light emitting devices LD may be more stably connected between the first and second electrodes ELT1 and ELT2.
  • the first contact electrode CNE1 may be formed to cover the first end EP1 of the light emitting devices LD and at least one region of the first electrode ELT1.
  • the first end EP1 of is physically and / or electrically connected to the first electrode ELT1.
  • the second contact electrode CNE2 is formed to cover the second end EP2 and the at least one region of the second electrode ELT2 of the light emitting devices LD, so that the second contact electrode CNE2 may be formed.
  • the second end EP2 is physically and / or electrically connected to the second electrode ELT2.
  • the first power source is applied to the first end EP1 of the light emitting devices LD via the first power line PL1 and the first electrode ELT1, and the second power line PL2 and the second electrode.
  • a second power source is applied to the second end EP2 of the light emitting devices LD via the ELT2 or the like, at least one connected in a forward direction between the first and second electrodes ELT1 and ELT2.
  • the light emitting element LD emits light. As a result, the light emitting device can emit light.
  • the light emitting device includes, in at least one region including the emission region EMA, a first direction DR1 that crosses (eg, orthogonally crosses) the first and second electrodes ELT1 and ELT2. At least one groove (GRV) extending along the ().
  • the light emitting device may include a plurality of grooves GRV formed in the insulating layer disposed between the substrate SUB and the light emitting elements LD.
  • the plurality of grooves GRV may be arranged side by side along a second direction DR2 crossing the first direction DR1 in the corresponding emission area EMA.
  • the present invention is not limited thereto, and the shape and / or arrangement of the grooves GRV formed in the emission regions EMA may be variously changed.
  • the light emitting device includes light emitting devices LD disposed on any one groove GRV so as to be positioned between the first and second electrodes ELT1 and ELT2. can do.
  • the light emitting devices LD distributed in each light emitting area EMA may be positioned inside one of the grooves GRV formed in the light emitting area EMA. It may be disposed between the electrodes ELT1 and ELT2.
  • At least one groove GRV extending in the direction crossing the first and second electrodes ELT1 and ELT2 is formed in the light emitting device.
  • the light emitting devices LD may be formed in each emission area EMA. ) Can be supplied. Accordingly, the light emitting elements LD are aligned with more uniform directivity between the first and second electrodes ELT1 and ELT2. Therefore, according to the above-described embodiment, the light emitting devices LD may be more uniformly aligned in the light emitting area EMA.
  • FIG. 6 is a perspective view illustrating the first and second electrodes ELT1 and ELT2, the grooves GRV, and the light emitting devices LD according to the exemplary embodiment.
  • the first light emitting diode EMA illustrated in FIG. 4 may be configured based on a first region (for example, a region in which the first and second electrodes ELT1 and ELT2 are disposed to face each other).
  • a first region for example, a region in which the first and second electrodes ELT1 and ELT2 are disposed to face each other.
  • the mutual arrangement of the second electrodes ELT1 and ELT2, the grooves GRV, and the light emitting elements LD will be schematically illustrated.
  • the same or similar components as those of the embodiments of FIGS. 4 and 5 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the light emitting device may further include an insulating layer INS formed on the substrate SUB on which the first and second electrodes ELT1 and ELT2 are formed. have.
  • the insulating layer INS extends along the first direction DR1 crossing the extending directions of the first and second electrodes ELT1 and ELT2 (for example, the second direction DR2). It may include at least one groove (GRV).
  • a plurality of light emitting elements LD may be disposed on the at least one groove GRV.
  • the insulating layer INS may be partially opened in a plurality of contact parts (not shown) for electrically connecting the first and second electrodes ELT1 and ELT2 and the light emitting devices LD.
  • each of the grooves GRV may have a form extending along the first direction DR1 as a whole, and may be locally cut or opened in a region corresponding to each contact portion. It may be extended discontinuously along DR1).
  • each of the grooves GRV continuously extends along the first direction DR1 in a region between at least the first and second electrodes ELT1 and ELT2, respectively, and the first and second electrodes ELT1, May be partially removed in one region on ELT2).
  • the insulating layer INS may include at least one organic insulating layer.
  • the insulating layer INS may optionally further include at least one layer of an inorganic insulating layer.
  • the insulating layer INS may be formed of an organic insulating layer at least in an upper region where the groove GRV is formed.
  • the light emitting devices LD disposed in the at least one groove GRV may have an array shape corresponding to the shape of the groove GRV.
  • each of the light emitting elements LD may be a bar-shaped light emitting diode, and the bar-shaped light emitting diode may have a length L extending along a first direction DR1 in which a corresponding groove GRV extends. It can be arranged to.
  • each groove GRV may be formed to stably accommodate at least one light emitting element LD disposed thereon.
  • each of the grooves GRV may have a width W greater than the diameter D or the width of each of the light emitting devices LD along the second direction DR2.
  • each groove GRV may have a thickness (light emitting elements) of each of the light emitting elements LD along the third direction DR3 orthogonal to the first and second directions DR1 and DR2.
  • LD has a cylindrical shape, it may have a depth DP corresponding to at least half of the diameter D, but the depth DP of the groove GRV is not limited thereto.
  • the first insulating film INS disposed on the first and second electrodes ELT1, ELT2 intersects the first and second electrodes ELT1, ELT2.
  • the light emitting devices LD are supplied on the insulating layer INS.
  • the light emitting elements LD are aligned between the first and second electrodes ELT1 and ELT2 so as to have more uniform directivity by the grooves GRV on the surface of the insulating layer INS.
  • a greater number of light emitting devices LD among the light emitting devices LD supplied to the light emitting area EMA are the first and second electrodes ELT1.
  • ELT2 may be disposed in the horizontal direction along the first direction DR1.
  • FIG. 7 and 8 are cross-sectional views illustrating different embodiments of a cross section taken along the line II ′ of FIG. 4, and specifically, different embodiments of the first and second barrier ribs PW1 and PW2 are illustrated.
  • FIG. 9 is a cross-sectional view illustrating an example of a cross section taken along lines II to II ′ of FIG. 5. In detail, an embodiment in which the light emitting devices LD do not overlap the first and second electrodes ELT1 and ELT2. Indicates.
  • a light emitting device includes a substrate SUB, first and second electrodes ELT1 and ELT2 disposed on the substrate SUB, A plurality of light emitting devices LD connected between the first and second electrodes ELT1 and ELT2, the substrate SUB and the light emitting devices LD on which the first and second electrodes ELT1 and ELT2 are formed. At least one insulating layer INS disposed between the first and second end portions EP1 and EP2 of the light emitting elements LD to the first and second electrodes ELT1 and ELT2, respectively. First and second contact electrodes CNE1 and CNE2 may be included.
  • the light emitting device may further include a buffer layer BFL disposed between the substrate SUB and the first and second electrodes ELT1 and ELT2, and between the substrate SUB and one region of the first electrode ELT1.
  • the substrate SUB constitutes a base member of the light emitting device, and may be a rigid substrate or a flexible substrate.
  • the substrate SUB may be a transparent substrate, but is not limited thereto. That is, the material and physical properties of the substrate SUB are not particularly limited in the present invention.
  • the buffer layer BFL may be formed on one surface of the substrate SUB.
  • the buffer layer BFL can prevent impurities from being diffused in the electrodes, wirings, and / or circuit elements disposed thereon.
  • the buffer layer BFL may be formed of a single layer, but may be formed of at least two or more multilayers. When the buffer layer BFL is provided in multiple layers, each layer may be formed of the same material or different materials. Meanwhile, in another embodiment, the buffer layer BFL may be omitted.
  • the first partition PW1 and the second partition PW2 may be disposed on one surface of the substrate SUB on which the buffer layer BFL is formed.
  • the first and second partition walls PW1 and PW2 may be disposed to be spaced apart from each other on one surface of the substrate SUB.
  • the first and second barrier ribs PW1 and PW2 may be spaced apart from each other on the same layer on the substrate SUB by a predetermined interval.
  • the first and second partitions PW1 and PW2 may have substantially the same structure, shape, and / or height, but are not limited thereto.
  • each of the first and second barrier ribs PW1 and PW2 may include an insulating material including an inorganic material and / or an organic material.
  • each of the first and second partitions PW1 and PW2 may be configured as a single layer or multiple layers. That is, the material and / or the laminated structure of the first and second barrier ribs PW1 and PW2 are not particularly limited, and may be variously changed.
  • each of the first and second partitions PW1 and PW2 may have various shapes.
  • each of the first and second partitions PW1 and PW2 may have a trapezoidal cross section that becomes narrower toward the top as shown in FIG. 7.
  • each of the first and second partitions PW1 and PW2 may have a cross-section of a semicircle or semi-ellipse that becomes narrower toward the top as shown in FIG. 8. That is, the shapes of the first and second partition walls PW1 and PW2 are not particularly limited, and may be variously changed.
  • at least one of the first and second barrier ribs PW1 and PW2 may be omitted or its position may be changed.
  • the first electrode ELT1 and the first contact electrode CNE1 are disposed on the first partition PW1, and the second electrode ELT2 and the second contact electrode CNE2 are disposed on the second partition PW2. This can be arranged. At least one electrode and / or the insulating layer disposed on the first and second partitions PW1 and PW2 may have a shape corresponding to the shape of the first and second partitions PW1 and PW2. It is not limited.
  • the first and second electrodes ELT1 and ELT2 may be spaced apart from each other on the substrate SUB on which the first and second partitions PW1 and PW2 are disposed.
  • a first electrode ELT1 is disposed on the first partition PW1 to cover the first partition PW1
  • a second electrode ELT2 covers the second partition PW2. 2 may be disposed on the partition wall PW2.
  • any one of the first and second electrodes ELT1 and ELT2 may be an anode electrode, and the other may be a cathode electrode.
  • the first and second electrodes ELT1 and ELT2 may have shapes corresponding to the shapes of the first and second partition walls PW1 and PW2, respectively.
  • the first electrode ELT1 may have an inclined surface or curved surface corresponding to the shape of the first partition wall PW1
  • the second electrode ELT2 may have an inclined surface or curved surface corresponding to the shape of the second partition wall PW2. May have
  • the light emitting device may not be provided with the first and second partition walls PW1 and PW2.
  • the first and second electrodes ELT1 and ELT2 may be substantially flat.
  • the first and second electrodes ELT1 and ELT2 may be disposed on the same layer on the substrate SUB, and may have substantially the same height. As such, when the first and second electrodes ELT1 and ELT2 have the same height, the light emitting devices LD may be more stably connected between the first and second electrodes ELT1 and ELT2.
  • the present invention is not limited thereto, and shapes, structures, and / or mutual arrangements of the first and second electrodes ELT1 and ELT2 may be variously changed.
  • each of the first and second electrodes ELT1 and ELT2 may be composed of a single layer or multiple layers, and the cross-sectional structure thereof is not particularly limited.
  • the first electrode ELT1 may be formed of multiple layers including the first reflective electrode REF1 and the first conductive capping layer CPL1
  • the second electrode ELT2 may be formed of the second reflective electrode REF2 and the first electrode.
  • 2 may be formed of a multilayer including a conductive capping layer (CPL2).
  • Each of the first and second reflective electrodes REF1 and REF2 may be made of a conductive material having a constant reflectance.
  • each of the first and second reflective electrodes REF1 and REF2 may include at least one of metals such as Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, and alloys thereof.
  • metals such as Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, and alloys thereof.
  • each of the first and second reflective electrodes REF1 and REF2 may be made of various reflective conductive materials.
  • the first and second reflective electrodes REF1 and REF2 image light emitted from both ends of each of the light emitting devices LD, that is, the first and second ends EP1 and EP2 of the light emitting devices LD. This may be performed in the displayed direction (for example, the front direction). In particular, when the first and second reflective electrodes REF1 and REF2 have an inclination or curvature corresponding to the shape of the first and second partitions PW1 and PW2, respectively, the first and second of the light emitting elements LD may be adjusted.
  • the light emitted from the second ends EP1 and EP2 may be reflected by the first and second reflective electrodes REF1 and REF2 to further travel in the front direction of the light emitting device (for example, the upper direction of the substrate SUB). have. Accordingly, the efficiency of light emitted from the light emitting elements LD may be improved.
  • first and second partitions PW1 and PW2 may also function as reflective members.
  • first and second barrier ribs PW1 and PW2 may be reflective members for improving the efficiency of light emitted from each of the light emitting devices LD together with the first and second reflective electrodes REF1 and REF2 provided thereon. Can function as
  • First and second conductive capping layers CPL1 and CPL2 may be selectively disposed on the first and second reflective electrodes REF1 and REF2, respectively.
  • the first conductive capping layer CPL1 is disposed on the first reflective electrode REF1 to cover the first reflective electrode REF1
  • the second conductive capping layer CPL2 is the second reflective electrode REF2.
  • Each of the first and second conductive capping layers CPL1 and CPL2 may be made of a transparent conductive material including ITO or IZO to minimize the loss of light emitted from the light emitting device LD.
  • the present invention is not limited thereto, and the constituent materials of the first and second conductive capping layers CPL1 and CPL2 may be variously changed.
  • the first and second conductive capping layers CPL1 and CPL2 prevent damage to the first and second reflective electrodes REF1 and REF2 due to a defect generated during the manufacturing process of the light emitting device.
  • An adhesive force between the second reflective electrodes REF1 and REF2 and the substrate SUB may be enhanced.
  • at least one of the first and second conductive capping layers CPL1 and CPL2 may be omitted.
  • the insulating layer INS is formed on the substrate SUB on which the first and second electrodes ELT1 and ELT2 are disposed. In an embodiment of the present invention, on the surface of the insulating layer INS, between the first and second electrodes ELT1 and ELT2, in a second direction in which the first and second electrodes ELT1 and ELT2 extend. At least one groove GRV extending in the first direction DR1 crossing the DR1 is formed.
  • the insulating layer INS may include at least one organic insulating layer.
  • the insulating layer INS may optionally further include at least one inorganic insulating layer.
  • the insulating layer INS may include at least one inorganic insulating layer (hereinafter, referred to as “first insulating layer INS1”) disposed on the substrate SUB on which the first and second electrodes ELT1 and ELT2 are formed.
  • first insulating layer INS1 inorganic insulating layer
  • second insulating layer INS2 at least one organic insulating layer
  • the first insulating layer INS1 may include silicon nitride (SiNx) as an example, but the material of the first insulating layer INS1 is not limited thereto.
  • the first insulating layer INS1 may be formed of at least one of various inorganic insulating material materials currently known.
  • the first insulating layer INS1 may be formed of a single layer or multiple layers, and its cross-sectional structure is not particularly limited.
  • the second insulating layer INS2 includes a polymer organic material and may be configured to have flexibility.
  • the second insulating layer INS2 may be a polyimide coating layer formed of polyimide, but a material of the second insulating layer INS2 is not limited thereto.
  • the second insulating layer INS2 may be formed of at least one of various organic insulating material materials currently known.
  • the second insulating layer INS2 may be formed of a single layer or multiple layers, and its cross-sectional structure is not particularly limited.
  • At least one groove GRV extending in the first direction DR1 crossing the first and second electrodes ELT1 and ELT2 is formed on a surface of the second insulating layer INS2.
  • the groove GRV may be formed by a rubbing method, but the method of forming the groove GRV is not limited thereto.
  • the light emitting devices LD may be disposed on the second insulating layer INS2 with a more uniform orientation. That is, in some embodiments, the second insulating layer INS2 may constitute a polymer alignment layer.
  • the insulating layer INS may include first and second contact portions CNT1 and CNT2 exposing one regions of the first and second electrodes ELT1 and ELT2, respectively.
  • each of the first and second insulating layers INS1 and INS2 partially exposes the first and second electrodes ELT1 and ELT2 on one region of the first and second electrodes ELT1 and ELT2. Can be opened.
  • the plurality of light emitting devices LD may be disposed on the substrate SUB on which the insulating layer INS is disposed.
  • the light emitting devices LD may be disposed on the second insulating layer INS2, and may be disposed between the first electrode ELT1 and the second electrode ELT2 when viewed from the top of the substrate SUB.
  • Each of the light emitting devices LD may have a first end EP1 and a second end EP2 on both sides of the length L direction.
  • the light emitting devices LD may be horizontally disposed on one surface of the substrate SUB.
  • the light emitting devices LD may be arranged in a horizontal direction between the first and second electrodes ELT1 and ELT2 such that the length L thereof is disposed on the first direction DR1.
  • the first end EP1 of the light emitting elements LD is disposed toward the first electrode ELT1
  • the second end EP2 of the light emitting elements LD is connected to the second electrode ELT2. Can be disposed toward.
  • first and second ends EP1 and EP2 of the light emitting elements LD may overlap the first and second electrodes ELT1 and ELT2, respectively, as shown in FIGS. 7 and 8. Can be.
  • the first and second ends EP1 and EP2 of the light emitting elements LD do not overlap with the first and second electrodes ELT1 and ELT2, as shown in FIG. 9.
  • the first and second contact electrodes CNE1 and CNE2 may be overlapped only with each other.
  • the first and second ends EP1 and EP2 of the light emitting elements LD are electrically connected to the first and second electrodes ELT1 and ELT2 through the first and second contact electrodes CNE1 and CNE2, respectively. Can be connected.
  • the light emitting devices LD may include a physical alignment method by the groove GRV formed on the surface of the second insulating layer INS2, and between the first and second electrodes ELT1 and ELT2.
  • a physical alignment method by the groove GRV formed on the surface of the second insulating layer INS2 By using a combination of the electrical alignment method by the electric field generated by applying a voltage, it can be aligned to have a more uniform direction between the first and second electrodes (ELT1, ELT2).
  • the light emitting devices LD are guided to be positioned inside the groove GRV, and the first and second ends EP1 and EP2 face the first and second electrodes ELT1 and ELT2, respectively. Can be arranged.
  • the light emitting elements LD may be disposed on one groove GRV, respectively, so that the first and second electrodes ELT1 and ELT2 are disposed in the first direction DR1 in which the groove GRV extends. Can be arranged in between.
  • FIGS. 4 to 9 only effective light emitting devices having the first and second ends EP1 and EP2 connected to the first and second electrodes ELT1 and ELT2, respectively, are illustrated in the light emitting device. In addition to the devices, at least one light emitting device (not shown) may be further included between the first and second electrodes ELT1 and ELT2.
  • the light emitting elements LD supplied to the light emitting region EMA of the light emitting device are aligned between the first and second electrodes ELT1 and ELT2, so that the first and second electrodes ELT1, Electrical connection to ELT2).
  • the first and second electrodes ELT1 and ELT2 when aligning the light emitting devices LD using a combination of physical alignment and electrical alignment, as in the embodiment of the present invention, between the first and second electrodes ELT1 and ELT2, The number of light emitting devices LD may be aligned to have more uniform directivity.
  • First and second contact electrodes CNE1 and CNE2 and the like are disposed on the substrate SUB on which the light emitting devices LD are disposed.
  • the first and second contact electrodes CNE1 and CNE2 electrically connect the light emitting devices LD between the first and second electrodes ELT1 and ELT2.
  • the first contact electrode CNE1 may be formed to cover the first contact part CNT1 together with the first end EP1 of the light emitting devices LD. Accordingly, the first contact electrode CNE1 is electrically connected to the light emitting devices LD through contact with the light emitting devices LD at the first end EP1 of the light emitting devices LD. In the first contact portion CNT1, the first contact portion CNT1 may be electrically connected to the first electrode ELT1 through contact with the first electrode ELT1. That is, the first end EP1 and the first electrode ELT1 of the light emitting devices LD may be electrically connected to each other through the first contact electrode CNE1.
  • the second contact electrode CNE2 may be formed to cover the second contact portion CNT2 together with the second end EP2 of the light emitting devices LD. Accordingly, the second contact electrode CNE2 is electrically connected to the light emitting devices LD through contact with the light emitting devices LD at the second end EP2 of the light emitting devices LD.
  • the second contact portion CNT2 may be electrically connected to the second electrode ELT2 through contact with the second electrode ELT2. That is, the second end EP2 and the second electrode ELT2 of the light emitting devices LD may be electrically connected to each other through the second contact electrode CNE2.
  • the light emitting device at least one insulating pattern (or insulating layer) to ensure electrical stability (eg, insulating properties) between the first and second contact electrodes (CNE1, CNE2) ) May be included.
  • the light emitting device may include a first insulating pattern INP1 disposed on one region of the light emitting devices LD so as to be positioned between the first and second contact electrodes CNE1 and CNE2.
  • the second insulating pattern INP2 may cover the insulating pattern INP1 and the upper portion of the first contact electrode CNE1.
  • the first insulating pattern INP1 may be disposed on the light emitting devices LD to cover at least one region of the light emitting devices LD, and the first insulating patterns INP1 may be disposed on the light emitting devices LD. And the second ends EP1 and EP2 may be exposed.
  • the first insulating pattern INP1 may include at least one organic insulating layer and / or an inorganic insulating layer, and the material and physical properties thereof are not particularly limited.
  • the first insulating pattern INP1 may include silicon nitride SiNx, but the material of the first insulating pattern INP1 is not limited thereto.
  • the first insulating pattern INP1 may be formed of a single layer or multiple layers, and the cross-sectional structure thereof is not particularly limited.
  • the first insulating pattern INP1 may be formed of a multilayer including a lower pattern layer LPT and an upper pattern layer UPT formed of the same or different materials, but is not limited thereto.
  • the first contact electrode CNE1 described above may be disposed on the substrate SUB on which the first insulating pattern INP1 and the like are formed. In some embodiments, one end of the first contact electrode CNE1 may be positioned on one end of the first insulating pattern INP1 positioned on the first end EP1 of the light emitting devices LD.
  • the second insulating pattern INP2 is formed on the substrate SUB on which the first insulating pattern INP1 and the first contact electrode CNE1 are formed, and the first insulating pattern INP1 and the first contact are formed. It may be formed to cover the upper portion of the electrode (CNE1). However, the second insulating pattern INP2 may be formed to expose the second end EP2 of the light emitting devices LD.
  • the second insulating pattern INP2 may include at least one organic insulating layer and / or an inorganic insulating layer, and the material and physical properties thereof are not particularly limited.
  • the second insulating pattern INP2 may include the same or different material as the first insulating pattern INP1.
  • the second insulating pattern INP2 may include silicon nitride SiNx, but a material of the second insulating pattern INP2 is not limited thereto.
  • the second insulating pattern INP2 may be formed of a single layer or multiple layers, and the cross-sectional structure thereof is not particularly limited.
  • the second contact electrode CNE2 described above may be disposed on the substrate SUB on which the second insulating pattern INP2 is formed. In some embodiments, one end of the second contact electrode CNE2 may be positioned on one end of the second insulating pattern INP2 adjacent to the second end EP2 of the light emitting devices LD.
  • the overcoat layer OC may be disposed on the substrate SUB on which the first and second contact electrodes CNE1 and CNE2 are formed.
  • the overcoat layer OC may be composed of a single layer or multiple layers.
  • the overcoat layer OC may include a thin film encapsulation layer including a plurality of inorganic insulating layers overlapping each other and at least one organic insulating layer interposed therebetween.
  • the material and / or the cross-sectional structure of the overcoat layer OC is not particularly limited, and this may be variously changed.
  • the light emitting devices LD may be aligned with the light emitting region EMA with a higher efficiency and uniformity by using a combination of physical alignment and electrical alignment. Accordingly, light emission characteristics of the light emitting device, for example, light emission luminance, light emission efficiency, and / or uniformity of light emission may be improved.
  • 10A through 10K are cross-sectional views sequentially illustrating a method of manufacturing the light emitting device illustrated in FIG. 7.
  • a buffer layer BFL is formed on one surface of a substrate SUB, and the first and second partition walls PW1 and PW2 are spaced apart from each other on a substrate SUB on which the buffer layer BFL is formed.
  • the first and second barrier ribs PW1 and PW2 may be formed through a formation process and / or a patterning process (eg, a mask process) including an inorganic material and / or an organic material. It can be formed through a variety of processes currently known.
  • the first and second barrier ribs PW1 and PW2 may be simultaneously formed on the same layer (or the same plane) on the substrate SUB using the same material, but are not limited thereto. .
  • first and second electrodes ELT1 and ELT2 are formed on the first and second partitions PW1 and PW2, respectively.
  • the first and second electrodes ELT1 and ELT2 may be formed through a formation process and / or a patterning process of a conductive film including at least one conductive material. Can be formed.
  • each of the first and second electrodes ELT1 and ELT2 may be formed in a single layer or multiple layers.
  • the first electrode ELT1 is formed of multiple layers including the first reflective electrode REF1 and the first conductive capping layer CPL1
  • the second electrode ELT2 is formed of the second reflective electrode REF2 and the first electrode.
  • 2 may be formed of a multilayer including a conductive capping layer (CPL2).
  • forming the first and second electrodes ELT1 and ELT2 may include forming first and second reflective electrodes REF1 and REF2 on the first and second partitions PW1 and PW2, respectively. And forming first and second conductive capping layers CPL1 and CPL2 on the first and second reflective electrodes REF1 and REF2, respectively.
  • first and second electrodes ELT1 and ELT2 may be simultaneously formed on the same layer on the substrate SUB, but are not limited thereto.
  • the number of mask processes used for manufacturing the light emitting device can be reduced or minimized.
  • At least one insulating layer INS is formed on the substrate SUB on which the first and second electrodes ELT1 and ELT2 are formed.
  • the first and second insulating layers INS1 and INS2 may be sequentially formed on the substrate SUB on which the first and second electrodes ELT1 and ELT2 are formed.
  • the insulating layer INS may be formed through a film forming process of an insulating film including an inorganic material and / or an organic material, and may be formed through various methods known at present.
  • the insulating layer INS may be formed of a single layer or multiple layers. For example, after forming at least one layer of the inorganic insulating layer, that is, the first insulating layer INS1 using at least one inorganic material, the organic insulating layer on the first insulating layer INS1 using at least one organic material, In other words, the second insulating layer INS2 may be formed.
  • the second insulating layer INS2 may be formed by coating a polymer organic layer including polyimide, and the like, but the material and / or forming method of the second insulating layer INS2 are not limited thereto. .
  • At least one groove GRV is formed on the surface of the insulating film INS, that is, at least the surface of the second insulating film INS2.
  • the groove GRV may be formed by a rubbing method using a rubbing device RUD.
  • the rubbing device RUD is disposed on the second insulating layer INS2 so as to contact the second insulating layer INS2, and the first direction DR1 intersects the first and second electrodes ELT1 and ELT2.
  • a groove GRV is formed on the surface of the second insulating film INS2 by pressing the second insulating film INS2 while moving the substrate SUB and / or the rubbing device RUD at least once in one or reciprocating directions.
  • the rubbing device RUD may include a roller ROL formed to rotate in at least one direction, and a rubbing cloth RUC wound around the roller ROL.
  • At least one of the substrate SUB and the roller ROL is moved along the first direction DR1.
  • At least one groove GRV intersecting the first and second electrodes ELT1 and ELT2 may be formed on the surface of the second insulating layer INS2.
  • the rubbing device RUD may be disposed on the second insulating layer INS2, and the second insulating layer INS2 may be pressed at predetermined intervals. Accordingly, a plurality of grooves GRV extending in parallel to intersect the first and second electrodes ELT1 and ELT2 may be formed on the surface of the second insulating layer INS2, for example, as illustrated in FIG. 4. . In some embodiments, the plurality of grooves GRV may be simultaneously formed or sequentially formed.
  • a plurality of light emitting devices LD are supplied on an insulating layer INS including at least one groove GRV, and a predetermined voltage is provided between the first and second electrodes ELT1 and ELT2. (Eg, an alternating voltage) may be applied to form an electric field.
  • the light emitting devices LD may apply a solution in which the plurality of light emitting devices LD are dispersed onto the substrate SUB by using an inkjet printing method or a slit coating method. It may be supplied to the light emitting area EMA.
  • the method of supplying the light emitting devices LD is not limited thereto, and the light emitting devices LD may be supplied to the light emitting area EMA in various other ways.
  • an electric field may be formed by applying an alternating voltage between the first and second electrodes ELT1 and ELT2, but may be applied between the first and second electrodes ELT1 and ELT2. The type of voltage or signal is not limited thereto.
  • the light emitting devices LD When an electric field is formed between the first and second electrodes ELT1 and ELT2, the light emitting devices LD are aligned between the first and second electrodes ELT1 and ELT2.
  • the grooves GRV formed on the surface of the insulating layer INS allow the light emitting devices LD to have more uniform directivity and to be more uniformly aligned in the light emitting area EMA.
  • a greater number of light emitting devices LD are uniform in the first direction DR1 between the first and second electrodes ELT1 and ELT2, respectively. It can be arranged horizontally.
  • the first end EP1 of the light emitting elements LD is disposed toward the first electrode ELT1
  • the second end EP2 of the light emitting elements LD is the second electrode ELT2. Can be placed towards.
  • a first insulating pattern INP1 for example, a lower pattern layer LPT of the first insulating pattern INP1 is formed on the substrate SUB on which the light emitting devices LD are arranged.
  • the lower pattern layer LPT may be formed on one region of the light emitting devices LD to expose the first and second ends EP1 and EP2 of the light emitting devices LD.
  • the lower pattern layer LPT may be formed through a process of forming an insulating layer including an inorganic material and / or an organic material, and / or a patterning process (for example, a mask process). It can be formed through a process of the manner.
  • the second insulating layer INS2 may be etched to expose one region of the first and second electrodes ELT1 and ELT2, respectively.
  • an opening may be formed in the second insulating layer INS2 on one region of the first and second electrodes ELT1 and ELT2.
  • the first insulating layer INS1 is etched to expose one region of the first and second electrodes ELT1 and ELT2, thereby forming the first and second contact portions CNT1 and CNT2 on the insulating layer INS.
  • the first and second contact portions CNT1 and CNT2 are formed in the insulating film INS by etching the first insulating film INS1 after the first etching of the second insulating film INS2.
  • the present invention is not limited to this.
  • one region of the first and second electrodes ELT1 and ELT2 is exposed to expose the first and second electrodes.
  • the insulating layers INS1 and INS2 may be etched together to form first and second contact portions CNT1 and CNT2.
  • CNE1 is formed.
  • a first portion of the light emitting elements LD and the first electrode ELT1 may be in contact with the first end EP1 of the light emitting elements LD and a region of the first electrode ELT1.
  • the contact electrode CNE1 may be formed.
  • a second insulating pattern INP2 is formed on the first contact electrode CNE1 to cover at least the first contact electrode CNE1. Further, according to an embodiment, in the forming of the second insulating pattern INP2, for example, in the patterning of the second insulating pattern INP2, by etching together the mask MAS illustrated in FIG. 10I, the second insulating pattern INP2 may be formed.
  • the upper pattern layer UPT of the insulating pattern INP1 may be formed together. Alternatively, in another embodiment, the upper pattern layer UPT and the second insulating pattern INP2 may be sequentially formed.
  • the position of the mask MAS is adjusted to form a single first insulating pattern INP1 composed of only the lower pattern layer LPT without the upper pattern layer UPT, or the mask MAS.
  • the first insulating pattern INP1 of the multilayer may be formed before the formation of?.
  • a second contact electrode CNE2 is formed on one region of the substrate SUB including the second end EP2 and the second contact portion CNT2 of the light emitting devices LD.
  • a second layer is disposed on one region of the light emitting elements LD and the second electrode ELT2 to be in contact with the second end EP2 of the light emitting elements LD and one region of the second electrode ELT2.
  • the contact electrode CNE2 may be formed.
  • an overcoat layer OC is formed on the substrate SUB on which the first and second contact electrodes CNE1 and CNE2 are formed. Accordingly, the light emitting device according to the embodiment of FIG. 7 can be manufactured.
  • the second insulating film INS2 including at least one layer of the organic insulating film is formed before supplying the light emitting devices LD to the light emitting region EMA of the light emitting device.
  • the second insulating film INS2 including at least one layer of the organic insulating film is formed. do.
  • At least one groove GRV is formed in the second insulating layer INS2 by a rubbing method using the rubbing device RUD.
  • each groove GRV is formed along the first direction DR1 in which the respective light emitting elements LD are to be aligned.
  • the first direction DR1 may be a direction orthogonal to the first and second electrodes ELT1 and ELT2, but is not limited thereto.
  • the first direction DR1 may include a direction crossing the first and second electrodes ELT1 and ELT2 in a diagonal direction as well as a direction orthogonal to the first and second electrodes ELT1 and ELT2. Can be. That is, the first direction DR1 may cover various directions crossing the first and second electrodes ELT1 and ELT2.
  • the light emitting elements LD are supplied to the light emitting region EMA after the groove GRV is formed in the second insulating layer INS2 through a rubbing method. Therefore, it is possible to prevent the light emitting devices LD or the insulating film INF surrounding the surface thereof from being damaged by a rubbing process or the like.
  • a predetermined voltage is applied between the first and second electrodes ELT1 and ELT2 simultaneously with or after the supply of the light emitting devices LD. Accordingly, as the electric field is formed between the first and second electrodes ELT1 and ELT2, the light emitting devices LD may self-align.
  • the light emitting devices LD supplied to the light emitting area EMA are aligned in a physical manner and an electrical manner.
  • the light emitting devices LD are more uniformly aligned between the first and second electrodes ELT1 and ELT2 compared to the light emitting device of the comparative example using a physical or electrical alignment alone.
  • a contact ratio between the light emitting devices LD and the first and second electrodes ELT1 and ELT2 may be increased.
  • FIG. 11 is a plan view illustrating a display device according to an exemplary embodiment of the present invention.
  • FIG. 11 illustrates a display device, in particular a display panel PNL provided in the display device, as an example of a device that may use the light emitting device according to the above-described embodiment as a light source.
  • the structure of the display panel PNL will be briefly illustrated in the center of the display area DA.
  • at least one driving circuit unit eg, at least one of the scan driver and the data driver
  • the plurality of wirings which are not shown, may be further disposed on the display panel PNL.
  • the display panel PNL may include a substrate SUB and a plurality of pixels PXL disposed on the substrate SUB.
  • the substrate SUB may include a display area DA for displaying an image and a non-display area NDA except for the display area DA.
  • the pixels PXL may be disposed in the display area DA on the substrate SUB.
  • the display area DA is disposed in the center area of the display panel PNL
  • the non-display area NDA is disposed in the edge area of the display panel PNL to surround the display area DA.
  • the positions of the display area DA and the non-display area NDA are not limited thereto, and their positions may be changed.
  • the substrate SUB may be a rigid substrate or a flexible substrate, and its material and physical properties are not particularly limited.
  • the substrate SUB may be a rigid substrate composed of glass or tempered glass, or a flexible substrate composed of a thin film made of plastic or metal.
  • the substrate SUB may include a display area DA including a plurality of pixel areas in which each pixel PXL is formed, and a non-display area NDA surrounding the display area DA. have.
  • Various wirings and / or internal circuits connected to the pixels PXL of the display area DA may be disposed in the non-display area NDA.
  • Each of the pixels PXL may include at least one light source driven by a corresponding scan signal and a data signal, for example, the light emitting device described in the above embodiment as each light source.
  • each of the pixels PXL may include at least one pair of first and second electrodes (ELT1 and ELT2 of FIGS. 4 to 9) spaced apart from each other in each pixel area on the substrate SUB.
  • a plurality of light emitting devices (LDs of FIGS. 4 to 9) connected in parallel between the first and second electrodes ELT1 and ELT2 may be included.
  • each of the light emitting devices LD may be a miniature rod-shaped light emitting diode having a small size ranging from nanoscale to microscale.
  • each pixel PXL may be an active pixel, but is not limited thereto.
  • the type, structure, and / or driving method of the pixels PXL is not particularly limited. That is, each pixel PXL may be configured as a pixel of a passive or active light emitting display device having various structures currently known.
  • FIGS. 12A through 12C are circuit diagrams illustrating different embodiments of the pixel PXL of FIG. 11.
  • FIGS. 12A to 12C illustrate different embodiments of the pixel PXL that may be provided in the active light emitting display device.
  • each pixel PXL illustrated in FIGS. 12A to 12C may be any one of the pixels PXL included in the display panel PNL of FIG. 11, and the pixels PXL may be substantially the same. It may have the same or similar structure.
  • a pixel PXL may include a light emitting unit EMU for generating light having a luminance corresponding to a data signal, and a light emitting unit EMU for driving the light emitting unit EMU.
  • the pixel circuit PXC may be included.
  • the light emitting unit EMU may include a plurality of light emitting elements LD connected in parallel between the first and second power sources VDD and VSS.
  • the first and second power sources VDD and VSS may have different potentials so that the light emitting devices LD may emit light.
  • the first power supply VDD may be set as a high potential power
  • the second power supply VSS may be set as a low potential power.
  • the potential difference between the first and second power sources VDD and VSS may be set to be equal to or greater than the threshold voltage of the light emitting elements LD during at least the light emitting period of the pixel PXL.
  • the light emitting devices LD constituting the light emitting unit EMU of each pixel PXL have the same direction (eg, forward direction) between the first power supply VDD and the second power supply VSS.
  • An embodiment connected in parallel with) is illustrated, but the present invention is not limited thereto.
  • some of the light emitting elements LD may be connected in the forward direction between the first and second power sources VDD and VSS, and the other part may be connected in the reverse direction.
  • at least one pixel PXL may include only a single light emitting element LD.
  • the first end (eg, EP1 of FIGS. 4 to 9) of the light emitting elements LD constituting each light emitting unit EMU may include a first electrode (for example, FIGS. 4 to 9).
  • the ELT1 may be commonly connected to the corresponding pixel circuit PXC and may be connected to the first power source VDD through the pixel circuit PXC.
  • the second ends of the light emitting devices LD (for example, EP2 of FIGS. 4 to 9) are common to the second power source VSS through the second electrode (for example, ELT2 of FIGS. 4 to 9). Can be connected to.
  • the first and second electrodes ELT1 and ELT2 included in each light emitting unit EMU will be referred to as first and second pixel electrodes, respectively.
  • Each light emitting unit EMU may emit light at a luminance corresponding to a driving current supplied through the pixel circuit PXC. Accordingly, a predetermined image may be displayed in the display area DA.
  • the pixel circuit PXC may be connected to the scan line Si and the data line Dj of the pixel PXL.
  • the pixel circuit PXC of the pixel PXL is the i-th scan line Si of the display area DA.
  • the j-th data line Dj may include first and second transistors T1 and T2 and a storage capacitor Cst.
  • the first electrode of the first transistor (driving transistor) T1 is connected to the first power source VDD, and the second electrode connects the first pixel electrode (that is, the first electrode ELT1 of the corresponding light emitting unit EMU). It is connected to the light emitting elements LD through.
  • the first and second electrodes of the first transistor T1 are different electrodes.
  • the first electrode is a source electrode
  • the second electrode may be a drain electrode.
  • the gate electrode of the first transistor T1 is connected to the first node N1.
  • the first transistor T1 controls the driving current supplied to the light emitting unit EMU in response to the voltage of the first node N1.
  • the first electrode of the second transistor (switching transistor) T2 is connected to the data line Dj, and the second electrode is connected to the first node N1.
  • the gate electrode of the second transistor T2 is connected to the scan line Si.
  • the second transistor T2 is turned on when a scan signal of a gate-on voltage (eg, a low voltage) is supplied from the scan line Si to electrically connect the data line Dj and the first node N1. Connect with In each frame period, the data signal of the frame is supplied to the data line Dj, and the data signal is transferred to the first node N1 via the second transistor T2. Accordingly, the storage capacitor Cst is charged with a voltage corresponding to the data signal.
  • a gate-on voltage eg, a low voltage
  • One electrode of the storage capacitor Cst is connected to the first power supply VDD, and the other electrode is connected to the first node N1.
  • the storage capacitor Cst charges a voltage corresponding to the data signal supplied to the first node N1 during each frame period, and maintains the charged voltage until the data signal of the next frame is supplied.
  • all of the transistors included in the pixel circuit PXC for example, the first and second transistors T1 and T2 are illustrated as P-type transistors, but the present invention is not limited thereto. That is, at least one of the first and second transistors T1 and T2 may be changed to an N type transistor.
  • the first and second transistors T1 and T2 may be N-type transistors.
  • the pixel PXL illustrated in FIG. 12B has the configuration and operation of the pixel circuit of FIG. 12A except that the connection positions of some circuit elements are changed according to the type change of the first and second transistors T1 and T2. Substantially similar to PXC). Therefore, a detailed description of the pixel PXL of FIG. 12B will be omitted.
  • the structure of the pixel circuit PXC is not limited to the embodiment shown in Figs. 12A and 12B. That is, the pixel circuit PXC may be configured with pixel circuits of various structures and / or driving schemes currently known. For example, the pixel circuit PXC may be configured as in the embodiment shown in FIG. 12C.
  • the pixel circuit PXC may be further connected to at least one other scan line (or control line) in addition to the scan line Si of the horizontal line.
  • the pixel circuit PXC of the pixel PXL disposed in the i-th row of the display area DA may be connected to the i ⁇ 1 th scan line Si-1 and / or the i + 1 th scan line Si + 1.
  • the pixel circuit PXC may be further connected to a third power source in addition to the first and second power sources VDD and VSS.
  • the pixel circuit PXC may also be connected to the initialization power supply Vint.
  • the pixel circuit PXC may include first to seventh transistors T1 to T7 and a storage capacitor Cst.
  • the first electrode of the first transistor T1 is connected to the first power supply VDD via the fifth transistor T5, and the second electrode is connected to the light emitting unit EMU via the sixth transistor T6. do.
  • the gate electrode of the first transistor T1 may be connected to the first node N1.
  • the first transistor T1 controls the driving current supplied to the light emitting unit EMU in response to the voltage of the first node N1.
  • the second transistor T2 is connected between the data line Dj and the first electrode of the first transistor T1.
  • the gate electrode of the second transistor T2 is connected to the scan line Si.
  • the second transistor T2 is turned on when a scan signal of a gate-on voltage is supplied from the scan line Si to electrically connect the data line Dj to the first electrode of the first transistor T1. do. Therefore, when the second transistor T2 is turned on, the data signal supplied from the data line Dj is transferred to the first electrode of the first transistor T1.
  • the third transistor T3 is connected between the second electrode of the first transistor T1 and the first node N1.
  • the gate electrode of the third transistor T3 is connected to the scan line Si.
  • the third transistor T3 is turned on when a scan signal of a gate-on voltage is supplied from the scan line Si to electrically connect the second electrode and the first node N1 of the first transistor T1. Connect. Therefore, when the third transistor T3 is turned on, the first transistor T1 is connected in the form of a diode.
  • the fourth transistor T4 is connected between the first node N1 and the initialization power supply Vint.
  • the gate electrode of the fourth transistor T4 is connected to the previous scan line, for example, the i-1 th scan line Si-1.
  • the fourth transistor T4 is turned on when the scan signal of the gate-on voltage is supplied to the i-1 th scan line Si-1 to transfer the voltage of the initialization power supply Vint to the first node N1. To pass.
  • the voltage of the initialization power supply Vint may be equal to or less than the lowest voltage of the data signal.
  • the fifth transistor T5 is connected between the first power supply VDD and the first transistor T1.
  • the gate electrode of the fifth transistor T5 is connected to the emission control line, for example, the i-th emission control line Ei.
  • the fifth transistor T5 is turned off when the emission control signal of the gate-off voltage (eg, a high voltage) is supplied to the emission control line Ei, and is turned on in other cases.
  • the emission control signal of the gate-off voltage eg, a high voltage
  • the sixth transistor T6 is connected between the first transistor T1 and the light emitting unit EMU (eg, a first pixel electrode connected to one end of the light emitting elements LD).
  • the gate electrode of the sixth transistor T6 is connected to the emission control line, for example, the i-th emission control line Ei.
  • the sixth transistor T6 is turned off when the emission control signal of the gate-off voltage is supplied to the emission control line Ei, and is turned on in other cases.
  • the seventh transistor T7 is connected between the light emitting unit EMU (eg, a first pixel electrode connected to one end of the light emitting elements LD) and the initialization power supply Vint.
  • the gate electrode of the seventh transistor T7 is connected to any one of the next scan lines, for example, the i + 1 th scan line Si + 1.
  • the seventh transistor T7 is turned on when the scan signal of the gate-on voltage is supplied to the i + 1 th scan line Si + 1 to supply the voltage of the initialization power supply Vint to the first pixel electrode. do.
  • the storage capacitor Cst is connected between the first power supply VDD and the first node N1.
  • the storage capacitor Cst stores a data signal supplied to the first node N1 and a voltage corresponding to the threshold voltage of the first transistor T1 in each frame period.
  • all of the transistors included in the pixel circuit PXC for example, the first to seventh transistors T1 to T7 are illustrated as P-type transistors, but the present invention is not limited thereto.
  • at least one of the first to seventh transistors T1 to T7 may be changed to an N type transistor.
  • each pixel PXL may have various structures currently known.
  • the pixel circuit PXC included in each pixel PXL may be configured as a pixel circuit of various structures and / or driving schemes currently known.
  • each pixel PXL may be configured inside the passive light emitting display device. In this case, the pixel circuit PXC is omitted, and each of the first and second pixel electrodes of the light emitting unit EMU may be directly connected to the scan line Si, the data line Dj, the power line, and / or the control line. have.
  • FIG. 13 is a plan view illustrating the pixel PXL of FIG. 11, in particular, a plan view illustrating the light emitting unit EMU of each pixel PXL.
  • 14 is a cross-sectional view taken along line III-III ′ of FIG. 13.
  • the light emitting unit EMU shown in FIG. 13 may be configured substantially similarly or identically to the light emitting device according to the above-described embodiment, for example, the embodiment shown in FIG. 4.
  • the display element layer LDL illustrated in FIG. 14 shows a cross section corresponding to the light emitting unit EMU of FIG. 13. The same may be configured. Therefore, in FIGS. 13 and 14, the same or similar components as those in FIGS. 4 and 7 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • each pixel PXL may include a pixel circuit layer PCL and a display element layer LDL sequentially disposed on the substrate SUB.
  • the pixel circuit layer PCL includes a plurality of circuit elements disposed in the display area DA.
  • the pixel circuit layer PCL may include a plurality of circuit elements formed in each pixel area PXA to constitute each pixel circuit (for example, PXC of FIGS. 12A to 12C).
  • the pixel circuit layer PCL may include at least one transistor T and a storage capacitor Cst disposed in each pixel area PXA.
  • the transistors constituting each pixel circuit PXC have substantially the same or similar cross-sectional structure. Can have.
  • the structure of each transistor T is not limited to the embodiment shown in FIG.
  • each transistor T may have a variety of cross-sectional structures currently known.
  • the plurality of transistors constituting each pixel circuit PXC may have different types and / or structures.
  • the pixel circuit layer PCL may include a plurality of insulating layers.
  • the pixel circuit layer PCL may include a gate insulating layer GI, first and second interlayer insulating layers ILD1 and ILD2, and a passivation layer PSV sequentially stacked on one surface of the substrate SUB.
  • the gate insulating layer GI, the first and second interlayer insulating layers ILD1 and ILD2, and the passivation layer PSV may be sequentially stacked between the substrate SUB and the display element layer LDL.
  • the pixel circuit layer PCL may further include at least one buffer layer BFL disposed between the substrate SUB and the circuit elements.
  • At least one of the buffer layer BFL, the gate insulating layer GI, the first and second interlayer insulating layers ILD1 and ILD2, and the passivation layer PSV may include a display area DA and a non-display area NDA. It may be formed entirely on one surface of the substrate (SUB) including.
  • the buffer layer BFL may prevent impurities from diffusing into the respective transistors T.
  • the buffer layer BFL may be composed of a single layer, but may be composed of at least two or more multilayers. When the buffer layer BFL is provided in multiple layers, each layer may be formed of the same material or different materials. In some embodiments, the buffer layer BFL may be omitted.
  • each transistor T includes a semiconductor layer SCL, a gate electrode GE, a first transistor electrode ET1, and a second transistor electrode ET2.
  • FIG. 14 an embodiment in which the first and second transistor electrodes ET1 and ET2 are formed separately from the semiconductor layer SCL is illustrated, but the present invention is not limited thereto.
  • the first and / or second transistor electrodes ET1 and ET2 constituting at least one transistor T disposed in each pixel region PXA are corresponding transistors T.
  • the semiconductor layer SCL may be integrally connected to the semiconductor layer SCL.
  • the semiconductor layer SCL may be disposed on the buffer layer BFL.
  • the semiconductor layer SCL may be disposed between the substrate SUB on which the buffer layer BFL is formed and the gate insulating layer GI.
  • the semiconductor layer SCL may include a first region in contact with the first transistor electrode ET1, a second region in contact with the second transistor electrode ET2, and a channel located between the first and second regions. It can include an area.
  • one of the first and second regions may be a source region and the other may be a drain region.
  • the semiconductor layer SCL may be a semiconductor pattern made of polysilicon, amorphous silicon, an oxide semiconductor, or the like.
  • the channel region of the semiconductor layer SCL may be an intrinsic semiconductor as a semiconductor pattern which is not doped with impurities, and the first and second regions of the semiconductor layer SCL may be semiconductor patterns doped with a predetermined impurity, respectively. have.
  • the gate electrode GE may be disposed on the semiconductor layer SCL with the gate insulating layer GI interposed therebetween.
  • the gate electrode GE may be disposed between the gate insulating layer GI and the first interlayer insulating layer ILD1 and may overlap at least one region of the semiconductor layer SCL.
  • the first and second transistor electrodes ET1 and ET2 may be disposed on the semiconductor layer SCL with at least one insulating layer, for example, a plurality of insulating layers interposed therebetween.
  • the first and second transistor electrodes ET1 and ET2 may be disposed on the semiconductor layer SCL with the first and second interlayer insulating layers ILD1 and ILD2 interposed therebetween.
  • the first and second transistor electrodes ET1 and ET2 may be electrically connected to the semiconductor layer SCL.
  • each of the first and second transistor electrodes ET1 and ET2 may be formed of a semiconductor layer through a contact hole penetrating through the gate insulating film GI and the first and second interlayer insulating films ILD1 and ILD2, respectively. Contact the first and second regions of the SCL).
  • the storage capacitor Cst may include first and second capacitor electrodes CSE1 and CSE2 spaced apart from each other.
  • the first capacitor electrode CSE1 may be disposed between the first and second interlayer insulating films ILD1 and ILD2.
  • the second capacitor electrode CSE2 includes at least one conductive layer constituting the transistor T, for example, the semiconductor layer SCL, the gate electrode GE, the first and second transistor electrodes ET1 and ET2. It may be disposed on the same layer as at least one of).
  • the second capacitor electrode CSE2 may be disposed between the gate insulating layer GI and the first interlayer insulating layer ILD1 together with the gate electrode GE of the transistor T.
  • each of the first and second capacitor electrodes CSE1 and CSE2 is illustrated as a single layer in FIG. 14, but the present invention is not limited thereto.
  • at least one of the first and second capacitor electrodes CSE1 and CSE2 may be composed of multiple layers, and the stacked structure and / or positions of the first and second capacitor electrodes CSE1 and CSE2 may be formed. It can be changed in various ways.
  • the display element layer LDL is a layer in which the light emitting unit EMU of each pixel PXL is disposed.
  • the display element layer LDL may be configured as the light emitting device described with reference to the exemplary embodiment of FIGS. 4 and 7.
  • the display element layer LDL includes first and second electrodes ELT1 and ELT2 disposed in each pixel area PXA on the pixel circuit layer PCL, and the first and second electrodes ELT1. It may include a plurality of light emitting elements (LD) connected in parallel between the ELT2.
  • the display element layer LDL may include a plurality of light emitting elements LD disposed on the pixel circuit layer PCL in each pixel area PXA to constitute each light emitting unit EMU. Can be.
  • the first electrode ELT1 that is, the first pixel electrode of the display element layer LDL may be electrically connected to at least one circuit element disposed in the corresponding pixel region PXA.
  • the first pixel electrode may include at least one contact hole penetrating through the passivation layer PSV, for example, the first contact hole CH1 of FIG. 13 and the first pixel illustrated in FIGS. 12A and 12B.
  • the transistor T1 may be electrically connected to the transistors T1 or the sixth and seventh transistors T6 and T7 illustrated in FIG. 12C.
  • the second electrode ELT2 that is, the second pixel electrode of the display element layer LDL is electrically connected to a power line (or a control line) not shown through the second contact hole CH2 of FIG. 13. Can be connected.
  • the power line is disposed on the same layer as at least one conductive layer formed in the pixel circuit layer PCL, and the second electrode of the display element layer LDL is formed through the second contact hole CH2. It may be electrically connected to the ELT2, but is not limited thereto.
  • each pixel area PXA of the display element layer LDL may have an insulating film INS along the first direction DR1 crossing the first and second electrodes ELT1 and ELT2. ), In particular, at least one groove GRV formed in the second insulating layer INS2 formed of the organic insulating layer. Accordingly, light emission characteristics of the display device may be improved.
  • each light emitting unit EMU corresponding to the light emitting device and the display element layer LDL for configuring the light emitting unit EMU will be described in detail. Will be omitted.
  • the first and second electrodes disposed in each light emitting area EMA or pixel area PXA may be uniformly aligned with high efficiency between the ELT1 and the ELT2. Accordingly, light emission characteristics of the light emitting device and the display device including the same, for example, light emission luminance, light emission efficiency, and / or uniformity of light emission may be improved.

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Abstract

본 발명의 일 실시예에 의한 발광 장치는, 기판; 상기 기판 상에 서로 이격되어 배치된 제1 및 제2 전극; 상기 제1 및 제2 전극이 형성된 상기 기판 상에 배치되며, 상기 제1 및 제2 전극에 교차하는 제1 방향을 따라 연장된 홈과, 각각 상기 제1 및 제2 전극의 일 영역을 노출하는 제1 및 제2 컨택부를 포함하는 절연막; 상기 제1 및 제2 전극의 사이에 위치하도록 상기 홈 상에 배치되며, 각각 상기 제1 및 제2 전극에 전기적으로 연결되는 제1 및 제2 단부를 포함하는 복수의 발광 소자들; 상기 제1 단부에서 상기 발광 소자들에 전기적으로 연결되고, 상기 제1 컨택부에서 상기 제1 전극에 전기적으로 연결되는 제1 컨택 전극; 및 상기 제2 단부에서 상기 발광 소자들에 전기적으로 연결되고, 상기 제2 컨택부에서 상기 제2 전극에 전기적으로 연결되는 제2 컨택 전극을 포함한다.

Description

발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
본 발명의 실시예는 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치에 관한 것이다.
최근, 신뢰성이 높은 무기 결정 구조의 재료를 이용하여 초소형의 발광 소자를 제조하고, 상기 발광 소자를 이용하여 발광 장치를 제조하는 기술이 개발되고 있다. 예를 들어, 각각의 발광 영역에 마이크로 스케일 또는 나노 스케일 정도로 작은 크기를 가지는 초소형의 발광 소자들을 배치하고, 이를 통해 광원을 구성하는 발광 장치가 개발되고 있다. 이러한 발광 장치는 표시 장치나 조명 장치와 같은 각종 전자 장치의 광원으로 이용될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 복수의 발광 소자들을 포함하는 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치를 제공하는 것이다.
본 발명의 일 실시예에 의한 발광 장치는, 기판; 상기 기판 상에 서로 이격되어 배치된 제1 및 제2 전극; 상기 제1 및 제2 전극이 형성된 상기 기판 상에 배치되며, 상기 제1 및 제2 전극에 교차하는 제1 방향을 따라 연장된 홈과, 각각 상기 제1 및 제2 전극의 일 영역을 노출하는 제1 및 제2 컨택부를 포함하는 절연막; 상기 제1 및 제2 전극의 사이에 위치하도록 상기 홈 상에 배치되며, 각각 상기 제1 및 제2 전극에 전기적으로 연결되는 제1 및 제2 단부를 포함하는 복수의 발광 소자들; 상기 제1 단부에서 상기 발광 소자들에 전기적으로 연결되고, 상기 제1 컨택부에서 상기 제1 전극에 전기적으로 연결되는 제1 컨택 전극; 및 상기 제2 단부에서 상기 발광 소자들에 전기적으로 연결되고, 상기 제2 컨택부에서 상기 제2 전극에 전기적으로 연결되는 제2 컨택 전극을 포함한다.
실시예에 따라, 상기 발광 소자들 각각은, 상기 제1 방향을 따라 연장된 길이를 가지는 막대형 발광 다이오드일 수 있다.
실시예에 따라, 상기 홈은, 상기 발광 소자들 각각의 직경 또는 폭보다 큰 너비를 가질 수 있다.
실시예에 따라, 상기 발광 소자들은, 나노 스케일 내지 마이크로 스케일의 크기를 가질 수 있다.
실시예에 따라, 상기 제1 및 제2 전극은 상기 기판 상의 적어도 일 영역에서 서로 마주하도록 나란히 배치되며, 각각이 상기 제1 방향과 교차하는 제2 방향을 따라 연장될 수 있다.
실시예에 따라, 상기 절연막은, 고분자 물질을 포함한 적어도 한 층의 유기 절연막을 포함할 수 있다.
실시예에 따라, 상기 절연막은, 상기 기판과 상기 유기 절연막의 사이에 배치된 적어도 한 층의 무기 절연막을 더 포함할 수 있다.
실시예에 따라, 상기 발광 장치는, 상기 제1 방향과 교차하는 제2 방향을 따라 배열된 복수의 홈들을 포함할 수 있다.
실시예에 따라, 상기 발광 장치는, 상기 기판과 상기 제1 전극의 사이에 배치되는 제1 격벽; 및 상기 기판과 상기 제2 전극의 사이에 배치되는 제2 격벽을 더 포함할 수 있다.
실시예에 따라, 상기 발광 장치는, 상기 제1 컨택 전극과 상기 제2 컨택 전극의 사이에 위치하도록 상기 발광 소자들의 일 영역 상에 배치되는 제1 절연 패턴을 더 포함할 수 있다.
실시예에 따라, 상기 발광 장치는, 상기 제1 절연 패턴 및 상기 제1 컨택 전극의 상부를 커버하는 제2 절연 패턴을 더 포함할 수 있다.
실시예에 따라, 상기 제2 컨택 전극의 일단은, 상기 제2 단부에 인접한 상기 제2 절연 패턴의 일단 상에 위치할 수 있다.
본 발명의 일 실시예에 의한 발광 장치의 제조 방법은, 기판 상에 서로 이격되도록 제1 및 제2 격벽을 형성하는 단계; 상기 제1 및 제2 격벽 상에 각각 제1 및 제2 전극을 형성하는 단계; 상기 제1 및 제2 전극이 형성된 상기 기판 상에 적어도 한 층의 절연막을 형성하는 단계; 상기 절연막의 표면에, 상기 제1 및 제2 전극과 교차하도록 적어도 하나의 홈을 형성하는 단계; 상기 홈을 포함한 상기 절연막 상에 복수의 발광 소자들을 공급하고, 상기 제1 및 제2 전극의 사이에 전계를 형성하여 상기 발광 소자들을 정렬하는 단계; 상기 제1 및 제2 전극의 일 영역을 노출하도록 상기 절연막을 식각하여 제1 및 제2 컨택부를 형성하는 단계; 상기 발광 소자들의 제1 단부와 상기 제1 컨택부를 포함한 상기 기판의 일 영역 상에 제1 컨택 전극을 형성하는 단계; 및 상기 발광 소자들의 제2 단부와 상기 제2 컨택부를 포함한 상기 기판의 일 영역 상에 제2 컨택 전극을 형성하는 단계를 포함한다.
실시예에 따라, 상기 적어도 한 층의 절연막을 형성하는 단계는, 상기 제1 및 제2 전극이 형성된 상기 기판 상에 무기 절연막을 형성하는 단계; 및 상기 무기 절연막 상에 유기 절연막을 형성하는 단계를 포함할 수 있다.
실시예에 따라, 상기 적어도 하나의 홈을 형성하는 단계는, 상기 유기 절연막과 접촉되도록 상기 유기 절연막 상에 러빙 장치를 배치하는 단계; 및 상기 제1 및 제2 전극과 교차하는 방향을 따라 상기 기판 및 상기 러빙 장치 중 적어도 하나를 이동시키면서 상기 유기 절연막을 가압하는 단계를 포함할 수 있다.
실시예에 따라, 상기 적어도 하나의 홈을 형성하는 단계는, 상기 유기 절연막 상에 러빙 장치를 배치하는 단계; 및 상기 유기 절연막을 소정 간격으로 가압하여 상기 유기 절연막의 표면에 복수의 홈들을 형성하는 단계를 포함할 수 있다.
실시예에 따라, 상기 제1 및 제2 컨택부를 형성하는 단계는, 상기 발광 소자들의 제1 및 제2 단부를 노출하도록 상기 발광 소자들의 일 영역 상에 제1 절연 패턴을 형성하면서, 상기 제1 및 제2 전극의 일 영역 상에서 상기 유기 절연막을 식각하는 단계; 및 상기 제1 및 제2 전극의 일 영역을 노출하도록 상기 무기 절연막을 식각하는 단계를 포함할 수 있다.
실시예에 따라, 상기 제1 컨택 전극 및 상기 제2 컨택 전극을 형성하는 단계는, 상기 발광 소자들의 제1 단부 및 상기 제1 전극의 일 영역에 접촉되도록, 상기 발광 소자들의 일 영역 및 상기 제1 컨택부 상에 상기 제1 컨택 전극을 형성하는 단계; 상기 제1 컨택 전극 상에 제2 절연 패턴을 형성하는 단계; 및 상기 발광 소자들의 제2 단부 및 상기 제2 전극의 일 영역에 접촉되도록, 상기 발광 소자들의 일 영역 및 상기 제2 컨택부 상에 상기 제2 컨택 전극을 형성하는 단계를 포함할 수 있다.
실시예에 따라, 상기 발광 소자들을 정렬하는 단계는, 잉크젯 프린팅 방식 또는 슬릿 코팅 방식을 이용하여 상기 복수의 발광 소자들이 분산된 용액을 상기 기판 상에 도포하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 의한 표시 장치는, 표시 영역을 포함하는 기판; 및 상기 표시 영역에 배치된 화소를 포함한다. 상기 화소는, 상기 기판 상에 서로 이격되어 배치된 제1 및 제2 전극; 상기 제1 및 제2 전극이 형성된 상기 기판 상에 배치되며, 상기 제1 및 제2 전극에 교차하는 제1 방향을 따라 연장된 홈과, 각각 상기 제1 및 제2 전극의 일 영역을 노출하는 제1 및 제2 컨택부를 포함하는 절연막; 상기 제1 및 제2 전극의 사이에 위치하도록 상기 홈 상에 배치되며, 각각 상기 제1 및 제2 전극에 전기적으로 연결되는 제1 및 제2 단부를 포함하는 복수의 발광 소자들; 상기 제1 단부에서 상기 발광 소자들에 전기적으로 연결되고, 상기 제1 컨택부에서 상기 제1 전극에 전기적으로 연결되는 제1 컨택 전극; 및 상기 제2 단부에서 상기 발광 소자들에 전기적으로 연결되고, 상기 제2 컨택부에서 상기 제2 전극에 전기적으로 연결되는 제2 컨택 전극을 포함한다.
본 발명의 실시예에 의한 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치에 따르면, 제1 및 제2 전극의 사이에 복수의 발광 소자들을 효율적으로 균일하게 정렬할 수 있다. 이에 따라, 발광 장치 및 이를 구비한 표시 장치의 발광 특성을 향상시킬 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 4 및 도 5는 각각 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도이다.
도 6은 본 발명의 일 실시예에 의한 제1 및 제2 전극, 홈 및 발광 소자들을 나타내는 사시도이다.
도 7 및 도 8은 도 4의 Ⅰ~Ⅰ'선에 따른 단면의 서로 다른 실시예들을 나타내는 단면도들이다.
도 9는 도 5의 Ⅱ~Ⅱ'선에 따른 단면의 일 실시예를 나타내는 단면도이다.
도 10a 내지 도 10k는 도 7에 도시된 발광 장치의 제조 방법을 순차적으로 나타내는 단면도들이다.
도 11은 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다.
도 12a 내지 도 12c는 도 11의 화소에 대한 서로 다른 실시예들을 나타내는 회로도들이다.
도 13은 도 11의 화소를 나타내는 평면도로서, 특히 각 화소의 발광 유닛을 나타내는 평면도이다.
도 14는 도 13의 Ⅲ~Ⅲ'선에 따른 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 다만, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다.
한편, 도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성 요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
본 출원에서, 제1, 제2 등의 용어는 다양한 구성 요소들을 구별하여 설명하는데 사용될 뿐, 상기 구성 요소들이 상기 용어에 의해 한정되지는 않는다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들의 조합이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들의 조합의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 이하의 설명에서 규정하는 특정 위치 또는 방향 등은 상대적인 관점에서 기술한 것으로서, 일 예로 이는 보는 관점이나 방향에 따라서는 반대로 변경될 수도 있음에 유의하여야 할 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1a 및 도 1b, 도 2a 및 도 2b, 및 도 3a 및 도 3b는 각각 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타내는 사시도 및 단면도이다. 도 1a 내지 도 3b에서는 원 기둥 형상의 막대형 발광 소자(LD)를 도시하였으나, 본 발명에 의한 발광 소자(LD)의 종류 및/또는 형상 등이 이에 한정되지는 않는다.
먼저 도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 의한 발광 소자(LD)는, 제1 도전성 반도체층(11) 및 제2 도전성 반도체층(13)과, 상기 제1 및 제2 도전성 반도체층(11, 13)의 사이에 개재된 활성층(12)을 포함한다. 일 예로, 발광 소자(LD)는 길이(L) 방향을 따라 제1 도전성 반도체층(11), 활성층(12) 및 제2 도전성 반도체층(13)이 순차적으로 적층된 적층체로 구성될 수 있다.
실시예에 따라, 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 상기 길이(L) 방향을 따라 일측 단부와 타측 단부를 가질 수 있다.
실시예에 따라, 발광 소자(LD)의 일측 단부에는 제1 및 제2 도전성 반도체층(11, 13) 중 하나가 배치되고, 상기 발광 소자(LD)의 타측 단부에는 상기 제1 및 제2 도전성 반도체층(11, 13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 막대 형상으로 제조될 수 있다. 본 명세서에서, "막대형"이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
실시예에 따라, 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기, 일 예로 각각 나노 스케일 또는 마이크로 스케일 범위의 직경(D) 및/또는 길이(L)를 가질 수 있다. 다만, 본 발명에서 발광 소자(LD)의 크기가 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 도전성 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 도전성 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제1 도전성 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 도전성 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 도전성 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 일 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 상기 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양단에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 상기 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 도전성 반도체층(13)은 활성층(12) 상에 배치되며, 제1 도전성 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 도전성 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 도전성 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 도전성 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 도전성 반도체층(13)을 구성할 수 있다.
실시예에 따라, 발광 소자(LD)의 외주면(일 예로, 원 기둥의 외측면)에는 절연성 피막(INF)이 제공될 수 있다. 예를 들어, 절연성 피막(INF)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 도전성 반도체층(11, 13)의 적어도 일부를 더 둘러쌀 수 있다. 다만, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부는 노출할 수 있다. 예를 들어, 절연성 피막(INF)은 길이(L) 방향 상에서 발광 소자(LD)의 양단에 위치한 제1 및 제2 도전성 반도체층(11, 13) 각각의 일단, 일 예로 원기둥의 두 밑면(상부면 및 하부면)은 커버하지 않고 노출할 수 있다.
실시예에 따라, 절연성 피막(INF)은 SiO2, Si3N4, Al2O3 및 TiO2 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 절연성 피막(INF)의 구성 물질이 특별히 한정되지는 않으며, 상기 절연성 피막(INF)은 현재 공지된 다양한 절연 물질로 구성될 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 도전성 반도체층(11), 활성층(12) 및 제2 도전성 반도체층(13) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 도전성 반도체층(11), 활성층(12) 및/또는 제2 도전성 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다.
예를 들어, 발광 소자(LD)는 도 2a 및 도 2b에 도시된 바와 같이 제2 도전성 반도체층(13)의 일단 측에 배치되는 적어도 하나의 전극층(14)을 더 포함할 수 있다. 또한, 실시예에 따라 발광 소자(LD)는 도 3a 및 도 3b에 도시된 바와 같이 제1 도전성 반도체층(11)의 일단 측에 배치되는 적어도 하나의 다른 전극층(15)을 더 포함할 수도 있다.
상기 전극층들(14, 15) 각각은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 또한, 상기 전극층들(14, 15) 각각은 금속 또는 금속 산화물을 포함할 수 있으며, 일 예로, Cr, Ti, Al, Au, Ni, ITO, IZO, ITZO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있다. 또한, 실시예에 따라, 상기 전극층들(14, 15)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극층들(14, 15)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
실시예에 따라, 절연성 피막(INF)은 상기 전극층들(14, 15)의 외주면을 적어도 부분적으로 감싸거나, 또는 감싸지 않을 수 있다. 즉, 절연성 피막(INF)은 상기 전극층들(14, 15)의 표면에 선택적으로 형성될 수 있다. 또한, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양단을 노출하도록 형성되며, 일 예로 전극층들(14, 15)의 적어도 일 영역을 노출할 수 있다. 또는, 또 다른 실시예에서는, 절연성 피막(INF)이 제공되지 않을 수도 있다.
발광 소자(LD)의 표면, 특히 활성층(12)의 표면에 절연성 피막(INF)이 제공되면, 상기 활성층(12)이 도시되지 않은 적어도 하나의 전극(일 예로, 상기 발광 소자(LD)의 양단에 연결되는 컨택 전극들 중 적어도 하나의 컨택 전극) 등과 단락되는 것을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다.
또한, 발광 소자(LD)의 표면에 절연성 피막(INF)을 형성함에 의해 상기 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 또한, 각각의 발광 소자(LD)에 절연성 피막(INF)이 형성되면, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되어 있는 경우에도 상기 발광 소자들(LD)의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
또한, 본 발명의 일 실시예에서, 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액에 혼합하여 각각의 발광 영역(일 예로, 각 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 용액 내에 불균일하게 응집하지 않고 균일하게 분산될 수 있도록 각각의 발광 소자(LD)를 표면 처리(일 예로, 코팅)할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 발광 표시 패널의 각 화소 영역에 복수의 초소형 발광 소자들(LD)을 배치하고, 이를 통해 각 화소의 발광 유닛을 구성할 수 있다. 다만, 본 발명에서 발광 소자(LD)의 적용 분야가 표시 장치에 한정되지는 않는다. 예컨대, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 4 및 도 5는 각각 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도들이다. 실시예에 따라, 도 4 및 도 5에서는 제1 및 제2 전원선(PL1, PL2)을 포함하거나, 또는 상기 제1 및 제2 전원선(PL1, PL2)에 직접적으로 연결되는 발광 장치를 도시하였다. 다만, 본 발명에 의한 발광 장치가 도 4 및 도 5에 도시된 실시예들에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 발광 장치가 적어도 하나의 다른 회로 소자(일 예로, 화소 회로)나 중간의 연결 배선 등을 경유하여 제1 및/또는 제2 전원선(PL1, PL2)에 연결될 수도 있다.
도 4 및 도 5를 참조하면, 본 발명의 일 실시예에 의한 발광 장치는, 기판(SUB)과, 상기 기판(SUB) 상에 배치된 제1 격벽(PW1) 및 제2 격벽(PW2)과, 각각 상기 제1 및 제2 격벽(PW1, PW2) 상에 배치된 제1 전극(ELT1) 및 제2 전극(ELT2)과, 상기 제1 및 제2 전극(ELT1, ELT2)의 사이에 배치된 복수의 발광 소자들(LD)과, 상기 발광 소자들(LD)의 제1 및 제2 단부(EP1, EP2)를 각각 제1 및 제2 전극(ELT1, ELT2)에 전기적으로 연결하는 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)을 포함할 수 있다. 다만, 본 발명에 의한 발광 장치가 도 4 및 도 5에 도시된 실시예들에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는, 발광 장치에 포함된 적어도 하나의 발광 영역(EMA)이 단일의 발광 소자(LD)만을 포함할 수도 있다.
또한, 상기 발광 장치는, 제1 전극(ELT1)을 제1 전원선(PL1)에 연결하는 제1 연결 전극(CNL1)과, 제2 전극(ELT2)을 제2 전원선(PL2)에 연결하는 제2 연결 전극(CNL2)을 더 포함할 수 있다. 실시예에 따라, 제1 및 제2 연결 전극(CNL1, CNL2)은 각각 제1 및 제2 전극(ELT1, ELT2)에 일체로 연결되거나, 또는 적어도 하나의 컨택홀 등을 경유하여 상기 제1 및 제2 전극(ELT1, ELT2)에 전기적으로 연결될 수 있다. 제1 및 제2 연결 전극(CNL1, CNL2)이 각각 제1 및 제2 전극(ELT1, ELT2)에 일체로 연결되는 경우, 상기 제1 및 제2 연결 전극(CNL1, CNL2)을 각각 제1 및 제2 전극(ELT1, ELT2)의 일 영역으로 간주할 수도 있다.
기판(SUB)은 발광 장치의 베이스 부재를 구성하며, 경성 기판 또는 가요성 기판일 수 있다. 일 예로, 기판(SUB)은 유리 또는 강화 유리로 구성된 경성 기판, 또는 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성 기판일 수 있다. 또한, 기판(SUB)은 투명 기판일 수 있으나 이에 한정되지는 않는다. 일 예로, 기판(SUB)은 반투명 기판, 불투명 기판, 또는 반사성 기판일 수도 있다. 즉, 본 발명에서, 기판(SUB)의 재료나 물성이 특별히 한정되지는 않는다.
제1 격벽(PW1) 및 제2 격벽(PW2)은 기판(SUB) 상의 일 영역, 일 예로 소정의 발광 영역(EMA)에 서로 이격되도록 배치될 수 있다. 실시예에 따라, 제1 및 제2 격벽(PW1, PW2)은 기판(SUB)의 동일한 층 상에 제1 방향(DR1)(일 예로, 가로 방향)을 따라 소정 간격만큼 이격되어 각각 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)(일 예로, 세로 방향)을 따라 연장될 수 있다. 일 실시예에서, 제1 및 제2 격벽(PW1, PW2)은 실질적으로 서로 동일한 구조, 형상 및/또는 높이를 가질 수 있으나, 이에 한정되지는 않는다.
제1 전극(ELT) 및 제2 전극(ELT2)은 각각 제1 격벽(PW1) 및 제2 격벽(PW2) 상에 배치되어, 상기 제1 및 제2 격벽들(PW1, PW2)에 대응하는 형상으로 돌출될 수 있다. 이러한 제1 및 제2 전극(ELT1, ELT2)은 제1 방향(DR1)을 따라 소정 간격만큼 이격되어 각각 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 연장될 수 있다. 일 예로, 제1 및 제2 전극(ELT1, ELT2)은 기판(SUB) 상의 적어도 일 영역(일 예로, 적어도 발광 영역(EMA))에서, 제1 방향(DR1)을 따라 서로 마주하도록 나란히 배치되며, 각각 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 연장될 수 있다.
실시예에 따라, 제1 및 제2 전극(ELT1, ELT2)은 기판(SUB) 상의 동일한 층 및/또는 높이에 배치될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제1 및 제2 전극(ELT1, ELT2)의 형상 및/또는 상호 배치 관계 등은 다양하게 변경될 수 있다.
실시예에 따라, 제1 전극(ELT1)은 제1 연결 전극(CNL1)을 통해 제1 전원선(PL1)에 연결될 수 있다. 실시예에 따라, 제1 전극(ELT1) 및 제1 연결 전극(CNL1)은 서로 다른 방향을 따라 연장될 수 있다. 예를 들어, 제1 연결 전극(CNL1)이 제1 방향(DR1)을 따라 연장된다고 할 때, 제1 전극(ELT1)은 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 연장될 수 있다.
일 실시예에서, 제1 전극(ELT1) 및 제1 연결 전극(CNL1)은 서로 일체로 연결될 수 있다. 예를 들어, 제1 전극(ELT1)은 제1 연결 전극(CNL1)으로부터 적어도 한 갈래로 분기되어 형성될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 제1 전극(ELT1) 및 제1 연결 전극(CNL1)이 별개로 형성되어, 적어도 하나의 컨택홀 또는 비아홀 등을 통해 서로 전기적으로 연결될 수도 있다.
또한, 일 실시예에서, 제1 전극(ELT1) 및/또는 제1 연결 전극(CNL1)은 제1 전원선(PL1)과 일체로 연결될 수 있다. 또는, 다른 실시예에서, 제1 전극(ELT1) 및/또는 제1 연결 전극(CNL1)은 상기 제1 전원선(PL1)과는 별개로 형성되어 적어도 하나의 컨택홀 및/또는 적어도 하나의 회로 소자를 경유하여 상기 제1 전원선(PL1)에 전기적으로 연결될 수도 있다. 이에 의해, 제1 전원선(PL1)으로 공급되는 제1 전원이 제1 전극(ELT1)으로 전달될 수 있다.
실시예에 따라, 제2 전극(ELT2)은 제2 연결 전극(CNL2)을 통해 제2 전원선(PL2)에 연결될 수 있다. 실시예에 따라, 제2 전극(ELT2) 및 제2 연결 전극(CNL2)은 서로 다른 방향을 따라 연장될 수 있다. 일 예로, 제2 연결 전극(CNL2)이 제1 방향(DR1)을 따라 연장된다고 할 때, 제2 전극(ELT2)은 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 연장될 수 있다.
일 실시예에서, 제2 전극(ELT2) 및 제2 연결 전극(CNL2)은 서로 일체로 연결될 수 있다. 예를 들어, 제2 전극(ELT2)은 제2 연결 전극(CNL2)으로부터 적어도 한 갈래로 분기되어 형성될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 제2 전극(ELT2) 및 제2 연결 전극(CNL2)이 별개로 형성되어, 적어도 하나의 컨택홀 또는 비아홀 등을 통해 서로 전기적으로 연결될 수도 있다.
또한, 일 실시예에서, 제2 전극(ELT2) 및/또는 제2 연결 전극(CNL2)은 제2 전원선(PL2)과 일체로 연결될 수 있다. 또는, 다른 실시예에서, 제2 전극(ELT2) 및/또는 제2 연결 전극(CNL2)은 상기 제2 전원선(PL2)과는 별개로 형성되어 적어도 하나의 컨택홀 및/또는 적어도 하나의 회로 소자를 경유하여 상기 제2 전원선(PL2)에 전기적으로 연결될 수도 있다. 이에 의해, 제2 전원선(PL2)으로 공급되는 제2 전원이 제2 전극(ELT2)으로 전달될 수 있다.
실시예에 따라, 제1 전원과 제2 전원은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원과 제2 전원 사이의 전위 차는, 발광 소자들(LD)의 문턱전압 이상일 수 있다. 또한, 실시예에 따라, 제1 전원과 제2 전원은, 제1 및 제2 전극(ELT1, ELT2)의 사이에 배치된 적어도 하나의 발광 소자(LD)가 순방향으로 연결될 수 있도록 하는 전위를 가질 수 있다. 즉, 제1 전원과 제2 전원 사이의 전압은, 발광 장치에 포함된 적어도 하나의 발광 소자(LD)가 발광할 수 있도록 하는 값을 가질 수 있다.
실시예에 따라, 발광 소자들(LD)은 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 병렬로 연결될 수 있다. 일 예로, 발광 소자들(LD)은 제1 전극(ELT1)과 제2 전극(ELT2)이 마주하도록 배치된 영역에서, 상기 제1 및 제2 전극(ELT1, ELT2)의 사이에 제1 방향(DR1), 일 예로 가로 방향으로 배열될 수 있다.
실시예에 따라, 발광 소자들(LD)의 일 단부는 적어도 제1 컨택 전극(CNE1)과 중첩될 수 있다. 일 예로, 도 4에 도시된 바와 같이 발광 소자들(LD)의 제1 단부(EP1)는 제1 전극(ELT1) 및 제1 컨택 전극(CNE1)과 중첩될 수 있다. 또는, 도 5에 도시된 바와 같이 발광 소자들(LD)의 제1 단부(EP1)는 제1 전극(ELT1)과는 중첩되지 않고 제1 컨택 전극(CNE1)과만 중첩될 수도 있다. 이러한 발광 소자들(LD)의 제1 단부(EP1)는 제1 컨택 전극(CNE1)을 통해 제1 전극(ELT1)에 전기적으로 연결될 수 있다.
실시예에 따라, 발광 소자들(LD)의 다른 단부는 적어도 제2 컨택 전극(CNE2)과 중첩될 수 있다. 일 예로, 도 4에 도시된 바와 같이 발광 소자들(LD)의 제2 단부(EP2)는 제2 전극(ELT2) 및 제2 컨택 전극(CNE2)과 중첩될 수 있다. 또는, 도 5에 도시된 바와 같이 발광 소자들(LD)의 제2 단부(EP2)는 제2 전극(ELT2)과는 중첩되지 않고 제2 컨택 전극(CNE2)과만 중첩될 수도 있다. 이러한 발광 소자들(LD)의 제2 단부(EP2)는 제2 컨택 전극(CNE2)을 통해 제2 전극(ELT2)에 전기적으로 연결될 수 있다.
다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는, 발광 소자들(LD)의 양 단부, 즉, 제1 및 제2 단부(EP1, EP2) 중 적어도 하나가, 제1 또는 제2 전극(ELT1, ELT2)에 직접적으로 접촉되어 상기 제1 또는 제2 전극(ELT1, ELT2)에 전기적으로 연결될 수도 있다.
한편, 도 4 및 도 5에서는 발광 소자들(LD)이 어느 하나의 방향, 일 예로, 제1 방향(DR1)을 따라 균일하게 배열된 것으로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 발광 소자들(LD) 중 적어도 하나는, 제1 및 제2 전극(ELT1, ELT2)의 사이에 사선 방향 등으로 배치되거나, 또는 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 온전히 연결되지 않을 수도 있다.
실시예에 따라, 각각의 발광 소자(LD)는 무기 결정 구조의 재료를 이용한 초소형의, 일 예로 나노 스케일 내지 마이크로 스케일 범위의 작은 크기를 가지는 막대형 발광 다이오드일 수 있다. 예를 들어, 각각의 발광 소자(LD)는 도 1a 내지 도 3b에 도시된 바와 같은, 나노 스케일 내지 마이크로 스케일의 직경(D) 및/또는 길이(L)를 가지는 초소형의 막대형 발광 다이오드일 수 있다.
실시예에 따라, 발광 소자들(LD)은 소정의 용액 내에 분산된 형태로 준비되어, 잉크젯 프린팅 방식이나 슬릿 코팅 방식 등을 이용해 발광 장치 내에 규정된 소정의 발광 영역(EMA)에 공급될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 섞여 각각의 발광 영역(EMA)에 투하될 수 있다. 이때, 제1 및 제2 전원선(PL1, PL2)을 통해 제1 및 제2 전극(ELT1, ELT2)에 각각 제1 및 제2 전원을 인가하게 되면, 상기 제1 및 제2 전극(ELT1, ELT2)의 사이에 전계가 형성되면서, 상기 제1 및 제2 전극(ELT1, ELT2)의 사이에 발광 소자들(LD)이 자가 정렬하게 된다. 발광 소자들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이 외의 다른 방식으로 제거하여 제1 및 제2 전극(ELT1, ELT2)의 사이에 발광 소자들(LD)을 안정적으로 배열할 수 있다. 또한, 실시예에 따라, 발광 소자들(LD)의 양 단부, 즉 제1 단부(EP1) 및 제2 단부(EP2)에 각각 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)을 형성함으로써, 상기 발광 소자들(LD)을 제1 및 제2 전극(ELT1, ELT2)의 사이에 보다 안정적으로 연결할 수 있다.
실시예에 따라, 제1 컨택 전극(CNE1)은 발광 소자들(LD)의 제1 단부(EP1) 및 제1 전극(ELT1)의 적어도 일 영역을 커버하도록 형성되어, 상기 발광 소자들(LD)의 제1 단부(EP1)를 제1 전극(ELT1)에 물리적 및/또는 전기적으로 연결한다. 유사하게, 제2 컨택 전극(CNE2)은 발광 소자들(LD)의 제2 단부(EP2) 및 제2 전극(ELT2)의 적어도 일 영역을 커버하도록 형성되어, 상기 발광 소자들(LD)의 제2 단부(EP2)를 제2 전극(ELT2)에 물리적 및/또는 전기적으로 연결한다.
제1 전원선(PL1) 및 제1 전극(ELT1) 등을 경유하여 발광 소자들(LD)의 제1 단부(EP1)에 제1 전원이 인가되고, 제2 전원선(PL2) 및 제2 전극(ELT2) 등을 경유하여 발광 소자들(LD)의 제2 단부(EP2)에 제2 전원이 인가되면, 제1 및 제2 전극(ELT1, ELT2)의 사이에 순 방향으로 연결되는 적어도 하나의 발광 소자(LD)가 발광하게 된다. 이에 따라, 발광 장치가 빛을 방출할 수 있게 된다.
본 발명의 일 실시예에서, 발광 장치는, 발광 영역(EMA)을 포함한 적어도 일 영역에서, 제1 및 제2 전극(ELT1, ELT2)에 교차하는(일 예로, 직교하는) 제1 방향(DR1)을 따라 연장된 적어도 하나의 홈(GRV)을 포함한다. 일 예로, 발광 장치는, 기판(SUB)과 발광 소자들(LD)의 사이에 배치된 절연막에 형성된 복수의 홈들(GRV)을 포함할 수 있다. 실시예에 따라, 상기 복수의 홈들(GRV)은 해당 발광 영역(EMA) 내에서 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 나란히 나열될 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 각각의 발광 영역(EMA)에 형성되는 홈(GRV)의 형상 및/또는 배열 형태 등은 다양하게 변경될 수 있다.
또한, 본 발명의 일 실시예에서, 발광 장치는, 제1 및 제2 전극(ELT1, ELT2)의 사이에 위치하도록 각각 어느 하나의 홈(GRV) 상에 배치된 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 각각의 발광 영역(EMA)에 분포하는 발광 소자들(LD) 중 적어도 일부는, 해당 발광 영역(EMA)에 형성된 홈들(GRV) 중 어느 하나의 내부에 위치하도록 제1 및 제2 전극(ELT1, ELT2)의 사이에 배치될 수 있다.
상술한 실시예에 의하면, 발광 장치의 내부에, 제1 및 제2 전극(ELT1, ELT2)에 교차하는 방향으로 연장되는 적어도 하나의 홈(GRV)을 형성한다. 일 예로, 제1 및 제2 전극(ELT1, ELT2) 등이 형성된 기판(SUB)의 일면 상에 적어도 하나의 홈(GRV)을 형성한 이후, 각각의 발광 영역(EMA)에 발광 소자들(LD)을 공급할 수 있다. 이에 따라, 발광 소자들(LD)이 제1 및 제2 전극(ELT1, ELT2)의 사이에 보다 균일한 방향성을 가지고 정렬하게 된다. 따라서, 상술한 실시예에 의하면, 발광 소자들(LD)을 발광 영역(EMA) 내에 보다 균일하게 정렬할 수 있게 된다.
도 6은 본 발명의 일 실시예에 의한 제1 및 제2 전극(ELT1, ELT2), 홈(GRV) 및 발광 소자들(LD)을 나타내는 사시도이다. 실시예에 따라, 도 6에서는 도 4에 도시된 발광 영역(EMA)의 일 영역(일 예로, 제1 및 제2 전극(ELT1, ELT2)이 서로 마주하여 배치된 영역)을 중심으로, 제1 및 제2 전극(ELT1, ELT2), 홈(GRV) 및 발광 소자들(LD)의 상호 배치 관계를 개략적으로 도시하기로 한다. 도 6의 실시예를 설명함에 있어, 도 4 및 도 5의 실시예들과 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 4 내지 도 6을 참조하면, 본 발명의 일 실시예에 의한 발광 장치는, 제1 및 제2 전극(ELT1, ELT2)이 형성된 기판(SUB) 상에 형성된 절연막(INS)을 더 포함할 수 있다. 실시예에 따라, 상기 절연막(INS)은, 제1 및 제2 전극(ELT1, ELT2)의 연장 방향(일 예로, 제2 방향(DR2))과 교차하는 제1 방향(DR1)을 따라 연장되는 적어도 하나의 홈(GRV)을 포함할 수 있다. 그리고, 상기 적어도 하나의 홈(GRV) 상에는 복수의 발광 소자들(LD)이 배치될 수 있다.
한편, 절연막(INS)은, 제1 및 제2 전극(ELT1, ELT2)과 발광 소자들(LD)의 전기적 연결을 위한 복수의 컨택부들(미도시)에서는 부분적으로 개구될 수 있다. 이 경우, 각각의 홈(GRV)은, 전체적으로는 제1 방향(DR1)을 따라 연장되는 형태를 가지되, 각각의 컨택부에 대응하는 영역에서 국부적으로 끊기거나 개구되는 형태로 상기 제1 방향(DR1)을 따라 불연속적으로 연장될 수도 있다. 일 예로, 각각의 홈(GRV)은, 적어도 제1 및 제2 전극(ELT1, ELT2) 사이의 영역에서는 제1 방향(DR1)을 따라 연속적으로 연장되되, 각각 제1 및 제2 전극(ELT1, ELT2) 상의 일 영역에서 부분적으로 제거될 수 있다. 제1 및 제2 전극(ELT1, ELT2)과 발광 소자들(LD)의 연결 구조에 대한 상세한 설명은 후술하기로 한다.
실시예에 따라, 절연막(INS)은 적어도 한 층의 유기 절연막을 포함할 수 있다. 또한, 절연막(INS)은 적어도 한 층의 무기 절연막을 선택적으로 더 포함할 수 있다. 일 예로, 절연막(INS)은, 적어도 홈(GRV)이 형성되는 상부 영역에서는 유기 절연막으로 구성될 수 있다.
실시예에 따라, 적어도 하나의 홈(GRV) 내부에 위치한 발광 소자들(LD)은, 해당 홈(GRV)의 형상에 대응하는 배열 형태를 가질 수 있다. 일 예로, 상기 발광 소자들(LD) 각각은 막대형 발광 다이오드일 수 있으며, 상기 막대형 발광 다이오드는 해당 홈(GRV)이 연장되는 제1 방향(DR1)을 따라 연장된 길이(L)를 가지도록 배열될 수 있다.
또한, 실시예에 따라, 각각의 홈(GRV)은 그 상부에 위치하는 적어도 하나의 발광 소자(LD)를 안정적으로 수용할 수 있도록 형성될 수 있다. 일 예로, 각각의 홈(GRV)은 제2 방향(DR2)을 따라 발광 소자들(LD) 각각의 직경(D) 또는 폭보다 큰 너비(W)를 가질 수 있다. 또한, 실시예에 따라, 각각의 홈(GRV)은, 제1 및 제2 방향(DR1, DR2)에 직교하는 제3 방향(DR3)을 따라 발광 소자들(LD) 각각의 두께(발광 소자들(LD)이 원기둥 형상을 가질 경우, 직경(D))의 절반 이상에 해당하는 깊이(DP)를 가질 수 있으나, 홈(GRV)의 깊이(DP)가 이에 한정되지는 않는다.
상술한 실시예에 의한 발광 장치를 제조함에 있어, 제1 및 제2 전극(ELT1, ELT2) 상에 배치된 절연막(INS)에 상기 제1 및 제2 전극(ELT1, ELT2)에 교차하는 제1 방향(DR1)의 홈(GRV)을 형성한 이후, 상기 절연막(INS) 상에 발광 소자들(LD)을 공급한다. 이 경우, 발광 소자들(LD)은 절연막(INS) 표면의 홈(GRV)에 의해 보다 균일한 방향성을 가지도록 제1 및 제2 전극(ELT1, ELT2)의 사이에 정렬하게 된다. 일 예로, 홈(GRV)이 형성되지 않은 경우와 비교할 때, 발광 영역(EMA)에 공급된 발광 소자들(LD) 중 보다 많은 개수의 발광 소자들(LD)이 제1 및 제2 전극(ELT1, ELT2)의 사이에 제1 방향(DR1)을 따라 가로 방향으로 배치될 수 있다.
도 7 및 도 8은 도 4의 Ⅰ~Ⅰ'선에 따른 단면의 서로 다른 실시예들을 나타내는 단면도들로서, 구체적으로 제1 및 제2 격벽(PW1, PW2)의 형상과 관련하여 서로 다른 실시예들을 나타낸다. 도 9는 도 5의 Ⅱ~Ⅱ'선에 따른 단면의 일 실시예를 나타내는 단면도로서, 구체적으로 발광 소자들(LD)이 제1 및 제2 전극(ELT1, ELT2)과 중첩되지 않는 실시예를 나타낸다.
도 4 내지 도 9를 참조하면, 본 발명의 일 실시예에 의한 발광 장치는, 기판(SUB)과, 상기 기판(SUB) 상에 배치된 제1 및 제2 전극(ELT1, ELT2)과, 상기 제1 및 제2 전극(ELT1, ELT2)의 사이에 연결된 복수의 발광 소자들(LD)과, 상기 제1 및 제2 전극(ELT1, ELT2)이 형성된 기판(SUB)과 발광 소자들(LD)의 사이에 배치되는 적어도 한 층의 절연막(INS)과, 상기 발광 소자들(LD)의 제1 및 제2 단부(EP1, EP2)를 각각 제1 및 제2 전극(ELT1, ELT2)에 연결하는 제1 및 제2 컨택 전극(CNE1, CNE2)을 포함할 수 있다. 또한, 상기 발광 장치는, 기판(SUB)과 제1 및 제2 전극(ELT1, ELT2)의 사이에 배치된 버퍼층(BFL)과, 기판(SUB)과 제1 전극(ELT1)의 일 영역 사이에 배치된 제1 격벽(PW1)과, 기판(SUB)과 제2 전극(ELT2)의 일 영역 사이에 배치된 제2 격벽(PW2)과, 발광 소자들(LD)의 일 영역 상부에 배치되는 제1 절연 패턴(INP1)과, 제1 컨택 전극(CNE1) 상에 배치된 제2 절연 패턴(INP2)과, 제1 및 제2 전극(ELT1, ELT2), 발광 소자들(LD), 및 제1 및 제2 컨택 전극(CNE1, CNE2) 등이 형성된 기판(SUB)의 일면을 커버하는 오버 코트층(OC) 중 적어도 하나를 더 포함할 수 있다.
실시예에 따라, 기판(SUB)은 발광 장치의 베이스 부재를 구성하며, 경성 기판 또는 가요성 기판일 수 있다. 또한, 기판(SUB)은 투명 기판일 수 있으나 이에 한정되지는 않는다. 즉, 본 발명에서 기판(SUB)의 재료나 물성이 특별히 한정되지는 않는다.
기판(SUB)의 일면 상에는 버퍼층(BFL)이 형성될 수 있다. 버퍼층(BFL)은 그 상부에 배치된 전극, 배선 및/또는 회로 소자 등에 불순물이 확산되는 것을 방지할 수 있다. 실시예에 따라, 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 2중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 한편, 다른 실시예에서는 버퍼층(BFL)이 생략될 수도 있다.
버퍼층(BFL)이 형성된 기판(SUB)의 일면 상에는 제1 격벽(PW1) 및 제2 격벽(PW2)이 배치될 수 있다. 실시예에 따라, 제1 및 제2 격벽(PW1, PW2)은 기판(SUB)의 일면 상에 서로 이격되도록 배치될 수 있다. 일 예로, 제1 및 제2 격벽(PW1, PW2)은 기판(SUB) 상의 동일한 층 상에 일정 간격만큼 이격되어 배치될 수 있다. 일 실시예에서, 제1 및 제2 격벽(PW1, PW2)은 실질적으로 서로 동일한 구조, 형상 및/또는 높이를 가질 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 제1 및 제2 격벽(PW1, PW2) 각각은 무기 재료 및/또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 또한, 제1 및 제2 격벽(PW1, PW2) 각각은 단일층 또는 다중층으로 구성될 수 있다. 즉, 제1 및 제2 격벽(PW1, PW2)의 구성 물질 및/또는 적층 구조가 특별히 한정되지는 않으며, 이는 다양하게 변경될 수 있다.
또한, 제1 및 제2 격벽(PW1, PW2) 각각은 다양한 형상을 가질 수 있다. 일 예로, 제1 및 제2 격벽(PW1, PW2) 각각은 도 7에 도시된 바와 같이 상부로 갈수록 폭이 좁아지는 사다리꼴의 단면을 가질 수 있다. 또는, 다른 실시예에서, 제1 및 제2 격벽(PW1, PW2) 각각은 도 8에 도시된 바와 같이 상부로 갈수록 폭이 좁아지는 반원 또는 반타원의 단면을 가질 수도 있다. 즉, 제1 및 제2 격벽(PW1, PW2)의 형상이 특별히 한정되지는 않으며, 이는 다양하게 변경될 수 있다. 또한, 실시예에 따라서는 제1 및 제2 격벽(PW1, PW2) 중 적어도 하나가 생략되거나, 또는 그 위치가 변경될 수도 있다.
제1 격벽(PW1)의 상부에는 제1 전극(ELT1) 및 제1 컨택 전극(CNE1)이 배치되고, 제2 격벽(PW2)의 상부에는 제2 전극(ELT2) 및 제2 컨택 전극(CNE2)이 배치될 수 있다. 제1 및 제2 격벽(PW1, PW2)의 상부에 배치되는 적어도 하나의 전극 및/또는 절연막 등은 상기 제1 및 제2 격벽(PW1, PW2)의 형상에 상응하는 형상을 가질 수 있으나, 이에 한정되지는 않는다.
제1 및 제2 전극(ELT1, ELT2)은, 제1 및 제2 격벽(PW1, PW2)이 배치된 기판(SUB) 상에 서로 이격되어 배치될 수 있다. 예를 들어, 제1 전극(ELT1)은 제1 격벽(PW1)을 커버하도록 상기 제1 격벽(PW1) 상에 배치되고, 제2 전극(ELT2)은 제2 격벽(PW2)을 커버하도록 상기 제2 격벽(PW2) 상에 배치될 수 있다. 실시예에 따라, 제1 및 제2 전극(ELT1, ELT2) 중 어느 하나는 애노드 전극일 수 있으며, 나머지 하나는 캐소드 전극일 수 있다.
이러한 제1 및 제2 전극(ELT1, ELT2)은 각각 제1 및 제2 격벽(PW1, PW2)의 형상에 대응되는 형상을 가질 수 있다. 일 예로, 제1 전극(ELT1)은 제1 격벽(PW1)의 형상에 대응되는 경사면 또는 곡면을 가질 수 있고, 제2 전극(ELT2)은 제2 격벽(PW2)의 형상에 대응되는 경사면 또는 곡면을 가질 수 있다. 한편, 실시예에 따라서는 발광 장치에 제1 및 제2 격벽(PW1, PW2)이 제공되지 않을 수도 있다. 이 경우, 제1 및 제2 전극(ELT1, ELT2)은 실질적으로 평탄하게 구현될 수 있다.
실시예에 따라, 제1 및 제2 전극(ELT1, ELT2)은 기판(SUB) 상의 동일한 층에 배치될 수 있으며, 실질적으로 동일한 높이를 가질 수 있다. 이와 같이, 제1 및 제2 전극(ELT1, ELT2)이 동일한 높이를 가지면, 상기 제1 및 제2 전극(ELT1, ELT2)의 사이에 발광 소자들(LD)을 보다 안정적으로 연결할 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 제1 및 제2 전극(ELT1, ELT2)의 형상, 구조 및/또는 상호 배치 관계는 다양하게 변경될 수 있다.
실시예에 따라, 제1 및 제2 전극(ELT1, ELT2) 각각은 단일층 또는 다중층으로 구성될 수 있으며, 그 단면 구조가 특별히 한정되지는 않는다. 일 예로, 제1 전극(ELT1)은 제1 반사 전극(REF1)과 제1 도전성 캡핑층(CPL1)을 포함한 다중층으로 구성되고, 제2 전극(ELT2)은 제2 반사 전극(REF2)과 제2 도전성 캡핑층(CPL2)을 포함한 다중층으로 구성될 수 있다.
제1 및 제2 반사 전극(REF1, REF2) 각각은, 일정한 반사율을 갖는 도전 물질로 구성될 수 있다. 일 예로, 제1 및 제2 반사 전극(REF1, REF2) 각각은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 이들의 합금과 같은 금속 중 적어도 하나를 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 제1 및 제2 반사 전극(REF1, REF2) 각각은 다양한 반사성 도전 물질로 구성될 수 있다.
이러한 제1 및 제2 반사 전극(REF1, REF2)은 발광 소자들(LD) 각각의 양단, 즉 상기 발광 소자들(LD)의 제1 및 제2 단부(EP1, EP2)에서 방출되는 광을 화상이 표시되는 방향(일 예로, 정면 방향)으로 진행되게 할 수 있다. 특히, 제1 및 제2 반사 전극(REF1, REF2)이 각각 제1 및 제2 격벽(PW1, PW2)의 형상에 대응되는 경사 또는 굴곡을 가지게 되면, 발광 소자들(LD) 각각의 제1 및 제2 단부(EP1, EP2)에서 출사된 광은 제1 및 제2 반사 전극(REF1, REF2)에 의해 반사되어 더욱 발광 장치의 정면 방향(일 예로, 기판(SUB)의 상부 방향)으로 진행될 수 있다. 이에 따라, 발광 소자들(LD)에서 출사되는 광의 효율을 향상시킬 수 있다.
또한, 본 발명의 일 실시예에서, 제1 및 제2 격벽(PW1, PW2)도 반사 부재로 기능할 수 있다. 일 예로, 제1 및 제2 격벽(PW1, PW2)은 그 상부에 제공된 제1 및 제2 반사 전극(REF1, REF2)과 함께 발광 소자들(LD) 각각에서 출사된 광의 효율을 향상시키는 반사 부재로 기능할 수 있다.
제1 및 제2 반사 전극(REF1, REF2)의 상부에는, 각각 제1 및 제2 도전성 캡핑층(CPL1, CPL2)이 선택적으로 배치될 수 있다. 일 예로, 제1 도전성 캡핑층(CPL1)은 제1 반사 전극(REF1)을 커버하도록 상기 제1 반사 전극(REF1) 상에 배치되고, 제2 도전성 캡핑층(CPL2)은 제2 반사 전극(REF2)을 커버하도록 상기 제2 반사 전극(REF2) 상에 배치될 수 있다.
제1 및 제2 도전성 캡핑층(CPL1, CPL2) 각각은, 발광 소자(LD)에서 방출되는 광의 손실을 최소화하기 위하여 ITO나 IZO를 비롯한 투명 도전성 재료로 이루어질 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 이외에도 제1 및 제2 도전성 캡핑층(CPL1, CPL2)의 구성 물질은 다양하게 변경될 수 있다.
이러한 제1 및 제2 도전성 캡핑층(CPL1, CPL2)은 발광 장치의 제조 공정 시 발생하는 불량 등으로 인해 제1 및 제2 반사 전극(REF1, REF2)이 손상되는 것을 방지하며, 상기 제1 및 제2 반사 전극(REF1, REF2)과 기판(SUB) 사이의 접착력을 강화할 수 있다. 다만, 실시예에 따라서는 제1 및 제2 도전성 캡핑층(CPL1, CPL2) 중 적어도 하나가 생략될 수도 있다.
제1 및 제2 전극(ELT1, ELT2)이 배치된 기판(SUB) 상에는 절연막(INS)이 형성된다. 본 발명의 일 실시예에서, 절연막(INS)의 표면 상에는, 적어도 제1 및 제2 전극(ELT1, ELT2)의 사이에서, 제1 및 제2 전극(ELT1, ELT2)이 연장되는 제2 방향(DR1)과 교차하는 제1 방향(DR1)으로 연장되는 적어도 하나의 홈(GRV)이 형성된다.
실시예에 따라, 절연막(INS)은 적어도 한 층의 유기 절연막을 포함할 수 있다. 또한, 상기 절연막(INS)은, 적어도 한 층의 무기 절연막을 선택적으로 더 포함할 수 있다. 일 예로, 절연막(INS)은, 제1 및 제2 전극(ELT1, ELT2)이 형성된 기판(SUB) 상에 배치된 적어도 한 층의 무기 절연막(이하, "제1 절연막(INS1)"이라 함)과, 상기 제1 절연막(INS1) 상에 배치된 적어도 한 층의 유기 절연막(이하, "제2 절연막(INS2)"이라 함)을 포함할 수 있다.
실시예에 따라, 제1 절연막(INS1)은, 일 예로 질화실리콘(SiNx)을 포함할 수 있으나, 제1 절연막(INS1)의 구성 물질이 이에 한정되지는 않는다. 예를 들어, 제1 절연막(INS1)은 현재 공지된 다양한 무기 절연막 물질 중 적어도 하나로 구성될 수 있다. 또한, 제1 절연막(INS1)은 단일층 또는 다중층으로 구성될 수 있으며, 그 단면 구조가 특별히 한정되지는 않는다.
실시예에 따라, 제2 절연막(INS2)은, 고분자 유기 물질을 포함하며, 유연성을 가지도록 구성될 수 있다. 일 예로, 제2 절연막(INS2)은 폴리이미드(Polyimide)로 구성된 폴리이미드 코팅막일 수 있으나, 제2 절연막(INS2)의 구성 물질이 이에 한정되지는 않는다. 예를 들어, 제2 절연막(INS2)은 현재 공지된 다양한 유기 절연막 물질 중 적어도 하나로 구성될 수 있다. 또한, 제2 절연막(INS2)은 단일층 또는 다중층으로 구성될 수 있으며, 그 단면 구조가 특별히 한정되지는 않는다.
상기 제2 절연막(INS2)의 표면에는 제1 및 제2 전극(ELT1, ELT2)에 교차하는 제1 방향(DR1)으로 연장되는 적어도 하나의 홈(GRV)이 형성된다. 실시예에 따라, 상기 홈(GRV)은 러빙 방식에 의해 형성될 수 있으나, 상기 홈(GRV)의 형성 방법이 이에 한정되지는 않는다. 제2 절연막(INS2)에 형성된 홈(GRV)에 의해, 상기 제2 절연막(INS2)의 상부에 발광 소자들(LD)이 보다 균일한 방향성을 가지고 배치될 수 있다. 즉, 실시예에 따라, 제2 절연막(INS2)은 고분자 배향막을 구성할 수 있다.
실시예에 따라, 절연막(INS)은, 각각 제1 및 제2 전극(ELT1, ELT2)의 일 영역을 노출하는 제1 및 제2 컨택부(CNT1, CNT2)를 포함할 수 있다. 일 예로, 제1 및 제2 절연막(INS1, INS2) 각각은, 제1 및 제2 전극(ELT1, ELT2)의 일 영역 상부에서 상기 제1 및 제2 전극(ELT1, ELT2)을 노출하도록, 부분적으로 개구될 수 있다.
실시예에 따라, 절연막(INS)이 배치된 기판(SUB) 상에는 복수의 발광 소자들(LD)이 배치될 수 있다. 발광 소자들(LD)은 제2 절연막(INS2)의 상부에 배치될 수 있으며, 기판(SUB)의 상부에서 보았을 때 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 배치될 수 있다. 이러한 발광 소자들(LD) 각각은, 길이(L) 방향의 양측에서 각각 제1 단부(EP1) 및 제2 단부(EP2)를 가질 수 있다.
실시예에 따라, 발광 소자들(LD)은 기판(SUB)의 일면 상에 수평으로 배치될 수 있다. 또한, 상기 발광 소자들(LD)은, 그의 길이(L) 방향이 제1 방향(DR1) 상에 배치되도록 제1 및 제2 전극(ELT1, ELT2)의 사이에 가로 방향으로 배열될 수 있다. 일 예로, 발광 소자들(LD)의 제1 단부(EP1)는 제1 전극(ELT1)을 향해 배치되고, 상기 발광 소자들(LD)의 제2 단부(EP2)는 제2 전극(ELT2)을 향해 배치될 수 있다.
일 실시예에서, 발광 소자들(LD)의 제1 및 제2 단부(EP1, EP2)는, 도 7 및 도 8에 도시된 바와 같이 각각 제1 및 제2 전극(ELT1, ELT2)과 중첩될 수 있다. 또는, 다른 실시예에서, 발광 소자들(LD)의 제1 및 제2 단부(EP1, EP2)는, 도 9에 도시된 바와 같이 제1 및 제2 전극(ELT1, ELT2)과는 중첩되지 않고, 각각 제1 및 제2 컨택 전극(CNE1, CNE2)에만 중첩될 수도 있다.
상기 발광 소자들(LD)의 제1 및 제2 단부(EP1, EP2)는, 각각 제1 및 제2 컨택 전극(CNE1, CNE2)을 통해 제1 및 제2 전극(ELT1, ELT2)에 전기적으로 연결될 수 있다.
본 발명의 실시예에서, 발광 소자들(LD)은, 제2 절연막(INS2)의 표면에 형성된 홈(GRV)에 의한 물리적 정렬 방식과, 제1 및 제2 전극(ELT1, ELT2)의 사이에 전압을 인가함에 따라 발생한 전계에 의한 전기적 정렬 방식을 복합적으로 이용하여, 제1 및 제2 전극(ELT1, ELT2)의 사이에 보다 균일한 방향성을 가지도록 정렬될 수 있다. 일 예로, 발광 소자들(LD)은 홈(GRV)의 내부에 위치하도록 유도됨과 아울러, 제1 및 제2 단부(EP1, EP2)가 각각 제1 및 제2 전극(ELT1, ELT2)을 향하도록 배열될 수 있다. 이에 따라, 상기 발광 소자들(LD)은, 각각 어느 하나의 홈(GRV) 상에서, 상기 홈(GRV)이 연장되는 제1 방향(DR1)으로 배치되도록 제1 및 제2 전극(ELT1, ELT2)의 사이에 배열될 수 있다.
한편, 도 4 내지 도 9에서는 각각의 제1 및 제2 단부(EP1, EP2)가 제1 및 제2 전극(ELT1, ELT2)에 연결되는 유효 발광 소자들만을 도시하였으나, 발광 장치는 상기 유효 발광 소자들 외에도, 제1 및 제2 전극(ELT1, ELT2)의 사이에 온전히 연결되지 않은 적어도 하나의 발광 소자(미도시)를 더 포함할 수도 있다.
즉, 발광 장치의 발광 영역(EMA)에 공급된 발광 소자들(LD) 중 적어도 일부가 제1 및 제2 전극(ELT1, ELT2)의 사이에 정렬되어, 상기 제1 및 제2 전극(ELT1, ELT2)에 전기적으로 연결될 수 있다. 특히, 본 발명의 실시예에서와 같이 물리적 정렬 방식 및 전기적 정렬 방식을 복합적으로 이용하여 발광 소자들(LD)을 정렬할 경우, 제1 및 제2 전극(ELT1, ELT2)의 사이에, 보다 많은 개수의 발광 소자들(LD)을 보다 균일한 방향성을 가지도록 정렬할 수 있다.
발광 소자들(LD)이 배치된 기판(SUB) 상에는, 제1 및 제2 컨택 전극(CNE1, CNE2) 등이 배치된다. 상기 제1 및 제2 컨택 전극(CNE1, CNE2)은 제1 및 제2 전극(ELT1, ELT2)의 사이에 발광 소자들(LD)을 전기적으로 연결한다.
실시예에 따라, 제1 컨택 전극(CNE1)은 발광 소자들(LD)의 제1 단부(EP1)와 더불어, 제1 컨택부(CNT1)를 커버하도록 형성될 수 있다. 이에 따라, 제1 컨택 전극(CNE1)은, 발광 소자들(LD)의 제1 단부(EP1)에서 상기 발광 소자들(LD)과의 접촉을 통해 상기 발광 소자들(LD)에 전기적으로 연결되고, 제1 컨택부(CNT1)에서는 제1 전극(ELT1)과의 접촉을 통해 상기 제1 전극(ELT1)에 전기적으로 연결될 수 있다. 즉, 상기 제1 컨택 전극(CNE1)을 통해 발광 소자들(LD)의 제1 단부(EP1)와 제1 전극(ELT1)이 서로 전기적으로 연결될 수 있다.
실시예에 따라, 제2 컨택 전극(CNE2)은 발광 소자들(LD)의 제2 단부(EP2)와 더불어, 제2 컨택부(CNT2)를 커버하도록 형성될 수 있다. 이에 따라, 제2 컨택 전극(CNE2)은, 발광 소자들(LD)의 제2 단부(EP2)에서 상기 발광 소자들(LD)과의 접촉을 통해 상기 발광 소자들(LD)에 전기적으로 연결되고, 제2 컨택부(CNT2)에서는 제2 전극(ELT2)과의 접촉을 통해 상기 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 즉, 상기 제2 컨택 전극(CNE2)을 통해 발광 소자들(LD)의 제2 단부(EP2)와 제2 전극(ELT2)이 서로 전기적으로 연결될 수 있다.
본 발명의 일 실시예에서, 발광 장치는, 제1 및 제2 컨택 전극(CNE1, CNE2)의 사이에서 전기적 안정성(일 예로, 절연 특성)을 확보하기 위한 적어도 하나의 절연 패턴(또는, 절연층)을 포함할 수 있다. 일 예로, 상기 발광 장치는, 제1 및 제2 컨택 전극(CNE1, CNE2)의 사이에 위치하도록 발광 소자들(LD)의 일 영역 상에 배치되는 제1 절연 패턴(INP1)과, 상기 제1 절연 패턴(INP1) 및 제1 컨택 전극(CNE1)의 상부를 커버하는 제2 절연 패턴(INP2)을 포함할 수 있다.
실시예에 따라, 제1 절연 패턴(INP1)은, 발광 소자들(LD)의 상부에서 상기 발광 소자들(LD)의 적어도 일 영역을 커버하도록 배치되되, 상기 발광 소자들(LD)의 제1 및 제2 단부(EP1, EP2)는 노출하도록 형성될 수 있다. 실시예에 따라, 제1 절연 패턴(INP1)은 적어도 한 층의 유기 절연막 및/또는 무기 절연막을 포함할 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 제1 절연 패턴(INP1)은 질화실리콘(SiNx)을 포함할 수 있으나, 상기 제1 절연 패턴(INP1)의 구성 물질이 이에 한정되지는 않는다. 또한, 제1 절연 패턴(INP1)은 단일층 또는 다중층으로 구성될 수 있으며, 그 단면 구조가 특별히 한정되지는 않는다. 일 예로, 제1 절연 패턴(INP1)은, 서로 동일 또는 상이한 물질로 구성된 하부 패턴층(LPT) 및 상부 패턴층(UPT)을 포함하여 다중층으로 구성될 수 있으나, 이에 한정되지는 않는다.
상기 제1 절연 패턴(INP1) 등이 형성된 기판(SUB) 상에는 앞서 설명한 제1 컨택 전극(CNE1)이 배치될 수 있다. 실시예에 따라, 상기 제1 컨택 전극(CNE1)의 일단은, 발광 소자들(LD)의 제1 단부(EP1) 상에 위치한 제1 절연 패턴(INP1)의 일단 상에 위치할 수 있다.
실시예에 따라, 제2 절연 패턴(INP2)은, 제1 절연 패턴(INP1) 및 제1 컨택 전극(CNE1)이 형성된 기판(SUB) 상에, 상기 제1 절연 패턴(INP1) 및 제1 컨택 전극(CNE1)의 상부를 커버하도록 형성될 수 있다. 다만, 제2 절연 패턴(INP2)은 발광 소자들(LD)의 제2 단부(EP2)는 노출하도록 형성될 수 있다. 실시예에 따라, 제2 절연 패턴(INP2)은 적어도 한 층의 유기 절연막 및/또는 무기 절연막을 포함할 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 또한, 제2 절연 패턴(INP2)은 제1 절연 패턴(INP1)과 동일 또는 상이한 물질을 포함할 수 있다. 일 예로, 제2 절연 패턴(INP2)은 질화실리콘(SiNx)을 포함할 수 있으나, 상기 제2 절연 패턴(INP2)의 구성 물질이 이에 한정되지는 않는다. 또한, 제2 절연 패턴(INP2)은 단일층 또는 다중층으로 구성될 수 있으며, 그 단면 구조가 특별히 한정되지는 않는다.
제2 절연 패턴(INP2) 등이 형성된 기판(SUB) 상에는 앞서 설명한 제2 컨택 전극(CNE2)이 배치될 수 있다. 실시예에 따라, 제2 컨택 전극(CNE2)의 일단은, 발광 소자들(LD)의 제2 단부(EP2)에 인접한 제2 절연 패턴(INP2)의 일단 상에 위치할 수 있다.
제1 및 제2 컨택 전극(CNE1, CNE2) 등이 형성된 기판(SUB) 상에는 오버 코트층(OC)이 배치될 수 있다. 실시예에 따라, 오버 코트층(OC)은 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 오버 코트층(OC)은, 서로 중첩되는 복수의 무기 절연막들과 이들의 사이에 개재된 적어도 한 층의 유기 절연막을 포함한 박막 봉지층을 포함할 수 있다. 다만, 오버 코트층(OC)의 구성 물질 및/또는 단면 구조가 특별히 한정되지는 않으며, 이는 다양하게 변경될 수 있을 것이다.
상술한 실시예에 의하면, 물리적 정렬 방식 및 전기적 정렬 방식을 복합적으로 이용하여, 보다 높은 효율 및 균일도로 발광 소자들(LD)을 발광 영역(EMA)에 정렬할 수 있다. 이에 따라, 발광 장치의 발광 특성, 일 예로, 발광 휘도, 발광 효율 및/또는 발광의 균일성을 향상시킬 수 있다.
도 10a 내지 도 10k는 도 7에 도시된 발광 장치의 제조 방법을 순차적으로 나타내는 단면도들이다.
도 10a를 참조하면, 먼저 기판(SUB)의 일면 상에 버퍼층(BFL)을 형성하고, 상기 버퍼층(BFL)이 형성된 기판(SUB) 상에 서로 이격되도록 제1 및 제2 격벽(PW1, PW2)을 형성한다. 실시예에 따라, 제1 및 제2 격벽(PW1, PW2)은 무기 재료 및/또는 유기 재료를 포함하는 절연막의 형성 공정 및/또는 패터닝 공정(일 예로, 마스크 공정)을 통해 형성될 수 있으며, 현재 공지된 다양한 방식의 공정을 통해 형성될 수 있다. 또한, 실시예에 따라, 제1 및 제2 격벽(PW1, PW2)은 동일한 물질을 이용하여 기판(SUB) 상의 동일한 층(또는, 동일한 평면) 상에 동시에 형성될 수 있으나, 이에 한정되지는 않는다.
도 10b를 참조하면, 제1 및 제2 격벽(PW1, PW2) 상에 각각 제1 및 제2 전극(ELT1, ELT2)을 형성한다. 실시예에 따라, 제1 및 제2 전극(ELT1, ELT2)은 적어도 하나의 도전 재료를 포함하는 도전막의 형성 공정 및/또는 패터닝 공정을 통해 형성될 수 있으며, 현재 공지된 다양한 방식의 공정을 통해 형성될 수 있다.
또한, 실시예에 따라, 제1 및 제2 전극(ELT1, ELT2) 각각은 단일층 또는 다중층으로 형성될 수 있다. 일 예로, 제1 전극(ELT1)은 제1 반사 전극(REF1) 및 제1 도전성 캡핑층(CPL1)을 포함한 다중층으로 형성되고, 제2 전극(ELT2)은 제2 반사 전극(REF2) 및 제2 도전성 캡핑층(CPL2)을 포함한 다중층으로 형성될 수 있다. 이 경우, 제1 및 제2 전극(ELT1, ELT2)을 형성하는 단계는, 제1 및 제2 격벽(PW1, PW2) 상에 각각 제1 및 제2 반사 전극(REF1, REF2)을 형성하는 단계와, 상기 제1 및 제2 반사 전극(REF1, REF2) 상에 각각 제1 및 제2 도전성 캡핑층(CPL1, CPL2)을 형성하는 단계를 포함할 수 있다.
추가적으로, 제1 및 제2 전극(ELT1, ELT2)은 기판(SUB) 상의 동일한 층 상에 동시에 형성될 수 있으나, 이에 한정되지는 않는다. 제1 및 제2 전극(ELT1, ELT2)을 동시에 형성할 경우, 발광 장치의 제조에 이용되는 마스크 공정의 수를 저감 또는 최소화할 수 있게 된다.
도 10c 및 도 10d를 참조하면, 제1 및 제2 전극(ELT1, ELT2)이 형성된 기판(SUB) 상에 적어도 한 층의 절연막(INS)을 형성한다. 일 예로, 제1 및 제2 전극(ELT1, ELT2)이 형성된 기판(SUB) 상에 순차적으로 제1 및 제2 절연막(INS1, INS2)을 형성할 수 있다.
실시예에 따라, 절연막(INS)은 무기 재료 및/또는 유기 재료를 포함하는 절연막의 성막 공정을 통해 형성될 수 있으며, 현재 공지된 다양한 방식의 공정을 통해 형성될 수 있다. 또한, 실시예에 따라, 절연막(INS)은 단일층 또는 다중층으로 형성될 수 있다. 일 예로, 적어도 하나의 무기 재료를 이용하여 적어도 한 층의 무기 절연막, 즉 제1 절연막(INS1)을 형성한 이후, 적어도 하나의 유기 재료를 이용하여 상기 제1 절연막(INS1) 상에 유기 절연막, 즉 제2 절연막(INS2)을 형성할 수 있다. 실시예에 따라, 제2 절연막(INS2)은, 폴리이미드를 비롯한 고분자 유기막을 코팅하는 등에 의해 형성될 수 있으나, 상기 제2 절연막(INS2)의 구성 물질 및/또는 형성 방법이 이에 한정되지는 않는다.
도 10e를 참조하면, 절연막(INS)의 표면, 즉, 적어도 제2 절연막(INS2)의 표면에, 적어도 하나의 홈(GRV)을 형성한다. 실시예에 따라, 상기 홈(GRV)은 러빙 장치(RUD)를 이용한 러빙 방식에 의해 형성될 수 있다.
예를 들어, 제2 절연막(INS2)과 접촉되도록 상기 제2 절연막(INS2) 상에 러빙 장치(RUD)를 배치하고, 제1 및 제2 전극(ELT1, ELT2)과 교차하는 제1 방향(DR1)을 따라 기판(SUB) 및/또는 러빙 장치(RUD)를 일방 또는 왕복으로 적어도 한 번 이동시키면서 제2 절연막(INS2)을 가압함에 의해, 상기 제2 절연막(INS2)의 표면에 홈(GRV)을 형성할 수 있다. 구체적으로, 러빙 장치(RUD)는, 적어도 일 방향을 따라 회전할 수 있도록 형성된 롤러(ROL)와, 상기 롤러(ROL)에 감긴 러빙포(RUC)를 포함할 수 있다. 실시예에 따라, 상기 러빙포(RUC)를 제2 절연막(INS2)의 표면에 접촉시킨 상태에서, 제1 방향(DR1)을 따라 기판(SUB) 및 롤러(ROL) 중 적어도 하나를 이동시키게 되면, 제2 절연막(INS2)의 표면에, 제1 및 제2 전극(ELT1, ELT2)과 교차하는 적어도 하나의 홈(GRV)을 형성할 수 있다.
또한, 실시예에 따라, 제2 절연막(INS2) 상에 러빙 장치(RUD)를 배치하고, 소정 간격으로 상기 제2 절연막(INS2)을 가압할 수 있다. 이에 따라, 제2 절연막(INS2)의 표면에, 일 예로 도 4에 도시된 바와 같이 제1 및 제2 전극(ELT1, ELT2)과 교차하도록 나란히 연장되는 복수의 홈들(GRV)을 형성할 수 있다. 실시예에 따라, 상기 복수의 홈들(GRV)은 동시에 형성되거나, 또는 순차적으로 형성될 수 있다.
도 10f를 참조하면, 적어도 하나의 홈(GRV)을 포함한 절연막(INS) 상에 복수의 발광 소자들(LD)을 공급하고, 제1 및 제2 전극(ELT1, ELT2)의 사이에 소정의 전압(일 예로, 교류 전압)을 인가하여 전계를 형성할 수 있다. 실시예에 따라, 발광 소자들(LD)은, 복수의 발광 소자들(LD)이 분산된 용액을 잉크젯 프린팅 방식 또는 슬릿 코팅 방식 등을 이용하여 기판(SUB) 상에 도포하는 방식으로, 소정의 발광 영역(EMA)에 공급될 수 있다. 다만, 발광 소자들(LD)의 공급 방식이 이에 한정되지는 않으며, 상기 발광 소자들(LD)은 그 외의 다양한 방식으로 발광 영역(EMA)에 공급될 수 있다. 또한, 실시예에 따라, 제1 및 제2 전극(ELT1, ELT2)의 사이에 교류 전압을 인가하여 전계를 형성할 수 있으나, 상기 제1 및 제2 전극(ELT1, ELT2)의 사이에 인가되는 전압 또는 신호의 종류가 이에 한정되지는 않는다.
제1 및 제2 전극(ELT1, ELT2)의 사이에 전계가 형성되면, 상기 제1 및 제2 전극(ELT1, ELT2)의 사이에 발광 소자들(LD)이 정렬하게 된다. 이때, 절연막(INS)의 표면에 형성된 홈(GRV)에 의해, 발광 소자들(LD)이 보다 균일한 방향성을 가지고, 발광 영역(EMA) 내에 보다 균일하게 정렬할 수 있게 된다. 일 예로, 홈(GRV)이 형성되지 않은 비교 예 대비, 보다 많은 개수의 발광 소자들(LD)이 상기 제1 및 제2 전극(ELT1, ELT2)의 사이에 각각 제1 방향(DR1)으로 균일하게 가로로 배치될 수 있다. 예를 들어, 발광 소자들(LD)의 제1 단부(EP1)는 제1 전극(ELT1)을 향해 배치되고, 상기 발광 소자들(LD)의 제2 단부(EP2)는 제2 전극(ELT2)을 향해 배치될 수 있다.
도 10g를 참조하면, 발광 소자들(LD)이 배열된 기판(SUB) 상에 제1 절연 패턴(INP1), 일 예로 상기 제1 절연 패턴(INP1)의 하부 패턴층(LPT)을 형성한다. 예를 들어, 발광 소자들(LD)의 제1 및 제2 단부(EP1, EP2)를 노출하도록 상기 발광 소자들(LD)의 일 영역 상에 하부 패턴층(LPT)을 형성할 수 있다. 실시예에 따라, 상기 하부 패턴층(LPT)은 무기 재료 및/또는 유기 재료를 포함하는 절연막의 형성 공정 및/또는 패터닝 공정(일 예로, 마스크 공정)을 통해 형성될 수 있으며, 현재 공지된 다양한 방식의 공정을 통해 형성될 수 있다.
또한, 상기 하부 패턴층(LPT)을 형성하는 단계에서, 각각 제1 및 제2 전극(ELT1, ELT2)의 일 영역을 노출하도록 제2 절연막(INS2)을 식각할 수 있다. 일 예로, 하부 패턴층(LPT)의 패터닝을 위한 마스크 공정에서, 제1 및 제2 전극(ELT1, ELT2)의 일 영역 상에서 제2 절연막(INS2)에 개구부를 형성할 수 있다.
도 10h를 참조하면, 상기 제1 및 제2 전극(ELT1, ELT2)의 일 영역을 노출하도록 제1 절연막(INS1)을 식각함으로써, 절연막(INS)에 제1 및 제2 컨택부(CNT1, CNT2)를 형성할 수 있다. 한편, 본 실시예에서는, 제2 절연막(INS2)을 먼저 식각한 이후에 제1 절연막(INS1)을 식각함으로써, 절연막(INS)에 제1 및 제2 컨택부(CNT1, CNT2)를 형성하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는, 제1 및 제2 전극(ELT1, ELT2)의 일 영역 상에서, 제1 및 제2 전극(ELT1, ELT2)의 일 영역이 노출되도록 제1 및 제2 절연막(INS1, INS2)을 함께 식각하여 제1 및 제2 컨택부(CNT1, CNT2)를 형성할 수도 있다.
도 10i를 참조하면, 제1 절연 패턴(INP1)의 하부 패턴층(LPT), 발광 소자들(LD)의 제2 단부(EP2), 및 제2 컨택부(CNT2)를 포함한 제2 전극(ELT2)의 상부를 마스크(MAS)로 커버한 상태에서, 발광 소자들(LD)의 제1 단부(EP1) 및 제1 컨택부(CNT1)를 포함한 기판(SUB)의 일 영역 상에 제1 컨택 전극(CNE1)을 형성한다. 일 예로, 발광 소자들(LD)의 제1 단부(EP1) 및 제1 전극(ELT1)의 일 영역에 접촉되도록, 발광 소자들(LD)의 일 영역 및 제1 전극(ELT1) 상에 제1 컨택 전극(CNE1)을 형성할 수 있다.
도 10j를 참조하면, 적어도 제1 컨택 전극(CNE1)을 커버하도록 상기 제1 컨택 전극(CNE1) 상에 제2 절연 패턴(INP2)을 형성한다. 또한, 실시예에 따라, 상기 제2 절연 패턴(INP2)을 형성하는 단계, 일 예로, 제2 절연 패턴(INP2)의 패터닝 단계에서, 도 10i에 도시된 마스크(MAS)를 함께 식각함으로써, 제1 절연 패턴(INP1)의 상부 패턴층(UPT)을 함께 형성할 수 있다. 또는, 다른 실시예에서, 상기 상부 패턴층(UPT)과 제2 절연 패턴(INP2)을 순차적으로 형성할 수도 있다. 또는, 또 다른 실시예에서는 마스크(MAS)의 위치를 조절하여 상부 패턴층(UPT) 없이 하부 패턴층(LPT)만으로 구성되는 단일층의 제1 절연 패턴(INP1)을 형성하거나, 마스크(MAS)의 형성 이전에 다중층의 제1 절연 패턴(INP1)을 형성할 수도 있다.
도 10k를 참조하면, 발광 소자들(LD)의 제2 단부(EP2) 및 제2 컨택부(CNT2)를 포함한 기판(SUB)의 일 영역 상에 제2 컨택 전극(CNE2)을 형성한다. 일 예로, 발광 소자들(LD)의 제2 단부(EP2) 및 제2 전극(ELT2)의 일 영역에 접촉되도록, 발광 소자들(LD)의 일 영역 및 제2 전극(ELT2) 상에 제2 컨택 전극(CNE2)을 형성할 수 있다.
이후, 제1 및 제2 컨택 전극(CNE1, CNE2)이 형성된 기판(SUB) 상에 오버 코트층(OC)을 형성한다. 이에 따라, 도 7의 실시예 등에 의한 발광 장치를 제조할 수 있게 된다.
전술한 바와 같이, 본 발명의 일 실시예에서는, 발광 장치의 발광 영역(EMA)에 발광 소자들(LD)을 공급하기에 앞서, 적어도 한 층의 유기 절연막으로 구성된 제2 절연막(INS2)을 형성한다. 그리고, 러빙 장치(RUD)를 이용한 러빙 방식으로 상기 제2 절연막(INS2)에 적어도 하나의 홈(GRV)을 형성한다.
특히, 본 발명의 일 실시예에서는, 각각의 발광 소자(LD)를 정렬하고자 하는 제1 방향(DR1)을 따라 각각의 홈(GRV)을 형성한다. 실시예에 따라, 상기 제1 방향(DR1)은, 제1 및 제2 전극(ELT1, ELT2)에 직교하는 방향일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제1 방향(DR1)은, 제1 및 제2 전극(ELT1, ELT2)에 직교하는 방향은 물론, 상기 제1 및 제2 전극(ELT1, ELT2)을 사선으로 지나는 방향을 포함할 수 있다. 즉, 제1 방향(DR1)은, 제1 및 제2 전극(ELT1, ELT2)에 교차하는 다양한 방향을 포괄할 수 있다.
또한, 본 발명의 일 실시예에서는, 러빙 방식 등을 통해 제2 절연막(INS2)에 홈(GRV)을 형성한 이후에 발광 영역(EMA)에 발광 소자들(LD)을 공급한다. 따라서, 러빙 공정 등에 의해 발광 소자들(LD), 또는 이들의 표면을 감싸는 절연피막(INF) 등이 손상되는 것을 방지할 수 있다.
추가적으로, 본 발명의 일 실시예에서는, 발광 소자들(LD)의 공급과 동시에, 또는 그 이후에 제1 및 제2 전극(ELT1, ELT2)의 사이에 소정의 전압을 인가한다. 이에 따라, 상기 제1 및 제2 전극(ELT1, ELT2)의 사이에 전계가 형성되면서, 발광 소자들(LD)이 자가 정렬할 수 있게 된다.
즉, 상술한 실시예에 의하면, 러빙 공정 등에 의해 제2 절연막(INS2)에 형성된 홈(GRV)과, 제1 및 제2 전극(ELT1, ELT2)의 사이에 형성되는 전계를 복합적으로 이용하여, 발광 영역(EMA)에 공급된 발광 소자들(LD)을 물리적 방식 및 전기적 방식으로 정렬하게 된다. 이러한 본 발명의 실시예에 의하면, 물리적 또는 전기적 정렬 방식을 단독으로 이용하는 비교 예의 발광 장치 대비, 발광 소자들(LD)을 제1 및 제2 전극(ELT1, ELT2)의 사이에 보다 균일하게 정렬하면서, 상기 발광 소자들(LD)과 제1 및 제2 전극(ELT1, ELT2) 사이의 컨택율을 높일 수 있다. 이에 따라, 발광 휘도, 발광 효율 및/또는 발광의 균일성 등을 비롯한 발광 장치의 발광 특성을 향상시킬 수 있다.
도 11은 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다. 도 11에서는 앞서 설명한 실시예에 의한 발광 장치를 광원으로서 이용할 수 있는 장치의 일 예로서, 표시 장치, 특히 상기 표시 장치에 구비되는 표시 패널(PNL)을 도시하기로 한다. 실시예에 따라, 도 11에서는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나) 및/또는 복수의 배선들이 표시 패널(PNL)에 더 배치될 수도 있다.
도 11을 참조하면, 본 발명의 일 실시예에 의한 표시 패널(PNL)은, 기판(SUB)과, 상기 기판(SUB) 상에 배치된 다수의 화소들(PXL)을 포함할 수 있다. 구체적으로, 기판(SUB)은, 영상을 표시하기 위한 표시 영역(DA)과, 상기 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다. 그리고, 기판(SUB) 상의 표시 영역(DA)에는 화소들(PXL)이 배치될 수 있다.
실시예에 따라, 표시 영역(DA)은 표시 패널(PNL)의 중앙 영역에 배치되고, 비표시 영역(NDA)은 상기 표시 영역(DA)을 둘러싸도록 상기 표시 패널(PNL)의 가장자리 영역에 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수 있다.
기판(SUB)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 예컨대, 기판(SUB)은 유리 또는 강화 유리로 구성된 경성 기판, 또는 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성 기판일 수 있다.
기판(SUB) 상의 일 영역은 표시 영역(DA)으로 규정되어 화소들(PXL)이 배치되고, 나머지 영역은 비표시 영역(NDA)으로 규정된다. 일 예로, 기판(SUB)은, 각각의 화소(PXL)가 형성되는 복수의 화소 영역들을 포함한 표시 영역(DA)과, 상기 표시 영역(DA)을 둘러싸는 비표시 영역(NDA)을 포함할 수 있다. 상기 비표시 영역(NDA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들 및/또는 내장 회로부가 배치될 수 있다.
화소들(PXL) 각각은 해당 주사 신호 및 데이터 신호에 의해 구동되는 적어도 하나의 광원, 일 예로 앞선 실시예에서 설명한 발광 장치를 각각의 광원으로서 포함할 수 있다. 예를 들어, 화소들(PXL) 각각은, 기판(SUB) 상의 각 화소 영역에 서로 이격되어 배치된 적어도 한 쌍의 제1 및 제2 전극(도 4 내지 도 9의 ELT1, ELT2)과, 상기 제1 및 제2 전극(ELT1, ELT2)의 사이에 병렬로 연결된 복수의 발광 소자들(도 4 내지 도 9의 LD)을 포함할 수 있다. 또한, 각각의 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 범위의 작은 크기를 가지는 초소형의 막대형 발광 다이오드일 수 있다.
일 실시예에서, 각각의 화소(PXL)는 능동형 화소일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 본 발명에 의한 표시 장치에서, 화소들(PXL)의 종류, 구조 및/또는 구동 방식 등이 특별히 한정되지는 않는다. 즉, 각각의 화소(PXL)는 현재 공지된 다양한 구조의 수동형 또는 능동형 발광 표시 장치의 화소로 구성될 수 있다.
도 12a 내지 도 12c는 도 11의 화소(PXL)에 대한 서로 다른 실시예들을 나타내는 회로도들이다. 구체적으로, 도 12a 내지 도 12c는 능동형 발광 표시 장치에 구비될 수 있는 화소(PXL)의 서로 다른 실시예들을 도시한 것이다. 일 예로, 도 12a 내지 도 12c에 도시된 각각의 화소(PXL)는 도 11의 표시 패널(PNL)에 구비된 화소들(PXL) 중 어느 하나일 수 있으며, 상기 화소들(PXL)은 실질적으로 동일 또는 유사한 구조를 가질 수 있다.
먼저 도 12a를 참조하면, 본 발명의 일 실시예에 의한 화소(PXL)는, 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 발광 유닛(EMU)과, 상기 발광 유닛(EMU)을 구동하기 위한 화소 회로(PXC)를 포함할 수 있다.
실시예에 따라, 발광 유닛(EMU)은 제1 및 제2 전원(VDD, VSS)의 사이에 병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 여기서, 제1 및 제2 전원(VDD, VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 전원(VDD, VSS)의 전위 차는 적어도 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
한편, 도 12a에서는 각 화소(PXL)의 발광 유닛(EMU)을 구성하는 발광 소자들(LD)이 제1 전원(VDD)과 제2 전원(VSS)의 사이에 서로 동일한 방향(일 예로, 순방향)으로 병렬 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예컨대, 다른 실시예에서는 상기 발광 소자들(LD) 중 일부는 제1 및 제2 전원(VDD, VSS)의 사이에 순방향으로 연결되고, 다른 일부는 역방향으로 연결될 수도 있다. 또는, 또 다른 실시예에서는, 적어도 하나의 화소(PXL)가 단일의 발광 소자(LD)만을 포함할 수도 있다.
실시예에 따라, 각각의 발광 유닛(EMU)을 구성하는 발광 소자들(LD)의 제1 단부(일 예로, 도 4 내지 도 9의 EP1)는 제1 전극(일 예로, 도 4 내지 도 9의 ELT1)을 통해 해당 화소 회로(PXC)에 공통으로 접속되며, 상기 화소 회로(PXC)를 통해 제1 전원(VDD)에 접속될 수 있다. 그리고, 발광 소자들(LD)의 제2 단부(일 예로, 도 4 내지 도 9의 EP2)는 제2 전극(일 예로, 도 4 내지 도 9의 ELT2)을 통해 제2 전원(VSS)에 공통으로 접속될 수 있다. 편의상, 이하에서는 각 발광 유닛(EMU)에 포함되는 제1 및 제2 전극(ELT1, ELT2)을 각각 제1 및 제2 화소 전극이라 지칭하기로 한다.
각각의 발광 유닛(EMU)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 이에 따라, 표시 영역(DA)에서 소정의 영상이 표시될 수 있다.
화소 회로(PXC)는 해당 화소(PXL)의 주사선(Si) 및 데이터선(Dj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치되었다고 할 때, 상기 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 주사선(Si) 및 j번째 데이터선(Dj)에 접속될 수 있다. 이러한 화소 회로(PXC)는 제1 및 제2 트랜지스터들(T1, T2)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(구동 트랜지스터; T1)의 제1 전극은 제1 전원(VDD)에 접속되고, 제2 전극은 제1 화소 전극(즉, 해당 발광 유닛(EMU)의 제1 전극(ELT1))을 통해 발광 소자들(LD)에 접속된다. 여기서, 상기 제1 트랜지스터(T1)의 제1 및 제2 전극들은 서로 다른 전극으로서, 일 예로 상기 제1 전극이 소스 전극이면 상기 제2 전극은 드레인 전극일 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속된다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 유닛(EMU)으로 공급되는 구동 전류를 제어한다.
제2 트랜지스터(스위칭 트랜지스터; T2)의 제1 전극은 데이터선(Dj)에 접속되고, 제2 전극은 제1 노드(N1)에 접속된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 주사선(Si)에 접속된다.
이러한 제2 트랜지스터(T2)는, 주사선(Si)으로부터 게이트-온 전압(예컨대, 로우 전압)의 주사 신호가 공급될 때 턴-온되어, 데이터선(Dj)과 제1 노드(N1)를 전기적으로 연결한다. 각각의 프레임 기간마다 데이터선(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 상기 데이터 신호는 제2 트랜지스터(T2)를 경유하여 제1 노드(N1)로 전달된다. 이에 따라, 스토리지 커패시터(Cst)에는 데이터 신호에 대응하는 전압이 충전된다.
스토리지 커패시터(Cst)의 일 전극은 제1 전원(VDD)에 접속되고, 다른 전극은 제1 노드(N1)에 접속된다. 이러한 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지한다.
한편, 도 12에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 예컨대 제1 및 제2 트랜지스터(T1, T2)를 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 제1 및 제2 트랜지스터(T1, T2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
일 예로, 도 12b에 도시된 바와 같이, 제1 및 제2 트랜지스터(T1, T2)는 모두 N타입의 트랜지스터들일 수 있다. 도 12b에 도시된 화소(PXL)는, 제1 및 제2 트랜지스터(T1, T2)의 타입 변경에 따라 일부 회로 소자의 접속 위치가 변경된 것을 제외하고, 그 구성 및 동작이 도 12a의 화소 회로(PXC)와 실질적으로 유사하다. 따라서, 도 12b의 화소(PXL)에 대한 상세한 설명은 생략하기로 한다.
한편, 화소 회로(PXC)의 구조가 도 12a 및 도 12b에 도시된 실시예에 한정되지는 않는다. 즉, 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 일 예로, 화소 회로(PXC)는 도 12c에 도시된 실시예와 같이 구성될 수도 있다.
도 12c를 참조하면, 화소 회로(PXC)는 해당 수평 라인의 주사선(Si) 외에도 적어도 하나의 다른 주사선(또는, 제어선)에 더 접속될 수 있다. 일 예로, 표시 영역(DA)의 i번째 행에 배치된 화소(PXL)의 화소 회로(PXC)는 i-1번째 주사선(Si-1) 및/또는 i+1번째 주사선(Si+1)에 더 접속될 수 있다. 또한, 실시예에 따라 화소 회로(PXC)는 제1 및 제2 전원(VDD, VSS) 외에 제3의 전원에 더 연결될 수 있다. 일 예로, 화소 회로(PXC)는 초기화 전원(Vint)에도 연결될 수 있다. 실시예에 따라, 이러한 화소 회로(PXC)는 제1 내지 제7 트랜지스터(T1 내지 T7)와 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)의 제1 전극은 제5 트랜지스터(T5)를 경유하여 제1 전원(VDD)에 접속되고, 제2 전극은 제6 트랜지스터(T6)를 경유하여 발광 유닛(EMU)에 접속된다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 유닛(EMU)으로 공급되는 구동 전류를 제어한다.
제2 트랜지스터(T2)는 데이터선(Dj)과 제1 트랜지스터(T1)의 제1 전극 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 해당 주사선(Si)에 접속된다. 이와 같은 제2 트랜지스터(T2)는 상기 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 데이터선(Dj)을 제1 트랜지스터(T1)의 제1 전극에 전기적으로 연결한다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, 데이터선(Dj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)의 제1 전극으로 전달된다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1)의 사이에 접속된다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 해당 주사선(Si)에 접속된다. 이와 같은 제3 트랜지스터(T3)는 상기 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1)를 전기적으로 연결한다. 따라서, 제3 트랜지스터(T3)가 턴-온되면, 제1 트랜지스터(T1)는 다이오드 형태로 접속된다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint)의 사이에 접속된다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 이전 주사선, 일 예로 i-1번째 주사선(Si-1)에 접속된다. 이와 같은 제4 트랜지스터(T4)는 i-1번째 주사선(Si-1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달한다. 여기서, 초기화 전원(Vint)의 전압은 데이터 신호의 최저 전압 이하일 수 있다.
제5 트랜지스터(T5)는 제1 전원(VDD)과 제1 트랜지스터(T1) 사이에 접속된다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속된다. 이와 같은 제5 트랜지스터(T5)는 상기 발광 제어선(Ei)으로 게이트-오프 전압(일 예로, 하이 전압)의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 발광 유닛(EMU)(일 예로, 발광 소자들(LD)의 일단에 연결된 제1 화소 전극)의 사이에 접속된다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속된다. 이와 같은 제6 트랜지스터(T6)는 상기 발광 제어선(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제7 트랜지스터(T7)는 발광 유닛(EMU)(일 예로, 발광 소자들(LD)의 일단에 연결된 제1 화소 전극)과 초기화 전원(Vint)의 사이에 접속된다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 다음 단의 주사선들 중 어느 하나, 일 예로 i+1번째 주사선(Si+1)에 접속된다. 이와 같은 제7 트랜지스터(T7)는 상기 i+1번째 주사선(Si+1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 화소 전극으로 공급한다.
스토리지 커패시터(Cst)는 제1 전원(VDD)과 제1 노드(N1)의 사이에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장한다.
한편, 도 12c에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 예를 들어 제1 내지 제7 트랜지스터(T1 내지 T7)를 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 일 예로, 제1 내지 제7 트랜지스터(T1 내지 T7) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
또한, 본 발명에 적용될 수 있는 화소(PXL)의 구조가 도 12a 내지 도 12c에 도시된 실시예에 한정되지는 않으며, 각각의 화소(PXL)는 현재 공지된 다양한 구조를 가질 수 있다. 예를 들어, 각각의 화소(PXL)에 포함된 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 또한, 본 발명의 다른 실시예에서 각각의 화소(PXL)는 수동형 발광 표시 장치의 내부에 구성될 수도 있다. 이 경우, 화소 회로(PXC)는 생략되고, 발광 유닛(EMU)의 제1 및 제2 화소 전극 각각은 주사선(Si), 데이터선(Dj), 전원선 및/또는 제어선에 직접 접속될 수 있다.
도 13은 도 11의 화소(PXL)를 나타내는 평면도로서, 특히 각 화소(PXL)의 발광 유닛(EMU)을 나타내는 평면도이다. 그리고, 도 14는 도 13의 Ⅲ~Ⅲ'선에 따른 단면도이다.
실시예에 따라, 도 13에 도시된 발광 유닛(EMU)은 앞서 설명한 실시예, 일 예로 도 4 등에 도시된 실시예에 의한 발광 장치와 실질적으로 유사 또는 동일하게 구성될 수 있다. 또한, 도 14에 도시된 표시 소자층(LDL)은 도 13의 발광 유닛(EMU)에 대응하는 단면을 보여주는 것으로서, 일 예로 도 7 등에 도시된 실시예에 의한 발광 장치의 단면과 실질적으로 유사 또는 동일하게 구성될 수 있다. 따라서, 도 13 및 도 14에서, 도 4 및 도 7과 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 13 및 도 14를 참조하면, 각각의 화소(PXL)는, 기판(SUB) 상에 순차적으로 배치된 화소 회로층(PCL) 및 표시 소자층(LDL)을 포함할 수 있다.
실시예에 따라, 화소 회로층(PCL)은 표시 영역(DA)에 배치되는 복수의 회로 소자들을 포함한다. 예를 들어, 화소 회로층(PCL)은 각각의 화소 영역(PXA)에 형성되어 각각의 화소 회로(일 예로, 도 12a 내지 도 12c의 PXC)를 구성하는 복수의 회로 소자들을 포함할 수 있다.
예를 들어, 화소 회로층(PCL)은 각각의 화소 영역(PXA)에 배치된 적어도 하나의 트랜지스터(T) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 편의상, 도 14에서는 화소 회로(PXC)에 구비되는 트랜지스터들 어느 하나의 트랜지스터(T)만을 대표적으로 도시하기로 하며, 각각의 화소 회로(PXC)를 구성하는 트랜지스터들은 실질적으로 동일 또는 유사한 단면 구조를 가질 수 있다. 또한, 본 발명에서 각 트랜지스터(T)의 구조가 도 14에 도시된 실시예에 한정되지는 않는다. 예를 들어, 각각의 트랜지스터(T)는 현재 공지된 다양한 단면 구조를 가질 수 있다. 또한, 본 발명의 다른 실시예에서, 각각의 화소 회로(PXC)를 구성하는 복수의 트랜지스터들은 서로 다른 타입 및/또는 구조를 가질 수도 있다.
또한, 화소 회로층(PCL)은, 복수의 절연막들을 포함할 수 있다. 일 예로, 화소 회로층(PCL)은 기판(SUB)의 일면 상에 순차적으로 적층된 게이트 절연막(GI), 제1 및 제2 층간 절연막(ILD1, ILD2), 및 패시베이션막(PSV)을 포함할 수 있다. 실시예에 따라, 상기 게이트 절연막(GI), 제1 및 제2 층간 절연막(ILD1, ILD2), 및 패시베이션막(PSV)은 기판(SUB)과 표시 소자층(LDL)의 사이에 순차적으로 적층될 수 있다. 또한, 화소 회로층(PCL)은 기판(SUB)과 회로 소자들의 사이에 배치된 적어도 한 층의 버퍼층(BFL)을 추가적으로 포함할 수 있다. 실시예에 따라, 버퍼층(BFL), 게이트 절연막(GI), 제1 및 제2 층간 절연막(ILD1, ILD2) 및 패시베이션막(PSV) 중 적어도 하나는 표시 영역(DA) 및 비표시 영역(NDA)을 포함한 기판(SUB)의 일면 상에 전면적으로 형성될 수 있다.
실시예에 따라, 버퍼층(BFL)은 각각의 트랜지스터(T)에 불순물이 확산되는 것을 방지할 수 있다. 상기 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 2중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 한편, 실시예에 따라서는 버퍼층(BFL)이 생략될 수도 있다.
실시예에 따라, 각각의 트랜지스터(T)는 반도체층(SCL), 게이트 전극(GE), 제1 트랜지스터 전극(ET1) 및 제2 트랜지스터 전극(ET2)을 포함한다. 한편, 실시예에 따라 도 14에서는 제1 및 제2 트랜지스터 전극(ET1, ET2)이 반도체층(SCL)과 별개로 형성되는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 각각의 화소 영역(PXA)에 배치되는 적어도 하나의 트랜지스터(T)를 구성하는 제1 및/또는 제2 트랜지스터 전극(ET1, ET2)이 해당 트랜지스터(T)의 반도체층(SCL)과 일체로 연결될 수도 있다.
반도체층(SCL)은 버퍼층(BFL) 상에 배치될 수 있다. 일 예로, 반도체층(SCL)은, 버퍼층(BFL)이 형성된 기판(SUB)과 게이트 절연막(GI)의 사이에 배치될 수 있다. 이러한 반도체층(SCL)은 제1 트랜지스터 전극(ET1)에 접촉되는 제1 영역과, 제2 트랜지스터 전극(ET2)에 접촉되는 제2 영역과, 상기 제1 및 제2 영역의 사이에 위치되는 채널 영역을 포함할 수 있다. 실시예에 따라, 상기 제1 및 제2 영역 중 어느 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
실시예에 따라, 반도체층(SCL)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 또한, 반도체층(SCL)의 채널 영역은 불순물이 도핑되지 않는 반도체 패턴으로서 진성 반도체일 수 있고, 상기 반도체층(SCL)의 제1 및 제2 영역은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연막(GI)을 사이에 개재하고 반도체층(SCL) 상에 배치될 수 있다. 일 예로, 게이트 전극(GE)은 게이트 절연막(GI)과 제1 층간 절연막(ILD1)의 사이에 배치되며, 반도체층(SCL)의 적어도 일 영역과 중첩될 수 있다.
제1 및 제2 트랜지스터 전극(ET1, ET2)은 적어도 한 층의 절연막, 일 예로 복수의 절연막을 사이에 개재하고 반도체층(SCL) 상에 배치될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극(ET1, ET2)은 제1 및 제2 층간 절연막(ILD1, ILD2)을 사이에 개재하고, 반도체층(SCL) 상에 배치될 수 있다. 이러한 제1 및 제2 트랜지스터 전극(ET1, ET2)은 반도체층(SCL)에 전기적으로 연결될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극(ET1, ET2) 각각은, 게이트 절연막(GI)과 제1 및 제2 층간 절연막(ILD1, ILD2)을 관통하는 각각의 컨택홀을 통해 각각 반도체층(SCL)의 제1 및 제2 영역에 접촉될 수 있다.
실시예에 따라, 스토리지 커패시터(Cst)는 서로 다른 층에 이격되어 배치된 제1 및 제2 커패시터 전극(CSE1, CSE2)을 포함할 수 있다. 일 예로, 제1 커패시터 전극(CSE1)은 제1 및 제2 층간 절연막(ILD1, ILD2)의 사이에 배치될 수 있다. 그리고, 제2 커패시터 전극(CSE2)은 트랜지스터(T)를 구성하는 적어도 하나의 도전층, 예를 들어, 반도체층(SCL), 게이트 전극(GE), 제1 및 제2 트랜지스터 전극(ET1, ET2) 중 적어도 하나와 동일한 층에 배치될 수 있다. 일 예로, 제2 커패시터 전극(CSE2)은 트랜지스터(T)의 게이트 전극(GE)과 함께 게이트 절연막(GI)과 제1 층간 절연막(ILD1)의 사이에 배치될 수 있다.
한편, 편의상 도 14에서는 제1 및 제2 커패시터 전극(CSE1, CSE2) 각각을 단일층으로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 및 제2 커패시터 전극(CSE1, CSE2) 중 적어도 하나는 다중층으로 구성될 수도 있으며, 상기 제1 및 제2 커패시터 전극(CSE1, CSE2)의 적층 구조 및/또는 그 위치는 다양하게 변경될 수 있다.
표시 소자층(LDL)은 각 화소(PXL)의 발광 유닛(EMU)이 배치되는 층으로서, 일 예로 도 4 및 도 7의 실시예에서 설명한 발광 장치와 같이 구성될 수 있다. 예를 들어, 표시 소자층(LDL)은 화소 회로층(PCL) 상부의 각 화소 영역(PXA)에 배치되는 제1 및 제2 전극(ELT1, ELT2)과, 상기 제1 및 제2 전극(ELT1, ELT2)의 사이에 병렬로 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 일 예로, 표시 소자층(LDL)은 각각의 화소 영역(PXA)에서 화소 회로층(PCL)의 상부에 배치되어 각각의 발광 유닛(EMU)을 구성하는 복수의 발광 소자들(LD)을 포함할 수 있다.
실시예에 따라, 표시 소자층(LDL)의 제1 전극(ELT1), 즉 제1 화소 전극은 해당 화소 영역(PXA)에 배치된 적어도 하나의 회로 소자와 전기적으로 연결될 수 있다. 일 예로, 상기 제1 화소 전극은, 패시베이션막(PSV)을 관통하는 적어도 하나의 컨택홀, 일 예로, 도 13의 제1 컨택홀(CH1)을 통해, 도 12a 및 도 12b에 도시된 제1 트랜지스터(T1), 또는 도 12c에 도시된 제6 및 제7 트랜지스터(T6, T7)에 전기적으로 연결될 수 있다.
한편, 표시 소자층(LDL)의 제2 전극(ELT2), 즉, 제2 화소 전극은 도 13의 제2 컨택홀(CH2) 등을 통해 도시되지 않은 전원선(또는, 제어선)과 전기적으로 연결될 수 있다. 실시예에 따라, 상기 전원선은 화소 회로층(PCL)에 형성되는 적어도 하나의 도전층과 동일한 층 상에 배치되어, 제2 컨택홀(CH2)을 통해 표시 소자층(LDL)의 제2 전극(ELT2)과 전기적으로 연결될 수 있으나, 이에 한정되지는 않는다.
상술한 실시예와 같이, 각 화소(PXL)의 발광 유닛(EMU)은, 적어도 하나의 발광 소자(LD)를 이용한 발광 장치로 구성될 수 있다. 또한, 본 발명의 일 실시예에서, 표시 소자층(LDL)의 각 화소 영역(PXA)은, 제1 및 제2 전극(ELT1, ELT2)에 교차하는 제1 방향(DR1)을 따라 절연막(INS)(특히, 유기 절연막으로 구성되는 제2 절연막(INS2))에 형성된 적어도 하나의 홈(GRV)을 포함할 수 있다. 이에 따라, 표시 장치의 발광 특성이 향상될 수 있다.
본 발명의 실시예에 의한 발광 장치에 대해서는 앞서 상세히 설명하였으므로, 상기 발광 장치에 대응하는 각각의 발광 유닛(EMU) 및 상기 발광 유닛(EMU)을 구성하기 위한 표시 소자층(LDL)에 대한 상세한 설명은 생략하기로 한다.
전술한 본 발명의 다양한 실시예들에 의한 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치에 따르면, 각각의 발광 영역(EMA) 또는 화소 영역(PXA)에 배치된 제1 및 제2 전극(ELT1, ELT2)의 사이에 복수의 발광 소자들(LD)을 고효율로 균일하게 정렬할 수 있다. 이에 따라, 발광 장치 및 이를 구비한 표시 장치의 발광 특성, 일 예로, 발광 휘도, 발광 효율 및/또는 발광의 균일성을 향상시킬 수 있다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 기판;
    상기 기판 상에 서로 이격되어 배치된 제1 및 제2 전극;
    상기 제1 및 제2 전극이 형성된 상기 기판 상에 배치되며, 상기 제1 및 제2 전극에 교차하는 제1 방향을 따라 연장된 홈과, 각각 상기 제1 및 제2 전극의 일 영역을 노출하는 제1 및 제2 컨택부를 포함하는 절연막;
    상기 제1 및 제2 전극의 사이에 위치하도록 상기 홈 상에 배치되며, 각각 상기 제1 및 제2 전극에 전기적으로 연결되는 제1 및 제2 단부를 포함하는 복수의 발광 소자들;
    상기 제1 단부에서 상기 발광 소자들에 전기적으로 연결되고, 상기 제1 컨택부에서 상기 제1 전극에 전기적으로 연결되는 제1 컨택 전극; 및
    상기 제2 단부에서 상기 발광 소자들에 전기적으로 연결되고, 상기 제2 컨택부에서 상기 제2 전극에 전기적으로 연결되는 제2 컨택 전극을 포함하는 발광 장치.
  2. 제1항에 있어서,
    상기 발광 소자들 각각은, 상기 제1 방향을 따라 연장된 길이를 가지는 막대형 발광 다이오드인 발광 장치.
  3. 제2항에 있어서,
    상기 홈은, 상기 발광 소자들 각각의 직경 또는 폭보다 큰 너비를 가지는 발광 장치.
  4. 제2항에 있어서,
    상기 발광 소자들은, 나노 스케일 내지 마이크로 스케일의 크기를 가지는 발광 장치.
  5. 제1항에 있어서,
    상기 제1 및 제2 전극은 상기 기판 상의 적어도 일 영역에서 서로 마주하도록 나란히 배치되며, 각각이 상기 제1 방향과 교차하는 제2 방향을 따라 연장된 발광 장치.
  6. 제1항에 있어서,
    상기 절연막은, 고분자 물질을 포함한 적어도 한 층의 유기 절연막을 포함하는 발광 장치.
  7. 제6항에 있어서,
    상기 절연막은, 상기 기판과 상기 유기 절연막의 사이에 배치된 적어도 한 층의 무기 절연막을 더 포함하는 발광 장치.
  8. 제1항에 있어서,
    상기 제1 방향과 교차하는 제2 방향을 따라 배열된 복수의 홈들을 포함하는 발광 장치.
  9. 제1항에 있어서,
    상기 기판과 상기 제1 전극의 사이에 배치되는 제1 격벽; 및
    상기 기판과 상기 제2 전극의 사이에 배치되는 제2 격벽을 더 포함하는 발광 장치.
  10. 제1항에 있어서,
    상기 제1 컨택 전극과 상기 제2 컨택 전극의 사이에 위치하도록 상기 발광 소자들의 일 영역 상에 배치되는 제1 절연 패턴을 더 포함하는 발광 장치.
  11. 제10항에 있어서,
    상기 제1 절연 패턴 및 상기 제1 컨택 전극의 상부를 커버하는 제2 절연 패턴을 더 포함하는 발광 장치.
  12. 제11항에 있어서,
    상기 제2 컨택 전극의 일단은, 상기 제2 단부에 인접한 상기 제2 절연 패턴의 일단 상에 위치하는 발광 장치.
  13. 기판 상에 서로 이격되도록 제1 및 제2 격벽을 형성하는 단계;
    상기 제1 및 제2 격벽 상에 각각 제1 및 제2 전극을 형성하는 단계;
    상기 제1 및 제2 전극이 형성된 상기 기판 상에 적어도 한 층의 절연막을 형성하는 단계;
    상기 절연막의 표면에, 상기 제1 및 제2 전극과 교차하도록 적어도 하나의 홈을 형성하는 단계;
    상기 홈을 포함한 상기 절연막 상에 복수의 발광 소자들을 공급하고, 상기 제1 및 제2 전극의 사이에 전계를 형성하여 상기 발광 소자들을 정렬하는 단계;
    상기 제1 및 제2 전극의 일 영역을 노출하도록 상기 절연막을 식각하여 제1 및 제2 컨택부를 형성하는 단계;
    상기 발광 소자들의 제1 단부와 상기 제1 컨택부를 포함한 상기 기판의 일 영역 상에 제1 컨택 전극을 형성하는 단계; 및
    상기 발광 소자들의 제2 단부와 상기 제2 컨택부를 포함한 상기 기판의 일 영역 상에 제2 컨택 전극을 형성하는 단계를 포함하는 발광 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 적어도 한 층의 절연막을 형성하는 단계는,
    상기 제1 및 제2 전극이 형성된 상기 기판 상에 무기 절연막을 형성하는 단계; 및
    상기 무기 절연막 상에 유기 절연막을 형성하는 단계를 포함하는 발광 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 적어도 하나의 홈을 형성하는 단계는,
    상기 유기 절연막과 접촉되도록 상기 유기 절연막 상에 러빙 장치를 배치하는 단계; 및
    상기 제1 및 제2 전극과 교차하는 방향을 따라 상기 기판 및 상기 러빙 장치 중 적어도 하나를 이동시키면서 상기 유기 절연막을 가압하는 단계를 포함하는 발광 장치의 제조 방법.
  16. 제14항에 있어서,
    상기 적어도 하나의 홈을 형성하는 단계는,
    상기 유기 절연막 상에 러빙 장치를 배치하는 단계; 및
    상기 유기 절연막을 소정 간격으로 가압하여 상기 유기 절연막의 표면에 복수의 홈들을 형성하는 단계를 포함하는 발광 장치의 제조 방법.
  17. 제14항에 있어서,
    상기 제1 및 제2 컨택부를 형성하는 단계는,
    상기 발광 소자들의 제1 및 제2 단부를 노출하도록 상기 발광 소자들의 일 영역 상에 제1 절연 패턴을 형성하면서, 상기 제1 및 제2 전극의 일 영역 상에서 상기 유기 절연막을 식각하는 단계; 및
    상기 제1 및 제2 전극의 일 영역을 노출하도록 상기 무기 절연막을 식각하는 단계를 포함하는 발광 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 제1 컨택 전극 및 상기 제2 컨택 전극을 형성하는 단계는,
    상기 발광 소자들의 제1 단부 및 상기 제1 전극의 일 영역에 접촉되도록, 상기 발광 소자들의 일 영역 및 상기 제1 컨택부 상에 상기 제1 컨택 전극을 형성하는 단계;
    상기 제1 컨택 전극 상에 제2 절연 패턴을 형성하는 단계; 및
    상기 발광 소자들의 제2 단부 및 상기 제2 전극의 일 영역에 접촉되도록, 상기 발광 소자들의 일 영역 및 상기 제2 컨택부 상에 상기 제2 컨택 전극을 형성하는 단계를 포함하는 발광 장치의 제조 방법.
  19. 제13항에 있어서,
    상기 발광 소자들을 정렬하는 단계는, 잉크젯 프린팅 방식 또는 슬릿 코팅 방식을 이용하여 상기 복수의 발광 소자들이 분산된 용액을 상기 기판 상에 도포하는 단계를 포함하는 발광 장치의 제조 방법.
  20. 표시 영역을 포함하는 기판; 및
    상기 표시 영역에 배치된 화소를 포함하며,
    상기 화소는,
    상기 기판 상에 서로 이격되어 배치된 제1 및 제2 전극;
    상기 제1 및 제2 전극이 형성된 상기 기판 상에 배치되며, 상기 제1 및 제2 전극에 교차하는 제1 방향을 따라 연장된 홈과, 각각 상기 제1 및 제2 전극의 일 영역을 노출하는 제1 및 제2 컨택부를 포함하는 절연막;
    상기 제1 및 제2 전극의 사이에 위치하도록 상기 홈 상에 배치되며, 각각 상기 제1 및 제2 전극에 전기적으로 연결되는 제1 및 제2 단부를 포함하는 복수의 발광 소자들;
    상기 제1 단부에서 상기 발광 소자들에 전기적으로 연결되고, 상기 제1 컨택부에서 상기 제1 전극에 전기적으로 연결되는 제1 컨택 전극; 및
    상기 제2 단부에서 상기 발광 소자들에 전기적으로 연결되고, 상기 제2 컨택부에서 상기 제2 전극에 전기적으로 연결되는 제2 컨택 전극을 포함하는 표시 장치.
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