WO2020138610A1 - 표시 장치 및 그의 리페어 방법 - Google Patents

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WO2020138610A1
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electrode
light emitting
connection pattern
display device
light
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PCT/KR2019/008073
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강신철
문수미
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삼성디스플레이 주식회사
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    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/24—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate of the light emitting region, e.g. non-planar junction

Definitions

  • the present invention relates to a display device, and more particularly, to a display device including an ultra-small light-emitting element and a repair method thereof.
  • the light emitting diode (Light Emitting Diode) exhibits relatively good durability even in harsh environmental conditions, and has excellent performance in terms of life and luminance. Recently, studies for applying such a light emitting diode to various display devices have been actively conducted.
  • a technique for manufacturing a micro light-emitting diode as small as a micro size or a nano size has been developed using an inorganic crystal structure, for example, a structure in which a nitride semiconductor is grown.
  • An object of the present invention is to provide a display device capable of operating a defective pixel as a normal pixel and a repair method thereof.
  • a display device includes a base layer including a display area and a non-display area; And a plurality of pixels each having a plurality of sub-pixels provided in the display area and including a light-emitting area emitting light and a peripheral area provided around the light-emitting area, wherein the sub-pixels are in one direction. At least one first electrode and at least one second electrode extending and spaced apart from each other; And a plurality of light emitting elements disposed between the first electrode and the second electrode to emit light, wherein at least one of the first electrode and the second electrode is at least two first electrode patterns spaced apart from each other. Including, the first electrode patterns are connected by at least one first connection pattern disposed in the emission region.
  • the first electrode is disposed between two second electrodes adjacent to each other, and the first electrode includes the first electrode patterns.
  • the second electrode is disposed between two first electrodes adjacent to each other, and the second electrode includes the first electrode patterns.
  • the first connection pattern is formed integrally with the first electrode patterns.
  • a display device comprising: a first contact electrode extending along the first electrode to connect one end of one of both ends of the first electrode and the light emitting element; And a second contact electrode extending along the second electrode to connect the other end of the second electrode and the light emitting element, wherein at least one of the first contact electrode and the second contact electrode is provided. It includes at least two second electrode patterns spaced apart from each other, and the second electrode patterns are connected by at least one second connection pattern.
  • the second connection pattern is formed integrally with one of the first contact electrode and the second contact electrode.
  • the second connection pattern is formed integrally with the first contact electrode, and the first electrode is disposed between the second connection pattern and the light emitting elements.
  • the second connection pattern is integrally formed with the second contact electrode, and the second electrode is disposed between the second connection pattern and the light emitting elements.
  • At least a portion of the first connection pattern and the second connection pattern overlap.
  • the first connection pattern and the second connection pattern are spaced apart from each other.
  • the number of the first connection pattern is different from the number of the second connection pattern.
  • a display device comprising: a base layer including a display area and a non-display area; And a plurality of pixels each having a plurality of sub-pixels provided in the display area and including a light-emitting area emitting light and a peripheral area provided around the light-emitting area, wherein the sub-pixels are in one direction.
  • At least one first electrode and at least one second electrode extending and spaced apart from each other; A plurality of light emitting elements disposed between the first electrode and the second electrode to emit light; A first contact electrode extending along the first electrode to connect one end of the first electrode and both ends of the light emitting element; And a second contact electrode extending along the second electrode and connecting the other end of the second electrode and the light emitting element, wherein at least one of the first electrode and the second electrode is spaced apart from each other. And at least two first electrode patterns, wherein at least one of the first contact electrode and the second contact electrode includes at least two second electrode patterns spaced apart from each other, and the second electrode patterns are in the emission region. It is connected by at least one connection pattern disposed in.
  • connection pattern is integrally formed with the first contact electrode, and the first electrode is disposed between the connection pattern and the light emitting elements.
  • connection pattern is integrally formed with the second contact electrode, and the second electrode is disposed between the connection pattern and the light emitting elements.
  • a repair method of a display device includes a repair method of a display device, the display device comprising: a base layer including a display area and a non-display area; And a plurality of pixels each having a plurality of sub-pixels provided in the display area and including a light-emitting area emitting light and a peripheral area provided around the light-emitting area, wherein the sub-pixels are spaced apart from each other.
  • the electrode patterns are connected by at least one connection pattern disposed in the light emitting area, and the repair method may include the electrode pattern connected to a normal light emitting element and the electrode pattern connected to a poor light emitting element among the plurality of light emitting elements. And separating.
  • the step of separating the electrode pattern includes: when a contact electrode connects the electrode pattern and one end of both ends of the light emitting element, a normal one of the plurality of light emitting elements The contact electrode connected to the light emitting element and the contact electrode connected to the poor light emitting element are also separated.
  • the first electrode when the first electrode includes the electrode patterns, the first electrode is connected to a first contact electrode that connects one end of the first electrode and both ends of the light emitting element. Forming a cutting line; And forming a second cutting line on the first contact electrode so as to be spaced apart from a first cutting line, wherein the first light emitting element and the first contact electrode are connected to the first cutting line and the second cutting. It is placed between the lines.
  • the first cutting line and the second cutting line are formed on the first electrode.
  • the first electrode when the second electrode includes the electrode patterns, the first electrode may be connected to a second contact electrode that connects one end of the second electrode and both ends of the light emitting device. Forming a cutting line; And forming a second cutting line on the second contact electrode so as to be spaced apart from the first cutting line, wherein the defective light emitting element and the second contact electrode are connected to the first cutting line and the second. It is arranged between the cutting lines.
  • the first cutting line and the second cutting line are formed on the second electrode.
  • the display device of the present invention and the repair method thereof, even if a defective light emitting element is disposed in the sub pixel, it can be easily repaired and the sub pixel can be normally driven using the remaining light emitting elements.
  • FIG. 1 is a perspective view showing a light emitting diode according to an embodiment of the present invention.
  • FIG. 2 illustrates a display device according to an exemplary embodiment of the present invention, and is a schematic plan view of the display device using the light emitting device shown in FIG. 1 as a light emitting source.
  • 3A to 3D are circuit diagrams illustrating a unit emission area of the display device of FIG. 2 according to various embodiments.
  • FIG. 4 is a plan view of an embodiment of the present invention schematically showing first to third sub-pixels included in one of the pixels illustrated in FIG. 2.
  • FIG. 5 is a cross-sectional view taken along line I-I' of FIG. 4.
  • 6A to 6C are plan views of one sub-pixel of FIG. 4 showing various shapes of the first connection pattern.
  • FIG. 7 is a plan view of another embodiment of the present invention schematically showing first to third sub-pixels included in one of the pixels illustrated in FIG. 2.
  • FIG. 8 is a cross-sectional view taken along line II-II' of FIG. 7.
  • 9A to 9D are plan views of one sub-pixel of FIG. 7 showing various shapes of the second connection pattern.
  • 10A is a plan view of another embodiment of the present invention schematically showing first to third sub-pixels included in one of the pixels illustrated in FIG. 2.
  • 10B and 10C are plan views of one sub-pixel of FIG. 10A in which the first and second connection patterns are spaced apart from each other.
  • FIG. 11 is a plan view of a modified embodiment of the present invention schematically showing first to third sub-pixels included in one of the pixels illustrated in FIG. 2.
  • 12A and 12B are plan views of one sub-pixel of FIG. 11 showing various shapes of a connection pattern.
  • FIG. 13A is a diagram in which defects are caused by a poor light emitting device according to an exemplary embodiment of the present invention, and only one sub-pixel of the pixel illustrated in FIG. 2 is illustrated.
  • FIG. 13B is a diagram illustrating the repair method of FIG. 13A.
  • FIG. 13C is a view of FIG. 13B showing a light emitting area after repair.
  • first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from other components.
  • first component may be referred to as a second component without departing from the scope of the present invention, and similarly, the second component may be referred to as a first component.
  • Singular expressions include plural expressions unless the context clearly indicates otherwise.
  • FIG. 1 is a perspective view showing a light emitting diode according to an embodiment of the present invention.
  • the light emitting device LD includes a first conductive semiconductor layer 11, a second conductive semiconductor layer 13, and a first conductive semiconductor layer 11 and a second conductive semiconductor It may include an active layer 12 disposed between the layers (13).
  • the light emitting device LD may have a structure in which the first conductive semiconductor layer 11, the active layer 12, and the second conductive semiconductor layer 13 are sequentially stacked.
  • the light emitting device LD may be provided in a rod shape extending along one direction.
  • the rod shape encompasses a rod-like shape, or a bar-like shape, which is long in the direction of the length L (ie, the aspect ratio is greater than 1).
  • the light emitting element LD is a rod shape in which the first conductive semiconductor layer 11, the active layer 12, and the second conductive semiconductor layer 13 are sequentially stacked along the length L direction of the light emitting element LD, and the active layer It may have one end and the other end based on (12).
  • One of the first and second conductive semiconductor layers 11 and 13 is disposed at one end of the light emitting layered device LD, and the other of the first and second conductive semiconductor layers 11 and 13 is disposed at the other end. Can be.
  • the light emitting device LD may be manufactured to be small enough to have a diameter and/or a length of, for example, micro-scale or nano-scale.
  • the size of the light emitting device LD according to an embodiment of the present invention is not limited thereto, and the size of the light emitting device LD may be changed to meet the requirements of the display device to which the light emitting device LD is applied. It might be.
  • the first conductive semiconductor layer 11 may include, for example, at least one n-type semiconductor layer.
  • the first conductive semiconductor layer 11 includes any one of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN semiconductor materials, and is doped with a first conductive dopant such as Si, Ge, Sn, etc. Layers may be included.
  • the material constituting the first conductive semiconductor layer 11 is not limited thereto, and the first conductive semiconductor layer 11 may be formed of various materials.
  • the active layer 12 is formed on the first conductive semiconductor layer 11 and may be formed in a single or multiple quantum well structure.
  • a cladding layer (not shown) doped with a conductive dopant may be formed on upper and/or lower portions of the active layer 12.
  • the clad layer may be implemented as an AlGaN layer or an InAlGaN layer.
  • other materials such as AlGaN and AlInGaN can also be used as the active layer 12.
  • the light emitting element LD When an electric field of a predetermined voltage or more is applied to both ends of the light emitting element LD, the light emitting element LD emits light while the electron-hole pairs are combined in the active layer 12.
  • the second conductive semiconductor layer 13 is provided on the active layer 12 and may include a semiconductor layer of a different type from the first conductive semiconductor layer 11.
  • the second conductive semiconductor layer 13 may include at least one p-type semiconductor layer.
  • the second conductive semiconductor layer 13 includes at least one semiconductor material of InAlGaN, GaN, AlGaN, InGaN, AlN, InN, and may include a semiconductor layer doped with a second conductive dopant such as Mg. have.
  • the material constituting the second conductive semiconductor layer 13 is not limited thereto, and various materials may constitute the second conductive semiconductor layer 13.
  • the light emitting device LD is different from the above first conductive semiconductor layer 11, the active layer 12, and the second conductive semiconductor layer 13 on the top and/or bottom of each layer. It may further include a phosphor layer, an active layer, a semiconductor layer and/or an electrode layer. For example, an electrode layer disposed on the second conductive semiconductor layer 13 may be further included.
  • the light emitting device LD may further include an insulating film 14.
  • the insulating film 14 may be omitted, and may be provided to cover only a portion of the first conductive semiconductor layer 11, the active layer 12, and the second conductive semiconductor layer 13. It might be.
  • the insulating film 14 may be provided at portions excluding both ends of the light emitting element LD, so that both ends of the light emitting element LD may be exposed.
  • FIG. 1 shows a state in which a part of the insulating film 14 is removed, and in the light emitting device LD, both sides of a circular column may be surrounded by the insulating film 14.
  • the insulating film 14 may be provided to surround at least a portion of the outer circumferential surfaces of the first conductive semiconductor layer 11, the active layer 12, and/or the second conductive semiconductor layer 13.
  • the insulating film 14 may be provided to surround at least the outer peripheral surface of the active layer 12.
  • the insulating film 14 may include a transparent insulating material.
  • the insulating film 14 may include one or more insulating materials selected from the group consisting of SiO2, Si3N4, Al2O3, and TiO2, but is not limited thereto, and various materials having insulating properties may be used.
  • the insulating film 14 is provided to the light emitting element LD, it is possible to prevent the active layer 12 from being shorted to the first and/or second electrodes not shown.
  • the insulating film 14 by forming the insulating film 14, surface defects of the light emitting element LD can be minimized to improve life and efficiency.
  • the insulating coating 14 can prevent an unwanted short circuit that may occur between light emitting elements LD adjacent to each other.
  • the above-described light emitting device LD may be used as a light emitting source for various display devices.
  • it can be used as a lighting device or a self-luminous display device.
  • FIG. 2 illustrates a display device according to an exemplary embodiment of the present invention, and is a schematic plan view of the display device using the light emitting device shown in FIG. 1 as a light emitting source.
  • the structure of the display device is briefly illustrated around the display area DA on which the image is displayed.
  • at least one driving circuit unit eg, a scanning driving unit and a data driving unit
  • a plurality of signal wires not illustrated may be further disposed on the display device.
  • a display device is provided on a base layer BSL and a base layer BSL, and includes a plurality of pixels (including at least one light emitting element LD) PXLs, a driving unit (not shown) provided on the base layer BSL and driving the pixels PXL, and a wiring unit (not shown) connecting the pixels PXL and the driving unit.
  • a display device includes a plurality of pixels (including at least one light emitting element LD) PXLs, a driving unit (not shown) provided on the base layer BSL and driving the pixels PXL, and a wiring unit (not shown) connecting the pixels PXL and the driving unit.
  • the display device may be classified into a passive matrix display device and an active matrix display device according to a method of driving the light emitting element LD.
  • each of the pixels PXL may include a driving transistor that controls the amount of current supplied to the light emitting element LD, a switching transistor that transfers a data signal to the driving transistor, and the like.
  • the type display device may also use components (eg, first and second electrodes) for driving the light emitting element LD.
  • the base layer BSL is a substrate of the display device, and may include a display area DA and a non-display area NDA.
  • the display area DA may be an area in which pixels PXL displaying an image are provided.
  • the non-display area NDA may be an area in which a driver for driving the pixels PXL and a part of a wiring unit connecting the pixels PXL and the driver are provided.
  • the display area DA is disposed in the central area of the display device
  • the non-display area NDA is disposed in the edge area of the display device to surround the display area DA, but is not limited thereto. Can be changed.
  • the display area DA may have various shapes.
  • the display area DA may have various shapes such as a closed polygon including a straight side, a circle or an oval containing a curved side, and a semicircle or a semi-ellipse including a straight and curved side. Can be provided.
  • the non-display area NDA may be provided on at least one side of the display area DA. In the drawing, a structure in which the non-display area NDA surrounds the display area DA is not limited thereto.
  • the base layer BSL may be a rigid substrate or a flexible substrate, but is not limited thereto.
  • the base layer (BSL) may be a rigid substrate composed of glass or tempered glass, or a flexible substrate composed of a thin film made of plastic or metal.
  • the base layer (BSL) may be a transparent substrate, but is not limited thereto.
  • the base layer BSL may be a translucent substrate, an opaque substrate, or a reflective substrate.
  • the pixels PXL may be provided in the display area DA on the base layer BSL. Each of the pixels PXL may be provided in a plurality as a minimum unit for displaying an image.
  • Each of the pixels PXL may include a light emitting device LD driven by a scan signal and a data signal.
  • the light emitting device LD has a size as small as a micro size or a nano size, and may be connected to the light emitting devices LD disposed adjacent to each other in parallel.
  • the light emitting element LD may constitute a light source of each pixel PXL.
  • each of the pixels PXL may include a plurality of sub-pixels SP1, SP2, and SP3.
  • each pixel PXL may include a first sub-pixel SP1, a second sub-pixel SP2, and a third sub-pixel SP3 that emit light of different colors.
  • the first sub-pixel SP1 may be a red sub-pixel that emits red light
  • the second sub-pixel SP2 may be a green sub-pixel that emits green light
  • the third sub-pixel (SP3) may be a blue sub-pixel that emits blue light.
  • the color, type, and/or number of sub-pixels constituting each pixel PXL are not limited thereto.
  • FIG. 2 illustrates that pixels PXL in the display area DA are arranged in a matrix form along the first direction DR1 and the second direction DR2 different from the first direction DR1.
  • PXL may be arranged in various ways without being limited thereto.
  • the arrangement of the plurality of sub-pixels of each pixel PXL can also be variously changed.
  • the driving unit may control driving of each pixel PXL by providing a driving signal to each pixel PXL through the wiring unit.
  • the wiring unit is omitted for convenience of description.
  • the driver includes a scan driver providing scan signals to pixels PXL through a scan line, a light emitting driver providing emission control signals to pixels PXL through a light emission control line, and pixels PXL via a data line. It may include a data driver for providing a data signal and a timing controller. The timing control unit may control the scan driver, the light emitting driver, and the data driver.
  • 3A to 3D are circuit diagrams illustrating a unit emission area of the display device of FIG. 2 according to various embodiments.
  • each of the first to third sub-pixels may be configured as an active pixel.
  • the type, structure, and/or driving method of each of the first to third sub-pixels is not particularly limited.
  • each of the first to third sub-pixels may be composed of pixels of a passive or active display device having various structures currently known.
  • the first to third sub-pixels may have substantially the same or similar structure.
  • the first sub-pixel among the first to third sub-pixels will be described.
  • the first sub-pixel SP1 includes a light emitting area EMA generating luminance light corresponding to a data signal and a periphery located around the light emitting area EMA. It may include a region. At this time, a pixel driving circuit 144 for driving the light emitting area EMA may be disposed in the peripheral area. Meanwhile, in the drawing, although the pixel driving circuit 114 and the light emitting area EMA are completely separated, a part of the pixel driving circuit 114 may be disposed in the light emitting area EMA.
  • the light emitting area EMA may include a plurality of light emitting elements LD connected in parallel between the first driving power VDD and the second driving power VSS.
  • the first driving power supply VDD and the second driving power supply VSS may have different potentials.
  • the first driving power supply VDD may be set as a high potential power supply
  • the second driving power supply VSS may be set as a low potential power supply.
  • the potential difference between the first and second driving power sources VDD and VSS may be set to be equal to or higher than the threshold voltages of the light emitting elements LD during the light emission period of the first sub-pixel SP1.
  • the first electrode (eg, anode electrode) of each of the light emitting elements LD is connected to the first driving power source VDD via the pixel driving circuit 144, and the second electrode of each of the light emitting elements LD is connected.
  • the electrode eg, cathode electrode
  • each of the light emitting elements LD may emit light at a luminance corresponding to the driving current controlled by the pixel driving circuit 144.
  • FIGS. 3A to 3D illustrate that the light emitting elements LD are connected in parallel to each other in the same direction (eg, forward direction) between the first and second driving power sources VDD and VSS, but are not limited thereto.
  • some of the light emitting elements LD may be connected in the forward direction between the first and second driving power sources VDD and VSS, and the other portions may be connected in the reverse direction.
  • one of the first and second driving power sources VDD and VSS may be supplied in the form of an AC voltage.
  • the light emitting elements LD may emit light alternately in groups having the same connection direction.
  • the first sub-pixel SP1 may include only a single light emitting element LD.
  • the pixel driving circuit 144 may include first and second transistors T1 and T2 and a storage capacitor Cst.
  • the structure of the pixel driving circuit 144 is not limited to the embodiment illustrated in FIG. 3A.
  • the first electrode of the first transistor T1 (switching transistor) is connected to the data line Dj, and the second electrode is connected to the first node N1.
  • the first electrode and the second electrode of the first transistor T1 are different electrodes, and if the first electrode is a source electrode, the second electrode may be a drain electrode. Then, the gate electrode of the first transistor T1 is connected to the scan line Si.
  • the first transistor T1 as described above is turned on when a scan signal of a voltage (eg, low voltage) at which the first transistor T1 can be turned on is supplied from the scan line Si, thereby turning on the data.
  • the line Dj is electrically connected to the first node N1.
  • the data signal of the corresponding frame is supplied to the data line Dj, and accordingly, the data signal is transmitted to the first node N1.
  • the data signal transferred to the first node N1 is charged in the storage capacitor Cst.
  • the first electrode of the second transistor T2 (the driving transistor) is connected to the first driving power source VDD, and the second electrode of the second transistor T2 (the driving transistor) is the first electrode of each of the light emitting elements LD. Is electrically connected to.
  • the gate electrode of the second transistor T2 is connected to the first node N1.
  • the second transistor T2 controls the amount of driving current supplied to the light emitting elements LD in response to the voltage of the first node N1.
  • One electrode of the storage capacitor Cst is connected to the first driving power source VDD, and the other electrode is connected to the first node N1.
  • the storage capacitor Cst charges the voltage corresponding to the data signal supplied to the first node N1 and maintains the charged voltage until the data signal of the next frame is supplied.
  • a pixel driving circuit 144 having a relatively simple structure including a second transistor T2 for supplying light emitting elements LD is illustrated.
  • the present invention is not limited to this, and the structure of the pixel driving circuit 144 may be variously changed.
  • the pixel driving circuit 144 may include a transistor element for compensating the threshold voltage of the second transistor T2, a transistor element for initializing the first node N1, and/or light emission times of the light emitting elements LD.
  • At least one transistor element, such as a transistor element for controlling C, or other circuit elements such as a boosting capacitor for boosting the voltage of the first node N1 may be further included.
  • transistors included in the pixel driving circuit 144 for example, first and second transistors T1 and T2 are all illustrated as P-type transistors, but the types of the transistors are not limited thereto. .
  • at least one of the first and second transistors T1 and T2 included in the pixel driving circuit 144 may be an N-type transistor.
  • the pixel driving circuit 144 may further include a third transistor T3 in addition to the first and second transistors T1 and T2.
  • the third transistor T3 may be connected between the j-th data line Dj and the anode electrode of each of the light emitting elements LD.
  • the gate electrode of the third transistor T3 is connected to the control line CLi, so that it is turned on when a control signal is supplied to the control line CLi, and may be turned off in other cases.
  • all of the first to third transistors T1 to T3 are illustrated as P-type transistors, but the present invention is not limited thereto.
  • at least one of the first to third transistors T1 to T3 included in the pixel driving circuit 144 is changed to an N-type transistor, or all of the first to third transistors T1 to T3 are It may be an N-type transistor.
  • the first and second transistors T1 and T2 may be N-type transistors.
  • the pixel driving circuit 144 illustrated in FIG. 3C is similar in structure to or operation of the pixel driving circuit 144 of FIG. 3A except for changing the connection position of some components due to the change in transistor type. Therefore, detailed description thereof will be omitted.
  • the pixel driving circuit 144 may be connected to the scan line Si and the data line Dj of the first sub-pixel SP1.
  • the pixel driving circuit 144 of the first sub-pixel SP1 is disposed in the display area DA. It may be connected to the i-th scan line Si and the j-th data line Dj.
  • the pixel driving circuit 144 may be further connected to at least one other scan line.
  • the first sub-pixel SP1 disposed in the i-th row of the display area DA is in the i-1th scan line Si-1 and/or the i+1th scan line Si+1. It can be further connected.
  • the pixel driving circuit 144 may be further connected to third power in addition to the first and second driving power sources VDD and VSS.
  • the pixel driving circuit 144 may also be connected to the initialization power source Vint.
  • the pixel driving circuit 144 may include first to seventh transistors T1 to T7 and a storage capacitor Cst.
  • One electrode of the first transistor T1 (the driving transistor), for example, the source electrode is connected to the first driving power source VDD via the fifth transistor T5, and the other electrode, for example, the drain electrode. May be connected to one end of the light emitting elements LD via the sixth transistor T6.
  • the gate electrode of the first transistor T1 may be connected to the first node N1.
  • the first transistor T1 corresponds to the voltage of the first node N1, and generates a driving current flowing between the first driving power VDD and the second driving power VSS via the light emitting elements LD. Control.
  • the second transistor T2 (switching transistor) is connected between the j-th data line Dj connected to the first sub-pixel SP1 and the source electrode of the first transistor T1.
  • the gate electrode of the second transistor T2 is connected to the i-th scan line Si connected to the first sub-pixel SP1.
  • the second transistor T2 is turned on when the scan signal of the gate-on voltage (eg, low voltage) is supplied from the i-th scan line Si to turn the j-th data line Dj first. It is electrically connected to the source electrode of the transistor T1. Therefore, when the second transistor T2 is turned on, the data signal supplied from the j-th data line Dj is transferred to the first transistor T1.
  • the scan signal of the gate-on voltage eg, low voltage
  • the third transistor T3 is connected between the drain electrode of the first transistor T1 and the first node N1.
  • the gate electrode of the third transistor T3 is connected to the i-th scan line Si.
  • the third transistor T3 is turned on when the scan signal of the gate-on voltage is supplied from the i-th scan line Si to electrically discharge the drain electrode and the first node N1 of the first transistor T1. Connect with. Therefore, when the third transistor T3 is turned on, the first transistor T1 is connected in the form of a diode.
  • the fourth transistor T4 is connected between the first node N1 and the initialization power source Vint. Further, the gate electrode of the fourth transistor T4 is connected to the previous scan line, for example, the i-1th scan line Si-1. The fourth transistor T4 is turned on when the scan signal of the gate-on voltage is supplied to the i-1th scan line Si-1, so that the voltage of the initialization power supply Vint is the first node N1. To pass.
  • the initialization power supply Vint may have a voltage equal to or less than the minimum voltage of the data signal.
  • the fifth transistor T5 is connected between the first driving power source VDD and the first transistor T1.
  • the gate electrode of the fifth transistor T5 is connected to a corresponding emission control line, for example, the i-th emission control line Ei.
  • the fifth transistor T5 is turned off when the emission control signal of the gate-off voltage is supplied to the i-th emission control line Ei, and is turned on in other cases.
  • the sixth transistor T6 is connected between the first transistor T1 and one end of the light emitting elements LD.
  • the gate electrode of the sixth transistor T6 is connected to the i-th emission control line Ei.
  • the sixth transistor T6 is turned off when a light emission control signal having a gate-off voltage is supplied to the i-th light emission control line Ei, and is turned on in other cases.
  • the seventh transistor T7 is connected between one end of the light emitting elements LD and the initialization power source Vint. Further, the gate electrode of the seventh transistor T7 is connected to any one of the scan lines of the next stage, for example, the i+1th scan line (Si+1). The seventh transistor T7 is turned on when the scan signal of the gate-on voltage is supplied to the i+1th scan line Si+1 to turn on the voltage of the initialization power source Vint of the light emitting elements LD. Feed to one end.
  • the storage capacitor Cst is connected between the first driving power source VDD and the first node N1.
  • the storage capacitor Cst stores a data signal supplied to the first node N1 in each frame period and a voltage corresponding to the threshold voltage of the first transistor T1.
  • the first to seventh transistors T1 to T7 are all illustrated as P-type transistors in FIG. 3D, but the present invention is not limited thereto.
  • at least one of the first to seventh transistors T1 to T7 included in the pixel driving circuit 144 may be an N-type transistor, and all of the first to seventh transistors T1 to T7 It may be an N-type transistor.
  • FIG. 4 is a plan view of an embodiment of the present invention schematically showing first to third sub-pixels included in one of the pixels illustrated in FIG. 2.
  • 5 is a cross-sectional view taken along line I-I' of FIG. 4.
  • FIG. 4 illustrates that for convenience, the plurality of light emitting elements LD provided in each sub-pixel are aligned in a horizontal direction, but the arrangement of the light emitting elements LD is not limited thereto. For example, at least some of the light emitting elements LD may be aligned in a direction crossing the horizontal direction.
  • FIGS. 4 and 5 for convenience, illustration of a transistor connected to the light emitting elements LD and signal wires connected to the transistor is omitted.
  • FIG. 4 and FIG. 5 although the structure of one pixel PXL is simplified by showing each electrode as a single electrode layer, the present invention is not limited thereto.
  • the display device may include a base layer BSL provided with a plurality of pixels PXL.
  • Each of the pixels PXL may include a first sub-pixel SP1, a second sub-pixel SP2, and a third sub-pixel SP3 provided on the base layer BSL.
  • the first sub-pixel SP1 is a red sub-pixel that emits red light
  • the second sub-pixel SP2 is a green sub-pixel that emits green light
  • the third sub-pixel SP3 is May be a blue sub-pixel that emits blue light.
  • the color, type, and/or number of sub-pixels constituting each pixel PXL are not limited thereto.
  • Each of the first to third sub-pixels SP1 to SP3 may include a light emitting area EMA emitting light and a peripheral area PPA positioned around the light emitting area EMA.
  • the first to third sub-pixels SP1 to SP3 may include a base layer BSL, a pixel circuit layer PCL, and a display element layer DPL, respectively.
  • the pixel circuit layer PCL includes a buffer layer BFL disposed on the base layer BSL, first and second transistors T1 and T2 disposed on the buffer layer BFL, driving voltage wiring DVL, and the like. can do.
  • the pixel circuit layer PCL of each of the first to third sub-pixels SP1 to SP3 includes a protective layer PSV disposed on the first and second transistors T1 and T2 and the driving voltage line DVL. It may further include.
  • the base layer (BSL) may be a rigid substrate or a flexible substrate, and the material or physical properties are not particularly limited.
  • the base layer (BSL) may be a rigid substrate made of glass or tempered glass, or a flexible substrate made of a thin film made of plastic or metal.
  • the base layer BSL may be a transparent substrate, but is not limited thereto, and may be a translucent substrate, an opaque substrate, or a reflective substrate.
  • the base layer BSL may have a multi-layer structure.
  • the buffer layer BFL may prevent diffusion of impurities into the first and second transistors T1 and T2.
  • the buffer layer BFL may be omitted depending on the material and process conditions of the substrate SUB.
  • the first transistor T1 may be electrically connected to some of the light emitting elements LD provided in the display element layer DPL of the corresponding sub-pixel.
  • the first transistor T1 may be a driving transistor driving the light emitting elements LD.
  • the second transistor T2 may be a switching transistor that switches the first transistor T1.
  • Each of the first and second transistors T1 and T2 may include a semiconductor layer SCL, a gate electrode GE, a source electrode SE, and a drain electrode DE.
  • the semiconductor layer SCL may be disposed on the buffer layer BFL.
  • the semiconductor layer SCL may include a source region contacting the source electrode SE and a drain region contacting the drain electrode DE.
  • the region between the source region and the drain region may be a channel region.
  • the semiconductor layer SCL may be a semiconductor pattern made of polysilicon, amorphous silicon, oxide semiconductor, or the like.
  • the channel region is a semiconductor pattern that is not doped with impurities, and may be an intrinsic semiconductor.
  • the source region and the drain region may be semiconductor patterns doped with impurities.
  • the gate electrode GE may be provided on the semiconductor layer SCL with the gate insulating layer GI interposed therebetween.
  • each of the source electrode SE and the drain electrode DE may contact the source region and the drain region of the semiconductor layer SCL through a contact hole passing through the interlayer insulating layer ILD and the gate insulating layer GI. have.
  • first and second transistors T1 and T2 are LTPS thin film transistors
  • the first and second transistors T1 and T2 are not limited thereto.
  • the driving voltage wiring DVL is disposed on the interlayer insulating layer ILD
  • the position of the driving voltage wiring DVL is not limited thereto.
  • the driving voltage wiring DVL may be disposed on any one of the insulating layers included in the pixel circuit layer PCL.
  • a second driving power source (see VSS in FIG. 3A) may be applied to the driving voltage wiring DVL.
  • the protective layer PSV includes a first contact hole CH1 exposing a portion of the drain electrode DE of the first transistor T1 and a second contact hole CH2 exposing a portion of the driving voltage line DVL. It can contain.
  • the display element layer DPL may be disposed on the pixel circuit layer PCL.
  • the display element layer DPL includes a partition wall PW, a bank BNK, first and second electrodes REL1 and REL2, first and second connection wires CNL1 and CNL2, and a plurality of light emitting elements LD. , First and second contact electrodes CNE1 and CNE2.
  • the partition wall PW may be provided on the protective layer PSV in the emission area EMA of each of the first to third sub-pixels SP1 to SP3.
  • the bank BNK formed of the same material as the partition wall PW may be formed and/or provided between adjacent sub-pixels to define the emission area EMA of each sub-pixel.
  • the partition walls PW adjacent to each other may be spaced apart on the protective layer PSV over the length L of one light emitting element LD.
  • the light emitting devices LD may be disposed between the partition walls PW adjacent to each other in the light emitting area EMA.
  • the partition wall PW may include a curved surface having a cross section such as a semi-circle or a semi-ellipse that narrows as it goes from the one side of the protective layer PSV to the upper side.
  • the partition wall PW has a trapezoidal cross section. Shown.
  • the shape of the partition wall PW is not limited to the above-described embodiments, and may be variously changed within a range capable of improving the efficiency of light emitted from each of the light emitting elements LD.
  • the bank BNK may be further disposed on the protective layer PSV.
  • the bank BNK is disposed in the peripheral area PPA between adjacent sub-pixels SP1 to SP3 to define the emission area EMA of each sub-pixel SP1 to SP3. Also, the bank BNK may prevent light emitted from the sub-pixels SP1 to SP3 from advancing to the adjacent sub-pixels SP1 to SP3.
  • the partition wall PW and the bank BNK may be formed of the same material on the same layer.
  • the partition wall (PW) and the bank (BNK) may be made of an organic insulating material including an organic material, but is not limited thereto.
  • the first connection wiring CNL1 may be electrically connected to the pixel circuit layer PCL through the first contact hole CH1 formed in the protection layer PSV. Specifically, the first connection wiring CNL1 may be connected to a portion of the drain electrode DE of the first transistor T1 of the pixel circuit layer PCL. Although the first contact hole CH1 is formed in the peripheral area PPA in the drawing, the first contact hole CH1 may be formed in the emission area EMA.
  • the first connection wiring CNL1 may extend in each of the first to third sub-pixels SP1 to SP3 in the first direction DR1. In order to independently drive each of the first to third sub-pixels SP1 to SP3, one first connection wiring CNL1 may be provided in one sub-pixel.
  • the second connection wiring CNL2 may also be electrically connected to the pixel circuit layer PCL through the second contact hole CH2 formed in the protective layer PSV. Specifically, the second connection wiring CNL2 may be connected to a part of the driving voltage wiring DVL of the pixel circuit layer PCL.
  • the second connection wiring CNL2 may extend parallel to the extending direction of the first connection wiring CNL1.
  • the second connection wiring CNL2 may be commonly provided to the first to third sub-pixels SP to SP3. Accordingly, the first to third sub pixels SP1 to SP3 may be commonly connected to the second connection wiring CNL2.
  • Each of the first and second electrodes REL1 and REL2 is provided in each of the first to third sub-pixels SP1 to SP3 and the second direction DR2 intersecting the first direction DR1. It can be extended along.
  • the first and second electrodes REL1 and REL2 are provided on the same plane and may be spaced apart at regular intervals.
  • first and second electrodes REL1 and REL2 are disposed in each of the sub-pixels SP1 to SP3, but the first and second electrodes REL1 and REL2 have each sub-pixel ( One or more may be disposed in SP1 to SP3), and when a plurality of are disposed, the first and second electrodes REL1 and REL2 may be alternately disposed.
  • the first electrode REL1 may be connected to the first connection wire CNL1, for example, the first electrode REL1 may be integrally connected to the first connection wire CNL1.
  • the first electrode REL1 is branched along the second direction DR2 from the first connection wiring CNL1.
  • the first electrode REL1 has two first electrode patterns, the number of first electrodes REL1 or the number of first electrode patterns is not limited thereto.
  • the first connection wire CNL1 may be regarded as a region of the first electrode REL1.
  • the present invention is not limited to this.
  • the first electrode REL1 and the first connection wire CNL1 may be formed separately from each other, and may be electrically connected to each other through a contact hole or via hole, not shown.
  • the first electrode REL1 is disposed adjacent to one of both ends EP1 and EP2 of each of the light emitting elements LD, and in the drawing, the first electrode REL1 is the first end of the light emitting elements LD. Arranged adjacent to (EP1), the first electrode REL1 is shown to be electrically connected to the first end EP1 of the light emitting elements LD through the first contact electrode CNE1. Accordingly, the signal of the first transistor T1 applied to the first electrode REL1 may be transmitted to each of the light emitting elements LD through the first contact electrode CNE1.
  • the second electrode REL2 may be connected to the second connection wire CNL2, for example, the second electrode REL2 may be integrally connected to the second connection wire CNL2.
  • the second connection wiring CNL2 is extended in the first direction DR1 and the second electrode REL2 has two first electrode patterns, the number or the number of the second electrodes REL2 is shown. The number of 1 electrode patterns is not limited to this.
  • the second connection wire CNL2 may be regarded as a region of the second electrode REL2.
  • the present invention is not limited to this.
  • the second electrode REL2 and the second connection wire CNL2 may be formed separately from each other, and may be electrically connected to each other through a contact hole or via hole, not shown.
  • the second electrode REL2 is disposed adjacent to the other end of each of the ends EP1 and EP2 of each of the light emitting elements LD, and in the drawing, the second electrode REL2 emits light through the second contact electrode CNE2. It is shown that it is electrically connected to the second end EP2 of the elements LD. Accordingly, the second driving power source VSS applied to the second electrode REL2 may be transmitted to each of the light emitting elements LD.
  • each of the first and second electrodes REL1 and REL2 may function as an alignment electrode for aligning the light emitting elements LD in each of the light emitting areas EMA of the first to third sub pixels SP1 to SP3. have.
  • the first electrode REL is firstly provided through the first connection wiring CNL1.
  • One alignment voltage may be applied, and the second alignment voltage may be applied to the second electrode REL2 through the second connection line CNL2.
  • the first alignment voltage and the second alignment voltage may have different voltage levels.
  • a predetermined alignment voltage having a different voltage level is applied to each of the first electrode REL1 and the second electrode REL2, an electric field may be formed between the first electrode REL1 and the second electrode REL2.
  • Light emitting elements LD may be arranged between the first electrode REL1 and the second electrode REL2 by an electric field.
  • the second electrode REL2 and the first electrode REL1 may be alternately disposed, and in the drawing, the second electrode REL2 is disposed between the first electrode REL1. It was shown.
  • each of the first and second electrodes REL1 and REL2 is a light emitting element ( LD) can serve as a driving electrode for driving.
  • the first and second electrodes REL1 and REL2 provided on the partition wall PW display the light emitted from both ends EP1 and EP2 of each of the light emitting elements LD in a direction in which an image of the display device is displayed (eg For example, it may be made of a material having a constant reflectance so as to proceed in the front direction.
  • the first and second electrodes REL1 and REL2 may function as a reflective member for improving the efficiency of light emitted from the light emitting elements LD.
  • the first and second electrodes REL1 and REL2 and the first and second connection wires CNL1 and CNL2 may be made of a conductive material having a constant reflectance.
  • a conductive material metals such as Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, and alloys thereof can be used.
  • the materials of the first and second electrodes REL1 and REL2 and the first and second connection wirings CNL1 and CNL2 are not limited to the above-described materials.
  • first and second electrodes REL1 and REL2 and the first and second connecting wires CNL1 and CNL2 are single films, among metals, alloys, conductive oxides, and conductive polymers It may be formed of a multi-layer of two or more materials stacked.
  • first and second electrodes REL1 and REL2 may be an anode electrode, and the other electrode may be a cathode electrode.
  • first electrode REL1 may be an anode electrode
  • second electrode REL2 may be a cathode electrode.
  • At least one first connection pattern CNP1 is disposed in the emission area EMA, and at least one first connection pattern CNP1 is spaced apart from each other. You can connect to each other.
  • the at least one first connection pattern CNP1 may connect the first electrode patterns of the first electrode REL1, or connect the first electrode patterns of the second electrode REL2, and at least one in the drawing It is illustrated that the first connection pattern CNP1 of connects the first electrode patterns of the second electrode REL2.
  • the first connection pattern CNP1 is spaced apart from the second connection line CNL2 and may be disposed in the emission area EMA of the sub-pixels SP1 to SP3. In this case, the first connection pattern CNP1 may be integrally formed with the second electrode REL2.
  • the first connection pattern CNP1 is used to minimize a non-emission area of a sub-pixel when a sub-pixel is repaired due to a defect caused by some of the light-emitting elements LD disposed in each sub-pixel. will be.
  • a portion of the second electrode REL2 connected to the defective light emitting device may be disconnected (OPEN).
  • OPEN the remaining light emitting elements LD are connected to the second electrode REL2 by the first connection pattern CNP1, and thus can be driven normally.
  • Each of the light emitting devices LD may be a light-emitting diode of a very small size, such as nano or micro-scale, using an inorganic crystal structure material.
  • At least two to tens of light emitting elements LD may be provided in each of the first to third sub pixels SP1 to SP3 in the light emitting area EMA, but the present invention is not limited thereto. According to an embodiment, the number of light emitting elements LD provided to each sub-pixel may be variously changed.
  • Each of the light emitting elements LD is a light emitting stack in which the first conductive semiconductor layer 11, the active layer 12, and the second conductive semiconductor layer 13 are sequentially stacked along the length L direction of each light emitting element LD. It may include a pattern. In addition, each of the light emitting elements LD may further include an insulating film 14 surrounding the outer peripheral surface of the light emitting laminate pattern. In one embodiment of the present invention, each of the light emitting elements LD may have a circular pillar shape.
  • each light emitting element LD has a first end EP1 corresponding to any one of a lower portion of the original column and an upper portion of the original column, and a second corresponding to the rest of the lower portion of the original column and the upper portion of the original column It may include an end (EP2).
  • One of the first conductive semiconductor layer 11 and the second conductive semiconductor layer 13 may be disposed at the first end EP1 of each light emitting element LD, and the first end EP1 may have a first end.
  • the other of the conductive semiconductor layer 11 and the second conductive semiconductor layer 13 may be disposed.
  • the light emitting element LD is arranged between the first electrode REL1 and the second electrode REL2, and a part of the upper surface of each light emitting element LD is formed on the light emitting element LD.
  • a second insulating layer INS2 may be provided.
  • a first insulating layer INS1 may be provided between each of the light emitting devices LD and the protective layer PSV.
  • the first insulating layer INS1 fills the space between each of the light emitting elements LD and the protective layer PSV to stably support the light emitting elements LD, and leaves the light emitting elements LD from the protective layer PSV. Can be prevented.
  • the first insulating layer INS1 may include an inorganic insulating film made of an inorganic material or an organic insulating film made of an organic material.
  • the first insulating layer INS1 may be formed of an inorganic insulating film advantageous for protecting the light emitting elements LD from the pixel circuit layer PCL, but the present invention is not limited thereto. .
  • the first insulating layer INS1 may be formed of an organic insulating film that is advantageous for flattening the support surfaces of the light emitting elements LD.
  • the second insulating layer INS2 may be disposed on the light emitting devices LD as described above.
  • the second insulating layer INS2 may be formed of an organic insulating layer including an organic material.
  • the second insulating layer INS2 is provided on a portion of each upper surface of the light emitting element LD to expose both ends EP1 and EP2 of each light emitting element LD to the outside. have.
  • the first and second contact electrodes CNE1 and CNE2 described above may be connected to both ends EP1 and EP2 of the exposed light emitting element LD.
  • the first and second contact electrodes CNE1 and CNE2 may be provided on the same plane, and may be electrically and/or physically separated by a predetermined distance on the second insulating layer INS2. That is, the first contact electrode CNE1 and the second contact electrode CNE2 are provided on the same layer and may be formed through the same manufacturing process. According to an embodiment, the first and second contact electrodes CNE1 and CNE2 May be provided in different layers.
  • the first and second contact electrodes CNE1 and CNE2 may be connected to the first and second electrodes REL1 and REL2 exposed by the first insulating layer INS1, and the first and second contact electrodes CNE1 , CNE2) may be disposed on the partition wall PW like the first and second electrodes REL1 and REL2. That is, the first and second contact electrodes CNE1 and CNE2 as described above are extended along the directions in which the first and second contact electrodes CNE1 and CNE2 extend, and the first and second contact electrodes are respectively formed on the partition wall PW.
  • the contact electrodes CNE1 and CNE2 may overlap.
  • the first contact electrode CNE1 includes second electrode patterns that are respectively connected to the first electrode patterns of the first electrode REL1, and the second contact electrode CNE2 is also the first electrode of the second electrode REL2.
  • the first electrode patterns may include second electrode patterns connected to each other.
  • the first and second contact electrodes CNE1 and CNE2 are made of a transparent conductive material so that light emitted from the light emitting elements LD advances in the front direction of the display device by the first and second electrodes REL1 and REL2. Can be.
  • a third insulating layer INS3 covering the first and second contact electrodes CNE1 and CNE2 may be provided on the first and second contact electrodes CNE1 and CNE2.
  • the third insulating layer INS3 may prevent corrosion of the first and second contact electrodes CNE1 and CNE2 by preventing the first and second contact electrodes CNE1 and CNE2 from being exposed to the outside.
  • the third insulating layer INS3 may include an inorganic insulating film made of an inorganic material or an organic insulating film made of an organic material.
  • the third insulating layer INS3 may be formed of a single layer as illustrated in the drawings, but the present invention is not limited thereto.
  • the third insulating layer INS3 may be made of multiple layers.
  • the third insulating layer INS3 may have a structure in which a plurality of inorganic insulating layers or a plurality of organic insulating layers are alternately stacked.
  • the third insulating layer INS3 may have a structure in which a first inorganic insulating film, an organic insulating film, and a second inorganic insulating film are sequentially stacked.
  • both ends EP1 and EP2 of the light emitting elements LD are connected to the first electrode REL1 and the second electrode REL2 through the first and second contact electrodes CNE1 and CNE2, respectively.
  • a voltage may be applied and each of the light emitting elements LD may emit light while an electron-hole pair is combined in each active layer 12 of the light emitting element LD.
  • the active layer 12 may emit light in a wavelength range of 400 nm to 900 nm.
  • the wavelength band of the light emitted from the active layer 12 is not limited to this, and can be variously changed.
  • the first electrode patterns of the second electrode REL2 are connected to each other through at least one first connection pattern CNP1 in the emission area EMA, and thus some light emitting elements LD Even if) is defective, it is possible to minimize non-emission light emitting elements LD.
  • the first connection pattern CNP1 has various shapes, and the first electrode patterns of the second electrode REL2 may be connected to each other.
  • 6A to 6C are plan views of one sub-pixel of FIG. 4 showing various shapes of the first connection pattern.
  • first electrode patterns of the second electrode REL2 may be connected to each other through a plurality of first connection patterns CNP1.
  • the plurality of first connection patterns CNP1 may be arranged along a direction perpendicular to the direction in which the second electrodes REL2 are extended as shown in FIGS. 6A and 6B, or may be arranged in a diagonal direction, as shown in FIG. 6C.
  • one second electrode pattern of the first contact electrode CNE1 and the second contact electrode CNE2 may be connected through at least one second connection pattern CNP2.
  • FIG. 7 is a plan view of another embodiment of the present invention schematically showing first to third sub-pixels included in one of the pixels illustrated in FIG. 2.
  • 8 is a cross-sectional view taken along line II-II' of FIG. 7.
  • 9A to 9D are plan views of one sub-pixel of FIG. 7 showing various shapes of the second connection pattern.
  • the second electrode patterns of the second contact electrode CNE2 may be connected through the second connection pattern CNP2, and the second electrode patterns and the second electrode patterns of the second contact electrode CNE2 may be connected.
  • the connection pattern CNP2 may be formed integrally.
  • a plurality of second connection patterns CNP2 may be as illustrated in FIGS. 9A to 9D.
  • one of the first electrode patterns of the first electrode REL1 and the second electrode REL2 is connected through at least one first connection pattern CNP1, and the first contact electrode CNE1 And second electrode patterns of the second contact electrode CNE2 may be connected through at least one second connection pattern CNP2.
  • 10A is a plan view of another embodiment of the present invention schematically showing first to third sub-pixels included in one of the pixels illustrated in FIG. 2.
  • 10B and 10C are plan views of one sub-pixel of FIG. 10A in which the first and second connection patterns are spaced apart from each other.
  • the first electrode patterns of the second electrode REL2 are connected through the first connection pattern CNP1
  • the second electrode patterns of the second contact electrode CNE2 are connected to the second connection pattern ( CNP2).
  • the first connection pattern CNP1 and the second connection pattern CNP2 may be completely overlapped, or at least a portion may be overlapped.
  • the first connection pattern CNP1 and the second connection pattern CNP2 may be arranged to be spaced apart from each other.
  • the number of the first connection patterns CNP1 and the number of the second connection patterns CNP2 may be different.
  • the at least one first connection pattern CNP1 may connect the first electrode patterns of the first electrode REL1.
  • a part of the first electrode REL1 may be cut to repair the sub-pixel.
  • FIG. 11 is a plan view of a modified embodiment of the present invention schematically showing first to third sub-pixels included in one of the pixels illustrated in FIG. 2.
  • 12A and 12B are plan views of one sub-pixel of FIG. 11 showing various shapes of a connection pattern.
  • the first connection pattern CNP disposed in the emission area EMA may connect the first electrode patterns of the first electrode REL1.
  • the first connection pattern CNP1 may be integrally formed with the first electrode patterns of the first electrode REL1.
  • the first contact electrode CNE1 includes the second electrode patterns, so that the second electrode patterns of the first contact electrode CNE1 are integrally formed with the second connection pattern CNP2, or FIG. 12B As described above, the first electrode patterns of the first electrode REL1 are connected through the first connection pattern CNP1, and the second electrode patterns of the first contact electrode CNE1 are connected through the second connection pattern CNP2. Can.
  • the first connection pattern (CNP1) and the second connection pattern (CNP2) may be arranged to be spaced apart from each other, the number of the first connection pattern (CNP1) and the number of the second connection pattern (CNP2) Can be different.
  • the display device of the present invention As described above repairs the sub-pixels SP1 to SP3 on which the defective light emitting device DLD is disposed, the first connected through at least one of the first and second connection patterns CNP1 and CNP2. A portion of the electrode REL1 and the first contact electrode CNE1 or the second electrode REL2 and the second contact electrode CNE2 is disconnected (OPEN), thereby minimizing the non-emission light emitting device LD.
  • the first connection pattern CNP1 directly connects the first electrode patterns of the first electrode REL1, or the second connection pattern CNP2 and the second electrode patterns of the first contact electrode CNE1.
  • the first electrode patterns of the first electrode REL1 are indirectly connected by the second connection pattern CNP2 by being integrally formed, the periphery of the first electrode REL1 connected to the poor light emitting element is opened.
  • the first connection pattern CNP1 directly connects the first electrode patterns of the second electrode REL2 or the second connection pattern CNP2 is integrally formed with the second electrode patterns of the second contact electrode CNE2. When it is formed and indirectly connects the first electrode patterns of the second electrode REL2, the periphery of the second electrode REL2 connected to the poor light emitting element is opened.
  • FIG. 13A is a diagram in which defects are caused by a poor light emitting device according to an exemplary embodiment of the present invention, and only one sub-pixel of the pixel illustrated in FIG. 2 is illustrated.
  • 13B is a diagram illustrating the repair method of FIG. 13A.
  • Figure 13c is a view of Figure 13b showing the light-emitting area after the repair.
  • the first electrode REL1 and the first electrode REL1 are formed by the bad light emitting elements DLD.
  • the two electrodes REL2 may be shorted. In this case, a signal through the first contact hole (CH1 in FIG. 4) is not transmitted to some of the light emitting devices LD arranged in parallel with the defective light emitting device DLD.
  • the light emitting elements LD disposed at the ends of the first electrode REL1 relatively to the defective light emitting elements DLD are not transmitted through the first contact hole (CH1 in FIG. 4 ). Does not. Therefore, a region in which the light emitting elements LD to which a signal through the first contact hole (CH1 in FIG. 4) is not transmitted is disposed is a non-emission region NEMA.
  • a part of the first electrode pattern connected to the first connection pattern CNP is disconnected (OPEN) from one end of the defective light emitting device DLD, thereby causing the defective light emitting device DLD.
  • the defect of the sub-pixel can be repaired.
  • the process is performed by laser cutting or the like. 2 Cut a part of the electrode REL2.
  • the first cutting line CL1 is formed on the second contact electrode CNE2 connecting the second electrode REL2 and one of both ends of the poor light emitting device DLD, and the second contact electrode ( The second cutting line CL2 is formed on the CNE2 to be spaced apart from the first cutting line CL1. At this time, the portion where the poor light emitting device DLD and the second contact electrode CNE2 are connected is disposed between the first cutting line CL1 and the second cutting line CL2.
  • the second electrode REL2 under the second contact electrode CNE2 is also cut. Can be.
  • the first electrode REL1 is the first electrode patterns connected through the first connection pattern CNP1
  • the first electrode is processed through a process such as laser cutting. A part of the electrode REL1 can be cut.
  • the first cutting line CL1 is formed on the first contact electrode CNE1 connecting the first electrode REL1 and one of both ends of the poor light emitting device DLD, and the first contact electrode ( The second cutting line CL2 is formed on the CNE1 so as to be spaced apart from the first cutting line CL1. At this time, the portion where the poor light emitting device DLD is connected to the first contact electrode CNE1 is disposed between the first cutting line CL1 and the second cutting line CL2.
  • the first electrode REL1 under the first contact electrode CNE1 may also be cut. have.
  • the repair method of the display device includes the first electrode REL1 and the first contact electrode CNE1 or the second electrode REL2 and the second contact electrode CNE2 in a portion connected to the defective light emitting device DLD. ) Is floating. Therefore, since the signal of the pixel circuit unit is not transmitted only to the defective light emitting elements DLD, only the region in which the defective light emitting elements DLD are disposed is the non-emission region NEMA, and the remaining light emitting elements LD are connected to the connection pattern CNP. By receiving the signal of the pixel circuit unit through and emit light normally, the non-emission area due to the repair can be minimized.

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Abstract

본 발명 실시 예의 표시 장치는 표시 영역 및 비 표시 영역을 포함한 베이스층; 및 상기 표시 영역에 제공되며 광을 방출하는 발광 영역 및 상기 발광 영역의 주변에 제공되는 주변 영역을 포함하는 복수의 서브 화소들을 각각 구비한 복수의 화소들을 포함하고, 상기 서브 화소들은, 일 방향으로 연장되며 서로 이격된 적어도 하나의 제 1 전극과 적어도 하나의 제 2 전극; 및 상기 제 1 전극과 상기 제 2 전극 사이에 배치되어 광을 방출하는 복수의 발광 소자들을 포함하며, 상기 제 1 전극과 상기 제 2 전극 중 적어도 하나는 서로 이격된 적어도 두 개의 제 1 전극 패턴들을 포함하며, 상기 제 1 전극 패턴들은 상기 발광 영역에 배치된 적어도 하나의 제 1 연결 패턴으로 연결된다.

Description

표시 장치 및 그의 리페어 방법
본 발명은 표시 장치에 관한 것으로, 더욱 상세하게는 초소형의 발광 소자를 포함하는 표시 장치 및 그의 리페어 방법에 관한 것이다.
발광 다이오드(Light Emitting Diode)는 열악한 환경 조건에서도 비교적 양호한 내구성을 나타내며, 수명 및 휘도 측면에서도 우수한 성능을 보유한다. 최근, 이러한 발광 다이오드를 다양한 표시 장치에 적용하기 위한 연구가 활발히 진행되고 있다.
이러한 연구의 일환으로서, 무기 결정 구조, 예를 들어 질화물계 반도체를 성장시킨 구조를 이용하여 마이크로 크기나 나노 크기 정도로 작은 초소형의 발광 다이오드를 제작하는 기술이 개발되고 있다.
본 발명은 불량 화소를 정상 화소로 동작시킬 수 있는 표시 장치 및 그의 리페어 방법을 제공하는 데 목적이 있다.
본 발명의 실시 예의 표시 장치는, 표시 영역 및 비 표시 영역을 포함한 베이스층; 및 상기 표시 영역에 제공되며 광을 방출하는 발광 영역 및 상기 발광 영역의 주변에 제공되는 주변 영역을 포함하는 복수의 서브 화소들을 각각 구비한 복수의 화소들을 포함하고, 상기 서브 화소들은, 일 방향으로 연장되며 서로 이격된 적어도 하나의 제 1 전극과 적어도 하나의 제 2 전극; 및 상기 제 1 전극과 상기 제 2 전극 사이에 배치되어 광을 방출하는 복수의 발광 소자들을 포함하며, 상기 제 1 전극과 상기 제 2 전극 중 적어도 하나는 서로 이격된 적어도 두 개의 제 1 전극 패턴들을 포함하며, 상기 제 1 전극 패턴들은 상기 발광 영역에 배치된 적어도 하나의 제 1 연결 패턴으로 연결된다.
실시 예에 따른 표시 장치에 있어서, 상기 제 1 전극은 서로 인접한 두 개의 상기 제 2 전극들 사이에 배치되고, 상기 제 1 전극이 상기 제 1 전극 패턴들을 포함한다.
실시 예에 따른 표시 장치에 있어서, 상기 제 2 전극은 서로 인접한 두 개의 상기 제 1 전극들 사이에 배치되고, 상기 제 2 전극이 상기 제 1 전극 패턴들을 포함한다.
실시 예에 따른 표시 장치에 있어서, 상기 제 1 연결 패턴은 상기 제 1 전극 패턴들과 일체형으로 형성된다.
실시 예에 따른 표시 장치에 있어서, 상기 제 1 전극을 따라 연장되어, 상기 제 1 전극과 상기 발광 소자의 양 단부 중 하나의 단부를 연결하는 제 1 컨택 전극; 및 상기 제 2 전극을 따라 연장되어, 상기 제 2 전극과 상기 발광 소자의 양 단부 중 나머지 단부를 연결하는 제 2 컨택 전극을 포함하며, 상기 제 1 컨택 전극과 상기 제 2 컨택 전극 중 적어도 하나는 서로 이격된 적어도 두 개의 제 2 전극 패턴들을 포함하며, 상기 제 2 전극 패턴들은 적어도 하나의 제 2 연결 패턴으로 연결된다.
실시 예에 따른 표시 장치에 있어서, 상기 제 2 연결 패턴은 상기 제 1 컨택 전극 및 상기 제 2 컨택 전극 중 하나와 일체형으로 형성된다.
실시 예에 따른 표시 장치에 있어서, 상기 제 2 연결 패턴이 상기 제 1 컨택 전극과 일체형으로 형성되고, 상기 제 2 연결 패턴과 상기 발광 소자들 사이에 상기 제 1 전극이 배치된다.
실시 예에 따른 표시 장치에 있어서, 상기 제 2 연결 패턴이 상기 제 2 컨택 전극과 일체형으로 형성되고, 상기 제 2 연결 패턴과 상기 발광 소자들 사이에 상기 제 2 전극이 배치된다.
실시 예에 따른 표시 장치에 있어서, 상기 제 1 연결 패턴과 상기 제 2 연결 패턴의 적어도 일부가 중첩된다.
실시 예에 따른 표시 장치에 있어서, 상기 제 1 연결 패턴과 상기 제 2 연결 패턴은 서로 이격된다.
실시 예에 따른 표시 장치에 있어서, 상기 제 1 연결 패턴의 개수와 상기 제 2 연결 패턴의 개수가 상이하다.
다른 실시 예에 따른 표시 장치에 있어서, 표시 영역 및 비 표시 영역을 포함한 베이스층; 및 상기 표시 영역에 제공되며 광을 방출하는 발광 영역 및 상기 발광 영역의 주변에 제공되는 주변 영역을 포함하는 복수의 서브 화소들을 각각 구비한 복수의 화소들을 포함하고, 상기 서브 화소들은, 일 방향으로 연장되며 서로 이격된 적어도 하나의 제 1 전극과 적어도 하나의 제 2 전극; 상기 제 1 전극과 상기 제 2 전극 사이에 배치되어 광을 방출하는 복수의 발광 소자들; 상기 제 1 전극을 따라 연장되어, 상기 제 1 전극과 상기 발광 소자의 양 단부 중 하나의 단부를 연결하는 제 1 컨택 전극; 및 상기 제 2 전극을 따라 연장되어, 상기 제 2 전극과 상기 발광 소자의 양 단부 중 나머지 단부를 연결하는 제 2 컨택 전극을 포함하며, 상기 제 1 전극과 상기 제 2 전극 중 적어도 하나는 서로 이격된 적어도 두 개의 제 1 전극 패턴들을 포함하며, 상기 제 1 컨택 전극과 상기 제 2 컨택 전극 중 적어도 하나는 서로 이격된 적어도 두 개의 제 2 전극 패턴들을 포함하며, 상기 제 2 전극 패턴들은 상기 발광 영역에 배치된 적어도 하나의 연결 패턴으로 연결된다.
다른 실시 예에 따른 표시 장치에 있어서, 상기 연결 패턴이 상기 제 1 컨택 전극과 일체형으로 형성되고, 상기 연결 패턴과 상기 발광 소자들 사이에 상기 제 1 전극이 배치된다.
다른 실시 예에 따른 표시 장치에 있어서, 상기 연결 패턴이 상기 제 2 컨택 전극과 일체형으로 형성되고, 상기 연결 패턴과 상기 발광 소자들 사이에 상기 제 2 전극이 배치된다.
본 발명의 실시 예의 표시 장치의 리페어 방법은, 표시 장치의 리페어 방법에 있어서, 상기 표시 장치는 표시 영역 및 비 표시 영역을 포함한 베이스층; 및 상기 표시 영역에 제공되며 광을 방출하는 발광 영역 및 상기 발광 영역의 주변에 제공되는 주변 영역을 포함하는 복수의 서브 화소들을 각각 구비한 복수의 화소들을 포함하고, 상기 서브 화소들은, 서로 이격된 제 1 전극과 제 2 전극; 및 상기 제 1 전극과 상기 제 2 전극 사이에 배치되어 광을 방출하는 복수의 발광 소자들을 포함하며, 상기 제 1 전극과 상기 제 2 전극 중 적어도 하나는 서로 이격된 적어도 두 개의 전극 패턴들을 포함하며, 상기 전극 패턴들은 상기 발광 영역에 배치된 적어도 하나의 연결 패턴으로 연결되며, 상기 리페어 방법은, 상기 복수의 발광 소자들 중 정상 발광 소자와 연결된 상기 전극 패턴과 불량한 발광 소자와 연결된 상기 전극 패턴을 분리시키는 단계를 포함한다.
실시 예에 따른 표시 장치의 리페어 방법에 있어서, 상기 전극 패턴을 분리시키는 단계는, 컨택 전극이 상기 전극 패턴과 상기 발광 소자의 양 단부 중 하나의 단부를 연결할 때, 상기 복수의 발광 소자들 중 정상 발광 소자와 연결된 상기 컨택 전극과 불량한 발광 소자와 연결된 상기 컨택 전극 역시 분리시킨다.
실시 예에 따른 표시 장치의 리페어 방법에 있어서, 상기 제 1 전극이 상기 전극 패턴들을 포함하는 경우, 상기 제 1 전극과 상기 발광 소자의 양 단부 중 하나의 단부를 연결하는 제 1 컨택전극에 제 1 커팅 라인을 형성하는 단계; 및 상기 제 1 컨택전극에 제 1 커팅 라인과 이격되도록 제 2 커팅 라인을 형성하는 단계를 포함하며, 상기 불량한 발광 소자와 상기 제 1 컨택전극이 연결된 부분은 상기 제 1 커팅 라인과 상기 제 2 커팅 라인 사이에 배치된다.
실시 예에 따른 표시 장치의 리페어 방법에 있어서, 상기 제 1 전극에도 상기 제 1 커팅 라인과 상기 제 2 커팅 라인을 형성한다.
실시 예에 따른 표시 장치의 리페어 방법에 있어서, 상기 제 2 전극이 상기 전극 패턴들을 포함하는 경우, 상기 제 2 전극과 상기 발광 소자의 양 단부 중 하나의 단부를 연결하는 제 2 컨택 전극에 제 1 커팅 라인을 형성하는 단계; 및 상기 제 2 컨택 전극에 상기 제 1 커팅 라인과 이격되도록 제 2 커팅 라인을 형성하는 단계를 포함하며, 상기 불량한 발광 소자와 상기 제 2 컨택전극이 연결된 부분은 상기 제 1 커팅 라인과 상기 제 2 커팅 라인 사이에 배치된다.
실시 예에 따른 표시 장치의 리페어 방법에 있어서, 상기 제 2 전극에도 상기 제 1 커팅 라인과 상기 제 2 커팅 라인을 형성한다.
본 발명의 표시 장치 및 이의 리페어 방법은 서브 화소에 불량의 발광 소자가 배치되더라도, 이를 용이하게 리페어하고 나머지 발광 소자를 이용하여 서브 화소를 정상적으로 구동시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 발광 다이오드를 나타내는 사시도이다.
도 2는 본 발명의 실시 예에 따른 표시 장치를 도시한 것으로, 도 1에 도시된 발광 소자를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 3a 내지 도 3d는 도 2의 표시 장치의 단위 발광 영역을 다양한 실시 예에 따라 나타낸 회로도들이다.
도 4는 도 2에 도시된 화소들 중 하나의 화소에 포함된 제 1 내지 제 3 서브 화소를 개략적으로 도시한 본 발명의 실시 예의 평면도이다.
도 5는 도 4의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 6a 내지 도 6c는 제 1 연결 패턴의 다양한 형상을 도시한 도 4의 한 서브 화소의 평면도이다.
도 7은 도 2에 도시된 화소들 중 하나의 화소에 포함된 제 1 내지 제 3 서브 화소를 개략적으로 도시한 본 발명의 다른 실시 예의 평면도이다.
도 8은 도 7의 Ⅱ-Ⅱ'에 따른 단면도이다.
도 9a 내지 도 9d는 제 2 연결 패턴의 다양한 형상을 도시한 도 7의 한 서브 화소의 평면도이다.
도 10a는 도 2에 도시된 화소들 중 하나의 화소에 포함된 제 1 내지 제 3 서브 화소를 개략적으로 도시한 본 발명의 또 다른 실시 예의 평면도이다.
도 10b 및 도 10c는 제 1, 제 2 연결 패턴이 서로 이격된 도 10a의 한 서브 화소의 평면도이다.
도 11은 도 2에 도시된 화소들 중 하나의 화소에 포함된 제 1 내지 제 3 서브 화소를 개략적으로 도시한 본 발명의 변형된 실시 예의 평면도이다.
도 12a 및 도 12b는 연결 패턴의 다양한 형상을 도시한 도 11의 한 서브 화소의 평면도이다.
도 13a는 본 발명 실시 예의 불량한 발광 소자에 의해 불량이 발생한 도면으로, 도 2에 도시된 화소의 한 서브 화소만 도시하였다.
도 13b는 도 13a의 리페어 방법을 나타낸 도면이다.
도 13c는 리페어 이후 발광 영역을 나타낸 도 13b의 도면이다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시 예에 따른 발광 다이오드를 나타내는 사시도이다.
도 1과 같이, 본 발명의 일 실시 예에 의한 발광 소자(LD)는 제 1 도전성 반도체층(11), 제 2 도전성 반도체층(13) 및 제 1 도전성 반도체층(11)과 제 2 도전성 반도체층(13) 사이에 배치된 활성층(12)을 포함할 수 있다.
예를 들어, 발광 소자(LD)는 제 1 도전성 반도체층(11), 활성층(12) 및 제 2 도전성 반도체층(13)이 순차적으로 적층된 구조일 수 있다. 상기와 같은 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 막대 형상이라 함은 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄한다.
발광 소자(LD)는 발광 소자(LD)의 길이(L) 방향을 따라 제 1 도전성 반도체층(11), 활성층(12) 및 제 2 도전성 반도체층(13)이 차례로 적층된 막대 형상으로, 활성층(12)을 기준으로 일측 단부와 타측 단부를 가질 수 있다. 발광 적층 소자(LD)의 일측 단부에는 제 1, 제 2 도전성 반도체층(11, 13) 중 하나가 배치되고, 타측 단부에는 제 1, 제 2 도전성 반도체층(11, 13) 중 나머지 하나가 배치될 수 있다.
이러한 발광 소자(LD)는 예를 들어 마이크로 스케일 혹은 나노 스케일 정도의 직경 및/또는 길이를 가질 정도로 작게 제작될 수 있다. 다만, 본 발명의 일 실시 예에 의한 발광 소자(LD)의 크기가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 표시 장치의 요구 조건에 부합되도록 발광 소자(LD)의 크기가 변경될 수도 있다.
제 1 도전성 반도체층(11)은 예를 들어 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 상기 제 1 도전성 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제 1 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다. 제 1 도전성 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제 1 도전성 반도체층(11)을 구성할 수 있다.
활성층(12)은 제 1 도전성 반도체층(11) 상에 형성되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 본 발명의 일 실시 예에 따르면, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 예를 들어, 클래드층은 AlGaN층 또는 InAlGaN층으로 구현될 수 있다. 그 외에 AlGaN, AlInGaN 등의 물질도 활성층(12)으로 이용될 수 있음을 물론이다.
발광 소자(LD)의 양단에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 발광 소자(LD)가 발광하게 된다.
제 2 도전성 반도체층(13)은 활성층(12) 상에 제공되며, 제 1 도전성 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제 2 도전성 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제 2 도전성 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제 2 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다. 제 2 도전성 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제 2 도전성 반도체층(13)을 구성할 수 있다.
본 발명의 일 실시 예에 따르면, 발광 소자(LD)는 상술한 제 1 도전성 반도체층(11), 활성층(12) 및 제 2 도전성 반도체층(13) 외에도 각 층의 상부 및/또는 하부에 다른 형광체층, 활성층, 반도체층 및/또는 전극층을 더 포함할 수 있다. 예를 들어, 제 2 도전성 반도체층(13) 상에 배치된 전극층을 더 포함할 수 있다.
또한, 발광 소자(LD)는 절연성 피막(14)을 더 포함할 수 있다. 다만, 본 발명의 일 실시 예에 따르면 절연성 피막(14)은 생략될 수도 있으며, 제 1 도전성 반도체층(11), 활성층(12) 및 제 2 도전성 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
예를 들어, 절연성 피막(14)은 발광 소자(LD)의 양 단부를 제외한 부분에 제공됨으로써 발광 소자(LD)의 양 단부가 노출될 수도 있다. 설명의 편의를 위해, 도 1에서는 절연성 피막(14)의 일부를 삭제한 모습을 도시한 것으로서, 발광 소자(LD)는 원 기둥의 측면이 모두 절연성 피막(14)으로 둘러싸일 수 있다.
절연성 피막(14)은 제 1 도전성 반도체층(11), 활성층(12) 및/또는 제 2 도전성 반도체층(13)의 외주면 적어도 일부를 감싸도록 제공될 수 있다. 예를 들어, 절연성 피막(14)은 적어도 활성층(12)의 외주면을 감싸도록 제공될 수 있다.
본 발명의 일 실시 예에 따르면, 절연성 피막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연성 피막(14)은 SiO2, Si3N4, Al2O3 및 TiO2로 이루어지는 군으로부터 선택된 하나 이상의 절연물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 사용될 수 있다.
절연성 피막(14)이 발광 소자(LD)에 제공되면, 활성층(12)이 도시되지 않은 제 1 및/또는 제 2 전극과 단락되는 것을 방지할 수 있다.
또한, 절연성 피막(14)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 다수의 발광 소자(LD)들이 밀접하여 배치되는 경우, 절연성 피막(14)은 서로 인접한 발광 소자(LD)들 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다.
상술한 발광 소자(LD)는 다양한 표시 장치의 발광원으로 이용될 수 있다. 예를 들어, 조명 장치나 자발광 표시 장치로 이용될 수 있다.
이하, 첨부된 도면을 참조하여, 본 발명 실시 예의 발광 소자(LD)를 구비하는 표시 장치를 구체적으로 설명하면 다음과 같다.
도 2는 본 발명의 일 실시 예에 따른 표시 장치를 도시한 것으로, 도 1에 도시된 발광 소자를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 2에 있어서, 편의를 위하여 영상이 표시되는 표시 영역(DA)을 중심으로 표시 장치의 구조를 간략하게 도시하였다. 다만, 실시 예에 따라 도시되지 않은 적어도 하나의 구동 회로부(예를 들어, 주사 구동부 및 데이터 구동부) 및/또는 복수의 신호 배선들이 표시 장치에 더 배치될 수도 있다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시 예에 따른 표시 장치는 베이스층(BSL), 베이스층(BSL) 상에 제공되며 적어도 하나의 발광 소자(LD)를 포함하는 복수의 화소(PXL)들, 베이스층(BSL) 상에 제공되며 화소(PXL)들을 구동하는 구동부(미도시) 및 화소(PXL)들과 구동부를 연결하는 배선부(미도시)를 포함할 수 있다.
표시 장치는 발광 소자(LD)를 구동하는 방식에 따라 패시브 매트릭스형 표시 장치와 액티브 매트릭스형 표시 장치로 분류될 수 있다. 표시 장치가 액티브 매트릭스형으로 구현되는 경우, 화소(PXL)들 각각은 발광 소자(LD)에 공급되는 전류량을 제어하는 구동 트랜지스터와 구동 트랜지스터로 데이터 신호를 전달하는 스위칭 트랜지스터 등을 포함할 수 있다.
최근 해상도, 콘트라스트, 동작 속도의 관점에서 각 화소(PXL)마다 선택하여 점등하는 액티브 매트릭스형 표시 장치가 주류가 되고 있으나 본 발명이 이에 한정되는 것은 아니며 화소(PXL) 그룹별로 점등이 수행되는 패시브 매트릭스형 표시 장치 또한 발광 소자(LD)를 구동하기 위한 구성 요소(예를 들어, 제 1, 제 2 전극 등)을 사용할 수 있다.
베이스층(BSL)은 표시 장치의 기판으로, 표시 영역(DA) 및 비 표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 영상을 표시하는 화소(PXL)들이 제공되는 영역일 수 있다. 비 표시 영역(NDA)은 화소(PXL)들을 구동하기 위한 구동부 및 화소(PXL)들과 구동부를 연결하는 배선부의 일부가 제공되는 영역일 수 있다.
도면에서는 표시 영역(DA)이 표시 장치의 중앙 영역에 배치되고, 비 표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 장치의 가장 자리 영역에 배치된 것을 도시하였으나, 이에 한정하지 않고 위치는 변경될 수 있다.
표시 영역(DA)은 다양한 형상을 가질 수 있다. 예를 들어, 표시 영역(DA)은 직선으로 이루어진 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다. 비 표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 도면에서는 비 표시 영역(NDA)이 표시 영역(DA)을 둘러싸는 구조를 도시하였으나, 이에 한정하지 않는다.
베이스층(BSL)은 경성 기판 또는 가요성 기판일 수 있으며, 이에 한정하지 않는다. 예를 들어, 베이스층(BSL)은 유리 또는 강화 유리로 구성된 경성 기판, 또는 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성 기판일 수 있다. 또한, 베이스층(BSL)은 투명 기판일 수 있으나 이에 한정되지는 않는다. 또한, 베이스층(BSL)은 반투명 기판, 불투명 기판, 또는 반사성 기판일 수도 있다.
화소(PXL)들은 베이스층(BSL) 상의 표시 영역(DA) 내에 제공될 수 있다. 화소(PXL)들 각각은 영상을 표시하는 최소 단위로서 복수 개로 제공될 수 있다.
화소(PXL)들 각각은 스캔 신호 및 데이터 신호에 의해 구동되는 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 마이크로 크기 혹은 나노 크기 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자(LD)들과 서로 병렬로 연결될 수 있다. 발광 소자(LD)는 각 화소(PXL)의 광원을 구성할 수 있다.
또한, 화소(PXL)들 각각은 복수의 서브 화소(SP1, SP2, SP3)들을 포함할 수 있다. 예를 들어, 각 화소(PXL)는 서로 다른 색의 광을 방출하는 제 1 서브 화소(SP1), 제 2 서브 화소(SP2) 및 제 3 서브 화소(SP3)를 포함할 수 있다. 예를 들어, 제 1 서브 화소(SP1)는 적색의 광을 방출하는 적색 서브 화소일 수 있고, 제 2 서브 화소(SP2)는 녹색의 광을 방출하는 녹색 서브 화소일 수 있으며, 제 3 서브 화소(SP3)는 청색의 광을 방출하는 청색 서브 화소일 수 있다. 그러나, 각 화소(PXL)를 구성하는 서브 화소들의 색상, 종류 및/또는 개수 등은 이에 한정하지 않는다.
또한, 도 2에서는 표시 영역(DA)에서 화소(PXL)들이 제 1 방향(DR1) 및 제 1 방향(DR1)과 상이한 제 2 방향(DR2)을 따라 매트릭스 형태로 배치된 것을 도시하였으나, 화소(PXL)들의 배치는 이에 한정하지 않고 다양하게 배치 가능하다. 또한, 각 화소(PXL)들의 복수의 서브 화소들의 배치 역시 다양하게 변경 가능하다.
구동부는 배선부를 통해 각 화소(PXL)에 구동 신호를 제공하여 각 화소(PXL)의 구동을 제어할 수 있다. 도 2에서는 설명의 편의를 위해 배선부가 생략되었다.
구동부는 스캔 라인을 통해 화소(PXL)들에 스캔 신호를 제공하는 스캔 구동부, 발광 제어 라인을 통해 화소(PXL)들에 발광 제어 신호를 제공하는 발광 구동부및 데이터 라인을 통해 화소(PXL)들에 데이터 신호를 제공하는 데이터 구동부 및 타이밍 제어부를 포함할 수 있다. 타이밍 제어부는 스캔 구동부, 발광 구동부및 데이터 구동부를 제어할 수 있다.
도 3a 내지 도 3d는 도 2의 표시 장치의 단위 발광 영역을 다양한 실시 예에 따라 나타낸 회로도들이다.
도 3a 내지 도 3d에 있어서, 제 1 내지 제 3 서브 화소 각각은 능동형 화소로 구성될 수 있다. 다만, 제 1 내지 제 3 서브 화소 각각의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 제 1 내지 제 3 서브 화소 각각은 현재 공지된 다양한 구조의 수동형 또는 능동형 표시 장치의 화소로 구성될 수도 있다.
또한, 도 3a 내지 도 3d에 있어서, 제 1 내지 제 3 서브 화소는 실질적으로 동일 또는 유사한 구조를 가질 수 있다. 이하에서는, 편의를 위하여 제 1 내지 제 3 서브 화소 중 제 1 서브 화소를 대표하여 설명하기로 한다.
먼저, 도 1, 도 2 및 도 3a를 참조하면, 제 1 서브 화소(SP1)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광 영역(EMA)과 발광 영역(EMA)의 주변에 위치하는 주변 영역을 포함할 수 있다. 이 때, 주변 영역에는 발광 영역(EMA)을 구동하기 위한 화소 구동 회로(144)가 배치될 수 있다. 한편, 도면에서는 화소 구동 회로(114)와 발광 영역(EMA)가 완전히 구분되는 것으로 도시하였으나, 화소 구동 회로(114)의 일부는 발광 영역(EMA) 내에 배치될 수도 있다.
발광 영역(EMA)은 제 1 구동 전원(VDD)과 제 2 구동 전원(VSS) 사이에 병렬로 연결된 복수의 발광 소자(LD)들을 포함할 수 있다. 여기서, 제 1 구동 전원(VDD)과 제 2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 예를 들어, 제 1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제 2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이 때, 제 1 및 제 2 구동 전원(VDD, VSS)의 전위 차는 제 1 서브 화소(SP1)의 발광 기간 동안 발광 소자(LD)들의 문턱 전압 이상으로 설정될 수 있다.
발광 소자(LD)들 각각의 제 1 전극(예를 들어, 애노드 전극)은 화소 구동 회로(144)를 경유하여 제 1 구동 전원(VDD)에 접속되고, 발광 소자(LD)들 각각의 제 2 전극(예를 들어, 캐소드 전극)은 제 2 구동 전원(VSS)에 접속될 수 있다. 그리고, 발광 소자(LD)들 각각은 화소 구동 회로(144)에 의해 제어되는 구동 전류에 상응하는 휘도로 발광할 수 있다.
한편, 도 3a 내지 도 3d에 발광 소자(LD)들이 제 1 및 제 2 구동 전원(VDD, VSS) 사이에서 서로 동일한 방향(예를 들어, 순방향)으로 병렬 연결된 것을 도시하였으나, 이에 한정하지 않는다. 예를 들어, 발광 소자(LD)들 중 일부는 제 1 및 제 2 구동 전원(VDD, VSS)의 사이에 순방향으로 연결되고, 다른 일부는 역방향으로 연결될 수 있다.
또한, 제 1 및 제 2 구동 전원(VDD, VSS) 중 하나는 교류 전압의 형태로 공급될 수 있다. 이 경우, 발광 소자(LD)들은 연결 방향이 동일한 그룹 별로 교번적으로 발광할 수 있다. 또한, 제 1 서브 화소(SP1)가 단일의 발광 소자(LD)만을 포함할 수도 있다.
화소 구동 회로(144)는 제 1 및 제 2 트랜지스터(T1, T2)와 스토리지 커패시터(Cst)를 포함할 수 있다. 다만, 화소 구동 회로(144)의 구조가 도 3a에 도시된 실시 예에 한정되지는 않는다.
제 1 트랜지스터(T1; 스위칭 트랜지스터)의 제 1 전극은 데이터 라인(Dj)에 접속되고, 제 2 전극은 제 1 노드(N1)에 접속된다. 여기서, 제 1 트랜지스터(T1)의 제 1 전극과 제 2 전극은 서로 다른 전극이며, 제 1 전극이 소스 전극이면 제 2 전극은 드레인 전극일 수 있다. 그리고, 제 1 트랜지스터(T1)의 게이트 전극은 스캔 라인(Si)에 접속된다.
상기와 같은 제 1 트랜지스터(T1)는 스캔 라인(Si)으로부터 제 1 트랜지스터(T1)가 턴-온될 수 있는 전압(예를 들어, 로우 전압)의 스캔신호가 공급될 때 턴-온되어, 데이터 라인(Dj)과 제 1 노드(N1)를 전기적으로 연결한다. 이 때, 데이터 라인(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제 1 노드(N1)로 데이터 신호가 전달된다. 제 1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 충전된다.
제 2 트랜지스터(T2; 구동 트랜지스터)의 제 1 전극은 제 1 구동 전원(VDD)에 접속되고, 제 2 트랜지스터(T2; 구동 트랜지스터)의 제 2 전극은 발광 소자(LD)들 각각의 제 1 전극에 전기적으로 연결된다. 제 2 트랜지스터(T2)의 게이트 전극은 제 1 노드(N1)에 접속된다. 이와 같은 제 2 트랜지스터(T2)는 제 1 노드(N1)의 전압에 대응하여 발광 소자(LD)들로 공급되는 구동 전류의 양을 제어한다.
스토리지 커패시터(Cst)의 일 전극은 제 1 구동 전원(VDD)에 접속되고, 다른 전극은 제 1 노드(N1)에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 제 1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지한다.
편의상, 도 3a에서는 데이터 신호를 제 1 서브 화소(SP1) 내부로 전달하기 위한 제 1 트랜지스터(T1)와, 데이터 신호의 저장을 위한 스토리지 커패시터(Cst)와, 상기 데이터 신호에 대응하는 구동 전류를 발광 소자(LD)들로 공급하기 위한 제 2 트랜지스터(T2)를 포함한 비교적 단순한 구조의 화소 구동 회로(144)를 도시하였다.
그러나, 본 발명이 이에 한정되는 것은 아니며 화소 구동 회로(144)의 구조는 다양하게 변경 실시될 수 있다. 예를 들어, 화소 구동 회로(144)는 제 2 트랜지스터(T2)의 문턱전압을 보상하기 위한 트랜지스터 소자, 제 1 노드(N1)를 초기화하기 위한 트랜지스터 소자 및/또는 발광 소자(LD)들의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 제 1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로소자들을 추가적으로 더 포함할 수 있다.
또한, 도 3a에서는 화소 구동 회로(144)에 포함되는 트랜지스터들, 예를 들어 제 1, 제 2 트랜지스터(T1, T2)을 모두 P타입의 트랜지스터들로 도시하였으나, 트랜지스터들의 타입은 이에 한정하지 않는다. 예를 들어, 화소 구동 회로(144)에 포함되는 제 1, 제 2 트랜지스터(T1, T2) 중 적어도 하나는 N타입의 트랜지스터일 수도 있다.
화소 구동 회로(144)는 도 3b에 도시된 바와 같이, 제 1, 제 2 트랜지스터(T1, T2) 이외에 제 3 트랜지스터(T3)를 더 포함할 수 있다. 제 3 트랜지스터(T3)는 j번째 데이터 라인(Dj)과 발광 소자(LD)들 각각의 애노드 전극 사이에 연결될 수 있다. 제 3 트랜지스터(T3)의 게이트 전극은 제어 라인(CLi)에 연결되어, 상기 제어 라인(CLi)으로 제어 신호가 공급될 때 턴-온되고, 그 외의 경우에 턴-오프될 수 있다.
편의를 위하여, 도 3b에서는 제 1 내지 제 3 트랜지스터(T1 내지 T3) 모두를 P타입의 트랜지스터로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소 구동 회로(144)에 포함되는 제 1 내지 제 3 트랜지스터(T1 내지 T3)들 중 적어도 하나가 N타입의 트랜지스터로 변경되거나 제 1 내지 제 3 트랜지스터(T1 내지 T3)들 전부가 N타입의 트랜지스터일 수 있다.
다음으로, 도 1, 도 2 및 도 3c를 참조하면, 제 1, 제 2 트랜지스터(T1, T2)들은 N타입의 트랜지스터일 수 있다. 도 3c에 도시된 화소 구동 회로(144)는 트랜지스터 타입 변경으로 인한 일부 구성요소들의 접속 위치 변경을 제외하고는 그 구성이나 동작이 도 3a의 화소 구동 회로(144)와 유사하다. 따라서, 이에 대한 상세한 설명은 생략하기로 한다.
그리고, 도 1, 도 2 및 도 3d를 참조하면, 화소 구동 회로(144)는 제 1 서브 화소(SP1)의 스캔 라인(Si) 및 데이터 라인(Dj)에 연결될 수 있다. 예를 들어, 제 1 서브 화소(SP1)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치된 경우, 제 1 서브 화소(SP1)의 화소 구동 회로(144)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 연결될 수 있다.
또한, 화소 구동 회로(144)는 적어도 하나의 다른 스캔 라인에 더 연결될 수도 있다. 예를 들어, 표시 영역(DA)의 i번째 행에 배치된 제 1 서브 화소(SP1)는 i-1번째 스캔 라인(Si-1) 및/또는 i+1번째 스캔 라인(Si+1)에 더 연결될 수 있다.
그리고, 화소 구동 회로(144)는 제 1 및 제 2 구동 전원(VDD, VSS) 외에도 제 3의 전원에 더 연결될 수 있다. 예를 들어, 화소 구동 회로(144)는 초기화 전원(Vint)에도 연결될 수 있다.
화소 구동 회로(144)는 제 1 내지 제 7 트랜지스터(T1 내지 T7)와 스토리지 커패시터(Cst)를 포함할 수 있다.
제 1 트랜지스터(T1; 구동 트랜지스터)의 일 전극, 예를 들어, 소스 전극은 제 5 트랜지스터(T5)를 경유하여 제 1 구동 전원(VDD)에 접속되고, 다른 일 전극, 예를 들어, 드레인 전극은 제 6 트랜지스터(T6)를 경유하여 발광 소자(LD)들의 일측 단부에 접속될 수 있다. 그리고, 제 1 트랜지스터(T1)의 게이트 전극은 제 1 노드(N1)에 접속될 수 있다. 이러한 제 1 트랜지스터(T1)는 제 1 노드(N1)의 전압에 대응하여, 발광 소자(LD)들을 경유하여 제 1 구동 전원(VDD)과 제 2 구동 전원(VSS)의 사이에 흐르는 구동 전류를 제어한다.
제 2 트랜지스터(T2; 스위칭 트랜지스터)는 제 1 서브 화소(SP1)에 연결된 j번째 데이터 라인(Dj)과 제 1 트랜지스터(T1)의 소스 전극 사이에 접속된다. 그리고, 기 제 2 트랜지스터(T2)의 게이트 전극은 제 1 서브 화소(SP1)에 연결된 i번째 스캔 라인(Si)에 접속된다. 이와 같은 제 2 트랜지스터(T2)는 i번째 스캔 라인(Si)으로부터 게이트-온 전압(예를 들어, 로우 전압)의 주사 신호가 공급될 때 턴-온되어 j번째 데이터 라인(Dj)을 제 1 트랜지스터(T1)의 소스 전극에 전기적으로 연결한다. 따라서, 제 2 트랜지스터(T2)가 턴-온되면, j번째 데이터 라인(Dj)으로부터 공급되는 데이터 신호가 제 1 트랜지스터(T1)로 전달된다.
제 3 트랜지스터(T3)는 제 1 트랜지스터(T1)의 드레인 전극과 제 1 노드(N1) 사이에 접속된다. 그리고, 제 3 트랜지스터(T3)의 게이트 전극은 i번째 스캔 라인(Si)에 접속된다. 이와 같은 제 3 트랜지스터(T3)는 i번째 스캔 라인(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 제 1 트랜지스터(T1)의 드레인 전극과 제 1 노드(N1)를 전기적으로 연결한다. 따라서, 제 3 트랜지스터(T3)가 턴-온될 때 제 1 트랜지스터(T1)는 다이오드 형태로 접속된다.
제 4 트랜지스터(T4)는 제 1 노드(N1)와 초기화 전원(Vint) 사이에 접속된다. 그리고, 제 4 트랜지스터(T4)의 게이트 전극은 이전 주사선, 예를 들어 i-1번째 스캔 라인(Si-1)에 접속된다. 이와 같은 제 4 트랜지스터(T4)는 i-1번째 스캔 라인(Si-1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제 1 노드(N1)로 전달한다. 여기서, 초기화 전원(Vint)은 데이터 신호의 최저 전압 이하의 전압을 가질 수 있다.
제 5 트랜지스터(T5)는 제 1 구동 전원(VDD)과 제 1 트랜지스터(T1) 사이에 접속된다. 그리고, 제 5 트랜지스터(T5)의 게이트 전극은 대응하는 발광 제어 라인, 예를 들어 i번째 발광 제어 라인(Ei)에 접속된다. 이와 같은 제 5 트랜지스터(T5)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제 6 트랜지스터(T6)는 제 1 트랜지스터(T1)와 발광 소자(LD)들의 일 단부 사이에 접속된다. 그리고, 제 6 트랜지스터(T6)의 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속된다. 이와 같은 제 6 트랜지스터(T6)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제 7 트랜지스터(T7)는 발광 소자(LD)들의 일 단부와 초기화 전원(Vint) 사이에 접속된다. 그리고, 제 7 트랜지스터(T7)의 게이트 전극은 다음 단의 스캔 라인들 중 어느 하나, 예를 들어 i+1번째 스캔 라인(Si+1)에 접속된다. 이와 같은 제 7 트랜지스터(T7)는 i+1번째 스캔 라인(Si+1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 소자(LD)들의 일 단부로 공급한다.
스토리지 커패시터(Cst)는 제 1 구동 전원(VDD)과 제 1 노드(N1) 사이에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 각 프레임 기간에 제 1 노드(N1)로 공급되는 데이터 신호 및 제 1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장한다.
편의를 위하여, 도 3d에서는 제 1 내지 제 7 트랜지스터(T1 내지 T7)를 모두 P타입의 트랜지스터로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소 구동 회로(144)에 포함되는 제 1 내지 제 7 트랜지스터(T1 내지 T7)들 중 적어도 하나는 N타입의 트랜지스터일 수 있으며, 제 1 내지 제 7 트랜지스터(T1 내지 T7)들 모두 N타입의 트랜지스터일 수 있다.
이하, 첨부된 도면을 참조하여 도 2의 표시 장치의 화소를 구체적으로 설명하면 다음과 같다.
도 4는 도 2에 도시된 화소들 중 하나의 화소에 포함된 제 1 내지 제 3 서브 화소를 개략적으로 도시한 본 발명의 실시 예의 평면도이다. 도 5는 도 4의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 4는 편의를 위하여 각각의 서브 화소 내에 제공된 복수의 발광 소자(LD)들이 수평 방향으로 정렬된 것으로 도시하였으나, 발광 소자(LD)들의 배열이 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)들 중 적어도 일부는 수평 방향과 교차하는 방향으로 정렬될 수도 있다. 또한, 도 4 및 도 5에 있어서, 편의를 위하여 발광 소자(LD)들에 연결되는 트랜지스터 및 트랜지스터에 연결된 신호 배선들의 도시를 생략하였다. 이에 더하여, 도 4 및 도 5에서는 각각의 전극을 단일의 전극층으로만 도시하는 등 하나의 화소(PXL)의 구조를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 1 내지 도 5을 참조하면, 본 발명의 일 실시 예에 따른 표시 장치는 복수의 화소(PXL)들이 제공된 베이스층(BSL)을 포함할 수 있다.
화소(PXL)들 각각은 베이스층(BSL) 상에 제공된 제 1 서브 화소(SP1), 제 2 서브 화소(SP2) 및 제 3 서브 화소(SP3)를 포함할 수 있다. 본 발명의 일 실시 예에서는 제 1 서브 화소(SP1)는 적색 광을 방출하는 적색 서브 화소이고, 제 2 서브 화소(SP2)는 녹색 광을 방출하는 녹색 서브 화소이며, 제 3 서브 화소(SP3)는 청색 광을 방출하는 청색 서브 화소일 수 있다. 그러나, 각 화소(PXL)를 구성하는 서브 화소들의 색상, 종류 및/또는 개수 등은 이에 한정하지 않는다.
제 1 내지 제 3 서브 화소(SP1 ~ SP3)들 각각은 광을 방출하는 발광 영역(EMA)과 발광 영역(EMA) 주변에 위치하는 주변 영역(PPA)을 포함할 수 있다.
제 1 내지 제 3 서브 화소(SP1 ~ SP3)들은 각각 베이스층(BSL), 화소 회로층(PCL) 및 표시 소자층(DPL)을 포함할 수 있다.
화소 회로층(PCL)은 베이스층(BSL) 상에 배치된 버퍼층(BFL), 버퍼층(BFL) 상에 배치된 제 1, 제 2 트랜지스터(T1, T2) 및 구동 전압 배선(DVL) 등을 포함할 수 있다. 또한, 제 1 내지 제 3 서브 화소(SP1 ~ SP3) 각각의 화소 회로층(PCL)은 제 1, 제 2 트랜지스터(T1, T2)와 구동 전압 배선(DVL) 상에 배치된 보호층(PSV)을 더 포함할 수 있다.
베이스층(BSL)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 베이스층(BSL)은 유리 또는 강화 유리로 구성된 경성 기판, 또는 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성 기판일 수 있다. 또한, 베이스층(BSL)은 투명 기판일 수 있으나 이에 한정되지는 않고, 반투명 기판, 불투명 기판, 또는 반사성 기판일 수도 있다. 또한, 도면에서는 베이스층(BSL)이 단층 구조인 것을 도시하였으나, 베이스층(BSL)은 다층 구조일 수도 있다.
버퍼층(BFL)은 제 1 및 제 2 트랜지스터(T1, T2)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건에 따라 생략될 수도 있다.
제 1 트랜지스터(T1)는 대응하는 서브 화소의 표시 소자층(DPL)에 구비된 발광 소자(LD)들 중 일부와 전기적으로 연결될 수 있다. 이 경우, 제 1 트랜지스터(T1)는 발광 소자(LD)들을 구동하는 구동 트랜지스터일 수 있다. 그리고, 제 2 트랜지스터(T2)는 제 1 트랜지스터(T1)를 스위칭하는 스위칭 트랜지스터일 수 있다.
제 1, 제 2 트랜지스터(T1, T2) 각각은 반도체층(SCL), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다.
반도체층(SCL)은 버퍼층(BFL) 상에 배치될 수 있다. 반도체층(SCL)은 소스 전극(SE)에 접촉되는 소스 영역과 드레인 전극(DE)에 접촉되는 드레인 영역을 포함할 수 있다. 그리고, 소스 영역과 드레인 영역 사이의 영역은 채널 영역일 수 있다.
반도체층(SCL)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 채널 영역은 불순물로 도핑되지 않는 반도체 패턴으로서, 진성 반도체일 수 있다. 소스 영역 및 드레인 영역은 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연층(GI)을 사이에 두고 반도체층(SCL) 상에 제공될 수 있다. 그리고, 소스 전극(SE)과 드레인 전극(DE) 각각은 층간 절연층(ILD)과 게이트 절연층(GI)을 관통하는 컨택 홀을 통해 반도체층(SCL)의 소스 영역 및 드레인 영역에 접촉될 수 있다.
도면에서는 제 1, 제 2 트랜지스터(T1, T2)들이 LTPS 박막 트랜지스터인 것을 도시하였으나, 제 1, 제 2 트랜지스터(T1, T2)들은 이에 한정되지 않는다.
또한, 도면에서는 구동 전압 배선(DVL)이 층간 절연층(ILD) 상에 배치된 것을 도시하였으나, 구동 전압 배선(DVL)의 위치는 이에 한정하지 않는다. 예를 들어, 구동 전압 배선(DVL)은 화소 회로층(PCL) 내에 포함된 절연층 중 어느 하나의 절연층 상에 배치될 수 있다. 상기와 같은 구동 전압 배선(DVL)에는 제 2 구동 전원(도 3a의 VSS 참고)이 인가될 수 있다.
보호층(PSV)은 제 1 트랜지스터(T1)의 드레인 전극(DE)의 일부를 노출하는 제 1 컨택 홀(CH1)과 구동 전압 배선(DVL)의 일부를 노출하는 제 2 컨택 홀(CH2)을 포함할 수 있다.
상기와 같은 화소 회로층(PCL) 상에는 표시 소자층(DPL)이 배치될 수 있다. 표시 소자층(DPL)은 격벽(PW), 뱅크(BNK), 제 1, 제 2 전극(REL1, REL2), 제 1, 제 2 연결 배선(CNL1, CNL2), 복수의 발광 소자(LD)들, 제 1, 제 2 컨택 전극(CNE1, CNE2) 등을 포함할 수 있다.
격벽(PW)은 제 1 내지 제 3 서브 화소(SP1 ~ SP3) 각각의 발광 영역(EMA) 내의 보호층(PSV) 상에 제공될 수 있다. 격벽(PW)과 동일한 물질로 구성된 뱅크(BNK)는 인접한 서브 화소들 사이에 형성 및/또는 제공되어 각 서브 화소의 발광 영역(EMA)을 정의할 수 있다.
서로 인접한 격벽(PW)들은 하나의 발광 소자(LD)의 길이(L) 이상으로 보호층(PSV) 상에서 이격될 수 있다. 그리고, 발광 소자(LD)들은 발광 영역(EMA) 내에서 서로 인접한 격벽(PW) 사이에 배치될 수 있다.
격벽(PW)은 보호층(PSV)의 일면으로부터 상부로 향할수록 폭이 좁아지는 반원, 반타원 등의 단면을 가지는 곡면을 포함할 수도 있으며, 도면에서는 격벽(PW)이 사다리꼴의 단면을 갖는 것을 도시하였다. 그러나, 단면 상에서 볼 때, 격벽(PW)의 형상은 상술한 실시 예들에 한정되는 것은 아니며 발광 소자(LD)들 각각에서 출사된 광의 효율을 향상시킬 수 있는 범위 내에서 다양하게 변경될 수 있다.
보호층(PSV) 상에 뱅크(BNK)가 더 배치될 수 있다. 뱅크(BNK)는 인접한 서브 화소(SP1 ~ SP3)들 사이의 주변 영역(PPA)에 배치되어, 각 서브 화소(SP1 ~ SP3)의 발광 영역(EMA)을 정의할 수 있다. 그리고, 뱅크(BNK)는 서브 화소(SP1 ~ SP3)들에서 방출되는 광이 인접한 서브 화소(SP1 ~ SP3)들로 진행하는 것을 방지할 수 있다.
상기와 같은 격벽(PW)과 뱅크(BNK)는 동일 층에 동일 물질로 형성될 수 있다. 예를 들어, 격벽(PW)과 뱅크(BNK)는 유기 재료를 포함한 유기 절연 물질로 이루어질 수 있으나, 이에 반드시 한정되는 것은 아니다.
제 1 연결 배선(CNL1)은 보호층(PSV)에 형성된 제 1 컨택 홀(CH1)을 통해 화소 회로층(PCL)과 전기적으로 연결될 수 있다. 구체적으로, 제 1 연결 배선(CNL1)은 화소 회로층(PCL)의 제 1 트랜지스터(T1)의 드레인 전극(DE)의 일부와 접속될 수 있다. 도면에서는 제 1 컨택 홀(CH1)이 주변 영역(PPA)에 형성된 것을 도시하였으나, 제 1 컨택홀(CH1)은 발광 영역(EMA)에 형성될 수도 있다.
제 1 연결 배선(CNL1)은 제 1 내지 제 3 서브 화소(SP1 ~ SP3) 각각에서 제 1 방향(DR1)으로 연장될 수 있다. 제 1 내지 제 3 서브 화소(SP1 ~ SP3) 각각을 독립적으로 구동하기 위해, 하나의 서브 화소 내에는 하나의 제 1 연결 배선(CNL1)이 제공될 수 있다.
제 2 연결 배선(CNL2) 역시 보호층(PSV)에 형성된 제 2 컨택 홀(CH2)을 통해 화소 회로층(PCL)과 전기적으로 연결될 수 있다. 구체적으로, 제 2 연결 배선(CNL2)은 화소 회로층(PCL)의 구동 전압 배선(DVL)의 일부와 접속될 수 있다.
제 2 연결 배선(CNL2)은 제 1 연결 배선(CNL1)의 연장 방향과 평행하게 연장될 수 있다. 제 2 연결 배선(CNL2)은 제 1 내지 제 3 서브 화소(SP 내지 SP3)들에 공통으로 제공될 수 있다. 이에 따라, 제 1 내지 제 3 서브 화소(SP1 ~ SP3)들은 상기 제 2 연결 배선(CNL2)에 공통으로 연결될 수 있다.
제 1, 제 2 전극(REL1, REL2) 각각은 제 1 내지 제 3 서브 화소(SP1 ~ SP3) 각각의 발광 영역(EMA)에 제공되며 제 1 방향(DR1)과 교차하는 제 2 방향(DR2)을 따라 연장될 수 있다. 제 1, 제 2 전극(REL1, REL2)은 동일한 평면 상에 제공되며 일정 간격 이격될 수 있다.
한편, 도면에서는 각 서브 화소(SP1 ~ SP3)에 두 개씩의 제 1, 제 2 전극(REL1, REL2)이 배치된 것을 도시하였으나, 제 1, 제 2 전극(REL1, REL2)은 각 서브 화소(SP1 ~ SP3)에 하나 이상이 배치될 수 있으며, 복수 개가 배치된 경우 제 1, 제 2 전극(REL1, REL2)이 서로 교번하여 배치될 수 있다.
제 1 전극(REL1)은 제 1 연결 배선(CNL1)에 연결될 수 있으며, 예를 들어, 제 1 전극(REL1)은 제 1 연결 배선(CNL1)과 일체로 연결될 수 있다. 도면에서는 제 1 전극(REL1)이 제 1 연결 배선(CNL1)으로부터 제 2 방향(DR2)을 따라 분기된 것을 도시하였다. 도면에서는 제 1 전극(REL1)이 두 개의 제 1 전극 패턴을 갖는 것을 도시하였으나, 제 1 전극(REL1)의 개수나 제 1 전극 패턴의 개수는 이에 한정하지 않는다.
제 1 전극(REL1)과 제 1 연결 배선(CNL1)이 일체로 형성 및/또는 제공되는 경우, 제 1 연결 배선(CNL1)을 제 1 전극(REL1)의 일 영역으로 간주할 수도 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 실시 예에 따라, 제 1 전극(REL1)과 제 1 연결 배선(CNL1)이 서로 개별적으로 형성되어, 도시되지 않은 컨택 홀 또는 비아 홀 등을 통해 서로 전기적으로 연결될 수도 있다.
제 1 전극(REL1)은 발광 소자(LD)들 각각의 양 단부(EP1, EP2) 중 하나의 단부에 인접하게 배치되고, 도면에서는 제 1 전극(REL1)이 발광 소자(LD)들의 제 1 단부(EP1)에 인접하게 배치되어, 제 1 전극(REL1)은 제 1 컨택 전극(CNE1)을 통해 발광 소자(LD)들의 제 1 단부(EP1)에 전기적으로 연결된 것을 도시하였다. 이에 따라, 제 1 전극(REL1)으로 인가된 제 1 트랜지스터(T1)의 신호가 제 1 컨택 전극(CNE1)을 통해 발광 소자(LD)들 각각으로 전달될 수 있다.
제 2 전극(REL2)은 제 2 연결 배선(CNL2)에 연결될 수 있으며, 예를 들어, 제 2 전극(REL2)은 제 2 연결 배선(CNL2)과 일체로 연결될 수 있다. 도면에서는, 제 2 연결 배선(CNL2)이 제 1 방향(DR1)으로 연장되고, 제 2 전극(REL2)이 두 개의 제 1 전극 패턴을 갖는 것을 도시하였으나, 제 2 전극(REL2)의 개수나 제 1 전극 패턴의 개수는 이에 한정하지 않는다.
제 2 전극(REL2)과 제 2 연결 배선(CNL2)이 일체로 형성 및/또는 제공되는 경우, 제 2 연결 배선(CNL2)을 제 2 전극(REL2)의 일 영역으로 간주할 수도 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 실시 예에 따라, 제 2 전극(REL2)과 제 2 연결 배선(CNL2)이 서로 개별적으로 형성되어, 도시되지 않은 컨택 홀 또는 비아 홀 등을 통해 서로 전기적으로 연결될 수도 있다.
제 2 전극(REL2)은 발광 소자(LD)들 각각의 양 단부(EP1, EP2) 중 나머지 단부에 인접하게 배치되고, 도면에서는 제 2 컨택 전극(CNE2)을 통해 제 2 전극(REL2)이 발광 소자(LD)들의 제 2 단부(EP2)에 전기적으로 연결된 것을 도시하였다. 이에 따라, 제 2 전극(REL2)으로 인가된 제 2 구동 전원(VSS)이 발광 소자(LD)들 각각으로 전달될 수 있다.
한편, 제 1, 제 2 전극(REL1, REL2) 각각은 제 1 내지 제 3 서브 화소(SP1 ~ SP3) 각각의 발광 영역(EMA)에 발광 소자(LD)들을 정렬하기 위한 정렬 전극으로 기능할 수 있다.
구체적으로, 제 1 내지 제 3 서브 화소(SP1 ~ SP3) 각각의 발광 영역(EMA)에 발광 소자(LD)들이 정렬되기 전, 제 1 전극(REL)에는 제 1 연결 배선(CNL1)을 통해 제 1 정렬 전압이 인가되고, 제 2 전극(REL2)에는 제 2 연결 배선(CNL2)을 통해 제 2 정렬 전압이 인가될 수 있다. 제 1 정렬 전압과 제 2 정렬 전압은 서로 상이한 전압 레벨을 가질 수 있다. 제 1 전극(REL1)과 제 2 전극(REL2) 각각에 서로 상이한 전압 레벨을 갖는 소정의 정렬 전압이 인가됨에 따라 제 1 전극(REL1)과 제 2 전극(REL2) 사이에 전계가 형성될 수 있다. 전계에 의해 제 1 전극(REL1)과 제 2 전극(REL2) 사이에 발광 소자(LD)들이 정렬될 수 있다.
평면 상에서 볼 때, 각 서브 화소에 있어서, 제 2 전극(REL2)과 제 1 전극(REL1)이 교번하여 배치될 수 있으며, 도면에서는 제 1 전극(REL1) 사이에 제 2 전극(REL2)이 배치된 것을 도시하였다.
그리고, 제 1 내지 제 3 서브 화소(SP1 ~ SP3)들 각각의 발광 영역(EMA) 내에 발광 소자(LD)들이 정렬된 후, 제 1, 제 2 전극(REL1, REL2)들 각각은 발광 소자(LD)들을 구동하기 위한 구동 전극으로 기능할 수 있다.
격벽(PW) 상에 제공되는 제 1, 제 2 전극(REL1, REL2)들은 발광 소자(LD)들 각각의 양 단부(EP1, EP2)에서 출사되는 광을 표시 장치의 화상이 표시되는 방향(예를 들어, 정면 방향)으로 진행되도록 일정한 반사율을 갖는 재료로 이루어질 수 있다. 이 경우, 제 1, 제 2 전극(REL1, REL2)들은 발광 소자(LD)들에서 출사된 광의 효율을 향상시키기 위한 반사 부재로 기능할 수 있다.
구체적으로, 제 1, 제 2 전극(REL1, REL2)들과 제 1, 제 2 연결 배선(CNL1, CNL2)은 일정한 반사율을 갖는 도전성 재료로 이루어질 수 있다. 도전성 재료로는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속 등이 사용될 수 있다. 그러나, 제 1, 제 2 전극(REL1, REL2)과 제 1, 제 2 연결 배선(CNL1, CNL2)의 재료는 상술한 재료들에 한정되는 것은 아니다.
또한, 도면에서는 제 1, 제 2 전극(REL1, REL2)과 제 1, 제 2 연결 배선(CNL1, CNL2)이 단일막인 것을 도시하였으나, 금속들, 합금들, 도전성 산화물들, 도전성 고분자들 중 2 이상 물질이 적층된 다중막으로 형성될 수 있다.
제 1, 제 2 전극(REL1, REL2) 중 어느 하나의 전극은 애노드 전극일 수 있으며, 나머지 하나의 전극은 캐소드 전극일 수 있다. 본 발명의 일 실시 예에 있어서, 제 1 전극(REL1)이 애노드 전극이고, 제 2 전극(REL2)이 캐소드 전극일 수 있다.
한편, 본 발명의 실시 예는 발광 영역(EMA) 내에 적어도 하나의 제 1 연결 패턴(CNP1)이 배치되고, 적어도 하나의 제 1 연결 패턴(CNP1)이 서로 이격된 적어도 두 개의 제 1 전극 패턴들을 서로 연결할 수 있다. 예를 들어, 적어도 하나의 제 1 연결 패턴(CNP1)은 제 1 전극(REL1)의 제 1 전극 패턴들을 연결하거나, 제 2 전극(REL2)의 제 1 전극 패턴들을 연결할 수 있으며, 도면에서는 적어도 하나의 제 1 연결 패턴(CNP1)이 제 2 전극(REL2)의 제 1 전극 패턴들을 연결하는 것을 도시하였다.
제 1 연결 패턴(CNP1)은 제 2 연결 라인(CNL2)과 이격되어, 서브 화소(SP1 ~ SP3)의 발광 영역(EMA) 내에 배치될 수 있다. 이 때, 제 1 연결 패턴(CNP1)은 제 2 전극(REL2)과 일체형으로 형성될 수 있다.
제 1 연결 패턴(CNP1)은 각 서브 화소들에 배치된 복수의 발광 소자(LD)들 중 일부 발광 소자에 의해 불량이 발생하여 서브 화소를 리페어할 때, 서브 화소의 비 발광 영역을 최소화하기 위한 것이다.
예를 들어, 불량한 발광 소자가 발견된 경우, 제 2 전극(REL2) 중 불량한 발광 소자와 연결된 부분의 일부를 단선(OPEN) 시킬 수 있다. 이 경우, 제 2 전극(REL2)의 일부가 단선(OPEN)되더라도 나머지 발광 소자(LD)들은 제 1 연결 패턴(CNP1)에 의해 제 2 전극(REL2)과 연결되어, 정상적으로 구동될 수 있다.
발광 소자(LD)들 각각은 무기 결정 구조의 재료를 이용한 초소형의, 예를 들면 나노 또는 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다.
제 1 내지 제 3 서브 화소(SP1 ~ SP3) 각각의 발광 영역(EMA)에는 적어도 2개 내지 수십 개의 발광 소자(LD)들이 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시 예에 따라, 각 서브 화소에 제공되는 발광 소자(LD)의 개수는 다양하게 변경될 수 있음은 물론이다.
발광 소자(LD) 각각은 각 발광 소자(LD)의 길이(L) 방향을 따라 제 1 도전성 반도체층(11), 활성층(12) 및 제 2 도전성 반도체층(13)이 순차적으로 적층된 발광 적층 패턴을 포함할 수 있다. 또한, 발광 소자(LD) 각각은 발광 적층 패턴의 외주면을 둘러싸는 절연성 피막(14)을 더 포함할 수 있다. 본 발명의 일 실시 예에 있어서, 발광 소자(LD) 각각은 원 기둥 형상을 가질 수 있다. 이러한 경우, 각 발광 소자(LD)는 원 기둥의 하부 및 원 기둥의 상부 중 어느 하나에 대응되는 제 1 단부(EP1)와 상기 원 기둥의 하부 및 상기 원 기둥의 상부 중 나머지에 대응되는 제 2 단부(EP2)를 포함할 수 있다. 각 발광 소자(LD)의 제 1 단부(EP1)에는 제 1 도전성 반도체층(11) 및 제 2 도전성 반도체층(13) 중 어느 하나가 배치될 수 있고, 그의 제 2 단부(EP2)에는 제 1 도전성 반도체층(11) 및 제 2 도전성 반도체층(13) 중 나머지 하나가 배치될 수 있다.
본 발명의 일 실시 예에 있어서, 발광 소자(LD)는 제 1 전극(REL1)과 제 2 전극(REL2) 사이에 정렬되고, 발광 소자(LD) 상에 발광 소자(LD) 각각의 상면 일부를 커버하는 제 2 절연층(INS2)이 제공될 수 있다. 발광 소자(LD) 각각과 보호층(PSV) 사이에는 제 1 절연층(INS1)이 제공될 수 있다.
제 1 절연층(INS1)은 발광 소자(LD)들 각각과 보호층(PSV) 사이의 공간을 메워 발광 소자(LD)들을 안정적으로 지지하고, 보호층(PSV)으로부터 발광 소자(LD)들의 이탈을 방지할 수 있다. 제 1 절연층(INS1)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 본 발명의 일 실시 예에 있어서, 제 1 절연층(INS1)은 화소 회로층(PCL)으로부터 발광 소자(LD)들을 보호하는 데에 유리한 무기 절연막으로 이루어질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시 예에 따라, 제 1 절연층(INS1)은 발광 소자(LD)들의 지지면을 평탄화시키는 데 유리한 유기 절연막으로 이루어질 수 있다.
그리고, 상기와 같은 발광 소자(LD)들 상에 제 2 절연층(INS2)이 배치될 수 있다. 제 2 절연층(INS2)은 유기 재료를 포함한 유기 절연막으로 이루어질 수 있다. 본 발명의 일 실시 예에 있어서, 제 2 절연층(INS2)은 발광 소자(LD) 각각의 상면 일부 상에 제공되어 각 발광 소자(LD)의 양 단부(EP1, EP2)를 외부로 노출할 수 있다. 노출된 발광 소자(LD)의 양 단부(EP1, EP2)에 상술한 제 1, 제 2 컨택 전극(CNE1, CNE2)이 접속될 수 있다.
제 1, 제 2 컨택 전극(CNE1, CNE2)은 동일 평면 상에 제공되어, 제 2 절연층(INS2) 상에서 일정 간격 이격되어 전기적 및/또는 물리적으로 분리될 수 있다. 즉, 제 1 컨택 전극(CNE1)과 제 2 컨택 전극(CNE2)은 동일한 층에 제공되며 동일한 제조 공정을 통해 형성될 수 있으며, 실시 예에 따라, 제 1, 제 2 컨택 전극(CNE1, CNE2)은 상이한 층에 제공될 수도 있다.
제 1, 제 2 컨택 전극(CNE1, CNE2)은 제 1 절연층(INS1)에 의해 노출된 제 1, 제 2 전극(REL1, REL2)과 접속될 수 있으며, 제 1, 제 2 컨택 전극(CNE1, CNE2)은 제 1, 제 2 전극(REL1, REL2)과 같이 격벽(PW) 상에 배치될 수 있다. 즉, 상기와 같은 제 1, 제 2 컨택 전극(CNE1, CNE2)은 제 1, 제 2 컨택 전극(CNE1, CNE2)이 연장된 방향을 따라 연장되어, 각각 격벽(PW) 상에서 제 1, 제 2 컨택 전극(CNE1, CNE2)과 중첩될 수 있다.
즉, 제 1 컨택 전극(CNE1)은 제 1 전극(REL1)의 제 1 전극 패턴들과 각각 접속되는 제 2 전극 패턴들을 포함하며, 제 2 컨택 전극(CNE2) 역시 제 2 전극(REL2)의 제 1 전극 패턴들과 각각 접속되는 제 2 전극 패턴들을 포함할 수 있다.
제 1, 제 2 컨택 전극(CNE1, CNE2)은 발광 소자(LD)들에서 방출되는 광이 제 1, 제 2 전극(REL1, REL2)에 의해 표시 장치의 정면 방향으로 진행하도록 투명한 도전성 재료로 구성될 수 있다.
제 1, 제 2 컨택 전극(CNE1, CNE2) 상에는 제 1, 제 2 컨택 전극(CNE1, CNE2)을 커버하는 제 3 절연층(INS3)이 제공될 수 있다. 제 3 절연층(INS3)은 제 1, 제 2 컨택 전극(CNE1, CNE2)을 외부로 노출되지 않게 하여 제 1, 제 2 컨택 전극(CNE1, CNE2)의 부식을 방지할 수 있다.
제 3 절연층(INS3)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 제 3 절연층(INS3)은 도면에 도시된 바와 같이 단일층으로 이루어질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 제 3 절연층(INS3)은 다중층으로 이루어질 수도 있다. 제 3 절연층(INS3)이 다중층으로 이루어진 경우, 제 3 절연층(INS3)은 복수의 무기 절연막 또는 복수의 유기 절연막이 교번하여 적층된 구조를 가질 수 있다. 예를 들어, 제 3 절연층(INS3)은 제 1 무기 절연막, 유기 절연막 및 제 2 무기 절연막이 순차적으로 적층된 구조를 가질 수 있다.
상기와 같이 발광 소자(LD)들의 양 단부(EP1, EP2)는 제 1, 제 2 컨택 전극(CNE1, CNE2)을 통해 제 1 전극(REL1)과 제 2 전극(REL2)에 각각 연결되어 소정의 전압이 인가될 수 있으며, 발광 소자(LD) 각각의 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)들 각각은 광을 방출할 수 있다. 여기서, 활성층(12)은 400nm 내지 900nm 파장대의 광을 방출할 수 있다. 그러나, 활성층(12)에서 방출되는 광의 파장대는 이에 한정하지 않고, 다양하게 변경 가능하다.
상기와 같은 본 발명 실시 예의 표시 장치는 제 2 전극(REL2)의 제 1 전극 패턴들이 발광 영역(EMA) 내에서 적어도 하나의 제 1 연결 패턴(CNP1)을 통해 서로 연결되어, 일부 발광 소자(LD)가 불량이더라도, 비 발광되는 발광 소자(LD)들을 최소화할 수 있다.
이 때, 제 1 연결 패턴(CNP1)은 다양한 형상으로 이루어져, 제 2 전극(REL2)의 제 1 전극 패턴들을 서로 연결할 수 있다.
도 6a 내지 도 6c는 제 1 연결 패턴의 다양한 형상을 도시한 도 4의 한 서브 화소의 평면도이다.
도 6a 내지 도 6c와 같이, 복수 개의 제 1 연결 패턴(CNP1)을 통해 제 2 전극(REL2)의 제 1 전극 패턴들이 서로 연결될 수 있다. 복수 개의 제 1 연결 패턴(CNP1)은 도 6a 및 도 6b와 같이 제 2 전극(REL2)들이 연장된 방향과 수직인 방향을 따라 배치되거나, 도 6c와 같이, 사선 방향으로 배치될 수 있다.
한편, 제 1 컨택 전극(CNE1) 및 제 2 컨택 전극(CNE2) 중 하나의 제 2 전극 패턴들이 적어도 하나의 제 2 연결 패턴(CNP2)을 통해 연결될 수 있다.
도 7은 도 2에 도시된 화소들 중 하나의 화소에 포함된 제 1 내지 제 3 서브 화소를 개략적으로 도시한 본 발명의 다른 실시 예의 평면도이다. 도 8은 도 7의 Ⅱ-Ⅱ'에 따른 단면도이다. 그리고, 도 9a 내지 도 9d는 제 2 연결 패턴의 다양한 형상을 도시한 도 7의 한 서브 화소의 평면도이다.
도 7 및 도 8과 같이, 제 2 컨택 전극(CNE2)의 제 2 전극 패턴들이 제 2 연결 패턴(CNP2)을 통해 연결될 수 있으며, 제 2 컨택 전극(CNE2)의 제 2 전극 패턴들과 제 2 연결 패턴(CNP2)은 일체형으로 형성될 수 있다. 그리고, 제 2 연결 패턴(CNP2)은 도 9a 내지 도 9d와 같이 복수 개일 수 있다.
한편, 본 발명 실시 예는 제 1 전극(REL1) 및 제 2 전극(REL2) 중 하나의 제 1 전극 패턴들이 적어도 하나의 제 1 연결 패턴(CNP1)을 통해 연결되고, 제 1 컨택 전극(CNE1) 및 제 2 컨택 전극(CNE2) 중 하나의 제 2 전극 패턴들이 적어도 하나의 제 2 연결 패턴(CNP2)을 통해 연결될 수 있다.
도 10a는 도 2에 도시된 화소들 중 하나의 화소에 포함된 제 1 내지 제 3 서브 화소를 개략적으로 도시한 본 발명의 또 다른 실시 예의 평면도이다. 도 10b 및 도 10c는 제 1, 제 2 연결 패턴이 서로 이격된 도 10a의 한 서브 화소의 평면도이다.
도 10a 및 도 10b와 같이, 제 2 전극(REL2)의 제 1 전극 패턴들이 제 1 연결 패턴(CNP1)을 통해 연결되고, 제 2 컨택 전극(CNE2)의 제 2 전극 패턴들이 제 2 연결 패턴(CNP2)을 통해 연결될 수 있다.
제 1 연결 패턴(CNP1)과 제 2 연결 패턴(CNP2)은 도 10a와 같이, 완전히 중첩될 수 있으며, 적어도 일부가 중첩될 수도 있다. 또한, 도 10b와 같이, 제 1 연결 패턴(CNP1)과 제 2 연결 패턴(CNP2)은 서로 중첩되지 않고 이격되도록 배치될 수 있다. 또한, 도 10c와 같이, 제 1 연결 패턴(CNP1)의 개수와 제 2 연결 패턴(CNP2)의 개수가 상이할 수 있다.
한편, 적어도 하나의 제 1 연결 패턴(CNP1)은 제 1 전극(REL1)의 제 1 전극 패턴들을 연결할 수 있다. 이 경우, 제 1 전극(REL1)의 일부를 절단하여 서브 화소를 리페어할 수 있다.
도 11은 도 2에 도시된 화소들 중 하나의 화소에 포함된 제 1 내지 제 3 서브 화소를 개략적으로 도시한 본 발명의 변형된 실시 예의 평면도이다. 도 12a 및 도 12b는 연결 패턴의 다양한 형상을 도시한 도 11의 한 서브 화소의 평면도이다.
도 11과 같이, 발광 영역(EMA)에 배치된 제 1 연결 패턴(CNP)은 제 1 전극(REL1)의 제 1 전극 패턴들을 연결할 수 있다. 이 때, 제 1 연결 패턴(CNP1)은 제 1 전극(REL1)의 제 1 전극 패턴들과 일체형으로 형성될 수 있다.
이 경우, 제 1 전극(REL1)들이 제 2 전극(REL2)들 사이에 배치되고, 불량한 발광 소자가 발견된 경우, 제 1 전극(REL1) 중 불량한 발광 소자와 연결된 부분의 일부를 단선(OPEN) 시킬 수 있다. 이 경우, 제 1 전극(REL1)의 일부가 단선(OPEN)되더라도 제 1 연결 패턴(CNP1)에 의해 나머지 부분이 연결되어 비 발광되는 발광 소자(LD)들을 최소화할 수 있다.
도 12a와 같이, 제 1 컨택 전극(CNE1)이 제 2 전극 패턴들을 포함하여 이루어져, 제 1 컨택 전극(CNE1)의 제 2 전극 패턴들이 제 2 연결 패턴(CNP2)과 일체형으로 형성되거나, 도 12b와 같이, 제 1 전극(REL1)의 제 1 전극 패턴들이 제 1 연결 패턴(CNP1)을 통해 연결되고, 제 1 컨택 전극(CNE1)의 제 2 전극 패턴들이 제 2 연결 패턴(CNP2)을 통해 연결될 수 있다.
이 때, 제 1 연결 패턴(CNP1)과 제 2 연결 패턴(CNP2)은 서로 중첩되지 않고 이격되도록 배치될 수도 있고, 제 1 연결 패턴(CNP1)의 개수와 제 2 연결 패턴(CNP2)의 개수가 상이할 수 있다.
상기와 같은 본 발명의 표시 장치는 불량 발광 소자(DLD)가 배치된 서브 화소(SP1 ~ SP3)를 리페어할 때, 제 1, 제 2 연결 패턴(CNP1, CNP2) 중 적어도 하나를 통해 연결된 제 1 전극(REL1)과 제 1 컨택 전극(CNE1) 또는 제 2 전극(REL2)과 제 2 컨택 전극(CNE2)들의 일부를 단선(OPEN)시켜, 비 발광되는 발광 소자(LD)를 최소화할 수 있다.
예를 들어, 제 1 연결 패턴(CNP1)이 제 1 전극(REL1)의 제 1 전극 패턴들 직접 연결시키거나 제 2 연결 패턴(CNP2)이 제 1 컨택 전극(CNE1)의 제 2 전극 패턴들과 일체형으로 형성되어 제 2 연결 패턴(CNP2)에 의해 제 1 전극(REL1)의 제 1 전극 패턴들이 간접적으로 연결된 경우, 불량한 발광 소자와 접속되는 제 1 전극(REL1)의 주변을 단선(OPEN)시킨다. 반대로, 제 1 연결 패턴(CNP1)이 제 2 전극(REL2)의 제 1 전극 패턴들을 직접 연결시키거나 제 2 연결 패턴(CNP2)이 제 2 컨택 전극(CNE2)의 제 2 전극 패턴들과 일체형으로 형성되어 제 2 전극(REL2)의 제 1 전극 패턴들을 간접적으로 연결시키는 경우, 불량한 발광 소자와 접속되는 제 2 전극(REL2)의 주변을 단선(OPEN)시킨다
이하, 첨부된 도면을 참조하여, 본 발명의 표시 장치의 리페어 방법을 구체적으로 설명하면 다음과 같다.
도 13a는 본 발명 실시 예의 불량한 발광 소자에 의해 불량이 발생한 도면으로, 도 2에 도시된 화소의 한 서브 화소만 도시하였다. 도 13b는 도 13a의 리페어 방법을 나타낸 도면이다. 그리고, 도 13c는 리페어 이후 발광 영역을 나타낸 도 13b의 도면이다.
도 13a와 같이, 서브 화소에 배치된 복수의 발광 소자(LD) 중 일부 발광 소자(LD)가 불량 발광 소자(DLD)인 경우, 불량 발광 소자(DLD)에 의해 제 1 전극(REL1)과 제 2 전극(REL2)이 쇼트(SHORT)될 수 있다. 이 경우, 불량 발광 소자(DLD)와 나란하게 배치된 일부 발광 소자(LD)들에는 제 1 컨택 홀(도 4의 CH1)을 통한 신호가 전달되지 못한다.
구체적으로, 도시된 바와 같이, 불량 발광 소자(DLD)보다 상대적으로 제 1 전극(REL1)의 끝단에 배치된 발광 소자(LD)들은 제 1 컨택 홀(도 4의 CH1)을 통한 신호가 전달되지 않는다. 따라서, 제 1 컨택 홀(도 4의 CH1)을 통한 신호가 전달되지 않는 발광 소자(LD)들이 배치된 영역은 비 발광 영역(NEMA)이다.
본 발명 실시 예는 도 13b와 같이, 불량 발광 소자(DLD)의 일 끝단 중 제 1 연결 패턴(CNP)과 연결된 제 1 전극 패턴의 일부를 단선(OPEN)시켜, 불량 발광 소자(DLD)에 의한 서브 화소의 불량을 리페어할 수 있다.
예를 들어, 도면과 같이 제 1 연결 패턴(CNP)을 통해 제 2 전극(REL2)의 제 1 전극 패턴들이 연결된 경우, 불량 발광 소자(DLD)의 위치를 확인한 후, 레이저 커팅 등의 공정으로 제 2 전극(REL2)의 일부를 절단한다.
구체적으로, 제 2 전극(REL2)과 불량한 발광 소자(DLD)의 양 단부 중 하나의 단부를 연결하는 제 2 컨택 전극(CNE2)에 제 1 커팅 라인(CL1)을 형성하고, 제 2 컨택 전극(CNE2)에 제 1 커팅 라인(CL1)과 이격되도록 제 2 커팅 라인(CL2)을 형성한다. 이 때, 불량한 발광 소자(DLD)와 제 2 컨택 전극(CNE2)이 연결된 부분은 제 1 커팅 라인(CL1)과 제 2 커팅 라인(CL2) 사이에 배치된다. 그리고, 상기와 같이 제 2 컨택 전극(CNE2)에 제 1 커팅 라인(CL1)과 제 2 커팅 라인(CL2)을 형성할 때, 제 2 컨택 전극(CNE2) 하부의 제 2 전극(REL2) 역시 커팅될 수 있다.
또한, 도시하지는 않았으나, 제 1 전극(REL1)이 제 1 연결 패턴(CNP1)을 통해 연결된 제 1 전극 패턴들인 경우, 불량 발광 소자(DLD)의 위치를 확인한 후, 레이저 커팅 등의 공정으로 제 1 전극(REL1)의 일부를 절단할 수 있다.
구체적으로, 제 1 전극(REL1)과 불량한 발광 소자(DLD)의 양 단부 중 하나의 단부를 연결하는 제 1 컨택 전극(CNE1)에 제 1 커팅 라인(CL1)을 형성하고, 제 1 컨택 전극(CNE1)에 제 1 커팅 라인(CL1)과 이격되도록 제 2 커팅 라인(CL2)을 형성한다. 이 때, 불량한 발광 소자(DLD)와 제 1 컨택 전극(CNE1)이 연결된 부분은 제 1 커팅 라인(CL1)과 제 2 커팅 라인(CL2) 사이에 배치된다. 상기와 같이 제 1 컨택 전극(CNE1)에 제 1 커팅 라인(CL1)과 제 2 커팅 라인(CL2)을 형성할 때, 제 1 컨택 전극(CNE1) 하부의 제 1 전극(REL1) 역시 커팅될 수 있다.
따라서, 본 발명 실시 예의 표시 장치의 리페어 방법은 불량 발광 소자(DLD)와 연결된 부분의 제 1 전극(REL1)과 제 1 컨택 전극(CNE1) 또는 제 2 전극(REL2)과 제 2 컨택 전극(CNE2)이 플로팅(floating)된다. 따라서, 불량 발광 소자(DLD)들에만 화소 회로부의 신호가 전달되지 못하여, 불량 발광 소자(DLD)들이 배치된 영역만 비 발광 영역(NEMA)이며, 나머지 발광 소자(LD)들은 연결 패턴(CNP)을 통해 화소 회로부의 신호를 전달받아 정상적으로 발광함으로써, 리페어에 의한 비 발광 영역을 최소화할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 표시 영역 및 비 표시 영역을 포함한 베이스층; 및
    상기 표시 영역에 제공되며 광을 방출하는 발광 영역 및 상기 발광 영역의 주변에 제공되는 주변 영역을 포함하는 복수의 서브 화소들을 각각 구비한 복수의 화소들을 포함하고,
    상기 서브 화소들은,
    일 방향으로 연장되며 서로 이격된 적어도 하나의 제 1 전극과 적어도 하나의 제 2 전극; 및
    상기 제 1 전극과 상기 제 2 전극 사이에 배치되어 광을 방출하는 복수의 발광 소자들을 포함하며,
    상기 제 1 전극과 상기 제 2 전극 중 적어도 하나는 서로 이격된 적어도 두 개의 제 1 전극 패턴들을 포함하며, 상기 제 1 전극 패턴들은 상기 발광 영역에 배치된 적어도 하나의 제 1 연결 패턴으로 연결된 표시 장치.
  2. 제 1 항에 있어서,
    상기 제 1 전극은 서로 인접한 두 개의 상기 제 2 전극들 사이에 배치되고,
    상기 제 1 전극이 상기 전극 패턴들을 포함하는 표시 장치.
  3. 제 1 항에 있어서,
    상기 제 2 전극은 서로 인접한 두 개의 상기 제 1 전극들 사이에 배치되고,
    상기 제 2 전극이 상기 제 1 전극 패턴들을 포함하는 표시 장치.
  4. 제 1 항에 있어서,
    상기 제 1 연결 패턴은 상기 제 1 전극 패턴들과 일체형으로 형성된 표시 장치.
  5. 제 1 항에 있어서,
    상기 제 1 전극을 따라 연장되어, 상기 제 1 전극과 상기 발광 소자의 양 단부 중 하나의 단부를 연결하는 제 1 컨택 전극; 및
    상기 제 2 전극을 따라 연장되어, 상기 제 2 전극과 상기 발광 소자의 양 단부 중 나머지 단부를 연결하는 제 2 컨택 전극을 포함하며,
    상기 제 1 컨택 전극과 상기 제 2 컨택 전극 중 적어도 하나는 서로 이격된 적어도 두 개의 제 2 전극 패턴들을 포함하며, 상기 제 2 전극 패턴들은 적어도 하나의 제 2 연결 패턴으로 연결된 표시 장치.
  6. 제 5 항에 있어서,
    상기 제 2 연결 패턴은 상기 제 1 컨택 전극 및 상기 제 2 컨택 전극 중 하나와 일체형으로 형성된 표시 장치.
  7. 제 6 항에 있어서,
    상기 제 2 연결 패턴이 상기 제 1 컨택 전극과 일체형으로 형성되고,
    상기 제 2 연결 패턴과 상기 발광 소자들 사이에 상기 제 1 전극이 배치된 표시 장치.
  8. 제 6 항에 있어서,
    상기 제 2 연결 패턴이 상기 제 2 컨택 전극과 일체형으로 형성되고,
    상기 제 2 연결 패턴과 상기 발광 소자들 사이에 상기 제 2 전극이 배치된 표시 장치.
  9. 제 5 항에 있어서,
    상기 제 1 연결 패턴과 상기 제 2 연결 패턴의 적어도 일부가 중첩된 표시 장치.
  10. 제 5 항에 있어서,
    상기 제 1 연결 패턴과 상기 제 2 연결 패턴은 서로 이격된 표시 장치.
  11. 제 5 항에 있어서,
    상기 제 1 연결 패턴의 개수와 상기 제 2 연결 패턴의 개수가 상이한 표시 장치.
  12. 표시 영역 및 비 표시 영역을 포함한 베이스층; 및
    상기 표시 영역에 제공되며 광을 방출하는 발광 영역 및 상기 발광 영역의 주변에 제공되는 주변 영역을 포함하는 복수의 서브 화소들을 각각 구비한 복수의 화소들을 포함하고,
    상기 서브 화소들은,
    일 방향으로 연장되며 서로 이격된 적어도 하나의 제 1 전극과 적어도 하나의 제 2 전극;
    상기 제 1 전극과 상기 제 2 전극 사이에 배치되어 광을 방출하는 복수의 발광 소자들;
    상기 제 1 전극을 따라 연장되어, 상기 제 1 전극과 상기 발광 소자의 양 단부 중 하나의 단부를 연결하는 제 1 컨택 전극; 및
    상기 제 2 전극을 따라 연장되어, 상기 제 2 전극과 상기 발광 소자의 양 단부 중 나머지 단부를 연결하는 제 2 컨택 전극을 포함하며,
    상기 제 1 전극과 상기 제 2 전극 중 적어도 하나는 서로 이격된 적어도 두 개의 제 1 전극 패턴들을 포함하며,
    상기 제 1 컨택 전극과 상기 제 2 컨택 전극 중 적어도 하나는 서로 이격된 적어도 두 개의 제 2 전극 패턴들을 포함하며, 상기 제 2 전극 패턴들은 상기 발광 영역에 배치된 적어도 하나의 연결 패턴으로 연결된 표시 장치.
  13. 제 12 항에 있어서,
    상기 연결 패턴이 상기 제 1 컨택 전극과 일체형으로 형성되고,
    상기 연결 패턴과 상기 발광 소자들 사이에 상기 제 1 전극이 배치된 표시 장치.
  14. 제 12 항에 있어서,
    상기 연결 패턴이 상기 제 2 컨택 전극과 일체형으로 형성되고,
    상기 연결 패턴과 상기 발광 소자들 사이에 상기 제 2 전극이 배치된 표시 장치.
  15. 표시 장치의 리페어 방법에 있어서,
    상기 표시 장치는
    표시 영역 및 비 표시 영역을 포함한 베이스층; 및
    상기 표시 영역에 제공되며 광을 방출하는 발광 영역 및 상기 발광 영역의 주변에 제공되는 주변 영역을 포함하는 복수의 서브 화소들을 각각 구비한 복수의 화소들을 포함하고,
    상기 화소들은,
    일 방향으로 연장되며 서로 이격된 제 1 전극과 제 2 전극; 및
    상기 제 1 전극과 상기 제 2 전극 사이에 배치되어 광을 방출하는 복수의 발광 소자들을 포함하며,
    상기 제 1 전극과 상기 제 2 전극 중 적어도 하나는 서로 이격된 적어도 두 개의 전극 패턴들을 포함하며, 상기 전극 패턴들은 상기 발광 영역에 배치된 적어도 하나의 연결 패턴으로 연결되며,
    상기 리페어 방법은,
    상기 복수의 발광 소자들 중 정상 발광 소자와 연결된 상기 전극 패턴과 불량한 발광 소자와 연결된 상기 전극 패턴을 분리시키는 단계를 포함하는 표시 장치의 리페어 방법.
  16. 제 15 항에 있어서,
    상기 전극 패턴을 분리시키는 단계는,
    컨택 전극이 상기 전극 패턴과 상기 발광 소자의 양 단부 중 하나의 단부를 연결할 때,
    상기 복수의 발광 소자들 중 정상 발광 소자와 연결된 상기 컨택 전극과 불량한 발광 소자와 연결된 상기 컨택 전극 역시 분리시키는 표시 장치의 리페어 방법.
  17. 제 16 항에 있어서,
    상기 제 1 전극이 상기 전극 패턴들을 포함하는 경우,
    상기 제 1 전극과 상기 발광 소자의 양 단부 중 하나의 단부를 연결하는 제 1 컨택 전극에 제 1 커팅 라인을 형성하는 단계; 및
    상기 제 1 컨택전극에 제 1 커팅 라인과 이격되도록 제 2 커팅 라인을 형성하는 단계를 포함하며,
    상기 불량한 발광 소자와 상기 제 1 컨택 전극이 연결된 부분은 상기 제 1 커팅 라인과 상기 제 2 커팅 라인 사이에 배치되는 표시 장치의 리페어 방법.
  18. 제 17 항에 있어서,
    상기 제 1 전극에도 상기 제 1 커팅 라인과 상기 제 2 커팅 라인을 형성하는 표시 장치의 리페어 방법.
  19. 제 16 항에 있어서,
    상기 제 2 전극이 상기 전극 패턴들을 포함하는 경우,
    상기 제 2 전극과 상기 발광 소자의 양 단부 중 하나의 단부를 연결하는 제 2 컨택 전극에 제 1 커팅 라인을 형성하는 단계; 및
    상기 제 2 컨택 전극에 상기 제 1 커팅 라인과 이격되도록 제 2 커팅 라인을 형성하는 단계를 포함하며,
    상기 불량한 발광 소자와 상기 제 2 컨택 전극이 연결된 부분은 상기 제 1 커팅 라인과 상기 제 2 커팅 라인 사이에 배치되는 표시 장치의 리페어 방법.
  20. 제 19 항에 있어서,
    상기 제 2 전극에도 상기 제 1 커팅 라인과 상기 제 2 커팅 라인을 형성하는 표시 장치의 리페어 방법.
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