WO2022097890A1 - 표시 장치 - Google Patents

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WO2022097890A1
WO2022097890A1 PCT/KR2021/011557 KR2021011557W WO2022097890A1 WO 2022097890 A1 WO2022097890 A1 WO 2022097890A1 KR 2021011557 W KR2021011557 W KR 2021011557W WO 2022097890 A1 WO2022097890 A1 WO 2022097890A1
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light emitting
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pixel
disposed
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PCT/KR2021/011557
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김진선
문수현
심용섭
윤해주
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삼성디스플레이 주식회사
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    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • the present invention relates to a display device.
  • An object of the present invention is to provide a display device capable of improving light output efficiency.
  • a display device includes a first electrode and a second electrode spaced apart from each other, first and second light emitting devices disposed between the first electrode and the second electrode, and the first an electrode and a first contact electrode in contact with a first end of the first light emitting element, a second contact electrode in contact with a second end of the first light emitting element, and a first end of the second contact electrode and the second light emitting element; a third contact electrode in contact with the first electrode and overlapping with the first electrode, and a fourth contact electrode in contact with a second end of the second light emitting device and overlapping the second electrode, wherein the first contact electrode and the first contact electrode include: The three contact electrodes are arranged on the same layer.
  • the display device may further include an insulating layer disposed on the second contact electrode and the fourth contact electrode.
  • the insulating layer may not overlap the first ends of the first and second light emitting devices.
  • Each of the first and second light emitting devices may include a p-type semiconductor layer disposed on the first end.
  • the third contact electrode may be in contact with the second contact electrode through a contact hole penetrating the insulating layer.
  • the second contact electrode and the fourth contact electrode may be disposed on the same layer.
  • the first electrode includes a first region, a second region, and a third region positioned between the first region and the second region, and the second electrode surrounds the second region of the first electrode.
  • the first region and the second region of the first electrode may extend in a first direction, and the third region of the first electrode may extend in a second direction crossing the first direction.
  • the first and second light emitting devices may be disposed between the first region of the first electrode and the second electrode.
  • the first region may include a first branching region extending from one end of the third region in a first direction, and a second branching region extending from one end of the third region in a direction opposite to the first direction. .
  • One end of the second electrode may face the first branching region of the first electrode, and the other end of the second electrode may face the second branching region of the first electrode.
  • the first light emitting device is disposed between the first branching region of the first electrode and the second electrode, and the second light emitting device is disposed between the second branching region of the first electrode and the second electrode.
  • the display device may further include third and fourth light emitting elements disposed between the second region of the first electrode and the second electrode.
  • the second region may include a third branching region extending from the other end of the third region in a direction opposite to the first direction, and a fourth branching region extending in the first direction from the other end of the third region. .
  • the third light emitting device is disposed between the third branching region of the first electrode and the second electrode, and the fourth light emitting device is disposed between the fourth branching region of the first electrode and the second electrode.
  • the display device may further include an insulating layer disposed on second ends of the first to fourth light emitting devices, and the insulating layer may not overlap the first ends of the first to fourth light emitting devices.
  • Each of the first to fourth light emitting devices may include a p-type semiconductor layer disposed on the first end.
  • the display device may further include a fifth contact electrode in contact with the fourth contact electrode and the first end of the third light emitting device.
  • the fifth contact electrode may be in contact with the fourth contact electrode through a contact hole penetrating the insulating layer.
  • the fifth contact electrode may be disposed on the same layer as the first contact electrode and the third contact electrode.
  • the light emitting devices are connected in series using contact electrodes, and the third insulating layer disposed between the contact electrodes is formed at the first end (or first semiconductor layer) of the light emitting devices having a large amount of emitted light. It is possible to improve the light output efficiency of the display panel by designing it so that it does not overlap with the display panel.
  • FIG. 1 and 2 are perspective and cross-sectional views illustrating a light emitting device according to an exemplary embodiment.
  • FIG. 3 is a plan view illustrating a display device according to an exemplary embodiment.
  • FIG. 4 is a circuit diagram illustrating a pixel according to an exemplary embodiment.
  • FIG. 5 is a plan view illustrating a display device according to an exemplary embodiment.
  • FIG. 6 is a cross-sectional view taken along line A-A' of FIG. 5 .
  • FIG. 7 is a cross-sectional view taken along the line B-B' of FIG. 5 .
  • FIG. 8 is a plan view illustrating a display device according to another exemplary embodiment.
  • FIG. 9 is a cross-sectional view taken along the line C-C' of FIG. 8 .
  • 10 to 15 are cross-sectional views of a process step-by-step process of a method of manufacturing a display device according to an exemplary embodiment.
  • connection may refer to a physical and/or electrical connection or connection inclusively. It may also refer generically to a direct or indirect connection or connection and an integral or non-integral connection or connection.
  • FIGS. 1 and 2 are perspective and cross-sectional views illustrating a light emitting device according to an exemplary embodiment.
  • the columnar light emitting device LD is illustrated in FIGS. 1 and 2 , the type and/or shape of the light emitting device LD is not limited thereto.
  • the light emitting device LD is interposed between the first semiconductor layer 11 and the second semiconductor layer 13 , and the first and second semiconductor layers 11 and 13 .
  • An active layer 12 may be included.
  • the light emitting device LD may include a first semiconductor layer 11 , an active layer 12 , and sequentially stacked along the length (L) direction. and a second semiconductor layer 13 .
  • the light emitting device LD may be provided in a pillar shape extending in one direction.
  • the light emitting device LD may have a first end EP1 and a second end EP2 .
  • the first semiconductor layer 11 may be disposed at the first end EP1 of the light emitting device LD, and the second semiconductor layer 13 may be disposed at the second end EP2 of the light emitting device LD. It is not necessarily limited thereto.
  • the light emitting device LD may be a light emitting device manufactured in a pillar shape through an etching method or the like.
  • the columnar shape refers to a rod-like shape that is long (ie, an aspect ratio greater than 1) in the length L direction, such as a circular column or a polygonal column, or a bar-like shape. encompasses, and the shape of the cross-section is not particularly limited.
  • a length L of the light emitting device LD may be greater than a diameter D (or a width of a cross-section) thereof.
  • the light emitting device LD may have a size as small as a nanometer scale to a micrometer scale.
  • each of the light emitting devices LD may have a diameter D (or width) and/or a length L in a nanometer scale to a micrometer scale range.
  • the size of the light emitting device LD is not limited thereto, and the size of the light emitting device LD may vary depending on design conditions of various devices using a light emitting device using the light emitting device LD as a light source, for example, a display device. It can be variously changed.
  • the first semiconductor layer 11 may be a semiconductor layer of the first conductivity type.
  • the first semiconductor layer 11 may include a p-type semiconductor layer.
  • the first semiconductor layer 11 includes at least one semiconductor material of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and may include a p-type semiconductor layer doped with a first conductivity type dopant such as Mg.
  • the material constituting the first semiconductor layer 11 is not limited thereto, and various materials other than this may constitute the first semiconductor layer 11 .
  • the active layer 12 is disposed on the first semiconductor layer 11 and may be formed in a single-quantum well or multi-quantum well structure. The position of the active layer 12 may be variously changed according to the type of the light emitting device LD.
  • a cladding layer (not shown) doped with a conductive dopant may be formed on the upper and/or lower portions of the active layer 12 .
  • the cladding layer may be formed of AlGaN or InAlGaN.
  • a material such as AlGaN or InAlGaN may be used to form the active layer 12 , and in addition to this, various materials may constitute the active layer 12 .
  • the second semiconductor layer 13 is disposed on the active layer 12 , and may include a semiconductor layer of a different type from that of the first semiconductor layer 11 .
  • the second semiconductor layer 13 may include an n-type semiconductor layer.
  • the second semiconductor layer 13 includes a semiconductor material of any one of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and is an n-type semiconductor doped with a second conductivity type dopant such as Si, Ge, Sn, etc. layers may be included.
  • the material constituting the second semiconductor layer 13 is not limited thereto, and in addition to this, the second semiconductor layer 13 may be formed of various materials.
  • the light emitting device LD When a voltage equal to or greater than the threshold voltage is applied to both ends of the light emitting device LD, the light emitting device LD emits light while electron-hole pairs are combined in the active layer 12 .
  • the light emitting device LD can be used as a light source of various light emitting devices including pixels of a display device.
  • the amount of light emitted from the first end EP1 of the light emitting device LD may be greater than the amount of light emitted from the second end EP2 of the light emitting device LD. That is, the amount of light emitted from the first semiconductor layer 11 may be greater than that of the second semiconductor layer 13 , but is not limited thereto.
  • the light emitting device LD may further include an insulating layer INF provided on a surface thereof.
  • the insulating layer INF may be formed on the surface of the light emitting device LD to surround at least the active layer 12 , and may further surround one region of the first and second semiconductor layers 11 and 13 .
  • the insulating layer INF may expose both ends of the light emitting device LD having different polarities.
  • the insulating layer INF may expose one end of each of the first and second semiconductor layers 11 and 13 positioned at the first and second ends EP1 and EP2 of the light emitting device LD.
  • the insulating layer INF may be formed on sides of the first and second semiconductor layers 11 and 13 adjacent to the first and second ends EP1 and EP2 of the light emitting device LD having different polarities. may be exposed.
  • the insulating layer INF may include a single layer or multiple layers including at least one insulating material selected from among silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum oxide (AlOx), and titanium oxide (TiOx).
  • the insulating layer INF may include a double layer, and each layer constituting the double layer may include different materials. In this case, each layer constituting the double layer of the insulating layer INF may be formed by a different process method.
  • the insulating layer INF may be formed of a double layer including aluminum oxide (AlOx) and silicon oxide (SiOx), but is not limited thereto. In some embodiments, the insulating layer INF may be omitted.
  • the insulating layer INF is provided to cover the surface of the light emitting device LD, particularly the outer peripheral surface of the active layer 12 , it is possible to prevent the active layer 12 from being short-circuited with a first pixel electrode or a second pixel electrode, which will be described later. there is. Accordingly, electrical stability of the light emitting device LD may be secured. In addition, even when the plurality of light emitting devices LD are disposed close to each other, it is possible to prevent an unwanted short circuit between the light emitting devices LD. In addition, by minimizing surface defects of the light emitting device LD, lifespan and efficiency may be improved.
  • the light emitting device LD may further include additional components in addition to the first semiconductor layer 11 , the active layer 12 , the second semiconductor layer 13 , and/or the insulating film INF surrounding them.
  • the light emitting device LD may include one or more phosphor layers, active layers, semiconductor layers and/or one or more phosphor layers disposed on one end side of the first semiconductor layer 11 , the active layer 12 and/or the second semiconductor layer 13 .
  • An electrode layer may be additionally included.
  • a contact electrode layer may be disposed on each of the first and second ends EP1 and EP2 of the light emitting device LD.
  • the columnar light emitting device LD is illustrated in FIGS. 1 and 2 , the type, structure, and/or shape of the light emitting device LD may be variously changed.
  • the light emitting device LD may have a core-shell structure having a polygonal pyramid shape.
  • the light emitting device including the above-described light emitting device LD may be used in various types of devices requiring a light source, including a display device.
  • a plurality of light emitting devices LD may be disposed in each pixel of the display panel, and the light emitting devices LD may be used as a light source of each pixel.
  • the field of application of the light emitting device LD is not limited to the above-described example.
  • the light emitting device LD may be used in other types of devices that require a light source, such as a lighting device.
  • FIG. 3 is a plan view illustrating a display device according to an exemplary embodiment.
  • FIG. 3 illustrates a display device, particularly a display panel PNL provided in the display device, as an example of an electronic device that can use the light emitting device LD described in the embodiments of FIGS. 1 and 2 as a light source. do.
  • Each pixel unit PXU of the display panel PNL and each pixel constituting the same may include at least one light emitting device LD.
  • the structure of the display panel PNL is briefly illustrated with reference to the display area DA in FIG. 3 .
  • at least one driving circuit unit eg, at least one of a scan driver and a data driver
  • wires, and/or pads may be further disposed on the display panel PNL.
  • the display panel PNL may include a substrate SUB and a pixel unit PXU disposed on the substrate SUB.
  • the pixel unit PXU may include first pixels PXL1 , second pixels PXL2 , and/or third pixels PXL3 .
  • first pixels PXL1 , second pixels PXL2 , and/or third pixels PXL3 are arbitrarily referred to, or when two or more types of pixels are generically referred to, “pixel PXL” )” or "pixels (PXL)".
  • the substrate SUB constitutes the base member of the display panel PNL, and may be a rigid or flexible substrate or film.
  • the substrate SUB may be formed of a rigid substrate made of glass or tempered glass, or a flexible substrate (or thin film) made of plastic or metal, and the material and/or physical properties of the substrate SUB are not particularly limited. does not
  • the display panel PNL and the substrate SUB for forming the same may include a display area DA for displaying an image and a non-display area NDA excluding the display area DA.
  • Pixels PXL may be disposed in the display area DA.
  • Various wires, pads, and/or built-in circuits connected to the pixels PXL of the display area NDA may be disposed in the non-display area NDA.
  • the pixels PXL may be regularly arranged according to a stripe or PENTILE TM arrangement structure. However, the arrangement structure of the pixels PXL is not limited thereto, and the pixels PXL may be arranged in the display area DA in various structures and/or methods.
  • two or more types of pixels PXL emitting light of different colors may be disposed in the display area DA.
  • first pixels PXL1 emitting light of a first color second pixels PXL2 emitting light of a second color, and light of a third color are provided in the display area DA.
  • Third pixels PXL3 may be arranged. At least one of the first to third pixels PXL1 , PXL2 , and PXL3 disposed adjacent to each other may constitute one pixel unit PXU capable of emitting light of various colors.
  • each of the first to third pixels PXL1 , PXL2 , and PXL3 may be a sub-pixel emitting light of a predetermined color.
  • the first pixel PXL1 may be a red pixel emitting red light
  • the second pixel PXL2 may be a green pixel emitting green light
  • the third pixel PXL3 may be It may be a blue pixel emitting blue light, but is not limited thereto.
  • the first pixel PXL1 , the second pixel PXL2 , and the third pixel PXL3 use the light emitting device of the first color, the light emitting device of the second color, and the light emitting device of the third color as light sources, respectively.
  • light of the first color, the second color, and the third color may be emitted, respectively.
  • the first pixel PXL1 , the second pixel PXL2 , and the third pixel PXL3 include light emitting devices emitting light of the same color, but different light emitting devices disposed on the respective light emitting devices
  • a color conversion layer and/or a color filter of a color By including a color conversion layer and/or a color filter of a color, light of the first color, the second color, and the third color may be emitted, respectively.
  • the color, type, and/or number of the pixels PXL constituting each pixel unit PXU is not particularly limited. That is, the color of the light emitted by each pixel PXL may be variously changed.
  • the pixel PXL may include at least one light source driven by a predetermined control signal (eg, a scan signal and a data signal) and/or a predetermined power (eg, a first power and a second power).
  • the light source is at least one light emitting device LD according to any one of the embodiments of FIGS. 1 and 2 , for example, a microminiature having a size as small as a nanometer scale to a micrometer scale.
  • Columnar light emitting devices LD may be included.
  • the present invention is not necessarily limited thereto, and various types of light emitting devices LD may be used as the light source of the pixel PXL.
  • each pixel PXL may be configured as an active pixel.
  • the types, structures, and/or driving methods of the pixels PXL applicable to the display device are not particularly limited.
  • each pixel PXL may be configured as a pixel of a passive or active type light emitting display device having various structures and/or driving methods.
  • FIG. 4 is a circuit diagram illustrating a pixel according to an exemplary embodiment.
  • FIG. 4 shows an embodiment of a pixel PXL that can be applied to an active display device.
  • the types of the pixel PXL and the display device are not limited thereto.
  • the pixel PXL illustrated in FIG. 4 may be any one of the first pixel PXL1 , the second pixel PXL2 , and the third pixel PXL3 provided in the display panel PNL of FIG. 3 .
  • the first pixel PXL1 , the second pixel PXL2 , and the third pixel PXL3 may have substantially the same or similar structure to each other.
  • the pixel PXL may include a light source unit LSU for generating light having a luminance corresponding to a data signal, and a pixel circuit PXC for driving the light source unit LSU.
  • the light source unit LSU may include at least one light emitting device LD electrically connected between the first power source VDD and the second power source VSS.
  • a first end (eg, a p-type end) of the light emitting elements LD is electrically connected to the first power source VDD via the pixel circuit PXC and the first power line PL1 , and the light emitting element
  • a second end (eg, an n-type end) of the LDs may be electrically connected to the second power source VSS via a second power line PL2 or the like.
  • the light emitting devices LD may be electrically connected to each other through various connection structures between the first power source VDD and the second power source VSS.
  • the light emitting devices LD may be connected only in parallel to each other or only in series with each other.
  • the light emitting devices LD may be connected in a series/parallel mixed structure.
  • the light emitting devices LD may be divided into four series terminals and connected in series/parallel to each other as shown in FIG. 4 .
  • each series end may include a pair of electrodes (eg, two electrodes) and at least one light emitting device LD electrically connected between the pair of electrodes.
  • the number of light emitting devices LD constituting each series stage may be the same or different from each other, and the number of light emitting devices LD is not particularly limited.
  • the first series end may include a first electrode ET1, a second electrode ET2, and at least one first light emitting device electrically connected between the first and second electrodes ET1 and ET2.
  • LD1 first electrode
  • the second series end is at least one second light emitting element electrically connected between the third electrode ET3, the fourth electrode ET4, and the third and fourth electrodes ET3 and ET4 (LD2).
  • the third series end includes the fifth electrode ET5 , the sixth electrode ET6 , and at least one third light emitting element LD3 electrically connected between the fifth and sixth electrodes ET5 and ET6 .
  • the fourth series end has a seventh electrode ET7, an eighth electrode ET8, and at least one fourth light emitting element LD4 electrically connected between the seventh and eighth electrodes ET7 and ET8. ) may be included.
  • the first electrode of the light source unit LSU for example, the first electrode ET1 may be a first pixel electrode (or an anode electrode).
  • the last electrode of the light source unit LSU for example, the eighth electrode ET8 may be a second pixel electrode (or a cathode electrode).
  • the remaining electrodes of the light source unit LSU may constitute respective intermediate electrodes.
  • the second electrode ET2 and the third electrode ET3 may be integrally or non-integrally connected to each other to form the first intermediate electrode IET1 .
  • the fourth electrode ET4 and the fifth electrode ET5 are integrally or non-integrally connected to each other to form the second intermediate electrode IET2
  • the sixth electrode ET6 and the seventh electrode ET7 are They may be integrally or non-integrally connected to each other to configure the third intermediate electrode IET3 .
  • the second and third electrodes ET2 and ET3 are integrated to be regarded as one first intermediate electrode IET1
  • the fourth and fifth electrodes ET4 and ET5 are integrated to form one second intermediate electrode IET1
  • It may be regarded as the intermediate electrode IET2
  • the first end (eg, p-type end) of the first light emitting device LD1 is connected to the first power source VDD via the first pixel electrode (eg, the first electrode ET1) of the light source unit LSU. ) can be connected to
  • the second end (eg, n-type end) of the first light emitting device LD1 is connected to the first end (eg, p-type end) of the second light emitting device LD2 through the first intermediate electrode IET1. can be connected to
  • a first end (eg, a p-type end) of the second light emitting device LD2 may be connected to a second end (eg, an n-type end) of the first light emitting device LD1 .
  • the second end (eg, n-type end) of the second light emitting device LD2 is the first end (eg, p-type end) of the third light emitting device LD3 through the second intermediate electrode IET2 can be connected to
  • a first end (eg, a p-type end) of the third light emitting device LD3 may be connected to a second end (eg, an n-type end) of the second light emitting device LD2 .
  • the second end (eg, the n-type end) of the third light emitting element LD3 is connected to the second power supply via the second pixel electrode (eg, the eighth electrode ET8) of the light source unit LSU. (VSS) can be connected.
  • the first to fourth light emitting elements LD1 to LD4 may be sequentially connected in series between the first and second pixel electrodes of the light source unit LSU.
  • FIG. 4 illustrates an embodiment in which the light emitting devices LD are connected in a 4-stage series/parallel mixed structure
  • the present invention is not limited thereto.
  • at least two light emitting elements LD are connected in a two-stage series or series/parallel mixed structure, or four or more light emitting elements LD are connected in series or series/parallel with four or more stages. It can also be connected in a mixed structure.
  • the light source unit LSU is configured by using the light emitting elements LD of the same condition (eg, the same size and/or number) as an effective light source
  • the light emitting elements LD are mixed in series or in series/parallel When connected in a structure, power efficiency can be improved.
  • the light source unit LSU in which the light emitting elements LD are connected in series or in series/parallel higher luminance with the same current compared to a light source unit (not shown) in which the light emitting elements LD are connected only in parallel can be expressed
  • the light source unit LSU in which the light emitting elements LD are connected in series or in series/parallel can express the same luminance with a lower driving current compared to the light source unit in which the light emitting elements LD are connected in parallel.
  • Each of the light emitting elements LD is connected to the first power source VDD via a first pixel electrode (eg, the first electrode ET1 ), the pixel circuit PXC, and/or the first power line PL1 . to the second power source VSS via a first end (eg, a p-type end) and a second pixel electrode (eg, an eighth electrode ET8) and a second power line PL2 that are electrically connected to each other It may include an electrically connected second end (eg, an n-type end). That is, the light emitting devices LD may be connected in a forward direction between the first power source VDD and the second power source VSS. Each of the light emitting devices LD connected in the forward direction as described above constitutes each effective light source, and these effective light sources may be collected to constitute the light source unit LSU of the pixel PXL.
  • the first power VDD and the second power VSS may have different potentials so that the light emitting devices LD emit light.
  • the first power VDD may be set as a high potential power
  • the second power VSS may be set as a low potential power.
  • the first power source VDD and the second power source VSS may have a potential difference sufficient to allow the light emitting devices LD to emit light during the light emission period of the pixel PXL.
  • the light emitting devices LD When a driving current is supplied through the pixel circuit PXC, the light emitting devices LD may emit light with a luminance corresponding to the driving current. For example, during each frame period, the pixel circuit PXC may supply a driving current corresponding to a grayscale value to be expressed in the corresponding frame to the light source unit LSU. Accordingly, while the light emitting devices LD emit light with a luminance corresponding to the driving current, the light source unit LSU may express the luminance corresponding to the driving current.
  • the pixel circuit PXC may be connected between the first power source VDD and the light source unit LSU.
  • the pixel circuit PXC may be connected to the scan line Si and the data line Dj of the corresponding pixel PXL.
  • the pixel circuit PXC is It may be connected to the i-th scan line Si and the j-th data line Dj of the display area DA.
  • the pixel circuit PXC may include a plurality of transistors and at least one capacitor.
  • the pixel circuit PXC may include a first transistor T1 , a second transistor T2 , and a storage capacitor Cst.
  • the first transistor T1 may be connected between the first power source VDD and the light source unit LSU.
  • a first electrode (eg, a source electrode) of the first transistor T1 is connected to the first power source VDD
  • a second electrode (eg, a drain electrode) of the first transistor T1 is It may be connected to the first electrode ET1.
  • the gate electrode of the first transistor T1 may be connected to the first node N1 .
  • the first transistor T1 may control the driving current supplied to the light source unit LSU in response to the voltage of the first node N1 . That is, the first transistor T1 may be a driving transistor that controls the driving current of the pixel PXL.
  • the second transistor T2 may be connected between the data line Dj and the first node N1 .
  • the first electrode (eg, the source electrode) of the second transistor T2 is connected to the data line Dj
  • the second electrode (eg, the drain electrode) of the second transistor T2 is connected to the second It may be connected to one node N1.
  • the gate electrode of the second transistor T2 may be connected to the scan line Si.
  • the second transistor T2 is turned on when the scan signal SSi of a gate-on voltage (eg, a low-level voltage) is supplied from the scan line Si, and the data line Dj and the first node ( N1) can be electrically connected.
  • a gate-on voltage eg, a low-level voltage
  • the data signal DSj of the corresponding frame is supplied to the data line Dj, and the data signal DSj is turned on during the period in which the scan signal SSi of the gate-on voltage is supplied. It may be transferred to the first node N1 through the transistor T2 . That is, the second transistor T2 may be a switching transistor for transferring each data signal DSj to the inside of the pixel PXL.
  • One electrode of the storage capacitor Cst may be connected to the first power source VDD, and the other electrode may be connected to the first node N1 .
  • the storage capacitor Cst may be charged with a voltage corresponding to the data signal DSj supplied to the first node N1 during each frame period.
  • the pixel circuit PXC may be further connected to the sensing control line SCLi and the sensing line SLj.
  • the pixel circuit PXC of the pixel PXL disposed on the i-th horizontal line and the j-th vertical line of the display area DA may include the i-th sensing control line SCLi and the j-th sensing line SCLi of the display area DA. It may be connected to the line SLj.
  • the pixel circuit PXC may further include a third transistor T3 .
  • the present invention is not necessarily limited thereto, and according to an embodiment, the sensing line SLj is omitted and the sensing signal SENj is detected through the data line Dj of the corresponding pixel PXL (or adjacent pixel). A characteristic of the pixel PXL may be detected.
  • the third transistor T3 may be connected between the first transistor T1 and the sensing line SLj.
  • one electrode of the third transistor T3 is connected to one electrode (eg, a source electrode) of the first transistor T1 connected to the first electrode ET1 and the other electrode of the third transistor T3 is connected to the other electrode of the third transistor T3 .
  • the electrode may be connected to the sensing line SLj. Meanwhile, when the sensing line SLj is omitted, the other electrode of the third transistor T3 may be connected to the data line Dj.
  • a gate electrode of the third transistor T3 may be connected to the sensing control line SCLi.
  • the gate electrode of the third transistor T3 may be connected to the scan line Si.
  • the third transistor T3 is turned on by the sensing control signal SCSi of the gate-on voltage (eg, high-level voltage) supplied to the sensing control line SCLi for a predetermined sensing period, and the sensing line SLj and the first transistor T1 may be electrically connected.
  • the sensing period may be a period in which characteristics (eg, the threshold voltage of the first transistor T1 ) of each of the pixels PXL disposed in the display area DA are extracted.
  • a predetermined reference voltage for turning on the first transistor T1 is supplied to the first node N1 through the data line Dj and the second transistor T2, or each pixel PXL ) may be connected to a current source or the like to turn on the first transistor T1 .
  • the third transistor T3 is turned on by supplying the sensing control signal SCSi of the gate-on voltage to the third transistor T3 to connect the first transistor T1 to the sensing line SLj.
  • the sensing signal SENj may be obtained through the sensing line SLj, and characteristics of each pixel PXL including the threshold voltage of the first transistor T1 may be detected using the sensing signal SENj.
  • Information on the characteristics of each pixel PXL may be used to convert image data so that a characteristic deviation between the pixels PXL disposed in the display area DA may be compensated.
  • FIG. 4 exemplifies a case in which all of the first to third transistors T1 , T2 , and T3 are n-type transistors
  • the present invention is not limited thereto.
  • at least one of the first to third transistors T1 , T2 , and T3 may be changed to a p-type transistor.
  • the pixel circuit PXC may include pixel circuits having various structures and/or driving methods.
  • a transistor for compensating for the threshold voltage of the first transistor T1 a transistor for initializing the voltage of the first electrode ET1 of the first node N1 or the light source unit LSU, and the light source unit ( Additional circuit elements such as a transistor for controlling a period during which the driving current is supplied to the LSU) and/or a boosting capacitor for boosting the voltage of the first node N1 may be further included.
  • FIG. 5 is a plan view illustrating a display device according to an exemplary embodiment. 6 is a cross-sectional view taken along line A-A' of FIG. 5 . 7 is a cross-sectional view taken along the line B-B' of FIG. 5 .
  • FIG. 5 may be any one of the first to third pixels PXL1, PXL2, and PXL3 constituting the pixel unit PXU of FIG. 3 , and the first to third pixels PXL1, PXL2, PXL3) may have substantially the same or similar structures to each other.
  • 5 illustrates an embodiment in which each pixel PXL includes the light emitting devices LD disposed in four series stages as shown in FIG. 4 , but The number may be variously changed according to an embodiment.
  • the pixels PXL include first and second pixel electrodes ELT1 and ELT2 , first to fourth light emitting devices LD1 to LD4 , and first to eighth contact electrodes, respectively. (CNE1 to CNE8) may be included.
  • first and second pixel electrodes ELT1 and ELT2 are arbitrarily referred to as at least one pixel electrode, they will be referred to as “pixel electrode ELT” or “pixel electrodes ELT”.
  • the first pixel electrode ELT1 may include a first area A1 , a second area A2 , and a third area A3 positioned between the first area A1 and the second area A2 . there is.
  • the first area A1 and the second area A2 of the first pixel electrode ELT1 extend in the first direction DR1 and are spaced a predetermined distance in the second direction DR2 intersecting the first direction DR1 . can be spaced apart.
  • the third area A3 of the first pixel electrode ELT1 may extend in the second direction DR2 between the first and second areas A1 and A2 .
  • the first and second regions A1 and A2 of the first pixel electrode ELT1 form a plurality of branch regions B1, B2, B3, and B4 branched from one end and the other end of the third region A3, respectively.
  • the first area A1 of the first pixel electrode ELT1 includes a first branch area B1 extending from one end of the third area A3 in the first direction DR1 and a third area ( A second branch region B2 extending from one end of A3) in a direction opposite to the first direction DR1 may be included.
  • the second area A2 of the first pixel electrode ELT1 includes a third branch area B3 extending from the other end of the third area A3 in a direction opposite to the first direction DR1 , and a third area A fourth branching region B4 extending in the first direction DR1 from the other end of A3 may be included.
  • the second pixel electrode ELT2 may be spaced apart from the first pixel electrode ELT1 and may be disposed to surround at least a portion of the first pixel electrode ELT1 .
  • the second pixel electrode ELT2 may be disposed to surround the second area A2 of the first pixel electrode ELT1 .
  • the second pixel electrode ELT2 extends to surround the third branch area B3 and the fourth branch area B4 of the first pixel electrode ELT1 , and one end of the second pixel electrode ELT2 is
  • the first branch region B1 of the first pixel electrode ELT1 may be opposite to the first branch region B1
  • the other end of the second pixel electrode ELT2 may face the second branch region B2 of the first pixel electrode ELT2 .
  • the present invention is not necessarily limited thereto, and the shape and/or the mutual arrangement structure of each of the first and second pixel electrodes ELT1 and ELT2 may be variously changed according to embodiments.
  • any one of the above-described pixel electrodes ELT for example, the first pixel electrode ELT1 may be electrically connected to the pixel circuit PXC and/or the first power line PL1 through the first contact unit CNT1 .
  • Another one of the pixel electrodes ELT for example, the second pixel electrode ELT2 may be electrically connected to the second power line PL2 through the second contact portion CNT2 .
  • the first pixel electrode ELT1 may correspond to the first electrode ET1 of FIG. 4
  • the second pixel electrode ELT2 may correspond to the eighth electrode ET8 of FIG. 4 .
  • Light emitting devices LD may be disposed between the first and second pixel electrodes ELT1 and ELT2 .
  • the light emitting elements LD may be aligned with a direction between the first and second pixel electrodes ELT1 and ELT2 .
  • the light emitting devices LD may be disposed such that the first end EP1 faces the first pixel electrode ELT1 and the second end EP2 faces the second pixel electrode ELT2 . .
  • the first and second light emitting elements LD1 and LD2 may be disposed between the first area A1 of the first pixel electrode ELT1 and the second pixel electrode ELT2 .
  • the third and fourth light emitting elements LD3 and LD4 may be disposed between the second area A2 of the first pixel electrode ELT1 and the second pixel electrode ELT2 .
  • the first light emitting device LD1 may be disposed between the first branch region B1 of the first pixel electrode ELT1 and the second pixel electrode ELT2 .
  • the second light emitting device LD2 may be disposed between the second branch region B2 of the first pixel electrode ELT1 and the second pixel electrode ELT2 .
  • the third light emitting device LD3 may be disposed between the third branch region B3 of the first pixel electrode ELT1 and the second pixel electrode ELT2 .
  • the fourth light emitting device LD4 may be disposed between the fourth branch region B4 of the first pixel electrode ELT1 and the second pixel electrode ELT2 .
  • the light emitting elements LD may be electrically connected to the first and second pixel electrodes ELT1 and ELT2 through the contact electrode CNE.
  • the first contact electrode CNE1 may be disposed on the first pixel electrode ELT1 and the first end EP1 of the first light emitting device LD1 .
  • the first contact electrode CNE1 may overlap the first branch region B1 of the first pixel electrode ELT1 and/or the first end EP1 of the first light emitting device LD1 in the third direction DR3 .
  • the first contact electrode CNE1 may be in contact with the first pixel electrode ELT1 and the first end EP1 of the first light emitting device LD1 . That is, the first contact electrode CNE1 may electrically connect the first pixel electrode ELT1 and the first light emitting device LD1.
  • the second contact electrode CNE2 may be disposed on the second end EP2 of the first light emitting device LD1 .
  • the second contact electrode CNE2 may overlap the second end EP2 of the first light emitting device LD1 in the third direction DR3 .
  • the second contact electrode CNE2 may overlap the second pixel electrode ELT2 in the third direction DR3 .
  • the second contact electrode CNE2 may contact the second end EP2 of the first light emitting device LD1 .
  • the second contact electrode CNE2 may correspond to the second electrode ET2 of FIG. 4 .
  • the third contact electrode CNE3 may be disposed on the first end EP1 of the second light emitting device LD2 .
  • the third contact electrode CNE3 may overlap the first end EP1 of the second light emitting device LD2 in the third direction DR3 .
  • the third contact electrode CNE3 may overlap the second branch region B2 of the first pixel electrode ELT1 in the third direction DR3 .
  • the third contact electrode CNE3 may be in contact with the second contact electrode CNE2 and the first end EP1 of the second light emitting device LD2 . That is, the third contact electrode CNE3 may electrically connect the second contact electrode CNE2 and the second light emitting device LD2 .
  • the third contact electrode CNE3 may be disposed on a layer different from that of the second contact electrode CNE2 to contact the second contact electrode CNE2 through a separate contact hole. Accordingly, the second end EP2 of the first light emitting element LD1 may be connected to the first end EP1 of the second light emitting element LD2 through the second and third contact electrodes CNE2 and CNE3. there is.
  • the third contact electrode CNE3 may correspond to the third electrode ET3 of FIG. 4 .
  • the fourth contact electrode CNE4 may be disposed on the second end EP2 of the second light emitting device LD2 .
  • the fourth contact electrode CNE4 may overlap the second end EP2 of the second light emitting device LD2 in the third direction DR3 .
  • the fourth contact electrode CNE4 may overlap the second pixel electrode ELT2 in the third direction DR3 .
  • the fourth contact electrode CNE4 may contact the second end EP2 of the second light emitting device LD2 .
  • the fourth contact electrode CNE4 may correspond to the fourth electrode ET4 of FIG. 4 .
  • the fifth contact electrode CNE5 may be disposed on the first end EP1 of the third light emitting device LD3 .
  • the fifth contact electrode CNE5 may overlap the first end EP1 of the third light emitting device LD3 in the third direction DR3 .
  • the fifth contact electrode CNE5 may overlap the third branch region B3 of the first pixel electrode ELT1 in the third direction DR3 .
  • the fifth contact electrode CNE5 may contact the fourth contact electrode CNE4 and the first end EP1 of the third light emitting device LD3 . That is, the fifth contact electrode CNE5 may electrically connect the fourth contact electrode CNE4 and the third light emitting element LD3 .
  • the fifth contact electrode CNE5 may be disposed on a layer different from that of the fourth contact electrode CNE4 to contact the fourth contact electrode CNE4 through a separate contact hole. Accordingly, the second end EP2 of the second light emitting element LD2 may be connected to the first end EP1 of the third light emitting element LD3 through the fourth and fifth contact electrodes CNE4 and CNE5. there is.
  • the fifth contact electrode CNE5 may correspond to the fifth electrode ET5 of FIG. 4 .
  • the sixth contact electrode CNE6 may be disposed on the second end EP2 of the third light emitting device LD3 .
  • the sixth contact electrode CNE6 may overlap the second end EP2 of the third light emitting device LD3 in the third direction DR3 .
  • the sixth contact electrode CNE6 may overlap the second pixel electrode ELT2 in the third direction DR3 .
  • the sixth contact electrode CNE6 may contact the second end EP2 of the third light emitting device LD3 .
  • the sixth contact electrode CNE6 may correspond to the sixth electrode ET6 of FIG. 4 .
  • the seventh contact electrode CNE7 may be disposed on the first end EP1 of the fourth light emitting device LD4 .
  • the seventh contact electrode CNE7 may overlap the first end EP1 of the fourth light emitting element LD4 in the third direction DR3 .
  • the seventh contact electrode CNE7 may overlap the fourth branch region B4 of the first pixel electrode ELT1 in the third direction DR3 .
  • the seventh contact electrode CNE7 may contact the sixth contact electrode CNE6 and the first end EP1 of the fourth light emitting device LD4 . That is, the seventh contact electrode CNE7 may electrically connect the sixth contact electrode CNE6 and the fourth light emitting device LD4 .
  • the seventh contact electrode CNE7 may be disposed on a layer different from that of the sixth contact electrode CNE6 to contact the sixth contact electrode CNE6 through a separate contact hole. Accordingly, the second end EP2 of the third light emitting element LD3 may be connected to the first end EP1 of the fourth light emitting element LD4 through the sixth and seventh contact electrodes CNE6 and CNE7. there is.
  • the seventh contact electrode CNE7 may correspond to the seventh electrode ET7 of FIG. 4 .
  • the eighth contact electrode CNE8 may be disposed on the second end EP2 of the second pixel electrode ELT2 and the fourth light emitting device LD4 .
  • the eighth contact electrode CNE8 may overlap the second end EP2 of the second pixel electrode ELT2 and/or the fourth light emitting device LD4 in the third direction DR3 .
  • the eighth contact electrode CNE8 may contact the second end EP2 of the second pixel electrode ELT2 and the fourth light emitting device LD4 . That is, the eighth contact electrode CNE8 may electrically connect the second pixel electrode ELT2 and the fourth light emitting element LD4 .
  • each of the pixels PXL may further include an insulating layer that covers at least some of the contact electrodes CNE.
  • the third insulating layer INS3 may be disposed on the second, fourth, sixth, and eighth contact electrodes CNE2 , CNE4 , CNE6 , and CNE8 .
  • the third insulating layer INS3 overlaps the second end EP2 of the light emitting elements LD in the third direction DR3 , and overlaps the first end EP1 of the light emitting elements LD and the first end EP1 of the light emitting elements LD. It may be arranged so as to be non-overlapping in three directions DR3.
  • the third insulating layer INS3 when the third insulating layer INS3 does not overlap with the first end EP1 (or the first semiconductor layer 11 ) of the light emitting devices LD having a large amount of emitted light, the third insulating layer INS3 ) can minimize the decrease in light output efficiency.
  • the third insulating layer INS3 has a stripe shape on the second, fourth, sixth, and eighth contact electrodes CNE2, CNE4, CNE6, and CNE8 is exemplified. It is not That is, the shape or arrangement structure of the third insulating layer INS3 may be variously changed within a range in which the third insulating layer INS3 does not overlap the first end EP1 of the light emitting devices LD.
  • the third insulating layer INS3 may be disposed on the entire surface of the pixel PXL and include an opening exposing the first end EP1 of the light emitting devices LD.
  • each pixel PXL a cross-sectional structure of each pixel PXL will be described in detail with reference to FIGS. 6 and 7 , centering on the light emitting device LD.
  • 6 schematically illustrates the structure of each pixel PXL with the first light emitting element LD1 as the center, and a transistor connected to the first pixel electrode ELT1 among various circuit elements constituting the pixel circuit PXC. (T) (for example, the first transistor T1 in FIG. 4 and the like) is shown.
  • the first transistor T1 will also be referred to as a “transistor T”.
  • the structure and/or the position of each layer of the transistors T is not limited to the embodiment illustrated in FIG.
  • the transistors T constituting each of the pixel circuits PXC may have substantially the same or similar structures, but is not limited thereto.
  • at least one of the transistors T constituting the pixel circuit PXC may have a different cross-sectional structure from the other transistors T, and/or may be disposed on a different layer. .
  • FIG. 7 illustrates an electrical connection structure between the light emitting elements LD and the contact electrodes CNE, and the circuit layer PCL and the like are omitted for convenience of description.
  • a pixel PXL and a display device having the same may include a substrate SUB, a circuit layer PCL and a display layer DPL disposed on one surface of the substrate SUB. there is.
  • a color conversion layer and/or a color filter layer may be further disposed on the display layer DPL, but the present invention is not limited thereto.
  • the circuit layer PCL may include circuit elements constituting the pixel circuit PXC of each pixel PXL and various wirings connected thereto.
  • the display layer DPL includes the electrodes (eg, the pixel electrodes ELT and/or the contact electrodes CNE) constituting the light source unit LSU of each pixel PXL and the light emitting elements LD. may include
  • the circuit layer PCL may include a plurality of transistors T constituting the pixel circuit PXC.
  • the circuit layer PCL may further include at least one power line and/or signal line connected to each of the pixel circuits PXC and/or the light source unit LSU.
  • the circuit layer PCL may include a first power line PL1 , a second power line PL2 , and a scan line Si and a data line Dj of each pixel PXL.
  • the circuit layer PCL may include a plurality of insulating layers.
  • the circuit layer PCL may include a buffer layer BFL, a gate insulating layer GI, a first interlayer insulating layer ILD1, and a second interlayer insulating layer ILD2 sequentially stacked on one surface of the substrate SUB. ) and/or a protective layer (PSV). Also, the circuit layer PCL may selectively further include at least one light blocking pattern (not shown) disposed under at least some of the transistors T.
  • the buffer layer BFL may prevent impurities from diffusing into each circuit element.
  • the buffer layer BFL may be composed of a single layer, but may also be composed of at least two or more multi-layers. When the buffer layer BFL is provided in multiple layers, each layer may be formed of the same material or may be formed of different materials.
  • the buffer layer BFL may be omitted in some embodiments. In this case, at least one circuit element and/or wiring may be directly disposed on one surface of the substrate SUB.
  • Each transistor T may include a semiconductor pattern SCP, a gate electrode GE, and first and second transistor electrodes TE1 and TE2.
  • FIG. 6 illustrates an embodiment in which each transistor T includes first and second transistor electrodes TE1 and TE2 formed separately from the semiconductor pattern SCP, the embodiment is not limited thereto.
  • the first and/or second transistor electrodes TE1 and TE2 provided in the at least one transistor T may be integrated with each semiconductor pattern SCP.
  • the semiconductor pattern SCP may be disposed on the buffer layer BFL.
  • the semiconductor pattern SCP may be disposed between the substrate SUB on which the buffer layer BFL is formed and the gate insulating layer GI.
  • the semiconductor pattern SCP is positioned in a first region in contact with each of the first transistor electrodes TE1 , a second region in contact with each of the second transistor electrodes TE2 , and between the first and second regions. It may include a defined channel region. According to an embodiment, one of the first and second regions may be a source region and the other may be a drain region.
  • the semiconductor pattern SCP may be a semiconductor pattern made of polysilicon, amorphous silicon, oxide semiconductor, or the like.
  • the channel region of the semiconductor pattern SCP may be an intrinsic semiconductor pattern as a semiconductor pattern not doped with impurities, and the first and second regions of the semiconductor pattern SCP may be semiconductor patterns doped with a predetermined impurity, respectively. .
  • the semiconductor patterns SCP of the transistors T constituting each pixel circuit PXC may be made of substantially the same or similar material.
  • the semiconductor pattern SCP of the transistors T may be made of the same one of polysilicon, amorphous silicon, and oxide semiconductor.
  • some of the transistors T and some of the remaining transistors T may include semiconductor patterns SCP made of different materials.
  • the semiconductor pattern SCP of some of the transistors T may be made of polysilicon or amorphous silicon, and the semiconductor pattern SCP of the remaining transistors of the transistors T may be made of an oxide semiconductor.
  • the gate insulating layer GI may be disposed on the semiconductor pattern SCP.
  • the gate insulating layer GI may be disposed between the semiconductor pattern SCP and the gate electrode GE.
  • the gate insulating layer (GI) may be composed of a single layer or multiple layers, and includes various types of organic/inorganic insulating materials including silicon nitride (SiNx), silicon oxide (SiOx), or silicon oxynitride (SiOxNy). can do.
  • the gate electrode GE may be disposed on the gate insulating layer GI.
  • the gate electrode GE may be disposed to overlap the semiconductor pattern SCP with the gate insulating layer GI interposed therebetween.
  • FIG. 6 illustrates the transistor T having a top-gate structure, in another embodiment, the transistor T may have a bottom-gate structure. In this case, the gate electrode GE may be disposed to overlap the semiconductor pattern SCP under the semiconductor pattern SCP.
  • the first interlayer insulating layer ILD1 may be disposed on the gate electrode GE.
  • the first interlayer insulating layer ILD1 may be disposed between the gate electrode GE and the first and second transistor electrodes TE1 and TE2 .
  • the first interlayer insulating layer ILD1 may be configured as a single layer or multiple layers, and may include at least one inorganic insulating material and/or an organic insulating material.
  • the first interlayer insulating layer ILD1 may include various types of organic/inorganic insulating materials including silicon nitride (SiNx), silicon oxide (SiOx), or silicon oxynitride (SiOxNy).
  • the constituent material of the interlayer insulating layer ILD1 is not particularly limited.
  • the first and second transistor electrodes TE1 and TE2 may be disposed on each semiconductor pattern SCP with at least one first interlayer insulating layer ILD1 interposed therebetween.
  • the first and second transistor electrodes TE1 and TE2 have the gate insulating layer GI and the first interlayer insulating layer ILD1 interposed therebetween, and are disposed on different ends of the semiconductor pattern SCP. can be placed in
  • the first and second transistor electrodes TE1 and TE2 may be electrically connected to each semiconductor pattern SCP.
  • the first and second transistor electrodes TE1 and TE2 may be connected to the first of the semiconductor pattern SCP through contact holes penetrating the gate insulating layer GI and the first interlayer insulating layer ILD1 . and the second regions.
  • one of the first and second transistor electrodes TE1 and TE2 may be a source electrode, and the other may be a drain electrode.
  • At least one transistor T included in the pixel circuit PXC may be connected to at least one pixel electrode.
  • the transistor T is electrically connected to the first pixel electrode ELT1 through a contact hole (eg, the first contact hole CH1 ) passing through the passivation layer PSV and/or the bridge pattern BRP. can be connected to
  • At least one signal line and/or a power line connected to each pixel PXL may be disposed on the same layer as one electrode of circuit elements constituting the pixel circuit PXC.
  • the scan line Si of each pixel PXL is disposed on the same layer as the gate electrodes GE of the transistors T
  • the data line Dj of each pixel PXL includes the transistors T It may be disposed on the same layer as the first and second transistor electrodes TE1 and TE2.
  • the first and/or second power lines PL1 and PL2 are disposed on the same layer as the gate electrodes GE of the transistors T or the first and second transistor electrodes TE1 and TE2 or different layers. can be placed in
  • the second power line PL2 for supplying the second power VSS may be disposed on the second interlayer insulating layer ILD2 and may be at least partially covered by the passivation layer PSV.
  • the second power line PL2 may be electrically connected to the second pixel electrode ELT2 of the light source unit LSU disposed on the passivation layer PSV through a contact hole passing through the passivation layer PSV.
  • the positions and/or structures of the first and/or second power lines PL1 and PL2 may be variously changed.
  • the second power line PL2 is disposed on the same layer as the gate electrodes GE of the transistors T or the first and second transistor electrodes TE1 and TE2, so that at least one not shown It may be electrically connected to the second pixel electrode ELT2 through a bridge pattern and/or a contact hole.
  • the second interlayer insulating layer ILD2 is disposed on the first interlayer insulating layer ILD1 and covers the first and second transistor electrodes TE1 and TE2 disposed on the first interlayer insulating layer ILD1 , etc. can do.
  • the second interlayer insulating layer ILD2 may be configured as a single layer or multiple layers, and may include at least one inorganic insulating material and/or an organic insulating material.
  • the second interlayer insulating layer ILD2 may include various types of organic/inorganic insulating materials including silicon nitride (SiNx), silicon oxide (SiOx), or silicon oxynitride (SiOxNy).
  • SiNx silicon nitride
  • SiOx silicon oxide
  • SiOxNy silicon oxynitride
  • the present invention is not limited thereto.
  • a bridge pattern BRP for connecting at least one circuit element (eg, the first transistor T1 ) provided in the pixel circuit PXC and the first pixel electrode ELT1 is formed on the second interlayer insulating layer ILD2 .
  • a first power line PL1 and/or a second power line PL2 may be disposed.
  • a protective layer PSV may be disposed on circuit elements including the transistors T and/or wirings including the first and second power lines PL1 and PL2 .
  • the passivation layer PSV may be configured as a single layer or multiple layers, and may include at least one inorganic insulating material and/or an organic insulating material.
  • the passivation layer PSV may include at least an organic insulating layer and may serve to substantially planarize the surface of the circuit layer PCL.
  • a display layer DPL may be disposed on the passivation layer PSV of the circuit layer PCL.
  • the display layer DPL includes the electrodes (eg, the pixel electrodes ELT and/or the contact electrodes CNE) constituting the light source unit LSU of each pixel PXL and the light emitting elements LD. may include
  • the display layer DPL may include a bank BNK protruding from the substrate SUB in the third direction DR3 .
  • the bank BNK may be formed in a separate or integrated pattern on the circuit layer PCL.
  • the bank BNK may have various shapes according to embodiments.
  • the bank BNK may be a bank structure having a positive taper structure.
  • the bank BNK may be formed to have an inclined surface inclined at a predetermined angle with respect to the substrate SUB as shown in FIGS. 6 and 7 .
  • the present invention is not necessarily limited thereto, and the bank BNK may have a curved surface or a stepped sidewall.
  • the bank BNK may have a cross-section such as a semicircle or a semi-ellipse shape.
  • the electrodes and insulating layers disposed on the bank BNK may have a shape corresponding to the bank BNK.
  • the pixel electrodes ELT and the contact electrodes CNE are disposed on one region of the bank BNK, and may include an inclined surface or a curved surface having a shape corresponding to the shape of the bank BNK.
  • the bank BNK induces and displays the light emitted from the light emitting devices LD together with the pixel electrodes ELT provided thereon in the front direction of the pixel PXL, that is, the third direction DR3 . It may function as a reflective member that improves the light output efficiency of the panel PNL.
  • the bank BNK may include an insulating material including at least one inorganic material and/or an organic material.
  • the bank BNK may include at least one inorganic layer including various inorganic insulating materials including silicon nitride (SiNx) or silicon oxide (SiOx).
  • the bank BNK includes at least one layer of an organic layer and/or a photoresist layer including various types of organic insulating materials, or a single or multi-layered insulator including organic/inorganic materials in combination. may be configured. That is, the constituent material and/or the pattern shape of the bank BNK may be variously changed.
  • the first and second pixel electrodes ELT1 and ELT2 of each pixel PXL may be disposed on the bank BNK.
  • the first and second pixel electrodes ELT1 and ELT2 may be disposed to be spaced apart from each other.
  • the first and second pixel electrodes ELT1 and ELT2 may have separate patterns for each pixel PXL or may have a pattern commonly connected to the plurality of pixels PXL. Meanwhile, before the process of forming the pixel PXL, particularly, before the alignment of the light emitting elements LD is completed, the first pixel electrodes ELT1 of the pixels PXL are connected to each other, and the second pixel electrodes ELT2 are connected to each other. ) may be interconnected.
  • the first pixel electrodes ELT1 of the pixels PXL are integrally formed with each other to form one first alignment electrode
  • the second pixel electrodes (ELT2) may be integrally formed with each other to form one second alignment electrode.
  • the present invention is not necessarily limited thereto, and the first and second pixel electrodes ELT1 and ELT2 of the pixels PXL are each formed non-integrally and are electrically connected to each other by at least one contact hole and/or a bridge pattern. can be connected
  • the first and second pixel electrodes ELT1 and ELT2 may have a first alignment signal (or a first alignment voltage) and a second alignment signal (or a second alignment voltage), respectively, in the alignment step of the light emitting elements LD. can be supplied.
  • one of the first and second pixel electrodes ELT1 and ELT2 receives an AC alignment signal
  • the other of the first and second pixel electrodes ELT1 and ELT2 receives a constant voltage level.
  • the branch may be supplied with an alignment voltage (eg, a ground voltage). That is, a predetermined alignment signal may be applied to the first and second pixel electrodes ELT1 and ELT2 in the alignment step of the light emitting elements LD.
  • an electric field may be formed between the first and second pixel electrodes ELT1 and ELT2 .
  • the light emitting devices LD supplied to each of the pixels PXL by the electric field may be aligned between the first and second pixel electrodes ELT1 and ELT2 . After the alignment of the light emitting elements LD is completed, by disconnecting the first and second pixel electrodes ELT1 and ELT2 between the pixels PXL, individual driving of the pixels PXL is performed. It can be formed in any possible shape.
  • the first pixel electrode ELT1 includes a predetermined circuit element (eg, at least one transistor constituting the pixel circuit PXC) and a power line (eg, a first power line) through the first contact part CNT1 . PL1)) and/or a signal line (eg, a scan line Si, a data line Dj, or a predetermined control line).
  • the first pixel electrode ELT1 may be electrically connected to the bridge pattern BRP through the first contact portion CNT1 , and may be electrically connected to the transistor T through this.
  • the present invention is not necessarily limited thereto, and the first pixel electrode ELT1 may be directly connected to a predetermined power line or signal line.
  • the second pixel electrode ELT2 includes a predetermined circuit element (eg, at least one transistor constituting the pixel circuit PXC) and a power line (eg, a second power line) through the second contact unit CNT2 . PL2)) and/or a signal line (eg, a scan line Si, a data line Dj, or a predetermined control line).
  • the second pixel electrode ELT2 may be electrically connected to the second power line PL2 through the second contact portion CNT2 .
  • the present invention is not limited thereto, and the second pixel electrode ELT2 may be directly connected to a predetermined power line or signal line.
  • Each of the first and second pixel electrodes ELT1 and ELT2 may include at least one conductive material.
  • each of the first and second pixel electrodes ELT1 and ELT2 may include silver (Ag), magnesium (Mg), aluminum (Al), platinum (Pt), palladium (Pd), gold (Au), nickel ( At least one of various metal materials including Ni), neodymium (Nd), iridium (Ir), chromium (Cr), titanium (Ti), molybdenum (Mo), copper (Cu), or an alloy containing the same, ITO (Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Zinc Tin Oxide) It may include, but is not limited to, at least one of a conductive oxide such as gallium
  • each of the first and second pixel electrodes ELT1 and ELT2 may include other conductive materials such as carbon nanotubes or graphene.
  • each of the first and second pixel electrodes ELT1 and ELT2 may be configured as a single layer or a multilayer.
  • each of the first and second pixel electrodes ELT1 and ELT2 may include a reflective electrode layer including a reflective conductive material.
  • each of the first and second pixel electrodes ELT1 and ELT2 includes at least one transparent electrode layer disposed above and/or below the reflective electrode layer, and an upper portion of the reflective electrode layer and/or the transparent electrode layer. At least one of the at least one conductive capping layer may be optionally further included.
  • a first insulating layer INS1 may be disposed on one region of the first and second pixel electrodes ELT1 and ELT2 .
  • the first insulating layer INS1 may be configured as a single layer or multiple layers, and may include at least one inorganic insulating material and/or an organic insulating material.
  • the first insulating layer INS1 includes various types of organic/inorganic insulating materials including silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiOxNy), or aluminum oxide (AlOx). can do.
  • the light emitting devices LD may be supplied and aligned on the first and second pixel electrodes ELT1 and ELT2 and the first insulating layer INS1 .
  • the light emitting devices LD are supplied to each pixel PXL through an inkjet method, a slit coating method, or various other methods, and are applied to each of the first and second pixel electrodes ELT1 and ELT2.
  • the first and second pixel electrodes ELT1 and ELT2 may be aligned with a direction by a predetermined alignment signal (or alignment voltage).
  • the first and first ends EP1 are opposite to the first pixel electrode ELT1 and the second ends EP2 are opposite to the second pixel electrode ELT2. It may be disposed between the two pixel electrodes ELT1 and ELT2.
  • a second insulating layer INS2 may be disposed on one region of the light emitting devices LD.
  • the second insulating layer INS2 may be disposed on one region of each of the light emitting devices LD to expose the first and second ends EP1 and EP2 of each of the light emitting devices LD. there is.
  • the second insulating layer INS2 may be locally disposed on one region including the central region of each of the light emitting devices LD.
  • the second insulating layer INS2 may be formed in an independent pattern in each pixel PXL, but is not limited thereto. In some embodiments, the second insulating layer INS2 may be omitted, and in this case, the contact electrodes CNE may be directly disposed on the light emitting devices LD.
  • the second insulating layer INS2 may be configured as a single layer or multiple layers, and may include at least one inorganic insulating material and/or an organic insulating material.
  • the second insulating layer INS2 may include various types of organic/inorganic insulating materials including silicon nitride (SiNx), silicon oxide (SiOx), aluminum oxide (AlOx), photoresist (PR), and the like.
  • SiNx silicon nitride
  • SiOx silicon oxide
  • AlOx aluminum oxide
  • PR photoresist
  • the first and second ends EP1 and EP2 of the light emitting devices LD not covered by the second insulating layer INS2 may be covered by the contact electrodes CNE, respectively.
  • the contact electrodes CNE may be sequentially formed on different layers on one surface of the substrate SUB as shown in FIGS. 6 and 7 .
  • a third insulating layer INS3 may be disposed between the contact electrodes CNE formed of different conductive layers.
  • the light emitting devices LD may be first formed on the second end EP2 of the LD.
  • the second, fourth, sixth, and eighth contact electrodes CNE2 , CNE4 , CNE6 , and CNE8 may be disposed on the same layer. That is, the second, fourth, sixth, and eighth contact electrodes CNE2 , CNE4 , CNE6 , and CNE8 may be simultaneously formed in the same process.
  • a third insulating layer INS3 may be disposed on the second, fourth, sixth, and eighth contact electrodes CNE2 , CNE4 , CNE6 , and CNE8 .
  • the third insulating layer INS3 overlaps the second end EP2 of the light emitting elements LD in the third direction DR3 , and overlaps the first end EP1 of the light emitting elements LD and the first end EP1 of the light emitting elements LD. It may be arranged so as to be non-overlapping in three directions DR3. Accordingly, as described above, a decrease in light output efficiency due to the third insulating layer INS3 can be minimized.
  • First, third, fifth, and seventh contact electrodes CNE1 , CNE3 , CNE5 , and CNE7 may be disposed on the third insulating layer INS3 .
  • the first, third, fifth, and seventh contact electrodes CNE1 , CNE3 , CNE5 , and CNE7 are disposed on the first end EP1 of the light emitting devices LD exposed by the third insulating layer INS3 . can be placed.
  • the first, third, fifth, and seventh contact electrodes CNE1 , CNE3 , CNE5 , and CNE7 may be disposed on the same layer. That is, the first, third, fifth, and seventh contact electrodes CNE1 , CNE3 , CNE5 , and CNE7 may be simultaneously formed in the same process.
  • the light emitting devices LD may be connected in series between the first and second pixel electrodes ELT1 and ELT2 by the contact electrodes CNE.
  • the first contact electrode CNE1 is in contact with the first end EP1 of the first light emitting device LD1 of the first series end, and the first pixel electrode ELT1 is through an opening penetrating the first insulating layer INS1 . can come into contact with
  • the second contact electrode CNE2 may contact the second end EP2 of the first light emitting device LD1 of the first series end.
  • the third contact electrode CNE3 is in contact with the first end EP1 of the second light emitting device LD2 of the second series end, and the second contact electrode CNE2 is through an opening penetrating the third insulating layer INS3 . can come into contact with
  • the fourth contact electrode CNE4 may contact the second end EP2 of the second light emitting device LD2 of the second series end.
  • the fifth contact electrode CNE5 is in contact with the first end EP1 of the third light emitting device LD3 of the third series end, and the fourth contact electrode CNE4 is through an opening penetrating the third insulating layer INS3 . can be contacted with
  • the sixth contact electrode CNE6 may contact the second end EP2 of the third light emitting device LD3 of the third series end.
  • the seventh contact electrode CNE7 is in contact with the first end EP1 of the fourth light emitting device LD4 of the fourth series end, and the sixth contact electrode CNE6 is through an opening penetrating the third insulating layer INS3 . can come into contact with
  • the eighth contact electrode CNE8 is in contact with the second end EP2 of the fourth light emitting element LD4 of the fourth series end, and the second pixel electrode ELT2 is through an opening penetrating the first insulating layer INS1 . can come into contact with Accordingly, the first to fourth light emitting devices LD1 to LD4 may be sequentially connected in series.
  • the contact electrodes CNE may be formed of various transparent conductive materials.
  • the contact electrodes CNE may include indium tin oxide (ITO), indium zinc oxide (IZO), indium tin zinc oxide (ITZO), zinc oxide (ZnO), aluminum zinc oxide (AZO), and gallium zinc oxide (GZO). ), ZTO (Zinc Tin Oxide), GTO (Gallium Tin Oxide), or FTO (Fluorine Tin Oxide), including at least one of a variety of transparent conductive materials including, and may be implemented substantially transparent or translucent to satisfy a predetermined light transmittance. there is. Accordingly, light emitted from the first and second ends EP1 and EP2 of the light emitting elements LD may pass through the contact electrodes CNE and be emitted to the outside of the display panel PNL.
  • the third insulating layer INS3 may be configured as a single layer or multiple layers, and may include at least one inorganic insulating material and/or an organic insulating material.
  • the third insulating layer INS3 includes various types of organic/inorganic insulating materials including silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiOxNy), or aluminum oxide (AlOx). can do.
  • a fourth insulating layer INS4 may be disposed on the contact electrodes CNE and the third insulating layer INS3 .
  • the fourth insulating layer INS4 includes the bank BNK, the pixel electrodes ELT, the light emitting devices LD, the contact electrodes CNE, and the lower insulating layers INS1 , INS2 , and INS3 . ) can be covered.
  • the fourth insulating layer INS4 may include at least one inorganic layer and/or an organic layer.
  • the fourth insulating layer INS4 may be configured as a single layer or multiple layers, and may include at least one inorganic insulating material and/or an organic insulating material.
  • the fourth insulating layer INS4 may include various types of organic/inorganic insulating materials including silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiOxNy), or aluminum oxide (AlOx).
  • SiNx silicon nitride
  • SiOx silicon oxide
  • SiOxNy silicon oxynitride
  • AlOx aluminum oxide
  • the fourth insulating layer INS4 may include a thin film encapsulation layer having a multilayer structure.
  • the fourth insulating layer INS4 is a thin film encapsulation layer having a multilayer structure including at least two inorganic insulating layers and at least one organic insulating layer interposed between the at least two inorganic insulating layers. can be configured.
  • the present invention is not necessarily limited thereto, and the material and/or structure of the fourth insulating layer INS4 may be variously changed.
  • the light emitting elements LD are connected in series using the contact electrodes CNE, and the third insulating layer INS3 disposed between the contact electrodes CNE is formed.
  • the light output efficiency of the display panel PNL may be improved by designing the light emitting devices LD to not overlap with the first end EP1 (or the first semiconductor layer 11 ) of the light emitting devices LD having a large output amount.
  • FIG. 8 is a plan view illustrating a display device according to another exemplary embodiment.
  • 9 is a cross-sectional view taken along the line C-C' of FIG. 8 .
  • the second pixel electrode ELT2 ′ has a branching region, and the first pixel electrode ELT1 ′ is at least a portion of the second pixel electrode ELT2 ′. It is different from the embodiment of FIGS. 1 to 7 in that it is arranged to surround a part.
  • the second pixel electrode ELT2' includes a first area A1', a second area A2', and a third area positioned between the first area A1' and the second area A2'. It may include an area A3'.
  • the first area A1' and the second area A2' of the second pixel electrode ELT2' extend in the first direction DR1, and a second direction DR2 intersecting the first direction DR1. may be spaced apart from each other by a predetermined interval.
  • the third area A3' of the second pixel electrode ELT2' may extend in the second direction DR2 between the first and second areas A1' and A2'.
  • the first and second regions A1 ′ and A2 ′ of the second pixel electrode ELT2 ′ have a plurality of branch regions B1 ′ and B2 ′ branched from one end and the other end of the third region A3 ′, respectively. , B3', B4').
  • the first region A1 ′ of the second pixel electrode ELT2 ′ includes a first branch region B1 ′ extending from one end of the third region A3 ′ in the first direction DR1 , and A second branching region B2 ′ extending from one end of the third region A3 ′ in a direction opposite to the first direction DR1 may be included.
  • the second area A2' of the second pixel electrode ELT2' includes a third branch area B3' extending from the other end of the third area A3' in a direction opposite to the first direction DR1; and a fourth branch region B4 ′ extending in the first direction DR1 from the other end of the third region A3 ′.
  • the first pixel electrode ELT1 ′ may be spaced apart from the second pixel electrode ELT2 ′ and may be disposed to surround at least a portion of the second pixel electrode ELT2 ′.
  • the first pixel electrode ELT1 ′ may be disposed to surround the second area A2 ′ of the second pixel electrode ELT2 ′.
  • one end of the first pixel electrode ELT1 ′ faces the first branch region B1 ′ of the second pixel electrode ELT2 ′, and the other end of the first pixel electrode ELT1 ′ is the second pixel electrode. It may face the second branch region B2' of (ELT2').
  • the present invention is not necessarily limited thereto, and the shape and/or the mutual arrangement structure of each of the first and second pixel electrodes ELT1 ′ and ELT2 ′ may be variously changed according to exemplary embodiments.
  • Light emitting devices LD may be disposed between the first and second pixel electrodes ELT1 ′ and ELT2 ′.
  • the light emitting elements LD may be aligned with a direction between the first and second pixel electrodes ELT1 ′ and ELT2 ′.
  • the light emitting devices LD may be disposed such that the first end EP1 faces the first pixel electrode ELT1 ′ and the second end EP2 faces the second pixel electrode ELT2 ′.
  • the first and second light emitting elements LD1 and LD2 may be disposed between the first area A1 ′ of the second pixel electrode ELT2 ′ and the first pixel electrode ELT1 ′.
  • the third and fourth light emitting elements LD3 and LD4 may be disposed between the second area A2' of the second pixel electrode ELT2' and the first pixel electrode ELT1'.
  • the first light emitting device LD1 may be disposed between the first branch region B1 ′ of the second pixel electrode ELT2 ′ and the first pixel electrode ELT1 ′.
  • the second light emitting device LD2 may be disposed between the second branch region B2 ′ of the second pixel electrode ELT2 ′ and the first pixel electrode ELT1 ′.
  • the third light emitting device LD3 may be disposed between the third branch region B3 ′ of the second pixel electrode ELT2 ′ and the first pixel electrode ELT1 ′.
  • the fourth light emitting device LD4 may be disposed between the first branch region B1 ′ of the second pixel electrode ELT2 ′ and the first pixel electrode ELT1 ′.
  • the light emitting elements LD may be electrically connected to the first and second pixel electrodes ELT1 ′ and ELT2 ′ through the contact electrode CNE.
  • the first contact electrode CNE1 may be disposed on the first pixel electrode ELT1 ′ and the first end EP1 of the first light emitting device LD1 .
  • the first contact electrode CNE1 may overlap the first pixel electrode ELT1 ′ and/or the first end EP1 of the first light emitting device LD1 in the third direction DR3 .
  • the first contact electrode CNE1 may be in contact with the first pixel electrode ELT1 ′ and the first end EP1 of the first light emitting device LD1 . That is, the first contact electrode CNE1 may electrically connect the first pixel electrode ELT1 ′ and the first light emitting device LD1 .
  • the second contact electrode CNE2 may be disposed on the second end EP2 of the first light emitting device LD1 .
  • the second contact electrode CNE2 may overlap the second end EP2 of the first light emitting device LD1 in the third direction DR3 .
  • the second contact electrode CNE2 may overlap the first branch region B1 ′ of the second pixel electrode ELT2 ′ in the third direction DR3 .
  • the second contact electrode CNE2 may contact the second end EP2 of the first light emitting device LD1 .
  • the third contact electrode CNE3 may be disposed on the first end EP1 of the second light emitting device LD2 .
  • the third contact electrode CNE3 may overlap the first end EP1 of the second light emitting device LD2 in the third direction DR3 .
  • the third contact electrode CNE3 may overlap the first pixel electrode ELT1 ′ in the third direction DR3 .
  • the third contact electrode CNE3 may be in contact with the second contact electrode CNE2 and the first end EP1 of the second light emitting device LD2 . That is, the third contact electrode CNE3 may electrically connect the second contact electrode CNE2 and the second light emitting device LD2 .
  • the third contact electrode CNE3 may be disposed on a layer different from that of the second contact electrode CNE2 to contact the second contact electrode CNE2 through a separate contact hole. Accordingly, the second end EP2 of the first light emitting element LD1 may be connected to the first end EP1 of the second light emitting element LD2 through the second and third contact electrodes CNE2 and CNE3. there is.
  • the fourth contact electrode CNE4 may be disposed on the second end EP2 of the second light emitting device LD2 .
  • the fourth contact electrode CNE4 may overlap the second end EP2 of the second light emitting device LD2 in the third direction DR3 .
  • the fourth contact electrode CNE4 may overlap the second branch region B2 ′ of the second pixel electrode ELT2 ′ in the third direction DR3 .
  • the fourth contact electrode CNE4 may contact the second end EP2 of the second light emitting device LD2 .
  • the fifth contact electrode CNE5 may be disposed on the first end EP1 of the third light emitting device LD3 .
  • the fifth contact electrode CNE5 may overlap the first end EP1 of the third light emitting device LD3 in the third direction DR3 .
  • the fifth contact electrode CNE5 may overlap the first pixel electrode ELT1 ′ in the third direction DR3 .
  • the fifth contact electrode CNE5 may contact the fourth contact electrode CNE4 and the first end EP1 of the third light emitting device LD3 . That is, the fifth contact electrode CNE5 may electrically connect the fourth contact electrode CNE4 and the third light emitting device LD3 .
  • the fifth contact electrode CNE5 may be disposed on a layer different from that of the fourth contact electrode CNE4 to contact the fourth contact electrode CNE4 through a separate contact hole. Accordingly, the second end EP2 of the second light emitting element LD2 may be connected to the first end EP1 of the third light emitting element LD3 through the fourth and fifth contact electrodes CNE4 and CNE5. there is.
  • the sixth contact electrode CNE6 may be disposed on the second end EP2 of the third light emitting device LD3 .
  • the sixth contact electrode CNE6 may overlap the second end EP2 of the third light emitting device LD3 in the third direction DR3 .
  • the sixth contact electrode CNE6 may overlap the third branch region B3 ′ of the second pixel electrode ELT2 ′ in the third direction DR3 .
  • the sixth contact electrode CNE6 may contact the second end EP2 of the third light emitting device LD3 .
  • the seventh contact electrode CNE7 may be disposed on the first end EP1 of the fourth light emitting device LD4 .
  • the seventh contact electrode CNE7 may overlap the first end EP1 of the fourth light emitting element LD4 in the third direction DR3 .
  • the seventh contact electrode CNE7 may overlap the first pixel electrode ELT1 ′ in the third direction DR3 .
  • the seventh contact electrode CNE7 may contact the sixth contact electrode CNE6 and the first end EP1 of the fourth light emitting device LD4 . That is, the seventh contact electrode CNE7 may electrically connect the sixth contact electrode CNE6 and the fourth light emitting device LD4 .
  • the seventh contact electrode CNE7 may be disposed on a layer different from that of the sixth contact electrode CNE6 to contact the sixth contact electrode CNE6 through a separate contact hole. Accordingly, the second end EP2 of the third light emitting element LD3 may be connected to the first end EP1 of the fourth light emitting element LD4 through the sixth and seventh contact electrodes CNE6 and CNE7. there is.
  • the eighth contact electrode CNE8 may be disposed on the second pixel electrode ELT2 ′ and the second end EP2 of the fourth light emitting device LD4 .
  • the eighth contact electrode CNE8 extends toward the fourth branch region B4 ′ of the second pixel electrode ELT2 ′ and/or the second end EP2 of the fourth light emitting device LD4 and the third direction DR3 . can be nested.
  • the eighth contact electrode CNE8 may contact the second pixel electrode ELT2 ′ and the second end EP2 of the fourth light emitting device LD4 . That is, the eighth contact electrode CNE8 may electrically connect the second pixel electrode ELT2 ′ and the fourth light emitting device LD4 .
  • the light emitting devices LD may be first formed on the second end EP2 of the LD.
  • the second, fourth, sixth, and eighth contact electrodes CNE2 , CNE4 , CNE6 , and CNE8 may be disposed on the same layer.
  • the second, fourth, sixth, and eighth contact electrodes CNE2 , CNE4 , CNE6 , and CNE8 may be simultaneously formed in the same process, but are not limited thereto.
  • a third insulating layer INS3 may be disposed on the second, fourth, sixth, and eighth contact electrodes CNE2 , CNE4 , CNE6 , and CNE8 .
  • the third insulating layer INS3 overlaps the second end EP2 of the light emitting elements LD in the third direction DR3 , and overlaps the first end EP1 of the light emitting elements LD and the first end EP1 of the light emitting elements LD. It may be arranged so as to be non-overlapping in three directions DR3.
  • First, third, fifth, and seventh contact electrodes CNE1 , CNE3 , CNE5 , and CNE7 may be disposed on the third insulating layer INS3 .
  • the first, third, fifth, and seventh contact electrodes CNE1 , CNE3 , CNE5 , and CNE7 are disposed on the first end EP1 of the light emitting devices LD exposed by the third insulating layer INS3 . can be placed.
  • the first, third, fifth, and seventh contact electrodes CNE1 , CNE3 , CNE5 , and CNE7 may be disposed on the same layer.
  • the first, third, fifth, and seventh contact electrodes CNE1 , CNE3 , CNE5 , and CNE7 may be simultaneously formed in the same process, but are not limited thereto.
  • the light emitting elements LD may be connected to each other in series by contact electrodes CNE.
  • the first contact electrode CNE1 may be in contact with the first end EP1 of the first light emitting device LD1 of the first series end.
  • the second contact electrode CNE2 may contact the second end EP2 of the first light emitting device LD1 of the first series end.
  • the third contact electrode CNE3 is in contact with the first end EP1 of the second light emitting device LD2 of the second series end, and the second contact electrode CNE2 is through an opening penetrating the third insulating layer INS3 . can come into contact with
  • the fourth contact electrode CNE4 may contact the second end EP2 of the second light emitting device LD2 of the second series end.
  • the fifth contact electrode CNE5 is in contact with the first end EP1 of the third light emitting device LD3 of the third series end, and the fourth contact electrode CNE4 is through an opening penetrating the third insulating layer INS3 . can come into contact with
  • the sixth contact electrode CNE6 may contact the second end EP2 of the third light emitting device LD3 of the third series end.
  • the seventh contact electrode CNE7 is in contact with the first end EP1 of the fourth light emitting device LD4 of the fourth series end, and the sixth contact electrode CNE6 is through an opening penetrating the third insulating layer INS3 .
  • the eighth contact electrode CNE8 may contact the second end EP2 of the fourth light emitting device LD4 of the fourth series end. Accordingly, the first to fourth light emitting devices LD1 to LD4 may be sequentially connected in series.
  • the light emitting elements LD are connected in series using the contact electrodes CNE, and the amount of emitted light is applied to the third insulating layer INS3 disposed between the contact electrodes CNE.
  • the plurality of light emitting devices LD may be disposed so as not to overlap the first end EP1 (or the first semiconductor layer 11 ). Accordingly, as described above, a decrease in light output efficiency due to the third insulating layer INS3 can be minimized.
  • 10 to 15 are cross-sectional views of a process step-by-step process of a method of manufacturing a display device according to an exemplary embodiment.
  • 10 to 15 are plan views illustrating a method of manufacturing the display device of FIG. 5 .
  • Components substantially the same as those of FIG. 5 are denoted by the same reference numerals and detailed reference numerals are omitted.
  • the step of forming the circuit layer PCL on the substrate SUB is omitted for convenience of explanation, and the pixel electrodes ELT of the display layer DPL on the circuit layer PCL. ), the light emitting elements LD, the contact electrodes CNE, and the process of forming the third insulating layer INS3 are briefly illustrated.
  • first and second alignment electrodes RMTL1 and RMTL2 spaced apart from each other are formed.
  • the first and second alignment electrodes RMTL1 and RMTL2 may be commonly connected across the plurality of pixels PXL.
  • the first alignment electrode RMTL1 may include a first area A1 , a second area A2 , and a third area A3 positioned between the first area A1 and the second area A2 . there is.
  • the first area A1 and the second area A2 of the first alignment electrode RMTL1 extend in the first direction DR1 and are spaced a predetermined distance in the second direction DR2 crossing the first direction DR1 . can be spaced apart.
  • the third area A3 of the first alignment electrode RMTL1 may extend in the second direction DR2 between the first and second areas A1 and A2 .
  • the first and second regions A1 and A2 of the first alignment electrode RMTL1 may include branch regions B1, B2, B3, and B4 branched from one end and the other end of the third region A3, respectively.
  • the first region A1 of the first alignment electrode RMTL1 includes a first branch region B1 extending from one end of the third region A3 in the first direction DR1 and a third region ( A second branch region B2 extending from one end of A3) in a direction opposite to the first direction DR1 may be included.
  • the second region A2 of the first alignment electrode RMTL1 includes a third branch region B3 extending from the other end of the third region A3 in a direction opposite to the first direction DR1 , and a third region A fourth branching region B4 extending in the first direction DR1 from the other end of A3 may be included.
  • the second alignment electrode RMTL2 may be spaced apart from the first alignment electrode RMTL1 and may be disposed to surround at least a portion of the first alignment electrode RMTL1 .
  • the second alignment electrode RMTL2 may be disposed to surround the second area A2 of the first alignment electrode RMTL1 .
  • the present invention is not necessarily limited thereto, and the shape and/or the mutual arrangement structure of each of the first and second alignment electrodes RMTL1 and RMTL2 may be variously changed according to embodiments.
  • FIG. 10 illustrates a case in which the first and second alignment electrodes RMTL1 and RMTL2 are integrally formed across the plurality of pixels PXL
  • the present invention is not limited thereto.
  • the first and second alignment electrodes RMTL1 and RMTL2 are formed in separate patterns for each pixel PXL, and each pixel PXL is aligned by at least one contact hole and/or a bridge pattern.
  • the electrodes may be electrically connected to each other.
  • the light emitting devices LD are supplied and aligned between the first and second alignment electrodes RMTL1 and RMTL2 .
  • the first and second alignment electrodes RMTL1 and RMTL2 may include a first alignment signal (or a first alignment voltage) and a second alignment signal (or a second alignment voltage), respectively, in the alignment step of the light emitting elements LD.
  • alignment voltage can be supplied.
  • one of the first and second alignment electrodes RMTL1 and RMTL2 receives an AC alignment signal, and the other of the first and second alignment electrodes RMTL1 and RMTL2 applies a constant voltage level.
  • the branch may be supplied with an alignment voltage (eg, a ground voltage). That is, a predetermined alignment signal may be applied to the first and second alignment electrodes RMTL1 and RMTL2 in the alignment step of the light emitting elements LD.
  • the light emitting elements LD are supplied to each pixel PXL through an inkjet method, a slit coating method, or various other methods, and a predetermined alignment applied to each of the first and second alignment electrodes RMTL1 and RMTL2
  • the first and second alignment electrodes RMTL1 and RMTL2 may be aligned with a direction by a signal (or alignment voltage).
  • the first and first ends EP1 are opposite to the first alignment electrode RMTL1 and the second end portions EP2 are opposite to the second alignment electrode RMTL2. It may be disposed between the two alignment electrodes RMTL1 and RMTL2.
  • the first and second light emitting devices LD1 and LD2 may be aligned between the first area A1 of the first alignment electrode RMTL1 and the second alignment electrode RMTL2.
  • the third and fourth light emitting elements LD3 and LD4 may be aligned between the second area A2 of the first alignment electrode RMTL1 and the second alignment electrode RMTL2 .
  • the first light emitting device LD1 may be aligned between the first branch region B1 of the first alignment electrode RMTL1 and the second alignment electrode RMTL2 .
  • the second light emitting device LD2 may be aligned between the second branch region B2 of the first alignment electrode RMTL1 and the second alignment electrode RMTL2 .
  • the third light emitting device LD3 may be aligned between the third branch region B3 of the first alignment electrode RMTL1 and the second alignment electrode RMTL2 .
  • the fourth light emitting device LD4 may be aligned between the fourth branch region B4 of the first alignment electrode RMTL1 and the second alignment electrode RMTL2 .
  • the first and second alignment electrodes RMTL1 and RMTL2 of each of the pixels PXL are then separated in the separation area EO, and the first and second pixel electrodes of each of the pixels PXL are separated.
  • the fields ELT1 and ELT2 are formed.
  • the separation area EO is a non-emission area and may correspond to a boundary between the pixels PXL.
  • the first and second alignment electrodes RMTL1 and RMTL2 are separated in the separation region EO to form the first and second pixel electrodes ELT1 and ELT2 .
  • the pixels PXL may be individually driven.
  • second, fourth, sixth, and eighth contact electrodes CNE2 , CNE4 , CNE6 , and CNE8 are then formed on the second end EP2 of the light emitting devices LD of each series stage.
  • each form The second, fourth, sixth, and eighth contact electrodes CNE2 , CNE4 , CNE6 , and CNE8 may be disposed on the same layer.
  • the second, fourth, sixth, and eighth contact electrodes CNE2 , CNE4 , CNE6 , and CNE8 may be simultaneously formed in the same process, but are not limited thereto.
  • the second contact electrode CNE2 may be directly formed on the second end EP2 of the first light emitting device LD1 to contact the second end EP2 of the first light emitting device LD1 .
  • the fourth contact electrode CNE4 may be formed directly on the second end EP2 of the second light emitting element LD2 to contact the second end EP2 of the second light emitting element LD2 .
  • the sixth contact electrode CNE6 may be directly formed on the second end EP2 of the third light emitting element LD3 to contact the second end EP2 of the third light emitting element LD3 .
  • the eighth contact electrode CNE8 may be directly formed on the second end EP2 of the fourth light emitting element LD4 to contact the second end EP2 of the fourth light emitting element LD4 .
  • a third insulating layer INS3 is then formed on the second, fourth, sixth, and eighth contact electrodes CNE2 , CNE4 , CNE6 , and CNE8 .
  • the third insulating layer INS3 overlaps the second end EP2 and the third direction DR3 of the light emitting elements LD, and overlaps the first end EP1 of the light emitting elements LD in the third direction ( DR3) can be arranged so as to be non-overlapping. Accordingly, as described above, a decrease in light output efficiency due to the third insulating layer INS3 can be minimized.
  • the first, third, fifth, and seventh contact electrodes CNE1 , CNE3 , CNE5 , and CNE7 may be disposed on the same layer. That is, the first, third, fifth, and seventh contact electrodes CNE1 , CNE3 , CNE5 , and CNE7 may be simultaneously formed in the same process, but are not limited thereto.
  • the first contact electrode CNE1 may be in contact with the first end EP1 of the first light emitting device LD1 .
  • the third contact electrode CNE3 may be in contact with the first end EP1 of the second light emitting element LD2 and may be in contact with the second contact electrode CNE2 through an opening penetrating the third insulating layer INS3 .
  • the fifth contact electrode CNE5 may be in contact with the first end EP1 of the third light emitting element LD3 and may be in contact with the fourth contact electrode CNE4 through an opening penetrating the third insulating layer INS3 .
  • the seventh contact electrode CNE7 may be in contact with the first end EP1 of the fourth light emitting element LD4 and may be in contact with the sixth contact electrode CNE6 through an opening penetrating the third insulating layer INS3 .
  • the eighth contact electrode CNE8 may contact the second end EP2 of the fourth light emitting device LD4 . Accordingly, the first to fourth light emitting devices LD1 to LD4 may be sequentially connected in series.

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Abstract

표시 장치가 제공된다. 표시 장치는 서로 이격된 제1 전극 및 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 배치된 제1 및 제2 발광 소자들, 상기 제1 전극 및 상기 제1 발광 소자의 제1 단부와 접하는 제1 컨택 전극, 상기 제1 발광 소자의 제2 단부와 접하는 제2 컨택 전극, 상기 제2 컨택 전극 및 상기 제2 발광 소자의 제1 단부와 접하고, 상기 제1 전극과 중첩하는 제3 컨택 전극, 및 상기 제2 발광 소자의 제2 단부와 접하고, 상기 제2 전극과 중첩하는 제4 컨택 전극을 포함하되, 상기 제1 컨택 전극과 상기 제3 컨택 전극은 동일한 층에 배치된다.

Description

표시 장치
본 발명은 표시 장치에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 해결하고자 하는 과제는 출광 효율을 향상시킬 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 서로 이격된 제1 전극 및 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 배치된 제1 및 제2 발광 소자들, 상기 제1 전극 및 상기 제1 발광 소자의 제1 단부와 접하는 제1 컨택 전극, 상기 제1 발광 소자의 제2 단부와 접하는 제2 컨택 전극, 상기 제2 컨택 전극 및 상기 제2 발광 소자의 제1 단부와 접하고, 상기 제1 전극과 중첩하는 제3 컨택 전극, 및 상기 제2 발광 소자의 제2 단부와 접하고, 상기 제2 전극과 중첩하는 제4 컨택 전극을 포함하되, 상기 제1 컨택 전극과 상기 제3 컨택 전극은 동일한 층에 배치된다.
상기 표시 장치는 상기 제2 컨택 전극 및 상기 제4 컨택 전극 상에 배치된 절연층을 더 포함할 수 있다.
상기 절연층은 상기 제1 및 제2 발광 소자들의 상기 제1 단부와 비중첩할 수 있다.
상기 제1 및 제2 발광 소자들은 각각 상기 제1 단부에 배치된 p형 반도체층을 포함할 수 있다.
상기 제3 컨택 전극은 상기 절연층을 관통하는 컨택홀을 통해 상기 제2 컨택 전극과 접할 수 있다.
상기 제2 컨택 전극과 상기 제4 컨택 전극은 동일한 층에 배치될 수 있다.
상기 제1 전극은 제1 영역, 제2 영역, 및 상기 제1 영역과 상기 제2 영역 사이에 위치하는 제3 영역을 포함하고, 상기 제2 전극은 상기 제1 전극의 상기 제2 영역을 둘러쌀 수 있다.
상기 제1 전극의 상기 제1 영역 및 상기 제2 영역은 제1 방향으로 연장하고, 상기 제1 전극의 상기 제3 영역은 상기 제1 방향과 교차하는 제2 방향으로 연장할 수 있다.
상기 제1 및 제2 발광 소자들은 상기 제1 전극의 상기 제1 영역과 상기 제2 전극 사이에 배치될 수 있다.
상기 제1 영역은 상기 제3 영역의 일단으로부터 제1 방향으로 연장하는 제1 분기 영역, 및 상기 제3 영역의 일단으로부터 상기 제1 방향의 반대 방향으로 연장하는 제2 분기 영역을 포함할 수 있다.
상기 제2 전극의 일단은 상기 제1 전극의 상기 제1 분기 영역과 대향하고, 상기 제2 전극의 타단은 상기 제1 전극의 상기 제2 분기 영역과 대향할 수 있다.
상기 제1 발광 소자는 상기 제1 전극의 상기 제1 분기 영역과 상기 제2 전극 사이에 배치되고, 상기 제2 발광 소자는 상기 제1 전극의 상기 제2 분기 영역과 상기 제2 전극 사이에 배치될 수 있다.
상기 표시 장치는 상기 제1 전극의 상기 제2 영역과 상기 제2 전극 사이에 배치되는 제3 및 제4 발광 소자들을 더 포함할 수 있다.
상기 제2 영역은 상기 제3 영역의 타단으로부터 제1 방향의 반대 방향으로 연장하는 제3 분기 영역, 및 상기 제3 영역의 타단으로부터 상기 제1 방향으로 연장하는 제4 분기 영역을 포함할 수 있다.
상기 제3 발광 소자는 상기 제1 전극의 상기 제3 분기 영역과 상기 제2 전극 사이에 배치되고, 상기 제4 발광 소자는 상기 제1 전극의 상기 제4 분기 영역과 상기 제2 전극 사이에 배치될 수 있다.
상기 표시 장치는 상기 제1 내지 제4 발광 소자들의 제2 단부 상에 배치된 절연층을 더 포함하고, 상기 절연층은 상기 제1 내지 제4 발광 소자들의 제1 단부와 비중첩할 수 있다.
상기 제1 내지 제4 발광 소자들은 각각 상기 제1 단부에 배치된 p형 반도체층을 포함할 수 있다.
상기 표시 장치는 상기 제4 컨택 전극 및 상기 제3 발광 소자의 상기 제1 단부와 접하는 제5 컨택 전극을 더 포함할 수 있다.
상기 제5 컨택 전극은 상기 절연층을 관통하는 컨택홀을 통해 상기 제4 컨택 전극과 접할 수 있다.
상기 제5 컨택 전극은 상기 제1 컨택 전극 및 상기 제3 컨택 전극과 동일한 층에 배치될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예에 의하면, 컨택 전극들을 이용하여 발광 소자들을 직렬 연결하되, 컨택 전극들 사이에 배치되는 제3 절연층을 출광량이 많은 발광 소자들의 제1 단부(또는, 제1 반도체층)와 비중첩하도록 설계하여 표시 패널의 출광 효율을 향상시킬 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 3은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 4는 일 실시예에 따른 화소를 나타내는 회로도이다.
도 5는 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 6은 도 5의 A-A' 선을 기준으로 자른 단면도이다.
도 7은 도 5의 B-B' 선을 기준으로 자른 단면도이다.
도 8은 다른 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 9는 도 8의 C-C' 선을 기준으로 자른 단면도이다.
도 10 내지 도 15는 일 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
본 발명의 이점 및 특징, 그리고 이를 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자에 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, "연결" 또는 "접속"이라 함은 물리적 및/또는 전기적인 연결 또는 접속을 포괄적으로 의미할 수 있다. 또한, 이는 직접적 또는 간접적인 연결 또는 접속과 일체형 또는 비일체형 연결 또는 접속을 포괄적으로 의미할 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다. 도 1 및 도 2에서는 기둥형 발광 소자(LD)를 도시하였으나, 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11) 및 제2 반도체층(13), 및 제1 및 제2 반도체층들(11, 13)의 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 길이(L) 방향을 따라 순차적으로 적층된 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함할 수 있다.
발광 소자(LD)는 일 방향을 따라 연장된 기둥 형상으로 제공될 수 있다. 발광 소자(LD)는 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 반도체층(11)이 배치되고, 발광 소자(LD)의 제2 단부(EP2)에는 제2 반도체층(13)이 배치될 수 있으나, 반드시 이에 제한되는 것은 아니다.
실시예에 따라, 발광 소자(LD)는 식각 방식 등을 통해 기둥 형상으로 제조된 발광 소자일 수 있다. 본 명세서에서, 기둥 형상이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
발광 소자(LD)는 나노미터 스케일 내지 마이크로미터 스케일(nanometer scale to micrometer scale) 정도로 작은 크기를 가질 수 있다. 일 예로, 발광 소자(LD)는 각각 나노미터 스케일 내지 마이크로미터 스케일 범위의 직경(D)(또는, 폭) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 제한되는 것은 아니며, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 반도체층(11)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(11)은 p형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제1 도전형 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 양자 우물(Single-Quantum Well) 또는 다중 양자 우물(Multi-Quantum Well) 구조로 형성될 수 있다. 활성층(12)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다. 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수 있다. 일 예로, 클래드층은 AlGaN 또는 InAlGaN으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 n형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제2 도전형 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제2 반도체층(13)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다. 일 실시예에서, 발광 소자(LD)의 제1 단부(EP1)의 출광량은 제2 단부(EP2)의 출광량보다 많을 수 있다. 즉, 제1 반도체층(11)의 출광량은 제2 반도체층(13)의 출광량보다 많을 수 있으나, 반드시 이에 제한되는 것은 아니다.
발광 소자(LD)는 표면에 제공된 절연막(INF)을 더 포함할 수 있다. 절연막(INF)은 적어도 활성층(12)을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 반도체층들(11, 13)의 일 영역을 더 둘러쌀 수 있다.
절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부를 노출할 수 있다. 예를 들어, 절연막(INF)은 발광 소자(LD)의 제1 및 제2 단부(EP1, EP2)에 위치한 제1 및 제2 반도체층들(11, 13) 각각의 일단을 노출할 수 있다. 다른 실시예에서, 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 제1 및 제2 단부(EP1, EP2)와 인접한 제1 및 제2 반도체층들(11, 13)의 측부를 노출할 수도 있다.
절연막(INF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 티타늄 산화물(TiOx) 중 적어도 하나의 절연 물질을 포함하여 단일층 또는 다중층으로 구성될 수 있다. 예를 들어, 절연막(INF)은 이중층으로 구성되며, 상기 이중층을 구성하는 각 층은 서로 상이한 물질을 포함할 수 있다. 이 경우, 절연층(INF)의 이중층을 구성하는 각 층은 상이한 공정 방법에 의해 형성될 수 있다. 일 실시예에서, 절연막(INF)은 알루미늄 산화물(AlOx)과 실리콘 산화물(SiOx)로 구성된 이중층으로 구성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 실시예에 따라, 절연막(INF)은 생략될 수도 있다.
발광 소자(LD)의 표면, 특히 활성층(12)의 외주면을 커버하도록 절연막(INF)이 제공되는 경우, 활성층(12)이 후술할 제1 화소 전극 또는 제2 화소 전극 등과 단락되는 것을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다. 아울러, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되어 있는 경우에도 발광 소자들(LD)의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다. 또한, 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및/또는 이들을 둘러싸는 절연막(INF) 외에도 추가적인 구성요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 반도체층(11), 활성층(12) 및/또는 제2 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다. 일 예로, 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에는 각각 컨택 전극층이 배치될 수 있다. 한편, 도 1 및 도 2에서는 기둥형 발광 소자(LD)를 예시하였으나, 발광 소자(LD)의 종류, 구조 및/또는 형상 등은 다양하게 변경될 수 있다. 예를 들어, 발광 소자(LD)는 다각 뿔 형상을 가지는 코어-쉘 구조로 형성될 수도 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 내에 복수의 발광 소자들(LD)을 배치하고, 발광 소자들(LD)을 각 화소의 광원으로 이용할 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 3은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 3에서는 도 1 및 도 2의 실시예들에서 설명한 발광 소자(LD)를 광원으로서 이용할 수 있는 전자 장치의 일 예로서, 표시 장치, 특히 표시 장치에 구비되는 표시 패널(PNL)을 도시하기로 한다.
표시 패널(PNL)의 각 화소 유닛(PXU) 및 이를 구성하는 각각의 화소는 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 설명의 편의를 위해 도 3에서는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나), 배선들 및/또는 패드들이 표시 패널(PNL)에 더 배치될 수 있다.
도 3을 참조하면, 표시 패널(PNL)은 기판(SUB) 및 기판(SUB) 상에 배치된 화소 유닛(PXU)을 포함할 수 있다. 화소 유닛(PXU)은 제1 화소들(PXL1), 제2 화소들(PXL2) 및/또는 제3 화소들(PXL3)을 포함할 수 있다. 이하에서는, 제1 화소들(PXL1), 제2 화소들(PXL2) 및 제3 화소들(PXL3) 중 적어도 하나의 화소를 임의로 지칭하거나 두 종류 이상의 화소들을 포괄적으로 지칭할 때, "화소(PXL)" 또는 "화소들(PXL)"이라 하기로 한다.
기판(SUB)은 표시 패널(PNL)의 베이스 부재를 구성하는 것으로서, 경성 또는 연성의 기판이나 필름일 수 있다. 일 예로, 기판(SUB)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름)으로 이루어질 수 있으며, 기판(SUB)의 재료 및/또는 물성이 특별히 한정되지는 않는다.
표시 패널(PNL) 및 이를 형성하기 위한 기판(SUB)은 영상을 표시하기 위한 표시 영역(DA) 및 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)에는 화소들(PXL)이 배치될 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들, 패드들 및/또는 내장 회로부가 배치될 수 있다. 화소들(PXL)은 스트라이프(stripe) 또는 펜타일(PENTILETM) 배열 구조 등에 따라 규칙적으로 배열될 수 있다. 다만, 화소들(PXL)의 배열 구조가 이에 한정되지는 않으며, 화소들(PXL)은 다양한 구조 및/또는 방식으로 표시 영역(DA)에 배열될 수 있다.
실시예에 따라, 표시 영역(DA)에는 서로 다른 색의 빛을 방출하는 두 종류 이상의 화소들(PXL)이 배치될 수 있다. 일 예로, 표시 영역(DA)에는 제1 색의 빛을 방출하는 제1 화소들(PXL1), 제2 색의 빛을 방출하는 제2 화소들(PXL2), 및 제3 색의 빛을 방출하는 제3 화소들(PXL3)이 배열될 수 있다. 서로 인접하도록 배치된 적어도 하나의 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 다양한 색의 빛을 방출할 수 있는 하나의 화소 유닛(PXU)을 구성할 수 있다. 예를 들어, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 각각 소정 색의 빛을 방출하는 서브 화소일 수 있다. 실시예에 따라, 제1 화소(PXL1)는 적색의 빛을 방출하는 적색 화소일 수 있고, 제2 화소(PXL2)는 녹색의 빛을 방출하는 녹색 화소일 수 있으며, 제3 화소(PXL3)는 청색의 빛을 방출하는 청색 화소일 수 있으나, 이에 한정되지는 않는다.
일 실시예에서, 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)는 각각 제1 색의 발광 소자, 제2 색의 발광 소자 및 제3 색의 발광 소자를 광원으로 구비함으로써, 각각 제1 색, 제2 색 및 제3 색의 빛을 방출할 수 있다. 다른 실시예에서, 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)는 서로 동일한 색의 빛을 방출하는 발광 소자들을 구비하되, 각각의 발광 소자 상에 배치된 서로 다른 색상의 컬러 변환층 및/또는 컬러 필터를 포함함으로써, 각각 제1 색, 제2 색 및 제3 색의 빛을 방출할 수도 있다. 다만, 각각의 화소 유닛(PXU)을 구성하는 화소들(PXL)의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않는다. 즉, 각각의 화소(PXL)가 방출하는 빛의 색은 다양하게 변경될 수 있다.
화소(PXL)는 소정의 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 전원 및 제2 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 일 실시예에서, 상기 광원은 도 1 및 도 2의 실시예들 중 어느 하나의 실시예에 의한 적어도 하나의 발광 소자(LD), 일 예로, 나노미터 스케일 내지 마이크로미터 스케일 정도로 작은 크기를 가지는 초소형 기둥형 발광 소자들(LD)을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 이외에도 다양한 종류의 발광 소자(LD)가 화소(PXL)의 광원으로 이용될 수 있다.
일 실시예에서, 각각의 화소(PXL)는 능동형 화소로 구성될 수 있다. 다만, 표시 장치에 적용될 수 있는 화소들(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 각각의 화소(PXL)는 다양한 구조 및/또는 구동 방식이 수동형 또는 능동형 발광 표시 장치의 화소로 구성될 수 있다.
도 4는 일 실시예에 따른 화소를 나타내는 회로도이다. 예를 들어, 도 4는 능동형 표시 장치에 적용될 수 있는 화소(PXL)의 실시예를 나타낸다. 다만, 화소(PXL) 및 표시 장치의 종류가 이에 한정되는 것은 아니다.
실시예에 따라, 도 4에 도시된 화소(PXL)는 도 3의 표시 패널(PNL)에 구비된 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3) 중 어느 하나일 수 있다. 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)는 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
도 4를 참조하면, 화소(PXL)는 데이터 신호에 대응하는 휘도의 광을 생성하기 위한 광원 유닛(LSU), 및 광원 유닛(LSU)을 구동하기 위한 화소 회로(PXC)를 포함할 수 있다.
광원 유닛(LSU)은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 전기적으로 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 발광 소자들(LD)의 제1 단부(일 예로, p형 단부)는 화소 회로(PXC) 및 제1 전원선(PL1) 등을 경유하여 제1 전원(VDD)에 전기적으로 연결되고, 발광 소자들(LD)의 제2 단부(일 예로, n형 단부)는 제2 전원선(PL2) 등을 경유하여 전기적으로 제2 전원(VSS)에 연결될 수 있다.
실시예에 따라, 발광 소자들(LD)은 제1 전원(VDD)과 제2 전원(VSS)의 사이에서 다양한 연결 구조를 통해 서로 전기적으로 연결될 수 있다. 일 예로, 발광 소자들(LD)은 서로 병렬로만 연결되거나, 서로 직렬로만 연결될 수 있다. 또는, 발광 소자들(LD)은 직/병렬 혼합 구조로 연결될 수 있다.
예를 들어, 발광 소자들(LD)은 도 4에 도시된 바와 같이 4개의 직렬 단에 나뉘어 서로 직/병렬로 연결될 수 있다. 이 경우, 각각의 직렬 단은 한 쌍의 전극들(일 예로, 두 개의 전극들) 및 상기 한 쌍의 전극들의 사이에 전기적으로 연결되는 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 여기서, 각각의 직렬 단을 구성하는 발광 소자들(LD)의 개수는 서로 동일하거나 상이할 수 있으며, 발광 소자들(LD)의 개수가 특별히 제한되는 것은 아니다.
예를 들어, 제1 직렬 단은 제1 전극(ET1), 제2 전극(ET2), 및 제1 및 제2 전극들(ET1, ET2)의 사이에 전기적으로 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함하고, 제2 직렬 단은 제3 전극(ET3), 제4 전극(ET4) 및 제3 및 제4 전극들(ET3, ET4)의 사이에 전기적으로 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 유사하게, 제3 직렬 단은 제5 전극(ET5), 제6 전극(ET6) 및 제5 및 제6 전극들(ET5, ET6)의 사이에 전기적으로 연결된 적어도 하나의 제3 발광 소자(LD3)를 포함하고, 제4 직렬 단은 제7 전극(ET7), 제8 전극(ET8) 및 제7 및 제8 전극들(ET7, ET8)의 사이에 전기적으로 연결된 적어도 하나의 제4 발광 소자(LD4)를 포함할 수 있다.
광원 유닛(LSU)의 첫 번째 전극, 일 예로 제1 전극(ET1)은 제1 화소 전극(또는, 애노드 전극)일 수 있다. 그리고, 광원 유닛(LSU)의 마지막 전극, 일 예로 제8 전극(ET8)은 제2 화소 전극(또는, 캐소드 전극)일 수 있다.
광원 유닛(LSU)의 나머지 전극들, 일 예로, 제2 내지 제7 전극들(ET2~ET7)은 각각의 중간 전극을 구성할 수 있다. 예를 들어, 제2 전극(ET2) 및 제3 전극(ET3)은 서로 일체 또는 비일체로 연결되어 제1 중간 전극(IET1)을 구성할 수 있다. 유사하게, 제4 전극(ET4) 및 제5 전극(ET5)은 서로 일체 또는 비일체로 연결되어 제2 중간 전극(IET2)을 구성하고, 제6 전극(ET6) 및 제7 전극(ET7)은 서로 일체 또는 비일체로 연결되어 제3 중간 전극(IET3)을 구성할 수 있다. 이 경우, 제2 및 제3 전극들(ET2, ET3)을 통합하여 하나의 제1 중간 전극(IET1)으로 간주하고, 제4 및 제5 전극들(ET4, ET5)을 통합하여 하나의 제2 중간 전극(IET2)으로 간주하며, 제6 및 제7 전극들(ET6, ET7)을 통합하여 하나의 제3 중간 전극(IET3)으로 간주할 수도 있다.
제1 발광 소자(LD1)의 제1 단부(일 예로, p형 단부)는 광원 유닛(LSU)의 제1 화소 전극(일 예로, 제1 전극(ET1)) 등을 경유하여 제1 전원(VDD)에 연결될 수 있다. 그리고, 제1 발광 소자(LD1)의 제2 단부(일 예로, n형 단부)는 제1 중간 전극(IET1)을 통해 제2 발광 소자(LD2)의 제1 단부(일 예로, p형 단부)에 연결될 수 있다.
제2 발광 소자(LD2)의 제1 단부(일 예로, p형 단부)는 제1 발광 소자(LD1)의 제2 단부(일 예로, n형 단부)에 연결될 수 있다. 그리고, 제2 발광 소자(LD2)의 제2 단부(일 예로, n형 단부)는 제2 중간 전극(IET2)을 통해 제3 발광 소자(LD3)의 제1 단부(일 예로, p형 단부)에 연결될 수 있다.
제3 발광 소자(LD3)의 제1 단부(일 예로, p형 단부)는 제2 발광 소자(LD2)의 제2 단부(일 예로, n형 단부)에 연결될 수 있다. 그리고, 제3 발광 소자(LD3)의 제2 단부(일 예로, n형 단부)는 광원 유닛(LSU)의 제2 화소 전극(일 예로, 제8 전극(ET8)) 등을 경유하여 제2 전원(VSS)에 연결될 수 있다. 상술한 방식으로, 제1 내지 제4 발광 소자들(LD1~LD4)은 광원 유닛(LSU)의 제1 및 제2 화소 전극들의 사이에 순차적으로 직렬 연결될 수 있다.
한편, 도 4에서는 발광 소자들(LD)을 4단 직/병렬 혼합 구조로 연결한 실시예를 도시하였으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 다른 실시예에서는 적어도 두 개의 발광 소자들(LD)을 2단의 직렬 또는 직/병렬 혼합 구조로 연결하거나, 네 개 이상의 발광 소자들(LD)을 4단 이상의 직렬 또는 직/병렬 혼합 구조로 연결할 수도 있다.
동일 조건(일 예로, 동일한 크기 및/또는 개수)의 발광 소자들(LD)을 유효 광원으로 활용하여 광원 유닛(LSU)을 구성한다고 할 때, 발광 소자들(LD)을 직렬 또는 직/병렬 혼합 구조로 연결할 경우, 전력 효율을 향상시킬 수 있다. 예를 들어, 발광 소자들(LD)을 직렬 또는 직/병렬로 연결한 광원 유닛(LSU)에서는 발광 소자들(LD)을 병렬로만 연결한 광원 유닛 (미도시)에 비해 동일 전류로 보다 높은 휘도를 표현할 수 있다. 또한, 발광 소자들(LD)을 직렬 또는 직/병렬로 연결한 광원 유닛(LSU)에서는 발광 소자들(LD)을 병렬로 연결한 광원 유닛에 비해 보다 낮은 구동 전류로 동일한 휘도를 표현할 수 있다. 또한, 발광 소자들(LD)을 직렬 또는 직/병렬 혼합 구조로 연결한 화소(PXL)에서는 일부의 직렬 단에서 쇼트 불량 등이 발생하더라도 나머지 직렬 단의 발광 소자들(LD)을 통해 어느 정도의 휘도를 표현할 수 있으므로, 화소(PXL)의 암점 불량 가능성을 낮출 수 있다.
발광 소자들(LD) 각각은 제1 화소 전극(일 예로, 제1 전극(ET1)), 화소 회로(PXC) 및/또는 제1 전원선(PL1) 등을 경유하여 제1 전원(VDD)에 전기적으로 연결되는 제1 단부(일 예로, p형 단부) 및 제2 화소 전극(일 예로, 제8 전극(ET8)) 및 제2 전원선(PL2) 등을 경유하여 제2 전원(VSS)에 전기적으로 연결되는 제2 단부(일 예로, n형 단부)를 포함할 수 있다. 즉, 발광 소자들(LD)은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결될 수 있다. 이와 같이 순방향으로 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성하고, 이러한 유효 광원들이 모여 화소(PXL)의 광원 유닛(LSU)을 구성할 수 있다.
제1 전원(VDD)과 제2 전원(VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 전원(VDD)과 제2 전원(VSS)은 화소(PXL)의 발광 기간 동안 발광 소자들(LD)이 발광할 수 있을 정도의 전위 차를 가질 수 있다.
발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 구동 전류가 공급될 때 상기 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임에서 표현할 계조 값에 대응하는 구동 전류를 광원 유닛(LSU)으로 공급할 수 있다. 이에 따라, 발광 소자들(LD)이 구동 전류에 상응하는 휘도로 발광하면서, 광원 유닛(LSU)이 구동 전류에 대응하는 휘도를 표현할 수 있게 된다.
화소 회로(PXC)는 제1 전원(VDD)과 광원 유닛(LSU)의 사이에 연결될 수 있다. 화소 회로(PXC)는 해당 화소(PXL)의 주사선(Si) 및 데이터선(Dj)에 연결될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(i는 자연수)번째 수평 라인(행) 및 j(j는 자연수)번째 수직 라인(열)에 배치되는 경우, 화소 회로(PXC)는 표시 영역(DA)의 i번째 주사선(Si) 및 j번째 데이터선(Dj)에 연결될 수 있다.
실시예에 따라, 화소 회로(PXC)는 복수의 트랜지스터들과 적어도 하나의 커패시터를 포함할 수 있다. 예를 들어, 화소 회로(PXC)는 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원(VDD)과 광원 유닛(LSU)의 사이에 연결될 수 있다. 예를 들어, 제1 트랜지스터(T1)의 제1 전극(일 예로, 소스 전극)은 제1 전원(VDD)에 연결되고, 제1 트랜지스터(T1)의 제2 전극(일 예로, 드레인 전극)은 제1 전극(ET1)에 연결될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어할 수 있다. 즉, 제1 트랜지스터(T1)는 화소(PXL)의 구동 전류를 제어하는 구동 트랜지스터일 수 있다.
제2 트랜지스터(T2)는 데이터선(Dj)과 제1 노드(N1)의 사이에 연결될 수 있다. 예를 들어, 제2 트랜지스터(T2)의 제1 전극(일 예로, 소스 전극)은 데이터선(Dj)에 연결되고, 제2 트랜지스터(T2)의 제2 전극(일 예로, 드레인 전극)은 제1 노드(N1)에 연결될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 주사선(Si)에 연결될 수 있다. 이러한 제2 트랜지스터(T2)는 주사선(Si)으로부터 게이트-온 전압(일 예로, 로우 레벨 전압)의 주사 신호(SSi)가 공급될 때 턴-온되어, 데이터선(Dj)과 제1 노드(N1)를 전기적으로 연결할 수 있다.
각각의 프레임 기간마다 데이터선(Dj)으로는 해당 프레임의 데이터 신호(DSj)가 공급되고, 데이터 신호(DSj)는 게이트-온 전압의 주사 신호(SSi)가 공급되는 기간 동안 턴-온된 제2 트랜지스터(T2)를 통해 제1 노드(N1)로 전달될 수 있다. 즉, 제2 트랜지스터(T2)는 각각의 데이터 신호(DSj)를 화소(PXL)의 내부로 전달하기 위한 스위칭 트랜지스터일 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 전원(VDD)에 연결되고, 다른 전극은 제1 노드(N1)에 연결될 수 있다. 이러한 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호(DSj)에 대응하는 전압을 충전할 수 있다.
실시예에 따라, 화소 회로(PXC)는 센싱 제어선(SCLi) 및 센싱선(SLj)에 더 연결될 수 있다. 일 예로, 표시 영역(DA)의 i번째 수평 라인 및 j번째 수직 라인에 배치된 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 센싱 제어선(SCLi) 및 j번째 센싱선(SLj)에 연결될 수 있다. 화소 회로(PXC)는 제3 트랜지스터(T3)를 더 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 실시예에 따라 센싱선(SLj)이 생략되고, 해당 화소(PXL)(또는, 인접 화소)의 데이터선(Dj)을 통해 센싱 신호(SENj)를 검출함에 의해 화소(PXL)의 특성을 검출할 수도 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)와 센싱선(SLj)의 사이에 연결될 수 있다. 예를 들어, 제3 트랜지스터(T3)의 일 전극은 제1 전극(ET1)에 연결된 제1 트랜지스터(T1)의 일 전극(일 예로, 소스 전극)에 연결되고, 제3 트랜지스터(T3)의 다른 전극은 센싱선(SLj)에 연결될 수 있다. 한편, 센싱선(SLj)이 생략되는 경우 제3 트랜지스터(T3)의 다른 전극은 데이터선(Dj)에 연결될 수도 있다.
제3 트랜지스터(T3)의 게이트 전극은 센싱 제어선(SCLi)에 연결될 수 있다. 센싱 제어선(SCLi)이 생략되는 경우, 제3 트랜지스터(T3)의 게이트 전극은 주사선(Si)에 연결될 수도 있다. 이와 같은 제3 트랜지스터(T3)는 소정의 센싱 기간 동안 센싱 제어선(SCLi)으로 공급되는 게이트-온 전압(일 예로, 하이 레벨 전압)의 센싱 제어 신호(SCSi)에 의해 턴-온되어 센싱선(SLj)과 제1 트랜지스터(T1)를 전기적으로 연결할 수 있다.
실시예에 따라, 센싱 기간은 표시 영역(DA)에 배치된 화소들(PXL) 각각의 특성(일 예로, 제1 트랜지스터(T1)의 문턱 전압 등)을 추출하는 기간일 수 있다. 상기 센싱 기간 동안 데이터선(Dj) 및 제2 트랜지스터(T2)를 통해 제1 노드(N1)에 제1 트랜지스터(T1)가 턴-온될 수 있는 소정의 기준 전압을 공급하거나, 각각의 화소(PXL)를 전류원 등에 연결함에 의해 제1 트랜지스터(T1)를 턴-온시킬 수 있다. 또한, 제3 트랜지스터(T3)로 게이트-온 전압의 센싱 제어 신호(SCSi)를 공급하여 제3 트랜지스터(T3)를 턴-온시킴에 의해 제1 트랜지스터(T1)를 센싱선(SLj)에 연결할 수 있다. 이후, 센싱선(SLj)을 통해 센싱 신호(SENj)를 획득하고, 센싱 신호(SENj)를 이용해 제1 트랜지스터(T1)의 문턱 전압 등을 비롯한 각 화소(PXL)의 특성을 검출할 수 있다. 각 화소(PXL)의 특성에 대한 정보는 표시 영역(DA)에 배치된 화소들(PXL) 사이의 특성 편차가 보상될 수 있도록 영상 데이터를 변환하는 데에 이용될 수 있다.
한편, 도 4에서는 제1 내지 제3 트랜지스터들(T1, T2, T3)이 모두 n형 트랜지스터인 경우를 예시하였으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 제1 내지 제3 트랜지스터들(T1, T2, T3) 중 적어도 하나는 p형 트랜지스터로 변경될 수도 있다. 이외에도, 화소 회로(PXC)는 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 예를 들어, 제1 트랜지스터(T1)의 문턱 전압 등을 보상하기 위한 트랜지스터, 제1 노드(N1) 또는 광원 유닛(LSU)의 제1 전극(ET1)의 전압을 초기화하기 위한 트랜지스터, 광원 유닛(LSU)으로 구동 전류가 공급되는 기간을 제어하기 위한 트랜지스터, 및/또는 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 추가적인 회로 소자들이 더 포함될 수도 있다.
도 5는 일 실시예에 따른 표시 장치를 나타내는 평면도이다. 도 6은 도 5의 A-A' 선을 기준으로 자른 단면도이다. 도 7은 도 5의 B-B' 선을 기준으로 자른 단면도이다.
일 예로, 도 5는 도 3의 화소 유닛(PXU)을 구성하는 제1 내지 제3 화소들(PXL1, PXL2, PXL3) 중 어느 하나일 수 있으며, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다. 또한, 도 5에서는 각각의 화소(PXL)가 도 4에 도시된 바와 같이 4개의 직렬 단에 배치된 발광 소자들(LD)을 포함하는 실시예를 예시하였으나, 각 화소(PXL)의 직렬 단의 개수는 실시예에 따라 다양하게 변경될 수도 있다.
도 5를 참조하면, 화소들(PXL)은 각각 제1 및 제2 화소 전극들(ELT1, ELT2), 제1 내지 제4 발광 소자들(LD1~LD4), 및 제1 내지 제8 컨택 전극들(CNE1~CNE8)을 포함할 수 있다. 이하에서, 제1 및 제2 화소 전극들(ELT1, ELT2)을 적어도 하나의 화소 전극을 임의로 지칭할 때, "화소 전극(ELT)" 또는 "화소 전극들(ELT)"이라 하기로 한다. 또한, 제1 내지 제4 발광 소자들(LD1~LD4) 중 하나 이상의 발광 소자를 임의로 지칭하거나, 두 종류 이상의 발광 소자들을 포괄적으로 지칭할 때, "발광 소자(LD)" 또는 "발광 소자들(LD)"이라 하고, 제1 내지 제8 컨택 전극들(CNE1~CNE8)을 비롯한 컨택 전극들 중 적어도 하나의 컨택 전극을 임의로 지칭할 때, "컨택 전극(CNE)" 또는 "컨택 전극들(CNE)"이라 하기로 한다.
제1 화소 전극(ELT1)은 제1 영역(A1), 제2 영역(A2), 및 제1 영역(A1)과 제2 영역(A2) 사이에 위치하는 제3 영역(A3)을 포함할 수 있다. 제1 화소 전극(ELT1)의 제1 영역(A1)과 제2 영역(A2)은 제1 방향(DR1)으로 연장하며, 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 소정 간격 이격될 수 있다. 제1 화소 전극(ELT1)의 제3 영역(A3)은 제1 및 제2 영역들(A1, A2) 사이에서 제2 방향(DR2)으로 연장할 수 있다.
제1 화소 전극(ELT1)의 제1 및 제2 영역들(A1, A2)은 각각 제3 영역(A3)의 일단 및 타단으로부터 분기된 복수의 분기 영역들(B1, B2, B3, B4)을 포함할 수 있다. 예를 들어, 제1 화소 전극(ELT1)의 제1 영역(A1)은 제3 영역(A3)의 일단으로부터 제1 방향(DR1)으로 연장하는 제1 분기 영역(B1), 및 제3 영역(A3)의 일단으로부터 제1 방향(DR1)의 반대 방향으로 연장하는 제2 분기 영역(B2)을 포함할 수 있다. 또한, 제1 화소 전극(ELT1)의 제2 영역(A2)은 제3 영역(A3)의 타단으로부터 제1 방향(DR1)의 반대 방향으로 연장하는 제3 분기 영역(B3), 및 제3 영역(A3)의 타단으로부터 제1 방향(DR1)으로 연장하는 제4 분기 영역(B4)을 포함할 수 있다.
제2 화소 전극(ELT2)은 제1 화소 전극(ELT1)과 이격되되, 제1 화소 전극(ELT1)의 적어도 일부를 둘러싸도록 배치될 수 있다. 예를 들어, 제2 화소 전극(ELT2)은 제1 화소 전극(ELT1)의 제2 영역(A2)을 둘러싸도록 배치될 수 있다. 이 경우, 제2 화소 전극(ELT2)은 제1 화소 전극(ELT1)의 제3 분기 영역(B3)과 제4 분기 영역(B4)을 둘러싸도록 연장하며, 제2 화소 전극(ELT2)의 일단은 제1 화소 전극(ELT1)의 제1 분기 영역(B1)과 대향하고, 제2 화소 전극(ELT2)의 타단은 제1 화소 전극(ELT2)의 제2 분기 영역(B2)과 대향할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제1 및 제2 화소 전극들(ELT1, ELT2) 각각의 형상 및/또는 상호 배치 구조는 실시예에 따라 다양하게 변경될 수 있다.
상술한 화소 전극들(ELT) 중 어느 하나, 일 예로 제1 화소 전극(ELT1)은 제1 컨택부(CNT1)를 통해 화소 회로(PXC) 및/또는 제1 전원선(PL1)에 전기적으로 연결될 수 있다. 화소 전극들(ELT) 중 다른 하나, 일 예로 제2 화소 전극(ELT2)은 제2 컨택부(CNT2)를 통해 제2 전원선(PL2)에 전기적으로 연결될 수 있다. 예를 들어, 제1 화소 전극(ELT1)은 도 4의 제1 전극(ET1)에 대응되고, 제2 화소 전극(ELT2)은 도 4의 제8 전극(ET8)에 대응될 수 있다.
제1 및 제2 화소 전극들(ELT1, ELT2) 사이에는 발광 소자들(LD)이 배치될 수 있다. 발광 소자들(LD)은 제1 및 제2 화소 전극들(ELT1, ELT2) 사이에서 방향성을 가지고 정렬될 수 있다. 예를 들어, 발광 소자들(LD)은 제1 단부(EP1)가 제1 화소 전극(ELT1)과 대향하고, 제2 단부(EP2)가 제2 화소 전극(ELT2)과 대향하도록 배치될 수 있다.
일 실시예에서, 제1 및 제2 발광 소자들(LD1, LD2)은 제1 화소 전극(ELT1)의 제1 영역(A1)과 제2 화소 전극(ELT2) 사이에 배치될 수 있다. 제3 및 제4 발광 소자들(LD3, LD4)은 제1 화소 전극(ELT1)의 제2 영역(A2)과 제2 화소 전극(ELT2) 사이에 배치될 수 있다.
구체적으로, 제1 발광 소자(LD1)는 제1 화소 전극(ELT1)의 제1 분기 영역(B1)과 제2 화소 전극(ELT2) 사이에 배치될 수 있다. 제2 발광 소자(LD2)는 제1 화소 전극(ELT1)의 제2 분기 영역(B2)과 제2 화소 전극(ELT2) 사이에 배치될 수 있다. 제3 발광 소자(LD3)는 제1 화소 전극(ELT1)의 제3 분기 영역(B3)과 제2 화소 전극(ELT2) 사이에 배치될 수 있다. 제4 발광 소자(LD4)는 제1 화소 전극(ELT1)의 제4 분기 영역(B4)과 제2 화소 전극(ELT2) 사이에 배치될 수 있다.
발광 소자들(LD)은 컨택 전극(CNE)을 통해 제1 및 제2 화소 전극들(ELT1, ELT2)과 전기적으로 연결될 수 있다.
제1 컨택 전극(CNE1)은 제1 화소 전극(ELT1) 및 제1 발광 소자(LD1)의 제1 단부(EP1) 상에 배치될 수 있다. 제1 컨택 전극(CNE1)은 제1 화소 전극(ELT1)의 제1 분기 영역(B1) 및/또는 제1 발광 소자(LD1)의 제1 단부(EP1)와 제3 방향(DR3)으로 중첩할 수 있다. 제1 컨택 전극(CNE1)은 제1 화소 전극(ELT1) 및 제1 발광 소자(LD1)의 제1 단부(EP1)와 접할 수 있다. 즉, 제1 컨택 전극(CNE1)은 제1 화소 전극(ELT1)과 제1 발광 소자(LD1)를 전기적으로 연결할 수 있다.
제2 컨택 전극(CNE2)은 제1 발광 소자(LD1)의 제2 단부(EP2) 상에 배치될 수 있다. 제2 컨택 전극(CNE2)은 제1 발광 소자(LD1)의 제2 단부(EP2)와 제3 방향(DR3)으로 중첩할 수 있다. 또한, 제2 컨택 전극(CNE2)은 제2 화소 전극(ELT2)과 제3 방향(DR3)으로 중첩할 수 있다. 제2 컨택 전극(CNE2)은 제1 발광 소자(LD1)의 제2 단부(EP2)와 접할 수 있다. 일 실시예에서, 제2 컨택 전극(CNE2)은 도 4의 제2 전극(ET2)에 대응될 수 있다.
제3 컨택 전극(CNE3)은 제2 발광 소자(LD2)의 제1 단부(EP1) 상에 배치될 수 있다. 제3 컨택 전극(CNE3)은 제2 발광 소자(LD2)의 제1 단부(EP1)와 제3 방향(DR3)으로 중첩할 수 있다. 또한, 제3 컨택 전극(CNE3)은 제1 화소 전극(ELT1)의 제2 분기 영역(B2)과 제3 방향(DR3)으로 중첩할 수 있다. 제3 컨택 전극(CNE3)은 제2 컨택 전극(CNE2) 및 제2 발광 소자(LD2)의 제1 단부(EP1)와 접할 수 있다. 즉, 제3 컨택 전극(CNE3)은 제2 컨택 전극(CNE2)과 제2 발광 소자(LD2)를 전기적으로 연결할 수 있다. 일 예로, 제3 컨택 전극(CNE3)은 제2 컨택 전극(CNE2)과 다른 층에 배치되어, 별도의 컨택홀을 통해 제2 컨택 전극(CNE2)과 접할 수 있다. 이에 따라, 제1 발광 소자(LD1)의 제2 단부(EP2)는 제2 및 제3 컨택 전극들(CNE2, CNE3)을 통해 제2 발광 소자(LD2)의 제1 단부(EP1)에 연결될 수 있다. 일 예로, 제3 컨택 전극(CNE3)은 도 4의 제3 전극(ET3)에 대응될 수 있다.
제4 컨택 전극(CNE4)은 제2 발광 소자(LD2)의 제2 단부(EP2) 상에 배치될 수 있다. 제4 컨택 전극(CNE4)은 제2 발광 소자(LD2)의 제2 단부(EP2)와 제3 방향(DR3)으로 중첩할 수 있다. 또한, 제4 컨택 전극(CNE4)은 제2 화소 전극(ELT2)과 제3 방향(DR3)으로 중첩할 수 있다. 제4 컨택 전극(CNE4)은 제2 발광 소자(LD2)의 제2 단부(EP2)와 접할 수 있다. 일 예로, 제4 컨택 전극(CNE4)은 도 4의 제4 전극(ET4)에 대응될 수 있다.
제5 컨택 전극(CNE5)은 제3 발광 소자(LD3)의 제1 단부(EP1) 상에 배치될 수 있다. 제5 컨택 전극(CNE5)은 제3 발광 소자(LD3)의 제1 단부(EP1)와 제3 방향(DR3)으로 중첩할 수 있다. 또한, 제5 컨택 전극(CNE5)은 제1 화소 전극(ELT1)의 제3 분기 영역(B3)과 제3 방향(DR3)으로 중첩할 수 있다. 제5 컨택 전극(CNE5)은 제4 컨택 전극(CNE4) 및 제3 발광 소자(LD3)의 제1 단부(EP1)와 접할 수 있다. 즉, 제5 컨택 전극(CNE5)은 제4 컨택 전극(CNE4)과 제3 발광 소자(LD3)를 전기적으로 연결할 수 있다. 일 예로, 제5 컨택 전극(CNE5)은 제4 컨택 전극(CNE4)과 다른 층에 배치되어, 별도의 컨택홀을 통해 제4 컨택 전극(CNE4)과 접할 수 있다. 이에 따라, 제2 발광 소자(LD2)의 제2 단부(EP2)는 제4 및 제5 컨택 전극들(CNE4, CNE5)을 통해 제3 발광 소자(LD3)의 제1 단부(EP1)에 연결될 수 있다. 일 예로, 제5 컨택 전극(CNE5)은 도 4의 제5 전극(ET5)에 대응될 수 있다.
제6 컨택 전극(CNE6)은 제3 발광 소자(LD3)의 제2 단부(EP2) 상에 배치될 수 있다. 제6 컨택 전극(CNE6)은 제3 발광 소자(LD3)의 제2 단부(EP2)와 제3 방향(DR3)으로 중첩할 수 있다. 또한, 제6 컨택 전극(CNE6)은 제2 화소 전극(ELT2)과 제3 방향(DR3)으로 중첩할 수 있다. 제6 컨택 전극(CNE6)은 제3 발광 소자(LD3)의 제2 단부(EP2)와 접할 수 있다. 일 예로, 제6 컨택 전극(CNE6)은 도 4의 제6 전극(ET6)에 대응될 수 있다.
제7 컨택 전극(CNE7)은 제4 발광 소자(LD4)의 제1 단부(EP1) 상에 배치될 수 있다. 제7 컨택 전극(CNE7)은 제4 발광 소자(LD4)의 제1 단부(EP1)와 제3 방향(DR3)으로 중첩할 수 있다. 또한, 제7 컨택 전극(CNE7)은 제1 화소 전극(ELT1)의 제4 분기 영역(B4)과 제3 방향(DR3)으로 중첩할 수 있다. 제7 컨택 전극(CNE7)은 제6 컨택 전극(CNE6) 및 제4 발광 소자(LD4)의 제1 단부(EP1)와 접할 수 있다. 즉, 제7 컨택 전극(CNE7)은 제6 컨택 전극(CNE6)과 제4 발광 소자(LD4)를 전기적으로 연결할 수 있다. 일 예로, 제7 컨택 전극(CNE7)은 제6 컨택 전극(CNE6)과 다른 층에 배치되어, 별도의 컨택홀을 통해 제6 컨택 전극(CNE6)과 접할 수 있다. 이에 따라, 제3 발광 소자(LD3)의 제2 단부(EP2)는 제6 및 제7 컨택 전극들(CNE6, CNE7)을 통해 제4 발광 소자(LD4)의 제1 단부(EP1)에 연결될 수 있다. 일 예로, 제7 컨택 전극(CNE7)은 도 4의 제7 전극(ET7)에 대응될 수 있다.
제8 컨택 전극(CNE8)은 제2 화소 전극(ELT2) 및 제4 발광 소자(LD4)의 제2 단부(EP2) 상에 배치될 수 있다. 제8 컨택 전극(CNE8)은 제2 화소 전극(ELT2) 및/또는 제4 발광 소자(LD4)의 제2 단부(EP2)와 제3 방향(DR3)으로 중첩할 수 있다. 제8 컨택 전극(CNE8)은 제2 화소 전극(ELT2) 및 제4 발광 소자(LD4)의 제2 단부(EP2)와 접할 수 있다. 즉, 제8 컨택 전극(CNE8)은 제2 화소 전극(ELT2)과 제4 발광 소자(LD4)를 전기적으로 연결할 수 있다.
일 실시예에서, 각 화소들(PXL)은 컨택 전극들(CNE) 중 적어도 일부를 커버하는 절연층을 더 포함할 수 있다. 예를 들어, 제3 절연층(INS3)은 제2, 제4, 제6, 제8 컨택 전극들(CNE2, CNE4, CNE6, CNE8) 상에 배치될 수 있다. 이 경우, 제3 절연층(INS3)은 발광 소자들(LD)의 제2 단부(EP2)와 제3 방향(DR3)으로 중첩하되, 발광 소자들(LD)의 제1 단부(EP1)와 제3 방향(DR3)으로 비중첩하도록 배치될 수 있다. 이와 같이, 제3 절연층(INS3)이 출광량이 많은 발광 소자들(LD)의 제1 단부(EP1)(또는, 제1 반도체층(11))와 비중첩하는 경우 제3 절연층(INS3)으로 인한 출광 효율 저하를 최소화할 수 있다.
한편, 도 5에서는 제3 절연층(INS3)이 제2, 제4, 제6, 제8 컨택 전극들(CNE2, CNE4, CNE6, CNE8) 상에서 스트라이프 형태를 갖는 경우를 예시하였으나, 반드시 이에 제한되는 것은 아니다. 즉, 제3 절연층(INS3)의 형상 또는 배치 구조는 제3 절연층(INS3)이 발광 소자들(LD)의 제1 단부(EP1)와 비중첩하는 범위 내에서 다양하게 변경될 수 있다. 예를 들어, 실시예에 따라 제3 절연층(INS3)은 화소(PXL)의 전면 상에 배치되되, 발광 소자들(LD)의 제1 단부(EP1)를 노출하는 개구부를 포함할 수도 있다.
이하에서는 도 6 및 도 7을 참조하여, 발광 소자(LD)를 중심으로 각 화소(PXL)의 단면 구조에 대해 상세히 설명한다. 도 6에서는 제1 발광 소자(LD1)를 중심으로 각 화소(PXL)의 구조를 개략적으로 도시하며, 화소 회로(PXC)를 구성하는 다양한 회로 소자들 중 제1 화소 전극(ELT1)에 연결되는 트랜지스터(T)(일 예로, 도 4 등의 제1 트랜지스터(T1))를 도시한다. 이하에서, 제1 트랜지스터(T1)를 구분하여 명기할 필요가 없을 경우에는 제1 트랜지스터(T1)에 대해서도 "트랜지스터(T)"로 포괄하여 지칭하기로 한다. 한편, 트랜지스터들(T)의 구조 및/또는 층별 위치 등이 도 6에 도시된 실시예에 한정되는 것은 아니며, 실시예에 따라 다양하게 변경될 수 있다. 또한, 각각의 화소 회로(PXC)를 구성하는 트랜지스터들(T)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 화소 회로(PXC)를 구성하는 트랜지스터들(T) 중 적어도 하나가 나머지 트랜지스터들(T)과는 상이한 단면 구조를 가지거나, 및/또는 상이한 층에 배치될 수도 있다.
도 7에서는 발광 소자들(LD)과 컨택 전극들(CNE)의 전기적 연결 구조를 도시하며, 설명의 편의를 위해 회로층(PCL) 등을 생략하였다.
도 6 및 도 7을 참조하면, 화소(PXL) 및 이를 구비한 표시 장치는 기판(SUB), 기판(SUB)의 일면 상에 배치된 회로층(PCL)과 표시층(DPL)을 포함할 수 있다. 실시예에 따라, 표시층(DPL) 상에는 컬러 변환층 및/또는 컬러 필터층이 더 배치될 수 있으나, 반드시 이에 제한되는 것은 아니다.
회로층(PCL)은 각 화소(PXL)의 화소 회로(PXC)를 구성하는 회로 소자들 및 이에 연결되는 각종 배선들을 포함할 수 있다. 표시층(DPL)은 각 화소(PXL)의 광원 유닛(LSU)을 구성하는 전극들(일 예로, 화소 전극들(ELT) 및/또는 컨택 전극들(CNE))과 발광 소자들(LD)을 포함할 수 있다.
회로층(PCL)은 화소 회로(PXC)를 구성하는 복수의 트랜지스터들(T)을 포함할 수 있다. 또한, 회로층(PCL)은 각각의 화소 회로(PXC) 및/또는 광원 유닛(LSU)에 연결되는 적어도 하나의 전원선 및/또는 신호선을 더 포함할 수 있다. 예를 들어, 회로층(PCL)은 제1 전원선(PL1), 제2 전원선(PL2), 각 화소(PXL)의 주사선(Si) 및 데이터선(Dj)을 포함할 수 있다. 또한, 회로층(PCL)은 복수의 절연층들을 포함할 수 있다. 예를 들어, 회로층(PCL)은 기판(SUB)의 일면 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연층(GI), 제1 층간 절연층(ILD1), 제2 층간 절연층(ILD2) 및/또는 보호층(PSV)을 포함할 수 있다. 또한, 회로층(PCL)은 적어도 일부의 트랜지스터(T)의 하부에 배치되는 적어도 하나의 차광 패턴(미도시) 등을 선택적으로 더 포함할 수 있다.
버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 2중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 버퍼층(BFL)은 실시예에 따라 생략될 수도 있다. 이 경우, 적어도 하나의 회로 소자 및/또는 배선은 기판(SUB)의 일면 상에 직접 배치될 수도 있다.
각각의 트랜지스터(T)는 반도체 패턴(SCP), 게이트 전극(GE), 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 포함할 수 있다. 한편, 도 6에서는 각각의 트랜지스터(T)가 반도체 패턴(SCP)과 별개로 형성된 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 구비하는 실시예를 도시하였으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 다른 실시예에서는 적어도 하나의 트랜지스터(T)에 구비되는 제1 및/또는 제2 트랜지스터 전극들(TE1, TE2)이 각각의 반도체 패턴(SCP)과 통합되어 구성될 수도 있다.
반도체 패턴(SCP)은 버퍼층(BFL) 상에 배치될 수 있다. 일 예로, 반도체 패턴(SCP)은 버퍼층(BFL)이 형성된 기판(SUB)과 게이트 절연층(GI)의 사이에 배치될 수 있다. 반도체 패턴(SCP)은 각각의 제1 트랜지스터 전극(TE1)에 접촉되는 제1 영역, 각각의 제2 트랜지스터 전극(TE2)에 접촉되는 제2 영역, 및 상기 제1 및 제2 영역들의 사이에 위치된 채널 영역을 포함할 수 있다. 실시예에 따라, 상기 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
실시예에 따라, 반도체 패턴(SCP)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 또한, 반도체 패턴(SCP)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 반도체 패턴(SCP)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
일 실시예에서, 각각의 화소 회로(PXC)를 구성하는 트랜지스터들(T)의 반도체 패턴들(SCP)은 실질적으로 동일 또는 유사한 물질로 이루어질 수 있다. 예를 들어, 트랜지스터들(T)의 반도체 패턴(SCP)은 폴리 실리콘, 아몰퍼스 실리콘 및 산화물 반도체 중 동일한 어느 하나의 물질로 이루어질 수 있다.
다른 실시예에서, 트랜지스터들(T) 중 일부와 나머지 일부는 서로 다른 물질로 이루어진 반도체 패턴들(SCP)을 포함할 수도 있다. 예를 들어, 트랜지스터들(T) 중 일부 트랜지스터의 반도체 패턴(SCP)은 폴리 실리콘 또는 아몰퍼스 실리콘으로 이루어지고, 트랜지스터들(T) 중 나머지 트랜지스터의 반도체 패턴(SCP)은 산화물 반도체로 이루어질 수 있다.
게이트 절연층(GI)은 반도체 패턴(SCP) 상에 배치될 수 있다. 일 예로, 게이트 절연층(GI)은 반도체 패턴(SCP)과 게이트 전극(GE)의 사이에 배치될 수 있다. 이러한 게이트 절연층(GI)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
게이트 전극(GE)은 게이트 절연층(GI) 상에 배치될 수 있다. 예를 들어, 게이트 전극(GE)은 게이트 절연층(GI)을 사이에 개재하고 반도체 패턴(SCP)과 중첩되도록 배치될 수 있다. 한편, 도 6에서는 탑-게이트 구조의 트랜지스터(T)를 도시하였으나, 다른 실시예에서, 트랜지스터(T)는 바텀-게이트 구조를 가질 수도 있다. 이 경우, 게이트 전극(GE)은 반도체 패턴(SCP)의 하부에서 반도체 패턴(SCP)과 중첩되도록 배치될 수 있다.
제1 층간 절연층(ILD1)은 게이트 전극(GE) 상에 배치될 수 있다. 일 예로, 제1 층간 절연층(ILD1)은 게이트 전극(GE)과 제1 및 제2 트랜지스터 전극들(TE1, TE2)의 사이에 배치될 수 있다. 제1 층간 절연층(ILD1)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제1 층간 절연층(ILD1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 제1 층간 절연층(ILD1)의 구성 물질이 특별히 한정되지는 않는다.
제1 및 제2 트랜지스터 전극들(TE1, TE2)은 적어도 한 층의 제1 층간 절연층(ILD1)을 사이에 개재하고, 각각의 반도체 패턴(SCP) 상에 배치될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 게이트 절연층(GI) 및 제1 층간 절연층(ILD1)을 사이에 개재하고, 반도체 패턴(SCP)의 서로 다른 단부들 상에 배치될 수 있다. 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 각각의 반도체 패턴(SCP)에 전기적으로 연결될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 게이트 절연층(GI) 및 제1 층간 절연층(ILD1)을 관통하는 각각의 컨택홀을 통해 반도체 패턴(SCP)의 제1 및 제2 영역들에 연결될 수 있다. 실시예에 따라, 제1 및 제2 트랜지스터 전극들(TE1, TE2) 중 어느 하나는 소스 전극이고, 다른 하나는 드레인 전극일 수 있다.
화소 회로(PXC)에 구비된 적어도 하나의 트랜지스터(T)는 적어도 하나의 화소 전극에 연결될 수 있다. 일 예로, 트랜지스터(T)는 보호층(PSV)을 관통하는 컨택홀(일 예로, 제1 컨택홀(CH1)) 및/또는 브릿지 패턴(BRP)을 통해, 제1 화소전극(ELT1)에 전기적으로 연결될 수 있다.
일 실시예에서, 각각의 화소(PXL)에 연결되는 적어도 하나의 신호선 및/또는 전원선은 화소 회로(PXC)를 구성하는 회로 소자들의 일 전극과 동일한 층에 배치될 수 있다. 일 예로, 각 화소(PXL)의 주사선(Si)은 트랜지스터들(T)의 게이트 전극들(GE)과 동일한 층에 배치되고, 각 화소(PXL)의 데이터선(Dj)은 트랜지스터들(T)의 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 동일한 층에 배치될 수 있다.
제1 및/또는 제2 전원선들(PL1, PL2)은 트랜지스터들(T)의 게이트 전극들(GE) 또는 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 동일한 층에 배치되거나, 상이한 층에 배치될 수 있다. 일 예로, 제2 전원(VSS)을 공급하기 위한 제2 전원선(PL2)은 제2 층간 절연층(ILD2) 상에 배치되어, 보호층(PSV)에 의해 적어도 부분적으로 커버될 수 있다. 제2 전원선(PL2)은 보호층(PSV)을 관통하는 컨택홀을 통해 보호층(PSV)의 상부에 배치된 광원 유닛(LSU)의 제2 화소 전극(ELT2)에 전기적으로 연결될 수 있다. 다만, 제1 및/또는 제2 전원선들(PL1, PL2)의 위치 및/또는 구조는 다양하게 변경될 수 있다. 예를 들어, 제2 전원선(PL2)이 트랜지스터들(T)의 게이트 전극들(GE) 또는 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 동일한 층에 배치되어, 도시되지 않은 적어도 하나의 브릿지 패턴 및/또는 컨택홀을 통해 제2 화소 전극(ELT2)에 전기적으로 연결될 수도 있다.
제2 층간 절연층(ILD2)은 제1 층간 절연층(ILD1)의 상부에 배치되며, 제1 층간 절연층(ILD1) 상에 위치한 제1 및 제2 트랜지스터 전극들(TE1, TE2) 등을 커버할 수 있다. 이러한 제2 층간 절연층(ILD2)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제2 층간 절연층(ILD2)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
제2 층간 절연층(ILD2) 상에는 화소 회로(PXC)에 구비된 적어도 하나의 회로 소자(일 예로, 제1 트랜지스터(T1))와 제1 화소 전극(ELT1)을 연결하기 위한 브릿지 패턴(BRP), 제1 전원선(PL1) 및/또는 제2 전원선(PL2)이 배치될 수 있다.
트랜지스터들(T)을 비롯한 회로 소자들 및/또는 제1 및 제2 전원선들(PL1, PL2)을 비롯한 배선들의 상부에는 보호층(PSV)이 배치될 수 있다. 보호층(PSV)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 일 예로, 보호층(PSV)은 적어도 유기 절연층을 포함하며 회로층(PCL)의 표면을 실질적으로 평탄화하는 역할을 할 수 있다.
회로층(PCL)의 보호층(PSV) 상에는 표시층(DPL)이 배치될 수 있다. 표시층(DPL)은 각 화소(PXL)의 광원 유닛(LSU)을 구성하는 전극들(일 예로, 화소 전극들(ELT) 및/또는 컨택 전극들(CNE))과 발광 소자들(LD)을 포함할 수 있다.
표시층(DPL)은 기판(SUB) 상에서 제3 방향(DR3)으로 돌출된 뱅크(BNK)를 포함할 수 있다. 뱅크(BNK)는 회로층(PCL) 상에서 분리형 또는 일체형의 패턴으로 형성될 수 있다.
뱅크(BNK)는 실시예에 따라 다양한 형상을 가질 수 있다. 일 실시예에서, 뱅크(BNK)는 정 테이퍼 구조를 가지는 뱅크 구조물일 수 있다. 예를 들어, 뱅크(BNK)는 도 6 및 도 7에 도시된 바와 같이 기판(SUB)에 대하여 일정한 각도로 기울어진 경사면을 가지도록 형성될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 뱅크(BNK)는 곡면 또는 계단 형상 등의 측벽을 가질 수 있다. 일 예로, 뱅크(BNK)는 반원 또는 반타원 형상 등의 단면을 가질 수도 있다.
뱅크(BNK)의 상부에 배치되는 전극들 및 절연층들은 뱅크(BNK)에 대응하는 형상을 가질 수 있다. 일 예로, 화소 전극들(ELT)과 컨택 전극들(CNE)은 뱅크(BNK)의 일 영역 상부에 배치되며, 뱅크(BNK)의 형상에 상응하는 형상을 가지는 경사면 또는 곡면을 포함할 수 있다. 일 예로, 뱅크(BNK)는 그 상부에 제공된 화소 전극들(ELT)과 함께 발광 소자들(LD)에서 출사되는 광을 화소(PXL)의 전면 방향, 즉 제3 방향(DR3)으로 유도하여 표시 패널(PNL)의 출광 효율을 향상시키는 반사 부재로 기능할 수 있다.
뱅크(BNK)는 적어도 하나의 무기 재료 및/또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 일 예로, 뱅크(BNK)는 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx) 등을 비롯한 다양한 무기 절연 물질을 포함하는 적어도 한 층의 무기막을 포함할 수 있다. 또는, 뱅크(BNK)는 다양한 종류의 유기 절연 물질을 포함하는 적어도 한 층의 유기막 및/또는 포토 레지스트막 등을 포함하거나, 유/무기 물질을 복합적으로 포함하는 단일층 또는 다중층의 절연체로 구성될 수도 있다. 즉, 뱅크(BNK)의 구성 물질 및/또는 패턴 형상은 다양하게 변경될 수 있다.
뱅크(BNK)의 상부에는 각 화소(PXL)의 제1 및 제2 화소 전극들(ELT1, ELT2)이 배치될 수 있다. 제1 및 제2 화소 전극들(ELT1, ELT2)은 서로 이격되어 배치될 수 있다.
실시예에 따라, 제1 및 제2 화소 전극들(ELT1, ELT2)은 화소(PXL)별로 분리된 패턴을 가지거나, 복수의 화소들(PXL)에서 공통으로 연결되는 패턴을 가질 수 있다. 한편, 화소(PXL)를 형성하는 공정, 특히 발광 소자들(LD)의 정렬이 완료되기 전에는 화소들(PXL)의 제1 화소 전극들(ELT1)이 서로 연결되고, 제2 화소 전극들(ELT2)이 서로 연결되어 있을 수 있다. 예를 들어, 발광 소자들(LD)의 정렬이 완료되기 전에 화소들(PXL)의 제1 화소 전극들(ELT1)은 서로 일체로 형성되어 하나의 제1 정렬 전극을 이루고, 제2 화소 전극들(ELT2)은 서로 일체로 형성되어 하나의 제2 정렬 전극을 이룰 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 화소들(PXL)의 제1 및 제2 화소 전극들(ELT1, ELT2)은 각각 비일체로 형성되며 적어도 하나의 컨택홀 및/또는 브릿지 패턴 등에 의해 서로 전기적으로 연결될 수 있다.
제1 및 제2 화소 전극들(ELT1, ELT2)은 발광 소자들(LD)의 정렬 단계에서 각각 제1 정렬 신호(또는, 제1 정렬 전압) 및 제2 정렬 신호(또는, 제2 정렬 전압)를 공급받을 수 있다. 일 예로, 제1 및 제2 화소 전극들(ELT1, ELT2) 중 어느 하나는 교류 형태의 정렬 신호를 공급받고, 제1 및 제2 화소 전극들(ELT1, ELT2) 중 다른 하나는 일정한 전압 레벨을 가지는 정렬 전압(일 예로, 접지 전압)을 공급받을 수 있다. 즉, 발광 소자들(LD)의 정렬 단계에서 제1 및 제2 화소 전극들(ELT1, ELT2)에 소정의 정렬 신호가 인가될 수 있다. 이에 따라, 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 전계가 형성될 수 있다. 상기 전계에 의해 화소들(PXL) 각각에 공급된 발광 소자들(LD)이 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 정렬될 수 있다. 발광 소자들(LD)의 정렬이 완료된 후에는, 화소들(PXL)의 사이에서 제1 및 제2 화소 전극들(ELT1, ELT2) 사이의 연결을 끊음으로써, 화소들(PXL)을 개별 구동이 가능한 형태로 형성할 수 있다.
제1 화소 전극(ELT1)은 제1 컨택부(CNT1)를 통해 소정의 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터), 전원선(일 예로, 제1 전원선(PL1)) 및/또는 신호선(일 예로, 주사선(Si), 데이터선(Dj) 또는 소정의 제어선)에 전기적으로 연결될 수 있다. 일 실시예에서, 제1 화소 전극(ELT1)은 제1 컨택부(CNT1)를 통해 브릿지 패턴(BRP)과 전기적으로 연결되고, 이를 통해 트랜지스터(T)와 전기적으로 연결될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제1 화소 전극(ELT1)이 소정의 전원선 또는 신호선에 직접 연결될 수도 있다.
제2 화소 전극(ELT2)은 제2 컨택부(CNT2)를 통해 소정의 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터), 전원선(일 예로, 제2 전원선(PL2)) 및/또는 신호선(일 예로, 주사선(Si), 데이터선(Dj) 또는 소정의 제어선)에 전기적으로 연결될 수 있다. 일 실시예에서, 제2 화소 전극(ELT2)은 제2 컨택부(CNT2)를 통해 제2 전원선(PL2)에 전기적으로 연결될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제2 화소 전극(ELT2)이 소정의 전원선 또는 신호선에 직접 연결될 수도 있다.
제1 및 제2 화소 전극들(ELT1, ELT2) 각각은 적어도 하나의 도전 물질을 포함할 수 있다. 일 예로, 제1 및 제2 화소 전극들(ELT1, ELT2) 각각은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide) 또는 FTO(Fluorine Tin Oxide) 등과 같은 도전성 산화물, 및 PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제1 및 제2 화소 전극들(ELT1, ELT2) 각각은 카본나노튜브(Carbon Nano Tube)나 그래핀(Graphene) 등을 비롯한 그 외의 도전 물질을 포함할 수도 있다. 또한, 제1 및 제2 화소 전극들(ELT1, ELT2) 각각은 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 제1 및 제2 화소 전극들(ELT1, ELT2) 각각은 반사성의 도전 물질을 포함한 반사 전극층을 포함할 수 있다. 또한, 제1 및 제2 화소 전극들(ELT1, ELT2) 각각은 상기 반사 전극층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 전극층, 및 상기 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 적어도 한 층의 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
제1 및 제2 화소 전극들(ELT1, ELT2)의 일 영역 상에는 제1 절연층(INS1)이 배치될 수 있다. 제1 절연층(INS1)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제1 절연층(INS1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 또는 알루미늄 산화물(AlOx) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
제1 및 제2 화소 전극(ELT1, ELT2)과 제1 절연층(INS1) 상에는 발광 소자들(LD)이 공급 및 정렬될 수 있다. 일 예로, 발광 소자들(LD)은 잉크젯 방식, 슬릿 코팅 방식, 또는 이외의 다양한 방식을 통해 각 화소(PXL)에 공급되고, 제1 및 제2 화소 전극들(ELT1, ELT2) 각각에 인가되는 소정의 정렬 신호(또는, 정렬 전압)에 의해 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 방향성을 가지고 정렬될 수 있다. 예를 들어, 발광 소자들(LD)은 제1 단부(EP1)가 제1 화소 전극(ELT1)과 대향하고, 제2 단부(EP2)가 제2 화소 전극(ELT2)과 대향하도록 제1 및 제2 화소 전극들(ELT1, ELT2) 사이에 배치될 수 있다.
발광 소자들(LD)의 일 영역 상에는 제2 절연층(INS2)이 배치될 수 있다. 예를 들어, 제2 절연층(INS2)은 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)을 노출하도록 발광 소자들(LD) 각각의 일 영역 상에 배치될 수 있다. 일 예로, 제2 절연층(INS2)은 발광 소자들(LD) 각각의 중앙 영역을 포함한 일 영역 상부에 국부적으로 배치될 수 있다. 발광 소자들(LD)의 정렬이 완료된 이후 발광 소자들(LD) 상에 제2 절연층(INS2)을 형성하는 경우, 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다.
제2 절연층(INS2)은 각 화소(PXL)에서 독립된 패턴으로 형성될 수 있으나, 이에 한정되지는 않는다. 실시예에 따라서 제2 절연층(INS2)은 생략될 수도 있으며, 이 경우 컨택 전극들(CNE)은 발광 소자들(LD) 상에 직접 배치될 수 있다.
제2 절연층(INS2)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제2 절연층(INS2)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 알루미늄 산화물(AlOx), 포토 레지스트(PR) 물질 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
제2 절연층(INS2)에 의해 커버되지 않은 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)은 각각 컨택 전극들(CNE)에 의해 커버될 수 있다.
일 실시예에서, 컨택 전극들(CNE)은 도 6 및 도 7에 도시된 바와 같이 기판(SUB)의 일면 상에서 서로 다른 층에 순차적으로 형성될 수 있다. 예를 들어, 서로 다른 도전층으로 이루어진 컨택 전극들(CNE) 사이에는 제3 절연층(INS3)이 배치될 수 있다.
한편, 출광량이 많은 발광 소자들(LD)의 제1 단부(EP1)(또는, 제1 반도체층(11))가 제3 절연층(INS3)과 비중첩하도록 배치하기 위해, 발광 소자들(LD)의 제2 단부(EP2) 상에 제2, 제4, 제6, 제8 컨택 전극들(CNE2, CNE4, CNE6, CNE8)을 먼저 형성할 수 있다. 일 실시예에서, 제2, 제4, 제6, 제8 컨택 전극들(CNE2, CNE4, CNE6, CNE8)은 서로 동일한 층에 배치될 수 있다. 즉, 제2, 제4, 제6, 제8 컨택 전극들(CNE2, CNE4, CNE6, CNE8)은 동일한 공정에서 동시에 형성될 수 있다.
제2, 제4, 제6, 제8 컨택 전극들(CNE2, CNE4, CNE6, CNE8) 상에는 제3 절연층(INS3)이 배치될 수 있다. 이 경우, 제3 절연층(INS3)은 발광 소자들(LD)의 제2 단부(EP2)와 제3 방향(DR3)으로 중첩하되, 발광 소자들(LD)의 제1 단부(EP1)와 제3 방향(DR3)으로 비중첩하도록 배치될 수 있다. 이에 따라, 제3 절연층(INS3)으로 인한 출광 효율 저하를 최소화할 수 있음은 앞서 설명한 바와 같다.
제3 절연층(INS3) 상에는 제1, 제3, 제5, 제7 컨택 전극들(CNE1, CNE3, CNE5, CNE7)이 배치될 수 있다. 제1, 제3, 제5, 제7 컨택 전극들(CNE1, CNE3, CNE5, CNE7)은 제3 절연층(INS3)에 의해 노출된 발광 소자들(LD)의 제1 단부(EP1) 상에 배치될 수 있다. 일 실시예에서, 제1, 제3, 제5, 제7 컨택 전극들(CNE1, CNE3, CNE5, CNE7)은 서로 동일한 층에 배치될 수 있다. 즉, 제1, 제3, 제5, 제7 컨택 전극들(CNE1, CNE3, CNE5, CNE7)은 동일한 공정에서 동시에 형성될 수 있다.
일 실시예에서, 발광 소자들(LD)은 컨택 전극들(CNE)에 의해 제1 및 제2 화소 전극들(ELT1, ELT2) 사이에서 서로 직렬로 연결될 수 있다.
제1 컨택 전극(CNE1)은 제1 직렬 단의 제1 발광 소자(LD1)의 제1 단부(EP1)와 접하고, 제1 절연층(INS1)을 관통하는 개구부를 통해 제1 화소 전극(ELT1)과 접할 수 있다.
제2 컨택 전극(CNE2)은 제1 직렬 단의 제1 발광 소자(LD1)의 제2 단부(EP2)와 접할 수 있다.
제3 컨택 전극(CNE3)은 제2 직렬 단의 제2 발광 소자(LD2)의 제1 단부(EP1)와 접하고, 제3 절연층(INS3)을 관통하는 개구부를 통해 제2 컨택 전극(CNE2)과 접할 수 있다.
제4 컨택 전극(CNE4)은 제2 직렬 단의 제2 발광 소자(LD2)의 제2 단부(EP2)와 접할 수 있다.
제5 컨택 전극(CNE5)은 제3 직렬 단의 제3 발광 소자(LD3)의 제1 단부(EP1)와 접하고, 제3 절연층(INS3)을 관통하는 개구부를 통해 제4 컨택 전극(CNE4)과 접할 수 있다.
제6 컨택 전극(CNE6)은 제3 직렬 단의 제3 발광 소자(LD3)의 제2 단부(EP2)와 접할 수 있다.
제7 컨택 전극(CNE7)은 제4 직렬 단의 제4 발광 소자(LD4)의 제1 단부(EP1)와 접하고, 제3 절연층(INS3)을 관통하는 개구부를 통해 제6 컨택 전극(CNE6)과 접할 수 있다.
제8 컨택 전극(CNE8)은 제4 직렬 단의 제4 발광 소자(LD4)의 제2 단부(EP2)와 접하고, 제1 절연층(INS1)을 관통하는 개구부를 통해 제2 화소 전극(ELT2)과 접할 수 있다. 이에 따라, 제1 내지 제4 발광 소자들(LD1~LD4)을 순차적으로 직렬 연결할 수 있다.
컨택 전극들(CNE)은 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 컨택 전극들(CNE)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide) 또는 FTO(Fluorine Tin Oxide)를 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함하며, 소정의 투광도를 만족하도록 실질적으로 투명 또는 반투명하게 구현될 수 있다. 이에 따라, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)로부터 방출되는 광이 컨택 전극들(CNE)을 투과하여 표시 패널(PNL)의 외부로 방출될 수 있게 된다.
제3 절연층(INS3)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제3 절연층(INS3)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 또는 알루미늄 산화물(AlOx) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
컨택 전극들(CNE)과 제3 절연층(INS3) 상에는 제4 절연층(INS4)이 배치될 수 있다. 예를 들어, 제4 절연층(INS4)은 뱅크(BNK), 화소 전극들(ELT), 발광 소자들(LD), 컨택 전극들(CNE), 및 하부의 절연층들(INS1, INS2, INS3)을 커버할 수 있다. 제4 절연층(INS4)은 적어도 한 층의 무기막 및/또는 유기막을 포함할 수 있다.
제4 절연층(INS4)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제4 절연층(INS4)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 또는 알루미늄 산화물(AlOx) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
일 실시예에서, 제4 절연층(INS4)은 다층 구조의 박막 봉지층을 포함할 수 있다. 예를 들어, 제4 절연층(INS4)은 적어도 두 층의 무기 절연층들과 상기 적어도 두 층의 무기 절연층들의 사이에 개재된 적어도 한 층의 유기 절연층을 포함한 다층 구조의 박막 봉지층으로 구성될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제4 절연층(INS4)의 구성 물질 및/또는 구조는 다양하게 변경될 수 있을 것이다.
상술한 일 실시예에 따른 표시 장치에 의하면, 컨택 전극들(CNE)을 이용하여 발광 소자들(LD)을 직렬 연결하되, 컨택 전극들(CNE) 사이에 배치되는 제3 절연층(INS3)을 출광량이 많은 발광 소자들(LD)의 제1 단부(EP1)(또는, 제1 반도체층(11))와 비중첩하도록 설계하여 표시 패널(PNL)의 출광 효율을 향상시킬 수 있다.
이하, 다른 실시예에 대해 설명한다. 이하의 실시예에서 이미 설명한 구성과 동일한 구성에 대해서는 동일한 참조 번호로서 지칭하며, 중복 설명은 생략하거나 간략화하기로 한다.
도 8은 다른 실시예에 따른 표시 장치를 나타내는 평면도이다. 도 9는 도 8의 C-C' 선을 기준으로 자른 단면도이다.
도 8 및 도 9를 참조하면, 본 실시예에 따른 표시 장치는 제2 화소 전극(ELT2')이 분기 영역을 갖고, 제1 화소 전극(ELT1')이 제2 화소 전극(ELT2')의 적어도 일부를 둘러싸도록 배치된다는 점에서 도 1 내지 도 7의 실시예와 상이하다.
구체적으로, 제2 화소 전극(ELT2')은 제1 영역(A1'), 제2 영역(A2'), 및 제1 영역(A1')과 제2 영역(A2') 사이에 위치하는 제3 영역(A3')을 포함할 수 있다. 제2 화소 전극(ELT2')의 제1 영역(A1')과 제2 영역(A2')은 제1 방향(DR1)으로 연장하며, 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 소정 간격 이격될 수 있다. 제2 화소 전극(ELT2')의 제3 영역(A3')은 제1 및 제2 영역들(A1', A2') 사이에서 제2 방향(DR2)으로 연장할 수 있다.
제2 화소 전극(ELT2')의 제1 및 제2 영역들(A1', A2')은 각각 제3 영역(A3')의 일단 및 타단으로부터 분기된 복수의 분기 영역들(B1', B2', B3', B4')을 포함할 수 있다. 예를 들어, 제2 화소 전극(ELT2')의 제1 영역(A1')은 제3 영역(A3')의 일단으로부터 제1 방향(DR1)으로 연장하는 제1 분기 영역(B1'), 및 제3 영역(A3')의 일단으로부터 제1 방향(DR1)의 반대 방향으로 연장하는 제2 분기 영역(B2')을 포함할 수 있다. 또한, 제2 화소 전극(ELT2')의 제2 영역(A2')은 제3 영역(A3')의 타단으로부터 제1 방향(DR1)의 반대 방향으로 연장하는 제3 분기 영역(B3'), 및 제3 영역(A3')의 타단으로부터 제1 방향(DR1)으로 연장하는 제4 분기 영역(B4')을 포함할 수 있다.
제1 화소 전극(ELT1')은 제2 화소 전극(ELT2')과 이격되되, 제2 화소 전극(ELT2')의 적어도 일부를 둘러싸도록 배치될 수 있다. 예를 들어, 제1 화소 전극(ELT1')은 제2 화소 전극(ELT2')의 제2 영역(A2')을 둘러싸도록 배치될 수 있다. 이 경우, 제1 화소 전극(ELT1')의 일단은 제2 화소 전극(ELT2')의 제1 분기 영역(B1')과 대향하고, 제1 화소 전극(ELT1')의 타단은 제2 화소 전극(ELT2')의 제2 분기 영역(B2')과 대향할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제1 및 제2 화소 전극들(ELT1', ELT2') 각각의 형상 및/또는 상호 배치 구조는 실시예에 따라 다양하게 변경될 수 있다.
제1 및 제2 화소 전극들(ELT1', ELT2') 사이에는 발광 소자들(LD)이 배치될 수 있다. 이 경우, 발광 소자들(LD)은 제1 및 제2 화소 전극들(ELT1', ELT2') 사이에서 방향성을 가지고 정렬될 수 있다. 예를 들어, 발광 소자들(LD)은 제1 단부(EP1)가 제1 화소 전극(ELT1')과 대향하고, 제2 단부(EP2)가 제2 화소 전극(ELT2')과 대향하도록 배치될 수 있다.
일 실시예에서, 제1 및 제2 발광 소자들(LD1, LD2)은 제2 화소 전극(ELT2')의 제1 영역(A1')과 제1 화소 전극(ELT1') 사이에 배치될 수 있다. 제3 및 제4 발광 소자들(LD3, LD4)은 제2 화소 전극(ELT2')의 제2 영역(A2')과 제1 화소 전극(ELT1') 사이에 배치될 수 있다.
구체적으로, 제1 발광 소자(LD1)는 제2 화소 전극(ELT2')의 제1 분기 영역(B1')과 제1 화소 전극(ELT1') 사이에 배치될 수 있다. 제2 발광 소자(LD2)는 제2 화소 전극(ELT2')의 제2 분기 영역(B2')과 제1 화소 전극(ELT1') 사이에 배치될 수 있다. 제3 발광 소자(LD3)는 제2 화소 전극(ELT2')의 제3 분기 영역(B3')과 제1 화소 전극(ELT1') 사이에 배치될 수 있다. 제4 발광 소자(LD4)는 제2 화소 전극(ELT2')의 제1 분기 영역(B1')과 제1 화소 전극(ELT1') 사이에 배치될 수 있다.
발광 소자들(LD)은 컨택 전극(CNE)을 통해 제1 및 제2 화소 전극들(ELT1', ELT2')과 전기적으로 연결될 수 있다.
제1 컨택 전극(CNE1)은 제1 화소 전극(ELT1') 및 제1 발광 소자(LD1)의 제1 단부(EP1) 상에 배치될 수 있다. 제1 컨택 전극(CNE1)은 제1 화소 전극(ELT1') 및/또는 제1 발광 소자(LD1)의 제1 단부(EP1)와 제3 방향(DR3)으로 중첩할 수 있다. 제1 컨택 전극(CNE1)은 제1 화소 전극(ELT1') 및 제1 발광 소자(LD1)의 제1 단부(EP1)와 접할 수 있다. 즉, 제1 컨택 전극(CNE1)은 제1 화소 전극(ELT1')과 제1 발광 소자(LD1)를 전기적으로 연결할 수 있다.
제2 컨택 전극(CNE2)은 제1 발광 소자(LD1)의 제2 단부(EP2) 상에 배치될 수 있다. 제2 컨택 전극(CNE2)은 제1 발광 소자(LD1)의 제2 단부(EP2)와 제3 방향(DR3)으로 중첩할 수 있다. 또한, 제2 컨택 전극(CNE2)은 제2 화소 전극(ELT2')의 제1 분기 영역(B1')과 제3 방향(DR3)으로 중첩할 수 있다. 제2 컨택 전극(CNE2)은 제1 발광 소자(LD1)의 제2 단부(EP2)와 접할 수 있다.
제3 컨택 전극(CNE3)은 제2 발광 소자(LD2)의 제1 단부(EP1) 상에 배치될 수 있다. 제3 컨택 전극(CNE3)은 제2 발광 소자(LD2)의 제1 단부(EP1)와 제3 방향(DR3)으로 중첩할 수 있다. 또한, 제3 컨택 전극(CNE3)은 제1 화소 전극(ELT1')과 제3 방향(DR3)으로 중첩할 수 있다. 제3 컨택 전극(CNE3)은 제2 컨택 전극(CNE2) 및 제2 발광 소자(LD2)의 제1 단부(EP1)와 접할 수 있다. 즉, 제3 컨택 전극(CNE3)은 제2 컨택 전극(CNE2)과 제2 발광 소자(LD2)를 전기적으로 연결할 수 있다. 일 예로, 제3 컨택 전극(CNE3)은 제2 컨택 전극(CNE2)과 다른 층에 배치되어, 별도의 컨택홀을 통해 제2 컨택 전극(CNE2)과 접할 수 있다. 이에 따라, 제1 발광 소자(LD1)의 제2 단부(EP2)는 제2 및 제3 컨택 전극들(CNE2, CNE3)을 통해 제2 발광 소자(LD2)의 제1 단부(EP1)에 연결될 수 있다.
제4 컨택 전극(CNE4)은 제2 발광 소자(LD2)의 제2 단부(EP2) 상에 배치될 수 있다. 제4 컨택 전극(CNE4)은 제2 발광 소자(LD2)의 제2 단부(EP2)와 제3 방향(DR3)으로 중첩할 수 있다. 또한, 제4 컨택 전극(CNE4)은 제2 화소 전극(ELT2')의 제2 분기 영역(B2')과 제3 방향(DR3)으로 중첩할 수 있다. 제4 컨택 전극(CNE4)은 제2 발광 소자(LD2)의 제2 단부(EP2)와 접할 수 있다.
제5 컨택 전극(CNE5)은 제3 발광 소자(LD3)의 제1 단부(EP1) 상에 배치될 수 있다. 제5 컨택 전극(CNE5)은 제3 발광 소자(LD3)의 제1 단부(EP1)와 제3 방향(DR3)으로 중첩할 수 있다. 또한, 제5 컨택 전극(CNE5)은 제1 화소 전극(ELT1')과 제3 방향(DR3)으로 중첩할 수 있다. 제5 컨택 전극(CNE5)은 제4 컨택 전극(CNE4) 및 제3 발광 소자(LD3)의 제1 단부(EP1)와 접할 수 있다. 즉, 제5 컨택 전극(CNE5)은 제4 컨택 전극(CNE4)과 제3 발광 소자(LD3)를 전기적으로 연결할 수 있다. 일 예로, 제5 컨택 전극(CNE5)은 제4 컨택 전극(CNE4)과 다른 층에 배치되어, 별도의 컨택홀을 통해 제4 컨택 전극(CNE4)과 접할 수 있다. 이에 따라, 제2 발광 소자(LD2)의 제2 단부(EP2)는 제4 및 제5 컨택 전극들(CNE4, CNE5)을 통해 제3 발광 소자(LD3)의 제1 단부(EP1)에 연결될 수 있다.
제6 컨택 전극(CNE6)은 제3 발광 소자(LD3)의 제2 단부(EP2) 상에 배치될 수 있다. 제6 컨택 전극(CNE6)은 제3 발광 소자(LD3)의 제2 단부(EP2)와 제3 방향(DR3)으로 중첩할 수 있다. 또한, 제6 컨택 전극(CNE6)은 제2 화소 전극(ELT2')의 제3 분기 영역(B3')과 제3 방향(DR3)으로 중첩할 수 있다. 제6 컨택 전극(CNE6)은 제3 발광 소자(LD3)의 제2 단부(EP2)와 접할 수 있다.
제7 컨택 전극(CNE7)은 제4 발광 소자(LD4)의 제1 단부(EP1) 상에 배치될 수 있다. 제7 컨택 전극(CNE7)은 제4 발광 소자(LD4)의 제1 단부(EP1)와 제3 방향(DR3)으로 중첩할 수 있다. 또한, 제7 컨택 전극(CNE7)은 제1 화소 전극(ELT1')과 제3 방향(DR3)으로 중첩할 수 있다. 제7 컨택 전극(CNE7)은 제6 컨택 전극(CNE6) 및 제4 발광 소자(LD4)의 제1 단부(EP1)와 접할 수 있다. 즉, 제7 컨택 전극(CNE7)은 제6 컨택 전극(CNE6)과 제4 발광 소자(LD4)를 전기적으로 연결할 수 있다. 일 예로, 제7 컨택 전극(CNE7)은 제6 컨택 전극(CNE6)과 다른 층에 배치되어, 별도의 컨택홀을 통해 제6 컨택 전극(CNE6)과 접할 수 있다. 이에 따라, 제3 발광 소자(LD3)의 제2 단부(EP2)는 제6 및 제7 컨택 전극들(CNE6, CNE7)을 통해 제4 발광 소자(LD4)의 제1 단부(EP1)에 연결될 수 있다.
제8 컨택 전극(CNE8)은 제2 화소 전극(ELT2') 및 제4 발광 소자(LD4)의 제2 단부(EP2) 상에 배치될 수 있다. 제8 컨택 전극(CNE8)은 제2 화소 전극(ELT2')의 제4 분기 영역(B4') 및/또는 제4 발광 소자(LD4)의 제2 단부(EP2)와 제3 방향(DR3)으로 중첩할 수 있다. 제8 컨택 전극(CNE8)은 제2 화소 전극(ELT2') 및 제4 발광 소자(LD4)의 제2 단부(EP2)와 접할 수 있다. 즉, 제8 컨택 전극(CNE8)은 제2 화소 전극(ELT2')과 제4 발광 소자(LD4)를 전기적으로 연결할 수 있다.
한편, 출광량이 많은 발광 소자들(LD)의 제1 단부(EP1)(또는, 제1 반도체층(11))가 제3 절연층(INS3)과 비중첩하도록 배치하기 위해, 발광 소자들(LD)의 제2 단부(EP2) 상에 제2, 제4, 제6, 제8 컨택 전극들(CNE2, CNE4, CNE6, CNE8)을 먼저 형성할 수 있다. 일 실시예에서, 제2, 제4, 제6, 제8 컨택 전극들(CNE2, CNE4, CNE6, CNE8)은 서로 동일한 층에 배치될 수 있다. 제2, 제4, 제6, 제8 컨택 전극들(CNE2, CNE4, CNE6, CNE8)은 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
제2, 제4, 제6, 제8 컨택 전극들(CNE2, CNE4, CNE6, CNE8) 상에는 제3 절연층(INS3)이 배치될 수 있다. 이 경우, 제3 절연층(INS3)은 발광 소자들(LD)의 제2 단부(EP2)와 제3 방향(DR3)으로 중첩하되, 발광 소자들(LD)의 제1 단부(EP1)와 제3 방향(DR3)으로 비중첩하도록 배치될 수 있다.
제3 절연층(INS3) 상에는 제1, 제3, 제5, 제7 컨택 전극들(CNE1, CNE3, CNE5, CNE7)이 배치될 수 있다. 제1, 제3, 제5, 제7 컨택 전극들(CNE1, CNE3, CNE5, CNE7)은 제3 절연층(INS3)에 의해 노출된 발광 소자들(LD)의 제1 단부(EP1) 상에 배치될 수 있다. 일 실시예에서, 제1, 제3, 제5, 제7 컨택 전극들(CNE1, CNE3, CNE5, CNE7)은 서로 동일한 층에 배치될 수 있다. 제1, 제3, 제5, 제7 컨택 전극들(CNE1, CNE3, CNE5, CNE7)은 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
일 실시예에서, 발광 소자들(LD)은 컨택 전극들(CNE)에 의해 서로 직렬로 연결될 수 있다. 구체적으로, 제1 컨택 전극(CNE1)은 제1 직렬 단의 제1 발광 소자(LD1)의 제1 단부(EP1)와 접할 수 있다. 제2 컨택 전극(CNE2)은 제1 직렬 단의 제1 발광 소자(LD1)의 제2 단부(EP2)와 접할 수 있다. 제3 컨택 전극(CNE3)은 제2 직렬 단의 제2 발광 소자(LD2)의 제1 단부(EP1)와 접하고, 제3 절연층(INS3)을 관통하는 개구부를 통해 제2 컨택 전극(CNE2)과 접할 수 있다. 제4 컨택 전극(CNE4)은 제2 직렬 단의 제2 발광 소자(LD2)의 제2 단부(EP2)와 접할 수 있다. 제5 컨택 전극(CNE5)은 제3 직렬 단의 제3 발광 소자(LD3)의 제1 단부(EP1)와 접하고, 제3 절연층(INS3)을 관통하는 개구부를 통해 제4 컨택 전극(CNE4)과 접할 수 있다. 제6 컨택 전극(CNE6)은 제3 직렬 단의 제3 발광 소자(LD3)의 제2 단부(EP2)와 접할 수 있다. 제7 컨택 전극(CNE7)은 제4 직렬 단의 제4 발광 소자(LD4)의 제1 단부(EP1)와 접하고, 제3 절연층(INS3)을 관통하는 개구부를 통해 제6 컨택 전극(CNE6)과 접할 수 있다. 제8 컨택 전극(CNE8)은 제4 직렬 단의 제4 발광 소자(LD4)의 제2 단부(EP2)와 접할 수 있다. 이에 따라, 제1 내지 제4 발광 소자들(LD1~LD4)을 순차적으로 직렬 연결할 수 있다.
본 실시예에 따른 표시 장치에 의하면, 컨택 전극들(CNE)을 이용하여 발광 소자들(LD)을 직렬 연결하되, 컨택 전극들(CNE) 사이에 배치되는 제3 절연층(INS3)을 출광량이 많은 발광 소자들(LD)의 제1 단부(EP1)(또는, 제1 반도체층(11))와 비중첩하도록 배치할 수 있다. 이에 따라, 제3 절연층(INS3)으로 인한 출광 효율 저하를 최소할 수 있음은 앞서 설명한 바와 같다.
계속해서, 상술한 실시예들에 따른 표시 장치의 제조 방법에 대해 설명한다.
도 10 내지 도 15는 일 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다. 도 10 내지 도 15는 도 5의 표시 장치의 제조 방법을 설명하기 위한 평면도들로서, 도 5와 실질적으로 동일한 구성요소에 대해서는 동일한 부호로 나타내고 자세한 부호를 생략한다. 한편, 도 10 내지 도 15에서는 설명의 편의를 위해 기판(SUB) 상에 회로층(PCL)을 형성하는 단계는 생략하였으며, 회로층(PCL) 상에 표시층(DPL)의 화소 전극들(ELT), 발광 소자들(LD), 컨택 전극들(CNE), 및 제3 절연층(INS3)을 형성하는 단계를 중심으로 간략하게 도시하였다.
도 10을 참조하면, 먼저 서로 이격된 제1 및 제2 정렬 전극들(RMTL1, RMTL2)을 형성한다. 제1 및 제2 정렬 전극들(RMTL1, RMTL2)은 복수의 화소들(PXL)에 걸쳐 공통으로 연결될 수 있다.
제1 정렬 전극(RMTL1)은 제1 영역(A1), 제2 영역(A2), 및 제1 영역(A1)과 제2 영역(A2) 사이에 위치하는 제3 영역(A3)을 포함할 수 있다. 제1 정렬 전극(RMTL1)의 제1 영역(A1)과 제2 영역(A2)은 제1 방향(DR1)으로 연장하며, 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 소정 간격 이격될 수 있다. 제1 정렬 전극(RMTL1)의 제3 영역(A3)은 제1 및 제2 영역들(A1, A2) 사이에서 제2 방향(DR2)으로 연장할 수 있다.
제1 정렬 전극(RMTL1)의 제1 및 제2 영역들(A1, A2)은 각각 제3 영역(A3)의 일단 및 타단으로부터 분기된 분기 영역(B1, B2, B3, B4)을 포함할 수 있다. 예를 들어, 제1 정렬 전극(RMTL1)의 제1 영역(A1)은 제3 영역(A3)의 일단으로부터 제1 방향(DR1)으로 연장하는 제1 분기 영역(B1), 및 제3 영역(A3)의 일단으로부터 제1 방향(DR1)의 반대 방향으로 연장하는 제2 분기 영역(B2)을 포함할 수 있다. 또한, 제1 정렬 전극(RMTL1)의 제2 영역(A2)은 제3 영역(A3)의 타단으로부터 제1 방향(DR1)의 반대 방향으로 연장하는 제3 분기 영역(B3), 및 제3 영역(A3)의 타단으로부터 제1 방향(DR1)으로 연장하는 제4 분기 영역(B4)을 포함할 수 있다.
제2 정렬 전극(RMTL2)은 제1 정렬 전극(RMTL1)과 이격되되, 제1 정렬 전극(RMTL1)의 적어도 일부를 둘러싸도록 배치될 수 있다. 예를 들어, 제2 정렬 전극(RMTL2)은 제1 정렬 전극(RMTL1)의 제2 영역(A2)을 둘러싸도록 배치될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제1 및 제2 정렬 전극들(RMTL1, RMTL2) 각각의 형상 및/또는 상호 배치 구조는 실시예에 따라 다양하게 변경될 수 있다.
한편, 도 10에서는 제1 및 제2 정렬 전극들(RMTL1, RMTL2)이 복수의 화소들(PXL)에 걸쳐 일체로 형성된 경우를 예시하였으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 제1 및 제2 정렬 전극들(RMTL1, RMTL2)은 각 화소(PXL) 별로 분리된 패턴으로 형성되며, 적어도 하나의 컨택홀 및/또는 브릿지 패턴 등에 의해 각 화소(PXL)의 정렬 전극들이 서로 전기적으로 연결될 수도 있다.
도 11을 참조하면, 이어서 제1 및 제2 정렬 전극들(RMTL1, RMTL2) 사이에 발광 소자들(LD)을 공급 및 정렬한다. 일 예로, 제1 및 제2 정렬 전극들(RMTL1, RMTL2)은 발광 소자들(LD)의 정렬 단계에서 각각 제1 정렬 신호(또는, 제1 정렬 전압) 및 제2 정렬 신호(또는, 제2 정렬 전압)를 공급받을 수 있다. 일 예로, 제1 및 제2 정렬 전극들(RMTL1, RMTL2) 중 어느 하나는 교류 형태의 정렬 신호를 공급받고, 제1 및 제2 정렬 전극들(RMTL1, RMTL2) 중 다른 하나는 일정한 전압 레벨을 가지는 정렬 전압(일 예로, 접지 전압)을 공급받을 수 있다. 즉, 발광 소자들(LD)의 정렬 단계에서 제1 및 제2 정렬 전극들(RMTL1, RMTL2)에 소정의 정렬 신호가 인가될 수 있다.
발광 소자들(LD)은 잉크젯 방식, 슬릿 코팅 방식, 또는 이외의 다양한 방식을 통해 각 화소(PXL)에 공급되고, 제1 및 제2 정렬 전극들(RMTL1, RMTL2) 각각에 인가되는 소정의 정렬 신호(또는, 정렬 전압)에 의해 제1 및 제2 정렬 전극들(RMTL1, RMTL2)의 사이에 방향성을 가지고 정렬될 수 있다. 예를 들어, 발광 소자들(LD)은 제1 단부(EP1)가 제1 정렬 전극(RMTL1)과 대향하고, 제2 단부(EP2)가 제2 정렬 전극(RMTL2)과 대향하도록 제1 및 제2 정렬 전극들(RMTL1, RMTL2) 사이에 배치될 수 있다.
일 실시예에서, 제1 및 제2 발광 소자들(LD1, LD2)은 제1 정렬 전극(RMTL1)의 제1 영역(A1)과 제2 정렬 전극(RMTL2) 사이에 정렬될 수 있다. 제3 및 제4 발광 소자들(LD3, LD4)은 제1 정렬 전극(RMTL1)의 제2 영역(A2)과 제2 정렬 전극(RMTL2) 사이에 정렬될 수 있다.
구체적으로, 제1 발광 소자(LD1)는 제1 정렬 전극(RMTL1)의 제1 분기 영역(B1)과 제2 정렬 전극(RMTL2) 사이에 정렬될 수 있다. 제2 발광 소자(LD2)는 제1 정렬 전극(RMTL1)의 제2 분기 영역(B2)과 제2 정렬 전극(RMTL2) 사이에 정렬될 수 있다. 제3 발광 소자(LD3)는 제1 정렬 전극(RMTL1)의 제3 분기 영역(B3)과 제2 정렬 전극(RMTL2) 사이에 정렬될 수 있다. 제4 발광 소자(LD4)는 제1 정렬 전극(RMTL1)의 제4 분기 영역(B4)과 제2 정렬 전극(RMTL2) 사이에 정렬될 수 있다.
도 12를 참조하면, 이어서 분리 영역(EO)에서 각 화소들(PXL)의 제1 및 제2 정렬 전극들(RMTL1, RMTL2)을 분리하여 각 화소들(PXL)의 제1 및 제2 화소 전극들(ELT1, ELT2)을 형성한다. 일 예로, 분리 영역(EO)은 비발광 영역으로서, 화소들(PXL)의 경계에 해당할 수 있다. 발광 소자들(LD)의 정렬이 완료된 이후, 분리 영역(EO)에서 제1 및 제2 정렬 전극들(RMTL1, RMTL2)을 분리하여 제1 및 제2 화소 전극들(ELT1, ELT2)을 형성함으로써 화소들(PXL)을 개별 구동이 가능한 형태로 형성할 수 있다.
도 13을 참조하면, 이어서 각 직렬 단의 발광 소자들(LD)의 제2 단부(EP2) 상에 제2, 제4, 제6, 제8 컨택 전극들(CNE2, CNE4, CNE6, CNE8)을 각각 형성한다. 제2, 제4, 제6, 제8 컨택 전극들(CNE2, CNE4, CNE6, CNE8)은 서로 동일한 층에 배치될 수 있다. 제2, 제4, 제6, 제8 컨택 전극들(CNE2, CNE4, CNE6, CNE8)은 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
제2 컨택 전극(CNE2)은 제1 발광 소자(LD1)의 제2 단부(EP2) 상에 직접 형성되어 제1 발광 소자(LD1)의 제2 단부(EP2)와 접할 수 있다. 제4 컨택 전극(CNE4)은 제2 발광 소자(LD2)의 제2 단부(EP2) 상에 직접 향상되어 제2 발광 소자(LD2)의 제2 단부(EP2)와 접할 수 있다. 제6 컨택 전극(CNE6)은 제3 발광 소자(LD3)의 제2 단부(EP2) 상에 직접 형성되어 제3 발광 소자(LD3)의 제2 단부(EP2)와 접할 수 있다. 제8 컨택 전극(CNE8)은 제4 발광 소자(LD4)의 제2 단부(EP2) 상에 직접 형성되어 제4 발광 소자(LD4)의 제2 단부(EP2)와 접할 수 있다.
도 14를 참조하면, 이어서 제2, 제4, 제6, 제8 컨택 전극들(CNE2, CNE4, CNE6, CNE8) 상에 제3 절연층(INS3)을 형성한다. 제3 절연층(INS3)은 발광 소자들(LD)의 제2 단부(EP2)와 제3 방향(DR3)으로 중첩하되, 발광 소자들(LD)의 제1 단부(EP1)와 제3 방향(DR3)으로 비중첩하도록 배치될 수 있다. 이에 따라, 제3 절연층(INS3)으로 인한 출광 효율 저하를 최소화할 수 있음은 앞서 설명한 바와 같다.
도 15를 참조하면, 이어서 각 직렬 단의 발광 소자들(LD)의 제1 단부(EP1) 상에 제1, 제3, 제5, 제7 컨택 전극들(CNE1, CNE3, CNE5, CNE7) 등을 형성하여 도 5에 도시된 표시 장치가 완성될 수 있다.
제1, 제3, 제5, 제7 컨택 전극들(CNE1, CNE3, CNE5, CNE7)은 서로 동일한 층에 배치될 수 있다. 즉, 제1, 제3, 제5, 제7 컨택 전극들(CNE1, CNE3, CNE5, CNE7)은 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
제1 컨택 전극(CNE1)은 제1 발광 소자(LD1)의 제1 단부(EP1)와 접할 수 있다. 제3 컨택 전극(CNE3)은 제2 발광 소자(LD2)의 제1 단부(EP1)와 접하고, 제3 절연층(INS3)을 관통하는 개구부를 통해 제2 컨택 전극(CNE2)과 접할 수 있다. 제5 컨택 전극(CNE5)은 제3 발광 소자(LD3)의 제1 단부(EP1)와 접하고, 제3 절연층(INS3)을 관통하는 개구부를 통해 제4 컨택 전극(CNE4)과 접할 수 있다. 제7 컨택 전극(CNE7)은 제4 발광 소자(LD4)의 제1 단부(EP1)와 접하고, 제3 절연층(INS3)을 관통하는 개구부를 통해 제6 컨택 전극(CNE6)과 접할 수 있다. 제8 컨택 전극(CNE8)은 제4 발광 소자(LD4)의 제2 단부(EP2)와 접할 수 있다. 이에 따라, 제1 내지 제4 발광 소자들(LD1~LD4)을 순차적으로 직렬 연결할 수 있다.
본 실시예와 관련된 기술 분야에서 통상의 지식을 가진 자는 상기된 기재의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 방법들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

Claims (20)

  1. 서로 이격된 제1 전극 및 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이에 배치된 제1 및 제2 발광 소자들;
    상기 제1 전극 및 상기 제1 발광 소자의 제1 단부와 접하는 제1 컨택 전극;
    상기 제1 발광 소자의 제2 단부와 접하는 제2 컨택 전극;
    상기 제2 컨택 전극 및 상기 제2 발광 소자의 제1 단부와 접하고, 상기 제1 전극과 중첩하는 제3 컨택 전극; 및
    상기 제2 발광 소자의 제2 단부와 접하고, 상기 제2 전극과 중첩하는 제4 컨택 전극을 포함하되,
    상기 제1 컨택 전극과 상기 제3 컨택 전극은 동일한 층에 배치되는 표시 장치.
  2. 제1 항에 있어서,
    상기 제2 컨택 전극 및 상기 제4 컨택 전극 상에 배치된 절연층을 더 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 절연층은 상기 제1 및 제2 발광 소자들의 상기 제1 단부와 비중첩하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 및 제2 발광 소자들은 각각 상기 제1 단부에 배치된 p형 반도체층을 포함하는 표시 장치.
  5. 제2 항에 있어서,
    상기 제3 컨택 전극은 상기 절연층을 관통하는 컨택홀을 통해 상기 제2 컨택 전극과 접하는 표시 장치.
  6. 제1 항에 있어서,
    상기 제2 컨택 전극과 상기 제4 컨택 전극은 동일한 층에 배치되는 표시 장치.
  7. 제1 항에 있어서,
    상기 제1 전극은 제1 영역, 제2 영역, 및 상기 제1 영역과 상기 제2 영역 사이에 위치하는 제3 영역을 포함하고,
    상기 제2 전극은 상기 제1 전극의 상기 제2 영역을 둘러싸는 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 전극의 상기 제1 영역 및 상기 제2 영역은 제1 방향으로 연장하고,
    상기 제1 전극의 상기 제3 영역은 상기 제1 방향과 교차하는 제2 방향으로 연장하는 표시 장치.
  9. 제7 항에 있어서,
    상기 제1 및 제2 발광 소자들은 상기 제1 전극의 상기 제1 영역과 상기 제2 전극 사이에 배치되는 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 영역은 상기 제3 영역의 일단으로부터 제1 방향으로 연장하는 제1 분기 영역, 및 상기 제3 영역의 일단으로부터 상기 제1 방향의 반대 방향으로 연장하는 제2 분기 영역을 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 제2 전극의 일단은 상기 제1 전극의 상기 제1 분기 영역과 대향하고,
    상기 제2 전극의 타단은 상기 제1 전극의 상기 제2 분기 영역과 대향하는 표시 장치.
  12. 제10 항에 있어서,
    상기 제1 발광 소자는 상기 제1 전극의 상기 제1 분기 영역과 상기 제2 전극 사이에 배치되고,
    상기 제2 발광 소자는 상기 제1 전극의 상기 제2 분기 영역과 상기 제2 전극 사이에 배치되는 표시 장치.
  13. 제9 항에 있어서,
    상기 제1 전극의 상기 제2 영역과 상기 제2 전극 사이에 배치되는 제3 및 제4 발광 소자들을 더 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제2 영역은 상기 제3 영역의 타단으로부터 제1 방향의 반대 방향으로 연장하는 제3 분기 영역, 및 상기 제3 영역의 타단으로부터 상기 제1 방향으로 연장하는 제4 분기 영역을 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 제3 발광 소자는 상기 제1 전극의 상기 제3 분기 영역과 상기 제2 전극 사이에 배치되고,
    상기 제4 발광 소자는 상기 제1 전극의 상기 제4 분기 영역과 상기 제2 전극 사이에 배치되는 표시 장치.
  16. 제13 항에 있어서,
    상기 제1 내지 제4 발광 소자들의 제2 단부 상에 배치된 절연층을 더 포함하고,
    상기 절연층은 상기 제1 내지 제4 발광 소자들의 제1 단부와 비중첩하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 내지 제4 발광 소자들은 각각 상기 제1 단부에 배치된 p형 반도체층을 포함하는 표시 장치.
  18. 제16 항에 있어서,
    상기 제4 컨택 전극 및 상기 제3 발광 소자의 상기 제1 단부와 접하는 제5 컨택 전극을 더 포함하는 표시 장치.
  19. 제18 항에 있어서,
    상기 제5 컨택 전극은 상기 절연층을 관통하는 컨택홀을 통해 상기 제4 컨택 전극과 접하는 표시 장치.
  20. 제18 항에 있어서,
    상기 제5 컨택 전극은 상기 제1 컨택 전극 및 상기 제3 컨택 전극과 동일한 층에 배치되는 표시 장치.
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