WO2022102931A1 - 표시 장치 - Google Patents

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WO2022102931A1
WO2022102931A1 PCT/KR2021/012066 KR2021012066W WO2022102931A1 WO 2022102931 A1 WO2022102931 A1 WO 2022102931A1 KR 2021012066 W KR2021012066 W KR 2021012066W WO 2022102931 A1 WO2022102931 A1 WO 2022102931A1
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pixel electrode
light emitting
electrode
bank
pixel
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PCT/KR2021/012066
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이현욱
박노경
강기녕
조성원
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삼성디스플레이 주식회사
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Definitions

  • a display device includes a base layer; a first pixel electrode disposed in a first direction in the base layer and to which a first driving voltage is applied; a second pixel electrode disposed along the first direction in the base layer and to which a second driving voltage is applied; a first light emitting element and a second light emitting element electrically connected to the first pixel electrode and the second pixel electrode; a connection electrode electrically connecting the first pixel electrode and the first light emitting element, and electrically connecting the second light emitting element and the second pixel electrode; and a bank that overlaps at least a portion of the first pixel electrode and the second pixel electrode and is disposed to surround a light emitting area in which the first light emitting element and the second light emitting element are disposed, and a portion of the connection electrode is positioned to overlap the bank.
  • connection electrode includes a first vertical portion and a second vertical portion extending in the first direction, and a horizontal portion extending in the second direction, and when viewed in a plan view, the horizontal portion is the light emission along the second direction It may overlap the bank located on the other side of the region.
  • a first end of the second light emitting device may be electrically connected to the second pixel electrode, and a second end of the second light emitting device may be electrically connected to a second vertical portion of the connection electrode.
  • the second pixel electrode includes a 2-1 th sub-pixel electrode and a 2-2 sub-pixel electrode, wherein the 2-1 th sub-pixel electrode and the 2-2 th sub-pixel electrode overlap the bank;
  • the second direction may be spaced apart from each other.
  • 6 and 7 are plan views illustrating an arrangement of a partial area of one pixel of a display device according to an exemplary embodiment.
  • first, second, etc. may be used to describe various elements, but the elements should not be limited by the terms. The above terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, a first component may be referred to as a second component, and similarly, a second component may also be referred to as a first component.
  • the singular expression includes the plural expression unless the context clearly dictates otherwise.
  • the insulating layer INF may or may not at least partially surround the outer circumferential surface of the electrode 14 . That is, the insulating layer INF may be selectively formed on the surface of the electrode 14 . In addition, the insulating layer INF is formed to expose both ends of the light emitting devices LD having different polarities, and for example, at least one region of the electrode 14 may be exposed. In some embodiments, the insulating layer INF may not be provided at the end of the light emitting device LD.
  • the display element layer DPL may be first positioned on the base layer BSL, and the pixel circuit layer PCL may be positioned on the display element layer DPL.
  • the present invention is not limited thereto.
  • the light emitting unit EMU includes a plurality of light emitting devices connected in series between the first pixel electrode EL1 connected to the second node N2 and the second pixel electrode EL2 connected to the second power line PL2 .
  • the first pixel electrode EL1 may be an anode
  • the second pixel electrode EL2 may be a cathode.
  • one pixel PX of a display device may include a pixel circuit layer PCL and a display element layer DPL stacked on a base layer BSL. .
  • the first pixel electrode EL1 may at least partially overlap the second alignment electrode REL2 .
  • the second pixel electrode EL2 may at least partially overlap the first alignment electrode REL1 .
  • the other side of the first pixel electrode EL1 and the other side of the second pixel electrode EL2 may be disposed in the emission area of the corresponding pixel PX. Also, the other end of the first pixel electrode EL1 and the other end of the second pixel electrode EL2 may be spaced apart from the bank BNK2 . For example, a distance dd3 between the other end of the first pixel electrode EL1 and the bank BNK2 may be at least 3 ⁇ m, and between the other end of the second pixel electrode EL2 and the bank BNK2 . The spacing dd3 may be at least 3 ⁇ m or more.
  • the first pixel electrode EL1 may be an anode to which the above-described first driving voltage VDD of FIG. 5 is applied.
  • the second pixel electrode EL2 may be a cathode to which the second driving voltage VSS of FIG. 5 is applied. Accordingly, the first driving voltage VDD may be applied to the second end EP2 of the light emitting device LD through the first pixel electrode EL1 , and the first end EP1 of the light emitting device LD may be applied.
  • a second driving voltage VSS may be applied to the .
  • the first driving voltage VDD may be a voltage having a higher level than the second driving voltage VSS.
  • the pixel circuit layer PCL of the display device includes a buffer layer BFL, a first transistor T1, and a driving voltage line DVL disposed on the base layer BSL. , a gate insulating layer GI, a first interlayer insulating layer ILD1, and a passivation layer PSV.
  • the gate insulating layer GI is positioned on the active layer ACT to cover the active layer ACT and the buffer layer BFL.
  • the gate insulating layer GI may be an inorganic insulating layer including an inorganic material.
  • the gate insulating layer GI may include at least one of a metal oxide such as silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiOxNy), and aluminum oxide (AlOx).
  • the gate insulating layer GI may be formed of an organic insulating layer including an organic material.
  • the gate insulating layer GI may be provided as a single layer, or may be provided as a multilayered layer or more.
  • the first interlayer insulating layer ILD1 is positioned on the gate electrode GE to cover the gate insulating layer GI.
  • the first interlayer insulating layer ILD1 may include the same material as the gate insulating layer GI or may include one or more materials selected from materials exemplified as a material of the gate insulating layer GI.
  • the driving voltage line DVL may have the same configuration as the second power line PL2 of FIG. 5 described above. Accordingly, the second driving voltage VSS may be applied to the driving voltage line DVL.
  • the pixel circuit layer PCL may further include a first power line PL1 (refer to FIG. 5 ) connected to the first driving voltage VDD (refer to FIG. 5 ).
  • the first power line PL1 is electrically connected to a part of the display element layer DPL, for example, the first pixel electrode EL1
  • the driving voltage line DVL is another element of the display element layer DPL. , for example, may be electrically connected to the second pixel electrode EL2 .
  • the organic insulating film is made of acrylic resin, epoxy resin, phenolic resin, polyamides resin, polyimides rein, unsaturated polyester resin polyesters resin), polyphenylene ethers resin, polyphenylene sulfides resin, and benzocyclobutene resin.
  • the passivation layer PSV includes a third contact hole CH3 exposing the first electrode TE1 of the first transistor T1 and a fourth contact hole CH4 exposing the driving voltage line DVL.
  • the first electrode TE1 of the pixel circuit layer PCL may be electrically and/or physically connected to the first pixel electrode EL1 of the display device layer DPL through the third contact hole CH3, and
  • the driving voltage line DVL of the pixel circuit layer PCL may be electrically and/or physically connected to the second pixel electrode EL2 of the display element layer DPL through the contact hole CH4 .
  • the first bank pattern BNK1 is positioned on the passivation layer PSV.
  • the first bank pattern BNK1 may have a cross section of a trapezoidal shape in which the width becomes narrower from one surface (eg, the upper surface) of the passivation layer PSV toward the upper side in the third direction DR3.
  • the present invention is not limited thereto.
  • the first bank pattern BNK1 has a semi-elliptical shape, a semi-circular shape (or a semi-spherical shape), etc., in which the width becomes narrower from one surface of the passivation layer PSV toward the upper side in the third direction DR3. It may include a curved surface having a cross-section.
  • the shape of the first bank pattern BNK1 is not limited to the above-described embodiments and may be variously changed within a range capable of improving the efficiency of light emitted from each of the light emitting devices LD. there is.
  • each of the first alignment electrode REL1 and the second alignment electrode REL2 includes silver (Ag), magnesium (Mg), aluminum (Al), platinum (Pt), palladium (Pd), gold (Au), and nickel.
  • Ni neodymium (Nd), iridium (Ir), chromium (Cr), titanium (Ti)
  • the second insulating layer INS2 includes a second contact hole CH2 partially exposing a top surface of the first alignment electrode REL1 and a first contact hole CH1 partially exposing a top surface of the second alignment electrode REL2. ) may be included.
  • connection electrode CNE a positional relationship between the horizontal portion CNE3 and the first vertical portion CNE1 of the connection electrode CNE may be confirmed.

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Abstract

일 실시예에 따른 표시 장치는 베이스층; 상기 베이스층에서 제1 방향을 따라 배치되고, 제1 구동 전압이 인가되는 제1 화소 전극; 상기 베이스층에서 상기 제1 방향을 따라 배치되고, 제2 구동 전압이 인가되는 제2 화소 전극; 상기 제1 화소 전극 및 상기 제2 화소 전극과 전기적으로 연결된 제1 발광 소자 및 제2 발광 소자; 상기 제1 화소 전극과 상기 제1 발광 소자를 전기적으로 연결하고, 상기 제2 발광 소자와 상기 제2 화소 전극을 전기적으로 연결하는 연결 전극; 및 상기 제1 화소 전극 및 상기 제2 화소 전극의 적어도 일부분과 중첩하며, 상기 제1 발광 소자 및 상기 제2 발광 소자가 배치된 발광 영역을 둘러싸도록 배치된 뱅크를 포함하고, 상기 연결 전극의 일부분은 상기 뱅크와 중첩하도록 위치한다.

Description

표시 장치
본 발명은 표시 장치에 관한 것이다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
본 발명은 뱅크에 전극의 잔사가 발생하더라도, 단락 결함을 최소화할 수 있는 표시 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시 장치는 베이스층; 상기 베이스층에서 제1 방향을 따라 배치되고, 제1 구동 전압이 인가되는 제1 화소 전극; 상기 베이스층에서 상기 제1 방향을 따라 배치되고, 제2 구동 전압이 인가되는 제2 화소 전극; 상기 제1 화소 전극 및 상기 제2 화소 전극과 전기적으로 연결된 제1 발광 소자 및 제2 발광 소자; 상기 제1 화소 전극과 상기 제1 발광 소자를 전기적으로 연결하고, 상기 제2 발광 소자와 상기 제2 화소 전극을 전기적으로 연결하는 연결 전극; 및 상기 제1 화소 전극 및 상기 제2 화소 전극의 적어도 일부분과 중첩하며, 상기 제1 발광 소자 및 상기 제2 발광 소자가 배치된 발광 영역을 둘러싸도록 배치된 뱅크를 포함하고, 상기 연결 전극의 일부분은 상기 뱅크와 중첩하도록 위치한다.
평면상에서 볼 때, 상기 제1 화소 전극의 적어도 일부 및 상기 제2 화소 전극의 적어도 일부는 상기 제1 방향과 수직인 제2 방향을 따라 상기 발광 영역의 일측에 위치하는 상기 뱅크와 중첩할 수 있다.
상기 제1 화소 전극 및 상기 제2 화소 전극은 상기 뱅크와 중첩하는 부분에서, 상기 제2 방향을 따라 서로 이격하여 위치할 수 있다.
상기 제1 화소 전극과 상기 화소 전극은 상기 뱅크와 중첩하는 부분에서, 최소 7㎛ 이상 이격하여 위치할 수 있다.
상기 연결 전극은 상기 제1 방향으로 연장된 제1 세로부와 제2 세로부, 및 상기 제2 방향으로 연장된 가로부를 포함하고, 평면상에서 볼 때, 상기 가로부는 상기 제2 방향을 따라 상기 발광 영역의 타측에 위치하는 상기 뱅크와 중첩할 수 있다.
상기 제1 발광 소자의 제1 단부는 상기 연결 전극의 제1 세로부와 전기적으로 연결되고, 상기 제1 발광 소자의 제2 단부는 상기 제1 화소 전극과 전기적으로 연결될 수 있다.
상기 제2 발광 소자의 제1 단부는 상기 제2 화소 전극과 전기적으로 연결되고, 상기 제2 발광 소자의 제2 단부는 상기 연결 전극의 제2 세로부와 전기적으로 연결될 수 있다.
상기 발광 영역 내에서, 상기 제1 세로부의 단부 및 상기 제2 세로부의 단부는 상기 뱅크와 이격하여 위치할 수 있다.
상기 제1 세로부의 단부 및 상기 제2 세로부의 단부는 상기 뱅크와 최소 3㎛ 이상 이격하여 위치할 수 있다.
상기 발광 영역 내에서, 상기 제1 화소 전극의 단부 및 상기 제2 화소 전극의 단부는 상기 뱅크와 이격하여 위치할 수 있다.
상기 제1 화소 전극의 단부 및 상기 제2 화소 전극의 단부는 상기 뱅크와 최소 3㎛ 이상 이격하여 위치할 수 있다.
일 실시예에 따른 표시 장치는 베이스층; 상기 베이스층에서 제1 방향을 따라 배치되고, 제1 구동 전압이 인가되는 제1 화소 전극; 상기 베이스층에서 상기 제1 방향을 따라 배치되고, 제2 구동 전압이 인가되는 제2 화소 전극; 상기 제1 화소 전극 및 상기 제2 화소 전극과 전기적으로 연결된 발광 소자; 상기 제1 화소 전극 및 상기 제2 화소 전극의 적어도 일부분과 중첩하며, 상기 발광 소자가 배치된 발광 영역을 둘러싸도록 배치된 뱅크를 포함하고, 평면상에서 볼 때, 상기 제1 화소 전극의 적어도 일부는 상기 제1 방향과 수직인 제2 방향을 따라 상기 발광 영역의 일측에 위치하는 상기 뱅크와 중첩하고, 평면상에서 볼 때, 상기 제2 화소 전극의 적어도 일부는 상기 제2 방향을 따라 상기 발광 영역의 타측에 위치하는 상기 뱅크와 중첩한다.
상기 제2 화소 전극은 제2-1 서브 화소 전극 및 제2-2 서브 화소 전극을 포함하고, 상기 제2-1 서브 화소 전극과 제2-2 서브 화소 전극은 상기 뱅크와 중첩하는 부분에서, 상기 제2 방향을 따라 서로 이격하여 위치할 수 있다.
상기 발광 소자의 제1 단부는 상기 제2 화소 전극과 전기적으로 연결되고, 상기 발광 소자의 제2 단부는 상기 제1 화소 전극과 전기적으로 연결될 수 있다.
상기 발광 영역 내에서, 상기 제1 화소 전극의 단부는 상기 발광 영역의 타측에 위치하는 상기 뱅크와 최소 3㎛ 이상 이격하여 위치할 수 있다.
상기 발광 영역 내에서, 상기 제2 화소 전극의 단부는 상기 발광 영역의 일측에 위치하는 상기 뱅크와 최소 3㎛ 이상 이격하여 위치할 수 있다.
일 실시예에 따른 표시 장치는 베이스층; 상기 베이스층 위에 위치하는 화소 회로층; 상기 화소 회로층 위에 위치하는 제1 정렬 전극 및 제2 정렬 전극; 상기 제1 정렬 전극 및 상기 제2 정렬 전극을 덮는 제1 절연층; 상기 제1 절연층 위에 위치하는 뱅크; 상기 제1 정렬 전극과 상기 제2 정렬 전극 사이에 위치하는 제1 발광 소자 및 제2 발광 소자; 상기 제1 발광 소자의 제1 단부 및 상기 제2 발광 소자의 제2 단부와 접촉하는 연결 전극; 상기 연결 전극의 적어도 일부분은 상기 뱅크 위에 위치한다.
상기 연결 전극은 상기 제1 발광 소자의 제1 단부와 접촉하는 제1 세로부, 상기 제2 발광 소자의 제2 단부와 접촉하는 제2 세로부, 및 상기 제1 세로부와 상기 제2 세로부 사이에 위치하는 가로부를 포함하고, 상기 가로부는 상기 뱅크 위에 위치할 수 있다.
상기 제1 발광 소자의 제2 단부와 접촉하는 제1 화소 전극; 상기 제2 발광 소자의 제1 단부와 접촉하는 제2 화소 전극; 및 상기 화소 회로층과 상기 제1 화소 전극 및 상기 제2 화소 전극 사이에 위치하는 절연층을 더 포함하고, 상기 화소 회로층은 제1 트랜지스터 및 구동 전압 배선을 포함하며, 상기 제1 화소 전극은 상기 절연층의 제1 컨택홀을 통해 상기 제1 트랜지스터와 전기적으로 연결되고, 상기 제2 화소 전극은 상기 절연층의 제2 컨택홀을 통해 상기 구동 전압 배선에 전기적으로 연결될 수 있다.
상기 제1 화소 전극 및 상기 제2 화소 전극의 적어도 일부분은 상기 뱅크 위에 각각 위치하고, 상기 제1 화소 전극의 일측과 상기 제2 화소 전극의 일측은 서로 이격하여 위치할 수 있다.
일 실시예에 따르면, 본 발명은 뱅크에 전극의 잔사가 발생하더라도, 동일한 전위를 가진 연결 전극을 뱅크와 중첩하도록 배치함으로써, 단락 결함을 최소화할 수 있다.
또한, 본 발명은 뱅크에 전극의 잔사가 발생하더라도, 서로 다른 전압이 인가되는 화소 전극을 이격하여 배치함으로써, 단락 결함을 최소화할 수 있다.
일 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치에 포함되는 발광 소자의 일 예를 나타낸 사시도이다.
도 2는 도 1의 단면도이다.
도 3은 일 실시예에 따른 표시 장치의 일 예를 나타낸 평면도이다.
도 4는 일 실시예에 따른 표시 장치의 일 예를 나타낸 단면도이다.
도 5는 일 실시예에 따른 표시 장치의 한 화소에 포함되는 구성 요소들의 전기적 연결 관계를 도시한 회로도이다.
도 6 및 도 7은 일 실시예에 따른 표시 장치의 한 화소의 일부 영역의 배치를 도시한 평면도이다.
도 8은 도 7의 VIII-VIII'선을 따라 자른 단면도이다.
도 9는 도 7의 IX-IX'선을 따라 자른 단면도이다.
도 10은 도 7의 X-X'선을 따라 자른 단면도이다.
도 11은 도 5에 도시된 화소에서 전류 경로의 일 예를 간략히 도시한 평면도이다.
도 12는 일 실시예에 따른 표시 장치의 한 화소에 포함되는 구성 요소들의 전기적 연결 관계를 도시한 회로도이다.
도 13은 도 12에 도시된 한 화소에서 전류 경로의 일 예를 간략히 도시한 평면도이다.
본 발명의 일 실시예에 따른 표시 장치는 베이스층; 상기 베이스층에서 제1 방향을 따라 배치되고, 제1 구동 전압이 인가되는 제1 화소 전극; 상기 베이스층에서 상기 제1 방향을 따라 배치되고, 제2 구동 전압이 인가되는 제2 화소 전극; 상기 제1 화소 전극 및 상기 제2 화소 전극과 전기적으로 연결된 제1 발광 소자 및 제2 발광 소자; 상기 제1 화소 전극과 상기 제1 발광 소자를 전기적으로 연결하고, 상기 제2 발광 소자와 상기 제2 화소 전극을 전기적으로 연결하는 연결 전극; 및 상기 제1 화소 전극 및 상기 제2 화소 전극의 적어도 일부분과 중첩하며, 상기 제1 발광 소자 및 상기 제2 발광 소자가 배치된 발광 영역을 둘러싸도록 배치된 뱅크를 포함하고, 상기 연결 전극의 일부분은 상기 뱅크와 중첩하도록 위치한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 발명의 일 실시예에 있어서는 설명의 편의를 위해 평면 상에서의 세로 방향(또는 수직 방향)을 제1 방향(DR1)으로, 평면 상에서의 가로 방향(또는 수평 방향)을 제2 방향(DR2)으로, 단면 상에서의 표시 장치의 두께 방향을 제3 방향(DR3)으로 표시하였다. 제1 내지 제3 방향들(DR1, DR2, DR3)은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향을 나타낼 수 있다.
이하, 본 발명의 실시예들과 관련된 도면들을 참고하여, 본 발명의 실시예에 따른 표시 장치에 대해 설명하도록 한다.
도 1은 일 실시예에 따른 표시 장치에 포함되는 발광 소자의 일 예를 나타낸 사시도이고, 도 2는 도 1의 단면도이다.
도 1 및 도 2에서는 기둥 형상의 발광 소자를 도시하였으나, 본 발명에 의한 발광 소자의 종류 및/또는 형상은 이에 한정되지 않는다.
도 1 및 도 2를 참조하면, 일 실시예에 따른 표시 장치에 포함되는 발광 소자(LD)는 제1 반도체층(11), 제2 반도체층(13), 및 제1 반도체층(11)과 제2 반도체층(13) 사이에 위치하는 활성층(12)을 포함한다. 일 예로, 발광 소자(LD)는 길이(L1) 방향을 따라 제1 반도체층(11), 활성층(12) 및 제2 반도체층(13)이 순차적으로 적층된 적층체로 구성될 수 있다.
실시예에 따라, 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상, 즉, 원 기둥 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이(L1) 방향이라고 하면, 발광 소자(LD)는 길이(L1) 방향을 따라 일측 단부와 타측 단부를 가질 수 있다.
실시예에 따라, 발광 소자(LD)의 일측 단부에는 제1 반도체층(11) 및 제2 반도체층(13) 중 하나가 배치되고, 발광 소자(LD)의 타측 단부에는 제1 반도체층(11) 및 제2 반도체층(13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 막대 형상으로 제조된 막대형 발광 다이오드일 수 있다. 본 명세서에서, "막대형"이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L1) 방향으로 긴(즉, 종횡비(aspect ratio)가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L1)는 그 직경(D1)(또는, 횡단면의 폭)보다 클 수 있다.
실시예에 따라, 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가질 수 있다. 발광 소자(LD)는 각각 나노 스케일 내지 마이크로 스케일 범위의 직경(D1) 및/또는 길이(L1)를 가질 수 있다. 일례로, 발광 소자(LD)의 길이(L1)는 약 100 nm 내지 10㎛ 일 수 있고, 발광 소자(LD)의 직경(D1)은 약 2㎛ 내지 6㎛ 일 수 있으며, 발광 소자(LD)의 종횡비는 약 1.2 내지 약 100 사이의 범위일 수 있다. 다만, 본 발명에서 발광 소자(LD)의 크기가 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 반도체층(11)은 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전형 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 일 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg, Zn, Ca, Sr, Ba 등과 같은 제2 도전형 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
상술한 실시예에서는, 제1 반도체층(11)과 제2 반도체층(13)이 각각 하나의 층으로 구성된 것으로 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 일 실시예에 있어서, 활성층(12)의 물질에 따라 제1 반도체층(11)과 제2 반도체층(13) 각각은 적어도 하나 이상의 층들, 일 예로 클래드층 및/또는 TSBR(Tensile Strain Barrier Reducing) 층을 더 포함할 수도 있다. TSBR 층은 격자 구조가 다른 반도체층들 사이에 배치되어 격자 상수(lattice constant) 차이를 줄이기 위한 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 또한, 실시예에 따라, 발광 소자(LD)는 표면에 제공된 절연막(INF)을 더 포함할 수 있다. 절연막(INF)은 활성층(12)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 반도체층(11) 및 제2 반도체층(13)의 일 영역을 더 둘러쌀 수 있다. 다만, 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부를 노출할 수 있다. 예를 들어, 절연막(INF)은 길이(L1) 방향에서 발광 소자(LD)의 양단에 위치한 제1 반도체층(11) 및 제2 반도체층(13) 각각의 일단, 일 예로 원기둥의 두 밑면(발광 소자(LD)의 상부면 및 하부면)을 커버하지 않고 노출할 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 절연막(INF) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극을 추가적으로 포함할 수 있다.
발광 소자(LD)의 일단 측면에 배치되는 전극(14)은 오믹(Ohmic) 컨택 전극 또는 쇼트키(Schottky) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 또한, 전극(14)은 금속 또는 금속 산화물을 포함할 수 있으며, 일 예로, Cr, Ti, Al, Au, Ni, ITO, IZO, ITZO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있다. 또한, 실시예에 따라, 전극(14)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극(14)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
실시예에 따라, 절연막(INF)은 전극(14)의 외주면을 적어도 부분적으로 감싸거나, 또는 감싸지 않을 수 있다. 즉, 절연막(INF)은 전극(14)의 표면에 선택적으로 형성될 수 있다. 또한, 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양단을 노출하도록 형성되며, 일 예로 전극(14)의 적어도 일 영역을 노출할 수 있다. 실시예에 따라, 발광 소자(LD)의 단부에는 절연막(INF)이 제공되지 않을 수도 있다.
발광 소자(LD)의 표면, 특히 활성층(12)의 표면에 절연막(INF)이 제공되면, 활성층(12)이 도시되지 않은 적어도 하나의 전극(일 예로, 발광 소자(LD)의 양단에 연결되는 컨택 전극들 중 적어도 하나의 컨택 전극) 등과 단락되는 것을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다.
또한, 발광 소자(LD)의 표면에 절연막(INF)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 또한, 각각의 발광 소자(LD)에 절연막(INF)이 형성되면, 다수의 발광 소자(LD)들이 서로 밀접하여 배치되어 있는 경우에도 발광 소자(LD)들의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
또한, 본 발명의 일 실시예에서, 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자(LD)들을 유동성의 용액(또는, 용매)에 혼합하여 각각의 발광 영역(일 예로, 각 화소의 발광 영역)에 공급할 때, 발광 소자(LD)들이 용액 내에 불균일하게 응집하지 않고 균일하게 분산될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
발광 소자(LD)는 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 장치의 각 화소 영역에 적어도 하나의 발광 소자(LD), 일 예로 각각 나노 스케일 내지 마이크로 스케일의 크기를 가진 복수의 발광 소자(LD)들을 배치하고, 발광 소자(LD)들을 이용하여 각 화소의 광원(또는, 광원 유닛)을 구성할 수 있다. 다만, 본 발명에서 발광 소자(LD)의 적용 분야가 표시 장치에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
이하에서는, 도 3 및 도 4를 참조하여 일 실시예의 표시 장치를 살펴본다.
도 3은 일 실시예에 따른 표시 장치의 일 예를 나타낸 평면도이고, 도 4는 일 실시예에 따른 표시 장치의 일 예를 나타낸 단면도이다.
도 3 및 도 4를 참조하면, 도 1 및 도 2에서 설명한 발광 소자(LD)를 광원으로써 이용할 수 있는 장치의 일 예로써, 표시 장치를 도시한다.
도 3을 참조하면, 일 실시예에 따른 표시 장치는 베이스층(BSL) 및 베이스층(BSL) 위에 배치된 복수의 화소(PX)를 포함할 수 있다.
구체적으로, 표시 장치 및 이를 형성하기 위한 베이스층(BSL)은 영상을 표시하는 표시 영역(DA) 및 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함한다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸는 베젤(Bezel) 영역일 수 있다.
베이스층(BSL)은 표시 장치의 베이스 부재를 구성할 수 있다. 실시예에 따라, 베이스층(BSL)은 경성(Rigid) 또는 가요성(Flexible)의 기판이나 필름일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 베이스층(BSL)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연막일 수 있으며, 그 재료 및/또는 물성이 특별히 한정되지는 않는다.
또한, 베이스층(BSL)은 투명할 수 있으나, 이에 한정되지는 않는다. 일 예로, 베이스층(BSL)은 투명, 반투명, 불투명, 또는 반사성의 베이스 부재일 수 있다.
표시 영역(DA)은 표시 장치의 일면에 위치할 수 있다. 일 예로, 표시 영역(DA)은 표시 장치의 전면에 위치할 수 있고, 이 외에도 표시 장치의 측면, 배면에 추가적으로 위치할 수 있다.
비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 영역(DA)의 주변에 위치한다. 비표시 영역(NDA)은 표시 영역(DA)의 화소(PX)들에 연결되는 배선들, 패드들, 구동 회로 등을 선택적으로 포함할 수 있다.
도 3에서는 하나의 화소(PX)만이 도시되었으나, 실질적으로 복수의 화소(PX)가 표시 영역(DA)에 분산되어 배치될 수 있다. 일 예로, 화소(PX)들은 매트릭스, 스트라이프 또는 펜타일 배열 구조로 표시 영역(DA)에 배치될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다.
도 4를 참조하면, 표시 장치는 베이스층(BSL) 및 베이스층(BSL)의 일면 위에 제3 방향(DR3)으로 순차적으로 배치된 화소 회로층(PCL), 표시 소자층(DPL), 및 광 변환층(LCL)을 포함할 수 있다.
베이스층(BSL)은 경성(Rigid) 또는 가요성(Flexible)의 기판일 수 있다. 예를 들면, 베이스층(BSL)이 경성의 기판인 경우, 베이스층(BSL)은 유리 기판, 석영 기판, 유리 세라믹 기판, 결정질 유리 기판 등으로 구현될 수 있다. 반면, 베이스층(BSL)이 가요성의 기판인 경우, 베이스층(BSL)은 폴리이미드(polyimide), 폴리아마이드(polyamide) 등을 포함하는 고분자 유기물 기판, 플라스틱 기판 등으로 구현될 수 있다.
베이스층(BSL) 위에는 화소 회로층(PCL)이 위치한다. 화소 회로층(PCL)은 각 화소(PX)의 화소 회로를 구성하기 위한 회로 소자들 및 회로 소자들에 연결되는 각종 배선들을 포함할 수 있다. 예를 들면, 화소 회로층(PCL)은 적어도 하나의 트랜지스터, 스토리지 커패시터, 게이트선, 데이터선, 전원선 등을 포함할 수 있다.
화소 회로층(PCL) 위에는 표시 소자층(DPL)이 위치한다. 표시 소자층(DPL)은 각 화소(PX)의 광원을 구성하는 발광 소자(LD, 도 1 및 도 2 참조)를 포함할 수 있다. 예를 들면, 발광 소자(LD)는 유기 발광 다이오드, 무기 발광 다이오드, 나노 내지 마이크로 스케일의 크기를 가진 초소형의 무기 발광 다이오드일 수 있다. 다만, 본 발명에서 각 화소에 구비되는 발광 소자의 종류, 구조, 형상 및/또는 크기가 특별히 한정되지는 않는다.
실시예에 따라, 베이스층(BSL) 위에 먼저 표시 소자층(DPL)이 위치하고, 표시 소자층(DPL) 위에 화소 회로층(PCL)이 위치할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다.
표시 소자층(DPL) 위에는 광 변환층(LCL)이 위치한다. 광 변환층(LCL)은 표시 소자층(DPL)으로부터 방출되는 광을 변환하기 위한 것으로, 소정 색의 컬러 필터 물질을 포함한 컬러 필터, 소정 색에 대응하는 컬러 변환 입자(일 예로, 퀀텀 닷)을 포함함으로써, 표시 소자층(DPL)에서 생성된 광을 변환할 수 있다. 예를 들면, 광 변환층(LCL)은 표시 소자층(DPL)에서 생성된 광 중 특정 파장 대역의 광을 선택적으로 투과시키거나, 표시 소자층(DPL)에서 생성된 광의 파장대역을 변환할 수 있다.
도 3 및 도 4에서는 표시 장치가 발광 표시 장치인 것으로 가정하여, 표시 장치의 실시예적 구성을 개략적으로 설명하였으나, 본 발명은 이에 한정되지는 않는다. 예를 들어, 표시 장치의 종류에 따라 구체적인 구성은 다양하게 변경될 수 있다.
이하에서는, 도 5를 참조하여 일 실시예에 따른 화소의 구성을 살펴본다.
도 5는 일 실시예에 따른 표시 장치의 한 화소에 포함되는 구성 요소들의 전기적 연결 관계를 도시한 회로도이다.
도 5를 참조하면, 화소(PX)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 스토리지 커패시터(Cst), 및 발광 유닛(EMU)을 포함할 수 있다.
제1 트랜지스터(T1)(또는, 구동 트랜지스터)의 제1 전극은 제1 전원선(PL1)에 접속되고, 제2 전극은 발광 유닛(EMU)의 제1 화소 전극(EL1)(또는, 제2 노드(N2))에 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 일 실시예에서, 제1 전극은 드레인 전극일 수 있고, 제2 전극은 소스 전극일 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여, 발광 유닛(EMU)으로 흐르는 구동 전류(Id)의 전류량을 제어할 수 있다.
일 실시예에서, 제1 트랜지스터(T1)는 하부 금속층(Bottom Metal Layer, BML)을 선택적으로 포함할 수 있다. 제1 트랜지스터(T1)의 게이트 전극과 하부 금속층(BML)은 절연층을 사이에 두고 서로 중첩될 수 있다.
제1 트랜지스터(T1)가 하부 금속층(BML)을 포함하는 실시예에서, 화소(PX)의 구동 시에 제1 트랜지스터(T1)의 하부 금속층(BML)에 백-바이어싱 전압을 인가하여 제1 트랜지스터(T1)의 문턱 전압을 음의 방향 또는 양의 방향으로 이동시키는 백-바이어싱 기술(또는 싱크(sync) 기술)을 적용할 수 있다. 일 예로, 하부 금속층(BML)을 제1 트랜지스터(T1)의 일 전극, 일 예로 소스 전극에 연결하여 소스-싱크 기술을 적용함으로써, 제1 트랜지스터(T1)의 문턱 전압을 음의 방향 또는 양의 방향으로 이동시킬 수 있다.
제2 트랜지스터(T2)(또는, 스위칭 트랜지스터)의 제1 전극은 데이터선(DL)에 접속되고, 제2 전극은 제1 노드(N1)(또는, 제1 트랜지스터(T1)의 게이트 전극)에 접속될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 제1 주사선(SL)에 접속될 수 있다. 제2 트랜지스터(T2)는 제1 주사선(SL)으로 제1 주사 신호(예를 들면, 하이 레벨 전압)가 공급될 때 턴-온되어, 데이터선(DL)으로부터 데이터 전압을 제1 노드(N1)로 전달할 수 있다.
제3 트랜지스터(T3)의 제1 전극은 센싱선(RL)에 접속되고, 제2 전극은 제2 노드(N2)(또는, 제1 트랜지스터(T1)의 제2 전극)에 접속될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 제2 주사선(SSL)에 접속될 수 있다. 제3 트랜지스터(T3)는 소정의 센싱 기간 동안 제2 주사선(SSL)으로 제2 주사 신호(예를 들면, 하이 레벨 전압)가 공급될 때 턴-온되어, 센싱선(RL)과 제2 노드(N2)를 전기적으로 접속시킬 수 있다.
스토리지 커패시터(Cst)는 제1 노드(N1)와 제2 노드(N2) 사이에 접속된다. 이러한 스토리지 커패시터(Cst)는 한 프레임 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 데이터 전압을 충전할 수 있다. 이에 따라, 스토리지 커패시터(Cst)는 제1 노드(N1)와 제2 노드(N2) 사이의 전압 차에 대응하는 전압을 저장할 수 있다. 일 예로, 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극으로 공급되는 데이터 전압과 제1 트랜지스터(T1)의 제2 전극으로 공급되는 초기화 전압의 차에 대응하는 전압을 저장할 수 있다.
발광 유닛(EMU)은 제1 구동 전압(VDD)이 인가되는 제1 전원선(PL1)과 제2 구동 전압(VSS)이 인가되는 제2 전원선(PL2) 사이에 직렬로 연결된 복수의 발광 소자(LD)들을 포함할 수 있다. 일 실시예에서, 제1 전원선(PL1)과 제2 전원선(PL2) 사이에 직렬로 연결된 n개의 발광 소자(LD)들은 n개의 직렬단으로 연결되어 있는 것을 의미할 수 있다. 1개의 직렬단에서는 복수의 발광 소자(LD)가 서로 동일한 방향으로 병렬 연결된 복수의 발광 소자(LD)를 포함할 수 있다.
구체적으로, 발광 유닛(EMU)은 제2 노드(N2)에 연결된 제1 화소 전극(EL1)과 제2 전원선(PL2)에 연결된 제2 화소 전극(EL2) 사이에 직렬로 연결된 복수의 발광 소자(LD)를 포함할 수 있다. 여기서, 제1 화소 전극(EL1)은 애노드(anode)일 수 있고, 제2 화소 전극(EL2)은 캐소드(cathode)일 수 있다.
발광 유닛(EMU)은 제1 트랜지스터(T1)로부터 공급되는 구동 전류(Id)에 대응하여 소정 휘도의 빛을 생성할 수 있다. 예를 들면, 한 프레임 기간 동안, 제1 트랜지스터(T1)는 해당 프레임 데이터의 계조값에 대응하는 구동 전류(Id)를 발광 유닛(EMU)으로 공급할 수 있다. 발광 유닛(EMU)으로 공급되는 구동 전류(Id)는 발광 소자(LD)들에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 흐르는 전류에 상응하는 휘도로 발광하면서, 발광 유닛(EMU)은 구동 전류(Id)에 대응하는 휘도의 광을 방출할 수 있다.
한편, 본 발명에서 화소(PX)의 회로 구조는 도 4에 의하여 한정되지는 않는다. 일 예로, 발광 소자(LD)는 제1 전원선(PL1)과 제1 트랜지스터(T1)의 제1 전극 사이에 위치될 수도 있다.
또한, 도 5에서는 트랜지스터를 NMOS로 도시하였지만, 본 발명은 이에 한정되지 않는다. 일 예로, 제1 내지 제3 트랜지스터(T1, T2, T3) 중 적어도 하나는 PMOS로 구현될 수 있다.
이하에서는, 도 6 내지 도 10을 참조하여, 일 실시예에 따른 표시 장치의 구체적인 구성을 살펴본다.
도 6 및 도 7은 일 실시예에 따른 표시 장치의 한 화소의 일부 영역의 배치를 개략적으로 도시한 평면도이고, 도 8은 도 7의 VIII-VIII'선을 따라 자른 단면도이며, 도 9는 도 7의 IX-IX'선을 따라 자른 단면도이고, 도 10은 도 7의 X-X'선을 따라 자른 단면도이다. 일 예로, 도 6 및 도 7은 도 3에 도시된 한 화소(PX)의 배치를 도시한 평면도이다.
도 6 내지 도 10을 참조하면, 일 실시예에 따른 표시 장치의 한 화소(PX)는 베이스층(BSL) 위에 적층되는 화소 회로층(PCL), 및 표시 소자층(DPL)을 포함할 수 있다.
먼저, 도 6 및 도 7을 참조하면, 일 실시예에 따른 표시 장치의 한 화소(PX)는 베이스층(BSL) 위에 배치되는 제1 뱅크 패턴(BNK1), 제1 정렬 전극(REL1), 제2 정렬 전극(REL2), 뱅크(BNK2), 발광 소자(LD), 연결 전극(CNE), 제1 화소 전극(EL1), 및 제2 화소 전극(EL2)을 포함할 수 있다. 도 6 및 도 7에는 일 실시예에 따른 표시 장치 중 표시 소자층(DPL)의 구성이 중점적으로 도시되어 있다. 도 6 및 도 7에 도시된 화소(PX)의 화소 영역(PXA)은 하나의 화소(PX) 중 일부 화소 영역(PXA)에 대응될 수 있다.
제1 뱅크 패턴(BNK1)은 화소(PX)의 화소 영역(PXA)에서 광이 방출되는 발광 영역에 위치할 수 있다. 제1 뱅크 패턴(BNK1)은 발광 소자(LD)들에서 방출된 광을 표시 장치의 화상 표시 방향(예를 들면, 제3 방향(DR3))으로 유도하도록, 후술하는 제1 정렬 전극(REL1) 및 제2 정렬 전극(REL2)을 지지하는 지지 부재일 수 있다.
제1 뱅크 패턴(BNK1)은 제1 정렬 전극(REL1)과 제2 정렬 전극(REL2)을 각각 지지하는 복수의 뱅크 패턴을 포함할 수 있다. 예를 들면, 제1 뱅크 패턴(BNK1)은 제1 정렬 전극(REL1)을 지지하는 뱅크 패턴을 포함할 수 있고, 제2 정렬 전극(REL2)을 지지하는 뱅크 패턴을 포함할 수 있다. 이에 따라, 제1 뱅크 패턴(BNK1)은 서로 이격하는 복수의 뱅크 패턴으로 구현될 수 있다.
제1 뱅크 패턴(BNK1)은 제1 방향(DR1)을 따라 연장된 바(bar) 형상일 수 있다. 본 발명은 이에 한정되는 것이 아니고, 실시예에 따라 제1 뱅크 패턴(BNK1)의 형상은 다양하게 변경될 수 있다.
제1 정렬 전극(REL1) 및 제2 정렬 전극(REL2)은 제1 방향(DR1)을 따라 연장된다. 제1 정렬 전극(REL1)은 두 개의 제1 정렬 전극(REL1-1, REL1-2)을 포함하고, 두 개의 제1 정렬 전극(REL1-1, REL1-2)은 제2 방향(DR2)으로 서로 이격하여 위치할 수 있다. 제2 정렬 전극(REL2)은 두 개의 제1 정렬 전극(REL1-1, REL1-2) 사이에 배치될 수 있다.
제1 정렬 전극(REL1) 및 제2 정렬 전극(REL2)은 제1 방향(DR1)으로 연장된 막대 부분 및 제1 방향(DR1)에서 제2 방향(DR2)으로 비스듬히 굴곡진 부분을 포함할 수 있다.
제1 정렬 전극(REL1)은 제2 방향(DR2)으로 일부 확장된 확장부를 포함할 수 있다. 제1 정렬 전극(REL1)의 확장부는 제2 컨택홀(CH2)을 통해 후술하는 제2 화소 전극(EL2)과 물리적 및/또는 전기적으로 연결될 수 있다.
제2 정렬 전극(REL2)은 제1 컨택홀(CH1)을 통해 후술하는 제1 화소 전극(EL1)과 물리적 및/또는 전기적으로 연결될 수 있다.
제1 정렬 전극(REL1) 및 제2 정렬 전극(REL2)은 제1 뱅크 패턴(BNK1)과 중첩하도록 위치할 수 있다. 즉, 두 개의 제1 정렬 전극(REL1-1, REL1-2) 및 제2 정렬 전극(REL2)은 제1 뱅크 패턴(BNK1)과 각각 중첩하도록 위치할 수 있다. 예를 들면, 하나의 제1 정렬 전극(REL1-1)은 하나의 제1 뱅크 패턴(BNK1-1)과 적어도 일부분 중첩하도록 위치할 수 있고, 다른 하나의 제1 정렬 전극(REL1-2)은 다른 하나의 제1 뱅크 패턴(BNK1-2)과 적어도 일부분 중첩할 수 있으며, 하나의 제2 정렬 전극(REL2)은 또 다른 하나의 제1 뱅크 패턴(BNK1-3)과 적어도 일부분 중첩하도록 위치할 수 있다.
제1 정렬 전극(REL1)은 후술하는 발광 소자(LD)의 제1 단부(EP1)와 적어도 일부분 중첩하도록 위치할 수 있다. 제2 정렬 전극(REL2)은 발광 소자(LD)의 제2 단부(EP2)와 적어도 일부분 중첩하도록 위치할 수 있다.
제1 정렬 전극(REL1) 및 제2 정렬 전극(REL2)은 각각 발광 소자(LD)들의 정렬을 위한 정렬 전극(또는, 정렬 배선)일 수 있다. 예를 들면, 제1 정렬 전극(REL1)은 화소 회로층(PCL)으로부터 제1 정렬 신호(또는, 제1 정렬 전압)를 전달받아, 제1 정렬 배선으로 구현될 수 있고, 제2 정렬 전극(REL2)은 화소 회로층(PCL)으로부터 제2 정렬 신호(또는, 제2 정렬 전압)를 전달받아, 제2 정렬 배선으로 구현될 수 있다. 여기서, 제1 정렬 신호 및 제2 정렬 신호는 제1 정렬 전극(REL1)과 제2 정렬 전극(REL2) 사이에 배치되는 발광 소자(LD)들이 정렬될 수 있을 정도의 전압 차이 및/또는 위상 차이를 가진 신호들일 수 있다.
뱅크(BNK2)는 해당 화소(PX)와 이에 인접한 화소(PX) 각각의 화소 영역(PXA) 또는 발광 영역을 정의(또는, 구획)하는 구조물로써, 일 예로 화소 정의막일 수 있다.
뱅크(BNK2)는 후술하는 제1 화소 전극(EL1) 및 제2 화소 전극(EL2)의 적어도 일부분과 중첩하며, 발광 소자(LD)들이 배치된 발광 영역을 둘러싸도록, 발광 영역의 주변에 배치될 수 있다. 뱅크(BNK2)는 제2 방향(DR2)을 따라 발광 영역의 일측(SI1)에 배치될 수 있고, 발광 영역을 사이에 두고 제1 방향(DR1)으로 발광 영역의 일측(SI1)과 마주보도록 위치하는 발광 영역의 타측(SI2)에 배치될 수 있다.
뱅크(BNK2)는 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어, 해당 화소(PX)와 이에 인접한 화소(PX)들 사이에서 빛이 새는 빛샘 불량을 방지할 수 있다.
발광 소자(LD)는 하나의 화소(PX)내에 복수개로 배치되어 발광 유닛(EMU, 도 5 참조)을 구성할 수 있다. 발광 소자(LD)들 각각은 컬러 광 및/또는 백색 광 중 어느 하나의 광을 출사할 수 있다. 일 실시예에서, 발광 소자(LD)는 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)를 포함할 수 있다. 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)는 전술한 도 5의 직렬로 연결된 발광 소자(LD)들일 수 있다.
발광 소자(LD)들은 잉크젯 프린팅 공정, 또는 슬릿 코팅 공정 등의 다양한 공정을 통해 각 화소(PX)의 화소 영역(PXA)에 투입될 수 있다. 예를 들면, 발광 소자(LD)들은 휘발성 용매에 혼합되어 잉크젯 프린팅 공정이나 슬릿 코팅 공정을 통해 화소 영역(PXA)에 공급될 수 있다. 이 때, 제1 정렬 전극(REL1)과 제2 정렬 전극(REL2)에 각각 제1 정렬 신호 및 제2 정렬 신호가 인가되어, 제1 정렬 전극(REL1)과 제2 정렬 전극(REL2) 사이에 전계가 형성됨에 따라, 발광 소자(LD)들이 정렬될 수 있다. 발광 소자(LD)들 각각은 제2 방향(DR2)으로 평행하도록 제1 정렬 전극(REL1)과 제2 정렬 전극(REL2) 사이에서 정렬될 수 있다. 발광 소자(LD)의 제1 단부(EP1)는 제1 정렬 전극(REL1)을 향하고, 발광 소자(LD)의 제2 단부(EP2)는 제2 정렬 전극(REL2)을 향해 정렬될 수 있다. 발광 소자(LD)들이 정렬된 이후에는, 용매를 휘발시키거나 이외의 다른 방법으로 제거하여 화소(PX)의 화소 영역(PXA)에 발광 소자(LD)들이 최종적으로 제공될 수 있다.
연결 전극(CNE)은 제1 방향(DR1)으로 연장된 제1 세로부(CNE1)와 제2 세로부(CNE2), 및 제2 방향(DR2)으로 연장된 가로부(CNE3)를 포함할 수 있다. 제1 세로부(CNE1) 및 제2 세로부(CNE2)는 가로부(CNE3)의 일단에서 연장되는 부분일 수 있다.
연결 전극(CNE)은 제1 정렬 전극(REL1)과 적어도 일부분 중첩할 수 있고, 제2 정렬 전극(REL2)과 적어도 일부분 중첩할 수 있다. 일 예로, 연결 전극(CNE)의 제1 세로부(CNE1)는 제1 정렬 전극(REL1)과 적어도 일부분 중첩할 수 있고, 제2 세로부(CNE2)는 제2 정렬 전극(REL2)과 적어도 일부분 중첩할 수 있다. 또한, 제1 세로부(CNE1)는 제2 정렬 전극(REL2)과 적어도 일부분 중첩할 수 있고, 제2 세로부(CNE2)는 제1 정렬 전극(REL1)과 적어도 일부분 중첩할 수 있다.
연결 전극(CNE)은 발광 소자(LD)와 적어도 일부분 중첩할 수 있다. 일 예로, 연결 전극(CNE)의 제1 세로부(CNE1)는 발광 소자(LD)의 제1 단부(EP1)와 적어도 일부분 중첩할 수 있고, 제2 세로부(CNE2)는 제2 단부(EP2)와 적어도 일부분 중첩할 수 있다. 일 실시예에서, 제1 세로부(CNE1)는 제1 발광 소자(LD1)의 제1 단부(EP1)와 전기적으로 연결될 수 있고, 제2 세로부(CNE2)는 제2 발광 소자(LD2)의 제2 단부(EP2)와 전기적으로 연결될 수 있다.
연결 전극(CNE)의 제1 세로부(CNE1) 및 제2 세로부(CNE2) 각각의 단부는 뱅크(BNK2)와 이격하여 위치할 수 있다. 예를 들면, 발광 영역 내에서 제1 세로부(CNE1) 및 제2 세로부(CNE2) 각각의 단부는 뱅크(BNK2)와 최소 3㎛ 이상의 간격(dd2)을 두고 이격하여 위치할 수 있다. 즉, 제1 세로부(CNE1) 및 제2 세로부(CNE2) 각각의 단부는 뱅크(BNK2)의 일측(SI1)과 이격하여 위치할 수 있다.
연결 전극(CNE)의 가로부(CNE3)는 제2 방향(DR2)을 따라 발광 영역의 타측(SI2)에 위치하는 뱅크(BNK2)와 중첩할 수 있다. 반면, 연결 전극(CNE)의 제1 세로부(CNE1) 및 제2 세로부(CNE2)의 적어도 일부분은 뱅크(BNK2)와 중첩하지 않을 수 있다. 실시예에 따라, 연결 전극(CNE)의 가로부(CNE3)는 뱅크(BNK2)와 중첩하지 않고, 발광 영역 내에 위치할 수도 있다.
연결 전극(CNE)은 제1 발광 소자(LD1)와 제2 발광 소자(LD2)를 전기적으로 연결시킬 수 있는 바, 연결 전극(CNE)에 소정의 전압이 인가될 때, 연결 전극(CNE)의 가로부(CNE3)는 동일한 전위를 가질 수 있다. 이에 따라, 뱅크(BNK2)와 중첩하는 부분에서 연결 전극(CNE)의 단차에 따라 발생할 수 있는 전극의 잔사에 따른 단락(Short) 결함을 최소화할 수 있다. 구체적으로, 전극 형성시 뱅크(BNK2)의 타측(SI2)에 잔존하는 전극의 잔사에 의해 발생할 수 있는 단락(short) 결함을 최소화할 수 있다. 연결 전극(CNE)과 뱅크(BNK2)의 배치 관계는 이하 도 8 내지 도 10의 단면도를 통해 상세히 살펴본다.
제1 화소 전극(EL1) 및 제2 화소 전극(EL2)은 제1 방향(DR1)을 따라 연장되어 있다. 제1 화소 전극(EL1) 및 제2 화소 전극(EL2)은 바(bar) 형상일 수 있으나, 본 발명은 이에 한정되지 않는다. 일 실시예에서, 제1 화소 전극(EL1)의 일측은 제1 컨택홀(CH1)을 통해 제2 정렬 전극(REL2)과 물리적 및/또는 전기적으로 연결될 수 있다. 또한, 제2 화소 전극(EL2)의 일측은 제2 컨택홀(CH2)을 통해 제1 정렬 전극(REL1)과 물리적 및/또는 전기적으로 연결될 수 있다.
제1 화소 전극(EL1)은 제2 정렬 전극(REL2)과 적어도 일부분 중첩할 수 있다. 제2 화소 전극(EL2)은 제1 정렬 전극(REL1)과 적어도 일부분 중첩할 수 있다.
또한, 제1 화소 전극(EL1) 및 제2 화소 전극(EL2)은 뱅크(BNK2)와 적어도 일부분 중첩할 수 있다. 제1 화소 전극(EL1)과 제2 화소 전극(EL2)은 제2 방향(DR2)을 따라 발광 영역의 일측(SI1)에 위치하는 뱅크(BNK2)와 중첩할 수 있다.
제1 화소 전극(EL1)과 제2 화소 전극(EL2)은 뱅크(BNK2)와 중첩하는 부분에서 제2 방향(DR2)을 따라 서로 이격하여 위치할 수 있다. 제1 화소 전극(EL1)과 제2 화소 전극(EL2) 사이의 간격(dd1)은 최소 7㎛ 이상일 수 있다. 이에 따라, 제1 화소 전극(EL1)과 제2 화소 전극(EL2)에 각각 서로 다른 전압이 인가되어도, 뱅크(BNK2)와 중첩하는 부분에서 제1 화소 전극(EL1) 및 제2 화소 전극(EL2)의 단차에 따라 발생할 수 있는 전극의 잔사에 따른 단락(Short) 결함을 최소화할 수 있다. 구체적으로, 전극 형성시 뱅크(BNK2)의 일측(SI1)에 잔존하는 전극의 잔사에 의해 발생할 수 있는 단락(short) 결함을 최소화할 수 있다.
제1 화소 전극(EL1)의 타측 및 제2 화소 전극(EL2)의 타측은 해당 화소(PX)의 발광 영역 내에 배치될 수 있다. 또한, 제1 화소 전극(EL1)의 타측의 단부 및 제2 화소 전극(EL2)의 타측의 단부는 뱅크(BNK2)와 이격하여 위치할 수 있다. 일 예로, 제1 화소 전극(EL1)의 타측의 단부와 뱅크(BNK2) 사이의 간격(dd3)은 최소 3㎛ 이상일 수 있고, 제2 화소 전극(EL2)의 타측의 단부와 뱅크(BNK2) 사이의 간격(dd3)은 최소 3㎛ 이상일 수 있다.
제1 화소 전극(EL1) 및 제2 화소 전극(EL2)은 연결 전극(CNE)과 이격하여 위치할 수 있다. 구체적으로, 제1 화소 전극(EL1)은 연결 전극(CNE)의 제1 세로부(CNE1) 및 제2 세로부(CNE2)와 이격하여 위치할 수 있고, 제2 화소 전극(EL2)은 연결 전극(CNE)의 제2 세로부(CNE2)와 이격하여 위치할 수 있다.
제1 화소 전극(EL1)은 발광 소자(LD)의 제2 단부(EP2)와 적어도 일부분 중첩할 수 있다. 제2 화소 전극(EL2)은 발광 소자(LD)의 제1 단부(EP1)와 적어도 일부분 중첩할 수 있다. 일 예로, 제1 발광 소자(LD1)의 제2 단부(EP2)는 제1 화소 전극(EL1)과 전기적으로 연결될 수 있고, 제2 발광 소자(LD2)의 제1 단부(EP1)는 제2 화소 전극(EL2)과 전기적으로 연결될 수 있다.
제1 화소 전극(EL1)은 전술한 도 5의 제1 구동 전압(VDD)이 인가되는 애노드일 수 있다. 제2 화소 전극(EL2)은 전술한 도 5의 제2 구동 전압(VSS)이 인가되는 캐소드일 수 있다. 이에 따라, 제1 화소 전극(EL1)을 통해 발광 소자(LD)의 제2 단부(EP2)에 제1 구동 전압(VDD)이 인가될 수 있고, 발광 소자(LD)의 제1 단부(EP1)에 제2 구동 전압(VSS)이 인가될 수 있다. 일 실시예에서, 제1 구동 전압(VDD)은 제2 구동 전압(VSS)보다 높은 레벨을 가진 전압일 수 있다. 이 때, 화소(PX)에는 제1 화소 전극(EL1), 발광 소자(LD)의 제2 단부(EP2), 연결 전극(CNE), 발광 소자(LD)의 제1 단부(EP1), 제2 화소 전극(EL2)을 통해 구동 전류가 흐를 수 있다. 화소(PX)의 전류 흐름에 관하여는 이하 도 11에서 상세히 살펴본다.
도 8 내지 도 10을 참조하면, 일 실시예에 따른 표시 장치의 화소 회로층(PCL)은 베이스층(BSL) 위에 배치되는 버퍼층(BFL), 제1 트랜지스터(T1), 구동 전압 배선(DVL), 게이트 절연층(GI), 제1 층간 절연층(ILD1), 및 패시베이션층(PSV)을 포함할 수 있다.
버퍼층(BFL)은 베이스층(BSL)의 전면을 덮도록 위치하고, 트랜지스터들에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 무기 재료를 포함한 무기 절연막일 수 있다. 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 버퍼층(BFL)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다. 버퍼층(BFL)이 다중막으로 제공되는 경우, 각 층은 서로 동일한 재료로 형성되거나 서로 다른 재료로 형성될 수 있다. 버퍼층(BFL)은 베이스층(BSL)의 재료 및 공정 조건 등에 따라 생략될 수도 있다.
버퍼층(BFL)과 베이스층(BSL) 사이에는 하부 금속층(Bottom Metal Layer, BML)이 위치할 수 있다. 하부 금속층(BML)은 후술하는 제1 트랜지스터(T1)에 포함될 수 있고, 제1 트랜지스터(T1)의 게이트 전극(GE)과 하부 금속층(BML)은 버퍼층(BFL)을 사이에 두고 서로 중첩될 수 있다. 하부 금속층(BML)은 제1 트랜지스터(T1)의 액티브층(ACT)의 하부에 배치될 수 있다. 이 때, 하부 금속층(BML)은 차광 패턴의 역할을 하여, 제1 트랜지스터(T1)의 동작 특성을 안정화할 수 있다. 실시예에 따라, 제1 트랜지스터(T1)는 하부 금속층(BML)을 포함하지 않고, 베이스층(BSL) 위에 직접 버퍼층(BFL)이 위치할 수 있다. 또한, 하부 금속층(BML)은 후술하는 제1 트랜지스터(T1)의 제1 전극(TE1)과 절연층의 컨택홀을 통해 물리적 및/또는 전기적으로 연결될 수 있다. 이에 따라, 제1 트랜지스터(T1)의 문턱 전압을 음의 방향 또는 양의 방향으로 이동시킬 수 있다.
버퍼층(BFL) 위에는 복수의 트랜지스터가 위치할 수 있다. 복수의 트랜지스터는 발광 소자(LD)들의 구동 전류를 제어하는 구동 트랜지스터, 및 구동 트랜지스터에 연결된 스위칭 트랜지스터 등을 포함할 수 있다. 여기서, 구동 트랜지스터는 전술한 도 5의 제1 트랜지스터(T1)에 해당할 수 있다.
제1 트랜지스터(T1)는 액티브층(ACT), 게이트 전극(GE), 제1 전극(TE1), 제2 전극(TE2)을 포함할 수 있다. 제1 전극(TE1)은 소스 전극 및 드레인 전극 중 어느 하나의 전극일 수 있고, 제2 전극(TE2)은 나머지 전극일 수 있다. 일 예로, 제1 전극(TE1)이 드레인 전극인 경우, 제2 전극(TE2)은 소스 전극일 수 있다.
액티브층(ACT)은 버퍼층(BFL) 위에 위치할 수 있다. 액티브층(ACT)은 드레인 영역, 소스 영역, 및 채널 영역을 포함할 수 있다. 드레인 영역은 제1 트랜지스터(T1)의 제1 전극(TE1)에 전기적 및/또는 물리적으로 연결될 수 있고, 소스 영역은 제1 트랜지스터(T1)의 제2 전극(TE2)에 전기적 및/또는 물리적으로 연결될 수 있다. 실시예에 따라, 드레인 영역은 제2 전극(TE2)에 연결되고, 소스 영역은 제1 전극(TE1)에 연결될 수 있다. 채널 영역은 제1 트랜지스터(T1)의 게이트 전극(GE)과 중첩하도록 위치할 수 있다. 액티브층(ACT)은 다결정 실리콘(poly silicon), 비정질 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어질 수 있다.
게이트 절연층(GI)은 액티브층(ACT) 및 버퍼층(BFL)을 덮도록 액티브층(ACT) 위에 위치한다. 게이트 절연층(GI)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 게이트 절연층(GI)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 게이트 절연층(GI)은 유기 재료를 포함한 유기 절연막으로 이루어질 수도 있다. 게이트 절연층(GI)은 단일막으로 제공될 수 있고, 이중막 이상의 다중막으로 제공될 수도 있다.
게이트 전극(GE)은 액티브층(ACT)의 채널 영역과 중첩하도록 게이트 절연층(GI) 위에 위치한다. 게이트 전극(GE)은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 단일막으로 구성될 수 있다. 또한, 게이트 전극(GE)은 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중막 또는 다중막 구조로 구성될 수 있다.
제1 층간 절연층(ILD1)은 게이트 절연층(GI)을 덮도록, 게이트 전극(GE) 위에 위치한다. 제1 층간 절연층(ILD1)은 게이트 절연층(GI)과 동일한 물질을 포함하거나 게이트 절연층(GI)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
제1 트랜지스터(T1)의 제1 전극(TE1) 및 제1 트랜지스터(T1)의 제2 전극(TE2)은 제1 층간 절연층(ILD1) 위에 위치하며, 게이트 절연층(GI), 제1 층간 절연층(ILD1)을 순차적으로 관통하는 개구들을 통해 각각 액티브층(ACT)의 소스 영역 및 드레인 영역에 연결될 수 있다.
제1 트랜지스터(T1)의 제1 전극(TE1)은 게이트 전극(GE)과 일부 중첩하도록 위치할 수 있다. 여기서, 제1 트랜지스터(T1)의 제1 전극(TE1)이 게이트 전극(GE)과 중첩하는 부분은 스토리지 커패시터(Cst)를 구성할 수 있다. 여기서, 스토리지 커패시터(Cst)는 전술한 도 5의 스토리지 커패시터(Cst)일 수 있다.
구동 전압 배선(DVL)은 제1 층간 절연층(ILD1) 위에 위치한다. 구동 전압 배선(DVL)은 제1 트랜지스터(T1)의 제1 전극(TE1) 및 제2 전극(TE2)과 동일한 층에 위치하며, 동일한 물질을 포함할 수 있다. 본 발명은 이에 한정되는 것이 아니다. 실시예에 따라, 구동 전압 배선(DVL)은 화소 회로층(PCL)에 구비된 도전층들 중 어느 하나의 도전층과 동일한 층에 위치할 수 있다.
구동 전압 배선(DVL)은 전술한 도 5의 제2 전원선(PL2)과 동일한 구성일 수 있다. 이에 따라, 제2 구동 전압(VSS)이 구동 전압 배선(DVL)으로 인가될 수 있다. 도면에 도시되지 않았으나, 화소 회로층(PCL)은 제1 구동 전압(VDD, 도 5 참고)에 연결된 제1 전원선(PL1, 도 5 참고)을 더 포함할 수 있다. 제1 전원선(PL1)은 표시 소자층(DPL)의 일부 구성, 일 예로, 제1 화소 전극(EL1)과 전기적으로 연결되고, 구동 전압 배선(DVL)은 표시 소자층(DPL)의 다른 구성, 일 예로, 제2 화소 전극(EL2)과 전기적으로 연결될 수 있다.
패시베이션층(PSV)은 제1 트랜지스터(T1), 구동 전압 배선(DVL), 및 제1 층간 절연층(ILD1)을 덮도록, 제1 층간 절연층(ILD1) 위에 위치한다. 패시베이션층(PSV)은 유기 절연막 및/또는 무기 절연막을 포함할 수 있다. 무기 절연막은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 유기 절연막은 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
패시베이션층(PSV)은 제1 트랜지스터(T1)의 제1 전극(TE1)을 노출하는 제3 컨택홀(CH3)과 구동 전압 배선(DVL)을 노출하는 제4 컨택홀(CH4)을 포함한다. 제3 컨택홀(CH3)을 통해 화소 회로층(PCL)의 제1 전극(TE1)은 표시 소자층(DPL)의 제1 화소 전극(EL1)과 전기적 및/또는 물리적으로 연결될 수 있고, 제4 컨택홀(CH4)을 통해 화소 회로층(PCL)의 구동 전압 배선(DVL)은 표시 소자층(DPL)의 제2 화소 전극(EL2)과 전기적 및/또는 물리적으로 연결될 수 있다.
패시베이션층(PSV) 위에는 표시 소자층(DPL)이 위치한다.
표시 소자층(DPL)은 제1 뱅크 패턴(BNK1), 제1 정렬 전극(REL1), 제2 정렬 전극(REL2), 뱅크(BNK2), 발광 소자(LD), 연결 전극(CNE), 제1 화소 전극(EL1), 제2 화소 전극(EL2), 및 복수의 절연층(INS1, INS2, INS3, INS4)을 포함할 수 있다.
제1 뱅크 패턴(BNK1)은 패시베이션층(PSV) 위에 위치한다.
제1 뱅크 패턴(BNK1)은 패시베이션층(PSV)의 일면(일 예로, 상부 면)으로부터 제3 방향(DR3)을 따라 상부를 향할수록 폭이 좁아지는 사다리꼴 형상의 단면을 가질 수 있으나 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 뱅크 패턴(BNK1)은 패시베이션층(PSV)의 일면으로부터 제3 방향(DR3)을 따라 상부를 향할수록 폭이 좁아지는 반타원 형상, 반원 형상(또는 반구 형상) 등의 단면을 가지는 곡면을 포함할 수도 있다. 단면 상에서 볼 때, 제1 뱅크 패턴(BNK1)의 형상은 상술한 실시예들에 한정되는 것은 아니며 발광 소자(LD)들 각각에서 방출되는 광의 효율을 향상시킬 수 있는 범위 내에서 다양하게 변경될 수 있다.
제1 뱅크 패턴(BNK1)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 실시예에 따라, 제1 뱅크 패턴(BNK1)은 단일막의 유기 절연막 및/또는 단일막의 무기 절연막을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 뱅크 패턴(BNK1)은 적어도 하나 이상의 유기 절연막과 적어도 하나 이상의 무기 절연막이 적층된 다중막의 형태로 제공될 수도 있다. 다만, 제1 뱅크 패턴(BNK1)의 재료가 상술한 실시예에 한정되는 것은 아니며, 실시예에 따라, 제1 뱅크 패턴(BNK1)은 도전성 물질을 포함할 수도 있다.
제1 정렬 전극(REL1) 및 제2 정렬 전극(REL2)은 패시베이션층(PSV) 및/또는 제1 뱅크 패턴(BNK1) 위에 위치한다.
제1 정렬 전극(REL1)은 패시베이션층(PSV)의 제4 컨택홀(CH4)을 통해 구동 전압 배선(DVL)과 전기적 및/또는 물리적으로 연결될 수 있다. 제2 정렬 전극(REL2)은 패시베이션층(PSV)의 제3 컨택홀(CH3)을 통해 제1 트랜지스터(T1)의 제1 전극(TE1)과 전기적 및/또는 물리적으로 연결될 수 있다. 즉, 제1 정렬 전극(REL1) 및 제2 정렬 전극(REL2)에는 발광 소자(LD)를 정렬시키기 위한 정렬 신호가 각각 인가될 수 있고, 화소(PX)를 구동하기 위한 구동 전압이 각각 인가될 수 있다. 예를 들면, 제1 정렬 전극(REL1)은 제2 화소 전극(EL2)에 제2 구동 전압(VSS, 도 5 참조)을 인가시키기 위한 브릿지 전극일 수 있고, 제2 정렬 전극(REL2)은 제1 화소 전극(EL1)에 제1 구동 전압(VDD, 도 5 참조)을 인가시키기 위한 브릿지 전극일 수 있다.
제1 정렬 전극(REL1)과 제2 정렬 전극(REL2) 각각은 발광 소자(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향(일 예로, 제3 방향(DR3))으로 진행되도록 하기 위하여 일정한 반사율을 갖는 재료로 구성될 수 있다. 일 예로, 제1 정렬 전극(REL1)과 제2 정렬 전극(REL2) 각각은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 등을 포함하는 단일막으로 구성될 수 있다. 또한, 제1 정렬 전극(REL1)과 제2 정렬 전극(REL2) 각각은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 이들의 합금과 같은 금속을 더 포함하는 다중막으로 구성될 수 있다.
제1 절연층(INS1)은 제1 정렬 전극(REL1), 제2 정렬 전극(REL2), 및 패시베이션층(PSV)을 덮도록, 제1 정렬 전극(REL1)과 제2 정렬 전극(REL2) 위에 위치한다. 제1 절연층(INS1)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 일 예로, 제1 절연층(INS1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제1 절연층(INS1)은 화소 회로층(PCL)으로부터 발광 소자(LD)들을 보호하는 데에 유리한 무기 절연막으로 이루어질 수 있다.
제1 절연층(INS1)은 제1 정렬 전극(REL1)의 상면을 부분적으로 노출시키는 제2 컨택홀(CH2), 제2 정렬 전극(REL2)의 상면을 부분적으로 노출시키는 제1 컨택홀(CH1)을 포함할 수 있다.
뱅크(BNK2)는 제1 절연층(INS1) 위에 위치한다. 뱅크(BNK2)는 광이 방출되는 발광 영역에 발광 소자(LD)들을 공급하는 단계에서 발광 소자(LD)들이 혼합된 용액이 인접한 화소(PX)의 발광 영역으로 유입되는 것을 방지하거나, 각각의 발광 영역에 일정량의 용액이 공급되도록 제어하는 댐 구조물일 수 있다.
발광 소자(LD)들은 제1 절연층(INS1) 위에 위치한다.
발광 소자(LD)들은 발광 소자(LD)들의 길이 방향이 제1 방향(DR1)과 평행하도록 제1 정렬 전극(REL1)과 제2 정렬 전극(REL2) 사이에 위치할 수 있다. 발광 소자(LD)의 제1 단부(EP1)는 제1 정렬 전극(REL1)을 향하도록 배치될 수 있고, 발광 소자(LD)의 제2 단부(EP2)는 제2 정렬 전극(REL2)을 향하도록 배치될 수 있다.
제2 절연층(INS2)은 뱅크(BNK2), 제1 절연층(INS1), 발광 소자(LD) 위에 위치한다. 제2 절연층(INS2)은 뱅크(BNK2)의 상면을 덮도록 위치할 수 있고, 제1 절연층(INS1)의 상면을 적어도 일부분 덮도록 위치할 수 있다. 또한, 제2 절연층(INS2)은 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2)가 노출되도록, 발광 소자(LD)의 상면에 위치할 수 있다. 이 때, 제2 절연층(INS2)은 발광 소자(LD)가 정렬된 후, 발광 소자(LD)를 고정하여 발광 소자(LD)가 정렬된 위치에서 이탈하는 것을 방지할 수 있다.
제2 절연층(INS2)은 제1 정렬 전극(REL1)의 상면을 부분적으로 노출시키는 제2 컨택홀(CH2), 제2 정렬 전극(REL2)의 상면을 부분적으로 노출시키는 제1 컨택홀(CH1)을 포함할 수 있다.
제2 절연층(INS2)은 단일막 또는 다중막으로 구성될 수 있으며, 적어도 하나의 무기 재료를 포함한 무기 절연막 또는 적어도 하나의 유기 재료를 포함한 유기 절연막을 포함할 수 있다. 일 예로, 제2 절연층(INS2)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
연결 전극(CNE)은 제2 절연층(INS2), 제1 절연층(INS1) 위에 위치한다. 연결 전극(CNE)은 제1 뱅크 패턴(BNK1) 위에 위치하는 제1 정렬 전극(REL1) 및 제2 정렬 전극(REL2)과 부분적으로 중첩하도록 위치할 수 있다.
연결 전극(CNE)은 발광 소자(LD)들의 제1 단부(EP1) 또는 제2 단부(EP2)와 접촉될 수 있다. 이에 따라, 연결 전극(CNE)은 제1 정렬 전극(REL1)과 제2 정렬 전극(REL2) 사이에 위치하는 발광 소자(LD)들을 전기적으로 연결할 수 있다. 여기에 도시된, 발광 소자(LD)들은 전술한 도 5의 직렬 연결된 발광 소자(LD)들의 구성일 수 있다.
도 9를 참조하면, 연결 전극(CNE)의 가로부(CNE3) 및 제1 세로부(CNE1)의 위치 관계를 확인할 수 있다.
연결 전극(CNE)은 제2 절연층(INS2) 위에 위치하며, 뱅크(BNK2)와 적어도 일부분 중첩하도록 위치할 수 있다. 연결 전극(CNE)의 가로부(CNE3)는 뱅크(BNK2)를 덮는 제2 절연층(INS2) 위에 위치하고, 연결 전극(CNE)의 제1 세로부(CNE1)는 제1 정렬 전극(REL1)을 덮는 제2 절연층(INS2) 위에 위치할 수 있다. 이에 따라, 연결 전극(CNE)에는 제2 절연층(INS2)의 높이 차이에 의해, 단차(점선으로 도시된 부분)가 발생할 수 있다. 일 실시예에서는, 연결 전극(CNE)에 동일한 전위의 전압이 인가되므로, 연결 전극(CNE)에 단차가 발생하더라도, 전극 형성시 뱅크(BNK2)에 잔존하는 전극의 잔사에 의해 발생할 수 있는 단락(short) 결함을 최소화할 수 있다. 구체적으로, 도 6 및 도 7을 참조하여, 평면상에서 볼 때, 전극 형성시 뱅크(BNK2)의 타측(SI2)에 잔존하는 전극의 잔사에 의해 발생할 수 있는 단락(short) 결함을 최소화할 수 있다.
또한, 도 10을 참조하면, 연결 전극(CNE)의 제1 세로부(CNE1) 및 제2 세로부(CNE2)의 위치 관계를 확인할 수 있다.
연결 전극(CNE)의 제1 세로부(CNE1) 및 연결 전극(CNE)의 제2 세로부(CNE2)는 뱅크(BNK2)를 사이에 두고 제2 방향(DR2)을 따라 서로 이격하도록 위치한다. 연결 전극(CNE)의 제1 세로부(CNE1) 및 제2 세로부(CNE2)의 단부는 뱅크(BNK2)와 이격하여 위치하므로, 연결 전극(CNE)의 제1 세로부(CNE1) 및 제2 세로부(CNE2)에는 단차가 발생하지 않을 수 있다. 일 실시예에서, 제1 세로부(CNE1)의 단부와 뱅크(BNK2) 사이의 간격(dd2)은 최소 3㎛ 이상일 수 있다. 또한, 제2 세로부(CNE2)의 단부와 뱅크(BNK2) 사이의 간격(dd2)은 최소 3㎛ 이상일 수 있다
뱅크(BNK2) 위에는 제1 화소 전극(EL1)이 위치한다. 제1 화소 전극(EL1)에는 제1 구동 전압(VDD)이 인가될 수 있고, 연결 전극(CNE)의 제1 세로부(CNE1) 및 제2 세로부(CNE2)는 제1 화소 전극(EL1)의 제1 구동 전압(VDD)에 의한 구동 전류가 흐를 수 있다. 즉, 연결 전극(CNE)의 제1 세로부(CNE1)와 제2 세로부(CNE2)에는 동일한 전위의 전압이 인가될 수 있으나, 연결 전극(CNE)의 제1 세로부(CNE1)와 제2 세로부(CNE2)는 제1 화소 전극(EL1)에 인가되는 전압과 다른 전위를 가질 수 있다. 그러나, 일 실시예에서는 연결 전극(CNE)의 제1 세로부(CNE1) 및 제2 세로부(CNE2)의 단부가 뱅크(BNK2) 및 제1 화소 전극(EL1)과 이격하여 위치하므로, 제1 화소 전극(EL1)에 다른 전압이 인가되더라도, 제1 화소 전극(EL1) 및/또는 연결 전극(CNE) 형성시 뱅크(BNK2)에 잔존하는 제1 화소 전극(EL1) 및/또는 연결 전극(CNE)의 잔사에 의해 발생할 수 있는 단락(short) 결함을 최소화할 수 있다. 구체적으로, 도 6 및 도 7을 참조하여, 평면상에서 볼 때, 전극 형성시 뱅크(BNK2)의 일측(SI1)에 잔존하는 전극의 잔사에 의해 발생할 수 있는 단락(short) 결함을 최소화할 수 있다.
제3 절연층(INS3)은 제2 절연층(INS2), 연결 전극(CNE) 위에 위치한다. 제3 절연층(INS3)은 제2 절연층(INS2)의 상면을 적어도 일부분 덮도록 위치할 수 있다. 또한, 제3 절연층(INS3)은 연결 전극(CNE)의 상면을 덮도록 위치할 수 있다.
제3 절연층(INS3)은 제1 정렬 전극(REL1)의 상면을 부분적으로 노출시키는 제2 컨택홀(CH2), 제2 정렬 전극(REL2)의 상면을 부분적으로 노출시키는 제1 컨택홀(CH1)을 포함할 수 있다.
제3 절연층(INS3)은 단일막 또는 다중막으로 구성될 수 있으며, 적어도 하나의 무기 재료를 포함한 무기 절연막 또는 적어도 하나의 유기 재료를 포함한 유기 절연막을 포함할 수 있다. 일 예로, 제3 절연층(INS3)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 화소 전극(EL1) 및 제2 화소 전극(EL2)은 제3 절연층(INS3), 제1 절연층(INS1) 위에 위치한다.
제1 화소 전극(EL1)은 제1, 제2, 제3 절연층(INS1, INS2, INS3)의 제1 컨택홀(CH1)을 통해 제2 정렬 전극(REL2)과 전기적 및/또는 물리적으로 연결될 수 있다. 제2 정렬 전극(REL2)은 제1 트랜지스터(T1)의 제1 전극(TE1)과 연결되므로, 제1 화소 전극(EL1)에는 제1 구동 전압(VDD)이 인가될 수 있다. 그리고, 제1 화소 전극(EL1)은 제1 절연층(INS1)과 부분적으로 중첩하고, 발광 소자(LD)의 제2 단부(EP2)와 접촉할 수 있다. 이에 따라, 발광 소자(LD)의 제2 단부(EP2)에는 제1 구동 전압(VDD)이 인가될 수 있다.
제2 화소 전극(EL2)은 제1, 제2, 제3 절연층(INS1, INS2, INS3)의 제2 컨택홀(CH2)을 통해 제1 정렬 전극(REL1)과 전기적 및/또는 물리적으로 연결될 수 있다. 제1 정렬 전극(REL1)은 구동 전압 배선(DVL)과 연결되므로, 제2 화소 전극(EL2)에는 제2 구동 전압(VSS)이 인가될 수 있다. 그리고, 제2 화소 전극(EL2)은 제1 절연층(INS1)과 부분적으로 중첩하고, 발광 소자(LD)의 제1 단부(EP1)와 접촉할 수 있다. 이에 따라, 발광 소자(LD)의 제1 단부(EP1)에는 제2 구동 전압(VSS)이 인가될 수 있다.
제1 화소 전극(EL1)은 제3 절연층(INS3) 위에 위치하며, 뱅크(BNK2)와 적어도 일부분 중첩하도록 위치할 수 있다. 또한, 제1 화소 전극(EL1)의 다른 부분은 제1 뱅크 패턴(BNK1) 및 제2 정렬 전극(REL2)과 중첩하도록 위치할 수 있다. 이에 따라, 제1 화소 전극(EL1)에는 제3 절연층(INS3)의 높이 차이에 의해 단차(도 8의 점선으로 도시된 부분)가 발생할 수 있다.
제2 화소 전극(EL2)은 제3 절연층(INS3) 위에 위치하며, 뱅크(BNK2)와 적어도 일부분 중첩하도록 위치할 수 있다. 또한, 제2 화소 전극(EL2)의 다른 부분은 제1 뱅크 패턴(BNK1) 및 제1 정렬 전극(REL1)과 중첩하도록 위치할 수 있다. 이에 따라, 제2 화소 전극(EL2)에는 제3 절연층(INS3)의 높이 차이에 의해 단차(도 8의 점선으로 도시된 부분)가 발생할 수 있다.
그러나, 다시 도 6을 참조하면, 일 실시예에 따른 표시 장치에서는 뱅크(BNK2)와 중첩하는 부분에서 제1 화소 전극(EL1)과 제2 화소 전극(EL2)이 충분히 서로 이격하여 위치할 수 있으므로, 제1 화소 전극(EL1)과 제2 화소 전극(EL2)에 단차가 발생하여도, 전극의 잔사에 따른 단락(Short) 결함을 최소화할 수 있다. 구체적으로, 전극 형성시 뱅크(BNK2)의 일측(SI1)에 잔존하는 전극의 잔사에 의해 발생할 수 있는 단락(short) 결함을 최소화할 수 있다.
다시 도 6 및 도 9를 참조하면, 제2 화소 전극(EL2)의 타측의 단부는 뱅크(BNK2)와 이격하여 위치할 수 있다. 일 예로, 제2 화소 전극(EL2)의 타측의 단부와 뱅크(BNK2) 사이의 간격(dd3)은 최소 3㎛ 이상일 수 있다. 또한, 제2 화소 전극(EL2)은 도 9에 도시된 바와 같이 단면상에서 뱅크(BNK2)를 사이에 두고 연결 전극(CNE)과 이격하여 위치할 수 있다. 이에 따라, 제2 화소 전극(EL2)과 연결 전극(CNE)에 서로 다른 전위의 전압이 인가되고, 연결 전극(CNE)에 단차가 발생하더라도, 제2 화소 전극(EL2) 및/또는 연결 전극(CNE) 형성시 뱅크(BNK2)에 잔존하는 제2 화소 전극(EL2) 및/또는 연결 전극(CNE)의 잔사에 의해 발생할 수 있는 단락(short) 결함을 최소화할 수 있다. 구체적으로, 평면상에서 볼 때, 전극 형성시 뱅크(BNK2)의 타측(SI2)에 잔존하는 전극의 잔사에 의해 발생할 수 있는 단락(short) 결함을 최소화할 수 있다.
제1 화소 전극(EL1) 및 제2 화소 전극(EL2)은 발광 소자(LD)들 각각에서 방출되는 광이 표시 장치의 화상 표시 방향(예를 들면, 제3 방향(DR3))으로 진행되도록 하기 위하여, 일정한 반사율을 갖는 재료로 구성될 수 있다. 제1 화소 전극(EL1) 및 제2 화소 전극(EL2)은 일정한 반사율을 갖는 도전성 물질로 구성될 수 있다. 도전성 물질로는, 발광 소자(LD)들에서 방출되는 광을 표시 장치의 화상 표시 방향(예를 들면, 제3 방향(DR3))으로 반사시키는 데에 유리한 불투명 금속을 포함할 수 있다. 불투명 금속으로는, 일 예로, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 이들의 합금과 같은 금속을 포함할 수 있다. 실시예에 따라, 제1 화소 전극(EL1) 및 제2 화소 전극(EL2)은 투명 도전성 물질을 포함할 수 있다. 투명 도전성 물질로는, 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 등이 포함될 수 있다. 제1 화소 전극(EL1) 및 제2 화소 전극(EL2)이 투명 도전성 물질을 포함하는 경우, 발광 소자(LD)들에서 방출되는 광을 표시 장치의 화상 표시 방향(예를 들면, 제3 방향(DR3))으로 반사시키기 위한 불투명 금속으로 이루어진 별도의 도전층이 추가될 수도 있다. 다만, 제1 화소 전극(EL1) 및 제2 화소 전극(EL2)의 재료가 상술한 재료들에 한정되는 것은 아니다.
제4 절연층(INS4)은 제1 화소 전극(EL1), 제2 화소 전극(EL2), 제3 절연층(INS3) 위에 위치한다. 제4 절연층(INS4)은 제1 화소 전극(EL1)의 상면을 전체적으로 덮고, 제2 화소 전극(EL2)의 상면을 전체적으로 덮도록 위치할 수 있다. 제4 절연층(INS4)은 제3 절연층(INS3)의 적어도 일부분을 덮도록 위치할 수 있다.
제4 절연층(INS4)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 제4 절연층(INS4)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제4 절연층(INS4)은 적어도 하나의 무기 절연막 또는 적어도 하나의 유기 절연막이 교번하여 적층된 구조를 가질 수 있다. 제4 절연층(INS4)은 표시 소자층(DPL)을 전체적으로 커버하여 외부로부터 수분 또는 습기 등이 발광 소자(LD)들을 포함한 표시 소자층(DPL)으로 유입되는 것을 차단할 수 있다.
실시예에 따라, 표시 소자층(DPL)은 제4 절연층(INS4) 외에도 광학층을 선택적으로 더 포함하여 구성될 수도 있다. 여기서, 광학층은 발광 소자(LD)들에서 방출되는 광을 특정 색의 광으로 변환하는 색변환 입자들을 포함한 컬러 변환층을 포함할 수 있다.
이하에서는 도 11을 참조하여, 도 5에 도시된 화소(PX)가 구동될 때 전류 경로를 살펴본다.
도 11은 도 5에 도시된 화소에서 전류 경로의 일 예를 간략히 도시한 평면도이다.
도 11을 참조하면, 제1 화소 전극(EL1)에는 제1 컨택홀(CH1)을 통해 제1 구동 전압(VDD)이 인가되고, 제2 화소 전극(EL2)에는 제2 컨택홀(CH2)을 통해 제2 구동 전압(VSS)이 인가될 수 있다. 일 실시예에서, 제1 구동 전압(VDD)은 제2 구동 전압(VSS)보다 높은 전압일 수 있다. 이에 따라, 제1 구동 전압(VDD)과 제2 구동 전압(VSS)의 전압 차에 따른 구동 전류는 제1 화소 전극(EL1)부터 제2 화소 전극(EL2)으로 흐를 수 있다.
제1 화소 전극(EL1)과 중첩(또는, 접촉)하는 제1 발광 소자(LD1)의 제2 단부(EP2)에 구동 전류가 흐를 수 있고, 제1 발광 소자(LD1)의 제1 단부(EP1)와 중첩(또는, 접촉)하는 연결 전극(CNE)의 제1 세로부(CNE1)에 구동 전류가 흐를 수 있다. 그리고, 연결 전극(CNE)의 제2 세로부(CNE2)와 중첩(또는, 접촉)하는 제2 발광 소자(LD2)의 제2 단부(EP2)에 구동 전류가 인가되어, 제2 발광 소자(LD)의 제1 단부(EP1)와 중첩(또는, 접촉)하는 제2 화소 전극(EL2)으로 구동 전류가 흐를 수 있다.
일 실시예에서, 제1 화소 전극(EL1)과 제2 화소 전극(EL2)은 뱅크(BNK2)와 중첩하는 부분에서 서로 이격하여 배치될 수 있다. 예를 들면, 제1 화소 전극(EL1)과 제2 화소 전극(EL2)은 최소 7㎛ 이상 간격(dd1)을 두고 배치될 수 있다. 이 때, 제1 화소 전극(EL1)과 제2 화소 전극(EL2)에는 서로 다른 전위의 전압이 인가되지만, 제1 화소 전극(EL1)과 제2 화소 전극(EL2)은 서로 이격하여 배치되므로, 제1 화소 전극(EL1)과 제2 화소 전극(EL2)에 뱅크(BNK2)에 의한 단차가 발생하여도, 전극 형성시 뱅크(BNK2)에 잔존하는 전극의 잔사에 의해 발생할 수 있는 단락(short) 결함을 최소화할 수 있다. 구체적으로, 전극 형성시 뱅크(BNK2)의 일측(SI1)에 잔존하는 전극의 잔사에 의해 발생할 수 있는 단락(short) 결함을 최소화할 수 있다.
연결 전극(CNE)의 제1 세로부(CNE1), 가로부(CNE3), 제2 세로부(CNE2)에는 구동 전류가 흐르고, 연결 전극(CNE)에는 동일한 전위의 전압이 유지될 수 있다. 연결 전극(CNE)의 가로부(CNE3)는 뱅크(BNK2)와 중첩하도록 배치될 수 있다. 이에 따라, 연결 전극(CNE)에 소정의 전압이 인가될 때, 연결 전극(CNE)의 가로부(CNE3)는 동일한 전위를 가짐으로써, 전극 형성시 뱅크(BNK2)에 잔존하는 전극의 잔사에 의해 발생할 수 있는 단락(short) 결함을 최소화할 수 있다. 구체적으로, 전극 형성시 뱅크(BNK2)의 타측(SI2)에 잔존하는 전극의 잔사에 의해 발생할 수 있는 단락(short) 결함을 최소화할 수 있다.
일 실시예에서는 연결 전극(CNE)의 제1 세로부(CNE1) 및 제2 세로부(CNE2)의 단부가 뱅크(BNK2)와 이격하여 위치하므로, 제1 화소 전극(EL1)에 연결 전극(CNE)과 다른 전압이 인가되더라도, 제1 화소 전극(EL1) 및/또는 연결 전극(CNE) 형성시 뱅크(BNK2)에 잔존하는 제1 화소 전극(EL1) 및/또는 연결 전극(CNE)의 잔사에 의해 발생할 수 있는 단락(short) 결함을 최소화할 수 있다. 구체적으로, 전극 형성시 뱅크(BNK2)의 일측(SI1)에 잔존하는 전극의 잔사에 의해 발생할 수 있는 단락(short) 결함을 최소화할 수 있다.
또한, 일 실시예에서는 제1 화소 전극(EL1)의 타측의 단부 및 제2 화소 전극(EL2)의 타측의 단부가 뱅크(BNK2)와 이격하여 위치하므로, 연결 전극(CNE)에 제1 화소 전극(EL1) 및 제2 화소 전극(EL2)과 다른 전압이 인가되더라도, 제1, 제2 화소 전극(EL1, EL2) 및/또는 연결 전극(CNE) 형성시 뱅크(BNK2)에 잔존하는 제1, 제2 화소 전극(EL1, EL2) 및/또는 연결 전극(CNE)의 잔사에 의해 발생할 수 있는 단락(short) 결함을 최소화할 수 있다. 구체적으로, 전극 형성시 뱅크(BNK2)의 일측(SI1)에 잔존하는 전극의 잔사에 의해 발생할 수 있는 단락(short) 결함을 최소화할 수 있다.
이하에서는, 도 12 및 도 13을 참조하여, 일 실시예에 따른 표시 장치를 살펴본다.
도 12는 일 실시예에 따른 표시 장치의 한 화소에 포함되는 구성 요소들의 전기적 연결 관계를 도시한 회로도이고, 도 13은 도 12에 도시된 한 화소에서 전류 경로의 일 예를 간략히 도시한 평면도이다.
도 12를 참조하면, 화소(PX)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 스토리지 커패시터(Cst), 및 발광 유닛(EMU)을 포함할 수 있다. 도 12에 도시된 한 화소(PX)는 도 5에서 설명한 화소(PX)와 유사한바, 이하에서는 차이점을 중심으로 설명한다.
발광 유닛(EMU)은 제1 구동 전압(VDD)이 인가되는 제1 전원선(PL1)과 제2 구동 전압(VSS)이 인가되는 제2 전원선(PL2) 사이에 병렬로 연결된 복수의 발광 소자(LD)들을 포함할 수 있다.
구체적으로, 발광 유닛(EMU)은 제2 노드(N2)에 연결된 제1 화소 전극(EL1)과 제2 전원선(PL2)에 연결된 제2 화소 전극(EL2) 사이에 병렬로 연결된 복수의 발광 소자(LD)를 포함할 수 있다. 여기서, 제1 화소 전극(EL1)은 애노드(anode)일 수 있고, 제2 화소 전극(EL2)은 캐소드(cathode)일 수 있다. 실시예에 따라, 제1 화소 전극(EL1)이 캐소드(cathode)일 수 있고, 제2 화소 전극(EL2)이 애노드(anode)일 수도 있다.
발광 유닛(EMU)은 제1 트랜지스터(T1)로부터 공급되는 구동 전류(Id)에 대응하여 소정 휘도의 빛을 생성할 수 있다. 예를 들면, 한 프레임 기간 동안, 제1 트랜지스터(T1)는 해당 프레임 데이터의 계조값에 대응하는 구동 전류(Id)를 발광 유닛(EMU)으로 공급할 수 있다. 발광 유닛(EMU)으로 공급되는 구동 전류(Id)는 발광 소자(LD)들에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 흐르는 전류에 상응하는 휘도로 발광하면서, 발광 유닛(EMU)은 구동 전류(Id)에 대응하는 휘도의 광을 방출할 수 있다.
발광 소자(LD)들의 양 단부가 제1 전원선(PL1)과 제2 전원선(PL2) 사이에서 동일한 방향으로 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 실시예에 따라, 발광 유닛(EMU)은 각각의 유효 광원을 구성하는 발광 소자(LD)들 외에 적어도 하나의 비유효 광원, 일 예로 역방향 발광 소자(LDr)를 더 포함할 수 있다. 이러한 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 발광 소자(LD)들과 함께 제1 화소 전극(EL1) 및 제2 화소 전극(EL2) 사이에 병렬로 연결되되, 발광 소자(LD)들과는 반대 방향으로 제1 화소 전극(EL1) 및 제2 화소 전극(EL2) 사이에 연결될 수 있다. 이러한 역방향 발광 소자(LDr)는 제1 화소 전극(EL1) 및 제2 화소 전극(EL2) 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDr)에는 실질적으로 전류가 흐르지 않게 된다.
도 13을 참조하면, 일 실시예에 따른 표시 장치의 한 화소(PX)는 베이스층(BSL, 도 4 참조) 위에 적층되는 뱅크(BNK2), 제1 화소 전극(EL1), 및 제2 화소 전극(EL2)을 포함할 수 있다. 도 13에 도시된 화소(PX)의 화소 영역(PXA)은 하나의 화소(PX) 중 일부 화소 영역(PXA)에 대응될 수 있다.
뱅크(BNK2)는 해당 화소(PX)와 이에 인접한 화소(PX) 각각의 화소 영역(PXA) 또는 발광 영역을 정의(또는, 구획)하는 구조물로써, 일 예로 화소 정의막일 수 있다.
뱅크(BNK2)는 후술하는 제1 화소 전극(EL1) 및 제2 화소 전극(EL2)의 적어도 일부분과 중첩하며, 발광 소자(LD)들이 배치된 발광 영역을 둘러싸도록, 발광 영역의 주변에 배치될 수 있다. 뱅크(BNK2)는 제2 방향(DR2)을 따라 발광 영역의 일측(SI1)에 배치될 수 있고, 발광 영역을 사이에 두고 제1 방향(DR1)으로 발광 영역의 일측(SI1)과 마주보도록 위치하는 발광 영역의 타측(SI2)에 배치될 수 있다.
뱅크(BNK2)는 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어, 해당 화소(PX)와 이에 인접한 화소(PX)들 사이에서 빛이 새는 빛샘 불량을 방지할 수 있다.
제1 화소 전극(EL1) 및 제2 화소 전극(EL2)은 제1 방향(DR1)을 따라 연장되어 있다. 제2 화소 전극(EL2)은 제1 방향(DR1)을 따라 평행하게 연장된 제2-1 서브 화소 전극(EL2-1), 제2-2 서브 화소 전극(EL2-2)을 포함할 수 있다. 제1 화소 전극(EL1)은 제2-1 서브 화소 전극(EL2-1)과 제2-2 서브 화소 전극(EL2-2) 사이에 위치하고, 제1 화소 전극(EL1)과 두 개의 제2 화소 전극(EL2)은 서로 이격하여 위치할 수 있다. 제1 화소 전극(EL1) 및 제2 화소 전극(EL2)은 바(bar) 형상일 수 있으나, 본 발명은 이에 한정되지 않는다. 여기서, 제1 화소 전극(EL1)은 애노드(anode)일 수 있고, 제2 화소 전극(EL2)은 캐소드(cathode)일 수 있다.
제1 화소 전극(EL1)의 일측은 제1 컨택홀(CH1)을 통해 화소 회로층(PCL, 도 8 참조)의 제1 트랜지스터(T1, 도 8 참조)의 제1 전극(TE1, 도 8 참조)과 물리적 및/또는 전기적으로 연결될 수 있다. 또한, 제2 화소 전극(EL2)의 일측은 제2 컨택홀(CH2)을 통해 화소 회로층(PCL)의 구동 전압 배선(DVL, 도 8 참조)과 물리적 및/또는 전기적으로 연결될 수 있다. 일 예로, 제2-1 서브 화소 전극(EL2-1)의 일측은 제2-1 컨택홀(CH2-1)을 통해 구동 전압 배선(DVL)과 물리적 및/또는 전기적으로 연결될 수 있고, 제2-2 서브 화소 전극(EL2-2)의 일측은 제2-2 컨택홀(CH2-2)을 통해 구동 전압 배선(DVL)과 물리적 및/또는 전기적으로 연결될 수 있다. 이에 따라, 제1 화소 전극(EL1)에는 제1 구동 전압(VDD)이 인가될 수 있고, 제2 화소 전극(EL2)에는 제2 구동 전압(VSS)이 인가될 수 있다. 즉, 제2-1 서브 화소 전극(EL2-1)과 제2-2 서브 화소 전극(EL2-2)에는 동일한 제2 구동 전압(VSS)이 인가될 수 있다.
제1 화소 전극(EL1) 및 제2 화소 전극(EL2)은 화소(PX)의 발광 영역을 넘어 뱅크(BNK2)와 일부분 중첩하도록 위치할 수 있다.
일 실시예에서, 제1 화소 전극(EL1)의 일측은 제2 방향(DR2)을 따라 발광 영역의 일측(SI1)에 위치하는 뱅크(BNK2)와 일부분 중첩하도록 위치할 수 있다. 제1 화소 전극(EL1)의 타측은 제2 방향(DR2)을 따라 발광 영역의 타측(SI2)에 위치하는 뱅크(BNK2)와 이격되어 위치할 수 있다.
또한, 제2 화소 전극(EL2)의 일측은 제2 방향(DR2)을 따라 발광 영역의 타측(SI2)에 위치하는 뱅크(BNK2)와 일부분 중첩하도록 위치할 수 있다. 제2 화소 전극(EL2)의 타측은 제2 방향(DR2)을 따라 발광 영역의 일측(SI1)에 위치하는 뱅크(BNK2)와 이격되어 위치할 수 있다. 이 때, 제2-1 서브 화소 전극(EL2-1)과 제2-2 서브 화소 전극(EL2-2)은 뱅크(BNK2)와 중첩하는 부분에서 제2 방향(DR2)을 따라 서로 이격하도록 위치할 수 있다. 제2-1 서브 화소 전극(EL2-1)과 제2-2 서브 화소 전극(EL2-2)에는 동일한 전압이 인가되므로, 뱅크(BNK2)와 중첩하는 부분에서 제2 화소 전극(EL2)의 단차에 따라 발생할 수 있는 전극의 잔사에 따른 단락(Short) 결함을 최소화 수 있다. 구체적으로, 전극 형성시 뱅크(BNK2)의 타측(SI2)에 잔존하는 전극의 잔사에 의해 발생할 수 있는 단락(short) 결함을 최소화할 수 있다.
제1 화소 전극(EL1)은 발광 소자(LD)의 제2 단부(EP2)와 적어도 일부분 중첩할 수 있다. 제2 화소 전극(EL2)은 발광 소자(LD)의 제1 단부(EP1)와 적어도 일부분 중첩할 수 있다. 이에 따라, 제1 화소 전극(EL1)은 발광 소자(LD)의 제2 단부(EP2)와 전기적으로 연결될 수 있고, 제2 화소 전극(EL2)은 발광 소자(LD)의 제1 단부(EP1)와 전기적으로 연결될 수 있다.
발광 소자(LD)에 인가되는 구동 전류의 흐름을 살펴보면, 제1 화소 전극(EL1)에는 제1 컨택홀(CH1)을 통해 제1 구동 전압(VDD)이 인가되고, 제2-1 서브 화소 전극(EL2-1)과 제2-2 서브 화소 전극(EL2-2)에는 각각 제2-1 컨택홀(CH2-1)과 제2-2 컨택홀(CH2-2)을 통해 제2 구동 전압(VSS)이 인가될 수 있다. 일 실시예에서, 제1 구동 전압(VDD)은 제2 구동 전압(VSS)보다 높은 전압일 수 있다. 이에 따라, 제1 구동 전압(VDD)과 제2 구동 전압(VSS)의 전압 차에 따른 구동 전류는 제1 화소 전극(EL1)부터 제2 화소 전극(EL2)으로 흐를 수 있다.
제1 화소 전극(EL1)과 중첩(또는, 접촉)하는 제1 발광 소자(LD1)의 제2 단부(EP2)에 구동 전류가 흐를 수 있다. 그리고, 발광 소자(LD)의 제1 단부(EP1)와 중첩(또는, 접촉)하는 제2 화소 전극(EL2)으로 구동 전류가 흐를 수 있다.
일 실시예에서, 제1 화소 전극(EL1)의 타측의 단부는 발광 영역의 타측(SI2)에 위치하는 뱅크(BNK2)와 서로 이격하여 위치할 수 있다. 예를 들면, 제1 화소 전극(EL1)의 타측의 단부와 발광 영역의 타측(SI2)에 위치하는 뱅크(BNK2) 사이의 간격(dd5)은 최소 3㎛ 이상일 수 있다. 또한, 제2 화소 전극(EL2)의 타측의 단부는 발광 영역의 일측(SI1)에 위치하는 뱅크(BNK2)와 서로 이격하여 위치할 수 있다. 예를 들면, 제2 화소 전극(EL2)의 타측의 단부와 발광 영역의 일측(SI1)에 위치하는 뱅크(BNK2) 사이의 간격(dd4)은 최소 3㎛ 이상일 수 있다.
따라서, 일 실시예에서는 제1 화소 전극(EL1)과 제2 화소 전극(EL2)이 서로 이격하여 위치하므로, 제1 화소 전극(EL1)과 제2 화소 전극(EL2)에 서로 다른 전압이 인가되더라도, 제1 화소 전극(EL1) 및/또는 제2 화소 전극(EL2) 형성시 뱅크(BNK2)에 잔존하는 제1 화소 전극(EL1) 및/또는 제2 화소 전극(EL2)의 잔사에 의해 발생할 수 있는 단락(short) 결함을 최소화할 수 있다. 구체적으로, 전극 형성시 뱅크(BNK2)의 일측(SI1)에 잔존하는 전극의 잔사에 의해 발생할 수 있는 단락(short) 결함을 최소화할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.

Claims (20)

  1. 베이스층;
    상기 베이스층에서 제1 방향을 따라 배치되고, 제1 구동 전압이 인가되는 제1 화소 전극;
    상기 베이스층에서 상기 제1 방향을 따라 배치되고, 제2 구동 전압이 인가되는 제2 화소 전극;
    상기 제1 화소 전극 및 상기 제2 화소 전극과 전기적으로 연결된 제1 발광 소자 및 제2 발광 소자;
    상기 제1 화소 전극과 상기 제1 발광 소자를 전기적으로 연결하고, 상기 제2 발광 소자와 상기 제2 화소 전극을 전기적으로 연결하는 연결 전극; 및
    상기 제1 화소 전극 및 상기 제2 화소 전극의 적어도 일부분과 중첩하며, 상기 제1 발광 소자 및 상기 제2 발광 소자가 배치된 발광 영역을 둘러싸도록 배치된 뱅크를 포함하고,
    상기 연결 전극의 일부분은 상기 뱅크와 중첩하도록 위치하는 표시 장치.
  2. 제1항에 있어서,
    평면상에서 볼 때, 상기 제1 화소 전극의 적어도 일부 및 상기 제2 화소 전극의 적어도 일부는 상기 제1 방향과 수직인 제2 방향을 따라 상기 발광 영역의 일측에 위치하는 상기 뱅크와 중첩하는 표시 장치.
  3. 제2항에 있어서,
    상기 제1 화소 전극 및 상기 제2 화소 전극은 상기 뱅크와 중첩하는 부분에서, 상기 제2 방향을 따라 서로 이격하여 위치하는 표시 장치.
  4. 제3항에 있어서,
    상기 제1 화소 전극과 상기 화소 전극은 상기 뱅크와 중첩하는 부분에서, 최소 7㎛ 이상 이격하여 위치하는 표시 장치.
  5. 제2항에 있어서,
    상기 연결 전극은 상기 제1 방향으로 연장된 제1 세로부와 제2 세로부, 및 상기 제2 방향으로 연장된 가로부를 포함하고,
    평면상에서 볼 때, 상기 가로부는 상기 제2 방향을 따라 상기 발광 영역의 타측에 위치하는 상기 뱅크와 중첩하는 표시 장치.
  6. 제5항에 있어서,
    상기 제1 발광 소자의 제1 단부는 상기 연결 전극의 제1 세로부와 전기적으로 연결되고,
    상기 제1 발광 소자의 제2 단부는 상기 제1 화소 전극과 전기적으로 연결된 표시 장치.
  7. 제6항에 있어서,
    상기 제2 발광 소자의 제1 단부는 상기 제2 화소 전극과 전기적으로 연결되고,
    상기 제2 발광 소자의 제2 단부는 상기 연결 전극의 제2 세로부와 전기적으로 연결된 표시 장치.
  8. 제5항에 있어서,
    상기 발광 영역 내에서, 상기 제1 세로부의 단부 및 상기 제2 세로부의 단부는 상기 뱅크와 이격하여 위치하는 표시 장치.
  9. 제8항에 있어서,
    상기 제1 세로부의 단부 및 상기 제2 세로부의 단부는 상기 뱅크와 최소 3㎛ 이상 이격하여 위치하는 표시 장치.
  10. 제1항에 있어서,
    상기 발광 영역 내에서, 상기 제1 화소 전극의 단부 및 상기 제2 화소 전극의 단부는 상기 뱅크와 이격하여 위치하는 표시 장치.
  11. 제10항에 있어서,
    상기 제1 화소 전극의 단부 및 상기 제2 화소 전극의 단부는 상기 뱅크와 최소 3㎛ 이상 이격하여 위치하는 표시 장치.
  12. 베이스층;
    상기 베이스층에서 제1 방향을 따라 배치되고, 제1 구동 전압이 인가되는 제1 화소 전극;
    상기 베이스층에서 상기 제1 방향을 따라 배치되고, 제2 구동 전압이 인가되는 제2 화소 전극;
    상기 제1 화소 전극 및 상기 제2 화소 전극과 전기적으로 연결된 발광 소자;
    상기 제1 화소 전극 및 상기 제2 화소 전극의 적어도 일부분과 중첩하며, 상기 발광 소자가 배치된 발광 영역을 둘러싸도록 배치된 뱅크를 포함하고,
    평면상에서 볼 때, 상기 제1 화소 전극의 적어도 일부는 상기 제1 방향과 수직인 제2 방향을 따라 상기 발광 영역의 일측에 위치하는 상기 뱅크와 중첩하고,
    평면상에서 볼 때, 상기 제2 화소 전극의 적어도 일부는 상기 제2 방향을 따라 상기 발광 영역의 타측에 위치하는 상기 뱅크와 중첩하는 표시 장치.
  13. 제12항에 있어서,
    상기 제2 화소 전극은 제2-1 서브 화소 전극 및 제2-2 서브 화소 전극을 포함하고,
    상기 제2-1 서브 화소 전극과 제2-2 서브 화소 전극은 상기 뱅크와 중첩하는 부분에서, 상기 제2 방향을 따라 서로 이격하여 위치하는 표시 장치.
  14. 제12항에 있어서,
    상기 발광 소자의 제1 단부는 상기 제2 화소 전극과 전기적으로 연결되고,
    상기 발광 소자의 제2 단부는 상기 제1 화소 전극과 전기적으로 연결된 표시 장치.
  15. 제12항에 있어서,
    상기 발광 영역 내에서, 상기 제1 화소 전극의 단부는 상기 발광 영역의 타측에 위치하는 상기 뱅크와 최소 3㎛ 이상 이격하여 위치하는 표시 장치.
  16. 제12항에 있어서,
    상기 발광 영역 내에서, 상기 제2 화소 전극의 단부는 상기 발광 영역의 일측에 위치하는 상기 뱅크와 최소 3㎛ 이상 이격하여 위치하는 표시 장치.
  17. 베이스층;
    상기 베이스층 위에 위치하는 화소 회로층;
    상기 화소 회로층 위에 위치하는 제1 정렬 전극 및 제2 정렬 전극;
    상기 제1 정렬 전극 및 상기 제2 정렬 전극을 덮는 제1 절연층;
    상기 제1 절연층 위에 위치하는 뱅크;
    상기 제1 정렬 전극과 상기 제2 정렬 전극 사이에 위치하는 제1 발광 소자 및 제2 발광 소자;
    상기 제1 발광 소자의 제1 단부 및 상기 제2 발광 소자의 제2 단부와 접촉하는 연결 전극;
    상기 연결 전극의 적어도 일부분은 상기 뱅크 위에 위치하는 표시 장치.
  18. 제17항에 있어서,
    상기 연결 전극은 상기 제1 발광 소자의 제1 단부와 접촉하는 제1 세로부, 상기 제2 발광 소자의 제2 단부와 접촉하는 제2 세로부, 및 상기 제1 세로부와 상기 제2 세로부 사이에 위치하는 가로부를 포함하고,
    상기 가로부는 상기 뱅크 위에 위치하는 표시 장치.
  19. 제17항에 있어서,
    상기 제1 발광 소자의 제2 단부와 접촉하는 제1 화소 전극;
    상기 제2 발광 소자의 제1 단부와 접촉하는 제2 화소 전극; 및
    상기 화소 회로층과 상기 제1 화소 전극 및 상기 제2 화소 전극 사이에 위치하는 절연층을 더 포함하고,
    상기 화소 회로층은 제1 트랜지스터 및 구동 전압 배선을 포함하며,
    상기 제1 화소 전극은 상기 절연층의 제1 컨택홀을 통해 상기 제1 트랜지스터와 전기적으로 연결되고,
    상기 제2 화소 전극은 상기 절연층의 제2 컨택홀을 통해 상기 구동 전압 배선에 전기적으로 연결된 표시 장치.
  20. 제19항에 있어서,
    상기 제1 화소 전극 및 상기 제2 화소 전극의 적어도 일부분은 상기 뱅크 위에 각각 위치하고,
    상기 제1 화소 전극의 일측과 상기 제2 화소 전극의 일측은 서로 이격하여 위치하는 표시 장치.
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