JP2008260073A - 微細構造体の配列方法及び微細構造体を配列した基板、並びに集積回路装置及び表示素子 - Google Patents
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Abstract
【解決手段】それぞれ独立した電位を与えうる3つの電極を形成した絶縁基板を用意する基板準備工程と、上記絶縁基板上に微細構造体を含んだ液体を塗布する微細構造体塗布工程と、上記3つの電極にそれぞれ電圧を印加して、上記微細構造体を上記電極により規定される位置に配列させる微細構造体配列工程を含む。
【選択図】図15
Description
本発明は、ナノ構造体のような微細構造体を高度に配列するため、微細構造体を所望の場所に、所望の方向に配列するための方法を実現することを目的とする。また微細構造体を所望の場所に、所望の方向に配列した基板、並びに所望の場所に、所望の方向に配列した微細構造体を用いて形成したデバイスを備える集積回路及び表示素子を提供することを目的とする。
更には、3つの電極を有するために、電圧のかけかたの自由度が飛躍的に増大するため、シリコンナノワイヤーの配列を非常に改善することが可能となる。
上記形態によれば、微細構造体が電気的に中性ではなく、正味として正又は負に帯電している場合であっても安定して微細構造体を高度に配列させることができる。
上記形態によれば、第1の電極と第2の電極とにかける電圧(振幅)に対して、第1の電極と第2の電極とにかかる相対電圧を十分大きくすることができるので、微細構造体の配列に要する電界の強さを確保しつつ、好まざる場所に吸着する微細構造体を大幅に減らすことが可能となる。
上記形態によれば、電極間に配列した微細構造体はそのままに、好まざる場所に吸着した微細構造体のみを除去することができる。したがって、広い範囲で均一に、所望の場所のみに微細構造体を高度に配列させることが可能となる。
上記形態によれば、電極間に配列した微細構造体の配列を大きく乱すことなく、好まざる場所に吸着した微細構造体のみを除去することができる。
上記形態によってもまた、電極間に配列した微細構造体の配列を大きく乱すことなく、好まざる場所に吸着した微細構造体のみを除去することができる。
上記形態によれば、電極間に配列した微細構造体はそのままに、好まざる場所に吸着した微細構造体のみを除去することができる。
更には、上記オフセット電圧印加動作を反復して行なうため、好まざる場所にシリコンナノワイヤーが吸着せず、電極間にまで浮遊して、そこで配列させることができる。そのため、配列に要する時間を大幅に短縮することができる。
上記形態によれば、好まざる場所に吸着した微細構造体を電極から十分離れさせることができるとともに、再び電極に吸着してしまう現象を防ぐことができる。したがって、微細構造体の配列に要する時間を大幅に短縮する効果を最大限享受することができる。
上記形態によれば、微細構造体の配列密度を制御することが可能となる。
上記構成によれば、微細構造体を、所望の場所、かつ、所望の方向に制御良く配列させ、高度な配列が可能となる。したがって、この微細構造体をデバイスとして用いることにより、集積回路や表示装置などを高性能にし、また歩留りよく製造することが可能となる。
更には、2種類の微細構造体をそれぞれの所望の場所に選択的に配列することが可能となる。
上記形態によれば、2種類の微細構造体をそれぞれの所望の場所に選択的に配列させる際に、好まざる微細構造体が混入するのを防ぐことができる。
上記形態によれば、微細構造体が同方向に配列するので、微細構造体を高度に配列することができる。
上記形態によれば、微細構造体がほぼ等間隔に配列され、高度に配列することができる。
上記構成によれば、所望の場所、かつ、所望の方向に制御良く配列させることが可能な微細構造体の配列方法を用いてデバイスが形成されているので、集積回路装置を高性能にし、また歩留りを大幅に向上させることが可能となる。
上記構成によれば、所望の場所、かつ、所望の方向に制御良く配列させることが可能な微細構造体の配列方法を用いてデバイスが形成されているので、表示装置を高性能にし、また歩留りを大幅に向上させることが可能となる。
上記形態によれば、微細構造体が高度に配列した基板を得ることができる。
上記形態によれば、微細構造体が更に高度に配列した基板を得ることができる。
更には、3つの電極を有するために、電圧のかけかたの自由度が飛躍的に増大するため、シリコンナノワイヤーの配列を非常に改善することが可能となる。
更には、2種類の微細構造体をそれぞれの所望の場所に選択的に配列することが可能となる。
本発明で用いられるナノワイヤー、ナノチューブ、量子細線の寸法は、全てのディメンジョンがナノスケールである必要はない。例えば、直径が数10nm〜数μm、長さが数μm〜数100μmのナノワイヤーあるいはマイクロワイヤーは、本発明の微細構造体に含まれる。棒状の微細構造体の場合、その太さが概ね1μm未満、長さが数10μmのものを指している。したがって、本発明は、いわゆるナノオーダからミクロンオーダーの微細構造体に適用できる。
配列に用いたシリコンナノワイヤーのサイズは、太さが約150nm、長さが約25μmである。より詳しくは、シリコンよりなるナノワイヤー31の半径が約45nm、シリコン酸化膜よりなる絶縁膜32の膜厚が約15nm、TaAlNからなる金属膜33の膜厚が約15nmである。これらの数値は一例であり、本発明はこれに限定されない。
デバイスとしての応用に用いたシリコンナノワイヤーのサイズは、太さが約120nm、長さが約25μmである。より詳しくは、シリコンよりなるナノワイヤー21の半径が約45nm、シリコン酸化膜よりなる絶縁膜22の膜厚が約15nmである。これらの数値は一例であり、本発明はこれに限定されない。
本発明の基本構成を、図2〜図10により説明する。図2は、本発明の基本構成に用いる絶縁基板を示すものであり、図3及び図6〜9は、本発明の基本構成に用いる微細構造体の配列方法の手順を説明する図であり、図4及び図10は微細構造体が配列する原理を説明する図であり、図5は微細構造体を配列する際に電極に与える好ましい電位を説明する図である。
図2では省略されているが、金属電極121、122には外部から電位を与えられるよう、パッドが形成されている。金属電極121、122が対向する部分(図2中、NWで示される領域)にシリコンナノワイヤーが配列することとなる。図2では、シリコンナノワイヤーが配列する領域が2×2個配列されているが、無論任意の個数配列することができる。
ただし、液体を通じて金属電極121、122間に大きな電流が流れてしまうと、金属電極121、122間に所望の電圧差を印加できなくなってしまう。そのような場合には、金属電極121、122を覆うように、絶縁基板111表面全体に、10nm〜30nm程度の絶縁膜をコーティングすればよい。
また、IPAの量に対して、シリコンナノワイヤーの量は、 1×104本/cm3 〜 1×107本/cm3 が好ましい。
シリコンナノワイヤーを含むIPA141を塗布するために、シリコンナノワイヤーを配列させる金属電極の外周囲に枠を形成し、その枠内にシリコンナノワイヤーを含むIPA141を所望の厚さになるよう充填するとよい。しかしシリコンナノワイヤーを含むIPA141が粘性を有する場合は、枠を必要とせずに、所望の厚さに塗布することが可能である。
IPAやエチレングリコール、プロピレングリコール、・・・・・、またはそれらの混合物、或いは、他の有機物からなる液体、または水などの液体は、シリコンナノワイヤーの配列工程のためには粘性が低いほど望ましく、また加熱により蒸発しやすい方が望ましい。
以上の理由により、誘電体からなる微細構造体を用いた場合であっても電極上に配列させることができる。なお、勾配のある電界中に置かれた誘電体が、電極に吸引される原理については、例えば、「Dielectrophoresis, H.A.Pohl, Cambridge University Press, New York, 1978」に記載されている。それゆえ、微細構造体の材質は、金属、半導体、誘電体、若しくはそれらの積層のいずれであっても良いのである。
そのような場合は、図5に示すように、金属電極121、122間にACを印加することが好ましい。図5においては、電極121に基準電位を、電極122には振幅VPPL/2のAC電圧を印加している。こうすることにより、シリコンナノワイヤー132が正味として帯電している場合でも、配列を対象に保つことができるのである。
更に、AC電圧は、正弦波に限らず、矩形波、三角波、ノコギリ波など、周期的に変動するものであればよい。なお、VPPLは1V程度とするのが好ましかった。
そのため、金属電極121、122間にACを印加しつつ、IPAをゆっくり流して所望でない場所に吸着したシリコンナノワイヤー133を除去した。この場合、IPAまたは塗布液はシリコンナノワイヤーを含まない方が好ましい。不所望な場所に付着したシリコンナノワイヤー133は、所望の場所に付着したシリコンナノワイヤー132に比べて電極への吸着力が弱いため、図8及び図9に模式的に示すように、好まざる場所に吸着したシリコンナノワイヤー133を除去することができた。図9は、図8のE−Fにおける矢視断面図である。
以上のように、本発明の基本構成によれば、微細構造体(シリコンナノワイヤー)を、所望の場所、かつ、所望の方向に制御良く高度に配列させることが可能となる。したがって、微細構造体をデバイスとして用いて集積回路や表示装置などを高性能にし、また歩留りよく製造することが可能となる。
本実施形態を、図11〜図18により説明する。図11は本実施形態に用いる絶縁基板を示すものであり、図12は微細構造体が配列する原理を説明する図であり、図13は微細構造体を配列する際に電極に与える好ましい電位の第1の例を示す図であり、図14は微細構造体を配列する際に電極に与える好ましい電位の第2の例を示す図であり、図15はその際の微細構造体の配列の状態を説明する図であり、図16はその際に得られる効果が生じる原理を説明する図であり、図17は微細構造体を配列する際に電極に与える好ましい電位の第3の例を示す図であり、図18は微細構造体を配列する際に電極に与える好ましい電位の第4の例を示す図である。
本実施形態は、上記本発明の基本構成の場合と異なり、金属電極221と222との間に、金属電極223が配置されている。すなわち、微細構造体配列領域NWにおいて、3つの電極が金属電極221(第1の電極)223(第3の電極)、222(第2の電極)の順に並んでいる。言い換えれば、上記微細構造体配列領域において、上記第1の電極と第2の電極との間に第3の電極が通過する。更には、上記微細構造体配列領域であるか否かに関わらず、第1の電極及び第2の電極との間に第3の電極が延在している。
図11では、微細構造体配列領域NWが2×2個配列されているが、無論任意の個数任意に配列することができる。
なお、金属電極221、222間の距離Sは、シリコンナノワイヤーの長さよりやや小さいのが好ましい。本実施形態で行なった実験では、シリコンナノワイヤーの長さは約25μmであった。この時の距離Sは、16〜22μmとした場合が、最も効率的にシリコンナノワイヤーを配列させることができた。即ち、距離Sは、シリコンナノワイヤーの60〜90%程度にするとよい。更には80〜90%が望ましい。
図12は実施形態1において、微細構造体が配列する原理を説明する図であり、金属電極221、222(それぞれVL、VRを印加)に誘起された電荷と、シリコンナノワイヤーに誘起された電荷とが引き合うためにシリコンナノワイヤー232が配列する。この点では、上記本発明の基本構成の場合(金属電極が2つの場合)と、シリコンナノワイヤーが配列する原理は全く同じである。すなわち、本実施形態1の金属電極221、222は、上記本発明の基本構成の金属電極121、122に対応する。本実施形態1では、それに加えて、金属電極223に電位VCを独立に印加することができる。以下に、金属電極221、222、223間に与える、好ましい電位の例を記す。
第1の好ましい電位の例を、図13に示す。金属電極223(第3の電極)に基準電位を与え、金属電極221(第1の電極)及び222(第2の電極)に交流電位を与える。このようにAC電位を与えることにより、微細構造体が電気的に中性ではなく、正味として正又は負に帯電している場合であっても安定して配列させることができる。
好ましい周波数は、本発明の基本構成の場合と同様に、10Hz〜1MHzとするのが好ましく、50Hz〜1kHzとするのがより好ましかった。その理由は、本発明の基本構成で説明した通りである。金属電極223に対して、金属電極221と222に印加する電位差は、0.1〜10Vが好ましい。0.1V以下ではシリコンナノワイヤーの配列が悪くなり、10V以上では金属電極間の絶縁が問題になり始める。従って、1〜5Vが好ましく、更には1V程度とするのが好ましい。
3は、180°の位相差を有する場合を示している。図13の例では、金属電極221(第1の電極)及び222(第2の電極)に与える交流の振幅は、それぞれVPPL/2、VPPR/2である。
一方、各電極に印加される電圧は1/2になるため、上記本発明の基本構成において、図6でみられた、好まざる場所に吸着したシリコンナノワイヤー133を大幅に減らすことが可能となる。Δφは必ずしも180°である必要はなく、150°〜210°の範囲
にあれば、十分効果を奏することができる。
以上のように、第1の好ましい電位の例を適用することにより、広い範囲で均一に、所望の場所に微細構造体を等間隔に同方向に配列させることができる。
第2の好ましい電位の例を、図14に示す。まず、第1の好ましい電位の例と同様に、金属電極223(第3の電極)に基準電位を与え、金属電極221(第1の電極)及び222(第2の電極)に基準電位と異なる電位(ここでは交流電位)を与え、シリコンナノワイヤーを配列させておく。このとき、図15に示すように、金属電極221(第1の電極)及び222(第2の電極)との間に、シリコンナノワイヤー232が配列するが、好まざる場所に吸着したシリコンナノワイヤー233も存在する。
ここで、金属電極221(第1の電極)及び222(第2の電極)に、それぞれほぼ同時にオフセット電圧(VDCL1、VDCR1)を印加する。それにより、シリコンナノワイヤー232は電極間に配列したまま、好まざる場所に吸着したシリコンナノワイヤー233のみを除去することができる。
なお、VPPL=VPPRは、0.1〜5Vが好ましい範囲として適用することができ、さらには0.3〜2Vが好ましい。またVDCL1=VDCR1=は、0.1〜3Vが好ましい範囲として適用することができ、さらには0.05〜1Vが好ましい。
上記原理から推測できるように、好まざる場所に吸着したシリコンナノワイヤー233を除去するためには、IPA中に対流を起こす必要があり、そのためには、IPA中を電流が流れる必要がある。したがって、金属電極221、222、223はIPAと直接触れているか、トンネル電流を流すようなごく薄い絶縁膜(例えば5nm以下)を介して触れていることが好ましい。実際、金属電極221、222、223を100nmのシリコン酸化膜で覆った場合、IPA中に対流は起きなかった。ただし、この場合であっても、微細構造体配列領域にシリコンナノワイヤーを配列することはできた。
なお、金属電極221(第1の電極)及び222(第2の電極)にオフセット電圧(VDCL1、VDCR1)を印加するタイミングは、必ずしも完全に同時である必要はない。ただし、片側の金属電極のみにオフセット電圧が印加された状態が長く続くと、電極間に配列したシリコンナノワイヤー232の配列が大きく乱れてしまう。したがって、金属電極221(第1の電極)及び222(第2の電極)にオフセット電圧を与える時間差は、0.1秒以下であることが好ましい。
第3の好ましい電位の例を、図17に示す。この例は、第2の好ましい電位の例において、金属電極221(第1の電極)及び222(第2の電極)にオフセット電圧(VDCL1、VDCR1)を与える動作を反復して行なうものである。
この好ましい電位の例を適用すれば、当然第2の好ましい電位の例で得られる効果を得ることができる。それ以外にも、以下に述べる効果を奏することができる。
実験によると、オフセット電圧を与える動作を全く行なわない場合は、7分間の電圧を印加し続けたとき(VPPL=VPPR=0.5V、100Hz)、電極間(図15に示す幅W=40μm)には3個程度のシリコンナノワイヤーが吸着した。一方、8秒間に1回の割合でオフセット電圧を与える動作を加えた場合は(VDCL1=VDCR1=0.3V)、電極間には10個以上のシリコンナノワイヤーが吸着した。図15ではシリコンナノワイヤーは6個だけ示している。
なお、金属電極221(第1の電極)及び222(第2の電極)にオフセット電圧を与える動作の間隔(T1、T2)は、1〜10秒であることが好ましい。T1及びT2が1秒未満の場合、好まざる場所に吸着したシリコンナノワイヤー233が電極から十分離れる前に、シリコンナノワイヤー233に対して逆方向のトルクが働き、その結果として電極の近くで振動する現象が見られた。この場合、好まざる場所に吸着したシリコンナノワイヤー233を除去することができなくなる。一方、T1及びT2が10秒を超える場合、一度電極から離れたシリコンナノワイヤー233が、再び電極に吸着してしまう現象が見られた。この場合、シリコンナノワイヤーが好ましい場所(電極間)にまで浮遊して、そこで配列する効率が落ちてしまう。それゆえ、T1及びT2を1〜10秒とすることにより、微細構造体の配列に要する時間を大幅に短縮する効果を最大限享受することができる。
第4の好ましい電位の例を、図18に示す。この例は、第1の好ましい電位の例において、金属電極221(第1の電極)及び金属電極222(第2の電極)に与えられる電位の平均が、金属電極223(第3の電極)に与えられる基準電位と異なる(VDCL2、VDCR2)ようにしたものである。
このように、金属電極221(第1の電極)及び金属電極223(第3の電極)に与えられる電位の平均が、金属電極222(第2の電極)に与えられる基準電位と異なることにより、微細構造体の配列密度を制御することが可能となる。VDCL2=VDCR2は、±0.1〜2Vが好ましい範囲であり、より好ましくは0.2〜0.6Vである。
これは、図16で説明したようなIPAの対流が起きていることと関連しているようである。微細構造体配列領域では、金属電極221、222(第1、第2の電極)と金属電極223との距離が他の場所に比べて接近している。そのため、対流の向きが変化し、シリコンナノワイヤー同士を接近させ、又は離す効果を与えていると考えられる。
本実施形態を、図19〜図25により説明する。図19は、本実施形態に用いる絶縁基板を示すものであり、図20〜図23は、本実施形態における微細構造体の配列方法の手順を説明する図であり、図24は本実施形態における微細構造体の配列工程の途中の状態を示す図であり、図25は図24の状態において電極に与える好ましい電位を説明する図である。
上記を簡潔に表現すると、本発明の微細構造体の配列方法は、2種類の微細構造体をそれぞれの所望の場所に選択的に配列する配列方法ということになる。以下に、図を用いて詳細に説明する。
このような絶縁基板、金属電極の構造及び形成方法は、本発明の基本構成で説明したのと同じである。
絶縁基板上311上にシリコンナノワイヤーを配列するためには、例えば以下の手順を行なえばよい。まず、絶縁基板311上に、第1のシリコンナノワイヤーを含んだIPAを薄く塗布する。IPAのかわりに、他の有機物からなる液体、水などを用いることができる。塗布する液体およびその液体の塗布厚さは、本発明の基本構成と同じである。ただし、液体を通じて金属電極324、325、326間に大きな電流が流れてしまうと、金属電極324、325、326間に所望の電圧差を印加できなくなってしまう。そのような場合には、金属電極324、325、326を覆うように、絶縁基板311表面全体に、10nm〜30nm程度の絶縁膜をコーティングすればよい。
次に、金属電極324、325、326に電圧を印加する。図22に、金属電極324、325、326間に与える、好ましい電位(それぞれVL、VC、VR)の例を記す。金属電極324、325には基準電圧が印加され、金属電極326には振幅VPPR/2の交流電圧が印加される。金属電極325と326との間には、振幅VPPR/2の交流電圧が印加される。そのため、図23に示すように、金属電極325、326が対向する部分に第2のシリコンナノワイヤー335が配列する。一方、金属電極324と325との間には、電圧が印加されない。そのため、金属電極324、325が対向する部分には第2のシリコンナノワイヤーは配列しない。以上が、第2の微細構造体配列工程となる。
以上の手順により、2種類の微細構造体をそれぞれの所望の場所に選択的に配列することができる。例えば、第1の種類の微細構造体をNMOSナノワイヤーとし、第2の種類の微細構造体をPMOSナノワイヤーとすることができる。これにより、CMOS構造を構成することができる。
オフセット電圧(VDCR)は、0.1〜5Vが好ましい範囲であり、さらには0.3〜2Vが好ましい。
本実施形態3は、上記実施形態1、2で配列した微細構造体を、デバイス化及び集積回路化した例を示す。既に述べたように、本実施形態では、図1(b)の構造を有する微細構造体をデバイスとして応用する場合について説明する。
本実施形態について、図26及び図27に基づいて説明する。本実施形態においては、集積回路装置の具体例として、2つのナノワイヤー素子(Nチャネル型及びPチャネル型)を同一基板上に配置した場合を説明する。もちろん、本発明の集積回路装置は、同一基板上に異なる機能を有する3つ以上の素子を備える構成であってもよい。
図26は、本発明に係る集積回路装置の一部である集積回路装置1を構成する基板上の配線を示す平面図である。なお、説明の便宜上、図26には図示していないが、本実施形態の集積回路装置1は、層間絶縁膜471(図27に図示)を備えている。層間絶縁膜471の構成については、図27を参照して説明する。
NMOSを構成しているナノワイヤー437とPMOSを構成しているナノワイヤー438は、2つの共有配線、すなわち、メタル配線451およびメタル配線454を有している。また、ナノワイヤー437は、メタル配線452と接続されており、また、ナノワイヤー438は、メタル配線453と接続されている。
図26に示す集積回路において、メタル配線451は入力端子に接続され、メタル配線454は出力端子に接続されている。また、メタル配線452は接地端子に接続され、メタル配線453は電源端子に接続されている。
本実施形態に用いられているPMOSは、上述のように複数のナノワイヤー438を配列することにより構成されている。また、1本のナノワイヤー438は、PMOSとしての機能を有している。本実施形態に用いられるナノワイヤー438について、図27を用いて説明する。
ナノワイヤー438の絶縁膜461には、メタル配線451が接続されており、ナノワイヤー438と、基板411、メタル配線451、メタル配線452およびメタル配線454との接触部分以外は、層間絶縁膜471に被われている。
上記領域482は、絶縁膜461を介してメタル配線451と接続されており、入力端子に接続されたメタル配線451がゲート電極として機能することにより、ナノワイヤー438のチャネル領域として機能する。つまり、領域482を被う絶縁膜461は、ゲート絶縁膜として機能している。
なお、上記PMOSと同様に、本実施形態に用いられているNMOSは、上述のように複数のナノワイヤー437を配列することにより構成されている。また、1本のナノワイヤー437は、NMOSとしての機能を有している。本実施形態に用いられるナノワイヤー437については、ナノワイヤー438の場合と導電型が反対となるほかは、ほぼ同様であるので説明を省略する。
なお、図27中、424及び425は、ナノワイヤーを配列させる際に用いた電極である。
他の方法では、あらかじめn+/p/n+(NMOS)又はp+/n/p+(PMOS)の不純物プロファイルを持つシリコンナノワイヤーを形成しておく。このようなシリコンナノワイヤーを形成するためには、例えば、シリコンナノワイヤーの成長中に、n型を与える不純物、p型を与える不純物、n型を与える不純物を順番に導入すればよい(n+/p/n+構造のナノワイヤーを形成する場合)。その後は、各シリコンナノワイヤーを、それぞれ基板の所定の場所に配列すればよい。
本発明に係る集積回路装置において1つのナノワイヤー素子を構成するナノワイヤーの本数は、10〜200本であることが好ましい。例えば、1本のナノワイヤーの駆動電流のばらつきが15%である場合、10本のナノワイヤーからなるナノワイヤー素子の駆動電流のばらつきは約4.7%となる。駆動電流のばらつきが5%を下回るので十分な量産歩留りを得ることができる。つまり、9本以下のナノワイヤー構成されるナノワイヤー素子では、駆動電流のばらつきが大きく、十分な量産歩留りを得ることができない。
また、直径50nmのナノワイヤーを100nmのピッチで200本配列させた場合、ナノワイヤー素子の寸法(図15におけるW)は20μmとなる。ナノワイヤー素子は、微少なサイズを有するナノワイヤーから構成されるため、小型化した素子に適している。しかし、200本を越えるナノワイヤーを配列した場合、ナノワイヤー素子は20μmを超えるサイズとなってしまい、画素駆動用のトランジスタとして用いるにはデバイスサイズが大きくなり過ぎるという問題が生ずる。
本実施形態においては、NMOSとPMOSの組み合わせた具体例として、インバータ回路(NOT回路)を示している。しかし、本発明に係るナノワイヤー素子を組み合わせることにより構築可能な回路としては、これに限定されず、AND回路、NAND回路、NOR回路およびXOR回路などを構築することができる。また、これらの回路を組み合わせてより複雑な論理回路を構築することができる。
以上のように、本実施形態の集積回路装置は、所望の場所、かつ、所望の方向に制御良く配列させることが可能な微細構造体の配列方法を用いて形成されている。したがって、集積回路装置の歩留りを大幅に向上させることが可能となる。
本実施形態は、上記実施形態で配列した微細構造体を、表示装置に応用した例を示す。
本発明の集積回路装置を搭載した表示装置について、図28を用いて説明する。図28は、本実施形態の表示装置の平面図である。
表示装置の表示パネル2は、同一の透明基板511上に、表示部571、論理回路部572、論理回路部573、論理回路部574および論理回路部575を備える構成となっている。表示装置が液晶表示装置の場合、表示部571には、マトリックス状に配置された画素の駆動に必要となるナノワイヤートランジスタおよび画素電極等がマトリックス状に形成される。
また、画素電極の代わりに複数のナノワイヤーから構成された発光素子を用いた場合、表示パネル内に論理回路および自発光画素を備えた表示装置を実現することができる。論理回路部572、論理回路部573、論理回路部574または論理回路部575においては、ナノワイヤートランジスタから構成される論理回路によって、画像処理やその他の演算等を行なう。
まず、一般的なTFTのゲート絶縁膜の形成には、TEOS(Tetra ethyl orthosillicate)を用いたCVD(Chemaical Vapor Deposition)酸化膜が用いられている。このため、TFTは、熱酸化によりゲート絶縁膜を形成する単結晶シリコン基板を用いて作製したMOSトランジスタと比較して、相互コンダクタンスが低く、かつ相互コンダクタンスのばらつきが大きい。
一方、ナノワイヤーを用いたMOSトランジスタは、コアの材質としてシリコン単結晶を用いることができ、サラウンドゲート型の完全空乏化トランジスタを形成することができる。このため、ナノワイヤーMOSトランジスタは、従来のMOSトランジスタと比較しても、相互コンダクタンスが高く、かつ相互コンダクタンスのばらつきの小さいトランジスタを実現することができる。
次に、表示装置がTFTを備える構成とするためには、表示装置の製造とTFTの製造を独立して行なうことができないため、巨大な真空装置、堆積装置など大規模な設備が必要である。しかし、ナノワイヤーの製造工程と表示装置の製造工程とが独立しているため、比較的小さな設備によって表示装置を製造することができる。その結果、表示装置の製造コストを大幅に下げることが可能となる。
また、本実施形態の表示装置は、所望の場所、かつ、所望の方向に制御良く配列させることが可能な微細構造体の配列方法を用いて形成されている。したがって、表示装置の歩留りを大幅に向上させることが可能となる。
2 表示パネル
11、21,31 微細ワイヤーまたは微細チューブ
22,32,42 絶縁体
41 導電体
211,311 絶縁基板
221,222,223,321,322,323 金属電極
231,232,233,334,335,336 シリコンナノワイヤー
471 層間絶縁膜
437,438 ナノワイヤー
451、452、453、454 メタル配線
511 透明基板
571 表示部
572、573、574、575 論理回路部
Claims (17)
- それぞれ独立した電位が与えられる3つの電極を単位とする微細構造体配列領域を1乃至複数形成した絶縁基板を用意する基板準備工程と、
上記絶縁基板上にナノオーダからミクロンオーダーの微細構造体を含んだ液体を塗布する微細構造体塗布工程と、
上記3つの電極にそれぞれ電圧を印加して上記微細構造体を上記電極により規定される位置に配列させる微細構造体配列工程と
を含むことを特徴とする微細構造体の配列方法。 - 上記3つの電極のうち第1の電極と第2の電極とで上記微細構造体配列領域を規定し、上記微細構造体配列領域中において、上記第1の電極と第2の電極との間に第3の電極を配置するように形成し、
上記微細構造体配列工程の際に、上記第3の電極に基準電位を与え、上記第1及び第2の電極に交流電位を与えることを特徴とする請求項1に記載の微細構造体の配列方法。 - 上記第1及び第2の電極に与える交流電位は同一の周波数を有し、150°〜210°の位相差を有することを特徴とする請求項2に記載の微細構造体の配列方法。
- 上記微細構造体配列工程中に、上記第1及び第2の電極に、第3の電極に対してオフセット電圧を加えるオフセット電圧印加動作を行なうことを特徴とする請求項1乃至3のいずれか1項に記載の微細構造体の配列方法。
- 上記オフセット電圧印加動作において、上記第1及び第2の電極にオフセット電圧を与える時間差は、0.1秒以下であることを特徴とする請求項4に記載の微細構造体の配列方法。
- 上記オフセット電圧印加動作において、上記第1及び第2の電極に与えるオフセット電圧が等しいことを特徴とする請求項4または5に記載の微細構造体の配列方法。
- 上記オフセット電圧印加動作を反復して行なうことを特徴とする請求項4乃至6のいずれか1項に記載の微細構造体の配列方法。
- 上記オフセット電圧印加動作を1〜10秒の間隔で行なうことを特徴とする請求項7に記載の微細構造体の配列方法。
- 上記第1及び第2の電極に与えられる電位の平均が、第3の電極に与えられる基準電位と異なることを特徴とする請求項2に記載の微細構造体の配列方法。
- それぞれ独立した電位が与えられる第4、第5及び第6の電極を単位とする微細構造体配列領域を1乃至複数形成した絶縁基板を用意する基板準備工程と、
上記絶縁基板上にナノオーダからミクロンオーダーの微細構造体を含んだ液体を塗布する微細構造体塗布工程と、
上記3つの電極に電圧を印加して、上記微細構造体を上記電極により規定される位置に配列させる微細構造体配列工程を含み、
上記微細構造体配列工程は、第1の微細構造体を第4及び第5の電極にわたって配列させる第1の微細構造体配列工程と、第2の微細構造体を第5及び第6の電極にわたって配列させる第2の微細構造体配列工程とを含み、
上記第1の微細構造体配列工程においては、上記第5及び第6の電極に基準電位を与えるとともに第4の電極に基準電位とは異なる電位を与え、
上記第2の微細構造体配列工程においては、上記第4及び第5の電極に基準電位を与えるとともに第6の電極に基準電位とは異なる電位を与えることを特徴とする微細構造体の配列方法。 - 上記第1の微細構造体塗布工程中に、第6の電極に、第4及び第5の電極に対してオフセット電圧を与えることを特徴とする請求項10に記載の微細構造体の配列方法。
- 上記微細構造体は、上記電極の形成方向に対してほぼ垂直方向に配列されることを特徴とする請求項1乃至11のいずれか1項に記載の微細構造体の配列方法。
- 上記微細構造体は、微細構造体に誘起された電荷によって生じる反発力以上の距離を隔てた位置に配列されることを特徴とする請求項1乃至12のいずれか1項に記載の微細構造体の配列方法。
- 請求項1乃至13のいずれか1項に記載の微細構造体の配列方法を用いて形成されたデバイスを備えることを特徴とする集積回路装置。
- 請求項1乃至13のいずれか1項に記載の微細構造体の配列方法を用いて形成されたデバイスを備えることを特徴とする表示装置。
- 基板と、
上記基板上に形成された3つの電極と、
上記3つの電極間に、上記電極の形成方向とほぼ垂直方向に橋渡しするようにほぼ等間隔に配置した微細構造体と
を有することを特徴とする微細構造体を配列した基板。 - 上記微細構造体は、微細構造体に誘起される電荷の反発力以上の距離を隔てて配置されることを特徴とする請求項16に記載の微細構造体を配列した基板。
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