JP2005197612A - 集積型量子細線トランジスタおよびその製造方法ならびに集積型細線トランジスタおよびその製造方法ならびに電子応用装置 - Google Patents
集積型量子細線トランジスタおよびその製造方法ならびに集積型細線トランジスタおよびその製造方法ならびに電子応用装置 Download PDFInfo
- Publication number
- JP2005197612A JP2005197612A JP2004004616A JP2004004616A JP2005197612A JP 2005197612 A JP2005197612 A JP 2005197612A JP 2004004616 A JP2004004616 A JP 2004004616A JP 2004004616 A JP2004004616 A JP 2004004616A JP 2005197612 A JP2005197612 A JP 2005197612A
- Authority
- JP
- Japan
- Prior art keywords
- integrated
- quantum wire
- insulating film
- thin
- gate insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【課題】 シリコンナノワイヤーなどの量子細線の数の制御や位置の正確な制御が可能で、高速動作性および低雑音性に優れ、かつオン/オフ比に優れ、しかも狭いスペースで済むために極めて小型化可能な集積型量子細線トランジスタを提供する。
【解決手段】 側面にゲート絶縁膜12を有する複数のシリコンナノワイヤー11を互いに平行にかつ互いに分離して配置し、これらのシリコンナノワイヤー11の周囲にそれらを埋め込むようにゲート電極13を設けることにより柱状構造の集積型量子細線トランジスタを得る。各シリコンナノワイヤー11にはソース領域、チャネル領域およびドレイン領域を形成しておく。ソース領域およびドレイン領域の周囲にはそれらを埋め込むようにそれぞれソース電極およびドレイン電極を形成する。
【選択図】 図4
【解決手段】 側面にゲート絶縁膜12を有する複数のシリコンナノワイヤー11を互いに平行にかつ互いに分離して配置し、これらのシリコンナノワイヤー11の周囲にそれらを埋め込むようにゲート電極13を設けることにより柱状構造の集積型量子細線トランジスタを得る。各シリコンナノワイヤー11にはソース領域、チャネル領域およびドレイン領域を形成しておく。ソース領域およびドレイン領域の周囲にはそれらを埋め込むようにそれぞれソース電極およびドレイン電極を形成する。
【選択図】 図4
Description
この発明は、集積型量子細線トランジスタおよびその製造方法ならびに集積型細線トランジスタおよびその製造方法ならびに電子応用装置に関し、例えば、複数の量子細線を用いた集積型量子細線トランジスタおよびその応用に関するものである。
良く知られているように、今や産業の基幹となったエレクトロニクスの進歩を支えてきた大規模集積回路(LSI)は、素子の微細化によって大容量、高速、低消費電力の性能を飛躍的に向上させてきた。しかしながら、素子のサイズが0.1μm以下になると、従来の素子の動作原理の限界に到達すると考えられることから、新しい動作原理に基づいた新しい素子の研究が活発に行われている。具体的には、半導体結晶中の電子のド・ブロイ波の波長と同程度の幅の半導体層内に電子を閉じ込めることで電子の運動の自由度を制限し、これにより生じる量子効果を利用した新しい動作原理に基づいて動作する量子細線デバイスを形成することが、近年検討されている。量子細線は、そのナノメートルサイズによる効果によってバルクとは異なった新しい物性を得ることができる。例えば、半導体結晶内での電子波の波長は約10nmであるから、一辺の長さが10nm程度の断面四角形の細線状の半導体(以下、量子細線という)内で電子を生じさせると、電子はほとんど散乱されずに量子細線内を閉じ込められたままで進行するので、電子波の位相を維持することができる。極低温下では、電子は閉じ込められたように挙動し、熱振動しなくなるが、一辺の長さが10nm程度の立方体状の半導体(以下、量子箱という)内で電子を生じさせると、極低温下で生じるこのような電子の状態を室温下で生じさせることができる。基板上に量子細線または量子箱を多数配列させてなるゲート電極と、その下部にキャリアを伝える伝導層とを作り、伝導層のキャリア数をゲート電極に印加する電圧により増減させることで、高速動作性および低雑音性に優れた特性の良いトランジスタを作製することができる。
シリコン量子細線の製造方法としては、例えば、VLS(Vapor-Liquid-Solid)法(非特許文献1参照)を用いてシリコン基板の上に直接成長させる方法が提案されている。これは、シリコン基板上に金(Au)を蒸着してシリコン基板の表面にシリコンと金との溶融合金滴を形成した後、シリコンの原料ガスを供給しつつ加熱してシリコン量子細線を成長させる方法であり、過去においては、シリコンの原料ガスとして四塩化ケイ素(SiCl4 )を用いたものが報告されている(非特許文献2および非特許文献3)。この場合、シリコン量子細線の直径および形成位置は、溶融合金滴の大きさおよび位置によって決定される。このほかにもシリコン量子細線の製造方法は数多く知られており、シリコンと溶融合金滴を形成する金属には、金のほかに銀(Ag)やインジウム(In)などがあり、また原料ガスとしては、四塩化ケイ素以外に、シラン(SiH4 )ガスや、ジシラン(Si2 H6 )ガスやトリシラン(Si3 H8 )ガスなどでも細線の成長が起こることが良く知られている。
E.I.Givargizov,J.Vac.Sci.Techno,B11(2),p.449
Wagner et.al,Appl.Phys.Lett.4,no.%,89(1964)
E.I.Givargizov,J.Cryst.Growth,31,20(1975)
しかしながら、こうしたシリコン量子細線を用いたトランジスタで他の素子を駆動する場合、シリコン量子細線一本当たりに流すことができる電流量に制限があるため、複数のシリコン量子細線を使って一つの素子のスイッチングを行う場合が出てくる。上述のように、従来は溶融合金滴の大きさおよび形成位置を制御することができなかったので、太さの揃ったシリコン量子細線を周期的に形成することができないという問題があった。そのため、シリコン量子細線を用いたトランジスタは実用的な素子として活用することができなかった。
こうした中、複数のシリコン量子細線を大面積基板上にアッセンブリする方法として、作製したシリコン量子細線を分離後に大面積基板上に分配する方法が、Lieverらにより提案されている(例えば、非特許文献4)。ラングミュアー・ブロジェット(Langmuir-Blodget)法を利用したこれらの方法で、Lieverらはシリコンナノワイヤーをパターニングしてあらかじめ形成した電極位置に複数同時にアッセンブリすることを可能とした。
Nano Letters,Vol.3,No.7(2003)p.951
しかしながら、非特許文献4で提案された方法では、シリコンナノワイヤーを電極上に平面的に並べるため、広いスペースを必要とする点や、分離してから並べるために、数の制御やシリコンナノワイヤーの位置の正確な制御が非常に難しい点などの問題を残している。
したがって、この発明が解決しようとする課題は、シリコンナノワイヤーなどの量子細線の数の制御や位置の正確な制御が可能で、高速動作性および低雑音性に優れ、かつオン/オフ比に優れ、しかも狭いスペースで済むために極めて小型化可能な集積型量子細線トランジスタおよび集積型細線トランジスタならびにそれらの製造方法を提供することにある。
この発明が解決しようとする他の課題は、上記の集積型量子細線トランジスタまたは集積型細線トランジスタを用いた電子応用装置を提供することにある。
この発明が解決しようとする他の課題は、上記の集積型量子細線トランジスタまたは集積型細線トランジスタを用いた電子応用装置を提供することにある。
上記課題を解決するために、この発明の第1の発明は、
側面にゲート絶縁膜を有する複数の半導体ナノワイヤーが互いに略平行にかつ互いに分離して配置され、これらの複数の半導体ナノワイヤーの周囲にゲート電極が設けられた柱状構造を有する
ことを特徴とする集積型量子細線トランジスタである。
側面にゲート絶縁膜を有する複数の半導体ナノワイヤーが互いに略平行にかつ互いに分離して配置され、これらの複数の半導体ナノワイヤーの周囲にゲート電極が設けられた柱状構造を有する
ことを特徴とする集積型量子細線トランジスタである。
この発明の第2の発明は、
側面にゲート絶縁膜を有する複数の半導体ナノワイヤーが互いに略平行にかつ互いに分離して配置され、これらの複数の半導体ナノワイヤーの周囲にゲート電極が設けられた柱状構造を有する集積型量子細線トランジスタの製造方法であって、
ソース領域、チャネル領域およびドレイン領域を有する複数の半導体ナノワイヤーを基板上に互いに分離して立設して形成する工程と、
半導体ナノワイヤーの側面にゲート絶縁膜を形成する工程と、
ゲート絶縁膜が形成された複数の半導体ナノワイヤーの周囲にゲート電極を形成する工程とを有する
ことを特徴とするものである。
側面にゲート絶縁膜を有する複数の半導体ナノワイヤーが互いに略平行にかつ互いに分離して配置され、これらの複数の半導体ナノワイヤーの周囲にゲート電極が設けられた柱状構造を有する集積型量子細線トランジスタの製造方法であって、
ソース領域、チャネル領域およびドレイン領域を有する複数の半導体ナノワイヤーを基板上に互いに分離して立設して形成する工程と、
半導体ナノワイヤーの側面にゲート絶縁膜を形成する工程と、
ゲート絶縁膜が形成された複数の半導体ナノワイヤーの周囲にゲート電極を形成する工程とを有する
ことを特徴とするものである。
第1および第2の発明において、半導体ナノワイヤーの直径は必要に応じて選ぶことができるものであるが、一般的には1〜100nmである。この半導体ナノワイヤーは、この半導体ナノワイヤーの側面に形成されるゲート絶縁膜との間に良好な半導体/ゲート絶縁膜界面が形成される半導体からなり、例えば、シリコンやゲルマニウムのほか、シリコンとゲルマニウムとの混晶などを用いることができる。この半導体ナノワイヤーは最も典型的にはシリコンナノワイヤーである。
典型的には、半導体ナノワイヤーの一端にソース領域を有し、他端にドレイン領域を有し、それらの間にチャネル領域を有する。さらに、典型的には、全ての半導体ナノワイヤーの共通の電極として、ソース領域と電気的に接続されたソース電極を、ドレイン領域と電気的に接続されたドレイン電極を有する。ゲート絶縁膜は、典型的には酸化膜、特に半導体ナノワイヤーの側面を酸化することにより形成される酸化膜であるが、CVD法や他の成膜法により形成される窒化膜などであってもよい。
この集積型量子細線トランジスタの柱状構造は、基本的にはどのような形状であってもよく、略円柱状や略四角柱状のほか、他の多角柱状であってもよい。
この集積型量子細線トランジスタの柱状構造は、基本的にはどのような形状であってもよく、略円柱状や略四角柱状のほか、他の多角柱状であってもよい。
この発明の第3の発明は、
側面にゲート絶縁膜を有する複数の細線状半導体が互いに略平行にかつ互いに分離して配置され、これらの複数の細線状半導体の周囲にゲート電極が設けられた柱状構造を有する
ことを特徴とする集積型細線トランジスタである。
側面にゲート絶縁膜を有する複数の細線状半導体が互いに略平行にかつ互いに分離して配置され、これらの複数の細線状半導体の周囲にゲート電極が設けられた柱状構造を有する
ことを特徴とする集積型細線トランジスタである。
この発明の第4の発明は、
側面にゲート絶縁膜を有する複数の細線状半導体が互いに略平行にかつ互いに分離して配置され、これらの複数の細線状半導体の周囲にゲート電極が設けられた柱状構造を有する集積型細線トランジスタの製造方法であって、
ソース領域、チャネル領域およびドレイン領域を有する複数の細線状半導体を基板上に互いに分離して立設して形成する工程と、
細線状半導体の側面にゲート絶縁膜を形成する工程と、
ゲート絶縁膜が形成された複数の細線状半導体の周囲にゲート電極を形成する工程とを有する
ことを特徴とするものである。
側面にゲート絶縁膜を有する複数の細線状半導体が互いに略平行にかつ互いに分離して配置され、これらの複数の細線状半導体の周囲にゲート電極が設けられた柱状構造を有する集積型細線トランジスタの製造方法であって、
ソース領域、チャネル領域およびドレイン領域を有する複数の細線状半導体を基板上に互いに分離して立設して形成する工程と、
細線状半導体の側面にゲート絶縁膜を形成する工程と、
ゲート絶縁膜が形成された複数の細線状半導体の周囲にゲート電極を形成する工程とを有する
ことを特徴とするものである。
第3および第4の発明において、細線状半導体には、上記の半導体ナノワイヤーが含まれるが、半導体ナノワイヤーよりも直径が大きいもの(例えば、0.1〜1μm程度)も含まれる。
第3および第4の発明においては、上記以外のことは、その性質に反しない限り、第1および第2の発明に関連して述べたことが成立する。
第3および第4の発明においては、上記以外のことは、その性質に反しない限り、第1および第2の発明に関連して述べたことが成立する。
この発明の第5の発明は、
側面にゲート絶縁膜を有する複数の半導体ナノワイヤーが互いに略平行にかつ互いに分離して配置され、これらの複数の半導体ナノワイヤーの周囲にゲート電極が設けられた柱状構造を有する集積型量子細線トランジスタを少なくとも一つ有する
ことを特徴とする電子応用装置である。
側面にゲート絶縁膜を有する複数の半導体ナノワイヤーが互いに略平行にかつ互いに分離して配置され、これらの複数の半導体ナノワイヤーの周囲にゲート電極が設けられた柱状構造を有する集積型量子細線トランジスタを少なくとも一つ有する
ことを特徴とする電子応用装置である。
この発明の第6の発明は、
側面にゲート絶縁膜を有する複数の細線状半導体が互いに略平行にかつ互いに分離して配置され、これらの複数の細線状半導体の周囲にゲート電極が設けられた柱状構造を有する集積型細線トランジスタを少なくとも一つ有する
ことを特徴とする電子応用装置である。
第5および第6の発明において、電子応用装置には、例えば、液晶ディスプレイなどの画像表示装置などが含まれる。
第5および第6の発明においては、上記以外のことについては、その性質に反しない限り、第1〜第4の発明に関連して述べたことが成立する。
側面にゲート絶縁膜を有する複数の細線状半導体が互いに略平行にかつ互いに分離して配置され、これらの複数の細線状半導体の周囲にゲート電極が設けられた柱状構造を有する集積型細線トランジスタを少なくとも一つ有する
ことを特徴とする電子応用装置である。
第5および第6の発明において、電子応用装置には、例えば、液晶ディスプレイなどの画像表示装置などが含まれる。
第5および第6の発明においては、上記以外のことについては、その性質に反しない限り、第1〜第4の発明に関連して述べたことが成立する。
上述のように構成されたこの発明においては、トランジスタに使用する半導体ナノワイヤーまたは細線状半導体はその数、位置とも、製造プロセスにより容易に制御することができる。また、これらの半導体ナノワイヤーまたは細線状半導体は柱状構造に埋設されていて立体的に配置されているため、トランジスタのスペースは極めて小さくて済む。さらに、半導体ナノワイヤーまたは細線状半導体の全周にゲート電極が形成された構造であるため、トランジスタのオン/オフ比を高くすることができる。
この発明によれば、シリコンナノワイヤーなどの量子細線の数の制御や位置の正確な制御が可能で、高速動作性および低雑音性に優れ、かつオン/オフ比に優れ、しかも狭いスペースで済むために極めて小型化可能な集積型量子細線トランジスタまたは集積型細線トランジスタを得ることができる。そして、この集積型量子細線トランジスタまたは集積型細線トランジスタをスイッチングトランジスタなどとして用いることにより、高性能の液晶ディスプレイなどを実現することができる。
以下、この発明の実施形態について図面を参照しながら説明する。
図1はこの発明の第1の実施形態による集積型量子細線トランジスタの全体構成を示す斜視図、図2、図3、図4、図5および図6はそれぞれ図1のA部、B部、C部、D部およびE部の断面図を示す。
図1はこの発明の第1の実施形態による集積型量子細線トランジスタの全体構成を示す斜視図、図2、図3、図4、図5および図6はそれぞれ図1のA部、B部、C部、D部およびE部の断面図を示す。
図1〜図6に示すように、この集積型量子細線トランジスタは全体として例えば直径が0.5〜3μm程度の極めて細い円柱状ロッド形状を有し、その長手方向がA〜Eの5つの部分からなる。B部、C部およびD部には、これらを貫通するように中心軸方向に延びた形で、円柱状のシリコンナノワイヤー11の側面に例えばSiO2 膜からなるゲート絶縁膜12が形成されたものが複数本、互いに分離されて埋設されている。使用するシリコンナノワイヤー11の本数は、必要に応じて選ぶことができるが、この例では20本である。シリコンナノワイヤー11には、図7に示すように、例えば、n型のソース領域11a、p型のチャネル領域11bおよびn型のドレイン領域11cが形成されている。
図4に示すように、C部においては、これらのシリコンナノワイヤー11およびゲート絶縁膜12の周りは、例えば不純物がドープされたシリコンや金属などからなるゲート電極13により埋め込まれている。図3および図5に示すように、B部およびD部においては、これらのシリコンナノワイヤー11およびゲート絶縁膜12の周りは例えばSiO2 膜からなる層間絶縁膜14により埋め込まれている。さらに、図2および図6に示すように、A部およびE部は、例えばアルミニウム合金(Al−Si合金など)などの金属や不純物がドープされたシリコンなどの導電材料からなるソース電極15およびドレイン電極16である。ここで、ソース電極15は各シリコンナノワイヤー11のソース領域11aと電気的に接続され、ドレイン電極16は各シリコンナノワイヤー11のドレイン領域11cと電気的に接続されている。
この集積型量子細線トランジスタにおいては、ゲート電極13に印加する電圧によりシリコンナノワイヤー11を用いた全ての量子細線トランジスタの動作を一括して制御することができ、多数の量子細線トランジスタをゲート電極を共有して並列接続した場合と同様な動作を行うことが可能である。
この第1の実施形態によれば、μmサイズの極めて細い円柱状ロッドに多数の量子細線トランジスタを含んだ構造を有しているため、全体として素子サイズを極めて小さく抑えながら、電流駆動能力が高い集積型量子細線トランジスタを得ることができる。また、この集積型量子細線トランジスタは高速動作性および低雑音性に優れている。さらに、各シリコンナノワイヤー11の全周にゲート絶縁膜12およびゲート電極13が形成されているため、高いオン/オフ比を得ることができる。また、この集積型量子細線トランジスタを構成するシリコンナノワイヤー11はその数、位置とも、製造プロセスにより容易に制御することができ、このため製造歩留まりも高くすることができる。
この集積型量子細線トランジスタは、例えば液晶ディスプレイにおいては、各画素のスイッチングトランジスタとして用いることができる。この場合、画素スイッチングトランジスタとして従来用いられている薄膜トランジスタ(TFT)と異なり、リソグラフィーやエッチングなどのプロセスを用いずに、この集積型量子細線トランジスタを基板上に直接アッセンブリすることができるため、液晶ディスプレイの製造工程の簡略化を図ることができる。
次に、この発明の第2の実施形態による集積型量子細線トランジスタについて説明する。
図8はこの第2の実施形態による集積型量子細線トランジスタの全体構成を示す斜視図、図9、図10、図11、図12および図13はそれぞれ図8のA部、B部、C部、D部およびE部の断面図を示す。
図8〜図13に示すように、この集積型量子細線トランジスタは全体として四角柱状のロッド形状を有し、その長手方向がA〜Eの5つの部分からなる。その他のことは第1の実施形態と同様である。
この第2の実施形態によれば、第1の実施形態と同様な利点を得ることができる。
図8はこの第2の実施形態による集積型量子細線トランジスタの全体構成を示す斜視図、図9、図10、図11、図12および図13はそれぞれ図8のA部、B部、C部、D部およびE部の断面図を示す。
図8〜図13に示すように、この集積型量子細線トランジスタは全体として四角柱状のロッド形状を有し、その長手方向がA〜Eの5つの部分からなる。その他のことは第1の実施形態と同様である。
この第2の実施形態によれば、第1の実施形態と同様な利点を得ることができる。
次に、この発明の第3の実施形態による集積型量子細線トランジスタの製造方法について説明する。ここでは、第2の実施形態による四角柱状ロッド形状の集積型量子細線トランジスタを製造する場合について説明する。
この第3の実施形態においては、図14に示すように、まず、公知の方法により、n型シリコン基板31上に金ナノ粒子32を形成する。
この第3の実施形態においては、図14に示すように、まず、公知の方法により、n型シリコン基板31上に金ナノ粒子32を形成する。
次に、図15に示すように、真空中でエピタキシャル成長を行うことにより金ナノ粒子32の部分にシリコンナノワイヤー11を成長させる。このとき、原料ガス中に不純物ガスとしてホスフィン(PH3 )やジボラン(B2 H6 )を交互に流すことで、シリコンにn型不純物であるPまたはp型不純物であるBをドープすることができ、n型のソース領域11a、p型のチャネル領域11bおよびn型のドレイン領域11cを形成する。
次に、図16に示すように、シリコンナノワイヤー11の表面を熱酸化することによりSiO2 膜からなるゲート絶縁膜12を形成する。
次に、図16に示すように、シリコンナノワイヤー11の表面を熱酸化することによりSiO2 膜からなるゲート絶縁膜12を形成する。
次に、図17に示すように、側面にゲート絶縁膜12が形成されたシリコンナノワイヤー11の間の部分に真空蒸着法などにより層間絶縁膜14を埋め込み、さらにその上にゲート電極13を埋め込む。
次に、図18に示すように、ゲート電極13上に再び層間絶縁膜14を埋め込み、さらにその上にソース電極15を埋め込む。
次に、図18に示すように、ゲート電極13上に再び層間絶縁膜14を埋め込み、さらにその上にソース電極15を埋め込む。
次に、図19に示すように、n型シリコン基板31を裏面側から研磨して薄膜化し、さらにその裏面にドレイン電極16を形成する。このドレイン電極16は一つの集積型量子細線トランジスタ当たり一つ形成される。このドレイン電極16は、例えば、薄膜化されたn型シリコン基板31の裏面に真空蒸着法などによりアルミニウム合金(Al−Si合金など)膜などの金属膜を形成した後、この金属膜をエッチングによりパターニングすることにより形成することができる。
この後、図20に示すように、上記のようにしてドレイン電極16まで形成した積層構造体をそれに垂直な方向に劈開、エッチング、ダイシングなどを行うことにより各ドレイン電極16毎に分離する。これによって、第2の実施形態による集積型量子細線トランジスタと実質的に同一構造の集積型量子細線トランジスタが多数製造される。
図21は上記の分離前の積層構造体の断面図(図20のX−X線断面図)を示す。
この第3の実施形態によれば、第2の実施形態による集積型量子細線トランジスタを容易に製造することができる。
図21は上記の分離前の積層構造体の断面図(図20のX−X線断面図)を示す。
この第3の実施形態によれば、第2の実施形態による集積型量子細線トランジスタを容易に製造することができる。
以上、この発明の実施形態について具体的に説明したが、この発明は、上述の実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
例えば、上述の実施形態において挙げた数値、構造、形状、材料、プロセスなどはあくまでも例に過ぎず、必要に応じてこれらと異なる数値、構造、形状、材料、プロセスなどを用いてもよい。
例えば、上述の実施形態において挙げた数値、構造、形状、材料、プロセスなどはあくまでも例に過ぎず、必要に応じてこれらと異なる数値、構造、形状、材料、プロセスなどを用いてもよい。
具体的には、例えば、図22に示すように、第1の実施形態による集積型量子細線トランジスタのB部およびD部においてゲート絶縁膜12を形成せず、シリコンナノワイヤー11の周りに層間絶縁膜14が直接形成された構造としてもよい。同様に、図23に示すように、第2の実施形態による集積型量子細線トランジスタのB部およびD部においてゲート絶縁膜12を形成せず、シリコンナノワイヤー11の周りに層間絶縁膜14が直接形成された構造としてもよい。
11……シリコンナノワイヤー、11a…ソース領域、11b…チャネル領域、11c…ドレイン領域、12…ゲート絶縁膜、13…ゲート電極、14…層間絶縁膜、15…ソース電極、16…ドレイン電極、31…n型シリコン基板、32…金ナノ粒子
Claims (12)
- 側面にゲート絶縁膜を有する複数の半導体ナノワイヤーが互いに略平行にかつ互いに分離して配置され、これらの複数の半導体ナノワイヤーの周囲にゲート電極が設けられた柱状構造を有する
ことを特徴とする集積型量子細線トランジスタ。 - 上記半導体ナノワイヤーはシリコンナノワイヤーであることを特徴とする請求項1記載の集積型量子細線トランジスタ。
- 上記半導体ナノワイヤーの一端にソース領域を有し、他端にドレイン領域を有することを特徴とする請求項1記載の集積型量子細線トランジスタ。
- 上記複数の半導体ナノワイヤーの共通の電極として、上記ソース領域と電気的に接続されたソース電極を有し、上記ドレイン領域と電気的に接続されたドレイン電極を有することを特徴とする請求項3記載の集積型量子細線トランジスタ。
- 上記ゲート絶縁膜は酸化膜であることを特徴とする請求項1記載の集積型量子細線トランジスタ。
- 上記柱状構造は略円柱状であることを特徴とする請求項1記載の集積型量子細線トランジスタ。
- 上記柱状構造は略四角柱状であることを特徴とする請求項1記載の集積型量子細線トランジスタ。
- 側面にゲート絶縁膜を有する複数の半導体ナノワイヤーが互いに略平行にかつ互いに分離して配置され、これらの複数の半導体ナノワイヤーの周囲にゲート電極が設けられた柱状構造を有する集積型量子細線トランジスタの製造方法であって、
ソース領域、チャネル領域およびドレイン領域を有する上記複数の半導体ナノワイヤーを基板上に互いに分離して立設して形成する工程と、
上記半導体ナノワイヤーの側面にゲート絶縁膜を形成する工程と、
上記ゲート絶縁膜が形成された上記複数の半導体ナノワイヤーの周囲にゲート電極を形成する工程とを有する
ことを特徴とする集積型量子細線トランジスタの製造方法。 - 側面にゲート絶縁膜を有する複数の細線状半導体が互いに略平行にかつ互いに分離して配置され、これらの複数の細線状半導体の周囲にゲート電極が設けられた柱状構造を有する
ことを特徴とする集積型細線トランジスタ。 - 側面にゲート絶縁膜を有する複数の細線状半導体が互いに略平行にかつ互いに分離して配置され、これらの複数の細線状半導体の周囲にゲート電極が設けられた柱状構造を有する集積型細線トランジスタの製造方法であって、
ソース領域、チャネル領域およびドレイン領域を有する上記複数の細線状半導体を基板上に互いに分離して立設して形成する工程と、
上記細線状半導体の側面にゲート絶縁膜を形成する工程と、
上記ゲート絶縁膜が形成された上記複数の細線状半導体の周囲にゲート電極を形成する工程とを有する
ことを特徴とする集積型細線トランジスタの製造方法。 - 側面にゲート絶縁膜を有する複数の半導体ナノワイヤーが互いに略平行にかつ互いに分離して配置され、これらの複数の半導体ナノワイヤーの周囲にゲート電極が設けられた柱状構造を有する集積型量子細線トランジスタを少なくとも一つ有する
ことを特徴とする電子応用装置。 - 側面にゲート絶縁膜を有する複数の細線状半導体が互いに略平行にかつ互いに分離して配置され、これらの複数の細線状半導体の周囲にゲート電極が設けられた構造を有する集積型細線トランジスタを少なくとも一つ有する
ことを特徴とする電子応用装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004004616A JP2005197612A (ja) | 2004-01-09 | 2004-01-09 | 集積型量子細線トランジスタおよびその製造方法ならびに集積型細線トランジスタおよびその製造方法ならびに電子応用装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004004616A JP2005197612A (ja) | 2004-01-09 | 2004-01-09 | 集積型量子細線トランジスタおよびその製造方法ならびに集積型細線トランジスタおよびその製造方法ならびに電子応用装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005197612A true JP2005197612A (ja) | 2005-07-21 |
Family
ID=34819187
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004004616A Pending JP2005197612A (ja) | 2004-01-09 | 2004-01-09 | 集積型量子細線トランジスタおよびその製造方法ならびに集積型細線トランジスタおよびその製造方法ならびに電子応用装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005197612A (ja) |
Cited By (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100793336B1 (ko) | 2006-11-17 | 2008-01-11 | 삼성전기주식회사 | 발광 트랜지스터 |
US7423285B2 (en) | 2005-01-14 | 2008-09-09 | Sharp Kabushiki Kaisha | Wire cross-point fet structure |
JP2008244359A (ja) * | 2007-03-28 | 2008-10-09 | Furukawa Electric Co Ltd:The | 電界効果トランジスタ |
WO2009023148A3 (en) * | 2007-08-10 | 2009-04-16 | Zt3 Technologies Inc | Nanowire electronic devices and method for producing the same |
WO2009133891A1 (ja) * | 2008-04-30 | 2009-11-05 | 国立大学法人大阪大学 | 縦型電界効果トランジスタ |
JP2010504643A (ja) * | 2006-09-20 | 2010-02-12 | マイクロン テクノロジー, インク. | 垂直配向ナノロッドを持つ低リークdramメモリセルとその製造方法 |
WO2010032653A1 (en) * | 2008-09-22 | 2010-03-25 | Sharp Kabushiki Kaisha | Well-structure anti-punch-through microwire device, and fabrication method thereof |
US8129768B2 (en) | 2006-05-26 | 2012-03-06 | Sharp Kabushiki Kaisha | Integrated circuit device, manufacturing method thereof, and display device |
US8216440B2 (en) | 2007-04-10 | 2012-07-10 | Sharp Kabushiki Kaisha | Method for aligning microscopic structures and substrate having microscopic structures aligned, as well as integrated circuit apparatus and display element |
JP2012531751A (ja) * | 2009-06-26 | 2012-12-10 | カリフォルニア インスティチュート オブ テクノロジー | パッシベートされたシリコンナノワイヤーの製造方法およびこれにより得られるデバイス |
JP2014503998A (ja) * | 2010-11-26 | 2014-02-13 | サントル ナショナル ドゥ ラ ルシェルシュ シアンティフィク(セー.エヌ.エール.エス) | 網目状の垂直ナノワイヤに実装された電界効果トランジスタデバイスを製造する方法、この方法で製造されるトランジスタデバイス、該トランジスタデバイスを備えた電子デバイス、および、該電子デバイスを少なくとも一つ備えた処理装置 |
US8658880B2 (en) | 2005-12-09 | 2014-02-25 | Zt3 Technologies, Inc. | Methods of drawing wire arrays |
JP2015026846A (ja) * | 2008-02-15 | 2015-02-05 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. | 半導体装置の製造方法 |
US9234872B2 (en) | 2009-11-23 | 2016-01-12 | California Institute Of Technology | Chemical sensing and/or measuring devices and methods |
US9390936B2 (en) | 2009-02-25 | 2016-07-12 | California Institute Of Technology | Methods for fabricating high aspect ratio probes and deforming high aspect ratio nanopillars and micropillars |
US9406823B2 (en) | 2009-11-19 | 2016-08-02 | California Institute Of Technology | Methods for fabricating self-aligning semiconductor hetereostructures using nanowires |
-
2004
- 2004-01-09 JP JP2004004616A patent/JP2005197612A/ja active Pending
Cited By (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7423285B2 (en) | 2005-01-14 | 2008-09-09 | Sharp Kabushiki Kaisha | Wire cross-point fet structure |
US8658880B2 (en) | 2005-12-09 | 2014-02-25 | Zt3 Technologies, Inc. | Methods of drawing wire arrays |
US7915683B2 (en) | 2005-12-09 | 2011-03-29 | Zt3 Technologies, Inc. | Nanowire electronic devices and method for producing the same |
TWI469406B (zh) * | 2005-12-09 | 2015-01-11 | Zt3 Technologies Inc | 奈米線電子裝置及其製造方法 |
US7767564B2 (en) | 2005-12-09 | 2010-08-03 | Zt3 Technologies, Inc. | Nanowire electronic devices and method for producing the same |
US8143151B2 (en) | 2005-12-09 | 2012-03-27 | Zt3 Technologies, Inc. | Nanowire electronic devices and method for producing the same |
US8129768B2 (en) | 2006-05-26 | 2012-03-06 | Sharp Kabushiki Kaisha | Integrated circuit device, manufacturing method thereof, and display device |
JP2010504643A (ja) * | 2006-09-20 | 2010-02-12 | マイクロン テクノロジー, インク. | 垂直配向ナノロッドを持つ低リークdramメモリセルとその製造方法 |
US8643087B2 (en) | 2006-09-20 | 2014-02-04 | Micron Technology, Inc. | Reduced leakage memory cells |
KR100793336B1 (ko) | 2006-11-17 | 2008-01-11 | 삼성전기주식회사 | 발광 트랜지스터 |
US7675071B2 (en) | 2006-11-17 | 2010-03-09 | Samsung Electro-Mechanics Co., Ltd. | Light emitting transistor |
JP2008244359A (ja) * | 2007-03-28 | 2008-10-09 | Furukawa Electric Co Ltd:The | 電界効果トランジスタ |
US8216440B2 (en) | 2007-04-10 | 2012-07-10 | Sharp Kabushiki Kaisha | Method for aligning microscopic structures and substrate having microscopic structures aligned, as well as integrated circuit apparatus and display element |
JP2010536173A (ja) * | 2007-08-10 | 2010-11-25 | ゼットティースリー テクノロジーズ,インク. | ナノワイヤ電子装置及びその製造方法 |
KR101500785B1 (ko) * | 2007-08-10 | 2015-03-09 | 제트티쓰리 테크놀로지즈, 인크. | 나노와이어 전자 장치 및 그 제조 방법 |
WO2009023148A3 (en) * | 2007-08-10 | 2009-04-16 | Zt3 Technologies Inc | Nanowire electronic devices and method for producing the same |
JP2015026846A (ja) * | 2008-02-15 | 2015-02-05 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. | 半導体装置の製造方法 |
JP5605705B2 (ja) * | 2008-04-30 | 2014-10-15 | 国立大学法人大阪大学 | 縦型電界効果トランジスタ |
WO2009133891A1 (ja) * | 2008-04-30 | 2009-11-05 | 国立大学法人大阪大学 | 縦型電界効果トランジスタ |
WO2010032653A1 (en) * | 2008-09-22 | 2010-03-25 | Sharp Kabushiki Kaisha | Well-structure anti-punch-through microwire device, and fabrication method thereof |
US8153482B2 (en) | 2008-09-22 | 2012-04-10 | Sharp Laboratories Of America, Inc. | Well-structure anti-punch-through microwire device |
US9390936B2 (en) | 2009-02-25 | 2016-07-12 | California Institute Of Technology | Methods for fabricating high aspect ratio probes and deforming high aspect ratio nanopillars and micropillars |
JP2012531751A (ja) * | 2009-06-26 | 2012-12-10 | カリフォルニア インスティチュート オブ テクノロジー | パッシベートされたシリコンナノワイヤーの製造方法およびこれにより得られるデバイス |
US9406823B2 (en) | 2009-11-19 | 2016-08-02 | California Institute Of Technology | Methods for fabricating self-aligning semiconductor hetereostructures using nanowires |
US9234872B2 (en) | 2009-11-23 | 2016-01-12 | California Institute Of Technology | Chemical sensing and/or measuring devices and methods |
JP2014503998A (ja) * | 2010-11-26 | 2014-02-13 | サントル ナショナル ドゥ ラ ルシェルシュ シアンティフィク(セー.エヌ.エール.エス) | 網目状の垂直ナノワイヤに実装された電界効果トランジスタデバイスを製造する方法、この方法で製造されるトランジスタデバイス、該トランジスタデバイスを備えた電子デバイス、および、該電子デバイスを少なくとも一つ備えた処理装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4568286B2 (ja) | 縦型電界効果トランジスタおよびその製造方法 | |
JP5060740B2 (ja) | 集積回路装置およびその製造方法、ならびに表示装置 | |
JP2005197612A (ja) | 集積型量子細線トランジスタおよびその製造方法ならびに集積型細線トランジスタおよびその製造方法ならびに電子応用装置 | |
US8530293B2 (en) | Continuous metal semiconductor alloy via for interconnects | |
JP5132934B2 (ja) | 半導体ナノワイヤ、および当該ナノワイヤを備えた半導体装置 | |
JP5312938B2 (ja) | 電界効果トランジスタ | |
US20080230802A1 (en) | Semiconductor Device Comprising a Heterojunction | |
US20110233512A1 (en) | Vertical integrated silicon nanowire field effect transistors and methods of fabrication | |
US7838368B2 (en) | Nanoscale fet | |
KR20160003343A (ko) | SiC 핀들 또는 나노와이어 템플레이트들로부터 제조되는 그래핀 나노리본들 및 카본 나노튜브들 | |
KR20070034515A (ko) | 수직 구성요소를 지니는 전기 소자 및 그 제조 방법 | |
JP2007184566A (ja) | 半導体ナノワイヤを用いた半導体素子、それを用いた表示装置及び撮像装置 | |
JP2006128233A (ja) | 半導体材料および電界効果トランジスタとそれらの製造方法 | |
JP2009279750A (ja) | マルチ機能テープ | |
US11469104B2 (en) | Nanowire bending for planar device process on (001) Si substrates | |
JP2007158116A (ja) | 線状構造体の配向制御方法、電気素子及び電界効果型トランジスタ | |
US9570299B1 (en) | Formation of SiGe nanotubes | |
KR101940234B1 (ko) | 쇼트키 다이오드 및 그의 제조방법 | |
JP2009239078A (ja) | ナノワイヤトランジスタおよび半導体集積回路 | |
KR100779300B1 (ko) | 종형 전계 효과 트랜지스터 및 그 제조 방법 | |
JP2005193362A (ja) | 細線状構造体のアッセンブリ方法、量子装置の製造方法および電子応用装置の製造方法 | |
WO2022207865A1 (en) | Transferable networks and arrays of nanostructures |