JP2010504643A - 垂直配向ナノロッドを持つ低リークｄｒａｍメモリセルとその製造方法 - Google Patents

垂直配向ナノロッドを持つ低リークｄｒａｍメモリセルとその製造方法 Download PDF

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Abstract

半導体メモリストレージセルにおいてリーク電流を減らすための方法と構造が記載される。垂直配向ナノロッド（403）が、アクセストランジスタ（400）のチャネル領域で使用され得る。ナノロッドの直径は、アクセストランジスタのチャネル領域内の電子バンドギャップエネルギーの増加を引き起こすために十分小さくすることができ、これはオフ状態でのチャネルリーク電流を制限するように機能し得る。様々な実施形態では、アクセストランジスタは両面キャパシタ（425）に電気的に結合し得る。本発明の実施形態に従うメモリデバイス、およびそのようなデバイスを含むシステムもまた開示される。

Description

［関連出願］
本特許出願は、本明細書に引用により組み込まれる、2006年9月20日出願の米国特許出願No. 11/524,343の優先権の利益を主張する。
［技術分野］
本明細書に開示される情報は、概してメモリセルを含む半導体デバイスの実施形態に関する。
半導体デバイス産業では、例えばコンピュータや移動通信システムで見られるダイナミックランダムアクセスメモリ（DRAM）で使用されるデバイスのサイズの縮小化が市場主導的に必要とされている。現在、この産業は、デバイス密度の増加を、その基本デバイスの寸法を縮小もしくはスケーリングする能力に依存している。これは、金属酸化膜半導体電界効果トランジスタ（MOSFET）のチャネル長のスケーリングを含む。MOSFETのチャネルのスケーリングの増加は、チャネル抵抗を低下させ得る。その結果、チャネルリーク電流が増加し得る。この関係のために、現在のMOSFETチャネル設計は、ますます縮小するメモリセルを提供するためには役立たず、従って、縮小したセル構造を作り出すために他の機構を見つける必要がある。
本明細書に発明の概要に該当する記載無し。
図面は必ずしも縮尺通りではなく、いくつかの図を通して類似する数字は実質的に同様の構成要素を説明する。異なる添字を持つ類似する数字は、実質的に同様の構成要素の異なる例をあらわす。図面は、限定ではなく一例として、本文書で述べられる様々な実施形態を概して図示する。
本発明の様々な実施形態に従うナノロッド形成を図示する断面図である。 本発明の様々な実施形態に従うナノロッド形成を図示する断面図である。 本発明の様々な実施形態に従うナノロッド形成を図示する断面図である。 本発明の様々な実施形態に従うナノロッドの斜視図である。 本発明の様々な実施形態に従うMOSFETを図示する断面図である。 本発明の様々な実施形態に従うMOSFETを図示する断面図である。 本発明の様々な実施形態に従うMOSFETを図示する表面図である。 本発明の様々な実施形態に従うメモリセルを図示する断面図である。 本発明の様々な実施形態に従うメモリデバイスのブロック図である。 本発明の様々な実施形態に従う半導体ウェハを図示する。 本発明の様々な実施形態に従う回路モジュールを図示する。 本発明の様々な実施形態に従うメモリモジュールとして回路モジュールを図示するブロック図である。 本発明の様々な実施形態に従う電子システムを図示するブロック図である。 本発明の様々な実施形態に従うメモリシステムとして電子システムを図示するブロック図である。 本発明の様々な実施形態に従うコンピュータシステムとして電子システムを図示するブロック図である。
半導体のオンチップ蓄積容量を増加する一つの方法は、単位面積あたりのキャパシタセルの数を増加することであり、これはキャパシタの全体のサイズの縮小を一般に意味する。しかしながら、キャパシタサイズの縮小はセルあたりの容量の低下をもたらし得る。低いセル容量が、経時的に蓄積電荷を維持する能力などの性能特性を維持もしくは改良するためにより多くの容量性要素が必要とされることを意味する場合、キャパシタ密度の増加は相殺され得る。両面キャパシタは、面積を比例して増加することなく静電容量を増加するために有用な一つのデバイス構造を提供する。両面キャパシタは、例えばキャパシタプレートを分離する絶縁体材料の誘電率を増加することによって縮小され得る。
DRAMメモリセルで使用される両面キャパシタは、典型的には、ごく接近して位置するアクセストランジスタに結合する。性能上の理由から、およびセル密度を最大化するために、アクセストランジスタと両面キャパシタは、スタックキャパシタ‐トランジスタ配置で形成され得る。そのような配置用の両面キャパシタのサイズの継続的縮小は、アクセストランジスタのさらなる縮小化（もしくはスケーリング）を含み得る。MOSFETの場合では、縮小化とは、一般にチャネル幅だけでなくチャネル長の縮小を意味し、これはドレイン‐ソース抵抗（rds）の低下につながり得る。低いrdsは、ドレインとソース間に高いオフ状態リーク電流を流し得る。低いrdsは、ドレイン誘起障壁低下（DIBL）などの短チャネル効果による、チャネル導電度の増加に由来し得る。チャネル反転閾値付近では、ソースとチャネルの間に、ドレイン電流を遮る電位障壁が形成される。ドレイン電圧の印加は、ソースとチャネルの間の電位障壁の高さを低下させ、閾値付近および閾値以下でのドレイン電流を増加し得る。従ってドレイン電流はゲート電圧だけでなくドレイン電圧にも起因し得、反転閾値付近もしくは反転閾値以下でのrdsを事実上減少する。高いゲートリーク電流は、高いゲート電場に起因して短いチャネル長でも発生し得る。本発明の多くの実施形態は、チャネル長が削減されるにつれてリーク電流を削減するように機能し得る。
半導体材料のバルク（もしくは固有）バンドギャップエネルギーは、三次元連続体のエネルギー状態を持つ伝導帯と価電子帯の間のエネルギー分離である。三次元連続体のエネルギー状態を持つ半導体材料は、一般的に、離散的エネルギー準位、重い正孔帯と軽い正孔帯のスピン軌道分裂、およびバンドギャップ分離の変化などの、大きな量子サイズ効果を示さない。量子サイズ効果は、結晶サイズを変えることによって誘導され得る。単結晶半導体材料の物理的寸法の変化は、もし三つの結晶サイズ全てが十分に大きい場合は、一般的には材料のバルクバンドギャップエネルギーを変化させない。反対に、もし三つの結晶サイズのうちの少なくとも一つが十分に小さくされる場合は、半導体材料のサイズの縮小は、材料のバンドギャップエネルギーをより高いエネルギーに増加もしくはシフトさせ得る。例えば、半導体材料から形成されたロッドは、ロッドの直径もしくは長さが削減されるにつれて、材料のエネルギーバンドギャップを、そのバルクバンドギャップエネルギー状態よりも上に増加させ得る。その小さな寸法に起因するロッド形の材料のエネルギーバンドギャップの変化が有効利用され得る。ナノメートル単位の直径を持つロッドは“ナノロッド”と称され得る。
多くの実施形態では、基板の表面にほぼ垂直に配向された一つ以上の半導体ナノロッドを用いて、垂直トランジスタチャネルが形成される。場合によっては、チャネルはナノロッド形状を構成する。場合によっては、チャネル領域は複数のナノロッドを用いて形成される。場合によっては、ナノロッドはチャネル領域を含む。
ナノロッドは、その形状を使用して、量子サイズ効果を用いてMOSFETチャネルの電気特性を変えることができるので、MOSFETベースのデバイスの設計者に代替案を提供する。ナノロッドチャネルの直径が削減されると、チャネル領域内で、三次元連続体の状態から二次元の状態密度への状態密度のシフトが起こり得る。その結果、電子と正孔の有効質量が減少し得、チャネル内で半導体材料のバンドギャップエネルギーが増加し得る。電荷キャリアの低い有効質量は、高いキャリア移動度など、改良されたキャリア輸送特性を提供し得る。高いバンドギャップエネルギーを持つMOSFETチャネルは、ソース領域とドレイン領域の間の低いリーク電流、低いゲート‐チャネルリーク電流、および早いスイッチング速度を提供し得る。
一般的なMOFETチャネル材料は単結晶シリコンである。シリコンは、結晶の物理的サイズが減少するにつれて電子バンドギャップが増加する材料である。ナノロッドとして形成されたシリコンの垂直電子チャネル、もしくは複数のナノロッドで形成されたシリコン垂直電子チャネルを持つMOSFETでは、例えば13 nmから7 nmまでナノロッドの直径を減らすと、室温でのバンドギャップエネルギーは1.12 eVのバルク（もしくは固有）バンドギャップエネルギーから3.5 eVまで増加する。さらなるエネルギーバンドギャップ分離は、ナノロッド直径をさらに減らすことによって可能となり得る。ナノロッドの高いエネルギーを超えるバンドギャップエネルギーを持つ誘電体もしくは半導体を用いて、ナノロッドの側面に沿ってチャネルの表面状態密度を低下させることも、バンドギャップ分離を増加し得る。バンドギャップ分離の増加は、DIBL、およびバンド間トンネル誘起のオフ状態リークを含む他の短チャネル効果を削減し得る。
図１Ａは、本発明の様々な実施形態に従うナノロッドの形成を図示する断面図である。多くの実施形態では、基板101Aはシリコン基板を含むが、シリコンゲルマニウムなど、シリコン以外の基板材料が使用されてもよい。いくつかの実施形態では、基板101Aはシリコンウェハなどのウェハを含み得る。様々な実施形態では、基板101Aはシリコンオンサファイアもしくはシリコンオンインシュレータを含み得る。基板101Aは等電子シリコンなどの等電子材料もまた含み得る。様々な実施形態は、(001)、(011)、(111)の配向結晶表面を持つ基板101Aを含む。いくつかの実施形態では、基板101Aは軸上の切断面法線（Yと示される）に対して0.5°から15°の範囲の角度で軸外に切断および／または研磨され得る。
層102A内の不純物および／または電気キャリア濃度は、所望の層導電性を得るために調節され得る。例えば、層102Aはn型導電性をもたらすためにドープされ得る。いくつかの実施形態では、層102Aはp型導電性を持ち得る。様々な実施形態では、層102Aは実質的に非意図的にドープされた（もしくはドープされていない）層であってもよい。様々な実施形態では、層102Aは基板101Aと同じ導電型であってもよい。いくつかの実施形態では、層102Aは基板101Aと実質的に同じ電気不純物濃度を持つ。様々な実施形態では、層102Aは基板101Aから形成される。いくつかの実施形態では、層102Aは基板101Aの一部分を含み得る。様々な実施形態では、層102Aはエピタキシャル成長膜もしくは堆積膜を含み得る。いくつかの実施形態では、層102Aの不純物濃度と導電型は、所望の電気的濃度（electrical concentration）を実現するためにイオン注入を用いて調節され得る。
層103Aは層102Aの上に形成され得、いくつかの実施形態では、層102Aから形成され得る。層103Aは、エピタキシャルプロセスもしくは堆積プロセスを用いて形成され得る。層103Aと層102Aは、同じ導電型であっても異なる導電型であってもよい。様々な実施形態では、層103Aは実質的に非意図的にドープされた層である。いくつかの実施形態では、層103Aは1x1017 cm-3未満の不純物濃度を持つドープ層である。n型不純物の例は、P、As、およびSbを含む。p型不純物の例は、B、Ga、およびInを含む。いくつかの実施形態では、層103Aは1x1017 cm-3未満の電気的活性濃度（electrically active concentration）を持ち得る。様々な実施形態では、不純物および／または電気的活性濃度は、表面法線にほぼ垂直な方向に勾配する。様々な実施形態では、不純物および／または電気的活性濃度は、表面法線にほぼ平行な方向に勾配する。いくつかの実施形態では、層103Aの不純物濃度と導電型は、特定の電気的濃度をもたらすためにイオン注入を用いて調節され得る。いくつかの実施形態では、層103Aは実質的に基板101Aと同じ導電型を持つ。様々な実施形態では、層103Aは基板101Aから形成される。いくつかの実施形態では、層103Aは基板101Aの一部分を形成し得る。様々な実施形態では、層103A、102A、および基板101Aは、シリコンウェハなどの単一ウェハから形成され得る。
図１Ａに示される通り、層105Aは層103Aの表面上にマスク層として形成され得る。層105Aは、線、方形、円、もしくは他の形状で所望の形に形成され得る。層105Aは、様々なリソグラフィープロセスに適応するフォトレジスト、金属、もしくは誘電体などの、任意の数のパターニング可能な材料で形成され得る。スペーサー104Aは、適切なエッチング耐性材料を用いて層105Aに隣接して形成され得る。いくつかの実施形態では、層104Aは、SiGe、SiCおよびSiGeCなどの半導体材料、窒化シリコン、酸窒化物およびSiO2などの誘電体、フォトレジストなどのポリマー、ポリスチレンとポリメチルメタクリレートのジブロックコポリマー混合物などのブロックポリマー、W、MO、TaおよびAlなどの金属、または、半導体、ポリマー、ブロックポリマー、誘電体および金属の一つ以上の層のいくつかの組み合わせを含み得るが、これに限定されない。様々な実施形態では、スペーサー104Aは自己組織化層として環状リングの形で形成され得る。いくつかの実施形態では、スペーサーは自己組織化層として島状の外形で形成され得る。様々な実施形態では、スペーサー104Aは円形の穴を形成する自己組織化層として形成され得る。いくつかの実施形態では、スペーサー104Aは層105A無しに自己組織化層プロセスによって形成され得る。
図１Ｂは、本発明の様々な実施形態に従うナノロッド形成を図示する断面図である。ここでは、層103B上にスペーサー104Bを実質的に変わらないまま残し、図１Ａの層105Aが除去される様が示される。ここで、層102Bおよび／または103Bは、スペーサー104B間の各層の電気特性と機械特性を調節するために、例えば拡散、注入、およびアニールプロセスを用いて、要望通りにさらに処理され得る。いくつかの実施形態では、102Bおよび／または103Bは、スペーサーをマスクとして用いて、スペーサー104Bの真下の各層の一部分の電気特性と機械特性を調節するためにさらに処理され得る。様々な実施形態では、層102Bの電気特性は、スペーサー104Bに隣接する導電性領域を提供するように調節され得る。様々な実施形態では、層102Bの電気特性は、スペーサー104Bの下に横方向に少なくとも部分的にのびる一つ以上の共通ドープ領域を形成するように調節され得る。いくつかの実施形態では、層102Bの電気特性は、ドープ領域に接触する領域を形成するように調節され得る。
図１Ｃは、本発明の様々な実施形態に従うナノロッド形成を図示する断面図である。ここでは、層103Cと層102Cの一部分がスペーサー104Cの間で除去され、垂直ナノロッド構造110Cを形成する様が示される。スペーサー104Cの間の材料は、湿式化学エッチング、プラズマエッチングなどのガスエッチングといったエッチングプロセス、および他の適切なプロセスを用いて除去され得る。様々な実施形態では、エッチングの深さは1μm未満であり得る。垂直ナノロッド構造110Cの層103Cはチャネル領域を形成し、層102Cはトランジスタの共通ドープドレイン／ソース領域を形成する。いくつかの実施形態では、垂直構造のチャネル部分は0.5μm未満であり得る。
ナノロッド110Cはピラーもしくは支柱として形成され得、実質的にディスク状の形状の横断面を持ち得、図１Ｄに図示される垂直なロッド状構造を提示する。
図１Ｄは、本発明の様々な実施形態に従って形成されるナノロッド110Dを図示する。スペーサー104C より下の層103Dの直径は約0.5 nmから約15 nmの範囲であり得る。いくつかの実施形態では、スペーサー104Dより下の層103Dの直径は約1 nmから約10 nmの範囲であり得る。一般に、直径は所望のエネルギーバンドシフトに従って選ばれ得る。様々な実施形態では、スペーサー102 D間の層103Dは部分的に除去され得る。いくつかの実施形態では、さらに処理することなく層102Dを用いる共通ドープ領域がなくなるように、層102D、103Dおよび基板材料101Dの一部分がスペーサー104Dの間で除去され得る（図示せず）。
いくつかの実施形態では、層102Dと103Dは基板材料101Dから形成される。例えば、層102Dと103Dは半導体ウェハである基板材料101Dの一部分であってもよい。様々な実施形態では、基板101Dは単結晶シリコンウェハである。いくつかの実施形態では、層102D、103Dおよび101Dはシリコン層を含む。様々な実施形態では、層102Dと103DはSiGe層を含んでもよい。いくつかの実施形態では、層102DはSiGe層であってもよく、層103Dはシリコン層を含んでもよい。様々な実施形態では、層102Dはシリコン層を含み、層103DはSiGe層を含んでもよい。いくつかの実施形態では、層102Dおよび／または層103DはSiC層もしくはSiGeC層を含んでもよい。
図２Ａは本発明の様々な実施形態に従うMOSトランジスタを図示する断面図である。ここでは、垂直ナノロッド210Aが最初に形成され、その後ゲート誘電体206Aが、垂直ナノロッドのチャネル領域203Aに接触して形成される。絶縁体207Aが層202Aの上のナノロッド間に形成され得る。オプションのフィールド絶縁体がナノロッド間にさらに形成されてもよい（図示せず）。ゲート誘電体206Aは、チャネル領域を包囲して、もしくは取り囲んで、ナノロッド210Aの側面に沿って形成され得る。いくつかの実施形態では、絶縁体207Aとゲート誘電体206Aは同じ誘電体材料で形成される。様々な実施形態では、絶縁体207Aとゲート誘電体206Aは異なる材料であってもよい。ゲート誘電体材料の例は、SiO2、SiN、ならびに、Si、Mo、W、Ta、HfおよびAlで形成される窒化物および酸窒化物（oxidynitride）を含むが、限定はされない。いくつかの実施形態では、ゲート誘電体は複合多層誘電体を含み得る。ゲート誘電体206Aの厚さは、ゲート誘電体材料と、誘電率などの関連特性によって約2 nmから約20 nmの範囲であり得る。いくつかの実施形態では、絶縁体207Aとゲート誘電体206Aは同じ厚さ、もしくは異なる厚さで形成されてもよい。
図２Ｂは、本発明の様々な実施形態に従うMOSトランジスタを図示する断面図である。ここでは、二つのアクセストランジスタ200Bが、基板201Bの上に形成された分離領域212Bによって分離される様が示される。分離領域212Bは、アクセストランジスタ200Bを電気的に分離するために共通ドレイン／ソース領域202B内に形成されるシャロウトレンチアイソレーション領域であり得る。分離領域212Bは、蒸着SiO2などの誘電体材料で充填された、エッチングされた領域であり得る。いくつかの実施形態では、分離領域212Bは基板201Bの一部分の中に形成され得る。アクセストランジスタは、チャネル領域203Bに接触するナノロッドの一端にあるドレイン／ソース領域211Bと、チャネル領域に接触する第二の末端にある共通ドレイン／ソース領域202Bとを持つ垂直ナノロッド210Bを含む。いくつかの実施形態では、分離領域は、垂直チャネルトランジスタを形成するために並列に構成された複数の垂直ナノロッドを電気的に分離するために使用され得る。いくつかの実施形態では、垂直チャネル領域203Bの長さは250 nm未満であり得る。様々な実施形態では、垂直チャネル領域203Bの長さは約20 nmから約150 nmであり得る。
ゲート導電体208Bは、チャネル領域203B内のナノロッドを取り囲むゲート誘電体206B を覆って形成され得る。ゲート領域は、適切な導電材料でナノロッド210B間の領域を埋めることによって、共通導電性ゲート領域として形成され得る。いくつかの実施形態では、共通ゲート領域が無いようにゲート領域が形成されてもよい。導電性ゲート領域材料の例は、ポリシリコン、Al、W、Mo、およびTaなどの金属、TiNとTaNなどの二成分（binaries）、WSix、NiSi、CoSix、およびTiSixなどの金属シリサイド、dacecamine、および導電材料の層の組み合わせを含むが、限定はされない。フィールド絶縁体209Bは、ゲート導電体208Bの上に重ねて形成され得、SiO2、SiN、ならびに、Si、Al、W、Ta、TiおよびMoを含む酸窒化物ベースの誘電体を含むが限定はされない任意の適切な絶縁体を含み得る。
ドレイン／ソース領域211Bと共通ソース／ドレイン領域202Bは、ゲート導電体208Bに印加されるゲートバイアス電圧がゼロで、チャネル領域を電流が流れないように、ナノロッドの垂直チャネル領域203Bを用いて電気的に接触するように構成され得る。ドレイン／ソース領域211Bは、エピタキシャル成長、イオン注入、および堆積プロセスによって形成され得る。いくつかの実施形態では、ドレイン／ソース領域211Bは共通領域として形成され得る。様々な実施形態では、ドレイン／ソース領域211Bはシリコン、ドープポリシリコン、SiC、SiGe、もしくはSiGeCを含み得る。当業者に既知の通り、化学機械プロセスを用いて、フィールド誘電体209Bとドレインソース領域211Bのためにほぼ平面の表面が得られる。様々な実施形態では、絶縁体209Bとドレイン／ソース領域211Bの上に重なる導電性領域が、ナノロッド210Bに結合するように形成され得る（図示せず）。
図３は、本発明の様々な実施形態に従うMOSトランジスタの表面図である。ここで、アクセストランジスタ300は9個のナノロッド310と分離領域312と共に示されるが、含まれるナノロッドの数はより多くても少なくてもよい。ドレイン／ソース領域302 に結合する図２Ｂの垂直チャネル領域203Bは並列チャネルの複合体を形成し、これは311でキャパシタに電気的に結合し得る（図示せず）。いくつかの実施形態では、分離領域312は複数の垂直チャネル領域を電気的に分離するために使用され得る。様々な実施形態では、分離領域312は、あるアクセストランジスタ300の垂直チャネル領域を、隣接するアクセストランジスタ300の垂直チャネル領域から電気的に分離するために使用され得る。いくつかの実施形態では、分離領域312は、アクセストラジスタ300に結合するキャパシタを、隣接するキャパシタセルから分離するために使用され得る（図示せず）。限定ではなく、図３に一例として示される通り、9個のナノロッド310の共通環状ゲート配置は、約10 nmの直径を持つ垂直ナノロッドチャネル（図示せず）と、約2 nmの径方向の厚さを持つゲート誘電体306と、約5 nmの径方向の厚さをもつゲート導電体308を用いて、24 nmの中心間距離で形成され得る。様々な実施形態は、約2 nmから約20 nmの範囲のゲート誘電体の厚さと、約0.5 nmから約15 nmの範囲のチャネル領域の直径と、約3 nmから約10 nmの範囲の導電性ゲート領域の厚さを含む。アクセストランジスタもしくは他のそのようなトランジスタの一部として形成される並列結合ナノロッドおよび／またはチャネルの数は、所望の性能特性に影響を及ぼし得る。一般に、表面積あたりの垂直チャネルの数は、特定の製造プロセス用の規定の設計ルールに従って決定され、調節され得る。
図４は、本発明の様々な実施形態に従うメモリセルを図示する断面図である。ここで、DRAMセル430はアクセストランジスタ400と両面キャパシタ425を含むが、いかなる種類のキャパシタがアクセストランジスタによって支持されるか、および／またはアクセストランジスタに結合するように構成されてもよい。両面キャパシタは、電荷がキャパシタプレート421と423の間の絶縁体422にかかる電場を作るように、入力回路（図示せず）から受け取った電荷を蓄積する。ストレージセルキャパシタの製造に関するさらなる情報は、米国特許No. 6,030,847、表題“Method for Forming a Storage Capacitor Compatible with High Dielectric Constant Material”、および米国特許出願No. 10/788,977、表題“Semiconductor Fabrication Using a Collar”に見られ、両者は引用によりその全容が本明細書に組み込まれる。
様々な実施形態では、図４に示される通り、アクセストランジスタ400のn型ドレイン／ソース領域411はナノロッドチャネル403とキャパシタプレート421に接触する。キャパシタプレート421と423の間の電場を支える電荷は、各ドレイン／ソース領域411をほぼ等しい電位でキャパシタプレート421に接触させ得る。この場合、ゲート導電体408上にバイアス電位がなければ、いずれのナノロッド410の垂直チャネル領域403にも電荷は流れ得ない。いくつかの実施形態では、ゲート導電体408は一つ以上のナノロッドのゲート領域に結合する導電体を共有する。従って、ゲート導電体408は、導電体を用いて結合される複数の個別ゲート電極を含み得る。ナノロッド410の垂直チャネル403は、チャネル領域403内の材料の電子バンドギャップエネルギーが、n型ドレイン／ソース領域402と基板層401のエッチングされていない部分などの非チャネル領域においてよりも大きくなるように、十分に直径が小さくなり得る。様々な実施形態では、基板401、n型共通ドレイン／ソース領域402、チャネル領域403および／またはn型ドレイン／ソース領域411は、同じ格子定数を持つ材料から形成される。いくつかの実施形態では、基板401、共通ドレイン／ソース領域402、チャネル領域403、および／またはドレイン／ソース領域411はシリコンで形成される。様々な実施形態では、ドレイン／ソース領域411は、高いエネルギーバンドギャップシフトなどの量子サイズ効果を除去するために十分に大きくされる。いくつかの実施形態では、ドレイン／ソース領域411は共通ドレイン／ソース領域であってもよい。様々な実施形態では、共通ドレイン／ソース領域402の一部分は、その部分における量子サイズ効果を除去するために十分に大きくされる。いくつかの実施形態では、共通ドレイン／ソース領域402は、ビアホールを用いて接地面413に結合する（図示せず）。様々な実施形態では、共通ソースドレイン領域402は接地面もしくは同様の導電性領域として使用され得る。いくつかの実施形態では、基板は接地面413に結合する。様々な実施形態では、基板は接地面などの導電面の少なくとも一部分を形成する。いくつかの実施形態では、電気分離領域（図示せず）がナノロッド410の間で基板内に形成され得る。様々な実施形態では、基板は、低キャリア濃度を持つシリコンウェハなどの電気的に非導電性の材料を含み得る。いくつかの実施形態では、接地面413は連続接地面を含み得る。様々な実施形態では、接地面413は、一つ以上の導電体、電極、回路要素、電圧などに結合する複数の導電体として形成される。
入力／出力回路（図示せず）から導電体によって送信される電圧信号によってキャパシタ425に置かれる電荷は、例えば、さらなる電流路が提供されないので、アクセストランジスタのオフ状態の最中に蓄積され得る。図４に図示されるメモリセルでは、電荷は、キャパシタプレート421と導電性接地面413との間に垂直方向の電場を作るために使用され得る。電場の一部分は、ソース／ドレイン領域402、411間で、アクセストランジスタ400のナノロッド410のチャネル領域403にかかる垂直電位勾配を持ち得る。ゲート導電体408に電圧が印加されない場合は、ドレイン／ソース領域402、411間には実質的に電流が流れない（オフ状態）。
ゲート導電体408への電圧の印加は、チャネル403に垂直なフィールド成分を持つ、ゲート誘電体406にかかる電場を作成し得る。ゲート誘電体層406と連携して、ゲート電圧は、ドレイン／ソース領域402、411の間でチャネル403に沿ってゲート誘電体から内側へ広がる電荷反転層（図示せず）をさらに作成し得る。電荷反転層は、ドレイン／ソース領域402、411を電気的に結合し、その間に電流路を形成し得る。いくつかの実施形態では、ナノロッドは円形の断面を持ち得、電場は径方向の電位勾配を含む。ドレイン／ソース領域411に接触するキャパシタプレート421と、共通ドレイン／ソース領域402および／または基板401および／または導電性接地面413との間に電流路を形成することで、チャネル領域を通してキャパシタ425を放電することができ、キャパシタの電荷と、各電圧および電場を除去する。
オフ状態のトランジスタでは、キャパシタプレート421とチャネル領域403の間のエネルギーバンドの不連続性（もしくはエネルギーバンドオフセット）は、バルクバンドギャップエネルギーを持つ同じ材料から形成されるトランジスタチャネル（例えばナノロッド無し）の場合よりも、ナノロッド410を持つ場合の方が大きくなり得る。この増加したエネルギーバンドオフセットは、電子を遮断するための増加した電子障壁を提供し得、それによって、チャネル領域403を通ってキャパシタプレート421から出て行く電荷の量を減らす。ソース／ドレイン領域402とチャネル領域403の間の増加したエネルギーバンドギャップの差は、サブスレッショルド理想係数とサブスレッショルド電圧振幅を改良することによってDIBLを削減し得る。その結果、アクセストランジスタ400を通して、経時的にキャパシタ425から漏れる電荷の量の削減が起こり得る。結果として、DRAMセル430はより長い間電荷を保持し得る。
図５は、本発明の様々な実施形態に従うメモリデバイス500のブロック図である。メモリデバイス500は、メモリセルのアレイ502、アドレスデコーダ504、行アクセス回路506、列アクセス回路508、制御回路510、および入力／出力（I/O）回路512を含み得る。メモリセル502は、行アクセス回路506と列アクセス回路に動作可能なように結合する一つ以上のキャパシタセルを含み得る。メモリデバイス500は、メモリ内容にアクセスするために、外部プロセッサ514、もしくはメモリコントローラ（図示せず）に動作可能なように結合し得る。メモリデバイス500は、WE*、RAS*、およびCAS*信号などの、プロセッサ514からの制御信号を受信するように示される。メモリデバイス500は、I/Oラインを介してアクセスされるデータを蓄積し得る。追加の回路と制御信号が提供されてもよく、図５のメモリデバイスは、本発明の様々な実施形態を曖昧にするのではなく、それに焦点を合わせるのに役立つために簡略化されていることが当業者に理解されるだろう。メモリセル、トランジスタ、および関連回路のうちのいずれが、本発明の様々な実施形態に従う集積回路構造および／または要素を含んでもよい。例えば、メモリセルのアレイ502は、図１Ｄに示されるように、一つ以上のナノロッドを含むために、本発明の様々な実施形態に従って製造され得る。
メモリデバイス500の上記の説明は、考えられるメモリ構造の一般的な理解を提供することを意図し、DRAMなどの特定の種類のメモリの全ての要素と特徴の完全な説明ではないことが理解されるべきである。さらに、本発明の多くの実施形態は、いかなるサイズおよび種類のメモリ回路にも等しく応用可能であり、上記のDRAMに限定されることを意図しない。他の代わりの種類のデバイスは、SRAM（スタティックランダムアクセスメモリ）とフラッシュメモリを含む。さらに、DRAMは、SGRAM（同期グラフィックランダムアクセスメモリ）、SDRAM（同期DRAM）、SDRAM II、およびDDR SDRAM（ダブルデータレートSDRAM）と一般に称される同期DRAM、およびSynchlinkTMもしくはRambusTMDRAM、および他の技術を含み得る。
図６は、本発明の様々な実施形態に従う半導体ウェハ600を図示する。示される通り、半導体ダイ610がウェハ600から製造され得る。半導体ダイ610は、特定の機能を実行するために、回路もしくは集積回路デバイスを含む基板層もしくはウェハ600の上に個々にパターニングされ得る。半導体ウェハ600は、同じ機能を含むそうした半導体ダイ610の繰り返しパターンを含み得る。半導体ダイ610は保護ケーシング（図示せず）内にパッケージ化され得、そこからリードがのび（図示せず）、一方向もしくは双方向の通信と制御のためにダイの回路へのアクセスを提供する。半導体ダイ610は、図１Ｄに示されるように、一つ以上のナノロッドを含む、本発明の様々な実施形態に従う集積回路構造もしくは要素を含み得る。
図７は、本発明の様々な実施形態に従う回路モジュール700を図示する。図７に示されるように、二つ以上の半導体ダイ610が、保護ケーシングの有無を問わず、個々の半導体ダイ610の機能を強化もしくは拡張するために、回路モジュール700の中に組み合され得る。回路モジュール700は、様々な機能を示す半導体ダイ610の組み合わせ、もしくは同じ機能を含む半導体ダイ610の組み合わせを含み得る。回路モジュール700の一つ以上の半導体ダイ610は、図１Ｄに示されるように、一つ以上のナノロッドを含む、本発明の実施形態に従う少なくとも一つの集積回路構造もしくは要素を含み得る。
回路モジュールのいくつかの例は、メモリモジュール、デバイスドライバ、パワーモジュール、通信モデム、プロセッサモジュール、および特定用途向けモジュールを含み、かつ多層マルチチップモジュールを含み得る。回路モジュール700は、時計、テレビ、携帯電話、パーソナルコンピュータ、携帯情報端末、ファイルサーバもしくはアプリケーションサーバなどのネットワークサーバ、自動車、産業用制御システム、航空機などといった、様々な電子システムのサブコンポーネントとなり得る。回路モジュール700は、一方向もしくは双方向の通信と制御を提供する、半導体ダイ610に結合した、そこからのびる様々なリード710を持ち得る。
図８は、本発明の様々な実施形態に従うメモリモジュール800として回路モジュールを図示する。メモリモジュール800は、支持体815上に含まれる複数のメモリデバイス810を含み得る（数は、一般的に所望のバス幅とパリティチェックの要求に依存する）。メモリモジュール800はコマンドリンク820上で外部コントローラ（図示せず）からのコマンド信号を受信し、データリンク830上にデータ入力とデータ出力を提供し得る。コマンドリンク820とデータリンク830は、支持体815からのびるリード840に接続し得る。リード840は概念的な目的で示され、図８に示される位置に限定されない。メモリデバイス810の少なくとも一つは、図１Ｄに示されるように、一つ以上のナノロッドを含む、本発明の実施形態に従う集積回路構造もしくは要素を含み得る。
図９は、本発明の様々な実施形態に従う電子システム900のブロック図を図示する。図９は一つ以上の回路モジュール700を含む電子システム900を示す。電子システム900は、電子システム900のユーザーに、電子システム900によって作られた結果の制御もしくは観察を何らかの形式で提供する、ユーザーインターフェース910を含み得る。ユーザーインターフェース910のいくつかの例は、パーソナルコンピュータのキーボード、ポインティングデバイス、モニタもしくはプリンタ；ラジオの調節ダイヤル、ディスプレイもしくはスピーカ；自動車のイグニションスイッチ、ゲージ、もしくはアクセルペダル；現金自動預け払い機のカードリーダー、キーパッド、ディスプレイもしくは通貨自動支払機、および他のヒューマン・マシンインターフェースを含む。
ユーザーインターフェース910は、電子システム900に備わるアクセスポートをさらに含み得る。アクセスポートは、一例として予め用意されたよりタンジブル（tangible）なユーザーインターフェースコンポーネントに電子システム900を接続するために使用される。回路モジュール700のうちの一つ以上は、ユーザーインターフェース710からの入力もしくはユーザーインターフェース710への出力、または電子システム900の中にプログラムされる、もしくは他の方法で提供される他の情報の操作、制御、もしくは管理を何らかの形で提供するプロセッサを含み得る。前に与えられた実施例のリストから明らかになる通り、電子システム900は、回路モジュール700とユーザーインターフェース910に加えて、特定の機械構成要素（図示せず）に関連し得る。電子システム900内の一つ以上の回路モジュール700は、単一の集積回路で置き換えることができることが理解されるべきである。さらに、電子システム900はより大きな電子システムのサブコンポーネントであってもよい。メモリモジュール700の少なくとも一つは、図１Ｄに示されるように、一つ以上のナノロッドを含む、本発明の実施形態に従う集積回路構造もしくは要素を含み得ることもまた、本開示を読んだ後で当業者に理解されるべきである。
図１０は、本発明の様々な実施形態に従うメモリシステム1000として電子システムのブロック図を図示する。メモリシステム1000は、一つ以上のメモリモジュール800と、メモリコントローラ1010を含み得る。メモリモジュール800は一つ以上のメモリデバイス810を各々含み得る。メモリデバイス810の少なくとも一つは、図１Ｄに示されるように、一つ以上のナノロッドを含む、本発明の実施形態に従う集積回路構造もしくは要素を含み得る。
メモリコントローラ1010は、メモリシステム1000と外部システムバス1020の間の双方向インターフェースを提供し、制御し得る。いくつかの実施形態では、メモリコントローラ1010もまた図１Ｄに示されるように、一つ以上のナノロッドを含み得る。メモリシステム1400は、外部システムバス1020からコマンド信号を受信し得、コマンドリンク830 上で一つ以上のメモリモジュール800にそれを伝える。メモリシステム1000は、データリンク1040上で、一つ以上のメモリモジュール800と外部システムバス1020の間のデータ入力およびデータ出力を提供し得る。
図１１は、本発明の様々な実施形態に従うコンピュータシステム1100として電子システムのブロック図を図示する。コンピュータシステム1100は、コンピュータユニット1105に内蔵されたプロセッサ1110とメモリシステム1000とを含み得る。コンピュータシステム1100はまた、サブコンポーネントとして別の電子システム（すなわちメモリシステム1000）を含む電子システムの実施例ともなる。コンピュータシステム1100は、キーボード1120、ポインティングデバイス1130、モニタ1140、プリンタ1150、およびバルクストレージデバイス1160などのユーザーインターフェースコンポーネントを随意に含む。モデム、デバイスドライバカード、追加ストレージデバイスなどといった、コンピュータシステム1100に関連する他のコンポーネントもまた含まれ得る。コンピュータシステム1100のプロセッサ1110とメモリシステム1000は、単一の集積回路上に組み込むことができる。そのような単一パッケージのプロセシングユニットは、プロセッサとメモリ回路の間の通信時間を削減するように機能し得る。プロセッサ1110とメモリシステム1000は、図１Ｄに示されるように、一つ以上のナノロッドを含み得る。いくつかの実施形態では、プリンタ1150もしくはバルクストレージデバイス1160は、図１Ｄに示されるように、一つ以上のナノロッドを含む、本発明の実施形態に従う集積回路構造もしくは要素を含み得る。
上記の「発明を実施するための形態」は、「発明を実施するための形態」の一部を形成する添付の図面への参照を含む。図面は、例として特定の実施形態を示す。これらの実施形態は、本明細書では“実施例”とも称されるが、当業者が本発明を実践することができるように十分詳細に記載される。実施形態は組み合わされてもよく、他の実施形態が利用されてもよく、あるいは、本発明の範囲から逸脱することなく、構造的、論理的、および電気的な変更がなされてもよい。従って「発明を実施するための形態」は、限定的な意味でとられるものではなく、様々な実施形態の範囲は、添付の請求項とその均等物によってのみ規定される。
本文書では、“a”もしくは“an”という用語は、特許文献でよく見られるように、一つもしくは一つより多くを含むように使用される。本文書では、“or”という用語は、他に指示のない限り、非排他的なorをあらわすために使用される。さらに、本文書で参照される全ての出版物、特許、および特許文献は、引用により個別に組み込まれるかのように、引用によりその全容が本明細書に組み込まれる。本文書と、参照によって組み込まれるようなこれらの文書との間で矛盾した用法がある場合は、組み込まれた（複数の）参考文献での用法は、本文書の用法を補助するものと見なされるべきである。相容れない矛盾の場合は、本文書での用法を採用する。
上記の説明は限定的ではなく、例示的であることを意図することが理解されるべきである。例えば、上記の実施形態（および／またはその態様）は、互いに組み合わせて使用されてもよい。多くの他の実施形態が、上記の説明を考察することで当業者に明らかとなるだろう。従って本発明の範囲は、添付の請求項を参照して、そうした請求項が権利付与される均等物の全範囲と共に決定されるべきである。添付の請求項では、“including”および“in which”という用語は、“comprising”および“wherein”という各用語の平易な英語の均等物として使用される。また、次の請求項では、“including”および“comprising”という用語はオープンエンドであり、つまり、請求項においてそのような用語の後にあげられるものに加えて要素を含むシステム、デバイス、品物、もしくはプロセスは、依然としてその請求項の範囲内に含まれると見なされる。さらに、次の請求項では、“第一”、“第二”、および“第三”などの用語はラベルとして使用されるに過ぎず、その対象に数的要件を課すことを意図しない。
要約は、読者が技術的開示の本質を迅速に究明できるようにすることを必要とする、37 C.F.R. §1.72(b)に従うために提供される。これは、請求項の範囲もしくは意味を解釈したり限定するために使用されないという理解と共に提出される。また、上記の「発明を実施するための形態」では、開示を簡略化するために様々な特徴が一緒にグループ化され得る。これは、請求されていない開示された特徴が任意の請求項に必須であることを意図するものと解釈されるべきではない。むしろ、発明の主題は特定の開示された実施形態の全特徴以内に存在し得る。従って、次の請求項はこれによって「発明を実施するための形態」に組み込まれ、各請求項は個別の実施形態として独立する。

Claims (68)

  1. 垂直チャネルの第一末端でキャパシタに結合し、前記チャネルを形成する材料の固有バンドギャップエネルギーを増加するように構成される垂直チャネルと、
    前記垂直チャネルを実質的に取り囲む誘電体と、
    前記誘電体を用いて前記垂直チャネルに結合するフィールド電極と、
    を含むメモリセル。
  2. 前記キャパシタはダイナミックランダムアクセスメモリに関連する両面キャパシタである、請求項１のメモリセル。
  3. 前記垂直チャネルは、少なくとも一つの共通ドープ領域を用いて前記キャパシタに結合する、請求項１および２のうちの一項のメモリセル。
  4. 前記少なくとも一つのドープ領域はシリコン基板から形成される、請求項３のメモリセル。
  5. 前記垂直チャネルはほぼ円形の断面を持つチャネル部分を含む、請求項１−４のうちの一項のメモリセル。
  6. 前記ほぼ円形の断面は約0.5 nmから約15 nmの直径を持つ、請求項５のメモリセル。
  7. 前記フィールド電極は前記キャパシタに関連する放電電流を制御するように構成される、請求項１−６のうちの一項のメモリセル。
  8. 前記垂直チャネルの長さは250 nm未満である、請求項１−７のうちの一項のメモリセル。
  9. 前記誘電体は、前記第一末端における電荷を共通ドープ領域に結合するために、前記垂直チャネルに沿った電場を支持するように構成される、請求項１−８のうちの一項のメモリセル。
  10. 前記誘電体は、前記固有バンドギャップエネルギーを増加するために、チャネル寸法と前記チャネル材料のうちの少なくとも一つと連携するように構成される、請求項１−９のうちの一項のメモリセル。
  11. 入力／出力回路に結合する複数の容量性セルを含み、前記複数の容量性セルの一部は、プロセッサに関連する信号に基づき、キャパシタと導電性領域との間で電荷を転送するように構成される垂直チャネル領域を含むアクセストランジスタに結合するキャパシタを含み、前記垂直チャネル領域は、バンドギャップエネルギー差を用いて前記キャパシタと前記導電性領域との間のリーク電流を減らすように構成される少なくとも一つのナノロッドを含む、システム。
  12. 前記少なくとも一つのナノロッドはゲート領域チャネル材料を共有する、請求項１１のシステム。
  13. 前記ゲート領域チャネル材料は、誘電体とゲート導電体のうちの少なくとも一つを含む、請求項１１もしくは１２のうちの一項のシステム。
  14. 前記誘電体は、前記垂直チャネル領域内の反転フィールドを支持するように構成されるゲート誘電体を含む、請求項１１−１３のうちの一項のシステム。
  15. 前記少なくとも一つのナノロッドは、シリコン基板とシリコンウェハのうちの少なくとも一つから形成される、請求項１１−１４のうちの一項のシステム。
  16. 前記キャパシタは両面キャパシタを含む、請求項１１−１５のうちの一項のシステム。
  17. 前記複数の容量性セルはメモリモジュールの一部分を形成するように構成される、請求項１１−１６のうちの一項のシステム。
  18. 前記メモリモジュールはDRAMモジュールを含む、請求項１１−１７のうちの一項のシステム。
  19. 前記少なくとも一つのナノロッドは1.12 eVより大きなバンドギャップエネルギーを持つ領域を含む、請求項１１−１８のうちの一項のシステム。
  20. 半導体材料の垂直輸送領域を含む少なくとも一つのナノロッドを含むチャネル領域と、
    前記垂直輸送領域において前記少なくとも一つのナノロッドの少なくとも一部分を取り囲むゲート領域と、
    キャパシタセルを支持する末端で前記少なくとも一つのナノロッドに結合する第一のドレイン／ソース領域と、
    を含むメモリユニット。
  21. 前記チャネル領域はシフトされたバンドギャップエネルギーを用いるように構成される、請求項２０のメモリユニット。
  22. 前記少なくとも一つのナノロッドはシフトされたバンドギャップエネルギーを提供するように構成される、請求項２０−２１のうちの一項のメモリユニット。
  23. 前記チャネル領域は前記キャパシタセルに関連するオフ状態のリーク電流を減らすように構成される、請求項２０−２２のうちの一項のメモリユニット。
  24. 前記ゲート領域は、ゲート誘電体とゲート導電体のうちの少なくとも一つを含む共通ゲート材料を含む、請求項２０−２３のうちの一項のメモリユニット。
  25. 前記ゲート領域は共通ゲート電極を用いるように構成される、請求項２０−２４のうちの一項のメモリユニット。
  26. 前記少なくとも一つのナノロッドの直径は約0.5 nmから約20 nmである、請求項２０−２５のうちの一項のメモリユニット。
  27. 前記垂直輸送領域は、バルクバンドギャップエネルギーよりも大きい量子化エネルギーを持つ部分を含む、請求項２０−２６のうちの一項のメモリユニット。
  28. 前記チャネル領域は第二のドレイン／ソース領域に結合する、請求項２０−２７のうちの一項のメモリユニット。
  29. 第二のドレイン／ソース領域と前記少なくとも一つのナノロッドのうちの少なくとも一つは、単結晶半導体基板から形成される、請求項２０−２７のうちの一項のメモリユニット。
  30. 前記垂直輸送領域は、シリコン、シリコンゲルマニウム、および炭化シリコンのうちの少なくとも一つを含む、請求項２０−２９のうちの一項のメモリユニット。
  31. 前記ゲート領域は、金属とポリシリコンのうちの少なくとも一つを含む材料を含む、請求項２０−３０のうちの一項のメモリユニット。
  32. 前記キャパシタセルは行アクセス回路と列アクセス回路のうちの少なくとも一つに結合する、請求項２０−３１のうちの一項のメモリユニット。
  33. 特定信号に従って半導体材料内の所定の垂直領域を通して電荷を伝播し、前記垂直領域はキャパシタに関連する電極に結合するステップと、
    前記所定の垂直領域を用いて電荷の流れを遮断するステップとを含み、前記半導体材料はその固有バンドギャップエネルギーよりも大きな電子エネルギーバンドギャップを持つ、方法。
  34. 伝播するステップは、少なくとも一つのナノロッドを通して伝播するステップを含む、請求項３３の方法。
  35. 伝播するステップは、前記キャパシタを放電するために電荷を伝播するステップを含む、請求項３３−３４のうちの一項の方法。
  36. 遮断するステップは、リーク電流に関連する電荷を遮断するステップを含む、請求項３３−３５のうちの一項の方法。
  37. 遮断するステップは、ゲート電位に関連するバイアスフィールドと組み合わせて前記電子エネルギーバンドギャップを用いて選択的に遮断するステップを含む、請求項３３−３６のうちの一項の方法。
  38. 第一の半導体材料と第二の半導体材料を用いて垂直チャネルトランジスタを形成し、前記第一の半導体材料は、前記第一の半導体材料の電子エネルギーギャップ を増加するためにナノロッド構造を組み込み、前記第二の半導体材料は、前記第一の半導体材料の前記電子バンドギャップエネルギーよりも少ない固有電子バンドギャップエネルギーを持つ、ステップと、
    第一の半導体材料の一部分を取り囲むゲート領域を形成するステップと、
    を含む方法。
  39. 垂直チャネルトランジスタを形成するステップは、シリコンを含む材料で形成するステップを含む、請求項３８の方法。
  40. 前記第一の半導体材料を用いて垂直チャネルトランジスタを形成するステップは、シリコンと同じ格子定数を持つ第一の半導体材料を用いるステップを含む、請求項３８−３９のうちの一項の方法。
  41. 垂直トランジスタチャネルを形成するステップは、自己組織化層を用いて形成するステップを含む、請求項３８−４０のうちの一項の方法。
  42. 少なくとも一つの垂直ナノロッドを含むアクセストランジスタを形成するステップと、
    前記アクセストランジスタによって支持されるキャパシタセルを形成するステップと、
    複数の電極を用いて前記キャパシタセルに前記アクセストランジスタを接続するステップと、
    を含む方法。
  43. アクセストランジスタを形成するステップは、環状ゲート構造を形成するステップを含む、請求項４２の方法。
  44. 環状ゲート構造を形成するステップは、環状ゲート誘電体と環状ゲート電極を形成するステップを含む、請求項４３の方法。
  45. アクセストランジスタを形成するステップは、共通ドレイン／ソース領域を形成するステップを含む、請求項４２−４４のうちの一項の方法。
  46. アクセストランジスタを形成するステップは、スペーサー層を用いて材料を除去するステップを含む、請求項４２−４５のうちの一項の方法。
  47. 除去するステップは、基板によって支持される材料を除去するステップを含む、請求項４６の方法。
  48. 除去するステップは、基板材料と、半導体ウェハの一部分のうちの少なくとも一つを除去するステップを含む、請求項４６−４７のうちの一項の方法。
  49. アクセストランジスタを形成するステップは、前記少なくとも一つの垂直ナノロッドを最初に形成するステップを含む、請求項４２−４８のうちの一項の方法。
  50. 前記アクセストランジスタを接続するステップは、キャパシタプレートを用いて前記キャパシタセルに前記少なくとも一つのナノロッドを結合するステップを含む、請求項４２−４９のうちの一項の方法。
  51. 前記アクセストランジスタを接続するステップは、ゲート電極を用いて前記キャパシタセルに前記アクセストランジスタを接続するステップを含む、請求項４２−４９のうちの一項の方法。
  52. 基板層に隣接するアクセストランジスタであって、ロッド形の少なくとも一つの垂直チャネルを含み、前記少なくとも一つの垂直チャネルはゲート電極および少なくとも一つのドレイン／ソース領域を別の垂直チャネルと共有する、アクセストランジスタと、
    前記アクセストランジスタの一端に結合するキャパシタと、
    を含むメモリセル。
  53. 前記ゲート電極は量子化バンドギャップエネルギーを含む領域を取り囲む、請求項５２のメモリセル。
  54. 前記少なくとも一つの垂直チャネルは前記基板層から形成される、請求項５２−５３のうちの一項のメモリセル。
  55. 前記基板層はシリコンウェハである、請求項５２−５４のうちの一項のメモリセル。
  56. 前記少なくとも一つの垂直チャネル、前記基板層、および前記少なくとも一つのドレイン／ソース領域は同じ格子定数を持つ材料で形成される、請求項５２−５５のうちの一項のメモリセル。
  57. 前記少なくとも一つの垂直チャネル、前記基板層、および前記少なくとも一つのドレイン／ソース領域は単一材料から形成される、請求項５２−５６のうちの一項のメモリセル。
  58. 垂直電子チャネル内に第一の電場を作るステップと、
    キャパシタを放電するために前記垂直電子チャネル内に第二の電場を作るステップと、を含み、
    前記垂直電子チャネルはシリコンよりも大きな第一のバンドギャップエネルギーを持つ半導体材料を含み、前記垂直電子チャネルは前記第一のバンドギャップエネルギーよりも低い第二のバンドギャップエネルギーを持つ材料の領域に結合し、前記垂直電子チャネルと前記材料の領域のうちの少なくとも一つはシリコンに等しい格子定数を持つ、
    方法。
  59. 第一の電場を作るステップは、キャパシタプレート上に電荷を作るステップを含む、請求項５８の方法。
  60. 電荷を作るステップは、両面キャパシタに関連する前記キャパシタプレート上に電荷を作るステップを含む、請求項５９の方法。
  61. 第一の電場を作るステップは、キャパシタプレート上に電荷を作るステップを含む、請求項５８−６０のうちの一項の方法。
  62. 第一の電場を作るステップは、垂直な電位勾配を持つ第一の電場を作るステップを含む、請求項５８−６１のうちの一項の方法。
  63. 第二の電場を作るステップは、ダイナミックリードオンリーメモリセルに関連するキャパシタを放電するステップを含む、請求項５８−６２のうちの一項の方法。
  64. 第二の電場を作るステップは、径方向の電位勾配を持つ第二の電場を作るステップを含む、請求項５８−６３のうちの一項の方法。
  65. メモリに結合するユーザーインターフェースを含み、前記メモリは複数のキャパシタセルを含み、前記キャパシタセルの少なくとも一部分は少なくとも一つのアクセストランジスタを含み、前記アクセストランジスタはロッド形の少なくとも一つの垂直チャネルを含み、前記ロッドは第一のバンドギャップエネルギー領域と第二のバンドギャップエネルギー領域を含み、前記第二のバンドギャップエネルギーは前記第一のバンドギャップエネルギーより低く、前記第一のバンドギャップエネルギー領域と前記第二のバンドギャップエネルギー領域はチャネルリーク電流を減らすために連携する、システム。
  66. 前記ユーザーインターフェースは、携帯情報端末、携帯電話、テレビ、コンピュータ、およびネットワークサーバのうちの少なくとも一つに結合する、請求項６５のシステム。
  67. 前記ユーザーインターフェースはプロセッサとモデムのうちの少なくとも一つに関連する信号を受信するように構成される、請求項６５−６６のうちの一項のシステム。
  68. 前記ユーザーインターフェースは、プロセッサ、ディスプレイ、およびストレージデバイスのうちの少なくとも一つに信号を送信するように構成される、請求項６５−６７のうちの一項のシステム。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013026397A (ja) * 2011-07-20 2013-02-04 Toshiba Corp メモリ用シフトレジスタ及びその製造方法

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7667260B2 (en) * 2006-08-09 2010-02-23 Micron Technology, Inc. Nanoscale floating gate and methods of formation
US8643087B2 (en) 2006-09-20 2014-02-04 Micron Technology, Inc. Reduced leakage memory cells
US20090251968A1 (en) * 2008-04-08 2009-10-08 Christoph Andreas Kleint Integrated circuit having a base structure and a nanostructure
US7972926B2 (en) * 2009-07-02 2011-07-05 Micron Technology, Inc. Methods of forming memory cells; and methods of forming vertical structures
FR2980918B1 (fr) * 2011-10-04 2014-03-07 Univ Granada Point memoire ram a un transistor
US9461160B2 (en) 2011-12-19 2016-10-04 Intel Corporation Non-planar III-N transistor
US9054215B2 (en) * 2012-12-18 2015-06-09 Intel Corporation Patterning of vertical nanowire transistor channel and gate with directed self assembly
US10276664B2 (en) * 2014-02-10 2019-04-30 Taiwan Semiconductor Manufacturing Company Limited Semiconductor structures and methods for multi-dimension of nanowire diameter to improve drive current
US10854735B2 (en) 2014-09-03 2020-12-01 Taiwan Semiconductor Manufacturing Company Limited Method of forming transistor
US9755013B2 (en) * 2015-04-22 2017-09-05 Globalfoundries Inc. High density capacitor structure and method
GB201516246D0 (en) * 2015-09-14 2015-10-28 Univ College Cork Nat Univ Ie Tunnel field effect transistor
WO2017081727A1 (ja) * 2015-11-09 2017-05-18 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法及び半導体装置
US9627478B1 (en) 2015-12-10 2017-04-18 International Business Machines Corporation Integrated vertical nanowire memory
AU2017367692B2 (en) * 2016-12-02 2022-04-14 Carver Scientific, Inc. Memory device and capacitive energy storage device
CN106601912A (zh) * 2016-12-16 2017-04-26 深圳大学 一种基于高分子复合材料的存储器及其制备方法
US10396145B2 (en) * 2017-01-12 2019-08-27 Micron Technology, Inc. Memory cells comprising ferroelectric material and including current leakage paths having different total resistances
KR102558973B1 (ko) 2017-01-18 2023-07-24 삼성디스플레이 주식회사 트랜지스터 표시판
WO2018182689A1 (en) * 2017-03-31 2018-10-04 Intel Corporation Vertical shared gate thin-film transistor-based charge storage memory
US11031400B2 (en) * 2018-08-10 2021-06-08 Micron Technology, Inc. Integrated memory comprising secondary access devices between digit lines and primary access devices
KR102582668B1 (ko) 2018-10-01 2023-09-25 삼성전자주식회사 집적회로 소자의 제조 방법
US10833206B2 (en) 2018-12-11 2020-11-10 Micron Technology, Inc. Microelectronic devices including capacitor structures and methods of forming microelectronic devices
US11158715B2 (en) 2019-06-20 2021-10-26 International Business Machines Corporation Vertical FET with asymmetric threshold voltage and channel thicknesses
US11170834B2 (en) 2019-07-10 2021-11-09 Micron Technology, Inc. Memory cells and methods of forming a capacitor including current leakage paths having different total resistances
KR20210158258A (ko) 2020-06-23 2021-12-30 삼성전자주식회사 집적회로 소자
US11563007B2 (en) * 2020-10-26 2023-01-24 Nanya Technology Corporation Semiconductor structure with vertical gate transistor
TWI794092B (zh) * 2021-12-20 2023-02-21 南亞科技股份有限公司 具有雙面電容器的記憶體元件
CN116230764B (zh) * 2022-03-30 2024-03-15 北京超弦存储器研究院 场效应管、存储器及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH118366A (ja) * 1997-06-04 1999-01-12 Lg Semicon Co Ltd 半導体装置の製造方法
JP2002083945A (ja) * 2000-09-08 2002-03-22 Toshiba Corp 半導体メモリ装置及びその製造方法
JP2005197612A (ja) * 2004-01-09 2005-07-21 Sony Corp 集積型量子細線トランジスタおよびその製造方法ならびに集積型細線トランジスタおよびその製造方法ならびに電子応用装置

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5258635A (en) * 1988-09-06 1993-11-02 Kabushiki Kaisha Toshiba MOS-type semiconductor integrated circuit device
US5208172A (en) 1992-03-02 1993-05-04 Motorola, Inc. Method for forming a raised vertical transistor
US5976957A (en) * 1996-10-28 1999-11-02 Sony Corporation Method of making silicon quantum wires on a substrate
US6337497B1 (en) * 1997-05-16 2002-01-08 International Business Machines Corporation Common source transistor capacitor stack
US6246083B1 (en) 1998-02-24 2001-06-12 Micron Technology, Inc. Vertical gain cell and array for a dynamic random access memory
KR100360476B1 (ko) 2000-06-27 2002-11-08 삼성전자 주식회사 탄소나노튜브를 이용한 나노 크기 수직 트랜지스터 및 그제조방법
EP1299914B1 (de) * 2000-07-04 2008-04-02 Qimonda AG Feldeffekttransistor
DE10036897C1 (de) 2000-07-28 2002-01-03 Infineon Technologies Ag Feldeffekttransistor, Schaltungsanordnung und Verfahren zum Herstellen eines Feldeffekttransistors
US7205604B2 (en) * 2001-03-13 2007-04-17 International Business Machines Corporation Ultra scalable high speed heterojunction vertical n-channel MISFETs and methods thereof
JP4246929B2 (ja) * 2001-06-29 2009-04-02 株式会社東芝 半導体記憶装置およびその製造方法
US6606251B1 (en) * 2002-02-07 2003-08-12 Cooligy Inc. Power conditioning module
US6534824B1 (en) 2002-02-20 2003-03-18 International Business Machines Corporation Self-aligned punch through stop for 6F2 rotated hybrid DRAM cell
US7192533B2 (en) 2002-03-28 2007-03-20 Koninklijke Philips Electronics N.V. Method of manufacturing nanowires and electronic device
JP2005534173A (ja) * 2002-07-19 2005-11-10 アヴィザ テクノロジー インコーポレイテッド 金属酸窒化物及び金属シリコン酸窒化物の金属・有機化学気相成長法及び原子層蒸着法
DE10250984A1 (de) 2002-10-29 2004-05-19 Hahn-Meitner-Institut Berlin Gmbh Feldeffekttransistor sowie Verfahren zu seiner Herstellung
DE10250830B4 (de) 2002-10-31 2015-02-26 Qimonda Ag Verfahren zum Herstellung eines Schaltkreis-Arrays
US6933222B2 (en) * 2003-01-02 2005-08-23 Intel Corporation Microcircuit fabrication and interconnection
US7372091B2 (en) 2004-01-27 2008-05-13 Micron Technology, Inc. Selective epitaxy vertical integrated circuit components
KR100574317B1 (ko) 2004-02-19 2006-04-26 삼성전자주식회사 게이트 구조물, 이를 갖는 반도체 장치 및 그 형성 방법
US7241655B2 (en) 2004-08-30 2007-07-10 Micron Technology, Inc. Method of fabricating a vertical wrap-around-gate field-effect-transistor for high density, low voltage logic and memory array
US7442976B2 (en) 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
US7345296B2 (en) 2004-09-16 2008-03-18 Atomate Corporation Nanotube transistor and rectifying devices
KR100688542B1 (ko) * 2005-03-28 2007-03-02 삼성전자주식회사 수직형 나노튜브 반도체소자 및 그 제조방법
US7120046B1 (en) 2005-05-13 2006-10-10 Micron Technology, Inc. Memory array with surrounding gate access transistors and capacitors with global and staggered local bit lines
US7230286B2 (en) * 2005-05-23 2007-06-12 International Business Machines Corporation Vertical FET with nanowire channels and a silicided bottom contact
US20070052012A1 (en) 2005-08-24 2007-03-08 Micron Technology, Inc. Vertical tunneling nano-wire transistor
JP4496371B2 (ja) 2005-09-16 2010-07-07 株式会社東芝 半導体素子の製造方法
KR100685659B1 (ko) * 2006-01-26 2007-02-26 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP5229635B2 (ja) 2006-04-04 2013-07-03 マイクロン テクノロジー， インク． サラウンディングゲートを有するナノワイヤ・トランジスタ
US8643087B2 (en) 2006-09-20 2014-02-04 Micron Technology, Inc. Reduced leakage memory cells

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH118366A (ja) * 1997-06-04 1999-01-12 Lg Semicon Co Ltd 半導体装置の製造方法
JP2002083945A (ja) * 2000-09-08 2002-03-22 Toshiba Corp 半導体メモリ装置及びその製造方法
JP2005197612A (ja) * 2004-01-09 2005-07-21 Sony Corp 集積型量子細線トランジスタおよびその製造方法ならびに集積型細線トランジスタおよびその製造方法ならびに電子応用装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013026397A (ja) * 2011-07-20 2013-02-04 Toshiba Corp メモリ用シフトレジスタ及びその製造方法

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