TWI397168B - 降低漏電的記憶體單元 - Google Patents

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Description

降低漏電的記憶體單元
本文中所揭示之資訊大體而言係關於包括記憶體單元之半導體裝置的實施例。
半導體裝置工業具有對減小(例如)在電腦及行動通信系統中所發現之動態隨機存取記憶體(DRAM)中所使用之裝置之大小的市場驅動之需求。當前，工業依賴於減小或縮減其基本裝置之尺寸之能力來提高裝置密度。此包括縮放金氧半導體場效電晶體(MOSFET)的通道長度。MOSFET之增加之通道縮減可減小通道電阻。因此，可增加通道漏電流。此關係使得當前MOSFET通道設計較不適用於提供愈來愈小之記憶體單元，且因此，需要尋找其他機制以產生減小之單元幾何形狀。
一種增加半導體之晶載儲存容量之方法為增加每單位面積之電容器單元之數目，其大體上意謂減小電容器之總大小。然而，減小電容器之大小可導致每單元之較低電容。若較低單元電容意謂需要針對效能特徵(諸如，隨時間維護儲存電荷的能力)而維護或改良較多電容性元件，則電容器密度之任何增益可被抵消。雙面電容器提供用於增加電容而無面積之相應增大的一適用之裝置結構。舉例而言，藉由增加分離電容器極板之絕緣體材料之介電常數，雙面電容器可被縮減得較小。
用於DRAM記憶體單元之雙面電容器通常耦合至位於緊密接近之處的存取電晶體。因為效能之原因且為了最大化單元密度，存取電晶體及雙面電容器可以堆疊電容器－電晶體配置而形成。用於此配置之雙面電容器之大小的持續減小既而可涉及存取電晶體之進一步減小(或縮減)。在MOSFET的狀況下，縮減得較小通常意謂減小通道長度以及通道寬度，此可導致較低汲極－源極電阻(rds )。較低rds 可允許較高關閉狀態漏電流在汲極與源極之間流動。歸因於短通道效應(諸如，汲極誘發能障降低)，較低rds 可產生自通道導電性之增加。在接近通道反轉臨限值時，在源極與通道之間可形成阻擋汲極電流之電位障壁。汲極電壓之施加可減小源極與通道之間的電位障壁高度，進而在接近及小於臨限值時增加汲極電流。汲極電流可因此歸因於汲極電壓以及閘極電壓，進而在接近或小於反轉臨限值時有效地減小rds 。歸因於較高之閘極電場，在較短之通道長度時亦可發生較高閘極漏電流。因為減小了通道長度，所以本發明之許多實施例可操作以降低漏電流。
半導體材料之主體(或本體)帶隙能為具有三維能態連續區的在導電帶與價能帶之間的能量分離。具有三維能態連續區的半導體材料通常不會展現顯著之量子大小效應(諸如，個別能階、重電洞帶及輕電洞帶的自旋－軌道分離及帶隙分離之改變)。量子大小效應可藉由改變晶體之尺寸而引發。若所有三個晶體尺寸皆足夠大，則單晶半導體材料之實際尺寸的改變通常不會改變材料之主體帶隙能。相反，若使三個晶體尺寸中之至少一者足夠小，則減小半導體材料之尺寸可引起材料之帶隙能增加或偏移至較高能量。舉例而言，因為減小了由半導體材料成形之棒體之長度或直徑，所以棒體可使材料之能帶隙增加而大於其主體帶隙能態。可利用由桿成形材料之較小直徑引起的材料之能帶隙的改變。直徑約為一奈米之棒體可被稱為"奈米棒"。
在許多實施例中，使用大體垂直於基板之表面而定向之一或多個半導體奈米棒來形成垂直電晶體通道。在某些狀況下，通道包含奈米棒形狀。在某些狀況下，使用多個奈米棒來形成通道區。且在某些狀況下，奈米棒包括通道區。
因為使用量子大小效應可將幾何形狀用於改變MOSFET通道的電子特性，所以奈米棒為基於MOSFET之裝置的設計者提供替代方案。因為減小了奈米棒通道之直徑，所以在通道區中可發生狀態密度自三維狀態連續區至二維狀態密度的偏移。因此，可減小電子及電洞的有效質量且可在通道中增加半導體材料之帶隙能。電荷載流子之較低有效質量可提供改良之載流子之傳送特性(諸如，較高載流子移動性)。具有較高帶隙能之MOSFET通道可提供在源極區與汲極區之間的較低漏電流、較低閘極－通道漏電流及較快之切換速度。
普通MOSFET通道材料為單晶矽。矽係一種電子帶隙隨晶體之實際大小減小而增加的材料。對於具有成形為奈米棒之矽垂直電子通道的MOSFET或具有形成有多個奈米棒之矽垂直電子通道的MOSFET，減小奈米棒之直徑(例如，自13 nm減小至7 nm)在室溫下使帶隙能自其主體(或本體)帶隙能1.12 eV增加至3.5 eV。藉由更進一步減小奈米棒之直徑可使額外之能帶隙分離成為可能。使用帶隙能超過奈米棒之較高能量的介電質或半導體來降低沿著奈米棒側之通道的表面狀態密度亦可增加帶隙分離。增加帶隙分離可減少DIBL及其他短通道效應，包括帶間穿隧誘發之關閉狀態漏電。
圖1A 為說明根據本發明之各種實施例之奈米棒形成的橫截面。在許多實施例中，基板101A包含矽基板，但是可使用除了矽以外之基板材料，諸如，矽鍺。在一些實施例中，基板101A可包含晶圓，諸如，矽晶圓。在各種實施例中，基板101A可包含藍寶石上矽(silicon on sapphire)或絕緣體上矽。基板101A亦可包含等電子材料，諸如，等電子矽。各種實施例包含具有(001)、(011)及(111)定向之結晶表面的基板101A。在一些實施例中，基板101A可被切割並/或拋光成相對於軸上切割表面法線(圖示為Y)以在0.5°至15°範圍內之角度離軸。
可調整在層102A中之雜質及/或電載流子濃度以獲得所要層導電率。舉例而言，層102A可經摻雜以提供n型導電率。在一些實施例中，層102A可具有p型導電率。在各種實施例中，層102A可為大體無意摻雜(或未摻雜)之層。在各種實施例中，層102A與基板101A可具有相同導電類型。在一些實施例中，層102A與基板101A具有大體相同之電雜質濃度。在各種實施例中，層102A由基板101A形成。在一些實施例中，層102A可包含基板101A之一部分。在各種實施例中，層102A可包含磊晶成長或沈積膜。在一些實施例中，可使用離子植入來調整層102A之雜質濃度及導電類型以達到所要電濃度。
層103A可形成於層102A上，且在一些實施例中可由層102A形成。可使用磊晶製程或沈積製程來形成層103A。層103A及層102A可具有相同或不同的導電類型。在各種實施例中，層103A為大體無意摻雜之層。在一些實施例中，層103A為具有小於1×1017 cm－3 之雜質濃度的摻雜層。n型雜質之實例包括P、As及Sb。p型雜質之實例包括B、Ga及In。在一些實施例中，層103A可具有小於1×1017 cm－3 的電活性濃度。在各種實施例中，雜質及/或電活性濃度在大體垂直於表面法線之方向上分級。在各種實施例中，雜質及/或電活性濃度在大體平行於表面法線之方向上分級。在一些實施例中，可使用離子植入來調整層103A之雜質濃度及導電類型以提供特定之電濃度。在一些實施例中，層103A與基板101A具有大體相同之導電類型。在各種實施例中，層103A由基板101A形成。在一些實施例中，層103A可形成基板101A之一部分。在各種實施例中，層103A、102A及基板101A可由諸如矽晶圓之單一晶圓形成。
如圖1A中所示，可將層105A作為遮罩層形成於層103A之表面上。視需要，可以直線、正方形、圓形或其他幾何形狀的形狀來形成層105A。層105A可由任意數目之可圖案化之材料形成，諸如，光阻、金屬或可適用於各種微影製程的介電質。可使用適當之抗蝕刻材料來鄰近於層105A而形成間隔物104A。在一些實施例中，層104A可包含(但不限於)半導體材料(諸如，SiGe、SiC及SiGeC)、介電質(諸如，氮化矽、氮氧化物及SiO2 )、聚合物(諸如，光阻)，嵌段聚合物(諸如，聚苯乙烯及聚甲基丙烯酸甲酯之二嵌段共聚物摻合物)、金屬(諸如，W、MO、Ta及Al)，或一或多層半導體、聚合物、嵌段聚合物、介電質及金屬的某些組合。在各種實施例中，間隔物104A可以環孔形狀而形成為自組裝層。在一些實施例中，間隔物可形成為具有島狀輪廓之自組裝層。在各種實施例中，間隔物104A可形成為形成圓形孔之自組裝層。在一些實施例中，間隔物104A可在不具有層105A之情況下由自組裝層製程形成。
圖1B 為說明根據本發明之各種實施例之奈米棒形成的橫截面。此時，圖1A之層105A被展示為被移除，進而剩餘在層103B上大體未改變之間隔物104B。此時，視需要。可使用(例如)擴散、植入及退火製程來進一步處理層102B及/或103B以調整間隔物104B之間的各別層的電特性及機械特性。在一些實施例中，可進一步處理102B及/或103B以使用間隔物作為遮罩而調整間隔物104B正下方之各別層之一部分的電特性及機械特性。在各種實施例中，可調整層102B之電特性以提供鄰近於間隔物104B之導電區。在各種實施例中，可調整層102B之電特性以形成至少部分地在間隔物104B下側向延伸的一或多個共用摻雜區。在一些實施例中，可調整層102B之電特性以形成與摻雜區接觸之區。
圖1C 為說明根據本發明之各種實施例之奈米棒形成的橫截面。此處，層103C及層102C之一部分被展示為已在間隔物104C之間移除，進而形成垂直奈米棒結構110C。可使用蝕刻製程(諸如，濕式化學蝕刻，諸如電漿蝕刻之氣體蝕刻及其他適當製程)來移除在間隔物104C之間的材料。在各種實施例中，蝕刻之深度可小於1 μm。垂直奈米棒結構110C之層103C形成通道區，且層102C形成電晶體之共用摻雜汲極/源極區。在一些實施例中，垂直結構之通道部分可小於0.5 μm。
奈米棒110C可形成為支柱或柱狀物且可具有大體上以呈現如圖1D中所說明之垂直棒形結構之圓盤形式成形的側向橫截面。
圖1D 說明根據本發明之各種實施例而形成之奈米棒110D。在間隔物104C以下之層103D的直徑可在約0.5 nm至約15 nm之範圍內。在一些實施例中，在間隔物104D以下之層103D的直徑可在約1 nm至約10 nm之範圍內。大體而言，可根據所要能帶偏移來選擇直徑。在各種實施例中，可部分地移除在間隔物102D之間的層103D。在一些實施例中，可在間隔物104D之間移除層102D、層103D及基板材料101D之一部分，使得不存在使用未經進一步處理之層102D的共用摻雜區(未圖示)。
在一些實施例中，層102D及層103D係由基板材料101D形成。舉例而言，層102D及103D可為基板材料101D的一部分，該基板材料101D為半導體晶圓。在各種實施例中，基板101D為單晶矽晶圓。在一些實施例中，層102D、103D及101D包含矽層。在各種實施例中，層102D及103D可包含SiGe層。在一些實施例中，層102D可為SiGe層且層103D可包含矽層。在各種實施例中，層102D可包含矽層且層103D可包含SiGe層。在一些實施例中，層102D及/或層103D可包含SiC層或SiGeC層。
圖2A 為說明根據本發明之各種實施例之MOS電晶體的橫截面。此處，首先形成垂直奈米棒210A，接著形成與垂直奈米棒之通道區203A接觸之閘極介電質206A。可在層202A上之奈米棒之間形成絕緣體207A。可進一步在奈米棒之間形成選用之場絕緣體(未圖示)。可沿著奈米棒210A之側面形成圍繞或封閉通道區之閘極介電質206A。在一些實施例中，絕緣體207A及閘極介電質206A由相同介電材料形成。在各種實施例中，絕緣體207A及閘極介電質206A可為不同材料。閘極介電材料之實例包括(但不限於)SiO2 、SiN及用Si、Mo、W、Ta、Hf及Al形成之氮化物與氮氧化物。在一些實施例中，閘極介電質可包含複合多層介電質。取決於閘極介電材料及相關的特性(諸如，介電常數)，閘極介電質206A之厚度可在約2 nm至約20 nm之範圍內。在一些實施例中，可以相同厚度或以不同厚度形成絕緣體207A及閘極介電質206A。
圖2B 為說明根據本發明之各種實施例之MOS電晶體的橫截面。此處，兩個存取電晶體200B被展示為由形成於基板201B上之隔離區212B分離。隔離區212B可為形成於共用汲極/源極區202B中以電隔離存取電晶體200B之淺渠溝隔離區。隔離區212B可為手介電材料(諸如，氣相沈積之SiO2 )填充之蝕刻區。在一些實施例中，隔離區212B可形成於基板201B之一部分中。存取電晶體包括垂直奈米棒210B，其具有在奈米棒之一端處與通道區203B接觸之汲極/源極區211B及在第二端處與通道區接觸之共用汲極/源極區202B。在一些實施例中，隔離區可用於電隔離平行組態之複數個垂直奈米棒以形成垂直通道電晶體。在一些實施例中，垂直通道區203B之長度可小於250 nm。在各種實施例中，垂直通道區203B之長度可在約20 nm與約150 nm之間。
閘極導體208B可形成於在通道區203B中圍繞奈米棒之閘極介電質206B上。藉由用適當之導電材料填入奈米棒210B之間的區域，可將閘極區形成為共用導電閘極區。在一些實施例中，可形成閘極區以使得不存在共用閘極區。導電閘極區材料之實例包括(但不限於)多晶矽、金屬(諸如，Al、W、Mo及Ta)，二元化合物(諸如，TiN及TaN)、金屬矽化物(諸如，WSix 、NiSi、CoSix 及TiSix )、dacecamine及導電材料層之組合。場絕緣體209B可形成為覆蓋閘極導體208B且可包含任何適當之絕緣體，包括(但不限於)SiO2 、SiN及含有Si、Al、W、Ta、Ti及Mo之基於氮氧化物的介電質。
汲極/源極區211B及共用源極/汲極區202B可經組態以使用奈米棒之垂直通道區203B而電接觸，使得當零閘極偏壓施加至閘極導體208B時不存在穿過通道區之電流。可由磊晶成長、離子植入及沈積製程形成汲極/源極區211B。在一些實施例中，汲極/源極區211B可形成為共用區。在各種實施例中，汲極/源極區211B可包含矽、摻雜多晶矽、SiC、SiGe或SiGeC。可使用一般熟習此項技術者所知之化學機械製程來獲得用於場介電質209B及汲極/源極區211B之大體平坦的表面。在各種實施例中，覆蓋絕緣體209B及汲極/源極區211B之導電區可經形成以耦合奈米棒210B(未圖示)。
圖3 為根據本發明之各種實施例之MOS電晶體的表面視圖。此處，存取電晶體300被展示為具有九個奈米棒310及一隔離區312，但可包括更多或更少之奈米棒。耦合至汲極/源極區302之圖2B之垂直通道區203B形成可在311處電耦合至電容器之平行通道的複合物(未圖示)。在一些實施例中，隔離區312可用於電隔離複數個垂直通道區。在各種實施例中，隔離區312可用於將存取電晶體300之垂直通道區與鄰近存取電晶體300之垂直通道區電隔離。在一些實施例中，隔離區312可用於將耦合至存取電晶體300之電容器與鄰近電容器單元(未圖示)隔離。如圖3中之以實例所示(但並不限制)，使用具有約10 nm直徑之垂直奈米棒通道(未圖示)，具有約2 nm徑向厚度之閘極介電質306及具有約5 nm徑向厚度之閘極導體308，可以24 nm之中心間距來形成九個奈米棒310之共用環形閘極配置。各種實施例包括在約2 nm至約20 nm之範圍內的閘極介電質厚度、在約0.5 nm至約15 nm之範圍內的通道區直徑及在約3 nm至約10 nm之範圍內的導電閘極區厚度。形成為存取電晶體或其他此類電晶體之部分的平行耦合之奈米棒及/或通道之數目可影響所要效能特徵。大體而言，可根據特定製程之指定設計規則來確定並調整每一表面積之垂直通道的數目。
圖4 為說明根據本發明之各種實施例之記憶體單元的橫截面。此處，DRAM單元430包括存取電晶體400及雙面電容器425，但任何類型之電容器可經組態而由存取電晶體支撐或耦合至存取電晶體。雙面電容器儲存自輸入電路(未圖示)接收之電荷以使得電荷跨越電容器極板421與423之間的絕緣體422而建立電場。關於儲存單元電容器之製造的更多資訊可在題為Method for Forming a Storage Capacitor Compatible with High Dielectric Constant Material之美國專利第6,030,847號，及題為Semiconductor Fabrication Using a Collar之美國專利申請案第10/788,977號中找到，兩者之全部內容以引用之方式併入本文中。
在各種實施例中且如圖4中所示，存取電晶體400之n型汲極/源極區411與奈米棒通道403及電容器極板421接觸。支撐電容器極板421及423之間的電場的電荷可將與電容器極板421接觸之每一汲極/源極區411置於大體等電位處。在此狀況下，在閘極導體408上不存在偏壓電位的情況下，電荷不可流動穿過任何奈米棒410之垂直通道區403。在一些實施例中，閘極導體408共用耦合一或多個奈米棒之閘極區之導體。因此，閘極導體408可包含使用導體耦合之多個離散閘電極。奈米棒410之垂直通道403的直徑可足夠小以使得通道區403中之材料之電子帶隙能大於在非通道區中(諸如，n型汲極/源極區402之未蝕刻之部分及基板層401中)之電子帶隙能。在各種實施例中，基板401、n型共用汲極/源極區402、通道區403及/或n型汲極/源極區411由具有相同晶格常數之材料形成。在一些實施例中，基板401、共用汲極/源極區402、通道區403及/或汲極/源極區411由矽形成。在各種實施例中，使汲極/源極區411足夠大以消除量子大小效應(諸如，較高之能帶隙偏移)。在一些實施例中，汲極/源極區411可為共用汲極/源極區。在各種實施例中，使共用汲極/源極區402之一部分足夠大以消除在彼部分中之量子大小效應。在一些實施例中，使用通孔(未圖示)而將共用汲極/源極區402耦合至接地平面413。在各種實施例中，共用源極/汲極區402可用作接地平面或類似導電區。在一些實施例中，將基板耦合至接地平面413。在各種實施例中，基板形成導電平面(諸如，接地平面)之至少一部分。在一些實施例中，電隔離區(未圖示)可形成於奈米棒410之間的基板中。在各種實施例中，基板可包含非導電材料(諸如，具有低載流子濃度之矽晶圓)。在一些實施例中，接地平面413可包含一系列之接地平面。在各種實施例中，接地平面413被形成為耦合至一或多個導體、電極、電路元件、電壓及其類似物的複數個導體。
舉例而言，因為未提供另外電流路徑，所以在存取電晶體之關閉狀態期間可儲存由導體自輸入/輸出電路(未圖示)傳輸之電壓信號置放於電容器上的電荷。對於圖4中所說明之記憶體單元，可將電荷用於在垂直方向上在電容器極板421與導電接地平面413之間建立電場。電場之一部分可具有跨越源極/汲極區402、411之間的存取電晶體400之奈米棒410的通道區403之垂直電位梯度。在不存在施加至閘極導體408的電壓情況下，在汲極/源極區402、411之間大體上無電流(關閉狀態)。
將電壓施加至閘極導體408可建立跨越閘極介電質406的電場，其中場分量垂直於通道403。與閘極介電層406協作之閘極電壓可進一步產生沿著汲極/源極區402、411之間的通道403自閘極介電質向內延伸之電荷反轉層(未圖示)。電荷反轉層可電耦合汲極/源極區402、411以在其間形成電流路徑。在一些實施例中，奈米棒可具有圓形橫截面且電場包括放射狀電位梯度。在與汲極/源極區411接觸之電容器極板421與共用汲極/源極區402及/或基板401及/或導電接地平面413之間的電流路徑的形成可允許電容器經由通道區放電，進而移除電容器之電荷及各別電壓與電場。
在電晶體之關閉狀態中，電容器極板421與通道區403之間的能帶不連續性(或能帶偏移)在奈米棒410之情形下可大於由具有主體帶隙能之相同材料形成的電晶體通道(例如，無奈米棒)的情形。此增加之能帶偏移可提供用於阻擋電子藉此減少經由通道區403逸出電容器極板421之電荷量的增加之電子障壁。在源極/汲極區402與通道區403之間的增加的能帶隙差可藉由改良亞臨限理想因子及亞臨限電壓擺動來減少DIBL。因此，可經由存取電晶體400而發生隨時間自電容器425洩漏之電荷量之減少。結果，DRAM單元430可將電荷留存較長時間。
圖5 為根據本發明之各種實施例之記憶體裝置500的方塊圖。記憶體裝置500可包括一陣列之記憶體單元502、位址解碼器504、列存取電路506、行存取電路508、控制電路510及輸入/輸出(I/O)電路512。記憶體單元502可包含操作性地耦合至列存取電路506及行存取電路之一或多個電容器單元。記憶體裝置500可操作性地耦合至外部處理器514或記憶體控制器(未圖示)以提供對記憶體內容之存取。展示記憶體裝置500以接收來自處理器514之控制信號，諸如，WE＊ 、RAS＊ 及CAS＊ 信號。記憶體裝置500可儲存經由I/O線而存取之資料。一般熟習此項技術者將瞭解：可提供額外電路及控制信號，且圖5之記憶體裝置已被簡化以有助於集中於(而並非混淆)本發明之各種實施例。記憶體單元、電晶體及相關聯之電路中之任一者可包括根據本發明之各種實施例之積體電路結構及/或元件。舉例而言，可根據本發明之實施例來製造該陣列之記憶體單元502以包括如圖1D中所示之一或多個奈米棒。
應瞭解記憶體裝置500之以上描述意欲提供對可能之記憶體結構之一般理解，且並非對特定類型之記憶體(諸如，DRAM)之所有元件及之特徵的完整描述。進一步，本發明之許多實施例可同等地適用於任何大小及類型之記憶體電路且並非意欲受限於上文所描述之DRAM。其他替代類型之裝置包括靜態隨機存取記憶體(SRAM)及快閃記憶體。另外，DRAM可包含通常被稱作同步圖形隨機存取記憶體(SGRAM)之同步DRAM、同步DRAM(SDRAM)、SDRAM II及雙資料速率SDRAM(DDR SDRAM)，以及SynchlinkTM 或RambusTM DRAM及其他技術。
圖6 說明根據本發明之各種實施例之半導體晶圓600。如圖示，可由晶圓600生產半導體晶粒610。可在含有電路或積體電路裝置以執行特定功能之基板層或晶圓600上個別地圖案化半導體晶粒610。半導體晶圓600可含有具有相同功能性之此等半導體晶粒610之重複圖案。半導體晶粒610可封裝於具有自其延伸之導線(未圖示)之防護罩(未圖示)中，進而提供對晶粒之電路之存取以用於單向或雙向通信及控制。半導體晶粒610可包括根據本發明之各種實施例之積體電路結構或元件(包括如圖1D中所示之一或多個奈米棒)。
圖7 說明根據本發明之各種實施例的電路模組700。如圖7中所示，可(使用或不使用防護罩)將兩個或兩個以上之半導體晶粒610組合於電路模組700中以增強或擴展個別半導體晶粒610之功能性。電路模組700可包含表示各種功能之半導體晶粒610的組合，或含有相同功能性之半導體晶粒610的組合。電路模組700之一或多個半導體晶粒610可含有根據本發明之實施例之至少一積體電路結構或元件(包括如圖1D中所示之一或多個奈米棒)。
電路模組之某些實例包括記憶體模組、裝置驅動器、電源模組、通信數據機、處理器模組及特殊應用模組，且可包括多層、多晶片模組。電路模組700可為各種電子系統(諸如，時鐘、電視、蜂巢式電話、個人電腦、個人數位助理、諸如檔案伺服器或應用伺服器之網路伺服器、汽車、工業控制系統、飛機及其他)的子組件。電路模組700可具有自其延伸並耦合至半導體晶粒610以提供單向或雙向通信及控制的各種導線710。
圖8 說明根據本發明之各種實施例的作為記憶體模組800之電路模組。記憶體模組800可包括支撐體815上所含有之多個記憶體裝置810(數目大體上取決於所要匯流排寬度及同位檢查之要求)。記憶體模組800可接受在命令鏈路820上之來自外部控制器(未圖示)的命令信號並在資料鏈路830上提供資料輸入及資料輸出。命令鏈路820及資料鏈路830可連接至自支撐體815延伸之導線840。出於概念目而展示導線840且並不將其限制於圖8中所示之位置。記憶體裝置810中之至少一者可含有根據本發明之實施例之積體電路結構或元件(包括圖1D中所示之一或多個奈米棒)。
圖9 說明根據本發明之各種實施例之電子系統900的方塊圖。圖9展示含有一或多個電路模組700之電子系統900。電子系統900可包括為電子系統900之使用者提供某些形式之控制或對由電子系統900產生之結果之觀察的使用者介面910。使用者介面910之某些實例包括個人電腦之鍵盤、指標裝置、監視器或印表機；無線電之調諧標度盤、顯示器或揚聲器；汽車之點火開關、計量錶或氣動踏板；及自動櫃員機之讀卡器、小鍵盤、顯示器或付款機，及其他人機介面。
使用者介面910可進一步包括提供至電子系統900之存取埠。存取埠用於將電子系統900連接至先前以實例方式提供之更有形之使用者介面組件。電路模組700中之一或多者可包含處理器，其提供對來自使用者介面710之輸入或傳至使用者介面710之輸出、或預先程式化至或以其它方式提供至電子系統900之其他資訊的一些形式之操縱、控制或引導。自先前給出之實例清單可明白：電子系統900可與除電路模組700及使用者介面910以外之某些機械組件(未圖示)相關聯。應瞭解在電子系統900中之一或多個電路模組700可由單一積體電路來替換。此外，電子系統900可為較大電子系統之子組件。一般熟習此項技術者在閱讀本揭示案之後亦應瞭解：記憶體模組700中之至少一者可含有根據本發明之實施例的積體電路結構或元件(包括如圖1D中所示之一或多個奈米棒)。
圖10 說明根據本發明之各種實施例的作為記憶體系統1000之電子系統之方塊圖。記憶體系統1000可含有一或多個記憶體模組800及一記憶體控制器1010。記憶體模組800可各自含有一或多個記憶體裝置810。記憶體裝置810中之至少一者可含有根據本發明之實施例之積體電路結構或元件(包括如圖1D中所示之一或多個奈米棒)。
記憶體控制器1010可提供並控制記憶體系統1000與外部系統匯流排1020之間的雙向介面。在一些實施例中，記憶體控制器1010亦可含有如圖1D中所示之一或多個奈米棒。記憶體系統1400可自外部系統匯流排1020接受命令信號並在命令鏈路830上將其中繼至該一或多個記憶體模組800。記憶體系統1000可在資料鏈路1040上在該一或多個記憶體模組800與外部系統匯流排1020之間提供資料輸入及資料輸出。
圖11 說明根據本發明之各種實施例的作為電腦系統1100之電子系統之方塊圖。電腦系統1100可含有收納於電腦設備1105中的處理器1110及記憶體系統1000。電腦系統1100亦可充當含有作為子組件之另一電子系統(意即，記憶體系統1000)的電子系統的實例。電腦系統1100視需要含有使用者介面組件，諸如鍵盤1120、指標裝置1130、監視器1140、印表機1150及大容量儲存裝置1160。亦可包括與電腦系統相關聯之其他組件(諸如，數據機、裝置驅動器卡、額外儲存裝置等等)。電腦系統1100之處理器1110及記憶體系統1000可併入於單一積體電路上。此類單一封裝處理設備可操作以減少處理器與記憶體電路之間的通信時間。處理器1110及記憶體系統1000可含有如圖1D中所示之一或多個奈米棒。在一些實施例中，印表機1150或大容量儲存裝置1160可含有根據本發明之實施例之積體電路結構或元件(包括如圖1D中所示之一或多個奈米棒)。
上文[實施方式]包括對形成[實施方式]之部分的隨附圖式之參考。圖式以說明之方式展示特定實施例。本文中亦稱作"實例"之此等實施例經足夠詳細地描述以使得熟習此項技術者能夠實踐本發明。在不脫離本發明之範疇之情況下可組合該等實施例，可使用其他實施例，或可進行結構改變、邏輯改變及電學改變。因此，[實施方式]並非被視作限制性的，且各種實施例之範疇僅由隨附申請專利範圍及其均等物界定。
在此文獻中，使用了專利文獻中常見的術語"一"以包括一或多個而非一個。在此文獻中，術語"或"用於指代非排他性或，除非另有指示。另外，此文獻中所引用之所有公開案、專利及專利文獻之全部內容以引用之方式併入本文中，如同個別以引用之方式併入一樣。若在此文獻及以引用之方式併入之彼等文獻之間具有不一致之使用，則在所併入之參考文獻中的使用應被理解為對此文獻之使用的補充；對於不可調和之非一致性，此文獻中之使用予以控制。
應瞭解上文之描述意欲為說明性的，而非限制性的。舉例而言，上文所描述之實施例(及/或其態樣)可與彼此組合而使用。熟習此項技術者在回顧以上描述後將明瞭許多其他實施例。因此，本發明之範疇應參照隨附申請專利範圍以及此等申請專利範圍被授予至均等物之全部範疇來確定。在隨附申請專利範圍中，術語"包括"及"其中"被用作各別術語"包含"及"其中"的簡明英語均等物。同時，在隨附申請專利範圍中，術語"包括"及"包含"為開放式的，亦即，包括除在請求項中此術語之後所列舉之元件之外的元件的系統、裝置、物品或製程仍被認為在此請求項之範疇內。此外，在隨附申請專利範圍中，術語"第一"，"第二"，及"第三"等等僅用作標記，且並非意欲在其目標上強加數字要求。
提供摘要以符合37 C.F.R.§1.72(b)，其要求其允許讀者快速確定技術性揭示內容的本質。其服從於以下理解：其將不可用於解釋或限制申請專利範圍的範疇或意義。同樣，在上文之[實施方式]中，可將各種特徵組合在一起以將揭示內容連成整體。此不應被解釋為意欲使得未主張之所揭示之特徵對任何請求項均為必要的。而是，發明性標的物可在少於特定所揭示之實施例之所有特徵的情況下存在。因此，隨附申請專利範圍在本文中被併入[實施方式]中，其中每一請求項可獨立作為獨立實施例。
101A．．．基板
101B．．．層
101C．．．層
101D．．．層
102A．．．層
102B．．．層
102C．．．層
102D．．．層
103A．．．層
103B．．．層
103C．．．層
103D．．．層
104A．．．間隔物
104B．．．間隔物
104C．．．間隔物
104D．．．間隔物
105A．．．層
110C．．．垂直奈米棒結構
110D．．．垂直奈米棒結構
201A．．．基板
202A．．．層
203A．．．通道區
206A．．．閘極介電質
207A．．．絕緣體
210A．．．垂直奈米棒
200B．．．存取電晶體
201B．．．基板
202B．．．汲極/源極區
203B．．．通道區
208B．．．閘極導體
209B．．．場絕緣體
210B．．．奈米棒
211B．．．汲極/源極區
212B．．．隔離區
300A．．．存取電晶體
306A．．．閘極介電質
308A．．．閘極導體
310．．．奈米棒
312A．．．隔離區
400．．．存取電晶體
401．．．基板層
402．．．共用汲極/源極區
403．．．奈米棒通道
406．．．閘極介電質
408．．．閘極導體
410．．．奈米棒
411．．．汲極/源極區
413．．．接地平面
421．．．電容器極板
422．．．絕緣體
423．．．電容器極板
425．．．雙面電容器
430．．．DRAM單元
500．．．記憶體裝置
502．．．記憶體單元
504．．．位址解碼器
506．．．列存取電路
508．．．行存取電路
510．．．控制電路
512．．．輸入/輸出電路
514．．．處理器
600．．．半導體晶圓
610．．．半導體晶粒
700．．．電路模組
710．．．導線
800．．．記憶體模組
810．．．記憶體裝置
815．．．支撐物
820．．．命令鏈路
830．．．資料鏈路
840．．．導線
900．．．電子系統
910．．．使用者介面
1000．．．記憶體系統
1010．．．記憶體控制器
1020．．．外部系統匯流排
1040．．．資料鏈路
1100．．．電腦系統
1105．．．電腦設備
1110．．．處理器
1120．．．鍵盤
1130．．．指標裝置
1140．．．監視器
1150．．．印表機
1160．．．大容量儲存裝置
WE＊ 、RAS＊ 、CAS＊ ．．．控制信號
圖1A至圖1C 為說明根據本發明之各種實施例之奈米棒形成的橫截面。
圖1D 為根據本發明之各種實施例之奈米棒的透視圖。
圖2A至圖2B 為說明根據本發明之各種實施例之MOSFET的橫截面。
圖3 為說明根據本發明之各種實施例之MOSFET的表面視圖。
圖4 為說明根據本發明之各種實施例之記憶體單元的橫截面。
圖5 為根據本發明之各種實施例之記憶體裝置的方塊圖。
圖6 說明根據本發明之各種實施例之半導體晶圓。
圖7 說明根據本發明之各種實施例之電路模組。
圖8 為說明根據本發明之各種實施例的作為記憶體模組之電路模組的方塊圖。
圖9 為說明根據本發明之各種實施例之電子系統的方塊圖。
圖10 為說明根據本發明之各種實施例的作為記憶體系統之電子系統的方塊圖。
圖11 為說明根據本發明之各種實施例的作為電腦系統之電子系統的方塊圖。
400．．．存取電晶體
401．．．基板層
402．．．共用汲極/源極區
403．．．奈米棒通道
406．．．閘極介電質
408．．．閘極導體
410．．．奈米棒
411．．．汲極/源極區
413．．．接地平面
421．．．電容器極板
422．．．絕緣體
423．．．電容器極板
425．．．雙面電容器
430．．．DRAM單元

Claims (59)

  1. 一種記憶體單元，其包含：一垂直通道，其在該垂直通道之一第一端處耦合至一電容器，該垂直通道經組態以增加形成該垂直通道之材料之一本體帶隙能，該垂直通道包括與一碳化矽SiC層接觸並自該SiC層垂直地延伸之碳化矽鍺SiGeC；一大體上圍繞該垂直通道的介電質；及一使用該介電質而耦合至該垂直通道的場電極。
  2. 如請求項1之記憶體單元，其中該垂直通道係使用至少一共用摻雜區而耦合至該電容器。
  3. 如請求項2之記憶體單元，其中該至少一摻雜區係由一矽基板形成。
  4. 如請求項1至3中任一項之記憶體單元，其中該垂直通道包括一具有一大體圓形之橫截面的通道部分。
  5. 如請求項4之記憶體單元，其中該大體圓形之橫截面具有一在約0.5 nm至約15 nm之間的直徑。
  6. 如請求項1之記憶體單元，其中該電容器為一與一動態隨機存取記憶體相關聯之雙面電容器。
  7. 如請求項1之記憶體單元，其中該場電極經組態以調節一與該電容器相關聯之放電電流。
  8. 如請求項1之記憶體單元，其中該垂直通道之一長度小於250 nm。
  9. 如請求項1之記憶體單元，其中該介電質經組態以支撐一沿著該垂直通道之電場而在該第一端處使一電荷與一 共用摻雜區耦合。
  10. 如請求項1之記憶體單元，其中該介電質經組態以與一通道尺寸或該通道材料之至少一者協作以增加該本體帶隙能。
  11. 如請求項1之記憶體單元，其中該垂直通道包含經組態以使用一帶隙能差來降低在該電容器與一導電區之間的一漏電流的至少一奈米棒。
  12. 如請求項11之記憶體單元，其中該至少一奈米棒包括一共用閘極區通道材料。
  13. 如請求項12之記憶體單元，其中該共用閘極區通道材料包括一介電質或一閘極導體之至少一者。
  14. 如請求項13之記憶體單元，其中該介電質經組態以支撐該垂直通道中之一反轉場。
  15. 如請求項11之記憶體單元，其中該至少一奈米棒係由一矽基板或一矽晶圓形成。
  16. 如請求項11之記憶體單元，其中該至少一奈米棒包括一具有一大於1.12 eV之帶隙能之區。
  17. 一種記憶體設備，其包含：一垂直通道區，其包含至少一奈米棒，其中該至少一奈米棒包括半導體材料之一垂直傳送區，該垂直傳送區之該半導體材料具有一以主體形式自其本體帶隙能增加的帶隙能，其中該半導體材料實質上由一SiGeC層組成，該SiGeC層與一SiC層接觸並自該SiC層垂直地延伸； 一閘極區，其將該至少一奈米棒之至少一部分包圍在該垂直傳送區中；一接觸並大體上圍繞該垂直通道區的介電質，該介電質包括一或多個Mo、W或Ta之氮氧化物，該閘極區使用該介電質而耦合至該垂直通道區；及一第一汲極/源極區，其在支撐一電容器單元之一端處耦合至該至少一奈米棒。
  18. 如請求項17之記憶體設備，其中該閘極區包括一包含一閘極介電質或一閘極導體之至少一者之共用閘極材料。
  19. 如請求項17至18中任一項之記憶體設備，其中該閘極區經組態以使用一共同閘電極。
  20. 如請求項17之記憶體設備，其中該垂直通道區經組態以使用一偏移帶隙能。
  21. 如請求項17之記憶體設備，其中該至少一奈米棒經組態以提供一偏移帶隙能。
  22. 如請求項17之記憶體設備，其中該垂直通道區經組態以降低一與該電容器單元相關聯之關閉狀態漏電流。
  23. 如請求項17之記憶體設備，其中該至少一奈米棒之一直徑係在約0.5 nm與約20 nm之間。
  24. 如請求項17之記憶體設備，其中該垂直傳送區包括一具有一大於一主體帶隙能之量化能的部分。
  25. 如請求項17之記憶體設備，其中該垂直通道區耦合至一第二汲極/源極區。
  26. 如請求項17之記憶體設備，其中一第二汲極/源極區或該 至少一奈米棒之至少一者係由一單晶半導體基板形成。
  27. 如請求項17之記憶體設備，其中該閘極區包括一包含一金屬或一多晶矽之至少一者的材料。
  28. 如請求項17之記憶體設備，其中該電容器單元耦合至一列存取電路或一行存取電路之至少一者。
  29. 一種方法，其包含：根據一指定信號將電荷傳播穿過一半導體材料中之一特定垂直通道區，該特定垂直通道區在該特定垂直通道區之一第一端處耦合至一與一電容器相關聯之電極，該特定垂直通道區包括與一碳化矽SiC層接觸並自該SiC層垂直地延伸之碳化矽鍺SiGeC，該特定垂直通道區大體上被一介電質圍繞；及使用該特定垂直通道區而阻擋電荷流動，其中該半導體材料具有一大於其本體帶隙能之電子能帶隙，該阻擋被使用該介電質而耦合至垂直通道之一場電極控制。
  30. 如請求項29之方法，其中傳播包括：傳播穿過至少一奈米棒。
  31. 如請求項29至30中任一項之方法，其中傳播包括：傳播電荷以使該電容器放電。
  32. 如請求項29之方法，其中阻擋包括：阻擋與一漏電流相關聯之電荷。
  33. 如請求項29之方法，其中阻擋包括：使用該電子能帶隙結合一與一閘極電位相關聯之偏壓場來選擇性地阻擋。
  34. 一種方法，其包含： 使用一第一半導體材料及一第二半導體材料來形成一垂直通道電晶體，該第一半導體材料併有一奈米棒幾何形狀以增加該第一半導體材料之一電子能量隙，且該第二半導體材料具有一小於該第一半導體材料之該電子帶隙能之本體電子帶隙能，該奈米棒幾何形狀包括與一碳化矽SiC層接觸並自該SiC層垂直地延伸之碳化矽鍺SiGeC；將該奈米棒幾何形狀形成為在至一電容器之一垂直通道之一第一端處之該垂直通道；形成一大體上圍繞該垂直通道的介電質，該介電質包括一或多個Mo、W或Ta之氮氧化物；及形成一封閉第一半導體材料之一部分的閘極區，使得該閘極區形成為使用該介電質而耦合至該垂直通道之一場電極。
  35. 如請求項34之方法，其中形成一垂直通道電晶體包括使用一包括矽之材料來形成。
  36. 如請求項34之方法，其中使用該第一半導體材料來形成一垂直通道電晶體包括：使用一與矽具有相同晶格常數之第一半導體材料。
  37. 如請求項34之方法，其中形成一垂直電晶體通道包括：使用一自組裝層來形成。
  38. 一種方法，其包含：形成一包含至少一垂直奈米棒之存取電晶體以作為一垂直通道，其經組態以增加形成該垂直通道之材料之一 本體帶隙能，該垂直通道包括與一碳化矽SiC層接觸並自該SiC層垂直地延伸之碳化矽鍺SiGeC；形成一由該存取電晶體支撐之電容器單元，該電容器單元在該垂直通道之一第一端處耦合；形成一大體上圍繞該垂直通道的介電質；藉由使用該介電質而耦合一場電極至該垂直通道而形成用於該存取電晶體之該場電極；及使用複數個電極來將該存取電晶體連接至該電容器單元。
  39. 如請求項38之方法，其中形成該存取電晶體之該場電極包括：形成一環形閘極結構。
  40. 如請求項39之方法，其中形成一環形閘極結構包括：形成該介電質作為一環形閘極介電質及形成該場電極作為一環形閘電極。
  41. 如請求項38之方法，其中形成一存取電晶體包括：形成一共用汲極/源極區。
  42. 如請求項38之方法，其中形成一存取電晶體包括：使用一間隔層來移除材料。
  43. 如請求項42之方法，其中移除包括：移除由一基板支撐之材料。
  44. 如請求項42之方法，其中移除包括：移除一基板材料及一半導體晶圓之一部分中之至少一者。
  45. 如請求項38之方法，其中形成一存取電晶體包括：首先形成該至少一垂直奈米棒。
  46. 如請求項38之方法，其中連接該存取電晶體包括：使用一電容器極板來將該至少一奈米棒耦合至該電容器單元。
  47. 如請求項38之方法，其中連接該存取電晶體進一步包括：使用該場電極作為一閘電極來將該存取電晶體連接至該電容器單元。
  48. 一種記憶體單元，其包含：一鄰近於一基板層之存取電晶體，該存取電晶體包含成形為一棒體之至少一垂直通道，該至少一垂直通道與另一垂直通道共用一閘電極及至少一汲板/源極區，該至少一垂直通道經組態以增加形成該垂直通道之材料之一本體帶隙能，該至少一垂直通道包括與一碳化矽SiC層接觸並自該SiC層垂直地延伸之碳化矽鍺SiGeC；一大體上圍繞該至少一垂直通道的介電質，該閘電極使用該介電質而耦合至該至少一垂直通道；及一耦合至該存取電晶體之該至少一垂直通道之一端之電容器。
  49. 如請求項48之記憶體單元，其中該閘電極封閉一包括一量化帶隙能之區。
  50. 如請求項48之記憶體單元，其中該至少一垂直通道係由該基板層形成。
  51. 如請求項48之記憶體單元，其中該基板層為一矽晶圓。
  52. 如請求項48之記憶體單元，其中該至少一垂直通道、該基板層及該至少一汲極/源極區係由具有相同晶格常數之 材料形成。
  53. 如請求項48之記憶體單元，其中該至少一垂直通道、該基板層及該至少一汲極/源極區係由一單一材料形成。
  54. 一種方法，其包含：在一垂直電子通道中建立一第一電場，該垂直電子通道在該垂直電子通道之一第一端處耦合至一電容器，該垂直電子通道經組態以增加形成該垂直電子通道之材料之一本體帶隙能，該垂直電子通道包括與一碳化矽SiC層接觸並自該SiC層垂直地延伸之碳化矽鍺SiGeC；及在該垂直電子通道中建立一第二電場以使該電容器放電，該第一電場及該第二電場使用藉由一大體上圍繞該垂直電子通道的介電質而耦合至該垂直電子通道之一場電極而建立，其中該垂直電子通道包括一具有一大於矽之帶隙能之第一帶隙能的半導體材料，其中該垂直電子通道耦合至具有一低於該第一帶隙能之第二帶隙能之材料的一區，且其中該垂直電子通道及材料之該區中之至少一者具有一等於矽之晶格常數的晶格常數。
  55. 如請求項54之方法，其中建立一第一電場包括：在一電容器極板上建立一電荷。
  56. 如請求項55之方法，其中建立一電荷包括：在與一雙面電容器相關聯之該電容器極板上建立一電荷。
  57. 如請求項54之方法，其中建立一第一電場包括：建立一具有一垂直電位梯度之第一電場。
  58. 如請求項54之方法，其中建立一第二電場包括：使一與 一動態唯讀記憶體單元相關聯之電容器放電。
  59. 如請求項54之方法，其中建立一第二電場包括：建立一具有一放射狀電位梯度之第二電場。
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