DE10250830B4 - Verfahren zum Herstellung eines Schaltkreis-Arrays - Google Patents

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Abstract

Verfahren zum Herstellen eines Schaltkreis-Arrays mit einer Mehrzahl von nebeneinander und/oder übereinander ausgebildeten Feldeffekttransistoren, – bei dem eine erste Verdrahtungsebene mit mehreren Leiterbahnen und einer Mehrzahl von ersten Source-/Drain-Bereichen der Feldeffekttransistoren gebildet wird; – bei dem die erste Verdrahtungsebene planarisiert wird; – bei dem auf der planarisierten ersten Verdrahtungsebene eine erste Isolationsschicht gebildet wird, – bei dem die erste Isolatorschicht planarisiert wird; – bei dem auf der ersten Isolatorschicht eine Gate-Bereichs-Schicht, welche strukturierte Gate-Bereiche aus elektrisch leitfähigem Material und dazwischen eingebrachtes Isolatormaterial aufweist, gebildet wird; – bei dem die Gate-Bereichs-Schicht planarisiert wird; – bei dem auf der planarisierten Gate-Bereichs-Schicht eine zweite Isolatorschicht gebildet wird; – bei dem die zweite Isolatorschicht planarisiert wird; – bei dem durch die planarisierte zweite Isolatorschicht, die Gate-Bereiche und die planarisierte zweite Isolatorschicht eine Vielzahl von Löchern gebildet wird; – bei dem in jedem der Löcher mindestens ein als Kanal-Bereich dienendes vertikales Nanoelement gebildet wird; – bei dem zwischen dem jeweiligen vertikalen Nanoelement und dem elektrisch leitfähigen Material des Gate-Bereichs elektrisch isolierendes Material als Gate-isolierende Schicht gebildet wird; und – bei dem auf der planarisierten zweiten Isolatorschicht eine zweite Verdrahtungsebene mit mehreren Leiterbahnen und einer Mehrzahl von zweiten Source-/Drain-Bereichen der Feldeffekttransistoren gebildet wird, so dass jedes Nanoelement zwischen der ersten Verdrahtungsebene und der zweiten Verdrahtungsebene angeordnet ist.

Description

  • Die Erfindung betrifft ein Verfahren zum Herstellen eines Schaltkreis-Arrays.
  • Die herkömmliche Silizium-Mikroelektronik wird bei weiter voranschreitender Verkleinerung an ihre Grenzen stoßen. Ein Problem besteht darin, dass sich ein MOS-Transistor nicht beliebig verkleinern lässt, da bei einer fortgesetzten Miniaturisierung insbesondere störende Kurzkanal-Effekte in immer stärkerem Maße auftreten.
  • Ferner ist die herkömmliche Silizium-Mikroelektronik für eine dreidimensionale Integration von integrierten Bauelementen, d. h. anschaulich ein Stapeln von Schichten von Bauelementen (z. B. Ebenen von Speicherelementen) nicht gut geeignet.
  • Aus [1] ist bekannt, in eine Gate-Elektroden-Schicht einer als Feldeffekttransistor eingerichteten Schichtenfolge ein Durchgangsloch einzubringen und in diesem ein vertikales Nanoelement aufzuwachsen. Dadurch wird ein vertikaler Feldeffekttransistor mit dem Nanoelement als Kanal-Bereich erhalten, wobei die elektrische Leitfähigkeit des Kanal-Bereichs mittels des das Nanoelement entlang annähernd seiner gesamten Längserstreckung umgebenden Gate-Elektroden-Bereichs steuerbar ist. Bei dem aus [1] bekannten Feldeffekttransistor ist die Nanoröhre zwischen zwei einfache Elektroden als Source-/Drain-Bereiche angeordnet, wobei die Anordnung eine starke Oberflächen-Topologie aufweist, d. h. nicht eben ist, was eine 3D-Integration und den Aufbau komplexerer Schaltungen erschweren kann.
  • In [2] ist offenbart, dass halbleitende Kohlenstoffnanoröhren, die nach dem Aufwachsen auf einem Substrat eine Leitfähigkeit des p-Leitungstyps aufweisen, in den n-Leitungstyp übergeführt werden können, indem in die Kohlenstoffnanoröhren Kalium-Material eingebracht wird.
  • Des Weiteren sind Schaltkreis-Arrays aus [3], [4] und [5] bekannt.
  • Der Erfindung liegt das Problem zugrunde, ein Verfahren zum Herstellen eines Schaltkreis-Arrays bereitzustellen, welches sogar für komplexere schaltungstechnische Anwendungen geeignet ist.
  • Das Problem wird gelöst durch ein Verfahren zum Herstellen eines Schaltkreis-Arraysgemäß dem unabhängigen Patentanspruch.
  • Insbesondere wird ein Verfahren zum Herstellen eines Schaltkreis-Arrays mit einer Mehrzahl von nebeneinander und/oder übereinander ausgebildeten Feldeffekttransistoren bereitgestellt. Bei dem Verfahren wird eine erste Verdrahtungsebene mit mehreren Leiterbahnen und einer Mehrzahl von ersten Source-/Drain-Bereichen der Feldeffekttransistoren gebildet. Die erste Verdrahtungsebene wird planarisiert. Auf der planarisierten ersten Verdrahtungsebene wird eine erste Isolationsschicht gebildet. Die erste Isolatorschicht wird planarisiert. Auf der ersten Isolatorschicht wird eine Gate-Bereichs-Schicht, welche strukturierte Gate-Bereiche aus elektrisch leitfähigem Material und dazwischen eingebrachtes Isolatormaterial aufweist, gebildet. Die Gate-Bereichs-Schicht wird planarisiert wird. Auf der planarisierten Gate-Bereichs-Schicht wird eine zweite Isolatorschicht gebildet. Die zweite Isolatorschicht wird planarisiert. Durch die planarisierte zweite Isolatorschicht, die Gate-Bereiche und die planarisierte zweite Isolatorschicht wird eine Vielzahl von Löchern gebildet. In jedem der Löcher wird mindestens ein als Kanal-Bereich dienendes vertikales Nanoelement gebildet. Zwischen dem jeweiligen vertikalen Nanoelement und dem elektrisch leitfähigen Material des Gate-Bereichs wird elektrisch isolierendes Material als Gate-isolierende Schicht gebildet. Auf der planarisierten zweiten Isolatorschicht wird eine zweite Verdrahtungsebene mit mehreren Leiterbahnen und einer Mehrzahl von zweiten Source-/Drain-Bereichen der Feldeffekttransistoren gebildet, so dass jedes Nanoelement zwischen der ersten Verdrahtungsebene und der zweiten Verdrahtungsebene angeordnet ist.
  • Eine Feldeffekttransistor-Anordnung enthält ein Substrat, die erste Verdrahtungsebene mit dem ersten Source-/Drain-Bereich auf dem Substrat und die zweite Verdrahtungsebene mit dem zweiten Source-/Drain-Bereich über der ersten Verdrahtungsebene. Zwischen den Verdrahtungsebenen angeordnet und mit beiden gekoppelt ist das mindestens eine vertikale Nanoelement als Kanal-Bereich.
  • Ferner ist das Nanoelement zumindest teilweise umgebendes elektrisch leitfähiges Material als Gate-Bereich und elektrisch isolierendes Material als Gate-isolierende Schicht zwischen dem Nanoelement und dem elektrisch leitfähigen Material vorgesehen.
  • Das Schaltkreis-Array weist eine Mehrzahl von nebeneinander und/oder übereinander ausgebildeten Feldeffekttransistor-Anordnungen mit den oben beschriebenen Merkmalen auf.
  • Bei der Feldeffekttransistor-Anordnung ist ein Feldeffekttransistor zwischen zwei Verdrahtungsebenen, das heißt zwischen zwei in geeigneter Weise bezogen auf eine spezifische Applikation strukturierten Metallisierungsebenen ausgebildet. Mittels der Verdrahtungsebenen ist es möglich, den Feldeffekttransistor flexibel bezogen auf die Anwendung des Einzelfalls mit anderen schaltungstechnischen Komponenten zu koppeln bzw. zu verschalten. Die Struktur der Feldeffekttransistor-Anordnung weist einen hohen Grad an Planarität auf, das heißt eine modulare Anordnung übereinander angeordneter vorzugsweise planarer Ebenen (Substrat, erste Verdrahtungsebene, aktive Bauelement- bzw. Kopplungsebene, zweite Verdrahtungsebene). Dadurch ist ein einfaches, baukastenartiges Herstellungsverfahren sichergestellt. Dies ermöglicht den Aufbau komplexer Schaltkreise mit unterschiedlichen, miteinander verschalteten Komponenten wie zum Beispiel Speicherzellen, Transistoren und Logik-Bauelementen. Die Feldeffekttransistor-Anordnung ist im Unterschied zu [1] nicht mit bloßen Elektroden als und zweiten Source-/Drain-Bereich vorgesehen, stattdessen sind die Source-/Drain-Bereiche als Teilbereiche von komplexen Metallisierungs- oder Verdrahtungsebenen eingerichtet, so dass mit geringem Aufwand eine Ankopplung an andere integrierte Bauelemente ermöglicht ist. Somit ist ein komplexer integrierter Schaltkreis aus unterschiedlichen Bauelementen (z. B. Speicherzellen und Logik-Bauelementen) ausbildbar.
  • Ein Aspekt kann anschaulich darin gesehen werden, dass eine aktive Bauelementebene mit dem vertikalen Nanoelement (d. h. eine dem Front-End der Prozessierung zurechenbare Ebene) zwischen zwei geeignet strukturierte und jeweils nicht notwendig zusammenhängende Verdrahtungsebenen (d. h. zwei dem Back-End der Prozessierung zurechenbare Ebenen) ausgebildet wird. Eine solche Verschachtelung von Front-End- und Back-End-Komponenten resultiert aus der Idee, vertikale und somit platzsparende Feldeffekttransistoren zu verschalten, wofür anschaulich oberhalb und unterhalb der Feldeffekttransistoren Kontaktierungen als Teil-Bereiche der Verdrahtungsebenen ausgebildet sind. Soll ein Feldeffekttransistor in eine komplexere schaltungstechnische Umgebung eingebettet werden, ist eine Realisierung der Source-/Drain-Bereiche als Komponenten der Verdrahtungsebenen eine bessere Lösung als das isolierte Vorsehen separater Source-/Drain-Bereiche für jeden einzelnen Feldeffekttransistor.
  • Mittels Verwendens eines vertikalen Nanoelements als Komponente der Feldeffekttransistor-Anordnung ist eine starke Miniaturisierung erreicht, simultan sind störende Kurzkanaleffekte vermieden. Anschaulich ist die Länge des Kanal-Bereichs der Feldeffekttransistor-Anordnung mittels der Länge des Nanoelements vorgegeben, so dass das Nanoelement zum Vermeiden störender Kurzkanaleffekte ausreichend lang ausgebildet werden kann und simultan eine Erhöhung des lateralen Platzbedarfs aufgrund der vertikalen Anordnung vermieden ist.
  • Aufgrund der planaren bzw. ebenenhaften Anordnung ist die Feldeffekttransistor-Anordnung gut für eine 3D-Integration geeignet, das heißt für ein System aus mehreren aufeinander ausgebildeten Bauelement-Schichten. Dadurch ist die Integrationsdichte weiter erhöht.
  • Anschaulich weist die Feldeffekttransistor-Anordnung mindestens zwei Leiterbahnebenen auf, zwischen denen Nanoelement-Transistoren angeordnet sind. Der Gate-Bereich ist bei diesem aktiven Bauelement aus einem Bereich des elektrisch leitfähigen Materials gebildet, das vorzugsweise vertikale Poren aufweist, in denen das mindestens eine Nanoelement eines jeweiligen Transistorkanals angeordnet ist.
  • Es ist anzumerken, dass unterschiedliche Nanoelemente der Feldeffekttransistor-Anordnung unterschiedlichen Feldeffekttransistoren zugeordnet sein können, mit anderen Worten ist die Feldeffekttransistor-Anordnung nicht auf einen einzelnen Feldeffekttransistor beschränkt, sondern kann unter Verwendung gemeinsamer erster und zweiter Verdrahtungsebenen mehrere Feldeffekttransistoren enthalten.
  • Ein Aspekt kann darin gesehen werden, dass ein vertikaler Feldeffekttransistor in eine einfach herzustellende Gesamtanordnung eingebettet wird.
  • Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
  • Bei verschiedenen Ausführungsformen erfolgt das Planarisieren mindestens einer der entsprechenden Schichten unter Verwendung eines CMP-Verfahrens.
  • Bei verschiedenen Ausführungsformen werden als vertikale Nanoelemente Kohlenstoffnanoröhren ausgebildet und das Bilden der vertikalen Nanoelemente erfolgt unter Verwendung eines CVD-Verfahrens.
  • Bei verschiedenen Ausführungsformen dienen die Löcher als Schablonen zum Aufwachsen der vertikalen Nanoelemente.
  • Das elektrisch leitfähige Material ist vorzugsweise eine elektrisch leitfähige Schicht, in die mindestens ein vertikales Durchgangsloch eingebracht ist, durch welches das Nanoelement hindurchgeführt ist. Die Realisierung des elektrisch leitfähigen Materials als elektrisch leitfähige Schicht mit einem darin eingebrachten vertikalen Durchgangsloch unterstützt den planaren Charakter der Feldeffekttransistor-Anordnung. Mittels eines wenig aufwändigen Lithographie- und Ätz-Verfahrens sind an gezielten Orten der elektrisch leitfähigen Schicht eines oder mehrere Durchgangslöcher einbringbar, wodurch eine einfache Nanoelement-Schaltungs-Architektur geschaffen ist. Zwischen der ersten und der zweiten Verdrahtungsebene kann mindestens eine elektrisch isolierende Schicht mit mindestens einem vertikalen Durchgangsloch angeordnet sein, durch welches das Nanoelement hindurchgeführt ist. Auch die Verwendung elektrisch isolierender Schichten als Komponenten der vorzugsweise vollständig planaren Feldeffekttransistor-Anordnung unterstreicht den modularen bzw. schichtenartigen Aufbau der Feldeffekttransistor-Anordnung. Die elektrisch isolierende Schicht kann zum elektrischen Entkoppeln der Verdrahtungsebenen voneinander vorgesehen sein. Vorzugsweise kann zum Strukturieren der elektrisch leitfähigen Schicht und der elektrisch isolierenden Schicht ein gemeinsames Lithographie- und Ätz-Verfahren verwendet werden, wodurch der Herstellungsaufwand weiter verringert ist.
  • Das Substrat kann ein amorphes oder polykristallines Substrat sein. Ein Vorteil ist darin zu sehen, dass die Feldeffekttransistor-Anordnung mit einem beliebigen Substrat realisiert werden kann, so dass ein teures, einkristallines Substrat (wie beispielsweise ein Siliziumwafer) entbehrlich ist, wodurch die Herstellungskosten reduziert sind. Ein kostengünstiges amorphes oder polykristallines Substrat ist für die Bedürfnisse der Feldeffekttransistor-Anordnung völlig ausreichend. Mittels Aufbringens der unterschiedlichen Komponenten auf dem Substrat in schichtenartiger Weise ist eine 3D-Integration auf einfache Weise ermöglicht. Somit können mehrere Ebenen von aktiven Bauelementen übereinander angeordnet werden.
  • Die Feldeffekttransistor-Anordnung kann aus dielektrischem Material, metallisch leitfähigem Material und dem Material der Nanostruktur bestehen. Eine Idee ist somit darin zu sehen, eine elektronische Schaltung mit einem Vertikal-Feldeffekttransistor nur aus elektrischen Leiter-Material, dielektrischem Material und Nanoelementen herzustellen. Dadurch ist eine besonders kostengünstige Technologie geschaffen, bei der die Verwendung Halbleiter-Materials vermieden ist.
  • Das Substrat kann beispielsweise ein Glas-Substrat, ein Quarz-Substrat, ein Saphir-Substrat, ein Siliziumoxid-Substrat, ein Kunststoff-Substrat, ein Keramik-Substrat oder ein polykristallines Halbleiter-Substrat sein. Es kann annähernd jedes kostengünstige Substrat zum Ausbilden der Feldeffekttransistor-Anordnung verwendet werden. Zum Integrieren von Bauelementen der Silizium-Mikrotechnologie in ein Substrat kann es vorteilhaft sein, ein kristallines Halbleiter-Substrat, beispielsweise einen Siliziumwafer, zu verwenden.
  • Ferner ist anzumerken, dass als Substrat insbesondere auch ein mechanisch biegsames Substrat (beispielsweise aus einem organischem Material) verwendet werden kann.
  • Das Nanoelement kann eine Nanoröhre, ein Bündel von Nanoröhren oder ein Nanostäbchen aufweisen. Das Nanostäbchen kann zum Beispiel aus Silizium, Germanium, Indiumphosphid, Galliumnitrid, Galliumarsenid, Zirkoniumoxid und/oder einem Metall gebildet sein. Ein als Nanoröhre ausgestaltetes Nanoelement kann eine Kohlenstoffnanoröhre, eine Kohlenstoff-Bor-Nanoröhre, eine Kohlenstoff-Stickstoff-Nanoröhre, eine Wolframsulfid-Nanoröhre oder eine Chalkogenid-Nanoröhre sein.
  • Insbesondere kann mindestens eines des mindestens einen Nanoelements des n-Leitungstyps sein. Beim Ausbilden einer Kohlenstoffnanoröhre als wichtiges Beispiel für ein Nanoelement wird herstellungsbedingt häufig eine Kohlenstoffnanoröhre des p-Leitungstyps erhalten. Für viele Anwendungen, beispielsweise einen p-MOSFET oder eine Diode mit einem pn-Übergang, kann es wünschenswert sein, dass zumindest ein Teil einer Nanoröhre des n-Leitungstyps ist. Mittels Einbringens von Kalium-Material in eine p-leitende Kohlenstoffnanoröhre ist es möglich, eine nach dem Wachstum p-leitend erhaltene Kohlenstoffnanoröhre in einen n-leitenden Zustand zu überführen. Beispielsweise kann eine p-leitende Nanoröhre in einem Durchgangsloch aufgewachsen werden, dessen umgebendes Material Kalium enthält. Mittels thermischen Austreibens von Kalium-Material aus dem umgebenden Festkörper kann Kalium-Material in die Nanostruktur eingebracht werden, wodurch eine p-dotierte Kohlenstoffnanoröhre in eine n-dotierte übergeführt werden kann.
  • Die Feldeffekttransistor-Anordnung kann auch als nichtflüchtige Speicherzelle eingerichtet sein, wobei das elektrisch isolierende Material als Speicherschicht für elektrische Ladungsträger dient und derart eingerichtet ist, dass elektrische Ladungsträger selektiv darin einbringbar oder daraus entfernbar sind. Ferner ist die elektrische Leitfähigkeit des Nanoelements charakteristisch mittels in dem elektrisch isolierenden Material eingebrachten elektrischen Ladungsträgern beeinflussbar. Anschaulich kann die Gate-isolierende Schicht aus einem solchen Material ausgebildet sein, dass mittels Anlegens geeigneter elektrischer Potentiale an die Source-/Drain-Bereiche bzw. den Gate-Bereich des Feldeffekttransistors elektrische Ladungsträger dauerhaft in die Gate-isolierende Schicht zum Beispiel mittels Fowler-Nordheim-Tunnelns oder mittels Tunnelns heißer Elektronen/Löcher injizierbar sind. Die dauerhaft eingebrachten elektrischen Ladungsträger bewirken aufgrund des Feldeffekts eine Verschiebung der Einsatzspannung des Feldeffekttransistors, in welcher eine Speicherinformation codierbar ist. Als Material für das elektrisch isolierende Material als Ladungsspeicher eignen sich beispielsweise eine Siliziumoxid-Siliziumnitrid-Siliziumoxid-Schichtenfolge (ONO-Schichtenfolge) oder eine Aluminiumoxid-Schicht. In einem solchen Fall kann die Feldeffekttransistor-Anordnung als Permanent-Speicherzeile oder Permanent-Speicherzellen-Anordnung verwendet werden.
  • Alternativ kann die Feldeffekttransistor-Anordnung als DRAM-Speicherzelle (”Dynamic Random Access Memory”) eingerichtet sein, wobei der Feldeffekttransistor als Schalt-Transistor eingerichtet sein kann, und ein Stapel-Kondensator (”stacked capacitor”) als Speicher-Kondensator vorgesehen sein kann, wobei das Nanoelement auf zumindest einem Teil des Speicher-Kondensators aufgewachsen ist. Die Realisierung der Feldeffekttransistor-Anordnung als DRAM-Speicherzelle ist mittels des schichtartigen Aufbaus begünstigt, da das Ausbilden eines Stapel-Kondensators bequem in die schichtartige Architektur integriert werden kann.
  • Die Feldeffekttransistor-Anordnung kann ferner als CMOS-Bauelement eingerichtet sein, wobei zwei Feldeffekttransistoren in der oben beschriebenen Weise ausgebildet sind, von denen einer ein Nanoelement des p-Leitungstyps und der andere ein Nanoelement des n-Leitungstyps aufweist. Die Feldeffekttransistor-Anordnung kann somit auf die Anforderungen der CMOS-Technologie zugeschnitten werden, wobei im Vergleich zu der herkömmlichen CMOS-Technologie der Platzbedarf eines CMOS-Bauelements aufgrund der Verwendung vertikaler Nanoröhren erheblich verringert ist. Die Feldeffekttransistor-Anordnung ermöglicht das Integrieren aller erforderlichen Bestandteile einer CMOS-Schaltung mit geringem Aufwand.
  • Vorzugsweise können die Feldeffekttransistoren des CMOS-Bauelements zu einem Inverter-Schaltkreis verschaltet sein, der bei Anlegen eines logischen Signals an einem Eingang dieses in ein logisches Signal an einem Ausgang umwandelt, welches gegenüber dem Signal an einem Eingang einen logischkomplementären Wert aufweist.
  • Zumindest eines des mindestens einen Durchgangslochs kann mit elektrisch leitfähigem Koppel-Material zum Koppeln der ersten und zweiten Verdrahtungsebenen gefüllt sein.
  • Bei einer komplexeren Feldeffekttransistor-Anordnung, welche zusätzlich zu dem Feldeffekttransistor weitere Komponenten aufweist oder bei welcher unterschiedliche Anschlüsse des Feldeffekttransistors miteinander gekoppelt sind, können Durchgangslöcher (Vias) durch eine oder mehrere Schichten der Anordnung vorteilhaft sein, welche mittels in die Durchgangslöcher zwischen den Verdrahtungsebenen eingebrachtem elektrisch leitfähigem Material realisiert sein können. Insbesondere kann das elektrisch leitfähige Koppel-Material ein Bündel von Nanoelementen sein, das eine ausreichend gute elektrische Leitfähigkeit aufweist. Mittels Verwendens eines Bündels von Nanoelementen als Kopplungsmittel zum Füllen eines Durchgangslochs kann ein Koppel-Element extrem geringer Dimension (nämlich im Bereich weniger Nanometer und weniger) erhalten werden.
  • Die Feldeffekttransistor-Anordnung ist vorzugsweise als Schichtenfolge aus einer Mehrzahl planarisierter Schichten eingerichtet. Mit anderen Worten ist die Feldeffekttransistor-Anordnung vorzugsweise vollständig planar aufgebaut, das heißt die Leiterbahnebenen ebenso wie die Gate-Elektroden sind auf einem jeweils im Wesentlichen ebenen Untergrund ohne ausgeprägte Topologie angeordnet und die Zwischenräume innerhalb dieser Ebenen sind mit dielektrischem Material aufgefüllt, so dass die Oberfläche dieser Schicht wiederum planar ist. Zwischen den Leiterbahnebenen und einer Gate-Ebene kann jeweils eine dielektrische Schicht angeordnet sein, die von den Nanoelementen und von den Kontaktlöchern durchstoßen wird. Das Realisieren eines vollständig planaren Aufbaus kann dadurch unterstützt werden, dass nach Ausbilden einer jeweiligen Ebene ein Planarisierungs-Verfahrensschritt durchgeführt wird, um eine planare Oberfläche zu realisieren. Dies kann besonders vorteilhaft unter Verwendung des CMP-Verfahrens (”Chemical Mechanical Polishing”) realisiert werden. Das Erweitern der planaren Anordnung auf eine dreidimensionale Integration ergibt sich beispielsweise durch mehrfaches Wiederholen des Prozessablaufs, d. h. wiederholtes Abscheiden von Schichtenfolgen aufeinander.
  • Darüber hinaus kann das das Nanoelement umgebende elektrisch isolierende Material als Ringstruktur realisiert sein, welche die Gate-isolierende Schicht des Vertikal-Transistors bildet, und es kann zumindest ein Teil der elektrisch isolierenden Ringstruktur von dem elektrisch leitfähigen Material umgeben sein, welches die Gate-Elektrode des Vertikal-Transistors bildet.
  • Indem das Nanoelement von einer elektrisch isolierenden Ringstruktur (anstatt von einer zylindermantelartigen Struktur) umgeben ist, ist eine Gate-isolierende Schicht bereitgestellt, welche von dem als Gate-Elektrode fungierenden elektrisch leitfähigem Material umgeben ist. Mittels Anlegens einer geeigneten Spannung an das elektrisch leitfähige Material kann die Leitfähigkeit des Nanoelements, fungierend als Kanal-Bereich, charakteristisch beeinflusst werden, so dass das Nanoelement gemeinsam mit der elektrisch isolierenden Ringstruktur und dem elektrisch leitfähigen Material die Funktionalität eines Feldeffekttransistors mit besonders hoher Sensitivität erfüllt. Mittels Verwendens einer ringförmigen Gate-Elektrode kann aufgrund eines elektrostatischen Spitzeneffekts die Amplitude eines mittels Anlegens einer elektrischen Spannung an die Gate-Elektrode generierten elektrischen Felds nahe des Nanoelements besonders groß gemacht werden, so dass eine besonders exakte Steuerung der elektrischen Leitfähigkeit des Kanal-Bereichs ermöglicht ist.
  • Es ist ein Aspekt, einen Schaltkreis mit mehreren unterschiedlichen Komponenten, die miteinander verschaltet sind, bereitzustellen.
  • Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Weiteren näher erläutert.
  • Es zeigen:
  • 1 bis 3 Schichtenfolgen zu unterschiedlichen Zeitpunkten während eines Verfahrens zum Herstellen einer Feldeffekttransistor-Anordnung gemäß einem ersten Ausführungsbeispiel der Erfindung,
  • 4 eine Feldeffekttransistor-Anordnung,
  • 5 ein Ersatzschaltbild eines Teilbereichs der in 4 gezeigten Feldeffekttransistor-Anordnung, eingerichtet als Inverter-Schaltkreis,
  • 6 eine Draufsicht einer Feldeffekttransistor-Anordnung,
  • 7 eine Querschnittsansicht der in 6 gezeigten Feldeffekttransistor-Anordnung, aufgenommen entlang einer Schnittlinie I-I',
  • 8 eine Querschnittsansicht der in 6 gezeigten Feldeffekttransistor-Anordnung, aufgenommen entlang einer Schnittlinie II-II',
  • 9 eine Feldeffekttransistor-Anordnung.
  • Gleiche oder ähnliche Komponenten in unterschiedlichen Figuren sind mit gleichen Bezugsziffern versehen.
  • Im Weiteren wird bezugnehmend auf 1 bis 4 ein Verfahren zum Herstellen einer Feldeffekttransistor-Anordnung gemäß einem ersten Ausführungsbeispiel der Erfindung beschrieben.
  • Um die in 1 gezeigte Schichtenfolge 100 zu erhalten, wird auf einem Glas-Substrat 101 eine Nickel-Schicht abgeschieden und unter Verwendung eines Lithographie- und eines Ätz-Verfahrens strukturiert, wodurch eine erste Nickel-Verdrahtungsebene 102 erhalten wird. In einem weiteren Verfahrensschritt wird Aluminiumoxid (AI2O3) ausreichend dick auf der so erhaltenen Schichtenfolge abgeschieden und unter Verwendung eines CMP-Verfahrens (”Chemical Mechanical Polishing”) mit dem Nickel-Material der ersten Nickel-Verdrahtungsebene 102 als Stoppschicht planarisiert. Das zurückbleibende Aluminiumoxid-Material zwischen den Komponenten der ersten Nickel-Verdrahtungsebene 102 bildet eine erste Aluminiumoxid-Struktur 103. Die Komponenten 102, 103 bilden gemeinsam eine völlig planare Schicht. Auf der so erhaltenen Schichtenfolge wird eine erste Aluminiumoxid-Schicht 104 abgeschieden.
  • Um die in 2 gezeigte Schichtenfolge 200 zu erhalten, wird auf der Schichtenfolge 100 Aluminium-Material abgeschieden und unter Verwendung eines Lithographie- und eines Ätz-Verfahrens derart strukturiert, dass Gate-Bereiche 201 für im Weiteren auszubildende Feldeffekttransistoren zurückbleiben. Ferner wird Aluminiumoxid-Material ausreichend dick auf der so erhaltenen Schichtenfolge abgeschieden und unter Verwendung eines CMP-Verfahrens mit dem Aluminium-Material der Gate-Bereiche 201 als Stoppschicht planarisiert. Dadurch entsteht eine zweite Aluminiumoxid-Struktur 202, die gemeinsam mit den Gate-Bereichen 201 eine weitere planare Schicht bilden. Nachfolgend wird Aluminiumoxid-Material auf der so erhaltenen Schichtenfolge abgeschieden, wodurch eine zweite Aluminiumoxid-Schicht 203 erzeugt wird. Es ist anzumerken, dass die Gate-Bereiche 201 und die zweite Aluminiumoxid-Struktur 202 gemeinsam eine weitere völlig planare Ebene bilden, welche Ebene von der aus den Komponenten 102, 103 gebildeten Ebene mittels der ersten Aluminiumoxid-Schicht 104 getrennt ist. Die auf der Oberfläche der Schichtenfolge 200 angeordnete zweite Aluminiumoxid-Schicht 203 ist ebenfalls planar.
  • Um die in 3 gezeigte Schichtenfolge 300 zu erhalten, wird unter Verwendung eines Elektronenstrahllithographie-Verfahrens eine Porenmaske auf der Oberfläche der Schichtenfolge 200 erzeugt, mit welcher Porenmaske die Stellen eines späteren Aufwachsens von Kohlenstoffnanoröhren definiert werden. In einem weiteren Verfahrensschritt wird unter Verwendung eines geeigneten Ätz-Verfahrens entsprechend der ausgebildeten Porenmaske zunächst Aluminiumoxid-Material der zweiten Aluminiumoxid-Schicht 203, nachfolgend Aluminium-Material der Gate-Bereiche 201 und schließlich Aluminiumoxid-Material der ersten Aluminiumoxid-Schicht 104 entfernt. Dadurch werden in den aufeinander angeordneten Schichten 104, 202 und 203 an definierten Orten Durchgangslöcher geätzt. Das an den Oberflächen der Durchgangslöcher freigelegte Aluminium-Material der Gate-Bereiche 201 wird an der Oberfläche mittels thermischen Oxidierens mit einer Dicke im Nanometer-Bereich oxidiert, wodurch eine Gate-isolierende Schicht 302 aus Aluminiumoxid-Material für die späteren Feldeffekttransistoren gebildet wird. In einem weiteren Verfahrensschritt werden unter Verwendung eines CVD-Verfahrens (”Chemical Vapour Deposition”) halbleitende Kohlenstoffnanoröhren 301 auf dem das Aufwachsen von Kohlenstoffnanoröhren 301 katalytisch unterstützenden Nickel-Material aufgewachsen, wobei die Durchgangslöcher durch die Schichten 104, 202, 203 anschaulich als Schablonen zum Aufwachsender Kohlenstoffnanoröhren 301 dienen. Als Alternative zu dem Nickel-Material als Katalysator-Material ist zum Beispiel Eisen oder Kobalt verwendbar. Mittels der Durchgangslöcher ist den Kohlenstoffnanoröhren 301 eine definierte Aufwachsrichtung vorgegeben, so dass strukturell gut definierte vertikale Kohlenstoffnanoröhren 301 erhalten werden.
  • Um die in 4 gezeigte Feldeffekttransistor-Anordnung 400 zu erhalten, werden mittels eines Lithographie- und eines Ätz-Verfahrens unter Verwendung von Nickel-Material der ersten Nickel-Verdrahtungsebene 102 bzw. von Aluminium-Material der Aluminium-Gate-Bereiche 201 als Stoppmaterial Kontaktlöcher in die Schichtenfolge 300 geätzt. Diese Kontaktlöcher werden mittels Abscheidens von Nickel-Material gefüllt, wodurch vertikale Nickel-Kopplungselemente 401 ausgebildet werden. Mittels Abscheidens zusätzlichen Nickel-Materials wird auf der Oberfläche der so erhaltenen Schichtenfolge eine Nickel-Schicht ausgebildet, die unter Verwendung eines Lithographie und eines Ätz-Verfahrens derart strukturiert wird, dass eine zweite Nickel-Verdrahtungsebene 402 generiert wird.
  • Die Feldeffekttransistor-Anordnung 400 stellt anschaulich eine planare, aus aufeinander aufgebrachten Schichtenebenen ausgebildete Schicht-Anordnung dar, gebildet aus einer ersten Ebene 102, 103, einer zweiten Ebene 201, 202 und einer dritten Ebene 402. Die Kopplung zwischen unterschiedlichen Ebenen ist mittels vertikaler Kopplungselemente 301, 401 realisiert. Dadurch ist eine neuartige Schaltungs-Architektur auf Basis von Nanoelementen geschaffen, bei der eine für 3D-Integration störende Oberflächen-Topographie vermieden ist.
  • Anschaulich enthält die Feldeffekttransistor-Anordnung 400 einen ersten Feldeffekttransistor 403, einen zweiten Feldeffekttransistor 404 und einen dritten Feldeffekttransistor 405. Bei dem ersten Feldeffekttransistor 403 bildet die Kohlenstoffnanoröhre 301 den Kanal-Bereich, ein Grenzbereich zwischen der Kohlenstoffnanoröhre 301 und der Nickel-Verdrahtungsebene 102 bildet einen ersten Source-/Drain-Bereich des ersten Feldeffekttransistors 403, ein Grenzbereich zwischen der Kohlenstoffnanoröhre 301 und der zweiten Nickel-Verdrahtungsebene 402 bildet einen zweiten Source-/Drain-Bereich, das die Kohlenstoffnanoröhre 301 umgebende Aluminium-Material bildet den Gate-Bereich 201 des ersten Feldeffekttransistors 401, und das thermisch oxidierte Aluminiumoxid-Material an der Wand des in den Gate-Bereich 201 eingebrachten Durchgangslochs bildet die Gate-isolierende Schicht 302 des ersten Feldeffekttransistors 403. Die zweiten 30 und dritten Feldeffekttransistoren 404, 405 sind in ähnlicher Weise gebildet wie der erste Feldeffekttransistor 403.
  • Im Weiteren wird beschrieben, wie die Feldeffekttransistor-Anordnung 400 als CMOS-Inverter eingerichtet, verschaltet bzw. betrieben wird.
  • Es ist anzumerken, dass für eine Verwendung der Feldeffekttransistoren 403, 404 als Inverter der erste Feldeffekttransistor 403 des n-Leitungstyps ist, wohingegen der zweite Feldeffekttransistor 404 des p-Leitungstyps ist. Um dies zu realisieren, kann beispielsweise der erste Feldeffekttransistor 403 in einem anderen Verfahrensschritt ausgebildet sein als der zweite Feldeffekttransistor 404, wobei mittels Einstellens der Reaktionsparameter bei dem CVD-Verfahren zum Abscheiden der Kohlenstoffnanoröhren 301 des n-MOS-Feldeffekttransistors 403 bzw. des p-MOS-Feldeffekttransistors 404 der Leitungstyp (n- oder p-Leitung) der jeweiligen Kohlenstoffnanoröhre 301 eingestellt wird. Alternativ kann, ähnlich wie in [2] beschrieben, der n-MOS-Feldeffekttransistor 403 ausgebildet werden, indem das ihn umgebende Material des Gate-Bereichs 201 mit Kaliummaterial versehen wird, und dieses Kalium-Material thermisch aus dem Gate-Bereich 201 ausgetrieben wird, wodurch dieses Kalium-Material als Dotierstoff in die Kohlenstoffnanoröhre 301 des n-MOS-Feldeffekttransistors 403 injiziert wird. Wird erst anschließend die p-leitende Kohlenstoffnanoröhre 301 des p-MOS-Feldeffekttransistors 404 ausgebildet, so sind ein n-MOS-Feldeffekttransistor 403 und ein p-MOS-Feldeffekttransistor 404 als Basis für ein CMOS-artiges Bauelement realisiert.
  • Im Weiteren wird beschrieben, wie die Feldeffekttransistor-Anordnung 400 als Inverter-Schaltkreis betreibbar ist. An einen Inverter-Eingang 406, der als Komponente der zweiten Nickel-Verdrahtungsebene 402 realisiert ist, ist ein gemäß der Inverter-Logik zu verarbeitendes Eingabesignal anlegbar. An einem Inverter-Ausgang 407 als Anschluss einer anderen Komponente der zweiten Nickel-Verdrahtungsebene 402 ist ein Ausgabesignal bereitgestellt, das aufgrund der Funktionalität der in der in 4 gezeigten Weise verschalteten Feldeffekttransistoren 403, 404 entsprechend der Inverter-Logik aus dem an dem Inverter-Eingang 406 bereitgestellten Eingabesignal generiert ist. An einem Versorgungsspannungs-Anschluss 408 der zweiten Nickel-Verdrahtungsebene 402 ist eine Versorgungsspannung VDD angelegt. Anschaulich ist der Versorgungsspannungs-Anschluss 408 mit dem zweiten Source-/Drain-Anschluss des zweiten Feldeffekttransistors 404 gekoppelt. Ferner ist an einem Massepotential-Anschluss 409 als andere Komponente der zweiten Nickel-Verdrahtungsebene 402 das elektrische Massepotential anlegbar. Der zweite Source-/Drain-Anschluss des ersten Feldeffekttransistors 403 ist somit auf elektrischem Massepotential. Die ersten Source-/Drain-Anschlüsse der Feldeffekttransistoren 403, 404 sind miteinander mittels einer Komponente der ersten Nickel-Verdrahtungsebene 102 gekoppelt.
  • Es ist anzumerken, dass sowohl die Nickel-Verdrahtungsebene 102 als auch die zweite Nickel-Verdrahtungsebene 402 jeweils eine Mehrzahl nichtzusammenhängende, zum Teil voneinander elektrisch entkoppelte Komponenten enthält, wodurch die angestrebte Funktionalität der Feldeffekttransistor-Anordnung erst erreicht ist.
  • In 5 ist ein Ersatzschaltbild 500 der in der in 4 gezeigten Weise verschalteten Feldeffekttransistoren 403, 404 gezeigt. Entsprechend der Inverter-Logik der als Inverter-Schaltkreis verschalteten Feldeffekttransistor-Anordnung 400 ist an dem Inverter-Ausgang 407 genau dann ein Signal mit einem logischen Wert ”0” bereitgestellt, wenn das Eingabesignal 406 auf einem logischen Wert ”1” ist. An dem Inverter-Ausgang 407 ist genau dann ein Signal mit einem logischen Wert ”1” bereitgestellt, wenn das Eingabesignal 406 auf einem logischen Wert ”0” ist.
  • Die beiden Feldeffekttransistoren 403, 404 bilden einen Inverter mit einem n-Kanal-Transistor 403 und einem p-Kanal-Transistor 404. Die jeweiligen zweiten Source-/Drain-Bereiche 35 sind auf dem Massepotential 409 bzw. dem Potential der Versorgungsspannung VDD 408, der Gate-Bereich 201 ist für die beiden Transistoren 403, 404 gemeinsam vorgesehen und ist mit dem Inverter-Eingang 406 gekoppelt. Die zweiten Source-/Drain-Bereiche der Transistoren 403, 404 sind miteinander gekoppelt und bilden den Inverter-Ausgang 407.
  • Mittels des an dem Inverter-Ausgang 407 anliegenden elektrischen Potentials ist aufgrund der in 4 gezeigten Verkopplung der Gate-Bereich 201 des dritten Feldeffekttransistors 405 ansteuerbar. Somit ist die einfache Inverter-Funktionalität der Transistoren 403, 404 mittels des dritten Feldeffekttransistors 405 erweitert, so dass eine komplexere CMOS-Schaltung realisiert ist.
  • Im Weiteren wird bezugnehmend auf 6 bis 8 eine Feldeffekttransistor-Anordnung 600 beschrieben.
  • In 6 ist eine Draufsicht der Feldeffekttransistor-Anordnung 600 gezeigt, welche Feldeffekttransistor-Anordnung 600 als nichtflüchtige Speicherzellen-Anordnung realisiert ist. In 6 ist eine Vielzahl von entlang einer ersten Richtung verlaufenden ersten Bitleitungen 601 gezeigt, die oberhalb einer Vielzahl von entlang einer zweiten, zu der ersten Richtung orthogonalen Richtung verlaufenden Wortleitungen 602 verlaufend angeordnet sind. Anschaulich ist in jedem Kreuzungsbereich eine der Wortleitungen 602 mit einer der ersten Bitleitungen 601 eine Speicherzelle ausgebildet.
  • 6 ist zu entnehmen, dass der Abstand zweier zueinander benachbarter erster Bitleitungen 601 bzw. zweier voneinander benachbarter Wortleitungen 602 jeweils 2F ist, wobei F die in einer Technologiegeneration minimal erreichbare Strukturdimension ist. Somit ist der Platzbedarf einer Speicherzelle 4F2, so dass eine besonders hohe Integrationsdichte erreicht ist.
  • Im Weiteren wird bezugnehmend auf 7 eine erste Querschnittsansicht 700 der Feldeffekttransistor-Anordnung 600 beschrieben, aufgenommen entlang einer in 6 gezeigten Schnittlinie I-I'.
  • Aus der ersten Querschnittsansicht 700 ist der vertikale Schichtaufbau der als nichtflüchtige Speicherzeilen-Anordnung in Nicht-ODER-Architektur ausgebildeten Feldeffekttransistor-Anordnung 600 gezeigt. Auf einem Glas-Substrat 101 sind zueinander parallel verlaufende zweite Bitleitungen 701 aus Nickel-Material ausgebildet, von denen in 7 aufgrund der Schnittansicht nur eine gezeigt ist. Die zweiten Bitleitungen 701 werden ausgebildet, indem auf dem Glas-Substrat 101 zunächst eine durchgehende Nickel-Schicht abgeschieden wird, und diese nachfolgend unter Verwendung eines Lithographie und eines Ätz-Verfahrens zu zueinander parallel verlaufenden zweiten Bitleitungen 701 strukturiert wird. Mit anderen Worten verlaufen die zweiten Bitleitungen 701 im Wesentlichen parallel zu den ersten Bitleitungen 601. Nach dem Strukturierungs-Verfahren werden die Zwischenräume zwischen den zweiten Bitleitungen 701 mit elektrisch isolierendem Material aufgefüllt, und die so erhaltene Schichtenfolge unter Verwendung eines CMP-Verfahrens planarisiert. Alternativ können die zweiten Bitleitungen 701 unter Verwendung eines Damascene-Verfahrens ausgebildet werden.
  • Auf der so erhaltenen Schichtenfolge wird eine erste Aluminiumoxid-Schicht 104 abgeschieden. Auf der so erhaltenen Schichtenfolge wird eine Aluminium-Schicht abgeschieden und unter Verwendung eines Lithographie- und Ätz-Verfahrens derart strukturiert, dass Gate-Bereiche 702 zurückbleiben. Diese sind derart angeordnet, dass für jeden im Weiteren ausgebildeten Feldeffekttransistor ein separater Gate-Bereich 702 geschaffen ist. Die Zwischenräume zwischen benachbarten Gate-Bereichen 702 werden mit einer Aluminiumoxid-Struktur 703 aufgefüllt. Die so erhaltene Schichtenfolge wird unter Verwendung eines CMP-Verfahrens planarisiert. Nachfolgend wird eine zweite Aluminiumoxid-Schicht 203 abgeschieden. Ähnlich wie in 3 gezeigt, wird unter Verwendung eines Elektronenstrahllithographie-Verfahrens eine Porenmaske erzeugt, mittels welcher die späteren Aufwachsstellen von Kohlenstoffnanoröhren definiert werden. Unter Verwendung eines Ätz-Verfahrens werden dann die zweite Aluminiumoxid-Schicht 203, die Gate-Bereiche 702 und die erste Aluminiumoxid-Schicht 104 zum Generieren von Durchgangslöchern geätzt, wodurch Oberflächenbereiche der ersten Nickel-Bitleitung 701 freigelegt werden. Ein freiliegender Oberflächenbereich des Aluminium-Materials der Gate-Bereiche 702 in den Durchgangslöchern wird thermisch oxidiert, wodurch eine hohlzylinderförmige Aluminiumoxid-Schicht als Gate-isolierende Schicht 704 und als Ladungsspeicher-Schicht in jedem der Durchgangslöcher erzeugt wird. Auf den freigelegten Oberflächenbereichen der zweiten Nickel-Bitleitung 701, welche auch als Katalysatormaterial zum Aufwachsen von Kohlenstoffnanoröhren dient, werden mittels eines CVD-Verfahrens Kohlenstoffnanoröhren 301 vertikal aufgewachsen, wobei die Durchgangslöcher in den Schichten 104, 702 und 203 als mechanische Führung zum vertikalen Aufwachsen der Kohlenstoffnanoröhren 301 dienen. Auf der so erhaltenen Schichtenfolge wird weiteres Nickel-Material abgeschieden und strukturiert, wodurch die ersten Bitleitungen 601 in der in 6 gezeigten Weise generiert werden.
  • Wie in 7 gezeigt, werden eine Vielzahl von Feldeffekttransistoren erzeugt, wobei mittels der Kopplungsbereiche zwischen den jeweiligen ersten bzw. zweiten Bitleitungen 601, 701 und einer jeweiligen Kohlenstoffnanoröhre 301 erste bzw. zweite Source-/Drain-Bereiche gebildet sind. Eine jeweilige Kohlenstoffnanoröhre 301 selbst bildet den Kanal-Bereich des jeweiligen Feldeffekttransistors. Die eine jeweilige Kohlenstoffnanoröhre 301 umgebende Gate-isolierende Ladungsspeicher-Schicht 704 erfüllt die Funktionalität einer Gate-isolierenden Schicht des jeweiligen Feldeffekttransistors und erfüllt ferner die Funktionalität einer Ladungsspeicher-Schicht. Aufgrund der Funktionalität als Ladungsspeicher-Schicht ist sie derart eingerichtet, dass elektrische Ladungsträger selektiv darin einbringbar oder daraus entfernbar sind, wobei die elektrische Leitfähigkeit der Kohlenstoffnanoröhren 301 charakteristisch von dem in dem elektrisch isolierenden Material eingebrachten elektrischen Ladungsträgern beeinflussbar ist. Die Gate-Bereiche 702 bilden einen Teilbereich der Wortleitungen 602.
  • Im Weiteren wird bezugnehmend auf 8 eine zweite Querschnittsansicht 800 der als Permanent-Speicherzellen-Anordnung eingerichteten Feldeffekttransistor-Anordnung 600 beschrieben. Die zweite Querschnittsansicht 800 ist aufgenommen entlang einer in 6 gezeigten Schnittlinie II-II'.
  • Wie in 8 gezeigt, verlaufen die ersten und zweiten Bitleitungen 601, 701 zueinander parallel, wohingegen die Wortleitungen 602 orthogonal zu den Bitleitungen 601, 701 verlaufen. Wie ferner in 8 gezeigt, teilen sich die in 8 gezeigten vier Speicherzellen eine gemeinsame Wortleitung 602. Dagegen teilen sich die vier in 7 gezeigten Speicherzellen gemeinsame erste und zweite Bitleitungen 601, 701.
  • Die Feldeffekttransistor-Anordnung 600 stellt eine nichtflüchtige Speicherzellen-Anordnung in Nicht-ODER-Architektur dar. In 6 ist das Layout der Anordnung gezeigt, 7 zeigt eine erste Querschnittsansicht 700 entlang eines Bitleitungspaares 601, 701 und 8 zeigt eine zweite Querschnittsansicht 800 entlang einer Wortleitung 602. Eine jeweilige Speicherzelle befindet sich in einem Kreuzungsbereich zwischen einem Bitleitungspaar 601, 701 einerseits und einer Wortleitung 602 andererseits. In jeder der Speicherzellen ist ein Gate-Dielektrikum aus Aluminiumoxid vorgesehen, in dem elektrische Ladungsträger einbringbar und dauerhaft speicherbar sind, beispielsweise mittels Fowler-Nordheim-Tunnelns. Aufgrund des sehr einfachen planaren Aufbaus der Feldeffekttransistor-Anordnung 600 ergibt sich ein Flächenbedarf von 4F2 für jede Speicherzelle. Die Feldeffekttransistor-Anordnung 600 ist für eine 3D-Integration geeignet. Mit anderen Worten können die in 7, 8 gezeigten Schichtenfolgen mehrfach aufeinander geschichtet werden, um die Integrationsdichte zu erhöhen.
  • Sind in die Gate-isolierende Schicht einer jeweiligen Speicherzelle elektrische Ladungsträger injiziert, so verschiebt sich dadurch die Einsatzspannung des jeweiligen Feldeffekttransistors, worin eine beispielsweise binäre Information dauerhaft speicherbar ist. Wird an eine Wortleitung 602 eine Spannung angelegt, so kann dadurch eine Zeile von Speicherzellen ausgewählt werden. Legt man eine Spannung zwischen die einer Speicherzelle zugehörigen Bitleitungen 601, 701 an, ist der Wert des elektrischen Stroms ein Maß dafür, welche Speicherinformation in der jeweiligen Speicherzelle gespeichert ist, das heißt, wie viele Ladungsträger und Ladungsträger welchen Ladungstyps in der Gate-isolierenden Schicht des jeweiligen Speicher-Feldeffekttransistors enthalten sind.
  • Im Weiteren wird bezugnehmend auf 9 eine Feldeffekttransistor-Anordnung 900 beschrieben.
  • Die in 9 gezeigte Feldeffekttransistor-Anordnung 900 ähnelt hinsichtlich Aufbau und Funktionalität stark der in 4 gezeigten Feldeffekttransistor-Anordnung 400.
  • Der wesentliche Unterschied zu der Feldeffekttransistor-Anordnung 400 ist, dass bei der Feldeffekttransistor-Anordnung 900 das die Kohlenstoffnanoröhren 301 umgebende elektrisch isolierende Material anschaulich als Ringstruktur realisiert ist, welche die Gate-isolierende Schicht 302 des jeweiligen Vertikal-Transistors 403 bis 405 bildet. Ferner ist die elektrisch isolierende Ringstruktur von elektrisch leitfähigem Material von Gate-Bereichen 901 umgeben, welche die Gate-Elektrode der Vertikal-Transistoren 403 bis 405 bildet.
  • Anschaulich ist der Unterschied zwischen den Feldeffekttransistor-Anordnungen 400 und 900 darin zu sehen, dass die zweite Aluminiumoxid-Struktur 902 eine Schicht einer wesentlich geringeren Dicke ist als die zweite Aluminiumoxid-Struktur 202, und dass die Gate-Bereiche 901 als eine Schicht einer wesentlich geringeren realisiert 0 sind als die Gate-Bereiche 201. Dagegen sind in 9 die Dicken der Schichten 104 und 203 größer gewählt als gemäß 4.
  • Indem die Kohlenstoffnanoröhren 301 von einer elektrisch isolierenden Ringstruktur umgeben sind, ist eine Gateisolierende Schicht bereitgestellt, welche von dem als Gate-Elektrode fungierenden elektrisch leitfähigem Material 901 umgeben ist. Mittels Anlegens einer geeigneten Spannung an das elektrisch leitfähige Material 901 kann die Leitfähigkeit der Kohlenstoffnanoröhren 301, fungierend als Kanal-Bereich, aufgrund eines elektrostatischen Spitzeneffekts (als Folge der geringen Dicke der Schicht 901) besonders sensitiv beeinflusst werden.
  • In diesem Dokument sind folgende Veröffentlichungen zitiert:

Claims (4)

  1. Verfahren zum Herstellen eines Schaltkreis-Arrays mit einer Mehrzahl von nebeneinander und/oder übereinander ausgebildeten Feldeffekttransistoren, – bei dem eine erste Verdrahtungsebene mit mehreren Leiterbahnen und einer Mehrzahl von ersten Source-/Drain-Bereichen der Feldeffekttransistoren gebildet wird; – bei dem die erste Verdrahtungsebene planarisiert wird; – bei dem auf der planarisierten ersten Verdrahtungsebene eine erste Isolationsschicht gebildet wird, – bei dem die erste Isolatorschicht planarisiert wird; – bei dem auf der ersten Isolatorschicht eine Gate-Bereichs-Schicht, welche strukturierte Gate-Bereiche aus elektrisch leitfähigem Material und dazwischen eingebrachtes Isolatormaterial aufweist, gebildet wird; – bei dem die Gate-Bereichs-Schicht planarisiert wird; – bei dem auf der planarisierten Gate-Bereichs-Schicht eine zweite Isolatorschicht gebildet wird; – bei dem die zweite Isolatorschicht planarisiert wird; – bei dem durch die planarisierte zweite Isolatorschicht, die Gate-Bereiche und die planarisierte zweite Isolatorschicht eine Vielzahl von Löchern gebildet wird; – bei dem in jedem der Löcher mindestens ein als Kanal-Bereich dienendes vertikales Nanoelement gebildet wird; – bei dem zwischen dem jeweiligen vertikalen Nanoelement und dem elektrisch leitfähigen Material des Gate-Bereichs elektrisch isolierendes Material als Gate-isolierende Schicht gebildet wird; und – bei dem auf der planarisierten zweiten Isolatorschicht eine zweite Verdrahtungsebene mit mehreren Leiterbahnen und einer Mehrzahl von zweiten Source-/Drain-Bereichen der Feldeffekttransistoren gebildet wird, so dass jedes Nanoelement zwischen der ersten Verdrahtungsebene und der zweiten Verdrahtungsebene angeordnet ist.
  2. Verfahren nach Anspruch 1, bei dem das Planarisieren mindestens einer der entsprechenden Schichten unter Verwendung eines CMP-Verfahrens erfolgt.
  3. Verfahren nach einem der vorstehenden Ansprüche, bei dem als vertikale Nanoelemente Kohlenstoffnanoröhren ausgebildet werden und bei dem das Bilden der vertikalen Nanoelemente unter Verwendung eines CVD-Verfahrens erfolgt.
  4. Verfahren nach einem der vorstehenden Ansprüche, wobei die Löcher als Schablonen zum Aufwachsen der vertikalen Nanoelemente dienen.
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Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7038299B2 (en) 2003-12-11 2006-05-02 International Business Machines Corporation Selective synthesis of semiconducting carbon nanotubes
US7374793B2 (en) 2003-12-11 2008-05-20 International Business Machines Corporation Methods and structures for promoting stable synthesis of carbon nanotubes
EP1700336A1 (de) * 2003-12-23 2006-09-13 Koninklijke Philips Electronics N.V. Halbleiterbauelement mit einem heteroübergang
US20050167655A1 (en) 2004-01-29 2005-08-04 International Business Machines Corporation Vertical nanotube semiconductor device structures and methods of forming the same
US7211844B2 (en) 2004-01-29 2007-05-01 International Business Machines Corporation Vertical field effect transistors incorporating semiconducting nanotubes grown in a spacer-defined passage
US7829883B2 (en) 2004-02-12 2010-11-09 International Business Machines Corporation Vertical carbon nanotube field effect transistors and arrays
US7109546B2 (en) 2004-06-29 2006-09-19 International Business Machines Corporation Horizontal memory gain cells
WO2006011069A1 (en) * 2004-07-20 2006-02-02 Koninklijke Philips Electronics N.V. Semiconductor device and method of manufacturing the same
DE102004040238A1 (de) * 2004-08-13 2006-02-23 Hahn-Meitner-Institut Berlin Gmbh Flexibler Nanotransistor und Verfahren zur Herstellung
US7233071B2 (en) * 2004-10-04 2007-06-19 International Business Machines Corporation Low-k dielectric layer based upon carbon nanostructures
DE102005016244A1 (de) 2005-04-08 2006-10-19 Infineon Technologies Ag Speicherzelle, Speichereinrichtung und Verfahren zu deren Herstellung
EP1891679A1 (de) * 2005-06-16 2008-02-27 QuNano AB Halbleiter-nanodraht-transistor
US7492015B2 (en) * 2005-11-10 2009-02-17 International Business Machines Corporation Complementary carbon nanotube triple gate technology
EP1804286A1 (de) * 2005-12-27 2007-07-04 Interuniversitair Microelektronica Centrum Halbleitervorrichtung mit einer verlängerten Nanostruktur
FR2897204B1 (fr) * 2006-02-07 2008-05-30 Ecole Polytechnique Etablissem Structure de transistor vertical et procede de fabrication
US8679630B2 (en) * 2006-05-17 2014-03-25 Purdue Research Foundation Vertical carbon nanotube device in nanoporous templates
CN101595565B (zh) * 2006-09-18 2013-03-27 昆南诺股份有限公司 在垂直半导体结构上制造精密垂直和水平层的方法
US8063450B2 (en) * 2006-09-19 2011-11-22 Qunano Ab Assembly of nanoscaled field effect transistors
US8643087B2 (en) * 2006-09-20 2014-02-04 Micron Technology, Inc. Reduced leakage memory cells
US8410578B2 (en) * 2006-12-29 2013-04-02 Semiconductor Components Industries, Llc Method of manufacturing a semiconductor component and structure
JP2010525557A (ja) * 2007-03-28 2010-07-22 クナノ アーベー ナノワイヤ回路構造物
US7736979B2 (en) * 2007-06-20 2010-06-15 New Jersey Institute Of Technology Method of forming nanotube vertical field effect transistor
US8043978B2 (en) * 2007-10-11 2011-10-25 Riken Electronic device and method for producing electronic device
JP5145866B2 (ja) * 2007-10-26 2013-02-20 株式会社ニコン 固体撮像素子
US7960713B2 (en) * 2007-12-31 2011-06-14 Etamota Corporation Edge-contacted vertical carbon nanotube transistor
US8440994B2 (en) * 2008-01-24 2013-05-14 Nano-Electronic And Photonic Devices And Circuits, Llc Nanotube array electronic and opto-electronic devices
US8492249B2 (en) * 2008-01-24 2013-07-23 Nano-Electronic And Photonic Devices And Circuits, Llc Methods of forming catalytic nanopads
US8610125B2 (en) * 2008-01-24 2013-12-17 Nano-Electronic And Photonic Devices And Circuits, Llc Nanotube array light emitting diodes
US8624224B2 (en) * 2008-01-24 2014-01-07 Nano-Electronic And Photonic Devices And Circuits, Llc Nanotube array bipolar transistors
US8610104B2 (en) * 2008-01-24 2013-12-17 Nano-Electronic And Photonic Devices And Circuits, Llc Nanotube array injection lasers
US7858506B2 (en) 2008-06-18 2010-12-28 Micron Technology, Inc. Diodes, and methods of forming diodes
US8198706B2 (en) * 2008-07-25 2012-06-12 Hewlett-Packard Development Company, L.P. Multi-level nanowire structure and method of making the same
US8715981B2 (en) * 2009-01-27 2014-05-06 Purdue Research Foundation Electrochemical biosensor
US8872154B2 (en) * 2009-04-06 2014-10-28 Purdue Research Foundation Field effect transistor fabrication from carbon nanotubes
US8890119B2 (en) * 2012-12-18 2014-11-18 Intel Corporation Vertical nanowire transistor with axially engineered semiconductor and gate metallization
US10665798B2 (en) 2016-07-14 2020-05-26 International Business Machines Corporation Carbon nanotube transistor and logic with end-bonded metal contacts
US10665799B2 (en) 2016-07-14 2020-05-26 International Business Machines Corporation N-type end-bonded metal contacts for carbon nanotube transistors
US11189622B1 (en) * 2020-07-21 2021-11-30 Nanya Technology Corporation Semiconductor device with graphene layer and method for forming the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10032414C1 (de) * 2000-07-04 2001-11-22 Infineon Technologies Ag Feldeffekttransistor
DE10036897C1 (de) * 2000-07-28 2002-01-03 Infineon Technologies Ag Feldeffekttransistor, Schaltungsanordnung und Verfahren zum Herstellen eines Feldeffekttransistors
US20020001965A1 (en) * 1996-09-04 2002-01-03 Leonard Forbes Technique for producing small islands of silicon on insulator
DE19916351C2 (de) * 1998-06-16 2002-09-12 Lg Semicon Co Ltd Transistor mit Kohlenstoff-Nanoröhren und Verfahren zum Betreiben eines solchen Transistors
GB2382718A (en) * 2000-07-18 2003-06-04 Lg Electronics Inc Field effect transistor using horizontally grown carbon nanotubes

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5256588A (en) * 1992-03-23 1993-10-26 Motorola, Inc. Method for forming a transistor and a capacitor for use in a vertically stacked dynamic random access memory cell
WO2001057917A2 (en) * 2000-02-07 2001-08-09 Xidex Corporation System and method for fabricating logic devices comprising carbon nanotube transistors
KR100360476B1 (ko) * 2000-06-27 2002-11-08 삼성전자 주식회사 탄소나노튜브를 이용한 나노 크기 수직 트랜지스터 및 그제조방법
WO2002003482A1 (de) * 2000-07-04 2002-01-10 Infineon Technologies Ag Feldeffekttransistor
US6515325B1 (en) * 2002-03-06 2003-02-04 Micron Technology, Inc. Nanotube semiconductor devices and methods for making the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020001965A1 (en) * 1996-09-04 2002-01-03 Leonard Forbes Technique for producing small islands of silicon on insulator
DE19916351C2 (de) * 1998-06-16 2002-09-12 Lg Semicon Co Ltd Transistor mit Kohlenstoff-Nanoröhren und Verfahren zum Betreiben eines solchen Transistors
DE10032414C1 (de) * 2000-07-04 2001-11-22 Infineon Technologies Ag Feldeffekttransistor
GB2382718A (en) * 2000-07-18 2003-06-04 Lg Electronics Inc Field effect transistor using horizontally grown carbon nanotubes
DE10036897C1 (de) * 2000-07-28 2002-01-03 Infineon Technologies Ag Feldeffekttransistor, Schaltungsanordnung und Verfahren zum Herstellen eines Feldeffekttransistors

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