EP0000180A1 - Halbleiter-Zellenstruktur für eine Eimerkettenschaltung sowie Verfahren zur Herstellung derselben - Google Patents

Halbleiter-Zellenstruktur für eine Eimerkettenschaltung sowie Verfahren zur Herstellung derselben Download PDF

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EP0000180A1
EP0000180A1 EP78100214A EP78100214A EP0000180A1 EP 0000180 A1 EP0000180 A1 EP 0000180A1 EP 78100214 A EP78100214 A EP 78100214A EP 78100214 A EP78100214 A EP 78100214A EP 0000180 A1 EP0000180 A1 EP 0000180A1
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drain
region
diffusion
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Definitions

  • the invention relates to a semiconductor cell structure for a bucket chain circuit and a method for producing the same;
  • the bucket chain circuit consists of a series of such cells connected in series, which transfer charges in a controlled manner from cell to cell.
  • a bucket chain circuit is composed of a sequence of serially connected switching transistors, the capacitances thereby connect, that the gates alter- i alternating transistors are applied in a sequence by non Overlapping timing pulses.
  • Bucket chain circuits are advantageously implemented in the field-effect transistor technology, as a result of which a bucket chain cell which is simple in structure and in manufacture is achieved.
  • a voltage signal representing the unit of binary information is fed to the source of the first of the series of FET bucket chain cells.
  • the previously reset drain node is bootstrapped so that current flows through the FET and the unit of binary information on the storage capacity is transferred between the first and second cells.
  • Bucket chain cells are not used alone, but in a chain arrangement of a large number of them, which is why the cell must be small in size and must be adaptable to the requirements of production in integrated circuit technology with high density. Since long chains of these cells are necessary for many applications, the transmission efficiency of each cell must be close to 1 and must not be different when transmitting a binary 0 or when transmitting a binary 1 signal.
  • FIG. 1a an implementation of a bucket chain cell known from the prior art is shown, in Fig. 1b a cross section of this cell along the line 1b - 1b and in Fig. 1c is a cross section along the Line 1c - 1c of Fig. 1a shown.
  • the bucket chain cell shown in Figures 1a to 1c has a metal gate which, although it does not have a self-aligned gate, is easier to fabricate than polycrystalline silicon self-aligned gate arrays, making a flat top surface contour can be achieved on which photolithography can be carried out with higher resolution.
  • the illustrated bucket chain cell known from the prior art is produced as part of an integrated circuit in a P-type semiconductor substrate 2 and has an N + -type diffusion zone 4, which serves as its capacitive storage node.
  • the diffusion region 4 ′ is located under the thick oxide layer 6 in FIG. 1b, the right side of which serves as a source in the bucket chain arrangement 12 and the left side serves as part of the drain for the bucket chain arrangement on the left side of the arrangement 12.
  • the known cell shown in Fig. 1b has a thick layer 6 of silicon dioxide, which serves to separate the gates 12 and 14 from adjacent bucket chain cells.
  • a thin layer of silicon dioxide Arranged between the thick layers 6 of silicon dioxide is a thin layer of silicon dioxide with a relatively thin part 8, the typical thickness of which is in the order of 50 to 100 nm and a somewhat thicker part 10, which has a customary thickness in the order of approx. 100 nm to 150 nm.
  • the gate metal electrode 12 of the bucket chain cell is attached between the thick layers 6 of silicon dioxide and specifically over the oxide layers 8 and 10.
  • a different oxide layer thickness below the gate electrode 12 of a non-self-aligned gate FET arrangement in the area between the Areas 6 and 8 according to FIG. 1b are desirable according to the teaching of the prior art in order to reduce parasitic capacitive coupling between the gate 12 and the source diffusion 4 '.
  • the capacitive memory area of a bucket brigade cell is generally to be at the fin portion 10 of the thin oxide layer - the field effect and the switching part of the bucket brigade cell is generally disposed on part of the thin oxide layer. 8
  • the known bucket chain cell shown has disadvantages that are typical of the prior art. In the prior art, the problem has not yet been recognized and has not yet been solved, which consists in combining on the same integrated chip both different logic oxide-FET devices and bucket ladder circuits with a minimum thickness of the silicon dioxide layer 10 in the capacitive storage area, in order thus to combine the Maximize capacity per unit area while increasing the thickness of the oxide layer between regions 6 and 8 in Fig. 1b to minimize capacitive coupling to the source.
  • the charge migration along a bucket chain is the result of a capacitive bootstraping process where the magnitude of the charge shift from node to node is a function of the difference in magnitude between the gate-source capacitance C gs and the gate-drain capacitance Cg d .
  • the larger the Cg d compared to the Cg s the larger the size of the shifted charge. Since the minimum capacity per bucket chain cell is necessary to achieve a detectable output signal for a particular application, the cell must be made larger in area in order to meet the capacity requirements.
  • FIGS. 1a to 1c Another problem associated with the bucket chain cell known from the prior art, as typified by FIGS. 1a to 1c, is the impossibility of self-aligning the structural elements of the bucket chain cell, so that the distance X that is necessary for the alignment tolerances that are necessary between the diffusion region 4 and the gate oxide etching stages is too small. This then necessarily leads to the separation distance between adjacent chains of the bucket chain cells being made larger. Other difficult problems are that channel shorting can occur if adjacent cells within the same bucket ladder circuit are brought too close together. Due to the substantial vertical depth of the diffusion area 4 according to FIG.
  • the separation distance between these diffusion areas 4 and 4' is reduced, so that the threshold voltage for the field effect transistor part of the bucket chain device below the thin oxide layer 8 becomes sensitive to the magnitude of the voltage difference between the diffusion regions 4 and 4 '.
  • This causes the threshold voltage and hence the charge transfer efficiency of the device to be different for binary One signals and for binary zero signals are. Since the threshold voltage and the efficiency of charge transfer depend on the logical value of the signal to be transferred, long chains of such bucket chain cells can include a reduction in the transferred signal, which is particularly evident in the first different bit of a sequence.
  • the invention seeks to remedy this.
  • the invention as characterized in the claims, achieves the object of increasing the packing density for bucket chain circuits by the cell design, reducing the sensitivity of the threshold voltage of a bucket chain circuit depending on the voltage magnitude between source and drain, and the overlapping capacitance between gate and source to minimize and maximize the overlapping capacitance between gate and drain in the bucket chain arrangement, furthermore the task of reducing the problems with the short channel effect in a bucket chain circuit and, in addition, using the same integrated chip with both FET logic circuits with reduced parasitic capacitances and with bucket chain circuits to be able to combine maximized gate-drain capacity per unit area.
  • the advantages achieved by the invention are essentially that a cell structure for a bucket ladder circuit is created which combines a MOS capacitance with a MOS FET, with a threshold voltage, the sensitivity of which to the source-drain potential is reduced, and thus a higher charge transfer efficiency is achieved, the cell can be made smaller in its dimensions, a reduced parasitic capacitance to the substrate is achieved, due to the reduced side wall regions of the ion-implanted drain and thus the total Packing density is increased.
  • the thin overlapping capacitance between gate and drain must be maximized, while at the same time the parasitic capacitances between gate and source and between the diffusion region and the substrate must be kept to a minimum.
  • the current-voltage characteristic related to the threshold voltage of the field effect transistor should be independent of the drain-source voltage and the conductivity when switched on should be very high in order to achieve maximum transmission efficiency at both low and high operating frequencies .
  • the arrangement should be packed as tightly as possible in order to achieve minimal space for optimal bit density and to achieve a high yield of the semiconductor chip. All of these criteria are based on the criteria shown in FIGS. 2a-2c semiconductor cell for a bucket chain circuit.
  • a capacitive storage area is combined with the switching area of the field effect transistor by using a uniform thickness of the thin oxide layer 110, which is ion-implanted via a drain enlargement 107 to form a capacitive storage node for the bucket chain cell.
  • FIGs. 2a and 2b a sequence of bucket chain cells connected to one another in series is shown, while in FIG. 2c a cell of a pair of adjacent bucket chains is shown.
  • the cells are formed from elements of an integrated circuit in a p-type semiconductor substrate 102, which has a resistance between approximately 1.3 and 1.7 ohm cm. This low resistance substrate helps reduce channel short circuits and electrostatic feedback effects, reducing sensitivity; Lichity of the threshold voltage compared to the source-drain voltage is reduced.
  • a first source region 104 of a first cell which is indicated by a gate 112, is formed in the surface of the semiconductor substrate and has an n-line by doping the substrate with phosphorus or arsenic.
  • a thick silicon dioxide layer 106 is formed over the source regions 104 and 104 '.
  • a thin oxide layer 110 having a uniform thickness is formed over the semiconductor substrate 102 in the area between the thick oxide layers 106.
  • a transition oxide region between the thin oxide layer 110 and the thick oxide layer below the gate electrode 112 has a greater thickness than the thickness of the thin oxide layer 110 in order to reduce the parasitic capacitance between the gate 112 and the source 104 ′.
  • a drain enlargement 107 is formed by ion implantation of an n-type dopant, such as phosphorus or arsenic, through the thin oxide layer 110 to occupy part of the entire area between the source regions 104 and 104 ', with a channel region 105 having the initial substrate conductivity , the channel area is thus between the implanted drain enlargement 107 and the source 104.
  • the thickness of the ion-implanted drain enlargement 107 is significantly thinner than the depth of the source 104 or 104 'below the surface of the semiconductor substrate 102 and is of the order of magnitude of approximately 50 nm to 200 nm.
  • the arrangement 112 from FIG. 2b has a distance from center to center, ie between the thick oxide layers. 106 and 106 ', the cell periodicity, from 20 ⁇ m, the depth of the source diffusion 104 below the surface of the substrate is approximately 1.9 ⁇ m, the depth of the ion-implanted drain enlargement 107 is approximately 100 nm, the length of the enlargement 107 is approximately 8 ⁇ m, the length of the channel region 105 is approximately 5 pm, the depth of the thick oxide layer 106 is approx. 300 nm below the substrate surface and the thickness of the thin oxide layer 110 is approx. 50 nm.
  • a metallic gate connection 112 is arranged above the thin oxide layer 110, the result of which is shown in FIGS. 2a-2c structure is completed.
  • FIGS. 3a-3e The process for the preparation of the invention and in FIGS. 2a-2c structure is shown below with reference to FIGS. 3a-3e explained.
  • the process begins in FIG. 3a with the aid of a p-conductive silicon substrate 102 with a conductivity of 1.5 ohm cm by growing an initial oxide layer 130 with a thickness a of 300 nm by a conventional thermal oxidation process. Windows or openings 132 and 134 are then etched into oxide layer 130.
  • a photolithographic etching process is then used to form the thick oxide structures 106 and 106 'as shown in Figure 3c. This step is followed by a gate oxide growth step to dry the thin oxide layer 110 shown in FIG. 3c to form thermal oxidation process at 900 ° C for about 250 minutes.
  • a thin layer of phosphorus silicate glass is deposited / grown to a thickness of 110 nm on the surface of oxide layer 110 and heated at 1000 ° C for 20 minutes to getter ionic contaminants by a gettering process to obtain better threshold voltage stability.
  • the result of this step is shown in Fig. 3c.
  • the next step conventionally involves depositing a photoresist layer 131 approximately 1 ⁇ m thick over part of the thin oxide layer 110 and the immediately adjacent part of the thick oxide structure 106 ', as shown in Figure 3d, to thereby achieve an ion implantation mask , through which an ion implantation of phosphorus ions takes place at approx. 65 KeV.
  • the n-type drain enlargement 107 which is shown in Fig. 3d gives at a 65 KeV of 10 13 A tome / cm 2, ultimately according to a heating process at 450 ° C for 10 minutes. This concentration of drain enlargement 107 ensures that it remains n-conducting at all desired gate and drain potentials.
  • the final steps in FIG. 3e are photolithographic: etching process steps for the contacting and the growth of the metallized gate connections made of aluminum copper and the etching out of the metal structures which; complete the manufacturing process.
  • FIGS. 3a-3e During the sequence of process steps that are shown in FIGS. 3a-3e are shown to the bucket according to the invention chain cell structure, FET technology logic circuits have been formed on the same integrated chip, which have a reduced gate diffusion capacitance due to the difference in oxide thicknesses between their channel regions and their diffusion regions.
  • the transmission efficiency is improved at low frequencies in that the changes in the threshold voltage are minimized with regard to the changes in the source-drain potential. This is achieved in two ways, first by reducing the resistance of the substrate and secondly by reducing the effective transition depth of the ion-implanted drain enlargement of high resistance and the drain part closest to the channel. As the drain-substrate or drain-source voltage increases, the depletion layer at the pn junction grows in width and on the vertical side of the drain that is closest to the channel effectively reduces the channel length by progressively spanning the channel region .
  • the charge carrier concentration on the surface is less variable by the voltage at the gate. This means that the threshold voltage has become sensitive to the source-drain voltage, which corresponds to the known short channel effect.
  • the rate of change in the drain depletion layer thickness also increases a change in the drain-substrate voltage reduc- ed I, which in turn the rate of change of the effective channel length with respect to the drain-substrate voltage is reduced, which ultimately reduces the sensitivity of the threshold voltage versus the drain-substrate voltage.
  • the drain depletion layer is limited to an area which surrounds the flat drain enlargement 107 and is close to the surface of the substrate, at which a much greater possibility of control of the charge carriers by the gate can be maintained. Since the depletion layers between the source and drain in the channel region merge much closer to the surface than in more ideal long-channel FETs, the threshold voltage is much less sensitive to changes in the drain-substrate or drain-source voltage changes.
  • the insensitivity of the threshold voltage to the source-drain or drain-substrate voltage is essential for a constant transfer of the same quantity of charge for a given binary value, regardless of the binary value of the preceding or following charge signals.
  • Such a dependency results in a residual charge at the storage node for a first binary value, which is then also transmitted with the charge signals for the opposite binary value, as a result of which incorrectly accumulated charge amplitudes are further transmitted and advanced the.
  • the existing transmission efficiency improves with the reduced channel resistance, which results from the coexistence of the reduced effective channel length and the increased conductivity of the bucket chain cell according to the invention.
  • Fig. 4 shows the graphical relationship between the sensitivity of the threshold voltage to the drain-source voltage in saturated bucket-chain mode, when the drain-source current goes to zero in relation to the effective channel length; this on the one hand for two conventional bucket chain arrangements and on the other hand for the bucket chain cell designed according to the invention.
  • the figure shows that a significantly reduced threshold sensitivity is achieved in a bucket chain cell with a 1.5 ohm cm substrate and an ion-implanted drain enlargement according to the invention, and that therefore lower transmission losses occur than in a bucket chain cell which is a 12 ohm cm substrate and has a flat (0.8 ⁇ m) junction or one with a 2 ohm cm substrate and a junction depth of 2.7 ⁇ m.
  • the measured transmission loss per level includes both the loss due to threshold sensitivity and losses resulting from other sources.
  • Arrangements according to the invention, which have seven different channel lengths, have been investigated for this purpose at different charge signal amplitudes ranging from 40 to 100 femto-coulombs, and the transmission losses which result in this way per stage have been measured and recorded.
  • the diagram shows that the dependence of the charge transfer loss per stage on the charge signal amplitude is relatively small and that the total transfer loss per cell is sufficiently small that a chaining of a large number of such cells can be carried out without the inclusion of a significant signal interference.
  • the bucket chain cell structure designed according to the invention has an improved charge transfer efficiency by improving the factors 2, 3a and 3b, as mentioned above.
  • the reduced sidewall area of the drain extension 107 which faces the channel area 105, as shown in FIG. 2b, right reduces the influence of changes in the thickness of the depletion layer surrounding drain enlargement 107 on the effective channel length.
  • the reduced sidewall areas of drain enlargement 107 for the lateral lateral surfaces that are parallel to the plane of FIG. 2b, reduces the capacitive coupling between ion-implanted drain enlargement 107 and substrate 102.

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Abstract

Eine Halbleiterzellenstruktur für die Verwendung in einer Eimerkettenschaltung enthält die Kombination einer MOS-Kapazität mit einer MOSFET-Anordnung, um eine Ladungsübertragungszelle zu bilden. Dabei ist auf der einen Seite der Drindiffusion (104) und mit ihr verbunden eine dünne ionenimplantierte Drainverlägerung (107) angeordnet, die von einem kurzen Kanalbereich (105) von der benachbarten Draindiffusion (104') getrennt ist. Über dem Kanalbereich (105) und dem ionenimplantierten Drainvergrößerungsbereich (107) ist ein durchgehend dünner Oxidfilm gleichmäßiger Dicke (110) unterhalb des Gates (112) vorhanden. Dadurch wird die Effizienz der Ladungsübertragung von Zelle zu Zelle gesteigert und die Empfindlichkeit der Schwellwertspannung gegenüber der Source-Drain-Spannung reduziert. Das Gate (112) der Zelle überlappt zum größten Teil die Drain und nur zu einem kleinen Teil die Source, die Gate-Drain-Kapazität pro Flächeneinheit ist maximiert durch Aufrechterhaltung der gleichförmig dünnen Oxidschicht (110) über dem Gatebereich. Diese Halbleiterzellenstruktur für eine Eimerkettenschaltung kann in integrierter Technologie mit anderen logischen FET-Anordnungen bei reduzierten parasitären Kapazitäten auf einem Chip hoher Integrationsdichte realisiert werden.

Description

  • Die Erfindung bezieht sich auf eine Halbleiterzellen- struktur für eine Eimerkettenschaltung sowie ein Verfahren zur Herstellung derselben; die Eimerkettenschaltung besteht aus einer Reihe von solchen hintereinander geschalteten Zellen, die gesteuert Ladungen von Zelle zu Zelle übertragen.
  • Eine Eimerkettenschaltung besteht aus einer Folge von hintereinander geschalteten Schalttransistoren, die Kapazitäten dadurch miteinander verbinden, daß die Gates alter-i nierender Transistoren in einer Folge durch nicht überlap- pende Zeitgabeimpulse beaufschlagt werden. Eimerkettenschaltungen werden vorteilhafterweise in der Technik der Feldeffekttransistoren ausgeführt, wodurch eine in der Struktur und in der Herstellung einfache Eimerkettenzelle erzielt wird. Ein Spannungs- bzw. Ladungssignal, das die Einheit einer binären Information repräsentiert, wird an der Source der ersten der Reihe von FET-Eimerkettenzellen eingespeist. Wenn der erste Taktimpuls am Gate der ersten Eimerkettenzelle auftritt, wird der vorher rückgestellte Drainknoten im Bootstrapverfahren durchlässig gemacht, so daß Strom durch den FET fließt und die Einheit der Binärinformation zu der Speicherkapazität zwischen der ersten und zweiten Zelle übertragen wird. Danach, wenn der Taktimpuls am Gate der zweiten Eimerkettenzelle auftritt, wird die Einheit der Binärinformation, die am Kapazitätsknoten zwischen der ersten und der zweiten Zelle gespeichert ist, durch die zweite Zelle zu dem vorher rückgestellten Kapazitätsknoten zwischen der zweiten und dritten Zelle übertragen. In dieser Weise kann ein Spannungs- bzw. Ladungssignal durch einen Strang von Eimerkettenzellen transferiert werden, bei Nutzung eines Zweiphasentaktes, um einen seriellen Speicher, eine Signalübertragung oder eine Signalbearbeitungs-Arbeitsweise durchzuführen. Diese Arbeitsweise ist schematisch in Fig. 1d dargestellt. Für jede Ladungsübertragung ist immer eine Zelle vorgesehen, die bei Beginn der Arbeitsweise ohne übertragene Ladung ist. Diese leere Zelle wird auf ein Referenzpotential, das der letzten Zelle in der Kette entspricht, aufgefrischt, wobei dieses in der zum Informationsfluß umgekehrten Richtung fortschreitend durchgeführt wird. Auf diese Weise werden bei einer zweiphasigen Taktgebung 2N Zellen benötigt, um N Bits an Informationen zu speichern. Die Anzahl der Zellen kann auf
    Figure imgb0001
     N reduziert werden bei einer mehrphasigen Taktgebung mit m Takten, um N Informationsbits zu speichern.
  • Für den Aufbau einer guten Eimerkettenzelle müssen eine Anzahl von Voraussetzungen erfüllt werden. Eimerkettenzellen werden nicht in Alleinstellung verwendet, sondern in kettenförmiger Anordnung einer großer Anzahl von ihnen, weswegen die Zelle in der Dimension klein sein muß und an die Erfordernisse der Herstellung in integrierter Schaltungstechnik hoher Dichte anpaßbar sein muß. Da lange Ketten dieser Zellen für viele Anwendungen notwendig sind, muß die Übertragungseffizienz jeder Zelle nahe bei 1 liegen und darf nicht unterschiedlich sein bei der Übertragung einer binären 0 oder bei der Übertragung eines binären 1-Signals.
  • In Fig. 1a ist eine Implementierung einer aus dem Stand der Technik bekannten Eimerkettenzelle dargestellt, in Fig. 1b ein Querschnitt dieser Zelle entlang der Linie 1b - 1b und in Fig. 1c ist ein Querschnitt entlang der Linie 1c - 1c von Fig. 1a dargestellt. Die Eimerkettenzelle, die in den Figuren 1a bis 1c dargestellt ist, weist ein Metallgate auf, das, obwohl es kein Self-Aligned-Gate aufweist, einfacher in der Fabrikation ist als polykristalline Silicium-Self-Aligned-Gate-Anordnungen sind, wodurch eine ebenere Obenflächenkontur erzielbar ist, auf der Photolithographie mit größerer Auflösung vorgenommen werden kann. Die dargestellte, aus dem Stand der Technik bekannte Eimerkettenzelle ist als Teil einer integrierten Schaltung in einem P-leitenden Halbleitersubstrat 2 hergestellt und weist eine N+ leitende Diffusionszone 4 auf, die als ihr kapazitiver Speicherknoten dient. Unter der dicken Oxydschicht 6 in Fig. 1b befindet sich der Diffusionsbereich 4', dessen rechte Seite als Source in der Eimerkettenanordnung 12 dient und dessen linke Seite als Teil der Drain für die Eimerkettenanordnung auf der linken Seite der Anordnung 12 dient. Die in Fig. 1b dargestellte bekannte Zelle weist eine dicke Schicht 6 aus Siliciumdioxid auf, die zum Trennen der Gates 12 und 14 von benachbarten Eimerkettenzellen dient. Zwischen den dicken Schichten 6 aus Siliciumdioxid ist eine dünne Schicht aus Siliciumdioxid mit einem relativ dünnen Teil 8 angeordnet, deren typische Dicke in der Größenordnung von 50 bis 100 nm liegt und ein etwas dickerer Teil 10, der eine übliche Dicke in der Größenordnung von ca. 100 nm bis 150 nm aufweist. Die Gate-Metallelektrode 12 der Eimerkettenzelle ist zwischen den dicken Schichten 6 aus Siliciumdioxid angebracht und zwar über den Oxidschichten 8 und 10. Eine unterschiedliche Oxidschichtdicke unterhalb der Gate-Elektrode 12 einer Nicht-Self-Aligned-Gate-FET-Anordnung im Bereich zwischen den Bereichen 6 und 8 gemäß Fig. 1b ist gemä der Lehre des Standes der Technik wünschenswert, um parasitäre kapazitive Kopplung zwischen dem Gate 12 und der Source-Diffusion 4' zu reduzieren. In der Tat sind solche Anordnungen auf Chips mit großer Integrationsdichte vorhanden, die auch eine Eimerkettenschaltung enthalten, um andere logische und Eingangs-/Ausgangsoperationen vorzunehmen. Der Herstellprozeß dieser bekannten Art bei der Bildung des dickeren Bereichs beruht auf der verstärkten Oxydationsrate stark dotierten Siliciums, wie beispielsweise solches in den Diffusionsbereichen 4'. Jedoch ist mit diesem Vorteil der Nachteil verbunden, daß die entsprechende Oxidschicht 10 über dem Diffusionsbereich 4 wächst, was gleichzeitig die Kapazität zwischen dem Gate 12 und dem Diffusionsbereich 4 reduziert. Dieser nachteilige Effekt tritt dann besonders in Erscheinung, wenn diese FET-Vorrichtung als ein Element einer Eimerkettenschaltung verwendet wird, da der Ladungsspeicherknoten der Zelle, der zwischen dem Gate und dem Diffusionsbereich gebildet ist, eine reduzierte Kapazität pro Flächeneinheit aufweist.
  • Der kapazitive Speicherbereich einer Eimerkettenzelle ist generell an dem Teil 10 der dünnen Oxidschicht zu fin- den und der Feldeffektschaltteil der Eimerkettenzelle ist generell am Teil 8 der dünnen Oxidschicht angeordnet. Die dargestellte bekannte Eimerkettenzelle weist Nachteile auf, die typisch für den Stand der Technik sind. Im Stand der Technik ist das Problem noch nicht erkannt und auch nicht gelöst, welches darin besteht, auf demselben integrierten Chip sowohl unterschiedliche logische Oxid-FET-Vorrichtungen als auch Eimerkettenschaltungen mit einer minimalen Dicke der Siliciumdioxidschicht 10 im kapazitiven Speicherbereich zu vereinen, um somit die Kapazität pro Flächeneinheit zu maximieren und gleichzeitig die Dicke der Oxidschicht zwischen den Bereichen 6 und 8 in Fig. 1b zu vergrößern, um die kapazitive Kopplung zur Source zu minimieren. Die Ladungswanderung entlang einer Eimerkette, wie sie in Fig. 1b als Schaltbild dargestellt ist, ist das Ergebnis eines kapazitiven Bootstraping-Verfahren, bei dem die Größe der Ladungsverschiebung von Knoten zu Knoten eine Funktion der Differenz der Größe zwischen der Gate-Source-Kapazität Cgs und der Gate-Drain-Kapazität Cgd ist. Umso größer Cgd gegenüber Cgs ist, umso größer ist die Größe der verschobenen Ladung. Da die minimale Kapazität pro Eimerkettenzella zum Erzielen eines detektierbaren Ausgangssignals für eine besondere Anwendung notwendig ist, muß die Zelle bereichsmäßig größer gemacht werden, um die Kapazitätserfordernisse zu erfüllen.
  • Ein anderes mit der aus dem Stand der Technik bekannten Eimerkettenzelle, wie sie typisiert durch Fig. 1a bis 1c dargestellt ist verbundenes Problem liegt in der Unmöglichkeit, eine Selbstausrichtung der Strukturelemente der Eimerkettenzelle vorzunehmen, so daß der Abstand X, der für die Ausrichttoleranzen notwendig ist, die zwischen dem Diffusionsbereich 4 und den Gateoxid-Ätzstufen notwendig sind, zu klein ist. Dieses führt notwendigerweise dann dazu, den Trennungsabstand zwischen benachbarten Ketten der Eimerkettenzellen größer zu machen. Andere schwierige Probleme liegen ` darin, daß ein Kanalkurzschluß auftreten kann, wenn benachbarte Zellen innerhalb derselben Eimerkettenschaltung zu nahe aneinander gebracht werden. Aufgrund der wesentlichen vertikalen Tiefe des Diffusionsbereichs 4 gemäß Fig. 1b, gegenüber dem Kanalbereich zwischen den Diffusionsbereichen 4 und 4', wird die Trennungsdistanz zwischen diesen Diffusionsbereichen 4 und 4' reduziert, so daß die Schwellwertspannung für den Feldeffekttransistorteil der Eimerkettenvorrichtung unterhalb der dünnen Oxidschicht 8 gegenüber der Größe der Spannungsdifferenz zwischen den Diffusionsbereichen 4 und 4' empfindlich wird. Dies verursacht, daß die Schwellwertspannung und damit die Ladungsübertragungseffizienz der Vorrichtung, unterschiedlich für binäre Eins-Signale und für binäre Null-Signale sind. Da die Schwellwertspannung und die Effizienz der Ladungsübertragung von dem logischen Wert des zu übertragenden Signals abhängig wird, können lange Ketten solcher Eimerkettenzellen eine Verminderung des übertragenen Signals beinhalten, die besonders offenkundig bei dem ersten unterschiedlichen Bit einer Sequenz auftreten.
  • Hier will die Erfindung Abhilfe schaffen. Die Erfindung, wie sie in den Ansprüchen gekennzeichnet ist, löst die Aufgabe, die Packungsdichte für Eimerkettenschaltungen durch die Zellgestaltung zu erhöhen, die Empfindlichkeit der Schwellwertspannung einer Eimerkettenschaltung in Abhängigkeit von der Spannungsgröße zwischen Source und Drain zu reduzieren, die überlappende Kapazität zwischen Gate und Source zu minimieren und die überlappende Kapazität zwischen Gate und Drain in der Eimerkettenanordnung zu maximieren, weiterhin die Aufgabe, die Probleme mit dem kurzen Kanaleffekt in einer Eimerkettenschaltung zu reduzieren und darüber hinaus auf demselben integrierten Chip sowohl FET logische Schaltungen mit reduzierten parasitären Kapazitäten als auch Eimerkettenschaltungen mit maximierter Gate-Drain-Kapazität pro Flächeneinheit vereinen zu können.
  • Die durch die Erfindung erreichten Vorteile liegen im wesentlichen darin, daß eine Zellenstruktur für eine Eimerkettenschaltung geschaffen ist, die eine MOS-Kapazität mit einem MOS-FET vereint, mit einer Schwellwertspannung, deren Empfindlichkeit gegenüber dem Source-Drainpotential reduziert ist, damit eine höhere Ladungsübertragungseffizienz erreicht ist, die Zelle in ihren Abmessungen kleiner gestaltet werden kann, eine reduzierte parasitäre Kapazität zum Substrat erzielt ist, aufgrund der reduzierten Seitenwandbereiche der ionenimplantierten Drain und somit insgesamt die Packungsdichte erhöht ist.
  • Im folgenden wird die Erfindung anhand des in den Figuren erläuterten Ausführungsbeispieles in Aufbau und Wirkungsweise näher erläutert.
  • Die Figuren zeigen im einzelnen:
    • Fig. 1a eine Draufsicht auf eine Eimerkettenanordnung, die aus dem Stand der Technik bekannt ist;
    • Fig. 1b eine Seitenansicht des Schnitts entlang der Linie 1b-1b aus Fig. 1a;
    • Fig. 1c eine Seitenansicht des Schnitts entlang der Linie 1c-1c aus Fig. 1a;
    • Fig. 1d ein schematisches elektrisches Schaltbild der in Fig. 1a dargestellten Eimerkettenanordnung;
    • Fig. 2a eine Draufsicht auf ein Ausführungsbeispiel gemäß der Erfindung, die die verbesserte Eimerkettenschaltung mit der implantierten Drain- vergrößerung zeigt;
    • Fig. 2b eine Seitenansicht des Schnitts entlang der Linie 2b-2b aus Fig. 2a;
    • Fig. 2c eine Seitenansicht des Schnittbildes entlang der Linie 2c-2c aus Fig. 2a;
    • Fig. 2d schematisch ein elektrisches Schaltbild der erfindungsgemäß gestalteten Eimerkettenanordnung aus Fig. 2a;
    • Fign. 3a zeigen die Folge von Prozeßschritten, die bis 3e zur Herstellung der in Fig. 2.dargestellten Eimerkettenanordnung vorteilhaft angewendet werden;
    • Fig. 4 eine graphische Darstellung der Beziehung zwischen der Empfindlichkeit der Eimerkettenanordnung bzw. das Verhältnis, der Schwellwertspannung zu der Source-Drainspannung in Abhängigkeit von der effektiven Kanallänge der Anordnung; und
    • Fig. 5 eine graphische Darstellung der Abhängigkeit des Übertragungsverlustes pro Stufe von der effektiven Kanallänge bei einer Eimerkettenanordnung der in Fig. 2 gezeigten Ausführung.
  • Die in der Fig. 1 dargestellte, aus dem Stand der Technik bekannte Anordnung ist in der Einleitung vorliegender Beschreibung bereits abgehandelt worden, weswegen jetzt hier nicht näher auf diese mehr eingegangen werden muß.
  • Um für eine Eimerkettenanordnung optimale Verhältnisse zu schaffen, muß die dünne überlappende Kapazität zwischen Gate und Drain maximiert werden, während gleichzeitig die parasitären Kapazitäten zwischen Gate und Source sowie zwischen dem Diffusionsbereich und dem Substrat minimal gehalten werden müssen. Zusätzlich sollte die Strom-Spannungscharakteristik, die in Beziehung zur Schwellwertspannung des Feldeffekttransistors steht, unabhängig von der Drain-Source-Spannung sein und die Leitfähigkeit im durchgeschalteten Zustand sollte sehr hoch sein, um eine maximale Übertragungseffizienz sowohl bei niedrigen als auch bei hohen Arbeitsfrequenzen zu erzielen. Zusätzlich soll die Anordnung möglichst eng gepackt werden können, um für optimale Bitdichte minimalen Platz zu erreichen und dabei eine hohe Ausbeute des Halbleiterchips zu erzielen. Alle diesen Kriterien werden von der in den Fign. 2a-2c dargestellten Halbleiterzelle für eine Eimerkettenschaltung erfüllt. Bei dieser Anordnung ist ein kapazitiver Speicherbereich mit dem Schaltbereich des Feldeffekttransistors vereint durch Anwendung einer gleichförmigen Dicke der dünnen Oxidschicht 110, die sich über eine Drain-Vergrößerung 107, die ionenimplan- tiert ist, um einen kapazitiven Speicherknoten für die Eimerkettenzelle zu bilden.
  • In den Fign. 2a und 2b ist eine Folge von miteinander seriell verbundenen Eimerkettenzellen dargestellt, währen in der Fig. 2c eine Zelle von einem Paar benachbarter Eimerketten dargestellt ist. Die Zellen sind aus Elementen eines integrierten Schaltkreises gebildet und zwar in einem p-leitenden Halbleitersubstrat 102, das einen Widerstand zwischen etwa 1,3 und 1,7 Ohm cm aufweist. Dieses Substrat mit niedrigem Widerstand hilft bei der Reduzierung der Kanalkurzschlüsse und der elektro statischen Rückkopplungseffekte, wodurch die Empfind; lichkeit der Schwellwertspannung gegenüber der Source-Drainspannung reduziert wird.
  • Ein erster Sourcebereich 104 einer ersten Zelle, die durch ein Gate 112 angedeutet ist, wird in der Fläche des Halbleitersubstrats gebildet und hat eine n-Leitung durch Dotierung des Substrates mit Phosphor oder Arsen.
  • Ein zweiter Sourcebereich 104' für eine zweite Zelle, auf der linken Seite der ersten Zelle in Fig. 2b,wird durch Eindiffundierung von n-Leitungstypen in das p-leitende Substrat gebildet und ist von dem ersten Sourcebereich 104 beabstandet, so daß der Substratbereich zwischen beiden den kapazitiven Speicherknoten und auch den Feldeffekttransistor-Schaltbereich für die erste Zelle bildet. Eine dicke Siliciumdioxidschicht 106 ist über den Sourcebereichen 104 und 104' gebildet. Eine dünne Oxidschicht 110 mit einer gleichförmigen Dicke ist über dem Halbleitersubstrat 102 in dem Bereich zwischen den dicken Oxidschichten 106 gebildet. Ein Übergangsoxidbereich zwischen der dünnen Oxidschicht 110 und der dicken Oxidschicht unterhalb der Gateelektrode 112 hat eine größere Dicke als es der Dicke der dünnen Oxidschicht 110 entspricht, um die parasitäre Kapazität zwischen dem Gate 112 und der Source 104' zu reduzieren. Eine Drainvergrößerung 107 ist durch Ionenimplantierung eines n-leitenden Doteriungsstoffes, wie Phosphor oder Arsen, durch die dünne Oxidschicht 110 hindurch gebildet, um einen Teil des gesamten Bereiches zwischen den Sourcebereichen 104 und 104' einzunehmen, wobei ein Kanalbereich 105, der die anfängliche Substratleitfähigkeit aufweist, freigelassen ist, der Kanalbereich liegt somit zwischen de implantierten Drainvergrößerung 107 und der Source 104 . Die Dicke der ionenimplantierten Drainvergrößerung 107 ist wesentlich dünner als es der Tiefe der Source 104 oder 104' unterhalb der Fläche des Halbleitersubstrats 102 entspricht und liegt in der Größenordnun von ca. 50 nm bis 200 nm.
  • Die Anordnung 112 aus Fig. 2b weist einen Abstand von Mitte zu Mitte, d.h. zwischen den dicken Oxidschichten . 106 und 106', der Zellenperiodizität, von 20 µm auf, die Tiefe der Sourcediffusion 104 unterhalb der Oberfläche des Substrats beträgt ca. 1,9 µm, die Tiefe der ionenimplantierten Drainvergrößerung 107 beträgt ca. 100 nm, die Länge der Vergrößerung 107 beträgt etwa 8 µm, die Länge des Kanalbereichs 105 beträgt etwa 5 pm, die Tiefe der dicken Oxidschicht 106 beträgt ca. 300 nm unterhalb der Substratoberfläche und die Dicke der dünnen Oxidschicht 110 beträgt ca. 50 nm. Ein metallischer Gateanschluß 112 ist über der dünnen Oxidschicht 110 angeordnet, wobei dadurch die in den Fign. 2a-2c dargestellten Struktur komplettiert ist.
  • Das Verfahren zur Herstellung der erfindungsgemäßen und in den Fign. 2a-2c gezeigten Struktur wird nachfolgend anhand der Fign. 3a-3e erläutert. Das Verfahren beginnt bei Fig. 3a unter Zuhilfenahme eines p-leitfähigen Siliciumsubstrats 102 mit einer Leitfähigkeit von 1,5 Ohm cm durch Aufwachsen einer Anfangsoxidschicht 130 mit einer Dicke a von 300 nm durch einen konventionellen thermischen Oxydationsprozeß. Fenster bzw. öffnungen 132 und 134 werden dann in die Oxidschicht 130 geätzt. Die Sourcediffusionsbereiche 104 und 104' werden dann durch Ablagerung/Aufwachsen eines 5 Mol prozentigen Phosphorsilicatglases über der thermischen Oxidschicht 130 unter Freilassung der Fenster 132 und 134 bei einer Temperatur von 870 °C für ca. 25 Minuten gebildet. Danach folgt der Source-Drain-Eintreibzyklus bei 900 °C in einer Dampfatmosphäre für etwa 250 Minuten. Die resul- j tierende Dicke des Phosphorsilicatglases und der thermisch gewachsenen Oxidschicht über den Sourcebereichen 104 und 104' ist mit c angegeben und beträgt dann ca. 950 nm. Das Ergebnis dieses Herstellungsschrittes ist in Fig. 3b dargestellt und zeigt, daß eine sehr ebene Oberfläche der Schicht 136 erreicht ist, die eine gute photolithographische Auflösung bietet.
  • Danach wird ein photolithographischer Ätzprozeß angewandt, um die dicken Oxidstrukturen 106 und 106', wie sie in Fig. 3c dargestellt sind, zu bilden. Diesem Schritt folgt ein Gateoxid-Aufwachsschritt, um die dünne Oxidschicht 110, die in Fig. 3c dargestellt ist, durch einen trockenen thermischen Oxydationsprozeß bei 900 °C für ca. 250 Minuten zu bilden.
  • Eine dünne Phosphorsilicatglasschicht wird bis zu einer Dicke von 110 nm abgelagert/aufgewachsen auf der Oberfläche der Oxidschicht 110 und bei 1000 °C für 20 Minuten aufgeheizt, um durch einen Getterungsprozeß Ionenverschmutzungen zu entfernen, um eine bessere.Schwellwertspannung-Stabilität zu erhalten. Das Ergebnis dieses Schrittes ist in Fig. 3c dargestellt.
  • Der nächste Schritt beinhaltet in konventioneller Weise die Ablagerung einer Photoresistschicht 131 von etwa 1 um Dicke über einem Teil der dünnen Oxidschicht 110 und dem direkt benachbarten Teil der dicken Oxidstruktur 106', wie dies in Fig. 3d dargestellt ist, um somit eine Ionenimplantationsmaske zu erreichen, durch die hindurch eine Ionenimplantierung von Phosphorionen bei ca. 65 KeV erfolgt. Für eine dünne Oxidschicht 110 mit einer Dicke von ca. 50 nm ergibt sich bei einer 65 KeV Phosphorionenstrahldosis von 1013 Atome/cm2, die n-leitende Drainvergrößerung 107, die in Fig. 3d dargestellt ist letzlich nach einem Heizprozeß bei 450 °C für 10 Minuten. Diese Konzentration der Drainvergrößerung 107 stellt sicher, daß sie n-leitend bleibt bei allen gewünschten Gate- und Drain-Potentialen.
  • Die letzten Schritte in Fig. 3e sind photolithographische : Ätzverfahrensschritte für die Kontaktierung und das Aufwachsen der metallisierten Gateanschlüsse aus Aluminiumkupfer und das Ausätzen der Metallstrukturen, die ; den Herstellprozeß vervollständigen.
  • Während der Folge von Prozeßschritten, die in den Fign. 3a-3e dargestellt sind, um die erfindungsgemäße Eimerkettenzellenstruktur herzustellen, sind auf demselben integrierten Chip logische Schaltungen in FET-Technik gebildet worden, die eine reduzierte Gate-Diffusion-Kapazität aufweisen aufgrund des Unterschiedes der Oxiddicken zwischen ihren Kanalbereichen und ihren Diffusionsbereichen.
  • Bei der erfindungsgemäßen Eimerketten-Zellenstruktur, wie sie in Fig. 2b dargestellt ist, ist bei niedrigen Frequenzen die Ubertragungseffizienz dadurch verbessert, daß die Veränderungen in der Schwellwertspannung im Hinblick auf die Änderungen des Source-Drainpotentiales minimiert sind. Dies wird auf zwei Wegen erreicht, zum ersten durch Reduzierung des Widerstandes des Substrats und zum zweiten durch Reduzierung der effektiven Übergangstiefe der ionenimplantierten Drainvergrößerung hohen Widerstandes und das dem Kanal am nächsten liegenden Drainteils. Wenn die Drain-Substrat- oder Drain-SourceSpannung ansteigt, dann wächst die Verarmungsschicht an dem pn-Übergang in der Breite und an der vertikalen Seite der Drain, die am nächsten dem Kanal ist, reduziert effektiv die Kanallänge durch ein progressives Übergreifen in den Kanalbereich. Da der Trennungsabstand zwischen dem Sourcebereich, der die Drain umgibt, mit einem entsprechenden Verarmungsbereich, der die Source umgibt, zusammenfällt und dadurch eine kontinuierliche Verarmungszone unterhalb des Gates gebildet wird, ist die Ladungsträgerkonzentration an der Oberfläche weniger durch die Spannung am Gate veränderbar. Dies bedeutet, daß die Schwellwertspannung gegenüber der Source-Drain-Spannung sensitiv geworden ist, was dem bekannten kurzen Kanaleffekt entspricht.
  • Durch Erhöhung der Substratdotierungskonzentration wird die Änderungsrate an der Drainverarmungsschichtdicke mit einer Änderung in der Drain-Substratspannung redu- I ziert, wodurch wiederum die Änderungsrate der effektiven Kanallänge im Hinblick auf die Drain-Substratspannung reduziert wird, was letzlich die Empfindlichkeit der Schwellwertspannung gegenüber der Drain-Substratspannung vermindert.
  • Durch die erfindungsgemäße Einführung der flachen, i ionenimplantierten Drainvergrößerung 107, ist die Drainverarmungsschicht auf einen Bereich begrenzt, das die flache Drainvergrößerung 107 umgibt und nahe an der Oberfläche des Substrats liegt, an der eine viel größere Steuermöglichkeit der Ladungsträger durch das Gate aufrechterhalten werden kann. Da die Vereinigung der Verarmungsschichten zwischen der Source und der Drain im Kanalbereich wesentlich näher an der Oberfläche erfolgt als in idealeren langkanaligen FETs, ist die Schwellwertspannung viel weniger sensitiv gegenüber Veränderungen in den Drain-Substrat- oder Drain-Source-Spannungsänderungen.
  • In einer Eimerkettenzelle ist die Unempfindlichkeit der Schwellwertspannung gegenüber der Source-Drain- oder Drain-Substrat-Spannung wesentlich für eine beständige Übertragung derselben Ladungsquantität für einen gegebenen Binärwert, unabhängig von dem Binärwert der vorhergehenden oder nachfolgenden Ladungssignale. Eine solche Abhängigkeit resultiert in einer Restladung am Speicherknoten für einen ersten binären Wert, der dann mit dem Ladungssignäl für den entgegengesetzten Binärwert mitübertragen wird, wodurch fehlerhaft akumulierte Ladungsamplituden weiter übertragen und vorgeschoben werden. Durch Erhöhung der Substratleitfähigkeit und Einführung der ionenimplantierten Drainverlängerung 107 gemäß der Erfindung, ist die Ladungsübertragungseffizienz der Eimerkettenzelle bei niedrigen Frequenzen verbessert.
  • Bei hohen Frequenzen, bei denen die Kanallänge die Übergangszeit für ein Ladungssignal bestimmt, verbessert sich die vorhandene Übertragungseffizienz mit dem reduzierten Kanalwiderstand, der sich aus der Koexistenz der reduzierten effektiven Kanallänge und der gesteigerten Leitfähigkeit der Eimerkettenzelle gemäß der Erfindung ergibt.
  • Fig. 4 zeigt den graphischen Zusammenhang zwischen der Empfindlichkeit der Schwellwertspannung gegenüber der Drain-Sourcespannung bei gesättigter Eimerkettenbetriebsweise, wenn der Drain-Sourcestrom gegen Null geht in hängigkeit von der effektiven Kanallänge; dies einmal für zwei herkömmliche Eimerkettenanordnungen und zum anderen einmal für die erfindungsgemäß gestaltete Eimerkettenzelle. Die Figur zeigt, daß bei einer Eimerkettenzelle mit einem 1,5 Ohm cm Substrat und einer ionenimplantierten Drainvergrößerung gemäß der Erfindung eine wesentlich reduzierte SchwellwertSensitivität erzielt wird, und daß deswegen niedrigere Übertragungsverluste auftreten als dies bei einer Eimerkettenzelle ist, die ein 12 Ohm cm Substrat und einen flachen (0,8 µm) Übergang aufweist oder eine solche mit einem 2 Ohm cm Substrat und einer Ubergangstiefe von 2,7 µm.
  • In Fig. 5 ist graphisch wiedergegeben die Beziehung zwischen dem gemessenen Übertragungsverlust pro einzelner Stufe in Abhängigkeit von der effektiven Kanallänge bei der erfindungsgemäßen Anordnung für unter-Signalladungspegel bei einer Arbeitsfrequenz von 200 kHz. Der gemessene Übertragungsverlust pro Stufe schließt sowohl den Verlust aufgrund der Schwellwertsensitivität als auch Verluste ein, die aus anderen Quellen resultieren. Anordnungen gemäß der Erfindung, die sieben verschiedene Kanallängen aufweisen, sind dazu untersucht worden bei verschiedenen Ladungssignalamplituden, die von 40 bis 100 Femto-Coulomb reichen und ihre dabei entstehenden Übertragungsverluste pro Stufe sind gemessen und eingetragen worden. Das Schaubild zeigt, daß die Abhängigkeit des Ladungsübertragungsverlustes pro Stufe von der Ladungssignalamplitude relativ gering ist und daß der gesamte übertragungsverlust pro Zelle genügend klein ist, so daß eine Verkettung von einer großen Anzahl solcher Zellen ohne den Einschluß einer wesentlichen Signalstörung vorgenommen werden kann.
  • Die Effizienz der Ladungsübertragung in einer Eimerkettenanordnung ist eine Funktion der folgenden Faktoren:
    • 1. Statische Oberflächenverluste aufgrund des Wiedereinfangens von Elektronen und des Ladungsverlustes,
    • 2. Modulation der Schwellwertspannung durch die Drain-Sourcespannung,
    • 3. Parasitäre Kapazitäten zwischen Drain und Substrat, die
      • a) ein kapazitives Aufladen der nachfolgenden Eimerkettenzelle in einer Kettenanordnung bewirken und
      • b) eine kapazitive Aufladung der Gate-Taktleitungen ØA und ØB verursachen.
  • Die erfindungsgemäß gestaltete Eimerketten-Zellenstruktur weist eine verbesserte Ladungsübertragungseffizienz auf, durch Verbesserung der Faktoren 2, 3a und 3b, wie sie vorstehend genannt wurden. Der reduzierte Seitenwandbereich der Drainverlängerung 107, die dem Kanalbereich 105 gegenübersteht, wie dies in Fig. 2b gezeigt ist, re duziert den Einfluß der Veränderungen in der Dicke der Verarmungsschicht, die die Drainvergrößerung 107 umgibt, auf die effektive Kanallänge. Die reduzierten Seitenwandbereiche der Drainvergrößerung 107, reduziert für die seitlichen, lateralen Flächen, die parallel zur Ebene der Fig. 2b sind, die kapazitive Kopplung zwischen der ionenimplantierten Drainvergrößerung 107 und dem Substrat 102. Diese strukturellen Verbesserungen heben die obere Abschnittfrequenz der Eimerkettenanordnung an und verbessern gleichzeitig deren Ladungsübertragungseffizienz.

Claims (9)

1. Halbleiter-Zellenstruktur für eine Eimerkettenschaltung mit einer Reihe von solchen hintereinander geschalteten Zellen, die gesteuert Ladungen von Zelle zu Zelle übertragen, gekennzeichnet durch
a) ein Halbleitersubstrat (102) eines ersten Leitfähigkeitstyps (N),
b) einen ersten Diffusionsbereich (104') einer ersten Zelle mit einem zweiten Leitfähigkeitstyp (N+),
c) einen davon beabstandeten zweiten Diffusionsbereich (104) einer zweiten Zelle mit dem zweiten Leitfähigkeitstyp (N+),
d) einen.ionenimplantierten Drainbereich (107) des zweiten Leitfähigkeitstyps (N+) für die erste Zelle, der zwischen dem ersten (104') und dem zweiten (104) Diffusionsbereich angeordnet, seriell mit dem zweiten Diffusionsbereich (104) verbunden und vom ersten Diffusionsbereich (104') durch einen Kanalbereich (105) getrennt ist, wobei, der Drainbereich (107) eine gegenüber den Diffusionsbereichen (104, 104') geringere Dicke aufweist,
e) eine dünne Isolationsschicht (110) über dem Kanal-(105)- und ionenimplantierten Drainbereich (107),
f) eine dicke Isolationsschicht (106, 106') über den Diffusionsbereichen (104, 104'), und
g) eine Gateelektrode (112) über der dünnen Isolationsschicht (110).
2. Struktur nach Anspruch 1, dadurch gekennzeichnet, daß der erste Leitfähigkeitstyp p oder n und der zweite Leitfähigkeitstyp entsprechend n oder p ist.
3. Struktur nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Dicke des ionenimplantierten Drainbereichs (107) zwischen 50 und 200 nm beträgt.
4. Struktur nach einem der vorigen Ansprüche, dadurch gekennzeichnet, daß die Isolationsschicht (110) über dem Kanal-(105) und ionenimplantierten Drainbereich (107) gleichmäßig dick ist.
5. Struktur nach einem der vorigen Ansprüche, dadurch gekennzeichnet, daß die Dotierungskonzentration für das Substrat (102) so gewählt ist, daß dessen Widerstand zwischen 1,3 Ohm cm und 1,7 Ohm cm liegt.
6. Struktur nach Anspruch 5, dadurch gekennzeichnet, daß die Tiefe des p-n-Ubergangs der Diffusionsbereiche (104, 144') in bezug auf die Oberfläche des Substrats (102) größer als 1,5 um ist.
7. Struktur nach Anspruch 6, dadurch gekennzeichnet, daß die Dosis der Dotierung für die Verbesserung der Leitfähigkeit des zweiten Leitfähigkeitstyps in dem ionenimplantierten Drainbereich (107) ca. 1013 Atome/cm2 beträgt.
8. Struktur nach einem der vorigen Ansprüche, dadurch gekennzeichnet, daß der Abstand zwischen den einander,zugekehrten Seitenwänden der Diffusionsbereiche (104, 104') etwa 13 µm, die Dicke des ionenimplantierten Drainbereichs (107) etwa zwischen 50 und 200 nm und die Länge des Kanalbereichs (105) etwa 5 µm beträgt.
9. Verfahren zur Herstellung der Struktur nach einem der Ansprüche 1 bis 8, gekennzeichnet durch die Anwendung folgender Schritte:
a) Aufwachsen einer ersten SiO2-Schicht (130) auf ein Siliciumsubstrat eines ersten Leitfähigkeitstyps mit relativ niedriger Dotierungskonzentration,
b) Anbringen einer Mehrzahl von voneinander beabstandeten Fenstern (132, 134) in der ersten SiO2-Schicht (130),
c) Eindiffundieren einer Mehrzahl von Bereichen eines zweiten Leitfähigkeitstyps mit relativ hoher Dotierungskonzentration durch die Fenster (132, 134) hindurch,
d) Bildung von Gate-Fenstern der ersten SiO2-Schicht je eines zwischen benachbarten Paaren von Diffusionsbereichen (104, 104'), wobei die Gatefenster im wesentlichen mit den sich gegenüberstehenden Seiten der Diffusionsbereiche ausgerichtet sind,
e) Aufwachsen einer zweiten Si02-Schicht in den Gatebereichen und über der ersten Si02-Schicht, die aufgrund der Dotierungsunterschiede in den Gatefenstern dünner als über den Diffusionsbereichen (104, 104') ist,
f) Bildung einer Ionenimplantationsmaske (131) zur Abdeckung einer ersten Seite des Diffusionsbereichs und eines Teils des benachbarten Gatebereichs unter Freilassung eines Kapazitätselektroden-/Drainvergrößerungs-Bereichs (107) in jedem Gatefenster auf der zweiten Seite des Diffusionsbereichs,
g) Ionenimplantierung zur Bildung eines selektiv flachen Kapazitätselektroden-/Drainvergrößerungsbereichs (107) des zweiten Lietfähigkeitstyps derart, daß er (107) kontinuierlich mit der zweiten Seite jedes Diffusionsbereichs verbunden ist,
h) Entfernung der Maske (131) und Bildung der Gateelektroden in den entsprechenden Gatefenstern.
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EP0008691A1 (de) * 1978-08-31 1980-03-19 International Business Machines Corporation Speicherzelle für eine Eimerkettenschaltung

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4358890A (en) * 1978-08-31 1982-11-16 Ibm Corporation Process for making a dual implanted drain extension for bucket brigade device tetrode structure
US5714754A (en) * 1994-03-04 1998-02-03 Nicholas; John Jacob Remote zone operation of lighting systems for above-ground enclosed or semi-enclosed parking structures
GB2289983B (en) 1994-06-01 1996-10-16 Simage Oy Imaging devices,systems and methods
US9029793B2 (en) * 1998-11-05 2015-05-12 Siemens Aktiengesellschaft Imaging device
US6525397B1 (en) * 1999-08-17 2003-02-25 National Semiconductor Corporation Extended drain MOSFET for programming an integrated fuse element to high resistance in low voltage process technology
US6380880B1 (en) 2001-03-30 2002-04-30 Pixim, Incorporated Digital pixel sensor with integrated charge transfer amplifier
GB0224689D0 (en) 2002-10-23 2002-12-04 Simage Oy Formation of contacts on semiconductor substrates
JP2006504258A (ja) * 2002-10-25 2006-02-02 ゴールドパワー リミテッド 回路基板およびその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2161003A1 (de) * 1971-11-25 1973-07-06 Philips Nv
FR2197207A1 (de) * 1972-08-23 1974-03-22 Western Electric Co
DE2508833A1 (de) * 1974-03-01 1975-09-04 Nippon Telegraph & Telephone Charge-transfer-halbleitervorrichtung
US3959025A (en) * 1974-05-01 1976-05-25 Rca Corporation Method of making an insulated gate field effect transistor

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1244225A (en) * 1968-12-31 1971-08-25 Associated Semiconductor Mft Improvements in and relating to methods of manufacturing semiconductor devices
JPS5310838B2 (de) * 1971-12-11 1978-04-17
GB1357515A (en) * 1972-03-10 1974-06-26 Matsushita Electronics Corp Method for manufacturing an mos integrated circuit
US4045810A (en) * 1975-02-25 1977-08-30 General Electric Company Bucket-brigade delay line having reduced parasitic capacitances
US4078947A (en) * 1976-08-05 1978-03-14 International Business Machines Corporation Method for forming a narrow channel length MOS field effect transistor
US4065783A (en) * 1976-10-18 1977-12-27 Paul Hsiung Ouyang Self-aligned double implanted short channel V-groove MOS device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2161003A1 (de) * 1971-11-25 1973-07-06 Philips Nv
FR2197207A1 (de) * 1972-08-23 1974-03-22 Western Electric Co
DE2508833A1 (de) * 1974-03-01 1975-09-04 Nippon Telegraph & Telephone Charge-transfer-halbleitervorrichtung
US3959025A (en) * 1974-05-01 1976-05-25 Rca Corporation Method of making an insulated gate field effect transistor

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
IEEE TRANSACTIONS ON ELECTRON DEVICES BAND 23, oktober 1976, New York, C.G. SODINI et al "Enhanced capacitor for one-transistor memory cell", Seiten 1187-1189. *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0008691A1 (de) * 1978-08-31 1980-03-19 International Business Machines Corporation Speicherzelle für eine Eimerkettenschaltung

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Publication number Publication date
US4142199A (en) 1979-02-27
JPS5410685A (en) 1979-01-26
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JPS6022833B2 (ja) 1985-06-04
EP0000180B1 (de) 1980-12-10

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