JP2006504258A - 回路基板およびその製造方法 - Google Patents

Abstract

本発明の実施形態は、放射線検出デバイスで使用する半導体回路基板に関する。上記放射線検出デバイスは、入射放射線に応じて電荷を発生するよう構成された複数の検出器セルを有する検出器基板を備え、各検出器セルは、検出器セルから電荷を半導体回路基板に結合する少なくとも１つの検出器セル接点を含む。より詳細には、本発明の実施形態では、半導体回路基板は、それぞれが対応する検出器セル接点から電荷を受け取るよう構成された複数のセル回路接点と、複数のセル回路接点と関連するセル回路と、セル回路へおよび／またはセル回路からの制御信号、読出し信号および電力供給信号少なくとも１つを供給するために構成された１つまたは複数の導電経路と、半導体回路基板を通して延びる１つまたは複数の信号経路とを備える。１つまたは複数の信号経路は、セル回路に対して外部信号インタフェースを形成するために、導電経路に電気的に結合する。それ故、本発明による実施形態は、半導体回路基板を通して、半導体回路基板の表面上の電気接点に信号を経路指定する手段を提供する。回路基板の表面上の電気接点は、マウント上の対応する電気接点に直接結合することができる。

Description

本発明は、回路基板に関し、特に撮像放射線用の画像セルのアレイを備える撮像素子用の回路基板に関する。

電荷結合画像センサ（電荷結合素子（ＣＣＤ）とも呼ばれる）、各ピクセル位置に空乏電圧を供給し、電荷収集量を定義するように構成されている電極を有する半導体基板を備える半導体ピクセル検出器、およびピクセル検出器（検出器セル）のアレイおよびもう１つのピクセル回路（セル回路）のアレイを有する半導体基板を含むピクセルまたは画像セルのアレイを備える能動ピクセル半導体撮像素子（ＡＳＩＤ）を有するいくつかの異なるタイプの撮像素子が存在する。ＡＳＩＤタイプのデバイスは、国際特許出願ＰＣＴ／ＥＰ９５／０２０５６（公開番号ＷＯ９５／３３３３２）に記載されている。ＷＯ９５／３３３３２に記載されているように、検出器セルは、入射放射線に応じて電荷を発生するよう構成されていて、検出器セルに入射する放射線による電荷を蓄積するよう構成されているセル回路に関連している。セル回路は、個々にアドレス指定することができ、関連する検出器セル上への複数の連続的放射線の照射から電荷を蓄積できる回路を備える。必要に応じて、電荷を直接読み出すこともできるし、個々の放射線の光子の照射を、セル回路内に適当なカウンタ回路を内蔵させることによりカウントすることもできる。測定時に、電荷またはカウントをセル回路から読み出して、各セル回路から読み出したアナログ電荷またはカウント値に基づいて画像を生成するために使用することができる。本明細書においては、「読出し回路」という用語は、セル回路の意味で使用することもある。

図１は、ＡＳＩＤの一例を示す。その内部に形成されている多数の検出器セルを有する検出器層１は、回路層３上に装着されていて、この回路層は、回路チップを備えていて、検出器層１内に形成されている検出器セルに対応するセル回路を有する半導体基板からできている。回路チップ３および検出器層１は、撮像素子２０を形成していて、回路チップ３はマウント４に結合していて、このマウント４には、回路チップ３からの外部インタフェース・ボンディング・ワイヤ１０が結合している。ボンディング・ワイヤ１０は、回路チップ３により検出器層１から収集した信号を受信し、これらの信号をマウント４上の接続に経路指定する。撮像素子２０およびマウント４は一緒に撮像素子タイル２４を形成する。

通常、デバイス２０の撮像面の面積は、１平方ミリメートルから数平方センチ程度であり、広い撮像面積が必要な場合には、面積の広い画像撮影システムを形成するために、複数のタイルを相互に隣接して配置する必要がある。ボンディング・ワイヤ１０が占める空間のために、隣接する撮像素子タイル２４の間には「無駄な」撮像空間１１ができる。「無駄な」空間１１のこのような領域のために、不完全な画像が生成されることがあり、および／または収集した画像データから、喪失したデータを補償しなければならない場合もあるし、またはそのようなデータを外挿しなければならない場合もある。

米国特許出願番号０８／８９９，９３６に対応する国際特許出願公開番号ＷＯ９８／０３０１１に、隣接する撮像タイル間の「無駄な」空間の問題を解決する１つの方法が開示されている。この特許出願は参照により本明細書に組み込むものとする。図２は、ＷＯ９８／０３０１１に開示されている装置の略図である。各撮像素子タイル２４は、隣接するタイルの「無駄な」空間１１が、撮像素子タイル２４の下にくるようにし、それにより実質的に連続している撮像面を形成するように傾いている撮像素子用のサポート５を含む。撮像素子タイル２４のタイル張りのアレイは、面積の広いほぼ連続している撮像面を形成するために、適当なサポート構造８上に縁部と縁部が接触した状態でサポートされている。傾斜タイル構成の欠点は、タイルを傾斜するための配置が比較的複雑であり、撮像素子２０を平らに置くことができる場合と比較すると、より多くの部品および構成要素を必要とすることである。さらに、撮像面は単一の面ではなく、画像収差およびアーティファクトを発生する恐れがある。より詳細に説明すると、サポート構造８を平らに維持し、入射放射線の方向にほぼ垂直に維持した場合には、放射線は撮像面にある角度で入射し、それにより画像収差およびアーティファクトが発生し、傾斜した検出器層１を通過する際に、２つ以上の検出器セルに入射する放射線により画像解像度が低下する。

上記国際特許出願（国際公開番号ＷＯ９５／３３３３２）に、撮像素子タイル２４のタイル張りアレイのもう１つの構成が開示されている。ＷＯ９５／３３３３２は、図３に示すように、タイルの隣接する列（ａ、ｂ）が列方向にずれているタイル張り撮像素子のアレイを開示している。図を見れば分かるように、列（ａ）内のタイル２４の「無駄な」空間１１は、列（ｂ）内のタイル２４の撮像面に対応する。撮像動作中、図３の装置は、タイル・アレイの列方向に対してほぼ直交する方向であることが好ましい、横方向に撮像する対象物に対してステップ移動する。横方向に図３の装置をステップ移動させることにより、画像露出中、「無駄な」空間１１を補償し、ほぼ除去することができる。しかし、このような装置は、相対運動のためにステッパ機構を必要とし、結果としての多重露出画像を処理するために、画像処理回路および適当なソフトウェアを必要とする。このような撮像素子のタイル・システムは複雑であり、機械的故障を起こすおそれがある。

撮像素子タイル２４の周知の構成のもう１つの欠点は、検出器層１が、低温バンプ接合により、回路層３に機械的および電気的に結合していることである。各検出器セルは、バンプ接合により対応する回路セルに結合していて、そのため、バンプ接合のアレイ密度が高くなる（例えば、この技術の場合には、平方ミリメートル当たりのバンプ接合の数は、一般的に、平方ミリメートル当たり４乃至４０Ｋバンプ接合である）。下記の表は、種々のデバイスの空間バンプ接合密度を示す。

特にバンプ接合は検査することができないので、バンプ接合の品質を確実に一定にし、それを維持するのは非常に難しい。そのため撮像素子および撮像素子タイルの品質および製造歩留まりは有意な影響を受ける。
国際特許出願ＰＣＴ／ＥＰ９５／０２０５６（公開番号ＷＯ９５／３３３３２） 米国特許出願番号０８／８９９，９３６に対応する国際特許出願公開番号ＷＯ９８／０３０１１ 米国特許第６，２４８，９９０号に対応する国際特許出願公開番号ＷＯ９８／１６８５３

本発明は、上記の事柄を念頭において行った。

第１の態様によれば、本発明は、放射線検出デバイスで使用するための半導体回路基板を提供する。上記放射線検出デバイスは、入射放射線に応じて電荷を発生するよう構成される複数の検出器セルを有する検出器基板を備える。上記各検出器セルは、上記検出器セルから上記半導体回路基板へ電荷を結合するための少なくとも１つの検出器セル接点を含む。半導体回路基板は、それぞれが対応する検出器セル接点から電荷を受け取るように構成されている複数のセル回路接点と、上記複数のセル回路接点に関連するセル回路と、上記セル回路へおよび／または上記セル回路から制御信号、読出し信号および電力供給信号のうちの少なくとも１つを供給するよう構成されている１つまたは複数の導電経路と、上記半導体回路基板を通して延びる１つまたは複数の信号経路とを備える。上記１つまたは複数の信号経路は、上記セル回路に対して外部信号インタフェースを提供するように、上記導電経路に電気的に結合している。

本発明による実施形態を使用すれば、ボンディング・ワイヤを含むプリント回路基板のような半導体回路基板（本明細書においては、回路基板とも呼ぶ）からマウントへ、制御信号、読出し信号および電力供給信号を結合する必要がなくなる。何故なら、信号経路が、信号を回路基板を通して半導体回路基板の表面上の電気接点に転送するからである。次に、回路基板の表面上の電気接点を、マウント上の対応する電気接点に直接結合することができる。こうすることによりマウントへ回路基板をワイヤ・ボンディングするよりも信頼性が高くなり丈夫になり、平らな面積の広い画像面を提供するために、一緒にタイル張りした場合には、周知の撮像素子タイル間に生じる「無駄な空間」ができなくなる。それ故、例えば、本発明による回路基板を有する多数の撮像素子タイルを、ほぼ連続していて、しかも平らな面積の広い画像面を提供するために相互に端接することができる。

好適には、１つまたは複数の信号経路は、バイアホールをほぼ充填しているか、バイアホールの壁部をコーティングしている導電性材料を含むバイアホールを備えることが好ましい。導電性材料としては、金属性材料、特に金属、または金属および／または金属合金の層のスタックを使用することができる。より詳細に説明すると、導電性材料としては、制御信号、読出し信号および電力供給信号に対して比較的損失が小さく、ノイズの低い送信媒体を供給するインピーダンスの低い導電性材料を使用することができる。

少なくとも１つの構成の場合には、半導体回路基板は、第１の領域および第２の領域を含み、第１の領域は第１の厚さを有し、第２の領域は第２の厚さを有する。この場合、第１の厚さは通常上記第２の厚さよりも厚い。半導体回路基板は、信号経路が上記回路基板の縁部に便宜上隣接して位置する上記第２の領域を通って延びるように配置されている。

半導体回路基板は、第１の面と第２の面とを備えていて、第１の面は上記第２の面に対向して配置されていて、検出器基板の近くに位置する。セル回路接点は、第１の表面上に配置することができ、その場合、セル回路は上記第１の面のある領域内に形成することができ、または第２の表面上に配置することもでき、その場合、セル回路は、第２の表面のある領域内に形成することができる。セル回路が第１の表面上に配置された場合には、検出器基板と回路基板との接続は、セル回路を介して容易に行うことができる。セル回路が第２の表面上に配置された場合には、回路は回路基板の厚さにより検出器基板上に入射する放射線から保護される。この後者の装置の場合、セル回路は回路基板内部に形成することができる。

第２の態様によれば、本発明は放射線検出デバイスで使用するための半導体回路基板を製造するための方法を提供する。該方法は、（ａ）半導体回路基板を通して１つまたは複数のバイアホールを形成して１つまたは複数の信号経路を形成するステップであって、上記または各信号経路が第１の端部および第２の端部を有するステップと、（ｂ）上記１つまたは複数の信号経路内に導電性材料を堆積してその内部に１つまたは複数の導電性信号経路を提供するステップと、（ｃ）上記信号経路の第１の端部に、制御信号線、読出し線および電力供給線のうちの少なくとも１つを接続するステップと、（ｄ）上記信号経路の第２の端部にセル回路を接続するステップとを含む。

ある構成の場合には、上記方法は、基板のある領域内の上記半導体回路基板の厚さを薄くし、この領域を通して上記バイアホールを形成するステップを含む。信号経路が基板の残りの部分に対して延びる上記領域内の回路基板の深さを浅くすることにより、アスペクトまたはステップ、バイアホール比を制御することができる。エッチングするには基板が厚すぎる場合には、バイアホールをエッチングする前に基板を薄くすることができる。そうすることにより、（使用できる回路面積を小さくする）一方の端部のところでバイアホールが非常に大きい回路基板ができるのを防止することができる。

好適には、上記セル回路を、上記半導体回路基板の厚さを薄くする前に上記半導体回路基板内に形成し、ステップ（ｂ）が上記の１つまたは複数のバイアホール内に導電性材料を挿入するステップを含むことが好ましい。
例えば、信号経路を入射放射線からの「ショット・ノイズ」のようなノイズ、および隣接する信号経路間の漏話からシールドするために、アースのような基準電位に結合している導電シールディングを上記１つまたは複数の信号経路の実質的な部分の周囲に形成することができる。好適には、シールディングを形成するステップは、バイアホール内に導電性材料を堆積する前に、上記１つまたは複数のバイアホールの内壁部上に導電シールディングを堆積するステップと、上記導電シールディング上に絶縁層を堆積するステップとを含むことが好ましい。

好適には、半導体回路基板を通して１つまたは複数のバイアホールを形成する上記ステップは、上記回路基板上にホトレジスト材料を堆積するステップと、上記領域内に対応する１つまたは複数の開口部を有するホトリソグラフ・マスクを適用するステップと、上記マスク内の上記開口部を通してホトレジスト材料を露出するステップと、上記露出したホトレジスト材料を除去して上記回路基板を露出するステップと、上記露出した回路基板をエッチングして上記基板を貫通する上記１つまたは複数のバイアホールをエッチングするステップとを含むことが好ましい。

適当なエッチング技術は当業者であれば周知のものであり、化学エッチングおよびプラズマ・エッチングを含む。
もう１つの態様においては、本発明は、上記半導体回路基板および電荷を生成するために入射放射線に反応する検出器セルを含む検出器基板を含む放射線検出デバイスを提供する。検出器セルは、検出器セルからセル回路に電荷を供給するための少なくとも１つの検出器セル接点を含み、検出器基板は、上記信号経路のアレイにより、上記回路基板に機械的に結合することができる。この検出デバイスは、簡単な放射線検出器として、または「ガイガー・カウンタ」内の放射線検出素子として使用することができる。

セル回路としては、種々の放射線検出または撮像素子用途を実施するための任意の適当なタイプのものを使用することができる。例えば、この回路は、電荷蓄積回路、カウンタ回路、読出し回路、エネルギー弁別回路、パルス整形回路、パルス増幅回路、アナログ−デジタル変換回路、およびレート・ディバイダ回路のうちの１つまたは複数を含むことができる。

ある構成の場合には、検出器セル接点は、上記検出器基板の第１の表面上に位置していて、上記検出器基板は検出器基板の上記第１の表面に対向する表面上にバイアス接点を有する。都合のよいことに、バイアス接点は、検出器セルを形成するために、上記検出器セル接点と協力するように配置されていて、検出器基板の上記第１の表面に対向する上記表面を横切ってほぼ連続して延びることができる。

さらにもう１つの態様によれば、本発明は、撮像放射線用の半導体撮像素子を製造するための方法を提供する。上記方法は、検出器セル回路位置のアレイに関連する位置で、回路基板を通してバイアホールのアレイをエッチングするステップと、検出器接点が上記バイアホールに対応するように、エッチングした回路基板に近接して、セル回路位置の上記アレイに対応する検出器セル接点のアレイを有する検出器基板を設置するステップと、上記バイアホール内に導電性材料を堆積して上記セル回路位置と上記検出器セル接点との間に信号経路を形成するステップとを含む。

ある構成の場合には、接着材料が、上記検出器基板および上記回路基板の一方または両方に選択的に塗布され、上記検出器基板が、上記接着材料により上記回路基板に結合される。好適には、接着材料の層が、上記検出器接点が上記接着材料によりほとんど覆われないままになるように選択的に塗布され、ホトレジスト材料を含むことができることが好ましい。

特定の実施形態としては、上記のような放射線検出デバイスと、上記検出デバイスを装着するためのマウントとを備える放射線検出デバイス・タイル等がある。この場合、マウントは、信号経路をマウント上に位置する対応する外部信号線に導電的に結合するための電気接点を含む。

本発明による種々の実施形態を使用して、ハウジングおよび上記の複数の放射線検出デバイス・タイルを備える放射線撮像カセットを形成することができる。放射線検出デバイス・タイルは、面積の広い撮像タイル張りアレイを形成するように装着し、配置することができる。今説明した放射線カセットは、従来のフィルム・カセット用の適当なプラグインの代わりに使用することができる。それ故、ソリッドステート・デジタル撮像を、今まではフィルム専用であった従来の画像撮影システム用に提供することができる。これにより、現在のシステムを半導体をベースとするデジタル画像撮影システムに適合させるためにリエンジニアリングする必要がなくなり、古くなった場合このようなシステムを新しいものと交換する必要が少なくなる。何故なら、本発明による放射線撮像カセットを使用し、それをコンピュータのような適当な画像処理装置に接続することにより、デジタル撮像用に比較的簡単に更新することができるからである。

類似の参照番号が類似の素子を示す添付の図面を参照しながら、本発明の例示としての実施形態について以下に説明するが、これは単に例示としてのものに過ぎない。

図４を参照すると、この図に示すように、従来の撮像素子２０は、その左の縁部の方向に２つの段を有する。第１の段１２は、検出器１と読出しチップ３との間に位置していて、第２の段１４は読出しチップ３とマウント４との間に位置している。発明の背景のところで説明したように、これらの段の目的は、ボンディング・ワイヤ１０が、読出しチップ３上の接点パッドとマウント４上の各接点パッドとの間で接続を行うことができるようにし、それにより上記金属バンプ６への読出しチップ３の外部電気的インタフェースを提供することである。読出しチップ３においては、すべての内部電気的接続は、この接続を容易にし、また撮像素子のタイルのモザイクに対する無駄な撮像面積を少なくするためにチップの一方の端部に接続される。各撮像素子２０は、入射放射線に応じて発生した制御信号、供給電圧および読出し信号を供給するために、数本（約５乃至１５）の外部線を必要とする。これらの線は、ＰＣＢ４上に設けられ、また例えば、その上に撮像素子のタイル２４を装着することができる回路基板８上に設けられる。撮像素子のタイル２４自身は、例えば、小さな金属の球体または突起の形をしている多数の接点６、および通常外部線の数に対応する数の接点を備える。金属の突起６は、撮像サポートの回路基板８上の等しい数の小さな適当な大きさの接点７と整合し、接点７は、上記制御、供給および信号線（図示せず）に接続している。

同様に発明の背景のところで説明したように、撮像素子のタイルを横に並べてまた縦に並べて配置すると、段つき領域のところに無駄な空間ができる（すなわち、その上に検出器が存在しないエリアができる）ことを理解されたい。また、従来のタイル張りのアレイにおいては、空間が、横に並んでいる隣接する撮像素子間に形成される。何故なら、サポートが検出器表面よりも広いからである。すでに説明したように、この問題を処理するアプローチは、撮像アレイ上で撮像素子の隣接する行を千鳥状にずらし、次に撮像される対象物と撮像アレイとの間で相対運動を行う。このことは無駄な空間の影響がほぼなくなるが、結果としての多重露出画像を処理するために、相対運動のための機構および適当なソフトウェアを提供しなければならないことを意味する。この問題を処理するためのもう１つのアプローチは、隣接するタイルを非常に近接して装着できるようにするために、またはさらに相互に接触することができるように、個々のタイルの構造を修正する方法である。タイル構造は、撮像素子がマウント４および／またはサポート面８に対して傾斜するように配置される。このことは、撮像素子２０の一部を、図２に示すように、ほぼ連続している撮像面を提供するために、隣接する撮像素子のタイルの無駄な空間を重なるように構成することができることを意味する。

一般に、本発明の実施形態は、ボンディング・ワイヤを使用しないで、回路基板とマウント４との間を電気的に接続するために、回路基板の表面間の導電性信号経路を使用し、それにより撮像素子の端部の「無駄な」撮像空間ができないようにする。導電性信号経路は、基板の表面間の回路基板を通して孔部（バイアホール）をエッチングし、導電性材料で孔部の表面をコーティングするか、または孔部に対して導電性充填を行うことにより形成される。

図５は、セル回路基板３６２に接着されている検出器セル接点６８のフリップ・チップを有する検出器基板６０により形成されている、撮像素子３２０を備える、本発明のある態様による第１の実施形態を示す（フリップ・チップ接合は、はっきり見えるように分解図で示してある）。検出器基板６０は、セル回路７０の回路接点上に形成されているバンプ接合６４を介して回路基板３６２に接着されているフリップ・チップである。図５の場合には、回路基板３６２用の制御信号線、読出し信号線および供給電圧線３６１は、回路基板３６２の一方の端部３２６のところのある領域まで延びるように配置されているが、別の方法としては、これらの線を回路基板内の任意の領域のところに位置させることができる。

信号経路を形成している一連のバイアホール３２１は、基板３６２の各表面間にコンジットを提供するために、この領域３２６内の回路基板３６２を通してエッチングされる。接点パッド３２２ａおよび３２２ｂは、回路基板３６２の各表面上に形成することができ、金などの導電性充填物３２２を介して相互に結合することができ、それにより基板３６２の各面間に低インピーダンスの導電経路が形成される。銀、銅、アルミニウム、タングステンおよびＴｉＮのような他の適当な導電性材料も使用することができる。通常、接点パッド３２２ａおよび３２２ｂは、同じプロセス・ステップにより、導電性充填物３２２が形成されるのと同時に形成される。接点パッド３２２ａは、セル回路７０用の制御線、信号線および／または供給電圧線に接続していて、一方、接点パッド３２２ｂは、マウント４の接点３２８に電気的に結合するための適当な接点を提供するように形成される。バイアホール３２１を充填することにより導電性信号経路を提供するための別の方法としては、バイアホールの壁部を導電性材料でコーティングする方法がある。

回路基板３６２内に導電性バイアホールを形成すると、回路基板３６２とマウント４との間にボンディング・ワイヤを使用する必要がなくなる。このことは、検出器基板６０、回路基板３６２およびマウント４の端部を同じラインに沿って設置することができることを意味する。このような検出器基板６０、回路基板３６２およびマウント４を備えるデバイスのタイル３２４は、設置することができ、隣接する類似の撮像素子のタイルに対して直接端接させることができ、それによりほぼ平らで連続している撮像面を形成することができ、撮像素子のタイルを傾斜させる必要がなくなる。

深さ対幅の比（アスペクト比、またはステップ比）は、バイアホールにとって重要なパラメータである。何故なら、この比により導電性材料によるバイアホールのメッキまたは充填を容易に行うことができるかできないかが決まるからである。さらに、ステップ比により、表面の一方のところのバイアホールの直径が決まる。この直径が大きすぎると、使用できる対応する回路基板３６２またはマウント４の表面積のあまりに大きな部分を占めることになるからである。回路基板をどの程度薄くできるかは回路が基板内に延びる深さにより決まる。シリコン（Ｓｉ）、またはガリウム砒素（ＧａＡｓ）、サファイアおよび他のＩＩＩ−Ｖ族の基板のような回路基板を通してエッチングしたバイアホールのステップ比は、５０乃至３００ミクロンの厚さの回路基板の場合には、一方の表面のバイアホールの直径が、対向表面の２０ミクロンの直径に対して３０ミクロン程度になる。通常、約５：１の幅対深さの比（アスペクト比）が使用される。

ある場合には、通常、回路基板３６３を（領域３２６内の一部または全基板に沿って）「薄く」した場合、このステップ比では、マウント４または回路基板の表面を効率的に使用できなくなる。そのような場合、マウント４は、図６に示すように、回路基板３６２の薄くなった領域を補償するために、直立マウント接点３２８を含むことができ、回路基板３６２の接点３２２ｂと電気的に結合するように、接点３２８の輪郭を形成することができる。

本発明の好ましい実施形態の場合には、回路基板３６２は、そこを通してバイアホールをエッチングする前に薄くされるが、エッチングの後で薄くすることもできる。セル回路７０は、バイアホールの形成前または後に回路基板３６２上に形成されるか、または回路基板が薄く加工され、バイアホール・エッチングが行われる。エッチングの後で回路基板を薄くする場合には、基板全体を通して孔部を貫通する必要はない。何故なら、基板を薄くするプロセスが、エッチングされていないすべての層を除去し（それにより孔部が露出する）からである。

本発明の好ましい実施形態による撮像素子の製造方法の一例を、図７および図８（Ａ）乃至（Ｇ）を参照しながら以下に説明する。最初に図７について説明すると、この図は、エッチングする前にシリコン・ウェーハ７０１を「薄くする」構成を示す。この図の場合、ウェーハ７０１は、標準背面研磨または化学的機械的研磨（ＣＭＰ）プロセスにより、約１００乃至１５０ミクロンの厚さに機械的にラップ盤で磨き上げられる。両方とも研磨パッド７０３を提供するために適当な磨耗性を有する回転プラテンを含む。ウェーハ７０１は、通常、直径が６インチで、その上に形成された多数の回路基板「チップ」を有するほぼ未処理の「生の」ウェーハであってもよい。研磨粒子の大きさは３５ミクロン程度である。ウェーハ７０１は、チャック・アセンブリ７０５内にウェーハを固定するための保持リング７０７と、保持リング７０７をサポートするためのキャリヤ部材７０９とを備える回転チャック・アセンブリ７０５内に保持される。キャリヤ部材７０９は、チャック・アセンブリ７０５に回転運動を与えるように構成されていて、研磨パッド７０３を横切って前後に移動することができるスピンドル７１１に取り付けられている。研磨スラリは、機械的研磨プロセスを助け潤滑油を供給するために、研磨パッド７０３とウェーハ７０１との間に導入することができ、ウェーハ７０１を研磨パッド７０３に対して保持するために、スピンドル７１１を介して下向きの力が加えられる。ウェーハおよび研磨パッドの両方を回転する代わりに、ウェーハおよび研磨パッドのうちの一方または他方を（片方を固定させておいて）回転することもできるし、または研磨パッドを前後に移動することもできる。

図８（Ａ）乃至（Ｇ）を参照しながら、回路基板への外部インタフェースを提供するために、導電性バイアホールを有する撮像素子を製造するためのプロセスについて以下に説明する。図には１つの導電性バイアホールおよび信号線しか示していないが、複数の導電性バイアホールおよび信号線にこのプロセスを適用できることはいうまでもない。図８（Ａ）は、制御信号線、読出し信号線または電圧供給線３６１を含む薄くした「ＣＭＯＳ」回路基板３６２の一部を示す。図８（Ｂ）に示すように、ホトレジスト６０２は、供給線３６１を含むＣＭＯＳ回路基板上に堆積される。次に、ホトレジスト６０２は、カバーされていない供給線３６１のあるエリアを残すために、適当なホトリソグラフ・マスクを通して露出される（図８(Ｃ）)。１５０ミクロンの厚さの回路基板内のバイアホールの場合には、ホトレジスト６０２は、通常、供給線３６１を通して３０ミクロンの孔部が残るように露出され、それによりほぼ滑らかでまっすぐな側壁を有する貫通孔ができる。バイアホールは、円形であっても、楕円形であっても、正方形または長方形であってもよいし、まっすぐなまたは傾斜した側面を有することができる。

次に、回路基板３６２は、例えば、回路基板３６２内にバイアホール３２１を形成するために、ＳＦ_６＼Ｏ_２＼ＨＢｒタイプのプロセスのような典型的な工業規格プロセスにより、ホトレジスト６０２の露出した領域を通してエッチングされる（図８（Ｄ））。次に、ホトレジストが、回路基板から除去され、新しいホトレジスト層６０４が、バイアホール３２１（他の図に図示せず）の側壁を含む回路基板上に堆積される。その後で、図８（Ｅ）に示すように、マスクが、ホトレジスト６０４上に置かれ、カバーされていない（側壁を含む）バイアホール３２１に対応する領域を残すために、ホトレジストが露出される。次に、金６０６が回路基板上に、より詳細に説明すると、供給線３６１の残りの上に、回路基板の下の表面６０８へのバイアホール３２１の側壁に沿って堆積され、それにより供給線３６１と回路基板の下の表面との間に電気的結合が行われる。金６０６は、スパッタリング、電気化学析出、無電解（Ｅ−レスまたはエレクトロレスまたはエレクトリックレス）化学析出のような任意の適当な手段により堆積することができる。その後で、図８（Ｇ）に示すように、ホトレジスト６０４が除去され、それにより余分な金も除去される。図８（Ｇ）に示す特定の構成の場合には、貫通バイアホール３２１の側壁は、導電性材料によりコーティングされる。

バンプ接合した撮像素子を製造するのに、薄くした回路基板を使用する場合の１つの問題は、薄くしない基板と比較すると、薄くした基板はかなり弱いということであり、検出器基板６０へのバンプ接合プロセス中にひび割れを生じ易く、破損さえ起こし易いことである。それ故、本発明のもう１つの態様においては、検出器と回路基板との間の機械的接続は、以下に説明するようにバンプ接合プロセスを使用しないで行われる。

図９は、このもう１つの態様により構成された撮像素子と撮像素子タイルの基本的構成である。この構成は、検出器セルを形成するために、一方の表面上に連続しているバイアス電極６６を有し、他方の表面上に形成される検出器セル接点６８を有する検出器基板６０を含む。検出器基板６０は、接着材料３８２により回路基板３８０に機械的に結合している。上記接着材料は、ホトレジストでも、接着剤またはエポキシでもよく、露出した検出器セル接点６８に対応する領域を残すためにパターン形成される。バイアホール３８４は、回路基板３８０を通してエッチングされ、検出器セル接点６８に対応する位置で、上記方法により導電性材料３８６で充填される。セル回路７０は、接着材料３８２を塗布した表面に対向する表面上の各バイアホール３８４に隣接して位置する。好適には、回路基板３８０は、バイアホールのステップ比があまり大きくならないように薄くすることが好ましい。

導電性材料３８６でバイアホール３８４を充填した後で（または、図８（Ｆ）に示すように、壁部を単にコーティングした後で）、検出器接点６８のところに溜まった電荷をセル回路７０に供給するための経路を形成するために、この導電性材料３８６は関連するセル回路７０に接続される。制御および読出し信号線および電圧供給線は、セル回路７０から回路基板接点パッド３９０に結合していて、上記パッドは、マウント４上のマウント接点パッド３２８に電気的に結合している。エピタキシャル層３８８は、セル回路７０および導電性材料３８６を保護し、それを電気的に絶縁するために回路基板の下面上に堆積される。検出器基板６０および回路基板３８０からなる撮像素子４２０は、適当な接着材料３９２によりマウント４に結合していて、それにより撮像素子タイル４２４を形成する。

セル回路７０は、回路基板３８０の下面に隣接して形成されているので、制御および読出し信号線および電圧供給線は、下面に沿って延びることができ、そのため回路基板接点パッド３９０も下面上に位置することができる。それ故、従来の方法と比較すると、回路基板３８０の頂面（すなわち、検出器基板に最も近い表面）から、マウント４上の接点パッドへボンディング・ワイヤを配線する必要がなくなる。このような配線をすると、すでに説明した従来のデバイスのように、マウント４、回路基板３８０および検出器基板６０を階段状にしなければならないので、「無駄な」空間ができる。

図５および図６に示す構成と、図９に示す構成とを比較すると、セル回路７０が、基板がバンプ接合により接続している場合よりも、デバイス・タイル４２４上に放射線が入射する点からさらに遠くなっていることが分かる。その結果、デバイス・タイル４２４上に入射する任意の放射線は、回路に達する前にもっと長い距離を伝搬し、基板６０、３８０はセル回路７０を保護し、それによりセル回路７０の放射線の強度が効果的に改善する。
バンプ接合プロセスを使用しないで、回路基板に検出器基板が接着されるので、撮像素子の製造中に薄くした回路基板がひび割れるおそれが低減する。

図１０は、図９のところで説明した配置による撮像素子の導電性バイアホールの断面の略図である。図９のところで説明したように、検出器基板６０は、検出器基板６０の上面または放射線面の上に位置するバイアス接点６６を有し、検出器基板６０の下面は、検出器接点６８のアレイを備える。バイアス接点６６と検出器接点６８との間の抵抗は、３３０ＧΩ程度であり、検出器セル接点間の抵抗は１０ＧΩ程度である。

図９および図１０に示す撮像素子を製造するために、バイアホール３８４が、ステップ８Ａ乃至８Ｄにより回路基板３８０を貫通してエッチングされる。図１０の場合には、ステップ８Ｄの後に孔部の大きさを点線で示してあることに留意されたい。次に、通常はアルミニウムであるが、任意の適当な導電性材料からなる導電シールディング層３９４が、バイアホール３８４の壁部を含む回路基板３８０の表面上に堆積される。回路基板３８０の下面は、回路セル回路７０および対応するセル回路接点３９０のための導電シールディング３９４内に適当なギャップを有し、図１０を見れば分かるように、セル回路は回路基板３８０の内側に位置する。導電シールディング３９４は、通常は、アースのような基準電位に結合している。次に、酸化シリコン（ＳｉＯ_２）のような絶縁材料３９６の層であり、通常は厚さ５ミクロン程度の層が、導電シールディング層３９４上に堆積され、例えば、二酸化シリコンのようなエピタキシャル層３８８が、セル回路面および接続を保護するために、回路基板３８０の下面に塗布される。次に、導電性材料３８６が絶縁材料の層３９６に隣接するように、導電性材料３８６が孔部３８４内に挿入される。接点間の比抵抗を増大するために、不動態化層（図９に示す層３８９）を検出器接点６８間に堆積することができる。また好適には、不動態化層は窒化アルミニウムであることが好ましい。

図１０に示す構成の場合、寄生容量３９８が検出器セル接点６８と絶縁層３９６との間に存在し、もう１つの寄生容量４００がシールディング３９４とＣＭＯＳセル回路領域内のバルク検出器基板材料３８０との間に存在する。寄生容量は、一般的に望ましくないと考えられている。何故なら、寄生容量は検出器の電荷収集効率を低減し、最大動作速度を制限する傾向があり、隣接するセル回路間で「漏話」を起こし、読出し信号ノイズおよび相互接続信号経路インピーダンスを増大するおそれがあるからである。しかし、本実施形態の場合には、基板（例えば、放射線強度の改善）の内側にセル回路７０を位置させることによる利点により、これら欠点が相殺される。好適な構成の場合には、回路基板材料３８０は、約６００ミクロンの厚さのウェーハまたはそのダイとして供給され、１００ミクロン程度の厚さになるように薄くされる。図７のところで説明したように、回路基板を薄くすると、検出器基板と回路基板との間の寄生容量が低減し、そのためこれら固有の寄生容量３９８、４００が最小限度まで低減し、その結果、検出器基板からセル回路７０への電荷の移動がより速くなることを理解されたい。

高エネルギー放射線が検出器基板６０を通過し、回路基板材料３８０に伝送されると、電子と正孔のペアが発生し撮像素子内にノイズ源ができる。しかし、入射放射線に関連する信号強度を最大に低減するために、電子−正孔のペアの数（全部で約２０，０００電子ペア）を最適化する材料を検出器基板６０用に選択するのが好ましい。それ故、信号強度とノイズとの間にはトレードオフの関係があり、セル回路７０を回路基板３８０内に置いた場合、回路基板材料がかなり少ない電子−正孔ペアを形成することができることが望ましい。６００ミクロンの厚さを有する典型的な回路基板検出器材料の場合には、入射高エネルギー放射線のために約１０，０００電子−正孔ペアが発生する。しかし、このペアの数は、回路基板材料３８０を約１００ミクロン程度の厚さに薄くすると、２０００またはそれ以下程度の電子−正孔ペアに低減することができる。それ故、回路基板材料を薄くすると、セル回路内の放射線によるノイズが有利に低減する。

薄くした後で（例えば、図７の装置により）、回路基板ウェーハ７０１は、プラズマ強化反応性イオン・エッチ（ＰＥＲＩＥ）または誘導結合プラズマ（ＩＣＰ）タイプ・エッチング装置でエッチングされ、シリコンが、検出器基板回路用の回路接点に対応する各検出器セル接点領域のところでエッチングにより貫通される。通常、セル回路はＣＭＯＳ回路であるが、他の回路も使用することができる。

説明を補足するために、図１１（Ａ）乃至（Ｈ）を参照しながら、関連するセル回路に電気的に結合している検出器セル接点パッドを含む撮像素子の製造について以下に説明する。これらの図面は、図９および図１０に示す撮像素子４２０の製造の際に行われるステップを示し、図１１（Ａ）乃至（Ｄ）は、図８（Ａ）乃至（Ｄ）（上記の）と本質的には同じであるが、重要な違いが１つある。図１１（Ａ）乃至（Ｄ）の場合には、バイアホール３８４は接点パッド３９０を通してエッチングされ、一方、図８（Ａ）乃至（Ｄ）の場合には、これらの図に示すようにバイアホール３２１は回路３６１を通してエッチングされる。接点パッド３９０は、回路３６１が位置する回路基板３８０の対向面上に位置する。何故なら、本発明のこの態様においては、検出器セル接点６８に最も近い回路基板の面上に電気的接続を必要としないからである（何故なら、検出器基板６０は、バンプ接合により回路基板３８０に結合していないからである）。その結果、回路３６１は、図９および図１０に示すように、撮像素子３２０の対向面上に位置する接点パッド３９０により効果的に置き換えられる。

図１１（Ｅ）乃至（Ｈ）は、回路基板３８０に検出器基板６０をボンディングする際に行われる追加のステップを示す。図１１（Ａ）乃至（Ｈ）は、倒置した検出器および回路基板を示していることに留意されたい。すなわち、検出器基板は回路基板の下に位置していて、そのため、図５および図６に示すその向きと比較した場合、撮像素子が上下逆になっていてはっきり見ることができる。

図１１（Ａ）は、回路接点パッド３９０を含むＣＭＯＳ回路基板３８０の一部を示す。図１１（Ｂ）に示すように、ホトレジスト４３２の層が、回路接点パッド３９０を含むＣＭＯＳ回路基板上に堆積される。次に、ホトレジスト４３２は、図１１（Ｃ）に示すように、カバーされていない回路接点パッド３９０のエリアを残すために、適当なホトリソグラフ・マスクを通して露出される。通常、ホトレジスト４３２は、（１５０ミクロンの厚さの回路基板の場合には）回路接点パッド３９０上に３０ミクロンの孔部が残るように露出される。次に、図１１（Ｄ）に示すように、回路基板３８０内にバイアホール３８４を形成するために、例えば、ＳＦ_６＼Ｏ_２＼ＨＢｒタイプのプロセスのような典型的な工業規格プロセスにより、ホトレジスト３９０の露出した領域を通してエッチングされる。次に、ホトレジストは回路基板から除去される。

図１１（Ｅ）に示すように、回路基板ＣＭＯＳ３８０は、貫通孔部３８４が検出器基板接点パッド６８と整合するように、検出器基板６０に取り付けられる。ＣＭＯＳ回路基板３８０は、ＣＭＯＳ回路基板３８０および検出器基板６０の一方または他方の面に塗布することができるホトレジストのような任意の適当な接着材料３８２により検出器基板６０に取り付けられ、次に、基板が検出器接点パッド６８の覆いをとるために一緒に取り付けられると露出が行われる。別の方法としては、接着層を基板面の一方または他方に塗布することができ、検出器接点パッド６８は露出したままになる。

図１１（Ｆ）に示すように、ホトレジスト層４４０は、回路および検出器基板アセンブリ上に堆積され、マスクがホトレジスト４４０上に置かれ、ホトレジストは、カバーされていないバイアホール３８４に対応する領域を残すために露出される。次のステップにおいて、回路接点パッド３９０および検出器接点パッド６８の間を電気的に結合するために、バイアホール３８４の壁部に沿って、また回路接点パッド３９０上に、検出器接点パッド６８上の基板アセンブリ上に金３８６が堆積される（図１１（Ｇ））。金は、スパッタリング、電気化学析出、無電解（Ｅ−レスまたはエレクトロレスまたはエレクトリックレス）化学析出のような任意の適当な手段により堆積することができる。

その後で、ホトレジスト４４０は除去され、それにより余分な金が除去され（図１１（Ｈ））、導電性貫通バイアホール３８４を介して検出器基板６０に電気的に結合しているＣＭＯＳ回路基板３８０が残る。図１１（Ｈ）に示す特定の構成の場合には、貫通孔部３８４の側壁は、導電性材料でコーティングされるが、すでに説明したように、バイアホール３８４のもっと強固な充填部を形成するために、図１１（Ｇ）に示すステップにより金を堆積することができる。

図１２は、図９および図１０により構成したＣＭＯＳ回路基板３８０の下面上に金属接点を位置させることにより、撮像素子の出力信号を装着ＰＣＢ４にワイヤ・ボンディングにより結合することができる構成を示す。例えば、ボール・グリッド・アレイ（ＢＧＡ）、導電性エポキシおよびスタッド・バンプのような他の適当なボンディング接続を行うことができる。この方法により、従来技術の構成の場合には必要であった隣接する撮像素子を傾斜させる必要が全然ない大きなフラット・パネルを含む任意の大きさの全体的に平らな検出器面を形成することができる。

図１３は、本発明の実施形態による撮像素子および撮像素子タイルを内蔵する放射線撮像カセット５００を示す。カセット５００は、画像撮影システム内の従来のフィルム・カセットの代わりに挿入することができるプラグイン・タイプであるように構成されている。そして、それに応じて、その寸法は、カセットがプラグイン交換をするようになっているシステムにより異なる。

カセット５００は、別々の検出器基板５０４およびＣＭＯＳ回路基板５０６を有する撮像素子の３×３のアレイがサポートされているハウジング５０２を有する。ＣＭＯＳ回路基板５０６は、本発明のある実施形態により薄くすることができる。各撮像素子は、撮像素子タイル５０８を形成するために、別々のマウント（図示せず）上にサポートすることができる。撮像素子タイル５０８は、縁部と縁部が向き合うようにアナログ・プリント回路基板（ＰＣＢ）５１０上に装着され、それにより平らな装着された連続している面積が広い撮像面５１２が形成される。アナログＰＣＢ５１０は、好適には、制御信号、読出し信号および電力供給信号を含む、その上にサポートされている撮像素子タイル５０８用の少なくともすべてがアナログ電子回路を備えることが好ましい。

横断面図が、詳細５１４を示し、撮像素子を縁部と縁部を向き合わせて配置する方法を示す。各撮像素子の領域５１６は、図ではＣＭＯＳ回路基板５０６上の層５２０から下の層５２２に延びるバイアホール５１８の２つの行を有する。

アナログＰＣＢ５１０は、マザー／ドータ・ボード・コネクタ５２６によりデジタル・マザーボード５２４に接続している。入力／出力制御信号、読出し信号および電力供給信号もコネクタ５２６によりアナログ回路モジュールに結合される。デジタル・マザーボード５２４は、撮像取得、撮像素子タイルの読出しおよびリセットを制御するためのデジタル電子回路を備える。もう１つのアナログ回路のような他の回路も回路基板５２４上に配置することができる。デジタル・マザーボードは、撮像カセット５００を画像撮影システムの残りの部分にインタフェースするための入力／出力コネクタ５２８を有する。

図１４を参照すると、この図は、上記撮像カセット５００を含む放射線画像撮影システム５３０の略図である。例えば、インビボまたはインビトロでの人間の組織のような対象物５３２をＸ線源５３６からＸ線５３４で照射する。対象物５３２は、撮像カセット５００に対して固定することもできるし、移動させることもできる。画像信号は高速（例えば、ビデオ・データ・レート）読出しインタフェース５３８上でＩ／Ｏコネクタ５２８を通して撮像カセット５００からホスト・コントローラ５４０に読出される。次に、画像表示用のディスプレイ５４４を有するコンピュータ・システム５４２上で画像処理が行われる。

撮像素子２０、３２０、４２０のさらなる詳細
図１５は、本発明による撮像素子を使用する画像撮影システムの一例の概略ブロック図である。この特定の実施形態は、例えば、Ｘ線放射線のような高エネルギー放射線を撮像するためのものである。高エネルギー放射線という用語は約１ＫｅＶ以上のエネルギーを有する放射線を意味する。しかし、本発明は、Ｘ線のような高エネルギー放射線に決して限定されるのではなく、例えば、半導体検出器基板の適当な選択に使用できるγ線、β線、α線、赤外線または光学的放射線のような任意の特定の放射線の検出にも適用することができる。

図１５の画像撮影システム３０は、放射線３４により対象物３２を撮像することができる。この例の場合、放射線としては、例えば、上記のＸ線放射線を使用することができるが、必要に応じて、例えば、γ線、β線、またはα線放射線も使用することができる。対象物３２は、例えば、人体の一部であってもよい。この撮像素子３６は、複数の画像セル（この場合は、二次元画像セル・アレイの画像セル３８である）を備える。以下の説明においては、二次元アレイの画像セルを参照するが、他の実施形態の場合には、個々の画像セルは、二次元アレイ（例えば、ストリップ配置）内以外の構成を有することができることを理解することができるだろう。

撮像素子は、直接、高エネルギー入射放射線を検出し、各画像セルのところに、画像セルを照射した入射放射線に対応する電荷またはカウントを蓄積する。撮像素子３６は、一方は検出器セル３９のアレイを含み、他方は対応するセル回路４０のアレイを含む２つの基板から構成されている。この基板は、本発明のある実施形態によりそれぞれ機械的に接続している。

制御電子回路４２は、バス４８を通して撮像素子３６へ制御信号を供給し、撮像素子３６から画像信号を読み出し、バス５０を通して陰極線管またはＬＣＤディスプレイ５２のような表示デバイスに画像を出力する。画像プロセッサ４６および表示デバイス５２は、それぞれバス５６および５８を通る制御信号により、キーボードまたはポインティング・デバイス（マウス）のような入力デバイス５４により制御される。

画像撮影システム３０は、下記の例、すなわちＸ線乳房Ｘ線撮影、口腔内Ｘ線撮影、パノラマ口腔Ｘ線撮影、コンピュータ体軸断層撮影（ＣＡＴ）、ＰＥＴ走査、オートラジオグラフィー、高速リアルタイム蛍光透視、ガンマ・カメラ画像撮影、セキュリティ手荷物検査、分光撮像、Ｘ線回折結晶学、および非破壊検査を含むがこれらに限定されない多くの用途に使用することができる。

図には１つの撮像素子３６しか示していないが、例えば、撮像素子タイルのアレイとして構成されている２つ以上の撮像素子を使用することができることを理解することができるだろう。

図１６は、周知の撮像素子３６の一部の簡単な断面図である。この例の場合には、撮像素子３６は、バンプ接合６４によりセル回路基板６２に接続している検出器基板６０を備える。各画像セル３８の検出器セル３９は、画像セル３８用の検出ゾーンを形成するためのバイアス電圧を供給する、連続している電極６６および画像セル位置電極６８により検出器基板６０上に形成される。セル回路基板６２上の対応する能動セル回路７０が、電極６８に対応する位置（すなわち検出器セル３９）の位置に形成される。セル回路７０は、導電経路を形成するバンプ接合６４により、対応する電極６８に電気的に接続している。このようにして、電荷が入射放射線に応じて検出器セル３９内に発生すると、この電荷はバンプ接合６４を介して対応するセル回路７０に送られる。

セル回路および検出器セルの実際の大きさは、撮像素子の用途により異なり、またセル回路７０を組み立てる際に使用できる集積回路技術により異なる。現在の回路技術では、ある種の用途に必要な最小の可能な画像検出器を作ることはできない。通常、現在の技術では、最小の画像セルの大きさは２００平方ミクロン程度である。しかし、回路製造技術の分野で予想される進歩が行われれば、本出願の内容および回路製造技術の進歩によりこの最小の大きさを有意に小さくすることが期待できる。それ故、本発明は任意の特定の画像セルの大きさに限定されない。

任意の適当な半導体材料を基板用に使用することができる。例えば、検出器基板および回路基板用にシリコンを使用することができる。他の半導体材料も使用することができる。例えば、検出器基板用には、ＣｄＺｎＴｅ、ＣｄＴｅ、ＨｇＩ_２、ＩｎＳｂ，ＧａＡｓ、Ｇｅ、ＴｉＢｒ、ＳｉおよびＰｂＩから材料を選択することができる。

図１７は、本発明の実施形態で使用するのに適している撮像素子の例の画像セル用のセル回路７０の一例を示す。セル回路のこの例は、カスコード接続アンプとして構成されている電界効果トランジスタ（ＦＥＴ）を使用する。ＶＢＩＡＳ８０は、画像セルの検出器セル３９を形成している空乏ゾーンの両端間のバイアス電圧入力である。検出器セル３９は、ダイオード記号Ｄ１１で示してある。セル回路自身においては、ＳＩＧＯＵＴ８２はアナログ信号出力であり、ＶＡＮＡ８４はアナログ電力供給入力である。ＲＥＳ−Ｒ−１ ８６はリセット入力であり、ＥＮＡ−Ｒ−１ ８８はセル回路に対するイネーブル入力である。電荷は、ＲＥＳ−Ｒ−１ ８６入力およびＥＮＡ−Ｒ−１ ８８入力の両方が低レベルになった場合に、トランジスタＭ１１Ａ９０のゲートに蓄積される。

ゲート・キャパシタンスが、入力ノード・キャパシタンス（全キャパシタンス）、それ故最大化電荷蓄積容量を形成する。この例の場合には、セル回路構成の目的は、すべての他の回路（および検出器）構成要素の寄生または望ましくないキャパシタンスを最小限度に低減し、電荷蓄積トランジスタＭ１１Ａ９０からのほぼすべての入力ノード・キャパシタンスを形成することにより最大の電荷蓄積容量を供給することである。他のセル回路構成は、高速読出しのために最適化することができ、このような高速読出しを行うためにセル回路全体のキャパシタンスを低減または最適化する方法を探すことができる。３５μｍ×３５μｍのセル回路の場合には、Ｍ１１Ａ９０のキャパシタンスを２ｐＦにすることができ、ＦＥＴゲート電圧の動的範囲を少なくとも２ボルトにすることができる。これは蓄積容量の約２５，０００，０００電子に相当し、同じ画像セル・サイズのＣＣＤの容量の１００倍以上である。上記例のＦＥＴキャパシタンスの２ｐＦは、画像セルの入力モード・キャパシタンスのほぼ全体に相当することに留意されたい。３５×３５μｍのピクセルの上記例の場合には、各セル回路および対応する検出器セル内の検出器および他の素子の全寄生容量は数ｆＦから数十ｆＦの範囲内にある。電荷蓄積回路の場合には、電荷蓄積デバイスのキャパシタンスを最大にすべきであり、いかなる場合も、各画像セル内の寄生容量よりかなり大きいものでなければならない。上記例の場合には、セル回路内で電荷蓄積デバイスとして機能するＦＥＴのキャパシタンスは、検出器セルおよび対応するセル回路を備える画像セルの全キャパシタンスの９０％以上である。その結果、収集したほぼ全部の電荷は、残りのセル回路素子の間で共有されるのではなく、電荷蓄積ＦＥＴ内に蓄積される。必要に応じて、キャパシタンスをセル回路全体にもっと均等に分配することができ、高速読出し用途の場合には、セル回路のキャパシタンスを、電荷蓄積のために最適化した回路のキャパシタンスよりもかなり低くすることができる。ＦＥＴの使用についてはセル回路の一例しか示していないが、この例においては、電荷蓄積キャパシタンスが、各画像セルに対する入力ノード・キャパシタンスの大部分を占める電荷蓄積デバイス（コンデンサのＦＥＴゲートのような）により最大化されることを理解することができるだろう。

画像セルを読み出すために、ＥＮＡ−Ｒ−１は、高レベルにあると見なされ、そのため、電流はトランジスタＭ１１Ｂ ９２を通してトランジスタＭ１１Ａ９０からＳＩＧＯＵＴ８２に流れることができる。セル回路は、ＲＥＳ−Ｒ−１ ８６を高レベルにすることによりリセットされる。この場合、ＲＥＳ−Ｒ−１が単に数マイクロ秒間高レベルになった後で、すべての蓄積された電荷はトランジスタＭ１１Ａ９０のゲートから除去される。ＲＥＳ−Ｒ−１が低レベルになった直後に、電荷はトランジスタＭ１１Ａ９０のゲートのところで蓄積をスタートする。リセット入力ＲＥＳ−Ｒ−１ ８６にリセット・パルスを供給しないと、イネーブル入力ＥＮＡ−Ｒ−１が高レベルになった場合、読出し動作により電荷が破壊されず、代わりに単に電流が蓄積した電荷に正比例して流れるだけであることを理解されたい。これによりリセットしないで複数の読出しを行うことができる。

図１８は、画像セル用のセル回路７０のもう１つの例を示す。この例は、図１７の例に類似している。検出器セルは、画像セルのＰＤ１１９で示してある。セル回路自身においては、ＶＢＩＡＳ１２２は電圧バイアスであり、ＯＵＴ１８２はアナログ信号出力であり、ＲＥＳＥＴ１８６はリセットＦＥＴ１４７に接続しているリセット入力であり、ＥＮＡＢＬＥ１８８はセル回路用のイネーブルＦＥＴ１９２に接続しているイネーブル入力である。電荷（電子）は、ＥＮＡＢＬＥ１８８入力が低レベルになり、ＲＥＳＥＴ１８６入力が高レベルになった場合、電荷蓄積ＦＥＴ１９０のゲート内に蓄積される。セル回路を読み出すために、ＥＮＡＢＬＥ１８８は高レベルになり、それにより電流はＦＥＴ１９０からＦＥＴ１９２を通してＯＵＴ１９２に流れることができる。セル回路は、ＲＥＳＥＴを低レベルにすることによりリセットされる。この場合、ＲＥＳＥＴ１８６が単に数マイクロ秒間低レベルになった後で、すべての蓄積された電荷はＦＥＴ１９０のゲートから除去される。ＲＥＳＥＴ１８６が高レベルになった直後に、電荷はＦＥＴ１９０のゲートのところで蓄積をスタートする。リセット入力ＲＥＳＥＴ１８６にリセット・パルスを供給しないと、イネーブル入力ＥＮＡＢＬＥが高レベルになった場合、読出し動作により電荷が破壊されず、代わりに単に電流が蓄積した電荷に正比例して流れるだけであることに留意されたい。それ故、図１８の回路の動作は、図１７の回路の動作に類似していることが分かるだろう。

さらに、図１８の回路は、セル回路に対して過負荷保護回路として機能するダイオード１５４および１５６を含む。ダイオードは、ＦＥＴを破壊するおそれがある静電気およびＦＥＴ過負荷の両方から回路を保護する。ＦＥＴゲート１９０は、（例えば、電圧バイアスである５ボルトに対応する）所定の電荷しきい値以上に蓄積し、次に、電流はダイオード１５６を通してアースの方向に流れ始め、それによりＦＥＴ１９０が保護される。これにより、例えば、撮像される対象物の周辺の外側の全放射線量を受け入れる回路セルを保護する。２つのＦＥＴ１９０および１９２は、好適には、カスコード増幅段として実施することが好ましい。この構成の場合には、２つのＦＥＴ１９０および１９２は、それによりノイズを増大しないでインピーダンス・アップ変換を行う。それ故、この実施形態で説明した各セル回路からのノイズ・レベルは約５００ｅに過ぎず、一方、セル回路は、非常に小さいサイズ（１０乃至２０μｍ画像セル・サイズ）のままであり、動的範囲は５０，０００，０００ｅの非常に広いままであり、個々のアドレス指定性も保持される。

図１８は、また、省略することができるオプションとしてのバイポーラ・トランジスタ１６０を示す。電圧源ＶＢＡＳＥへのその接続を含むこのバイポーラ・トランジスタの目的については以下に説明する。
上記機能の他に、以下に説明するような方法で、個々の回路を絶縁するために使用することができる機能を画像セルおよび／またはデバイス内にオプションとして内蔵させることができる。

異なる検出器セルの場合、対応する電荷蓄積ＦＥＴ１９０は、検出器セルに入射する異なる放射線または光の強度のため異なる量の電荷を蓄積することができる。それ故、電位差が隣接する画像セル間に生じる。画像セルが電気的に分離していない場合には、この電位降下により、信号電荷が検出器を通してあるセル回路から隣接するセル回路に漏洩する。蓄積時間が長ければ長いほどこの問題はさらに深刻になる。本発明のある実施形態によれば、電気的に分離するための、または隣接する画像セルの抵抗を同様に最大にするための手段を提供することにより、この影響は低減または除去される。それ故、例えば、ポリアミドまたは窒化アルミニウムの不動態化層（図９に示す層３８９）が、検出器セル間（すなわち検出器セルを形成する電極６８間）に塗布される。これにより、隣接する検出器セルは電気的に分離される。何故なら、不動態化層は導電性でないからである。さらに、電極を不動態化層上に設けることができ、供給電圧Ｖは検出器セル容積３９内部を数ミクロン貫通するバリヤ電位を生成する。それ故、セル回路３８内の電荷蓄積ＦＥＴから逃れようとしている電荷は、バリヤ電位に遭遇し、隣接するセル回路ＦＥＴ内に入ることができない。

もう１つの構成の場合には、ｎｐｎトランジスタ（バイポーラ・トランジスタ１６０）を、図１８に示す各セル回路の入り口のところに設置することができる。バイポーラ・トランジスタのベースをセル回路のすべてのバイポーラ・トランジスタに共通な適当な電圧（約１Ｖ）に設定した場合、バイポーラ・トランジスタは、電荷がＦＥＴ１９０のゲートに流れることはできるが、同時に逆の経路に沿って逃げ出すのを禁止するダイオードとして機能する。このようにして、（蓄積した異なる信号電荷に比例する）電荷蓄積ＦＥＴ１９０のゲートのところに異なる電位降下を維持しながら、セル回路の入り口のところの電位はすべてのセル回路に共通になる。それ故、各セル回路上に蓄積したすべてまたはほぼすべての電荷を保持するために、撮像素子内の画像セルを電気的に分離するための手段が設けられる。例えば、数十または数百マイクロ秒の範囲内のように、蓄積時間が比較的長い場合にこのことは特に役に立ち、蓄積時間がミリ秒、または数十ミリ秒または数百ミリ秒の場合にはさらに役に立つ。

図１９は、参照により本明細書に組み込むものとする米国特許第６，２４８，９９０号に対応する国際特許出願公開番号ＷＯ９８／１６８５３に開示されている個々のセル回路７０のもう１つの例の略図である。検出器セル３９は、図１９のダイオードで示してある。セル回路７０への入力２５０は、図１６に示す検出器セル３９とセル回路７０との間の導電経路接続６４に対応する。

光子が電荷を生成している検出器セル３９の検出ゾーン内に光吸収されるか、または電荷放射線が検出器セル３９の検出ゾーンをイオン化すると、電気パルスがバンプ接合６４を介して検出器セル３９からピクセル回路７０のしきい値回路２４２へ流れる。しきい値回路２４２は、入力パルスのピークを１つまたは複数のしきい値と比較することにより、入力放射線輝度を効果的にフィルタリングする。しきい値回路２４２の出力は、しきい値回路が定義する１つまたは複数の所定の範囲内でパルス（放射線の照射数）をカウントするためのカウンタ回路２４４に接続していて、それにより入射光子エネルギーを弁別する。カウンタ回路は、接続２３２および２３４を介して、読出しを行うための他の（通常、隣接する）セル回路のカウンタ回路に接続している。セル回路７０への種々の入力は、ホールド２５２、ロード２５４、イネーブル２５６、リセット２５８、クロック２９２信号線、および電圧供給線ＶｄｄおよびＶｓｓ（図示せず）を含む。

１つまたは複数の撮像素子タイル２４を、図４に示すように、撮像サポート８上に装着することができる。撮像サポート８は、以下に説明するように、撮像素子タイルを機械的にサポートするばかりでなく、回路および信号線も機械的にサポートする。

本発明の特定の実施形態の上記説明を読めば、当業者であればそれへの種々の追加、修正および変更に思い付くことができるだろう。例えば、セル回路は、ＴＴＬ、ＣＭＯＳ＋、バイポーラおよびＢｉＣＭＯＳを含むがこれらに限定されない簡単なＣＭＯＳ技術以外の技術を使用することができる。さらに、回路基板材料はシリコンである必要はなく、任意の他の適当な半導体材料も使用することができる。異なるタイプの画像セルおよびセル回路の上記説明を読めば理解できると思うが、本発明による実施形態は、本明細書で詳細に説明したものに限定されない多くの異なるタイプの画像セルおよびセル回路を使用することができる。セル回路の他の例としては、エネルギー弁別回路、パルス整形回路、パルス増幅回路、アナログ−デジタル変換回路、およびレート・ディバイダ回路等があるが、これらに限定されない。

ＳＦ_６＼Ｏ_２＼ＨＢｒタイプのプロセスを使用するシリコン回路基板のエッチングについて説明してきたが、シリコンおよびシリコン以外の基板に適している基板をエッチングするための他の適当なプロセスも使用することができる。

他の態様においては、本発明は半導体回路基板を提供する。該基板は、上記回路基板によりサポートされている回路手段と、上記回路へおよび／または上記回路から信号を供給するために上記回路基板によりサポートされていて、上記回路から上記回路基板のある領域に延びる１つまたは複数の導電経路を供給するための手段と、上記回路基板を通して上記領域から上記基板の表面へ延びる上記回路用の外部信号インタフェースを提供するために、上記１つまたは複数の導電経路に電気的に結合している１つまたは複数の信号経路を提供するための手段を含む。

他の態様においては、本発明は、半導体回路基板を製造するための方法を提供する。該方法は、（ａ）上記回路基板のある領域に対応するある位置において、その表面から半導体回路基板を通して、制御信号線、読出し線および電力供給線のうちの少なくとも１つに対応する１つまたは複数の経路をエッチングして、上記回路基板の層内の回路に制御信号、読出しおよび電力のうちの少なくとも１つを供給するステップと、（ｂ）上記１つまたは複数の経路内に導電性材料を堆積して、制御信号線、読出し線および電力供給線のうちの少なくとも１つと上記回路基板の表面との間に１つまたは複数の導電経路を供給するステップとを含む。

本発明の範囲は、特許請求の範囲に記載した本発明に関連していてもいなくても、または本発明が解決しようとする任意のまたはすべての問題を緩和してもしなくても、本明細書に明示的にまたは暗黙のうちに開示した任意の新規な機能またはその組合わせまたはそれを一般化したものを含む。本明細書により、出願人は、本出願またはそこからの任意のこのような他の出願の実行中、新規な請求項をこのような機能に明確に表現することができることを通知する。より詳細に説明すると、添付の特許請求の範囲を参照して、任意の適当な方法でまた特許請求の範囲に記載する特定の組合わせに限定されないで、従属請求項からの機能を独立請求項の機能と結合することができるし、各独立請求項からの機能を結合することもできる。

周知の撮像素子タイルの略図である。 ほぼ連続している撮像表面を提供するように、傾斜した周知の撮像素子タイルの略図である。 列方向にずれている列を有する撮像素子タイルのアレイの周知の構成の略図である。 撮像サポートに装着された周知の撮像素子用のバンプ接合接続の略図である。 導電性バイアホールを使用する本発明の一実施形態の略図である。 導電性バイアホールを使用する本発明の他の実施形態の略図である。 ＣＭＯＳ回路基板を「薄くする」ための装置の略図である。 （Ａ）乃至（Ｇ）は、本発明のある実施形態による回路基板を形成する際の種々のステージを示す略図である。 検出器基板を回路基板に結合するために導電性バイアホールを使用する撮像素子を示す略図である。 図９に示す装置の詳細な略図である。 図９および図１０に示す撮像素子を形成する際の種々のステージを実質的に示す一連の図面である。 図９および図１０に示す撮像素子を形成する際の種々のステージを実質的に示す一連の図面である。 図９および図１０に示す撮像素子を形成する際の種々のステージを実質的に示す一連の図面である。 図９および図１０に示す撮像素子を形成する際の種々のステージを実質的に示す一連の図面である。 図９および図１０に示す撮像素子を形成する際の種々のステージを実質的に示す一連の図面である。 図９および図１０に示す撮像素子を形成する際の種々のステージを実質的に示す一連の図面である。 図９および図１０に示す撮像素子を形成する際の種々のステージを実質的に示す一連の図面である。 図９および図１０に示す撮像素子を形成する際の種々のステージを実質的に示す一連の図面である。 タイル張りの装置内で「端部と端部を端接して」配置した、図９および図１０に示す複数の撮像素子を実質的に示す略図である。 本発明のある実施形態による撮像素子の３×３アレイを使用する放射線撮像カセットを示す略図である。 図１３に示す放射線撮像カセットを使用する画像撮影システムを示す略図である。 本発明のある実施形態による撮像素子を使用する画像撮影システムの略図である。 従来の撮像素子の一例の断面図である。 従来のセル回路の一例の概略回路図である。 従来の検出器セル回路のもう１つの例の概略回路図である。 さらにもう１つの従来のセル回路の概略ブロック図である。

Claims (29)

1. 放射線検出デバイスで使用するための半導体回路基板であって、前記放射線検出デバイスが、入射放射線に応じて電荷を発生するよう構成された複数の検出器セルを有する検出器基板を備え、前記各検出器セルが、前記検出器セルからの電荷を前記半導体回路基板に結合するために、少なくとも１つの検出器セル接点を含み、前記半導体回路基板が、
   それぞれが対応する検出器セル接点から電荷を受け取るよう構成された複数のセル回路接点と、
   前記複数のセル回路接点に関連するセル回路と、
   前記セル回路へおよび／または前記セル回路から制御信号、読出し信号および電力供給信号のうちの少なくとも１つを供給するよう構成された１つまたは複数の導電経路と、
   前記半導体回路基板を通して延び、前記セル回路用の外部信号インタフェースを提供するよう前記導電経路に電気的に結合している１つまたは複数の信号経路と、を備えることを特徴とする半導体回路基板。
2. 前記１つまたは複数の信号経路が、導電性材料を含むバイアホールを備えることを特徴とする請求項１に記載の半導体回路基板。
3. 前記半導体回路基板が、第１の領域と第２の領域とを備え、前記第１の領域は第１の厚さを有し、前記第２の領域は第２の厚さを有し、前記第１の厚さが前記第２の厚さよりも厚く、前記信号経路が前記第２の領域を通って延びることを特徴とする請求項１または２に記載の半導体回路基板。
4. 前記第２の領域が前記基板の縁部に隣接して位置することを特徴とする請求項３に記載の半導体回路基板。
5. 前記１つまたは複数の信号経路の大部分の周囲に導電シールディングを備えることを特徴とする請求項１乃至４のいずれかに記載の半導体回路基板。
6. 前記導電シールディングが基準電位に結合していることを特徴とする請求項５に記載の半導体回路基板。
7. 前記導電シールディングと前記１つまたは複数の信号経路との間に絶縁層を含むことを特徴とする請求項５または６に記載の半導体回路基板。
8. 前記半導体回路基板が、第１の面と第２の面とを備え、前記第１の面が前記第２の面に対向して配置され、前記検出器基板の近くに位置し、前記セル回路接点が前記第１の表面上に配置され、前記セル回路が前記第１の面のある領域内に形成されることを特徴とする請求項１乃至７のいずれかに記載の半導体回路基板。
9. 前記半導体回路基板が、第１の面と第２の面とを備え、前記第１の面が前記第２の面に対向して配置され、また前記検出器基板の近くに位置し、前記セル回路接点が前記第２の表面上に配置され、前記セル回路が前記第２の面のある領域内に形成されることを特徴とする請求項１乃至７のいずれかに記載の半導体回路基板。
10. 前記セル回路が、電荷蓄積回路、カウンタ回路、読出し回路、エネルギー弁別回路、パルス整形回路、パルス増幅回路、アナログ−デジタル変換回路、およびレート・ディバイダ回路のうちの１つまたは複数を備えることを特徴とする請求項１乃至９のいずれかに記載の半導体回路基板。
11. 検出器基板および半導体回路基板を備える放射線検出デバイスであって、
    前記検出器基板が、入射放射線に応じて電荷を発生するよう構成された複数の検出器セルを有し、前記各検出器セルが、前記検出器セルからの電荷を前記半導体回路基板に結合するために、少なくとも１つの検出器セル接点を含み、
    前記半導体回路基板が、
    それぞれが対応する検出器セル接点から電荷を受け取るよう構成されている複数のセル回路接点と、
    前記複数のセル回路接点に関連するセル回路と、
    前記半導体回路基板へおよび／または前記半導体回路基板から制御信号、読出し信号および電力供給信号のうちの少なくとも１つを供給するよう構成された導電経路と、
    前記半導体回路基板を通して延び、前記セル回路用の外部信号インタフェースを提供するよう前記導電経路に電気的に結合している１つまたは複数の信号経路と、を備えることを特徴とする放射線検出デバイス。
12. 前記検出器セル接点が前記検出器基板の第１の面上に配置され、前記検出器基板が、前記検出器基板の前記第１の面に対向する面上にバイアス接点を有し、前記バイアス接点が、前記検出器セルを形成するために前記検出器セル接点と協働するよう構成されることを特徴とする請求項１１に記載の放射線検出デバイス。
13. 前記バイアス接点が導電性であることを特徴とする請求項１２に記載の放射線検出デバイス。
14. 前記検出器基板が、前記信号経路のアレイにより前記半導体回路基板に機械的に結合していることを特徴とする請求項１１乃至１３のいずれかに記載の放射線検出デバイス。
15. 前記検出器基板と前記半導体回路基板との間に配置された接着層を含み、前記接着層が、前記半導体回路基板に前記検出器基板を機械的に結合するよう構成され、前記少なくとも１つの検出器セル接点と対応する信号経路との間に電気的接触ができるように前記検出器基板の少なくとも１つの各検出器セル接点のほぼすべてを選択的に露出するよう構成された接着材料を有することを特徴とする請求項１１乃至１４のいずれかに記載の放射線検出デバイス。
16. 放射線検出デバイス・タイルであって、
    請求項１１乃至１５のいずれかに記載の放射線検出デバイスと、
    前記放射線検出デバイスを装着するためのマウントと、を備え、前記マウントが、前記導電経路を前記マウント上に配置される対応する外部信号線に導電的に接続するための接点を含むことを特徴とする放射線検出デバイス・タイル。
17. 放射線撮像カセットであって、
    ハウジングと、
    それぞれが前記ハウジング内に装着され撮像タイル張りアレイを形成するよう構成された請求項１６に記載の複数の放射線検出デバイスと、を備えることを特徴とする放射線撮像カセット。
18. 前記放射線検出デバイス・タイルが、放射線検出デバイスの３×３アレイを形成するよう構成されることを特徴とする請求項１７に記載の放射線撮像カセット。
19. 放射線検出デバイスで使用するための半導体回路基板を製造するための方法であって、
    （ａ）半導体回路基板を通して１つまたは複数のバイアホールを形成して第１の端部および第２の端部を有する１つまたは複数の信号経路を形成するステップと、
    （ｂ）前記１つまたは複数の信号経路内に導電性材料を堆積してその内部に１つまたは複数の導電性信号経路を形成するステップと、
    （ｃ）前記信号経路の前記第１の端部に、制御信号線、読出し線および電力供給線のうちの少なくとも１つを接続するステップと、
    （ｄ）前記信号経路の前記第２の端部にセル回路を接続するステップと、を含むことを特徴とする方法。
20. 前記基板のある領域内の前記半導体回路基板の厚さを薄くし、この領域を通して前記バイアホールを形成するためのステップを含むことを特徴とする請求項１９に記載の方法。
21. 前記半導体回路基板の厚さを薄くする前に、前記半導体回路基板内に前記セル回路を形成するステップを含むことを特徴とする請求項２０に記載の方法。
22. 前記ステップ（ｂ）の前に、
    前記１つまたは複数のバイアホールの内壁上に導電性のシールディングを堆積するステップと、
    前記導電シールディング上に絶縁層を堆積するステップと、を含むことを特徴とする請求項１９乃至２１のいずれかに記載の方法。
23. 前記ステップ（ａ）が、
    前記半導体回路基板上にホトレジスト材料を堆積するステップと、
    前記領域に対応する１つまたは複数の開口部を有するホトリソグラフ・マスクを適用するステップと、
    前記マスク内の前記開口部を通して前記ホトレジスト材料を露出するステップと、
    前記露出したホトレジスト材料を除去して前記回路基板を露出するステップと、
    前記露出した半導体回路基板をエッチングして前記１つまたは複数のバイアホールを形成するステップと、を含むことを特徴とする請求項１９乃至２２のいずれかに記載の方法。
24. 前記ステップ（ｂ）が、前記１つまたは複数のバイアホール内に導電性材料を挿入するステップを含むことを特徴とする請求項１９乃至２３のいずれかに記載の方法。
25. 放射線検出器デバイスを製造するための方法であって、
    請求項１９乃至２４のいずれかに記載の半導体回路基板を製造するステップと、
    それぞれが、前記半導体回路基板から独立している検出器基板内に形成されている検出器セルから電荷を受け取るよう構成された前記半導体回路基板の表面上に複数の導電性接点を形成するステップと、
    前記複数の導電性接点をセル回路に接続するステップと、
    前記導電性接点により前記検出器基板を前記半導体回路基板に接続するステップと、を含むことを特徴とする方法。
26. 撮像放射線用の半導体撮像素子を製造するための方法であって、
    検出器セル回路の位置のアレイに関連する位置のところに、半導体回路基板を通してバイアホールのアレイをエッチングするステップと、
    検出器接点が前記バイアホールに対応するように、エッチングした半導体回路基板に近接してセル回路位置のアレイに対応する検出器セル接点のアレイを有する検出器基板を設置するステップと、
    前記バイアホール内に導電性材料を堆積して前記セル回路位置と前記検出器セル接点との間に信号経路を形成するステップと、を含むことを特徴とする方法。
27. 前記検出器基板と前記半導体回路基板の一方または両方に接着材料を選択的に塗布するステップと、
    前記接着材料により前記検出器基板を前記半導体回路基板に結合するステップと、を含むことを特徴とする請求項２６に記載の方法。
28. 接着材料の層が、前記検出器接点が前記接着材料によりほとんど覆われないままになるように選択的に塗布されることを特徴とする請求項２７に記載の方法。
29. 前記接着材料がホトレジスト材料を含むことを特徴とする請求項２８に記載の方法。

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