DE3427293A1 - Vertikale mosfet-einrichtung - Google Patents

Vertikale mosfet-einrichtung

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DE3427293A1 DE19843427293 DE3427293A DE3427293A1 DE 3427293 A1 DE3427293 A1 DE 3427293A1 DE 19843427293 DE19843427293 DE 19843427293 DE 3427293 A DE3427293 A DE 3427293A DE 3427293 A1 DE3427293 A1 DE 3427293A1
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    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode

Description

  • Vertikale MOStET-Einrichtung Beschreibung Die Erfindung betrifft eine vertikale MOSFET -Einrichtung,..
  • die ermöglicht, sowohl den Widerstand im eingeschalteten Zustand als auch die Schwellenspannung zu verringern.
  • Es wird auf die Fig. 1 bezug genommen, in der eine MOSFET-Einrichtung vom vertikalen Typ nach dem Stand der Technik dargestellt ist.
  • Eine Beschreibung einer vertikalen MOSFET-Einrichtung dieser Art kann beispielsweise im Kapitel 13(Seiten 270 bis 305) einer Monografie von Adolf Blicher, "Field Effect and Bipolar Power Transistor Physics, Academic Press, San Francisco 1981 gefunden werden.
  • Bei dieser vertikalen MOSFET-Einrichtung ist auf einem Siliciumsubstrat 1 von N+ Typ eine Epitaxialschicht 2 gebildet, um einen Halbleiterkörper 3 vorzubereiten. Auf einer der Hauptoberflächen 4 des Halbleiterkörpers 3 ist über der Zwischenschicht einer oxidierten Gate-Schicht 5 eine Gate-Elektrodenschicht 6 aus Silicium ausgebildet.
  • Dann sind durch ein Source-Fenster 7, welches in der Gate-Elektrodenschicht 6 geöffnet ist, ein Tiefbereich (well region) 8 vom P Typ und ein Source-Bereich 9 vom N+Typ aufeinanderfolgend in selbstausrichtender Weise durch doppelte Diffusionstohniken ausgebildet. Die Herstellung des Transistors ist abgeschlossen, wenn ein Kanal CH an der Oberfläche des Tiefbereichs 8 vom P-Typ ausgebildet ist, welcher nach der Diffusion im Source-Bereich 4 zurückbleibt, indem die seitliche Diffusion von dem Tiefbereich 8 vom P Typ und dem Source-Bereich 9 vom N+ Typ verwendet wird.
  • Jedoch ist bei einer solchen rlt)Sr.44/T-Einrichtlln.g vo*n vertikalen Typ nach dem Stand der Technik die Schwellenspannung Vth des FET durch die Verunreinigungskonzentration an der Verbindungsovrflache ( wo die Vrunreinigungskorlzentrat,ion am höchsten ist) mit dem Tiefbereich 8 vom P Typ bestimmt.
  • Wenn somit bei einer Diffusionskonzentration in dem Tiefbereich, welche zu der gleichen Schwellenspannung Vth führt, die Verunreinigungskonzentration erhöht wird, um den hohen Widerstand des Drain-Bereiches (die Epitaxial-Schicht) 2 und gegebenenfalls den Widerstand im eingeschalteten Zustand des FET zu verringern, nimmt die Kanallänge schnell ab, so daß die Sperrschicht bzw. die stromdrosselnde Schicht (mit unterbrochener Linienführung in der Figur dargestellt) von der Drain-Seite wachsen kann, den Source-Bereich 9 zu erreichen, selbst in dem Zustand, in dem die Gate-Spannung Null ist. Dies schafft einen Leckstrom wegen des Durchschlags, wie es durch den dicken Pfeil in der Fig. 1 dargestellt ist, was zu einem Problem führt, welches im allgemeinen als der Kurz(schluß)-Kanaleffekt bezeichnet wird.
  • Eine Zielsetzung der Erfindung besteht darin, eine MOSFET-Einrichtung vom vertikalen Typ zu schaffen, bei der sowohl der Widerstand im eingeschalteten Zustand als auch die Schwellenspannung niedere Werte aufweisen.
  • Eine weitere Zielsetzung der Erfindung besteht darin, eine MOSFET-Einrichtung vom vertikalen Typ zu schaffen, bei der der Kurz(schluß)-Kanaleffekt (short channel effect) nicht zur Wirkung kommt, ohne daß die Schwellenspannung geändert wird.
  • Eine weitere Zielsetzung der Erfindung besteht darin, eine MOSFET-Einrichtung vom vertikalen Typ zu schaffen, die ermöglicht, die Größe integrierter Schaltkreise klein zu halten, Diese und andere, Zielsetzungen der Erfindung werden dadurch erreicht, daß eine verbesserte MO3'FET-Einrichtung vom ver#ikalen Typ vorgesehen ist, bei der die Oberfläche des Tiefbereiches von der zweiten Leitfähigkeitsart, wie sich zwischen dem Halbleiterkörper von der ersten Leitfähigkeitsart, der als eine der Hauptelektroden (die Sourceelektrode oder die Drainelektrode) dient, und im Tiefbereich der ersten Leitfähigkeitsart, der als die andere der Hauptelektroden dient, in bezug auf die Körperoberfläche schräg ausgebildet ist, und wobei die Gate-Elektrode auf einer isolierenden Zwischenschicht längs der Oberfläche des Tiefbereiches der zweiten Leitfähigkeitsart angeordnet ist.
  • Diese und andere Zielsetzungen, Merkmale und Vorteile der Erfindung ergeben sich näher aus der folgenden Beschreibung einer bevorzugten Ausführungsform in Verbindung mit den Zeichnungen Die Erfindung wird im folgenden anhand eines Ausführungsbeispiels unter Bezugnahme auf die Zeichnungen näher erläutert. Es zeigt: Fig. 1 eine Schnittdarstellung, die den Kanalbereich einer MOSFET-Einrichtung vom vertikalen Typ nach dem Stand der Technik darstellt, Fig. 2 eine Schnittdarstellung, die den Kanalbereich bei einer Ausführugnsform einer MOSFET-Einrichtung vom vertikalen Typ nach der Erfindung darstellt, Fig.3 ein Verfahrensablauf, welcher ein Beispiel eines Herstellungsverfahrens für den Fall darstellt, daß die schräg verlaufende Ebene mit Kotoätztechniken hergestellt wird, und r-- 4 einer Ver#ahrensablauf, weicher ein Bei3pie' eines Herstellungsver,.hrens für den Fall darstellt, bei dem di schräg verlaufende Ebene mit LOCOS-Techniken hergestellt und der Kanal in selbstausrichtender Weise in bezug auf die schräg verlaufende Ebene gebildet wird.
  • Fig. 2 zeigt eine Ausführungsform einer MOSFET-Einrichtung vom vertikalen Typ nach der Erfindung. In der Figur sind die gleichen Elemente wie bei dem Beispiel nach dem Stand der Technik mit den gleichen Bezugszeichen bezeichnet und ihre Erläuterung unterbleibt somit.
  • Bei dieser MOSFET-Einrichtung vom vertikalen Typ gemäß Fig. 2 ist auf der Oberfläche des P-Tiefbereiches, welcher sich zwischen den N+ Tiefbereich 9, der als der Source-Bereich dient, und der Epitaxialschicht 2 vom N-Typ, die als der Drainbereich dient, eine schräg verlaufende Ebene 10 ausgebildet, die in bezug auf die Hauptoberfläche 4 des Körpers geneigt ist. Die Gate-Elektrodenschicht 6 ist über der schräg verlaufenden Ebene 10 angeordnet, wobei eine isolierende Zwischenschicht vorgesehen ist. Der Kanal ist hiermit CH bezeichnet.
  • Das Herstellungsverfahren für die MOSFET-Einrichtung vom vertikalen Typ, die in Fig. 2 dargestellt ist, wird nun unter Bezugnahme auf Fig. 3 erläutert.
  • Zunächst wird beim ersten Verfahrensschritt, der in Fig.3a dargestellt ist, ein Halbleiterkörper, welcher aus einer Epitaxialschicht 2 vom N-Typ, die auf ein Siliciumsubstrat 1 vom N+ Typ aufgewachsen ist, vorbereitet, und eine schräg verlaufende Ebene 10 wird durch Atzen einer Hauptoberfläche 4 des Halbleiterkörpers 3 auf ungefähr 3 um gebildet.
  • rdcn werden bei der, In Fig. 3b gezeigten, zweiten Verfahrensscnrttt eine oxidierte Gate-Schicht 5 und eine Gate-#lektro-Ge 6 aus polykristallinem Silicium schichtförmig aufeinanker auf der Hauptoberfläche des Körpers 3 gebildet. Anschließend werden beim dritten, in Fig. 3c gezeigten Verfahrensschritt, die isolierende Schicht 5 und die Gate-Elektrodenschicht 6 durch Atzen mit Ausnahme des vorbestimmten Bereiches entfernt, Dann wird beim vierten, in Fig. 3 d gezeigten Verfahrensschritt ein P Tiefbereich 8 durch Diffusion bis zu einer Tiefe von ungefähr 4 um gebildet, wobei die Gate-Elektrodenschicht 6 aus polykristallinem Silicium als Maske dient.
  • Darauffolgend wird bei dem fünften, in Fig. 3e gezeigten Verfahrensschritt ein P Tiefbereich 11 für die Elektrode durch Diffusion in der Mitte des P Tiefbereiches 8 mit einer vorgegebenen Fotoresistmaske gebildet.
  • Bei dem sechsten, in Fig. 3f gezeigten Verfahrensschritt wird ein N+ Tiefbereich 9, welcher als der Source-Bereich dient, durch doppelte Diffusion gebildet, wobei die Gate-Elektrodenschicht 6 als Maske dient.
  • Daraufhin wird bei dem siebten, in Fig. 3g gezeigten Verfahrensschritt eine isolierende Zwischenschicht 12 aus Phosphorglas durch chemische Dampfabscheidung im Vakuum oder ein ähnliches Verfahren auf der Oberfläche des Körpers 3 gebildet und eine Kontaktöffnung 13 wird dann erzeugt.
  • Schließl:.ch wird bei dem achten, in Fig. 3 h gezeigten Verfahrensschritt eine Elektronenschicht aus Aluminium durch Vakuumaufdampfen oder Vakuumaufstäuben auf der derart gebildeten Körperoberfläche gebildet.
  • Bei einer gemäß den vorhergehe-.den Verfahrensschritten hergestellten MOSFET-Einrichtung vom vertikalen Typ ist das Ausmaß der seitlichen Diffusion von Verunr#inigungen bei der gleichen Oberflächeclkonzentration rnr ür den Fall, bei dem eine Ausbrei#ung schräg nach unten verläuft, als bei dem Fall, bei dem eine horizontale Ausbreitung erfolgt. Deshalb ist bei der Konzentration für den Tiefbereich, welche zu dem gleichen Wert von Vth führt, die Ausdehnung des Tiefbereiches größer in dem Fall einer schrägen Diffusion als bei einer horizontalen Diffusion Somit wird es bei einer horizontalen, doppelten Diffusion möglich, selbst bei einer Drain-Schicht mit einer großen Verunreinigungskonzentration, bei der der tatsächliche Kanal bei einer Gate-Spannung von Null Volt nur soweit wachsen kann, bis die Drain-Verarmungsschicht bzw.
  • stromdrosselnde Schicht den Sourcebereich erreicht, die effektive Kanallänge ohne Vth zu vergrößern, so daß das Auftreten des sogenannten Kurz(schluß)-Kanaleffektes verhindert werden kann.
  • Fig. 4 zeigt ein anderes Beispiel eines Herstellungsverfahrens einer MOSFET-Einrichtung vom vertikalen Typ nach der Erfindung.
  • Bei dieser Ausführungsform der Einrichtung wird eine dicke Oxidschicht durch teilweise Oxidierungstechniken (LOCOS) gebildet und der Bereich, der als Vogelschnabel bezeichnet wird, wird als die schräg verlaufende Ebene verwendet.
  • Gleichzeitig wird eine doppelte Diffusion für einen Tiefbereich und einem Source-Bereich in selbstausrichtender Weise durchgeführt, wobei die Oxidschicht als die Maske dient, so daß die Kanalbildung ohne eine Lageverschiebung relativ zu der schräg verlaufenden Ebene erreicht werden kann.
  • Zunächst wird einem ersten, in Fig 4a gezeigten Verfahrensschritt ein Halbleiterkörper 3 vorbereitet, der eine Epitaxialschicht 2 vom N Typ umfaßt, die oben auf ein N Siliciumoubstrat 1 aufgewtachsen ist. Auf der oberen Oberfläche des Körpers wird eine dünne Si02-Schicht gebildet, die in der Fig. nicht dargestellt ist und den diffundierten Bereichen des Tiefbereiches und des Sourcebereiches entspricht, und eine Si3N4#Schicht 20 wird ferner oben auf der Körperoberfläche durch chemisches Niederschlagen im Vakuum oder eine ähnliche Technik gebildet.
  • Dann wird bei dem zweiten, in Fig. 4b gezeigten Verfahrensschritt die Oberfläche des Halbleiterkörpers 3 bis zu einer Dicke von ungefähr 2 pm oxidiert, wodurch eine dicke Schicht 21 aus SiO2 über den Bereichen gebildet wird, die nicht von der Si3N4-Schicht 20 überdeckt sind. Am Umfang bzw. dem Rand der dicken Schicht 21 aus SiO2 ist eine schräg verlaufende Ebene 29 gebildet, die als Vogelschnabel bezeichnet wird.
  • Bei dem folgenden, dritten, in Fig. Ltc gezeigten Verfahrensschritt wird die Si3N4-Schicht 20 entfernt und ein P Tiefbereich 22 wird durch Diffusion von Dotierstoffen vom P-Typ mit einer Dicke von ungefähr 4 um mittels Ionenimplantation oder ähnlichem gebildet, wobei die dicke Schicht 21 aus SiO2 als Maske dient.
  • Dann wird bei dem vierten, in Fig. 4d gezeigten Verfahrensschritt ein Bereich 23, in den Dotierstoffe vom P+ Typ mit hoher Konzentration diffundiert worden sind, gebildet,.
  • um einen Kontakt in dem P Tief bereich 22 zu schaffen.
  • Anschließend wird bei dem fünften, in Fig. 4e gezeigten Verfahrensschritt ein N+ Tiefbereich 22, welcher als der Source-Bereich dient, durch Diffusion von Dotierstoffen vom N Typ mit einer Tiefe von ungefähr 0,5 um gebildet, wobei die dicke SiO2-Schicht 21 als Maske dient.
  • Daraufhin wird bei dem sechsten, in Fig. 4f gezeigten Verfahrensschritt die SiO2-Schicht 21 vollkommen abgeätzt und eine SiO2-Schicht 24, die als die Oxid-Gateschicht dient, und eine Schicht 25 aus polykristallinem Silicium, die als Gate-Elektrode dient, aufeinanderfolgend durch thermische Oxidation, chemisches Niederschlagen im Vakuum oder ähnlichem gebildet.
  • Dann wird bei dem siebten, in Fig. 4g gezeigten Verfahrensschritt, nachdem jene Bereiche entfernt worden sind, die von der SiO2 - Schicht 24 und der Schicht 25 aus polykristallinem Silicium wegzuätzen sind, eine PSG-Schicht 26, die als isolierende Zwischenschicht dient, durch chemisches Niederschlagen im Vakuum auf der gesamten Oberfläche gebildet, und dann wird eine Kontaktöffnung 27 geöffnet.
  • Schließlich wird bei dem achten, in Fig. 4h gezeigten Verfahrensschritt eine Aluminiumschicht 28, die als die Source-Elektrode dient, durch Aufstäuben auf den gesamten Körper 3 gebildet.
  • Bei der mit den vorhergehend beschriebenen Verfahrensschritten hergestellten MOSFET-Einrichtung vom vertikalen Typ werden, da der Tiefbereich und der Source-Bereich durch Diffusion gebildet werden, wobei die dicke Oxidschicht zur Maskierung dient, die der Erzeugung der schräg verlaufenden Ebene mittels Locos-Techniken folgt, die schräg verlaufende Ebene und der Kanal in selbstausrichtender Weise gebildet, wodurch es möglich ist, integrierte Schaltkreise oder Chips kleiner Größe zu erhalten.
  • Zusammenfa3send ergibt sich, daß es bei der vertikalen MOSFET-Einrichtung nach der Erfindung möglich ist, den Kurz(schluß)-Kanaleffekt zu unterdrücken und somit eine MOSFET-Einrichtung vom vertikalen Typ zu erhalten, die einen kleinen Widerstand im eingeschalteten Zustand und eine geringe Schwellenspannung aufweist, ohne die Schwellenspannung der MOSFET-Einrichtung vom vertikalen Typ zu verändern, was durch die Dotierstoffkonzentration bzw. Verunreinigungskonzentration an der Verbindungsoberfläche des Tiefbereiches und des Source-Bereiches bestimmt wird.
  • Verschiedene Abänderungen sind für den Durchschnittsfachmann aufgrund der Lehre der vorliegenden Offenbarung möglich, ohne von der Grundidee der Erfindung abzuweichen.

Claims (6)

  1. Vertikale MOSFET-Einrichtung Patentansprüche MOSFET-Einrichtung vom vertikalen Typ, g e k e n n -z e i c h n e t durch ein Halbleitersubstrat (3), einen Tiefbereich (9) von einer ersten Leitfähigkeitsart, einen Tiefbereich (8) von einer zweiten Leitfähigkeitsart, der auf der Oberfläche des Halbleitersubstrats (3) vorgesehen ist, wobei die Oberfläche des. Tiefbereiches (8), die sich zwischen dem Halbleitersubstrat (3) und dem Tiefbereich (9) von der ersten Leitfähigkeitsart befindet, in bezug auf die Oberfläche des Halbleitersubstrats (3) schräg verläuft, und der Tiefbereich (9) von der ersten Leitfähigkeitsart in dem Tiefbereich (8) der zweiten Leitfähigkeitsart angeordnet ist, und durch eine Gate-Elektrode (6), die so angeordnet ist, daß sie das Halbleiter- Substrat (3) von der ersten Leit#äffigkeitsart und den Tiefbereich (9) von der ersten Leitfähigkeitsart übergreift.
  2. 2. MOSFET-Einrichtung nach Anspruch 1, dadurch g e -k e n n z e i c h n e t , daß die Gate-Elektrode (6) längs der schräg verlaufenden Ebene auf einer isolierenden Zwischenschicht (5) angeordnet ist.
  3. 3. MOSFET-Einrichtung nach Anspruch 1, dadurch g e -k e n n z e i c h n e t , daß das Halbleitersubstrat (3) als Drain-Bereich dient.
  4. 4. MOSFET-Einrichtung nach Anspruch 1, dadurch g e -k e n n z e i c h n e t , daß der Tiefbereich (9) als Soruce-Bereich dient.
  5. 5. MOSFET-Einrichtung nach Anspruch 1, dadurch g e -k e n n z e i c h n e t , daß die Oberfläche des Tiefbereiches (8) zwischen dem Halbleitersubstrat (3) und dem genannten Tiefbereich in Bezug auf die Oberfläche des Halbleitersubstrats (3) geradlinig schräg verläuft.
  6. 6. Verfahren zur Herstellung einer MOSFET-Einrichtung vom vertikalen Typ, g e k e n n z e i c h n e t durch: einen Schritt zum Bilden einer schräg verlaufenden Ebene (10) durch Atzen einer Hauptoberfläche des Halbleitersubstrats (3) von einer ersten Leitfähigkeitsart, einen Schritt zum Bilden einer isolierenden Schicht (5) und einer Gate-Elektrodenschicht (6) aus polykristallinem Silicium, indem diese aufeinanderfolgend auf eine Hauptoberfläche des Halbleitersubstrats (3) aufgebracht werden, einen Schritt zum Entfernen der isolierenden Schicht (5) und der Gate-Elektrodenschicht (6) durch Atzen mit Ausnahme der Bereiche die benötigt werden, und ein#n Schritt zum Bilden eines Tiefbereiches (9) von einer ersten Leitfähigkeitsart, in den doppelt diffundiert wird, wobei die Gate-Elektrodenschicht (6) als Maske verwendet wird
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0510966A2 (de) * 1991-04-23 1992-10-28 Mitsubishi Denki Kabushiki Kaisha MOS-Halbleiteranordnung und Verfahren zu ihrer herstellung
EP0523223A1 (de) * 1991-01-31 1993-01-20 SILICONIX Incorporated Leistung-metalloxydhalbleiter-feldeffekttransistor
EP0550770A1 (de) * 1991-07-26 1993-07-14 Nippondenso Co., Ltd. Verfahren zur herszellung vertikaler mosfet
US5470770A (en) * 1994-03-31 1995-11-28 Nippondenso Co., Ltd. Manufacturing method of semiconductor device
FR2739493A1 (fr) * 1995-09-29 1997-04-04 Nippon Denso Co Mosfet de puissance et son procede de fabrication
US6015737A (en) * 1991-07-26 2000-01-18 Denso Corporation Production method of a vertical type MOSFET
US6107661A (en) * 1995-09-29 2000-08-22 Nippondenso Co., Ltd. Semiconductor device and method of manufacturing same
US6603173B1 (en) 1991-07-26 2003-08-05 Denso Corporation Vertical type MOSFET

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5072266A (en) 1988-12-27 1991-12-10 Siliconix Incorporated Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry
JPH0831606B2 (ja) * 1989-11-17 1996-03-27 株式会社東芝 大電力用半導体装置
JP3528420B2 (ja) * 1996-04-26 2004-05-17 株式会社デンソー 半導体装置およびその製造方法
US6429481B1 (en) 1997-11-14 2002-08-06 Fairchild Semiconductor Corporation Field effect transistor and method of its manufacture
JP3514178B2 (ja) 1998-09-16 2004-03-31 株式会社デンソー 半導体装置の製造方法
US6781195B2 (en) * 2001-01-23 2004-08-24 Semiconductor Components Industries, L.L.C. Semiconductor bidirectional switching device and method

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0523223A4 (en) * 1991-01-31 1993-09-22 Siliconix Incorporated Power metal-oxide-semiconductor field effect transistor
EP0523223A1 (de) * 1991-01-31 1993-01-20 SILICONIX Incorporated Leistung-metalloxydhalbleiter-feldeffekttransistor
US5428229A (en) * 1991-04-23 1995-06-27 Mitsubishi Denki Kabushiki Kaisha Pressure contact type MOS semiconductor device and fabrication method of the same
EP0510966A3 (en) * 1991-04-23 1993-07-21 Mitsubishi Denki Kabushiki Kaisha Mos semiconductor device and fabrication method of the same
EP0510966A2 (de) * 1991-04-23 1992-10-28 Mitsubishi Denki Kabushiki Kaisha MOS-Halbleiteranordnung und Verfahren zu ihrer herstellung
EP0550770A4 (en) * 1991-07-26 1993-08-25 Nippondenso Co., Ltd. Method of producing vertical mosfet
EP0550770A1 (de) * 1991-07-26 1993-07-14 Nippondenso Co., Ltd. Verfahren zur herszellung vertikaler mosfet
US5460985A (en) * 1991-07-26 1995-10-24 Ipics Corporation Production method of a verticle type MOSFET
US6015737A (en) * 1991-07-26 2000-01-18 Denso Corporation Production method of a vertical type MOSFET
US6603173B1 (en) 1991-07-26 2003-08-05 Denso Corporation Vertical type MOSFET
US5470770A (en) * 1994-03-31 1995-11-28 Nippondenso Co., Ltd. Manufacturing method of semiconductor device
FR2739493A1 (fr) * 1995-09-29 1997-04-04 Nippon Denso Co Mosfet de puissance et son procede de fabrication
US6107661A (en) * 1995-09-29 2000-08-22 Nippondenso Co., Ltd. Semiconductor device and method of manufacturing same

Also Published As

Publication number Publication date
JPS6028271A (ja) 1985-02-13

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