DE4219319A1 - Mos-fet und herstellungsverfahren dafuer - Google Patents

Mos-fet und herstellungsverfahren dafuer

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Description

Die Erfindung betrifft einen MOS-FET (Feldeffekttransistor mit Metall-Oxid-Halbleiteraufbau), insbesondere einen Metall- Oxid-Halbleiter mit einer schwachdotierten Drainstruktur, so­ wie ein Herstellungsverfahren dafür.
Es ist auf diesem Gebiet der Technik wohlbekannt, daß ein solcher MOS-FET mit einer schwachdotierten Drainstruktur dazu ausgelegt ist, die folgenden Effekte zu nutzen: Wenn an eine Steuerelektrode eine gegebene Spannung angelegt wird, wird zwischen einem Sourcebereich und einem Drainbereich ein Ka­ nalbereich definiert, so daß Elektronen von dem Sourcebereich entlang dem Kanalbereich zum Drainbereich wandern.
Ein ganz typisches Verfahren zur Herstellung eines solchen MOS-FET mit einer schwachdotierten Drainstruktur wird nach­ stehend in Verbindung mit den Fig. 1A-1C beschrieben.
Die Fig. 1A-1C sind Querschnitte, die ein Verfahren zur Her­ stellung eines MOS-FET mit einer konventionellen schwachdo­ tierten Drainstruktur veranschaulichen. Nach Fig. 1A läßt man über der Gesamtoberfläche eines p-Siliciumsubstrats 21 eine Gateoxidschicht 22 aufwachsen.
Implantieren von p-Kanalionen wird an Bereichen einschließ­ lich eines Kanalbereichs durchgeführt, um so eine Schwellen­ spannung einzustellen und insbesondere eine Schwellenspannung eines Durchgriffs zu unterdrücken, der eventuell zusammen mit einem Kurzkanal auftritt.
Auf der Gateoxidschicht 22 wird eine polysiliciumschicht ge­ bildet, wie Fig. 1B zeigt. Durch Strukturieren der polysili­ ciumschicht wird ein Gate 23 gebildet. Für die schwachdotier­ te Drainstruktur werden dann schwachkonzentrierte n-leitende (n⁻)-Source- und -Drainbereiche 24 und 24a gebildet, und zwar unter Anwendung eines Verfahrens der Implantation von schwachkonzentrierten n-leitenden Ionen und Nutzung des Gates 23 als Maske.
Danach wird eine Oxidschicht durch chemisches Bedampfen (CVD- Verfahren) gemäß Fig. 1C gebildet. Die Oxidschicht wird dann hinterätzt unter Bildung von Seitenwand-Oxidschichten 25 und 25a an gegenüberliegenden Seitenwänden des Gates 23.
Hochkonzentrierte n-leitende (n⁺)-Source- und -Drainbereiche 26 und 26a werden dann durch Implantieren von hochkonzen­ trierten n-leitenden Ionen gebildet, wobei das Gate 23 und die Gateseitenwand-Oxidschichten 25 und 25a als Maske dienen. Dadurch wird der MOS-FET mit der oben genannten schwachdo­ tierten Drainstruktur erhalten.
Die Charakteristik des MOS-FET mit der schwachdotierten Drainstruktur gemäß den Fig. 1A-1C besteht darin, daß in die gesamte Oberfläche eines aktiven Bereichs des p-Silicium­ substrats 1 implantierte p-leitende (p⁻)-Ionen niedriger Konzentration dazu dienen, eine Schwellenspannung einzu­ stellen und das Auftreten eines Volumen-Durchgriffs zu ver­ hindern.
Fig. 2 zeigt einen weiteren MOS-FET mit einer konventionellen schwachdotierten Drainstruktur. Die Struktur ist die gleiche wie in den Fig. 1A-1C mit Ausnahme eines niedrigkonzentrier­ ten p-Bereichs 27. Daher wird das Verfahren zur Herstellung dieser Struktur nicht beschrieben.
In der Struktur von Fig. 2 dient dieser niedrigkonzentrierte p-Bereich 27 dazu, das Auftreten eines Volumen-Durchgriffs zu verhindern.
Fig. 3 zeigt einen weiteren MOS-FET mit einer konventionellen schwachdotierten Drainstruktur. Die Struktur ist dabei die gleiche wie in den Fig. 1A-1C mit der Ausnahme, daß an einem Teil eines Substratvolumens unter einem Gate ein schwachkon­ zentrierter p-Bereich 28 gebildet ist; daher wird das Ver­ fahren zur Herstellung dieser Struktur nicht beschrieben.
Bei der Struktur von Fig. 3 hat dieser schwachkonzentrierte p-Bereich 28 die Funktion, die Schwellenspannung zu steuern und das Auftreten eines Volumen-Durchgriffs zu vermeiden. Diese Technik wird in der koreanischen Patentanmeldung 91-7882 vorgeschlagen.
Bei dem oben beschriebenen Stand der Technik treten jedoch die folgenden Probleme auf:
Erstens ist im Fall der Struktur von Fig. 1 der schwachkon­ zentrierte p-Bereich durch den gesamten aktiven Bereich vor­ handen, wodurch die Sperrschichtkapazität stark ansteigt. Da die Potentialschwelle am Kanalbereich insgesamt sehr hoch ist, wird die Beweglichkeit von Elektronen vom Source- zum Drain-Bereich stark verringert.
Zweitens ist im Fall der Struktur von Fig. 2 die Sperr­ schichtkapazität ebenfalls sehr hoch, weil der gesamte schwachkonzentrierte p-Bereich mit den schwach- und hoch­ konzentrierten n-leitenden Source/Drain-Bereichen verbunden ist. Da der Kanalbereich den schwachkonzentrierten p-Bereich nicht aufweist, ist es schwierig, das Auftreten eines Volumen-Durchgriffs in diesem Bereich zu vermeiden.
Da drittens im Fall der Struktur von Fig. 3 der schwachkon­ zentrierte p-Bereich im Mittelteil des Kanalbereichs liegt und von der Oberfläche des p-Siliciumsubstrats in Richtung zum Volumen verläuft, ist die Potentialschwelle in diesem Bereich sehr hoch. Infolgedessen wird die Beweglichkeit der Elektronen herabgesetzt.
Allgemein bedeutet das Durchgriff-Phänomen eine Verbindung zwischen Source- und Drainbereichen ohne irgendeinen Kanal­ bereich, wenn an diese Bereiche eine bestimmte Spannung an­ gelegt wird. Ein solcher Durchgriff umfaßt einen Oberflächen- Durchgriff und einen Volumen-Durchgriff. Andererseits be­ deutet die Schwellenspannung den kritischen Wert einer Gate- Spannung, der das Fließen eines Stroms zwischen Source- und Drainbereichen zuläßt. Der Pegel der Schwellenspannung wird durch Implantieren von schwachkonzentrierten p-Ionen (also eine Kanal-Ionenimplantation) bestimmt. In diesem Fall wird eine solche Kanal-Ionenimplantation durchgeführt, um die Schwellenspannung so einzustellen, um das Auftreten eines Durchgriffs zu vermeiden.
Aufgabe der Erfindung ist daher die Bereitstellung eines MOS-FET mit einer schwachdotierten Drainstruktur, wobei das Auftreten eines Durchgriffs am Volumenteil eines Substrats vermieden wird. Dabei soll der MOS-FET mit schwachdotierter Drainstruktur in der Lage sein, die Sperrschichtkapazität zu verringern. Ferner soll es bei diesem MOS-FET möglich sein, die Beweglichkeit von Elektronen in einem Kanalbereich zu verbessern; außerdem wird ein Verfahren zur Herstellung eines solchen MOS-FET angegeben.
Gemäß einem Aspekt der Erfindung wird ein MOS-FET angegeben, der folgendes aufweist: ein Halbleitersubstrat eines ersten Leitfähigkeitstyps; ein auf dem Substrat angeordnetes Gate; einen Kanalbereich des ersten Leitfähigkeitstyps, der unter einem Oberflächenbereich des Substrats liegt, der einem unter dem Gate definierten Bereich entspricht; niedrig- und hoch­ konzentrierte Sourcebereiche eines zweiten Leitfähigkeits­ typs, die unter einem Oberflächenteil des Substrats, der einer von gegenüberliegenden Seiten des Kanalbereichs ent­ spricht, liegen; niedrig- und hochkonzentrierte Drainbereiche des zweiten Leitfähigkeitstyps, die unter einem Oberflächen­ teil des Substrats, der der anderen der gegenüberliegenden Seiten des Kanalbereichs entspricht, liegen; ein Paar von ersten Störstellenbereichen vom ersten Leitfähigkeitstyp, die so positioniert sind, daß sie den niedrigkonzentrierten Sourcebereich vom zweiten Leitfähigkeitstyp bzw. den niedrig­ konzentrierten Drainbereich vom zweiten Leitfähigkeitstyp um­ geben; und einen zweiten Störstellenbereich vom ersten Leit­ fähigkeitstyp, der an einem Teil eines Volumens im Substrat positioniert ist, der von der Substratoberfläche einen vor­ bestimmten Abstand aufweist, wobei das Volumen dem Kanalbe­ reich entspricht.
Gemäß einem weiteren Aspekt sieht die Erfindung ein Verfahren zur Herstellung eines MOS-FET vor, das folgende Schritte auf­ weist: Markieren eines aktiven Bereichs und eines Feldbe­ reichs in einem Substrat eines ersten Leitfähigkeitstyps; Bilden einer ersten Isolationsschicht und einer zweiten Iso­ lationsschicht in dieser Reihenfolge auf den gesamten Be­ reichen des Substrats; Strukturieren der in dem aktiven Bereich angeordneten zweiten Isolationsschicht, um einen Teil der zweiten Isolationsschicht, der einer Gatezone entspricht, zu entfernen und dadurch einen Teil der ersten Isolations­ schicht durch den entfernten Teil der zweiten Isolations­ schicht freizulegen, Strukturieren des freigelegten Teils der ersten Isolationsschicht, um ihren Teil mit einer Breite, die geringer als die Breite der Gatezone ist, zu entfernen und dadurch einen Teil der ersten Isolationsschicht mit einer vorbestimmten Breite von der zweiten Isolationsschicht un­ überdeckt zu lassen; Implantieren einer Kanalstörstelle vom ersten Leitfähigkeitstyp mit einer vorbestimmten Konzentra­ tionen in Bereichen, die unter Oberflächenteilen des Sub­ strats liegen, die gegenüberliegenden Rändern der Gatezone entsprechen, und eines Volumens im Substrat, das einem zen­ tralen Teil eines Kanalbereichs entspricht, unter Nutzung der unter der Gatezone befindlichen verbliebenen zweiten Isola­ tionsschicht als Maske; Bilden eines Paars von ersten Stör­ stellenbereichen an den Bereichen, die unter den Substrat­ oberflächenteilen liegen, die gegenüberliegenden Rändern der Gatezone entsprechen, und eines zweiten Störstellenbereichs an dem Substratvolumen, das dem zentralen Teil des Kanal­ bereichs entspricht; Entfernen eines Teils der an den gegen­ überliegenden Rändern der Gatezone verbliebenen ersten Iso­ lationsschicht; Bilden eines Gates an einem Bereich, der zu konkaver Gestalt geformt ist und durch das Entfernen der ersten und der zweiten Isolationsschicht gebildet ist; Ent­ fernen aller Teile der ersten und der zweiten Isolations­ schicht, die über die Gatezone hinaus verblieben sind; Im­ plantieren einer Störstelle niedriger Konzentration eines zweiten Leitfähigkeitstyps unter Nutzung des Gates als Maske, um niedrigkonzentrierte Source- und Drainbereiche in dem Substrat zu bilden; Bilden von Seitenwand-Isolationsschichten an gegenüberliegenden Seitenflächen des Gates; und Implan­ tieren einer hochkonzentrierten Störstelle eines zweiten Leitfähigkeitstyps unter Nutzung des Gates und der Seiten­ wand-Isolationsschichten als Maske, um hochkonzentrierte Source- und Drainbereiche in dem Substrat zu bilden.
Die Erfindung wird nachstehend auch hinsichtlich weiterer Merkmale und Vorteile anhand der Beschreibung von Ausfüh­ rungsbeispielen und unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Die Zeichnungen zeigen in:
Fig 1A bis 1C Querschnitte, die ein bekanntes Verfahren zur Her­ stellung eines MOS-FET zeigen;
Fig. 2 einen Querschnitt eines weiteren konventionellen MOS-FET;
Fig. 3 einen Querschnitt eines anderen konventionellen MOS-FET;
Fig 4A bis 4M Querschnitte, die das Verfahren nach der Erfindung zur Herstellung eines MOS-FET veranschaulichen;
Fig. 5 ein Störstellenprofil in einem Kanalbereich in dem Schritt des Implantierens von schwachkonzentrier­ ten p-leitenden Störstellenionen gemäß Fig. 4F;
Fig. 6A Störstellenprofile von n- und p-leitenden Stör­ stellenionen unter der Linie a-a′ in Fig. 4M;
Fig. 6B Störstellenprofile von n- und p-leitenden Stör­ stellenionen unter der Linie c-c′ in Fig. 1C;
Fig. 7A Störstellenprofile von n- und p-leitenden Stör­ stellenionen entlang der Linie a-a′ in Fig. 4M;
Fig. 7B Störstellenprofile von n- und p-leitenden Stör­ stellenionen entlang der Linie c-c′ in Fig. 1C;
Fig. 8A ein Störstellenprofil von p-leitenden Stör­ stellenionen entlang der Linie b-b′ in Fig. 4M;
Fig. 8B ein Störstellenprofil von p-leitenden Stör­ stellenionen entlang der Linie d-d′ in Fig. 1C;
Fig. 9A einen Potentialverlauf entlang der Linie a-a′ in Fig. 4M;
Fig. 9B einen Potentialverlauf entlang der Linie c-c, in Fig. 1C;
Fig. 10A ein Diagramm, das die Elektronenbeweglichkeit im Fall der Struktur von Fig. 4M zeigt; und
Fig. 10B ein Diagramm, das die Elektronenbeweglichkeit im Fall der Struktur von Fig. lC zeigt.
Die Fig. 4A-4M zeigen das Verfahren zur Herstellung eines MOS-FET mit schwachdotierter Drainstruktur.
Bei diesem Verfahren wird zuerst auf einem p-Siliciumsubstrat 1 eine Feldoxidschicht 2 gebildet, um einen Feldbereich und einen aktiven Bereich zu markieren, wie Fig. 4A zeigt. Auf der Feldoxidschicht 2 wird dann eine Kontaktflächen-Oxid­ schicht 3 gebildet. Auf der gesamten freiliegenden Oberfläche werden eine Nitridschicht 4 und eine Oxidschicht 5 in dieser Reihenfolge gebildet, wie Fig. 4B zeigt. Danach wird eine Fotoresistschicht 6 gebildet, um eine Gatezone auf der gesamten freiliegenden Oberfläche zu markieren. In diesem Fall sollte die Kontaktflächen-Oxidschicht, d. h. die erste Oxidschicht 3, die Nitridschicht 4 und die zweite Oxidschicht 5, jeweils voneinander verschiedene Ätz-Selektivität haben.
Wie Fig. 4C zeigt, wird dann die zweite Oxidschicht 5 einem Ätzschritt unterworfen, wobei die Fotoresistschicht 6 als Maske dient, um ihren an der Gatezone liegenden Bereich zu entfernen.
Nach dem Entfernen der Fotoresistschicht 6 wird auf der ge­ samten freiliegenden Oberfläche eine Polysiliciumschicht 7 vorbestimmter Dicke durch Bedampfen im Vakuum aufgebracht, wie Fig. 4D zeigt. In diesem Fall sollte die Polysilicium­ schicht 7 eine Ätz-Selektivität haben, die von derjenigen der Nitridschicht 4 und der zweiten Oxidschicht 5 verschieden ist. Diese Polysiliciumschicht 7 zur Bildung von Seitenwänden kann durch eine Halbleiterschicht oder Isolationsschicht mit einer anderen Ätz-Selektivität ersetzt sein.
Nach Fig. 4E wird die Polysiliciumschicht 7 einem anisotropen Trockenätzschritt unterzogen unter Anwendung eines reaktiven Ionenätzverfahrens, so daß Seitenwand-Polysiliciumschichten 8 an beiden Seitenflächen der Gatezone gebildet werden. Unter Verwendung der restlichen zweiten Oxidschicht 5 und der Sei­ tenwand-Polysiliciumschichten 8 als Maske wird die Nitrid­ schicht 4 durch Trockenätzen entfernt, und zwar in einer Breite, die geringer als diejenige der Gatezone ist, wie Fig. 4F zeigt. Anschließend werden die Seitenwand-Polysilicium­ schichten 8 entfernt. Zu diesem Zeitpunkt hat die Nitrid­ schicht 4 freiliegende Teile, die an gegenüberliegenden Rän­ dern des Gates liegen und nicht mit der zweiten 0xidschicht 5 bedeckt sind.
Danach werden schwachkonzentrierte p-leitende (p⁻)-Störstel­ lenionen in das p-leitende Siliciumsubstrat 1 unter Anwendung einer vorbestimmten Energie implantiert. Beim Implantieren wird die restliche zweite Oxidschicht 5 als Maske genützt. Die schwachkonzentrierten p-leitenden Störstellenionen durch­ setzen die Nitridschicht 4 und die erste Oxidschicht 3 und werden dann in entsprechenden Zonen implantiert, die unter Oberflächenteilen des p-Siliciumsubstrats 1 liegen, die gegenüberliegenden Rändern der Gatezone entsprechen. Die schwachkonzentrierten p-leitenden Störstellenionen werden ferner in ein Volumen im p-leitenden Siliciumsubstrat 1 im­ plantiert. Das Volumen entspricht dem Kanalbereich. Die schwachkonzentrierten p-leitenden Störstellenionen-Zonen, die unter gegenüberliegenden Rändern der Gatezone liegen, haben geringere Tiefe und geringere Konzentration als die Volumen­ zone, d. h. der Kanalbereich, da in die erstgenannten Zonen implantierte Störstellenionen durch Teile der Nitridschicht 9 und der ersten Oxidschicht 3 gehen.
Anschließend erfolgt ein Ausheizen, um ein Diffundieren der implantierten schwachkonzentrierten p-leitenden Störstellen­ ionen zu erreichen, so daß zwei erste p-leitende Störstellen­ zonen 10 und 10a und eine zweite p-leitende Störstellenzone 11 gebildet werden, die den vorgenannten drei Störstellen­ ionen-Implantationszonen gemäß Fig. 4G entsprechen.
Dann wird auf dem p-Siliciumsubstrat 1 innerhalb der Gatezone durch Bedampfen im Vakuum eine Gateoxidschicht 12 abgeschie­ den, wie Fig. 4H zeigt. Auf der Gateoxidschicht 12 werden ein Polysilicium-Gate 13 und eine Gateabdeckoxidschicht 14 ge­ bildet, wie Fig. 4I zeigt. Dann werden die erste Oxidschicht 3, die Nitridschicht 4 und die zweite Oxidschicht 5, die über die Gatezone hinaus verblieben sind, entfernt, wie Fig. 4I zeigt. Unter Verwendung der Gateabdeckoxidschicht 14 als Mas­ ke werden in das p-Siliciumsubstrat 1 schwachkonzentrierte n- leitende (n⁻)-Störstellenionen implantiert, wodurch schwach­ konzentrierte Source- und Drainbereiche 15 und 15a an gegen­ überliegenden Seiten der Maske gebildet werden. In diesem Fall sind die schwachkonzentrierten Source- und Drainbereiche 15 und 15a von den ersten p-leitenden Störstellenzonen 10 bzw. 10a umgeben.
Auf der gesamten freiliegnden Oberfläche wird dann durch Bedampfen im Vakuum eine dritte Oxidschicht 16 abgeschieden, wie Fig. 4J zeigt. Die dritte Oxidschicht 16 wird durch reaktives Ionenätzen einem anisotropen Trockenätzschritt unterworfen, so daß Gateseitenwand-Oxidschichten 16a an entgegengesetzten Seiten der Gatezone gebildet werden, wie Fig. 4K zeigt. Diese dritten Oxidschichten 16 können durch andere Isolationsschichten oder Halbleiterschichten ersetzt sein.
Unter Verwendung der Gateabdeckoxidschicht 14 und der Gate­ seitenwand-Oxidschichten 16a als Maske werden dann in das p- Siliciumsubstrat 1 hochkonzentrierte n-leitende (n⁺)-Stör­ stellenionen implantiert unter Bildung von hochkonzentrierten n-Source- und -Drainbereichen 17 und 17a an entgegengesetzten Seiten der Maske, wie Fig. 4L zeigt.
Dann wird auf der gesamten freiliegenden Oberfläche eine vierte Oxidschicht 18 gebildet und dann trockengeätzt, so daß an entsprechenden Oberflächen von hochkonzentrierten n- Source- und -Drainbereichen 17 und 17a vergrabene Kontakte gebildet werden. Da auf den vergrabenen Kontakten ein Metall abgeschieden wird, werden eine Source-Elektrode 19 und eine Drain-Elektrode 19a gebildet. Zusätzlich zu einem solchen Metall kann das Material dieser Elektroden 19 und 19a Poly­ silicium aufweisen, das mit Störstellenionen einer bestimmten Leitfähigkeit dotiert ist.
Fig. 5 ist ein Störstellenprofil in Zonen K1 und K1 bei dem Schritt des Implantierens von schwachkonzentrierten p-lei­ tenden Störstellenionen gemäß Fig. 4F. Aus Fig. 5 ist er­ sichtlich, daß die Zonen K1 an ihren Teilen nahe den Source- und Drainbereichen Spitzenwerte der Störstellenkonzentration haben. Andererseits hat der Bereich K2 einen Spitzenwert der Störstellenkonzentration in seinem zentralen Teil.
Wie aus Fig. 5 hervorgeht, haben also die Bereiche K1 Stör­ stellenkonzentrationen, die allmählichin ihrem Verlauf zu Source- bzw. Drainbereichen auf Spitzenwerte ansteigen. Ein solcher Anstieg der Störstellenkonzentration ermöglicht es, das Auftreten von Durchgriff-Erscheinungen in den Bereichen K1 zu vermeiden und die Schwellenspannung einzustellen. Das Auftreten eines Volumen-Durchgriffs im Bereich K2 wird eben­ falls dadurch vermieden, daß die Störstellenkonzentration in dem Bereich K2 ihren Spitzenwert im zentralen Teil hat, also in dem Teil, der dem zentralen Teil des Kanalbereichs ent­ spricht.
Die Überlegenheit der Erfindung gegenüber dem Stand der Technik wird nachstehend in Verbindung mit den Fig. 6-9 analysiert. Dabei wurde jeweils eine Gatelänge von 0,5 µm verwendet.
Fig. 6A zeigt Störstellenprofile von n- und p-leitenden Stör­ stellenionen entlang einer Tiefe von der Substratoberfläche zum Substratvolumen in Fig. 4M gemäß der Erfindung, wogegen Fig. 6B Störstellenprofile von n- und p-leitenden Störstel­ lenionen entlang einer Tiefe von der Substratoberfläche zum Substratvolumen in Fig. 1C (Stand der Technik) zeigt. Fig. 7A zeigt Störstellenprofile von n- und p-leitenden Störstellen­ ionen entlang der Linie a-a′ (d. h. der Oberfläche des p- Siliciumsubstrats) in Fig. 4M, wogegen Fig. 7B Störstellen­ profile von n- und p-leitenden Störstellenionen entlang der Linie c-c′ (d. h. der Oberfläche des p-Siliciumsubstrats) in Fig. 1C zeigt. Andererseits zeigt Fig. 8A ein Störstellenpro­ fil von p-leitenden Störstellenionen entlang der Linie b-b′ im Kanalbereich von Fig. 4M, wogegen Fig. 8B ein Störstellen­ profil von p-leitenden Störstellenionen entlang der Linie d-d′ im Kanalbereich von Fig. 1C zeigt.
Im Fall von Fig. 6A zeigt das Störstellenprofil von p-lei­ tenden Störstellenionen einen Höchstwert an den schraffierten Teilen im Kanalbereich gemäß der Erfindung. Somit ist der Potentialverlauf an diesen Teilen hoch. Es ist also möglich, die Schwellenspannung in einfacher Weise einzustellen, um das Auftreten von Durchgriffen zu vermeiden und das Auftreten eines Volumen-Durchgriffs zu verhindern. Im Fall von Fig. 6B (Stand der Technik) zeigt das Störstellenprofil von p-leiten­ den Störstellenionen einen niedrigen Wert im Kanalbereich. Infolgedessen kann ein Volumen-Durchgriff auftreten.
Im Fall von Fig. 7A hat die Störstellenkonzentration von p- leitenden Störstellenionen einen Spitzenwert an Bereichen, die den Bereichen K1 (d. h. gegenüberliegenden Rändern der Gatezone) gemäß der Erfindung entsprechen. Infolgedessen kann die Schwellenspannung leicht eingestellt werden, und das Auf­ treten von Oberflächen-Durchgriffen kann vermieden werden. Die Störstellenkonzentration von p-leitenden Störstellenionen zeigt außerdem einen Spitzenwert an einem dem Bereich K2 (d. h. dem unter dem Kanalbereich liegenden Teil) entspre­ chenden Bereich. Infolgedessen kann das Auftreten eines Volumen-Durchgriffs vermieden werden. Aufgrund der Bereiche K1 und K2 ergibt sich ferner eine Verbesserung hinsichtlich der Beweglichkeit von Elektronen. Im Fall von Fig. 7B (Stand der Technik) ist das Störstellenprofil von p-leitenden Stör­ stellenionen im Kanalbereich vollständig gleichmäßig. Infol­ gedessen ist die Gefahr des Auftretens eines Volumen-Durch­ griffs hoch. Außerdem ist die Beweglichkeit der Elektronen verringert.
Im Fall von Fig. 8A gemäß der Erfindung zeigt die Störstel­ lenkonzentration von p-leitenden Störstellenionen einen Spitzenwert an einem Bereich, der unter dem zentralen Teil des Kanalbereichs liegt. Infolgedessen wird das Auftreten eines Volumen-Durchgriffs vermieden. Im Fall von Fig. 8B (Stand der Technik) ist das Störstellenprofil von p-leitenden Störstellenionen im Kanalbereich vollständig gleichmäßig. Infolgedessen besteht eine hohe Wahrscheinlichkeit für das Auftreten eines Volumen-Durchgriffs.
Fig. 9A zeigt einen Potentialverlauf entlang der Linie a-a′ in Fig. 4M gemäß der Erfindung, wogegen Fig. 9B einen poten­ tialverlauf entlang der Linie c-c′ in Fig. 1C (Stand der Technik) zeigt.
Aus Fig. 9A geht hervor, daß der unter dem Gate liegende Kanalbereich ein hohes Potential aufweist und die Breite W1 einer Verarmungszone relativ groß ist. Andererseits weist im Fall von Fig. 9B der unter dem Gate liegende Kanalbereich geringeres Potential als in Fig. 9A auf. Außerdem ist die Breite W2 einer Verarmungszone geringer als die Breite W1 von Fig. 9A.
Andererseits ist die Sperrschichtkapazität C zwischen den n- leitenden Source/Drainbereichen und dem p-Siliciumsubstrat der Quadratwurzel der Breite W der Verarmungszone umgekehrt proportional, wie die folgende Gleichung (1) ergibt:
Daher zeigt die Struktur gemäß der Erfindung gegenüber dem Stand der Technik eine relativ niedrige Sperrschichtkapa­ zität.
In dem Kanalbereich fließt der Strom im allgemeinen entlang der Substratoberfläche. Fig. 10A zeigt die Größe des Stroms ID, der sich in Abhängigkeit von der Änderung der Gatespan­ nung VG ändert, im Fall der Struktur von Fig. 4M gemäß der Erfindung. Dagegen zeigt Fig. 10B die Größe des Stroms ID, der sich mit der Änderung der Gatespannung VG ändert, im Fall der Struktur von Fig. 1C (Stand der Technik). Aus den Fig. 10A und 10B geht hervor, daß bei einer Änderung der Gate­ spannung VG die Struktur gemäß Fig. 10A einen größeren Stromfluß aufweist als diejenige gemäß Fig. 10B. Infolge­ dessen hat die Struktur nach der Erfindung eine gegenüber dem Stand der Technik überlegene Charakteristik der Elektronen­ beweglichkeit.
Aus der obigen Beschreibung ist ersichtlich, daß durch die Erfindung ein MOS-FET mit einer schwachdotierten Drainstruk­ tur angegeben wird, wobei die Störstellenkonzentration von Kanalionen an gegenüberliegenden Rändern eines Gates und eines Substratvolumens unter einem Kanalbereich einen Spit­ zenwert aufweist. Mit dieser Struktur ist es möglich, das Auftreten von Volumen-Durchgriffen zu vermeiden, die Sperr­ schichtkapazität herabzusetzen und die Elektronenbeweglich­ keit zu steigern.

Claims (21)

1. MOS-FET, gekennzeichnet durch
  • - ein Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps;
  • - ein auf dem Substrat (1) angeordnetes Gate;
  • - einen Kanalbereich des ersten Leitfähigkeitstyps, der unter einem Oberflächenteil des Substrats, der einem unter dem Gate definierten Bereich entspricht, positioniert ist;
  • - einen schwachkonzentrierten und einen hochkonzentrierten Source-Bereich (15, 17) eines zweiten Leitfähigkeitstyps, die unter einem Oberflächenteil des Substrats, der einer von ge­ genüberliegenden Seiten des Kanalbereichs entspricht, posi­ tioniert sind;
  • - einen schwachkonzentrierten und einen hochkonzentrierten Drain-Bereich (15a, 17a) des zweiten Leitfähigkeitstyps, die unter einem Oberflächenteil des Substrats, der der anderen der gegenüberliegenden Seiten des Kanalbereichs entspricht, positioniert sind;
  • - ein Paar von ersten Störstellenbereichen (10, 10a) des ersten Leitfähigkeitstyps, die so positioniert sind, daß sie den schwachkonzentrierten Source-Bereich vom zweiten Leit­ fähigkeitstyp bzw. den schwachkonzentrierten Drain-Bereich vom zweiten Leitfähigkeitstyp umgeben; und
  • - einen zweiten Störstellenbereich (11) vom ersten Leit­ fähigkeitstyp, der an einem Teil eines Volumens im Substrat (1), der von der Substratoberfläche einen vorbestimmten Ab­ stand aufweist, positioniert ist, wobei dieses Volumen dem Kanalbereich entspricht.
2. MOS-FET nach Anspruch 1, dadurch gekennzeichnet, daß das Substrat (1) und die ersten und zweiten Störstellen­ bereiche (10, 10a, 11) verschiedene Störstellenkonzentra­ tionen haben, so daß der zweite Störstellenbereich (11) bzw. das Substrat (1) die höchste bzw. die niedrigste Störstellen­ konzentration aufweisen.
3. MOS-FET nach Anspruch 1, gekennzeichnet durch
  • - eine Source-Elektrode (19), die mit dem hochkonzentrierten Source-Bereich (17) elektrisch verbunden ist; und
  • - eine Drain-Elektrode (19a), die mit dem hochkonzentrierten Drain-Bereich (17a) elektrisch verbunden ist.
4. MOS-FET nach Anspruch 3, dadurch gekennzeichnet, daß Materialien der Source- und der Drain-Elektrode (19, 19a) Metall sind.
5. MOS-FET nach Anspruch 3, dadurch gekennzeichnet, daß Materialien der Source- und der Drain-Elektrode (19, 19a) Polysilicium sind, die mit Störstellenionen eines vorbestimm­ ten Leitfähigkeitstyps dotiert sind.
6. MOS-FET nach Anspruch 1, dadurch gekennzeichnet, daß der erste bzw. der zweite Leitfähigkeitstyp p-Leitfähig­ keit bzw. n-Leitfähigkeit sind.
7. MOS-FET nach Anspruch 1, dadurch gekennzeichnet, daß das Gate folgendes aufweist:
eine Gate-Isolationsschicht (12), eine auf der Gate-Isola­ tionsschicht (12) gebildete Gate-Elektrode (13), eine auf der Gate-Elektrode (13) gebildete Gateabdeckisolationsschicht (14) und Gateseitenwand-Isolationsschichten (16a), die auf jeweiligen gegenüberliegenden Seitenflächen der Gate-Isola­ tionsschicht, der Gate-Elektrode und der Gateabdeckisola­ tionsschicht gebildet sind.
8. MOS-FET nach Anspruch 7, dadurch gekennzeichnet, daß ein Material der Gate-Elektrode (13) Metall ist.
9. MOS-FET nach Anspruch 7, dadurch gekennzeichnet, daß ein Material der Gate-Elektrode Polysilicium ist, das mit Störstellenionen eines vorbestimmten Leitfähigkeitstyps dotiert ist.
10. Verfahren zur Herstellung eines MOS-FET, gekennzeichnet durch die folgenden Schritte:
  • - Markieren eines aktiven Bereichs und eines Feldbereichs auf einem Substrat eines ersten Leitfähigkeitstyps;
  • - Bilden einer ersten Isolationsschicht und einer zweiten Isolationsschicht in dieser Reihenfolge auf den Gesamtbe­ reichen des Substrats;
  • - Strukturieren der in dem aktiven Bereich befindlichen zwei­ ten Isolationsschicht, um einen Teil der zweiten Isolations­ schicht, der einer Gatezone entspricht, zu entfernen und da­ durch einen Teil der ersten Isolationsschicht durch den ent­ fernten Teil der zweiten Isolationsschicht hindurch freizu­ legen;
  • - Strukturieren des freigelegten Teils der ersten Isolations­ schicht, um ihren Teil, dessen Breite geringer als die Breite der Gatezone ist, zu entfernen und somit einen Teil der ersten Isolationsschicht mit vorbestimmter Breite von der zweiten Isolationsschicht unüberdeckt zu lassen;
  • - Implantieren einer Kanalstörstelle des ersten Leitfähig­ keitstyps mit einer vorbestimmten Konzentration in Bereichen, die unter Oberflächenteilen des Substrats liegen, die gegen­ überliegenden Rändern der Gatezone entsprechen, und in einem Volumen im Substrat, das einem zentralen Teil eines Kanalbe­ reichs entspricht, wobei die über die Gatezone hinausgehende verbliebene zweite Isolationsschicht als Maske dient;
  • - Bilden eines Paars von ersten Störstellenbereichen an den Bereichen, die unter den Substrat-Oberflächenteilen liegen, die gegenüberliegenden Rändern der Gatezone entsprechen, und eines zweiten Störstellenbereichs an dem Substratvolumen, das dem zentralen Teil des Kanalbereichs entspricht;
  • - Entfernen eines Teils der an den gegenüberliegenden Rändern der Gatezone verbliebenen ersten Isolationsschicht;
  • - Bilden eines Gates an einem Bereich, der zu konkaver Ge­ stalt geformt und durch Entfernen von ersten und zweiten Isolationsschichten gebildet ist;
  • - Entfernen aller über die Gatezone hinaus verbliebenen Teile der ersten und der zweiten Isolationsschicht;
  • - Implantieren einer schwachkonzentrierten Störstelle eines zweiten Leitfähigkeitstyps unter Anwendung des Gates als Mas­ ke, um schwachkonzentrierte Source- und Drain-Bereiche in dem Substrat zu bilden;
  • - Bilden von Seitenwand-Isolationsschichten an gegenüberlie­ genden Seitenflächen des Gates; und
  • - Implantieren einer hochkonzentrierten Störstelle eines zweiten Leitfähigkeitstyps unter Verwendung des Gates und der Seitenwand-Isolationsschichten als Maske, um hochkonzentrier­ te Source- und Drain-Bereiche in dem Substrat zu bilden.
11. Verfahren zur Herstellung eines MOS-FET nach Anspruch 10, dadurch gekennzeichnet, daß vor dem Schritt der Bildung der ersten Isolationsschicht eine Kontaktflächen-Isolationsschicht gebildet und gemeinsam mit der ersten Isolationsschicht in dem Schritt des Entfer­ nens der ersten Isolationsschicht entfernt wird, der nach dem Implantieren der Kanalstörstelle des ersten Leitfähigkeits­ typs in dem Substrat durchgeführt wird.
12. Verfahren zur Herstellung eines MOS-FET nach Anspruch 10, dadurch gekennzeichnet, daß der Schritt, in dem ein Teil der ersten Isolationsschicht mit vorbestimmter Breite mit der zweiten Isolationsschicht unüberdeckt belassen wird, die folgenden Schritte umfaßt:
  • - Bilden einer dritten Isolationsschicht über der gesamten freiliegenden Oberfläche nach Bildung des durch Entfernen der zweiten Isolationsschicht von der Gatezone gebildeten konka­ ven Bereichs, wobei die dritte Isolationsschicht eine Ätz- Selektivität hat, die von derjenigen der ersten und der zweiten Isolationsschicht verschieden ist;
  • - Ätzen der dritten Isolationsschicht, um Seitenwand-Isola­ tionsschichten an gegenüberliegenden Seitenflächen des kon­ kaven Bereichs zu bilden;
  • - Ätzen der ersten Isolationsschicht unter Nutzung der über die Gatezone hinaus verbliebenen zweiten Isolationsschicht und der Seitenwand-Isolationsschichten als Maske, um einen Teil der ersten Isolationsschicht, dessen Breite geringer als die Breite des Gates ist, zu entfernen; und
  • - Entfernen der Seitenwand-Isolationsschichten.
13. Verfahren zur Herstellung eines MOS-FET nach Anspruch 12, dadurch gekennzeichnet, daß der Schritt des Ätzens der dritten Isolationsschicht ein anisotropes Trockenätzen umfaßt.
14. Verfahren zur Herstellung eines MOS-FET nach Anspruch 13, dadurch gekennzeichnet, daß das anisotrope Trockenätzen ein reaktives Ionenätzen ist.
15. Verfahren zur Herstellung eines MOS-FET nach Anspruch 12, dadurch gekennzeichnet, daß ein Material der Seitenwand-Isolationsschichten ein Halb­ leitermaterial ist, dessen Ätz-Selektivität von derjenigen der ersten und zweiten Isolationsschichten verschieden ist.
16. Verfahren zur Herstellung eines MOS-FET nach Anspruch 10, dadurch gekennzeichnet, daß die erste und die zweite Isolationsschicht jeweils ver­ schiedene Ätz-Selektivität haben.
17. Verfahren zur Herstellung eines MOS-FET nach Anspruch 10, dadurch gekennzeichnet, daß der zweite Störstellenbereich eine höhere Konzentration und eine größere Tiefe von der Substratoberfläche als der erste Störstellenbereich hat.
18. Verfahren zur Herstellung eines MOS-FET nach Anspruch 10, dadurch gekennzeichnet, daß der Schritt der Bildung des Gates die folgenden Schritte aufweist:
  • - Bilden einer Gate-Isolationsschicht auf der freiliegenden Substratoberfläche;
  • - Bilden einer Gate-Elektrode auf der Gate-Isolationsschicht; und
  • - Bilden einer Gateabdeckisolationsschicht auf der Gate- Elektrode.
19. Verfahren zur Herstellung eines MOS-FET nach Anspruch 10, dadurch gekennzeichnet, daß der erste bzw. der zweite Leitfähigkeitstyp p-Leit­ fähigkeit bzw. n-Leitfähigkeit sind.
20. Verfahren zur Herstellung eines MOS-FET nach Anspruch 18, dadurch gekennzeichnet, daß ein Material der Gate-Elektrode Polysilicium ist, das mit Störstellenionen eines vorbestimmten Leitfähigkeitstyps dotiert ist.
21. Verfahren zur Herstellung eines MOS-FET nach Anspruch 18, dadurch gekennzeichnet, daß ein Material der Gate-Elektrode Metall ist.
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