EP1556893A2 - Speicherzelle, speicherzellen-anordnung, strukturier-anordnung und verfahren zum herstellen einer speicherzelle - Google Patents

Speicherzelle, speicherzellen-anordnung, strukturier-anordnung und verfahren zum herstellen einer speicherzelle

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EP1556893A2
EP1556893A2 EP03778241A EP03778241A EP1556893A2 EP 1556893 A2 EP1556893 A2 EP 1556893A2 EP 03778241 A EP03778241 A EP 03778241A EP 03778241 A EP03778241 A EP 03778241A EP 1556893 A2 EP1556893 A2 EP 1556893A2
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EP
European Patent Office
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nanostructure
memory cell
substrate
switching transistor
layer
Prior art date
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Withdrawn
Application number
EP03778241A
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English (en)
French (fr)
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Andrew Graham
Franz Hofmann
Wolfgang HÖNLEIN
Johannes Kretz
Franz Kreupl
Erhard Landgraf
Richard Johannes Luyken
Wolfgang RÖSNER
Thomas Schulz
Michael Specht
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Publication date
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    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/60—Organic compounds having low molecular weight
    • H10K85/615—Polycyclic condensed aromatic hydrocarbons, e.g. anthracene

Definitions

  • Memory cell memory cell arrangement, structuring arrangement and method for producing a memory cell
  • the invention relates to a memory cell, a memory cell arrangement, a structuring arrangement and a method for producing a memory cell.
  • DRAM memory dynamic random access memory
  • a DRAM memory is a dynamic semiconductor memory in whose memory matrix there is a capacitor per bit as the memory cell. Binary information is stored by charging this capacity.
  • a memory cell is addressed via a switching transistor, via which the capacitance is coupled to a bit line.
  • the word line is brought to a sufficiently high electrical potential so that the switching transistor becomes conductive and the memory cell is coupled to the bit line.
  • the capacity is loaded or unloaded during programming.
  • a DRAM memory cell is usually designed as an integrated semiconductor circuit.
  • the problem arises that the expansion of each component of a DRAM memory cell in each dimension has at least the size F, where F is that in a respective
  • FRAM ferrroelectric random access memory
  • a FRAM memory cell is a MOS field-effect transistor, in which a ferroelectric layer is provided instead of the gate insulating layer.
  • a preferred direction of the permanent ferroelectric dipole moments in the ferroelectric layer ie the programming of the FRAM memory cell, is carried out by means of a suitably selected gate voltage.
  • the electrical conductivity of the channel region adjoining the ferroelectric layer is characteristically influenced.
  • the strength of the electrical current depends between the two source / drain regions, between which the channel region is arranged, depends on the state in which the ferroelectric dipoles of the ferroelectric layer are as a result of a programming event which has taken place previously.
  • a structure is used as in the DRAM memory cell described above, with the difference that a ferroelectric (for example lead zirconate titanate, Pb (Zr ⁇ _ x Ti x )) is used between the capacitor electrodes instead of a dielectric. 0 3 , PZT) is used.
  • a ferroelectric for example lead zirconate titanate, Pb (Zr ⁇ _ x Ti x )
  • Pb lead zirconate titanate
  • PZT lead zirconate titanate
  • Nanotubes in particular carbon nanotubes, are regarded as a possible successor to conventional semiconductor electronics. An overview of this technology is given, for example, [1].
  • a carbon nanotube is a single-walled or walled tube-like carbon compound.
  • at least one inner nanotube is coaxially surrounded by an outer nanotube.
  • Single-walled nanotubes typically have diameters of approximately 1 nm, and the length of a nanotube can be several 100 nm. The ends of a nanotube are often terminated with half a fullerene molecule. Nanotubes often have good electrical conductivity, which is why nanotubes are suitable for the construction of circuits with dimensions in the nanometer range.
  • nanotubes are suitable for a large number of applications, for example for electrical coupling technology in integrated circuits, for components in microelectronics and as an electron emitter.
  • nanotubes made from other materials for example on tungsten sulfide and other chalcogenides, are also known.
  • nanorods In addition to nanotubes are nanorods (“nanorods”) as
  • nanorods also have a diameter in the nanometer range and can be several micrometers long.
  • Typical materials for nanorods are the semiconductors silicon, germanium, indium phosphide and gallium arsenide. Both nanotubes and nanorods can be separated from the gas phase using catalytic processes. For example, an overview of the technology of nanostructures is given [2].
  • [6] discloses a method of manufacturing a semiconductor device in which a triple copolymer block is formed with a first copolymer as an inner column, a second copolymer as an outer column and a third copolymer surrounding the second copolymer.
  • [7] discloses a field effect transistor, a
  • the invention is based on the problem of creating a memory cell with a memory capacitor, which
  • Memory cell can be produced in a miniaturized manner, and in which memory cell short-channel effects are avoided with a field effect transistor contained in the memory cell.
  • the problem is solved by a memory cell, a
  • Memory cell arrangement a structuring arrangement and a method for producing a memory cell with the features according to the independent claims.
  • a memory cell with a vertical switching transistor and a storage capacitor is provided, the vertical switching transistor having a semiconducting nanostructure which has been grown on at least part of the storage capacitor.
  • Memory cell provided, in which a vertical switching transistor and a storage capacitor are formed, a semiconducting nanostructure of the vertical switching transistor being formed, which is grown on at least part of the storage capacitor.
  • a structuring arrangement is also created, with a nanostructure which extends essentially orthogonally to the surface of a substrate and which is at least partially arranged outside the substrate, with material to be structured on the part of the nanostructure arranged outside the substrate, with an etchant.
  • Feeding device which is set up in such a way that it can be used to etch the material to be structured at a predeterminable angle to the nanostructure onto the nanostructure covered with the material to be structured in such a way that only those partial areas of the material to be structured can be removed before being removed as a result of etching are protected, which are shaded by the nanostructure with respect to the etchant.
  • the memory cell according to the invention can clearly be used as a DRAM memory cell or as a FRAM memory cell.
  • a memory cell of the invention can be selected in a memory cell arrangement by means of the vertical switching transistor, so that the information stored in the memory capacitor can be read out or programmed.
  • the vertical switching transistor has a semiconducting nanostructure, for example a carbon nanotube, a carbon-nitrogen nanotube, or a carbon-boron-nitrogen nanotube.
  • the memory cell according to the invention can be miniaturized by using a nanostructure in the vertical switching transistor.
  • a vertical carbon nanotube which can be used as a nanostructure, has a dimension of one or a few nanometers in cross section, so that in principle one
  • Memory cell with a space requirement of this magnitude can be designed according to the invention.
  • the switching transistor with the semiconducting nanostructure as a vertical transistor, miniaturization is simultaneously possible while avoiding short-channel effects.
  • the nanostructure can have an extent of hundreds of nanometers or even a ⁇ in the vertical direction and therefore the channel region can be made sufficiently long as part of the nanostructure so that disruptive short-channel effects are avoided.
  • the vertical switching transistor and the storage capacitor are preferably formed at least partially in and / or at least partially on a substrate.
  • the substrate is preferably a semiconductor substrate and in particular a silicon substrate.
  • the nanostructure can extend substantially orthogonally to the surface of the substrate.
  • a first end section of the nanostructure is preferably arranged inside the substrate and a second end section of the nanostructure is arranged outside the substrate.
  • this part can serve as a “template” for the formation and in particular for the selective removal of material on the nanostructure and / or on the substrate.
  • an etchant can be directed onto the nanostructure and the substrate at a predetermined angle, the area on the nanotube or on the substrate which is shaded by the nanotube with respect to the etchant being protected from etching.
  • the vertical switching transistor is preferably a field effect transistor.
  • the first section of the nanostructure can have a first source / drain region
  • the second end section of the nanostructure can have a second source / drain region
  • an intermediate region of the nanostructure arranged between the two end sections can have a channel Form the area of the vertical switching transistor.
  • a dielectric layer can be located between the first end section of the nanostructure and the substrate be formed, the first end portion of the nanostructure forming a first electrically conductive capacitor element, the dielectric layer forming a capacitor dielectric and the substrate forming a second electrically conductive capacitor element of the storage capacitor.
  • the nanostructure fulfills both the functionality as a component of the vertical switching transistor and the functionality as the first conductive one
  • Capacitor element of the storage capacitor is the analogue to a capacitor plate of a conventional capacitor.
  • the memory cell according to the invention can be used as an FRAM memory cell with the functionality described above.
  • Catalyst material for catalyzing the formation of the nanostructure can be arranged between at least part of the dielectric layer and the nanostructure.
  • the spatial growth of the nano structures can be predetermined by means of the catalyst material. Therefore, it is by providing an orderly arrangement of not necessarily contiguous areas of
  • Catalyst material enables orderly growth of the nanostructure. It should be noted that In particular, if the nanostructure is designed as a carbon nanotube, iron, cobalt or nickel is a good choice as the catalyst material.
  • At least part of the intermediate region of the nanostructure can be surrounded by an electrically insulating ring structure, which forms the gate insulation layer of the vertical transistor, and at least part of the electrically insulating ring structure can be surrounded by a first electrically conductive region, which forms the gate electrode of the vertical switching transistor and the word line.
  • a gate insulating layer is provided, which is surrounded by the first electrically conductive region functioning as a gate electrode.
  • the conductivity of the nanostructure can be influenced in the intermediate area of the nanostructure, functioning as a channel area, so that the nanostructure together with the electrically insulating ring structure and the first electrically conductive area Functionality of a
  • Field effect transistor met.
  • an annular gate electrode By using an annular gate electrode, the amplitude of an electric field generated by applying an electrical voltage to the gate electrode near the nanostructure can be made particularly large due to an electrostatic peak effect, so that particularly precise control of the electrical conductivity of the channel region is made possible is.
  • Nanostructure can also act as a shadow mask for the formation of the first electrically conductive region. Therefore the components mentioned are formed by means of a self-adjusting method, which enables a less complex formation of these components.
  • the second end section of the nanotube is preferably surrounded by a second electrically conductive region which forms the bit line.
  • the nanostructure also functions as a shadow mask when the bit line is formed, as described in detail below.
  • the semiconducting nanostructure can have a semiconducting nanotube, a bundle of semiconducting nanotubes, or a semiconducting nanorod.
  • a semiconducting nanostructure designed as a nanorod can have silicon germanium, indium phosphide and / or gallium arsenide. If the nanostructure is designed as a semiconducting nanotube, this can be a semiconducting carbon nanotube, a semiconducting carbon-boron nanotube or a semiconducting carbon-nitrogen nanotube.
  • the memory cell can be formed exclusively from dielectric material, metallic material and the material of the nanostructure.
  • the substrate can consist of polycrystalline or amorphous material.
  • the memory cell according to the invention can only consist of electrically conductive material, dielectric material and material of the nanostructure (preferably a carbon nanotube).
  • the memory cell can be manufactured without expensive semiconductor technology processes.
  • a polycrystalline or amorphous material that is to say a non-single-crystalline material, can be used as the substrate in order to produce the memory cell.
  • An expensive, single-crystalline substrate for example a silicon wafer
  • any starting substrate can be used according to the invention.
  • the memory cell arrangement according to the invention which has a plurality of memory cells according to the invention, preferably in an essentially matrix-like arrangement, is a memory cell arrangement with a particularly high integration density. Refinements of the memory cell also apply to the memory cell arrangement.
  • the method according to the invention for producing a memory cell is described below. Refinements of the memory cell also apply to the method for producing the memory cell.
  • the vertical switching transistor and the memory capacitor are at least partially formed in and / or on a substrate.
  • the nanostructure can be formed essentially orthogonal to the surface of the substrate.
  • a first end portion of the nanostructure can be formed inside the substrate and a second end portion of the nanostructure can be formed outside the substrate.
  • the first end section of the nanostructure as the first source / drain region, the second end section of the nanostructure as the second source / drain region and an intermediate region of the nanostructure arranged between the two end sections as the channel Area of the vertical switching transistor designed as a field effect transistor.
  • a dielectric layer can be formed between the first end section of the nanostructure and the substrate, the first end section of the nanostructure as a first electrically conductive capacitor element, the dielectric layer as a capacitor dielectric and the substrate as a second electrically conductive one Capacitor element of the storage capacitor are formed.
  • Catalyst materials are formed to catalyze the formation of the nanostructure.
  • At least part of the intermediate region of the nanostructure can be surrounded by an electrically insulating ring structure which forms the gate insulation layer of the vertical transistor, and at least part of the electrically insulating ' ring structure can be surrounded by a first electrically conductive region which forms the gate electrode of the vertical switching transistor and the word line.
  • the second end section of the nanotube can be surrounded by a second electrically conductive region which forms the bit line.
  • the word line and / or the bit line and / or the gate electrode can be formed by covering an exposed or covered part of the nanostructure with electrically conductive material and at a predeterminable angle with respect to the nanostructure Etching agent for etching the electrically conductive material is directed onto the nanostructure covered with the electrically conductive material, such that . only such sub-areas of the electrically conductive
  • the described method according to the invention has the particular advantage that the number of lithography steps required to form the memory cell is reduced compared to the prior art. This is based, among other things, on the fact that the vertically oriented nanostructure can be used as a shadow mask in the directional etching of various layers, in particular when forming word and bit lines or when forming the electrically insulating ring structure as a gate-insulating layer.
  • a DRAM memory cell can be obtained which is a on a substrate
  • the described DRAM / FRAM concept of the invention has the advantages that self-adjusting stack formation of the vertical switching transistor on the storage capacitor enables the storage cell to be formed on a substrate that is not necessarily crystalline silicon that the memory cell arrangement of the invention can be stacked on one another in three dimensions, that required for a memory cell Space requirement on the surface of a substrate is reduced to 4F 2 , that it is possible to produce the memory cell according to the invention with a single lithographic process step (see description below), that a transistor architecture with an annular gate insulating region is possible, with all gate Electrodes are automatically coupled to form a self-adjusting word line.
  • a basic idea of the invention is that the growing up of the
  • Nanostructure in an etched trench, which serves as a template for the growth, is possible using the CVD process ("chemical vapor deposition"), wherein a germ site for the growth of nanotubes can be spatially defined by means of targeted application of catalyst material.
  • CVD process chemical vapor deposition
  • Another aspect of the invention can be seen in the fact that a nanostructure is used as an electrically conductive element of an integrated capacitor.
  • Another aspect is the use of a vertical transistor with a nanostructure.
  • Another aspect is the growth of a nanostructure with a high aspect ratio and the use thereof as a shadow mask (illustratively as an auxiliary structure) for forming the ring-like transistor gate (gate insulating layer and gate electrode) and for forming word and bit - Cables.
  • a vertically aligned nanostructure can be used for the self-aligned, stack-like formation of integrated components, for example a memory capacitor and a vertical switching transistor in a DRAM or FRAM memory cell.
  • FIG. IN shows a cross section, taken along a section line A-A from FIG. IM, a layer sequence at a further point in time during the method for producing a memory cell according to the first exemplary embodiment of the invention
  • FIG. 10 shows a cross-sectional view, taken along the section line A-A from FIG. IM, a memory cell according to a preferred exemplary embodiment of the invention
  • FIG. 2A shows a cross-sectional view of a layer sequence according to an alternative embodiment of the method according to the invention for producing a memory cell
  • FIG. 2B shows a cross-sectional view of a structuring arrangement according to a preferred exemplary embodiment of the invention
  • FIG. 2C shows a cross-sectional view of a layer sequence, taken along a section line B-B from FIG. 2B to explain the functionality of the structuring arrangement shown in FIG. 2B,
  • FIGS. 3A to 3F cross-sectional views of layer sequences at different times during a method for producing a memory cell according to a second exemplary embodiment of the invention
  • Figure 4 is a cross-sectional view of a memory cell according to another embodiment of the invention. A method for producing a memory cell according to a first exemplary embodiment of the invention is described below with reference to FIGS. 1A to 10.
  • a silicon nitride hard mask 102 is deposited on a doped silicon substrate 101, and a photoresist layer 103 is deposited on the silicon nitride hard mask 102 and using one lithography and one Structured etching process, so that a structuring window 104 is formed on the surface of the layer sequence 100.
  • an additional silicon dioxide layer could be deposited between the doped silicon substrate 101 and the silicon nitride hard mask 102, for example in order to separate the upper side of a capacitor to be formed later and the transistor to be formed later.
  • the doped silicon substrate 101 is optionally made of crystalline or polycrystalline silicon material.
  • the part of the silicon nitride hard mask 102 that is exposed in the structuring window 104 is removed using an anisotropic etching method.
  • the structuring window 104 has a lateral width F, where F represents the minimum structural dimension that can be achieved with a respective technology generation.
  • structuring window constriction regions 109 are introduced into the structuring window 104.
  • the lateral width of the exposed surface of the doped silicon substrate 101 is reduced to the width d, which is chosen such that the exposed surface area of the doped silicon substrate 101 has a suitable area in order to introduce a nanostructure therein. In other words, the requirement of the
  • Structuring window narrowing region 109 is only given if the value F with an available lithography resolution is significantly larger than a suitable lateral width of a trench, into which a nanostructure is to be introduced in a later method step.
  • Typical nanostructure diameters are in the range from approximately lnm to lOnm. Therefore, a significantly larger structuring width F which can be achieved minimally should be scaled down to a smaller value using the structuring window constriction regions 109 in order to obtain a suitably dimensioned trench in a further method step.
  • dimension d is on the order of a few tens of nm.
  • a is used using a suitable etching method
  • Trench 111 etched into the doped silicon substrate 101 The lateral extent of the trench is defined by means of the structuring window constriction regions 109 or by means of the structuring window 104.
  • the structuring window constriction regions 109 or by means of the structuring window 104.
  • Dopant concentration in the doped silicon substrate 101 can be further increased, for example using an ion implantation method or a diffusion method by introducing further doping atoms into the (pre-) doped silicon substrate 101, in order to increase the capacitance of a capacitor to be formed in subsequent method steps ,
  • the silicon nitride hard mask 102 and the structuring window constriction regions 109 are formed using a suitable etching method Embodiment are also made of silicon nitride material) removed. Furthermore, a dielectric layer 114 as a capacitor dielectric is deposited conformally on the surface of the layer sequence using a CVD process (“chemical vapor deposition”) or using an ALD process (“atomic layer deposition”). In a scenario in which the manufactured memory cell is to be used as an FRAM memory cell, a ferroelectric layer is deposited instead of a dielectric layer 114.
  • the thickness of the dielectric layer 114 is preferably set to approximately 10 nm, so that the lateral width of the trench 111 has an extent 1 of approximately 10 nm after the formation of the dielectric layer 114.
  • the depth t of the trench 111 is set in such a way that the capacitance of the DRAM memory capacitor to be subsequently formed does not fall below a value of approximately 20fF.
  • the dependence of the capacitance of the storage capacitor on the depth t is clearly attributable to the fact that the capacitance proportional to the capacitor plate area is greater, the longer the region of the dielectric layer between the doped silicon substrate 101 and one later in the trench 111 nanostructure to be introduced, that is, the larger t is.
  • a value in the range of I ⁇ is typically chosen for t.
  • the trench 111 can be partially filled with doped polysilicon after the formation of the dielectric layer 114 in order to achieve a particularly high capacitance of the storage capacitor.
  • iron material 117 is formed as a catalyst material for catalyzing the formation of carbon nanotubes on part of the dielectric layer 114.
  • an angle-selective etching Process iron material 117 removed from the surface of layer sequence 116 except for the area contained in trench 111.
  • a carbon nanotube 120 is grown orthogonal to the surface of the doped silicon substrate 101 such that a first end portion 120a inside the doped silicon substrate 101 and that a second end portion 120b of the carbon nanotube 120 outside the doped silicon substrate 101 101 is arranged.
  • the carbon nanotube 120 is grown using a CVD process by introducing acetylene or methane into the process chamber.
  • carbon and nitrogen or carbon, nitrogen and boron nanotubes can also be used as carbon nanotubes 120.
  • Doped nanotubes can also be used, or it can
  • Nanotubes can be doped in an additional process step.
  • the length of the carbon nanotube 120 can be controlled by dividing the process parameters. In particular, it is possible to form a plurality of carbon nanotubes in different
  • the growth of the carbon nanotube 120 takes place selectively on the iron material 117, the trench 111 serving as a template or as a guide for the growth. This ensures that vertical carbon nanotubes 120 are formed.
  • the aspect ratio can be adjusted by dividing the length of the carbon nanotube 120 in the vertical direction according to FIG. Alternatively, the length of the
  • Carbon nanotube 120 are controlled by applying a silicon dioxide layer, the thickness of which corresponds to the desired thickness of the carbon nanotube area outside of the substrate 101, to the layer sequence 119 with the already formed carbon nanotube and using a CMP process ("chemical mechanical polishing") ) is planarized, and by using a subsequent selective etching process, the silicon dioxide layer is removed. Furthermore, this time of the method is suitable for optionally doping the carbon nanotube in order to adjust the transistor and / or the capacitor properties.
  • a silicon dioxide layer the thickness of which corresponds to the desired thickness of the carbon nanotube area outside of the substrate 101
  • an intermediate region 120c of the carbon nanotube 120 and a second end section 120b of the carbon nanotube 120 as well as the partial region of the dielectric layer 114 arranged on the surface of the layer sequence 119 are covered with a first silicon dioxide Layer 123 covers which first silicon dioxide layer 123 later forms the gate insulating layer of the vertical switching transistor to be formed.
  • This deposition is carried out using a CVD process or an ALD process.
  • the thickness s of the conformally deposited first silicon dioxide layer 123 is approximately 5 nm.
  • an electrically conductive first titanium nitride layer 124 is deposited conformally on the surface of the layer sequence using an ALD method in a thickness u between approximately 10 nm and 30 nm.
  • tungsten can also be used as the material for this layer, which can be deposited using an ALD or a CVD method.
  • PVD metals can also be used, provided they can be deposited in a conformal manner.
  • the first titanium nitride layer 124 is processed in further method steps in such a way that a word line is formed for a DRAM memory cell.
  • the first titanium nitride layer 124 is partially removed from the surface of the layer sequence 122, the portion of the first titanium nitride layer 124 which is removed in this method step being determined in that an etchant for selectively etching titanium nitride material at such an angle on the layer sequence 122 is directed that only a desired partial area of the first titanium nitride layer 124 is covered by the etchant, whereas another partial area of the first titanium nitride layer 124 is protected from etching, since the carbon nanotube 120 (or more, in FIG. II Vertical carbon nanotubes (not shown) on adjacent surface areas of the substrate 101) shade surface areas of the substrate 101 from the etchant.
  • FIG. II The area of the surface of the layer sequence which is captured by the etchant is shown in FIG.
  • the later word line or the later gate electrode of the vertical switching transistor is formed by the part of the carbon nanotube 120 covered with the silicon dioxide layer 123 being covered with the first titanium nitride layer 124 and under one Predeterminable angle with respect to the carbon nanotube 120, an etchant for etching the first titanium nitride layer 124 is directed onto the carbon nanotube 120 covered with the first titanium nitride layer 124, in such a way that only such partial regions of the first titanium nitride layer 124 are protected against removal as a result of etching , Which
  • the carbon nanotube 120 which is covered with the silicon dioxide layer 123 and the first titanium nitride layer 124, clearly serves as a shadow mask for forming the word lines. Due to the spatial expansion of the conformally deposited first titanium nitride layer 124 on the
  • Carbon nanotube 120 ensures that the word line has a larger spatial extension than that Carbon nanotube 120 and the dielectric silicon dioxide layer 123, wherein all gate electrodes of memory cells on a substrate are coupled to one another by means of the word line. Furthermore, a ring-like structure can be formed as a gate electrode around the carbon nanotube 120.
  • a second silicon dioxide layer 131 is applied to the layer sequence 126 using a sputtering method.
  • the second silicon dioxide layer 131 can be applied using the spin-on-glass method.
  • the second silicon dioxide layer 131 is partially removed or etched back using a conformal etching method.
  • the thickness of the second silicon dioxide layer 131 in FIG. 1K is less than in FIG. 1J, and that after the method step, the side walls of the vertical arrangement composed of carbon nanotube 120, first silicon dioxide layer 123 and the first Titanium nitride layer 124 are free from covering with the second silicon dioxide layer 131.
  • the first titanium nitride layer 124 and the first silicon dioxide layer 123 are etched back using a selective etching method such that the second end section 120b of the carbon nanotube 120 is exposed. In this method step, a partial area of the second silicon dioxide layer 131 is also removed.
  • Silicon dioxide layer 138 as an intermetallic dielectric, directed and partially deposited on the layer sequence 135 selectively etched back to clean carbon nanotube 120. Furthermore, a second titanium nitride layer 139 is deposited conformally on the surface of the layer sequence obtained in this way, a bit line being formed from the second titanium nitride layer 139 in a later method step.
  • a directional, angle-selective etching method using an etching agent for etching the second titanium nitride layer 139 is used, similarly to the method step in the transition from FIG. 1H to FIG. II ,
  • etching agent is directed laterally at a predeterminable angle to the carbon nanotube 120 onto the layer sequence 137 in the direction 143 shown in FIG. IN, the area 142 covered by the etching agent being such that only a subarea of the second titanium nitride layer 139 is removed from the surface of the layer sequence 137.
  • This process step is clearly similar to the process step carried out in the transition from FIG. 1H to FIG. II, in which the word lines have been formed, but the structuring arrangement for executing this process step is oriented differently with respect to the layer sequence.
  • a fourth silicon dioxide layer 146 is applied as a cover layer to the layer sequence 141, for example using a CVD method.
  • the functionality of the memory cell 145 shown in FIG. 10 is described below in accordance with a preferred exemplary embodiment of the invention.
  • the memory cell 145 has a vertical switching transistor and a storage capacitor, the vertical switching transistor having the semiconducting carbon nanotube 120, which has been grown on part of the storage capacitor.
  • Storage capacitors are partly arranged in and partly on the doped silicon substrate 101.
  • the first end portion 120a of the carbon nanotube 120 is arranged inside the doped silicon substrate 101, and the second end portion 120b of the carbon nanotube 120 is arranged outside the substrate 101.
  • the vertical switching transistor is designed as a " field-effect transistor, the first source / drain region of the vertical transistor designed as a field-effect transistor being the first end section 120a of the carbon nanotube 120, the second end section 120b of the carbon nanotube being the second
  • the source / drain region of the vertical switching transistor forms, and the intermediate region 120c of the carbon nanotube 120 arranged between the two end sections 120a, 120b forms the channel region of the vertical switching transistor 120c of the carbon nanotube 120 is surrounded by an electrically insulating ring structure formed by the first silicon dioxide layer 123, which forms the gate-insulating layer of the vertical switching transistor, and that region of the first silicon dioxide layer 123 which has the electrically insulating ring structure is surrounded by the first titanium nitrid
  • the second end section 120b of the carbon nanotube 120 is partially surrounded by the electrically conductive second titanium nitride layer 139, which forms the bit line of the memory cell.
  • the memory- The capacitor of the memory cell 145 is formed by two electrically conductive capacitor elements (which in the integrated stacked capacitor represent the analogue to the capacitor plates of a conventional capacitor) and by a dielectric layer as
  • Capacitor dielectric between the two electrically conductive capacitor elements The first end section 120a of the carbon nanotube 120 forms the first electrically conductive capacitor element, the doped silicon substrate 101 forms the second electrically conductive capacitor element and that portion of the dielectric layer 114 by means of which the first end section 120a of the carbon nanotube 120 is separated from the doped silicon substrate 101, forms the capacitor dielectric.
  • the conductivity of the carbon nanotube 120, in particular in the intermediate region 120c is influenced characteristically as a result of the field effect, so that by applying a suitable voltage to the first titanium nitride layer 124 the memory cell 145 shown in FIG. 10 of a memory cell arrangement with a plurality of memory cells can be selected.
  • a suitable voltage to the first titanium nitride layer 124 the memory cell 145 shown in FIG. 10 of a memory cell arrangement with a plurality of memory cells can be selected.
  • the ring-like structure of the gate electrode and gate insulating layer particularly good controllability is made possible according to the invention.
  • electrical charge is programmed into the stack capacitor via the second titanium nitride layer 139, which is designed as a bit line.
  • the presence of electrical charge in the storage capacitor can be interpreted as a state with a logic value "1", whereas a state in which no electrical charge is stored in the storage capacitor is interpreted as a logical value "0". If the information stored in the memory cell 145 is to be read out, the vertical switching transistor is brought into a conductive state by applying a suitable voltage to the word line 124, so that charge carriers stored in the memory capacitor may be placed on the bit line 139 flow where a corresponding electrical signal can be detected. This signal is characteristic of the information stored in the storage capacitor.
  • the storage capacitor can be formed by inserting the layer sequence 106 into the doped silicon substrate 101 a trench is first etched by lining this trench with a silicon dioxide dielectric 201 by means of thermal oxidation of the doped silicon substrate 101 or by depositing silicon dioxide material on the walls of the trench, and by the resulting trench being doped with doped polycrystalline silicon material 202 is filled.
  • the layer sequence 200 shown in FIG. 2A is thereby obtained.
  • the memory capacitor of the memory cell according to the invention is formed by the doped silicon substrate 101 and the doped polysilicon material 202 as the first and second electrically conductive capacitor elements and by the silicon dioxide dielectric 201 as a capacitor dielectric.
  • a carbon nanotube to be applied further only fulfills the functionality of the switching transistor of the memory cell.
  • Method steps for forming the memory cell take place starting from the layer sequence 200 analogous to that described in FIG. IC to FIG. 10.
  • FIGS. 2B, 2C A preferred exemplary embodiment of the structuring arrangement according to the invention is described below with reference to FIGS. 2B, 2C.
  • the structuring arrangement 210 extends essentially orthogonally to the surface of a substrate 211
  • the structuring arrangement has material 214 to be structured on the part of the carbon nanotubes 212, 213 arranged outside the substrate 211. Furthermore, the
  • 15 structuring arrangement 210 have further layers 215, 216, 217, of which the first and second
  • Carbon nanotubes 212, 213 can be partially surrounded.
  • the structuring arrangement 210 has an etchant supply device 218, which is set up in this way
  • 25 partial areas of the material 214 to be structured are protected against removal due to etching, which are shaded from the carbon nanotubes 212, 213 with respect to the etchant.
  • the carbon nanotubes 212, 213 clearly serve as
  • Mask by means of which mask is determined which areas are to be removed from the material 214 to be structured. On the basis of the geometric relationships shown in FIG. 2B, the area 219 covered by the etching agent is predetermined
  • the etching medium direction 220 determines the carbon nanotubes 212, 213.
  • the distance between adjacent carbon nanotubes 212, 213 from one another by dividing the height of that area of the carbon nanotubes 212, 213 that protrudes from the substrate 211, and by selecting the arrangement and angle of incidence of the etchant supply device 218, which areas of the material 214 to be structured 214 are to be removed can be selected.
  • FIG. 2B only regions of material 214 to be structured on the upper and right edge regions of the carbon nanotubes 212, 213 according to FIG. 2B are removed.
  • the third further layer which partially covers the carbon nanotubes 212, 213, is protected against removal due to etching.
  • FIG. 2C A cross-sectional view 230 of the structuring arrangement 210 shown in FIG. 2B, taken along the section line B-B shown in FIG. 2B, is described below with reference to FIG. 2C.
  • the material 214 to be structured is structured on the surface of the substrate 211 as a result of the directional, angle-dependent etching into parallel paths, which can be used, for example, as a bit or word line.
  • FIGS. 3A to 3F A method for producing a memory cell according to a second preferred exemplary embodiment of the invention is described below with reference to FIGS. 3A to 3F.
  • carbon nanotubes 303 are grown in an aluminum oxide substrate 301 with pores 302 incorporated therein according to the method described in [3], [4].
  • the pores 302 in the aluminum oxide substrate 301 preferably form a square arrangement.
  • a lower region of the aluminum oxide substrate 301 according to FIG. 3B is removed using a suitable etching method, so that a first end section 303a of the carbon nanotubes 303 is exposed.
  • a dielectric layer 321 is deposited using the CVD or the ALD method on the lower main surface of the aluminum oxide substrate 301 as shown in FIG. 3C and on that portion of the carbon nanotubes 303 that exposed outside of the alumina substrate 301.
  • a poly-silicon layer 331 is deposited on the lower surface of the layer sequence 320 according to FIG. 3D, as a result of which one of the two electrically conductive elements of the later storage capacitor is formed.
  • a metal or a metal nitride for example titanium nitride
  • a metal nitride for example titanium nitride
  • the layer sequence 340 is attached to a substrate 341, for example by means of wafer bonding.
  • the remaining region of the aluminum oxide substrate 301 is removed from the layer using a suitable etching method Surface of the layer sequence 340 removed. This results in a layer sequence 350 which is similar to the layer sequence 119 from FIG. IG.
  • the further processing for forming a memory cell according to the invention based on FIG. 3F can be carried out using method steps as described starting from FIG. IG up to FIG. 10.
  • a memory cell 400 according to another exemplary embodiment of the invention is described below with reference to FIG.
  • the memory cell 400 has a polycrystalline silicon substrate 401 on which a first silicon dioxide layer 402 is formed.
  • a thin first titanium nitride layer 403 is applied to the first silicon dioxide layer 402.
  • a second silicon dioxide layer 404 is applied to the first titanium nitride layer 403.
  • the layers 402 to 404 and a surface area of the silicon substrate 401 are subjected to a suitable etching method, so that a through hole is etched through the layers 404 to 402, which through hole extends into a surface area of the silicon substrate 401.
  • An electrically insulating third silicon dioxide layer 405 is formed along the inner wall of the hole.
  • a carbon nanotube 406 is grown in the hole.
  • a second titanium nitride layer 407 is applied to the layer sequence thus obtained.
  • a region of the silicon substrate 401 is the first to be electrically conductive
  • Capacitor element a region of the third silicon dioxide layer 405 as a capacitor dielectric and a region of the carbon nanotube 406 as a second electrically conductive capacitor element a storage capacitor.
  • a switching field effect transistor is formed from a central region of the carbon nanotube 406 as a channel region, a lower section according to FIG. 4 of the carbon nanotube 406 as the first source / drain region, a boundary section between the carbon nanotube 406 and the second titanium nitride layer 407 as the second source / drain region and the first titanium nitride layer 403 as an annular gate - electrode.
  • Carbon nanotube surrounding first titanium nitride layer 403 in a ring-like manner can be controlled particularly precisely.

Abstract

Die Erfindung betrifft eine Speicherzelle, eine Speicherzellen-Anordnung, eine Strukturier-Anordnung und ein Verfahren zum Herstellen einer Speicherzelle. Die Speicherzelle hat einen Vertikal-Schalt-Transistor und einen Speicher-Kondensator, wobei der Vertikal-Schalt-Transistor eine halbleitende Nanostruktur aufweist, die auf zumindest einem Teil des Speicher-Kondensators aufgewachsen ist.

Description

Beschreibung
Speicherzelle, Speicherzellen-Anordnung, Strukturier- Anordnung und Verfahren zum Herstellen einer Speicherzelle
Die Erfindung betrifft eine Speicherzelle, eine Speicherzellen-Anordnung, eine Strukturier-Anordnung und ein Verfahren zum Herstellen einer Speicherzelle.
Aufgrund der schnellen Entwicklung in der Computertechnologie besteht das Bedürfnis, immer größere Datenmengen zu speichern. Für die Silizium-Mikrotechnologie bedeutet dies, dass eine fortschreitende Miniaturisierung unter Erhöhung der Integrationsdichte eines Halbleiterspeichers in einem Halbleiter-Substrat angestrebt wird.
Ein wichtiges Konzept in der Entwicklung von Halbleiterspeichern ist das Konzept der DRAM-Speicherzelle ("dynamic random access memory"). Ein DRAM-Speicher ist ein dynamischer Halbleiterspeicher, in dessen Speichermatrix sich pro Bit als Speicherzelle ein Kondensator befindet. Die binäre Informationsspeicherung erfolgt mittels Aufladens dieser Kapazität. Die Adressierung einer Speicherzelle erfolgt über einen Schalt-Transistor, über den die Kapazität mit einer Bit-Leitung gekoppelt ist. Um die Speicherzelle auszulesen oder zu programmieren, wird die Wort-Leitung auf ein ausreichend hohes elektrisches Potential gebracht, so dass der Schalt-Transistor leitend wird und die Speicherzelle mit der Bit-Leitung gekoppelt wird. Entsprechend der zu speichernden Speieher-Informationen (logischer Wert "0" oder "1") wird die Kapazität beim Programmieren geladen oder entladen. Beim Auslesen der Information wird aufgrund der gespeicherten Ladung auf der Bit-Leitung eine Spannungsänderung erzeugt, die detektierbar ist, und die ein charakteristisches Maß für die in der Speicherzelle gespeicherte Information ist. Aufgrund der geringen Kapazität des Speichertransistors einer Speicherzelle und aufgrund von unvermeidlichen Verlustströmen ist eine periodische Auffrischung des Ladungsinhaltes des Kondensators erforderlich.
Eine DRAM-Speicherzelle wird üblicherweise als integrierter Halbleiter-Schaltkreis ausgebildet. Bei der Entwicklung einer DRAM-Speicheranordnung mit zunehmend geringen Dimensionen, d.h. mit zunehmend hohen Speicherdichten, tritt das Problem auf, dass die Ausdehnung jeder Komponente einer DRAM- Speicherzelle in jeder Dimension mindestens die Größe F aufweist, wobei F die in einer jeweiligen
Technologiegeneration minimal erreichbare Strukturdimension ist. Zudem ist der Speicherkondensator schwer skalierbar. Dies beschränkt die Miniaturisierbarkeit von DRAM- Speicherzellen.
Ein weiteres wichtiges Konzept bei Halbleiterspeichern ist das sogenannte FRAM-Konzept ( " ferroelectric random access memory" ) .
Gemäß einer Realisierung ist eine FRAM-Speicherzelle ein MOS- Feldeffekttransistor, bei dem anstelle der Gate-isolierenden Schicht eine ferroelektrische Schicht vorgesehen ist. Das Festlegen einer Vorzugsrichtung der permanenten ferroelektrischen Dipolmomente in der ferroelektrischen Schicht, d.h. das Programmieren der FRAM-Speicherzelle, erfolgt mittels einer geeignet gewählten Gate-Spannung. In Abhängigkeit der Tatsache, welche Vorzugsrichtung der ferroelektrischen Dipole in der ferroelektrischen Schicht infolge einer zuvor erfolgten Programmierung mittels Anlegens einer geeigneten Gate-Spannung eingestellt worden ist, ist die elektrische Leitfähigkeit des an die ferroelektrische Schicht angrenzenden Kanal-Bereichs charakteristisch beeinflusst. Mit anderen Worten hängt die Stärke des elektrischen Stroms zwischen den beiden Source-/Drain- Bereichen, zwischen denen der Kanal-Bereich angeordnet ist, davon ab, in welchem Zustand die ferroelektrischen Dipole der ferroelektrischen Schicht infolge eines zuvor erfolgten Programmier-Ereignisses befindlich sind.
Gemäß einem alternativen Konzept für eine FRAM-Speicherzelle wird ein Aufbau wie bei der oben beschriebenen DRAM- Speicherzelle verwendet, mit dem Unterschied, dass zwischen den Kondensator-Elektroden anstelle eines Dielektrikums ein Ferroelektrikum (z.B. Bleizirkonat-Titanat, Pb (Zrι_xTix) 03, PZT) verwendet wird. Aus der Hysteresekurve eines Ferroelektrikums kann gefolgert werden, dass 'das Ferroelektrikum eine positive bzw. eine negative permanente Polarisation aufweist, je nachdem, ob beim Programmieren eine positive oder negative Feldstärke (bzw. Spannung) angelegt wird. Das Auslesen erfolgt mittels Anlegens einer positiven Spannung an die Bit-Leitung. Ist im Ferroelektrikum eine negative Polarisation enthalten, so erfolgt eine U polarisation, so dass ein Ladungspaket zur Bit-Leitung fließt. Bei positiver permanenter Polarisation ändert sich die Polarisation nur wenig, so dass fast keine Ladung- zur Bit-Leitung fließt.
Auch beim Ausbilden einer FRAM-Speicherzelle stellt sich das oben bezugnehmend auf die DRAM-Speicherzelle beschriebene Problem, dass die minimal erreichbare Strukturdimension durch die im Rahmen einer jeweiligen Halbleitertechnologie- Generation minimal erreichbare, eindimensionale Strukturauflösung F beschränkt ist.
Ferner tritt bei einer herkömmlichen Halbleiter-Speicherzelle auf der Basis eines MOSFETs bei zunehmender Miniaturisierung das Problem auf, dass dadurch insbesondere die Länge des leitenden Kanals abnimmt, was störende Kurzkanaleffekte zur Folge hat. Herkömmliche Konzepte für eine integrierte Speicherzelle stoßen daher zunehmend auf prinzipielle physikalische Probleme. Als eine mögliche Nachfolgetechnik der herkömmlichen Halbleiterelektronik werden Nanoröhren, insbesondere Kohlenstoffnanoröhren angesehen. Eine Übersicht über diese Technologie gibt beispielsweise [1] .
Eine Kohlenstoffnanoröhre ist eine einwandige oder ehrwandige röhrenartige KohlenstoffVerbindung. Bei einer mehrwandigen Nanoröhre ist mindestens eine innere Nanoröhre von einer äußeren Nanoröhre koaxial umgeben. Einwandige Nanoröhren weisen typischerweise Durchmesser von ungefähr lnm auf, die Länge einer Nanoröhre kann mehrere lOOnm betragen. Die Enden einer Nanoröhre sind häufig mit jeweils einem halben Fulleren-Molekül abgeschlossen. Nanoröhren weisen häufig eine gute elektrische Leitfähigkeit auf, weshalb Nanoröhren geeignet für den Aufbau von Schaltkreisen mit Dimensionen im Nanometer-Bereich sind. Aufgrund der elektrischen Leitfähigkeit von Nanoröhren sowie aufgrund der Einstellbarkeit dieser Leitfähigkeit (beispielsweise mittels Anlegens eines externen elektrischen Feldes oder mittels Dotierens der Nanoröhre mit Bornitrid) eignen sich- Nanoröhren für eine große Anzahl von Anwendungen, beispielsweise für die elektrische Kopplungstechnik in integrierten Schaltkreisen, für Bauelemente in der Mikroelektronik sowie als Elektronenemitter .
Neben Nanoröhren aus Kohlenstoff sind ferner Nanoröhren aus anderen Materialien, beispielsweise auf Wolframsulfid und anderen Chalkogeniden bekannt .
Neben Nanoröhren sind Nanostäbchen ("nanorods") als
NanoStrukturen bekannt. Auch die Nanostäbchen weisen einen Durchmesser im Nanometer-Bereich auf und können mehrere Mikrometer lang sein. Typische Materialien für Nanostäbchen sind die Halbleiter Silizium, Germanium, Indiumphosphid und Galliumarsenid. Sowohl Nanoröhren als auch Nanostäbchen lassen sich mittels katalytischer Prozesse aus der Gasphase abscheiden. Einen Überblick über die Technologie der Nanostrukturen gibt beispielsweise [2] .
Aus [3] , [4] ist bekannt, dass hochgeordnete, zweidimensionale Strukturen von Kohlenstoff anoröhren in einer Aluminiumoxid-Schablone aufgewachsen werden können. Hierzu wird ein Substrat aus Aluminiumoxid mit einer zweidimensionalen Anordnung von hexagonalen Poren verwendet, welche Poren als Schablone für das Aufwachsen von Kohlenstoffnanoröhren dienen. Gemäß dem in [3], [4] beschriebenen Verfahren wird Kobalt als Katalysator zum Aufwachsen von Nanoröhren auf der Bodenschicht in den Poren abgeschieden. Mittels Einleitens von Azetylen werden nachfolgend Kohlenstoffnanoröhren in den Poren aufgewachsen, wobei sowohl Aluminium als auch Kobalt das Aufwachsen katalytisch unterstützt.
Aus [5] ist bekannt, in eine dicke Gate-Elektroden-Schicht ein Durchgangsloch einzubringen und in diesem ein vertikales Nanoelement aufzuwachsen. Dadurch wird ein vertikaler Feldeffekttransistor mit dem Nanoelement als Kanal-Bereich erhalten, wobei die elektrische Leitfähigkeit des Kanal- Bereichs mittels des das Nanoelement entlang annähernd seiner gesamten Längserstreckung umgebenden Gate-Elektroden-Bereichs steuerbar ist.
[6] offenbart ein Verfahren zum Herstellen eines Halbleiterbauelements, bei dem ein Copolymer-Dreifachblock mit einem ersten Copolymer als Innensäule, einem zweiten Copolymer als Außensäule und einem das zweite Copolymer umgebenden dritten Copolymer gebildet wird.
[7] offenbart einen Feldeffekttransistor, eine
Schaltungsanordnung und ein Verfahren zum Herstellen eines Feldeffekttransistors, wobei ein vertikales Nanoelement einen Kanal des Feldeffekttransistors bildet.
Der Erfindung liegt das Problem zugrunde, eine Speicherzelle mit einem Speicher-Kondensator zu schaffen, welche
Speicherzelle miniaturisiert herstellbar ist, und bei welcher Speicherzelle Kurzkanaleffekte bei einem in der Speicherzelle enthaltenen Feldeffekttransistor vermieden sind.
Das Problem wird gelöst durch eine Speicherzelle, eine
Speicherzellen-Anordnung, eine Strukturier-Anordnung und ein Verfahren zum Herstellen einer Speicherzelle mit den Merkmalen gemäß den unabhängigen Patentansprüchen.
Erfindungsgemäß ist eine Speicherzelle mit einem Vertikal- Schalt-Transistor und einem Speicher-Kondensator bereitgestellt, wobei der Vertikal-Schalt-Transistor eine halbleitende Nanostruktur aufweist, die auf zumindest einem Teil des Speicher-Kondensators aufgewachsen ist.
Ferner ist erfindungsgemäß eine Speicherzellen-Anordnung mit einer Mehrzahl von Speicherzellen mit den oben genannten Merkmalen geschaffen.
Darüber hinaus ist ein Verfahren zum Herstellen einer
Speicherzelle bereitgestellt, bei dem ein Vertikal-Schalt- Transistor und ein Speicher-Kondensator ausgebildet werden, wobei eine halbleitende Nanostruktur des Vertikal-Schalt- Transistors ausgebildet wird, die auf zumindest einem Teil des Speicher-Kondensators aufgewachsen wird.
Auch ist eine Strukturier-Anordnung geschaffen, mit einer sich im Wesentlichen orthogonal zu der Oberfläche eines Substrats erstreckenden Nanostruktur, die zumindest teilweise außerhalb des Substrats angeordnet ist, mit zu strukturierendem Material auf dem außerhalb des Substrats angeordneten Teil der Nanostruktur, mit einer Ätzmittel- Zuführeinrichtung, die derart eingerichtet ist, dass mit ihr Ätzmittel zum Ätzen von zu strukturierendem Material unter einem vorgebbaren Winkel zu der Nanostruktur auf die mit zu strukturierendem Material bedeckte Nanostruktur gerichtet werden kann derart, dass einzig solche Teilbereiche des zu strukturierenden Materials vor einem Entfernen infolge Ätzens geschützt sind, welche von der Nanostruktur bezüglich des Ätzmittels abgeschattet sind.
Anschaulich kann die erfindungsgemäße Speicherzelle als DRAM- Speicherzelle oder als FRAM-Speicherzelle verwendet werden. Mittels des Vertikal-Schalt-Transistors kann eine Speicherzelle der Erfindung in einer Speicherzellen-Anordnung ausgewählt werden, so dass die in dem Speicher-Kondensator gespeicherte Information ausgelesen bzw. programmiert werden kann. Der Vertikal-Schalt-Transistor weist eine halbleitende Nanostruktur, beispielsweise eine Kohlenstoffnanoröhre, eine Kohlenstoff-Stickstoff-Nanoröhre, oder eine Kohlenstoff-Bor- Stickstoff-Nanoröhre auf. Mittels Verwendens einer Nanostruktur in dem Vertikal-Schalt-Transistor kann die erfindungsgemäße Speicherzelle miniaturisiert hergestellt werden. Beispielsweise weist eine vertikale Kohlenstoffnanoröhre, welche als Nanostruktur verwendet werden kann, im Querschnitt eine Dimension von einem oder wenigen Nanometern auf, so dass grundsätzlich eine
Speicherzelle mit einem Platzbedarf in dieser Größenordnung erfindungsgemäß ausbildbar ist. Indem der Schalt-Transistor mit der halbleitenden Nanostruktur als Vertikal-Transistor ausgebildet ist, ist simultan eine Miniaturisierung unter Vermeidung von Kurzkanal-Effekten möglich. In der
Ausgestaltung als Kohlenstoffnanoröhre kann die Nanostruktur in vertikaler Richtung eine Ausdehnung von Hunderten Nanometern oder gar einem μ haben und daher kann der Kanal- Bereich als Teil der Nanostruktur ausreichend lang ausgebildet werden, so dass störende Kurzkanal-Effekte vermieden sind. Vorzugsweise sind der Vertikal-Schalt-Transistor und der Speicher-Kondensator zumindest teilweise in und/oder zumindest teilweise auf einem Substrat ausgebildet.
Das Substrat ist vorzugsweise ein Halbleiter-Substrat und insbesondere ein Silizium-Substrat .
Die Nanostruktur kann sich im Wesentlichen orthogonal zu der Oberfläche des Substrats erstrecken. Vorzugsweise ist ein erster End-Abschnitt der Nanostruktur innerhalb des Substrats angeordnet und ist ein zweiter End-Abschnitt der Nanostruktur außerhalb des Substrats angeordnet .
Indem ein Teilbereich der Nanostruktur außerhalb des Substrats in vertikaler Richtung ausgebildet ist, kann dieser Teil als "Schablone" für das Ausbilden und insbesondere für das selektive Entfernen von Material auf der Nanostruktur und/oder auf dem Substrat dienen. Anschaulich kann beispielsweise ein Ätzmittel unter einem vorgegebenen Winkel auf die Nanostruktur und das Substrat gerichtet werden, wobei derjenige Bereich auf der Nanoröhre bzw. auf dem Substrat, der von der Nanoröhre bezüglich des Ätzmittels abgeschattet ist, vor einem Ätzen geschützt ist. Mit dieser erfindungsgemäßen Idee ist es möglich, vielfältige halbleitertechnologische Strukturen auszubilden.
Vorzugsweise ist der Vertikal-Schalt-Transistor ein Feldeffekttransistor. In diesem Falle kann der erste Abschnitt der Nanostruktur einen ersten Source-/Drain- Bereich, der zweite End-Abschnitt der Nanostruktur einen zweiten Source-/Drain-Bereich und ein zwischen den beiden End-Abschnitten angeordneter Zwischen-Bereich der Nanostruktur einen Kanal-Bereich des Vertikal-Schalt- Transistors bilden.
Ferner kann zwischen dem ersten End-Abschnitt der Nanostruktur und dem Substrat eine dielektrische Schicht ausgebildet sein, wobei der erste End-Abschnitt der Nanostruktur ein erstes elektrisch leitfähiges Kondensator- Element bildet, die dielektrische Schicht ein Kondensator- Dielektrikum bildet und das Substrat ein zweites elektrisch leitfähiges Kondensator-Element des Speicher-Kondensators bildet.
Gemäß dieser Konzeption erfüllt die Nanostruktur sowohl die Funktionalität als Komponente des Vertikal-Schalt-Transistors als auch die Funktionalität als erstes leitfähiges
Kondensator-Element des Speicher-Kondensators . Das erste elektrisch leitfähige Kondensator-Element des als integriertes Bauelement ausgestalteten Speicher-Kondensators ist das Analogon zu einer Kondensatorplatte eines herkömmlichen Kondensators . Indem die Nanostruktur eine
Doppelfunktion als Komponente des Vertikal-Schalt-Transistors und des Kondensator-Elements erfüllt, ist die elektrische Kontaktierung vereinfacht und ist ein separates Element eingespart, so dass die erfindungsgemäße Speicherzelle mit geringem Aufwand herstellbar ist. - .. .
Anstelle der dielektrischen Schicht kann eine Schicht aus einem ferroelektrischen Material vorgesehen sein. Gemäß dieser Ausgestaltung ist die erfindungsgemäße Speicherzelle als FRAM-Speicherzelle mit der oben beschriebenen Funktionalität verwendbar.
Zwischen zumindest einem Teil der dielektrischen Schicht und der Nanostruktur kann Katalysatormaterial zum Katalysieren des Ausbildens der Nanostruktur angeordnet sein.
Mittels des Katalysatormaterials ist das räumliche Aufwachsen der NanoStrukturen vorgebbar. Daher ist es mittels Bereitstellens einer geordneten Anordnung von nicht notwendigerweise zusammenhängenden Bereichen von
Katalysatormaterial ermöglicht, ein geordnetes Aufwachsen der Nanostruktur zu ermöglichen. Es ist anzumerken, dass insbesondere für den Fall, dass die Nanostruktur als Kohlenstoffnanoröhre ausgebildet ist, als Katalysatormaterial Eisen, Kobalt oder Nickel eine gute Wahl ist.
Ferner kann zumindest ein Teil des Zwischen-Bereichs der Nanostruktur von einer elektrisch isolierenden Ringstruktur umgeben sein, welche die Gate-Isolationsschicht des Vertikal- Transistors bildet, und es kann zumindest ein Teil der elektrisch isolierenden Ringstruktur von einem ersten elektrisch leitfähigen Bereich umgeben sein, welche die Gate- Elektrode des Vertikal-Schalt-Transistors und die Wort- Leitung bildet.
Indem die halbleitende Nanostruktur in der Umgebung ihres Zwischen-Bereichs von einer elektrisch isolierenden
Ringstruktur umgeben ist, ist eine Gate-isolierende Schicht bereitgestellt, welche von dem als Gate-Elektrode fungierendem ersten elektrisch leitfähigen Bereich umgeben ist. Mittels Anlegens einer geeigneten Spannung an den elektrisch leitfähigen Bereich kann in dem Zwischen-Bereich der Nanostruktur, fungierend als Kanal-Bereich, die Leitfähigkeit der Nanostruktur charakteristisch beeinflusst werden, so dass die Nanostruktur gemeinsam mit der elektrisch isolierenden Ringstruktur und dem ersten elektrisch leitfähigen Bereich die Funktionalität eines
Feldeffekttransistors erfüllt. Mittels Verwendens einer ringförmigen Gate-Elektrode kann aufgrund eines elektrostatischen Spitzeneffekts die Amplitude eines mittels Anlegens einer elektrischen Spannung an die Gate-Elektrode generierten elektrischen Felds nahe der Nanostruktur besonders groß gemacht werden, so dass eine besonders exakte Steuerung der elektrischen Leitfähigkeit des Kanal-Bereichs ermöglicht ist.
Es ist anzumerken, dass die vertikal aufgewachsene
Nanostruktur auch für das Ausbilden des ersten elektrisch leitfähigen Bereichs als Schattenmaske fungieren kann. Daher werden die genannten Komponenten mittels eines selbstjustierenden Verfahrens ausgebildet, wodurch ein wenig aufwändiges Ausbilden dieser Komponenten ermöglicht ist.
Vorzugsweise ist der zweite End-Abschnitt der Nanoröhre von einem zweiten elektrisch leitfähigen Bereich umgeben, welcher die Bit-Leitung bildet. Auch bei dem Ausbilden der Bit- Leitung fungiert die Nanostruktur als Schattenmaske, wie unten ausführlich beschrieben.
Die halbleitende Nanostruktur kann eine halbleitende Nanoröhre, ein Bündel von halbleitenden Nanoröhren oder ein halbleitendes Nanostäbchen aufweisen. Eine als Nanostäbchen ausgebildete halbleitende Nanostruktur kann Silizium Germanium, Indiumphosphid und/oder Galliumarsenid aufweisen. Ist die Nanostruktur als halbleitende Nanoröhre ausgebildet, kann dies eine halbleitende Kohlenstoffnanoröhre, eine halbleitende Kohlenstoff-Bor-Nanoröhre oder eine halbleitende Kohlenstoff-Stickstoff-Nanoröhre sein.
Die Speicherzelle kann ausschließlich aus dielektrischem Material, metallischem Material und dem Material der Nanostruktur gebildet sein. Das Substrat kann aus polykristallinem oder amorphem Material bestehen.
Mit anderen Worten kann die erfindungsgemäße Speicherzelle nur aus elektrisch leitfähigem Material, dielektrischem Material und Material der Nanostruktur (vorzugsweise eine Kohlenstoffnanoröhre) bestehen. In diesem Fall kann die Speicherzelle ohne kostenintensive halbleitertechnologische Verfahren hergestellt werden. Ein weiterer wichtiger Vorteil in diesem Zusammenhang ist, dass ein polykristallines oder amorphes Material, das heißt ein nicht-einkristallines Material als Substrat verwendet werden kann, um die Speicherzelle herzustellen. Somit ist bei der Herstellung der Speicherzelle ein teures, einkristallines Substrat (beispielsweise ein Silizium-Wafer) vermieden. Es kann erfindungsgemäß im Prinzip ein beliebiges Ausgangs-Substrat verwendet werden.
Die erfindungsgemäße Speicherzellen-Anordnung, die eine Mehrzahl von erfindungsgemäßen Speicherzellen aufweist, vorzugsweise in im Wesentlichen matrixförmiger Anordnung, ist eine Speicherzellen-Anordnung mit einer besonders hohen Integrationsdichte. Ausgestaltungen der Speicherzelle gelten auch für die Speicherzellen-Anordnung.
Im Weiteren wird das erfindungsgemäße Verfahren zum Herstellen einer Speicherzelle beschrieben. Ausgestaltungen der Speicherzelle gelten auch für das Verfahren zum Herstellen der Speicherzelle.
Gemäß einer Weiterbildung des erfindungsgemäßen Verfahrens zum Herstellen einer Speicherzelle werden der Vertikal- Schalt-Transistor und der Speicher-Kondensator zumindest teilweise in und/oder auf einem Substrat ausgebildet.
Die Nanostruktur kann im Wesentlichen orthogonal zu der Oberfläche des Substrats ausgebildet werden.
Ein erster End-Abschnitt der Nanostruktur kann innerhalb des Substrats ausgebildet werden, und ein zweiter End-Abschnitt der Nanostruktur kann außerhalb des Substrats ausgebildet werde .
Vorzugsweise kann der erste End-Abschnitt der Nanostruktur als erster Source-/Drain-Bereich, der zweite End-Abschnitt der Nanostruktur als zweiter Source-/Drain-Bereich und ein zwischen den beiden End-Abschnitten angeordneter Zwischen- Bereich der Nanostruktur als Kanal-Bereich des als Feldeffekttransistor ausgebildeten Vertikal-Schalt- Transistors ausgebildet werden. Zwischen dem ersten End-Abschnitt der Nanostruktur und dem Substrat kann eine dielektrische Schicht ausgebildet werden, wobei der erste End-Abschnitt der Nanostruktur als ein erstes elektrisch leitfähiges Kondensator-Element, die dielektrische Schicht als Kondensator-Dielektrikum und das Substrat als ein zweites elektrisch leitfähiges Kondensator-Element des Speicher-Kondensators ausgebildet werden.
Bei dem Verfahren kann zwischen zumindest einem Teil der dielektrischen Schicht und der Nanostruktur
Katalysatormäterial zum Katalysieren des Ausbildens der Nanostruktur ausgebildet werden.
Ferner kann zumindest ein Teil des Zwischen-Bereichs der Nanostruktur von einer elektrisch isolierenden Ringstruktur umgeben werden, welche die Gate-Isolations-Schicht des Vertikal-Transistors bildet, und es kann zumindest ein Teil der elektrisch isolierenden 'Ringstruktur von einem ersten elektrisch leitfähigen Bereich umgeben werden, welcher die Gate-Elektrode des Vertikal-Schalt-Transistors und die Wort- Leitung bildet.
Der zweite End-Abschnitt der Nanoröhre kann von einem zweiten elektrisch leitfähigen Bereich umgeben werden, welcher die Bit-Leitung bildet.
Insbesondere kann die Wort-Leitung und/oder die Bit-Leitung und/oder die Gate-Elektrode ausgebildet werden, indem ein freiliegender oder mit einer Schicht bedeckter Teil der Nanostruktur mit elektrisch leitfähigem Material bedeckt wird, und unter einem vorgebbaren Winkel bezüglich der Nanostruktur ein Ätzmittel zum Ätzen des elektrisch leitfähigen Materials auf die mit dem elektrisch leitfähigen Material bedeckte Nanostruktur gerichtet wird, derart, dass. einzig solche Teilbereiche des elektrisch leitfähigen
Materials vor einem Entfernen infolge Ätzens geschützt sind, welche Teilbereiche von der Nanostruktur bezüglich des Ätzmittels abgeschattet werden.
Das beschriebene erfindungsgemäße Verfahren weist insbesondere den Vorteil auf, dass die Anzahl der zum Ausbilden der Speicherzelle erforderlichen Lithographie- Schritte gegenüber dem Stand der Technik verringert ist. Dies beruht unter anderem darauf, dass die vertikal orientierte Nanostruktur als Schattenmaske bei einem gerichteten Ätzen diverser Schichten verwendet werden kann, insbesondere beim Ausbilden von Wort- und Bit-Leitungen bzw. beim Ausbilden der elektrisch isolierenden Ringstruktur als Gate-isolierende Schicht .
Auf die beschriebene Weise kann eine DRAM-Speicherzelle erhalten werden, welche auf einem Substrat einen
Flächenbedarf von nur 4F2 hat, wobei F die bei einer Technologiegeneration erreichbare minimale Strukturdimension ist. Dadurch ist gegenüber dem Stand der Technik die Integrationsdichte erhöht. Ferner ist es möglich, aufgrund der vertikalen Anordnung der erfindungsgemäßen Speicherzelle mehrere Schichten von Speicherzellen stapelweise aufeinander anzuordnen, und so eine dreidimensionale Integration von Speicherzellen zu erhalten, wodurch die Integrationsdichte weiter erhöht ist. Es ist insbesondere anzumerken, dass das erfindungsgemäße Konzept auch zum Ausbilden einer FRAM- Speicherzelle verwendet werden kann. Hierzu ist die dielektrische Schicht des Kondensator-Dielektrikums aus einem ferroelektrischem Material auszubilden.
Das beschriebene DRAM-/FRAM-Konzept der Erfindung weist die Vorteile auf, dass ein selbstjustierendes stapelweises Ausbilden des Vertikal-Schalt-Transistors auf dem Speicher- Kondensator ermöglicht ist, dass die Speicherzelle auf einem Substrat ausgebildet werden kann, das nicht notwendigerweise kristallines Silizium ist, dass die Speicherzellen-Anordnung der Erfindung in drei Dimensionen aufeinander gestapelt werden kann, dass der für eine Speicherzelle erforderliche Flächenbedarf auf der Oberfläche eines Substrats auf 4F2 verringert ist, dass eine Herstellung der erfindungsgemäßen Speicherzelle mit einem einzigen lithographischen Verfahrensschritt möglich ist (siehe Beschreibung unten) , dass eine Transistor-Architektur mit einem ringförmigen Gateisolierenden Bereich ermöglicht ist, wobei a-lle Gate- Elektroden automatisch gekoppelt werden und so eine selbstjustierende Wort-Leitung bilden.
Eine Grundidee der Erfindung ist, dass das Aufwachsen der
Nanostruktur in einem geätzten Graben, der für das Aufwachsen als Schablone dient, unter Verwendung des CVD-Verfahrens ("chemical vapour deposition") möglich ist, wobei mittels gezielten Aufbringens von Katalysatormaterial eine Keimstelle für das Aufwachsen von Nanoröhren räumlich definiert werden kann. Ein weiterer Aspekt der Erfindung ist darin zu sehen, dass eine Nanostruktur als elektrisch leitfähiges Element eines integrierten Kondensators verwendet wird. Ein anderer Aspekt beruht auf der Verwendung eines vertikalen Transistors mit einer Nanostruktur. Ein weiterer- Aspekt ist das Aufwachsen einer Nanostruktur mit einem hohem Aspektverhältnis und die Verwendung derselben als Schattenmaske (anschaulich als Hilfsstruktur) zum Ausbilden des ringartigen Transistor-Gates (Gate-isolierende Schicht und Gate-Elektrode) , und zum Ausbilden von Wort- und Bit- Leitungen. Ferner ist ein Aspekt der Erfindung darin zu sehen, dass eine vertikal ausgerichtete Nanostruktur für das selbstjustierte, stapelartige Ausbilden von integrierten Komponenten, beispielsweise eines Speicher-Kondensators und eines Vertikal-Schalt-Transistors in einer DRAM oder FRAM- Speicherzelle verwendet werden kann.
Ausführungsbeispiele sind in den Figuren dargestellt und werden im Weiteren näher erläutert.
Es zeigen: Figuren 1A bis IM QuerSchnittsansichten von Schichtenfolgen zu unterschiedlichen Zeitpunkten während eines Verfahrens zum Herstellen einer Speicherzelle gemäß einem ersten Ausführungsbeϊspiel der Erfindung,
Figur IN eine Querschnittansieht, aufgenommen entlang einer Schnittlinie A-A aus Figur IM, einer Schichtenfolge zu einem weiteren Zeitpunkt während des Verfahrens zum Herstellen einer Speicherzelle gemäß dem ersten Ausführungsbeispiel der Erfindung,
Figur 10 eine Querschnittsansicht, aufgenommen entlang der Schnittlinie A-A aus Figur IM, einer Speicherzelle gemäß einem bevorzugten Ausführungsbeispiel der Erfindung,
Figur 2A eine Querschnittsansicht einer Schichtenfolge gemäß einer alternativen Ausgestaltung des erfindungsgemäßen Verfahrens zum Herstellen einer Speicherzelle,
Figur 2B eine Querschnittsansicht einer Strukturier-Anordnung gemäß einem bevorzugten Ausführungsbeispiel der Erfindung,
Figur 2C eine Querschnittsansicht einer Schichtenfolge, aufgenommen entlang einer Schnittlinie B-B aus Figur 2B zum Erklären der Funktionalität der in Figur 2B dargestellten Strukturier-Anordnung,
Figuren 3A bis 3F Querschnittsansichten von Schichtenfolgen zu unterschiedlichen Zeitpunkten während eines Verfahrens zum Herstellen einer Speicherzelle gemäß einem zweiten Ausführungsbeispiel der Erfindung,
Figur 4 eine Querschnittsansicht einer Speicherzelle gemäß einem anderen Ausführungsbeispiel der Erfindung. Im Weiteren wird bezugnehmend auf Fig.lA bis Fig.10 ein Verfahren zum Herstellen einer Speicherzelle gemäß einem ersten Ausführungsbeispiel der Erfindung beschrieben.
Um die in Fig.lA gezeigte Schichtenfolge 100 zu erhalten, wird auf einem dotierten Silizium-Substrat 101 eine Siliziumnitrid-Hartmaske 102 abgeschieden, und es wird auf der Siliziumnitrid-Hartmaske 102 eine Photoresist-Schicht 103 abgeschieden und unter Verwendung eines Lithographie- und eines Ätz-Verfahrens strukturiert, so dass auf der Oberfläche der Schichtenfolge 100 ein Strukturierungsfenster 104 ausgebildet wird. Alternativ zu dem beschriebenen Ausführungsbeispiel könnte zwischen dem dotierten Silizium- Substrat 101 und der Siliziumnitrid-Hartmaske 102 eine zusätzliche Siliziumdioxid-Schicht (nicht gezeigt in den Figuren) abgeschieden werden, beispielsweise um die Oberseite eines später auszubildenden Kondensators und den später auszubildenden Transistor zu separieren. Das dotierte Silizium-Substrat 101 ist wahlweise aus kristallinem oder polykristallinem Silizium-Material hergestellt.
Um die in Fig.lB gezeigte Schichtenfolge 106 zu erhalten, wird der in dem Strukturierungsfenster 104 freiliegende Teil der Siliziumnitrid-Hartmaske 102 unter Verwendung eines anisotropen Ätz-Verfahrens entfernt. Wie in Fig.lA, Fig.lB gezeigt, weist das Strukturierungsfenster 104 eine laterale Breite F auf, wobei F die bei einer jeweiligen Technologiegeneration erreichbare minimale Strukturdimension darstellt.
Um die in Fig. IC gezeigte Schichtenfolge 108 zu erhalten, werden Strukturierungsfenster-Verengungsbereiche 109 in das Strukturierungsfenster 104 eingebracht. Dadurch wird die laterale Breite der freiliegenden Oberfläche des dotierten Silizium-Substrats 101 auf die Breite d verringert, welche derart gewählt wird, dass der freiliegende Oberflächenbereich des dotierten Silizium-Substrats 101 eine geeignete Fläche aufweist, um darin eine Nanostruktur einzubringen. Mit anderen Worten ist das Erfordernis des
Strukturierungsfenster-Verengungsbereichs 109 nur dann gegeben, wenn bei einer verfügbaren Lithographie-Auflösung der Wert F wesentlich größer ist als eine geeignete laterale Breite eines Grabens, in den in einem späteren Verfahrensschritt eine Nanostruktur einzubringen ist. Typische Nanostruktur-Durchmesser (beispielsweise für Kohlenstoffnanoröhren) liegen im Bereich von ungefähr lnm bis lOnm. Daher sollte eine wesentlich größere minimal erreichbare Strukturierungsbreite F unter Verwendung der Strukturierungsfenster-Verengungsbereiche 109 auf einen kleineren Wert herunterskaliert werden, um in einem weitern Verfahrensschritt einen geeignet dimensionierten Graben zu erhalten. Typischerweise ist die Dimension d in der Größenordnung von einigen lOnm.
Um die in Fig.lD gezeigte Schichtenfolge 110 zu erhalten, wird unter Verwendung eines geeigneten Ätz-Verfahrens ein
Graben 111 in das dotierte Silizium-Substrat 101 geätzt. Die laterale Ausdehnung des Grabens ist mittels der Strukturierungsfenster-Verengungsbereiche 109 bzw. mittels des Strukturierungsfensters 104 definiert. In einem weiteren optionalen Verfahrensschritt kann die
Dotierstoffkonzentration in dem dotierten Silizium-Substrat 101 beispielsweise unter Verwendung eines Ionenimplantations- Verfahrens oder eines Diffusions-Verfahrens mittels Einbringens weiterer Dotieratome in das (vor-) dotierte Silizium-Substrat 101 weiter erhöht werden, um die Kapazität eines in nachfolgenden Verfahrensschritten auszubildenden Kondensators zu erhöhen.
Um die in Fig.lE gezeigte Schichtenfolge 113 zu erhalten, werden unter Verwendung eines geeigneten Ätz-Verfahrens die Siliziumnitrid-Hartmaske 102 und die Strukturierungsfenster- Verengungsbereiche 109 (die gemäß dem beschriebenen Ausführungsbeispiel auch aus Siliziumnitrid-Material hergestellt sind) entfernt. Ferner wird eine dielektrische Schicht 114 als Kondensator-Dielektrikum unter Verwendung eines CVD-Verfahrens ("chemical vapour deposition") oder unter Verwendung eines ALD-Verfahrens ("atomic layer deposition") konform auf der Oberfläche der Schichtenfolge abgeschieden. In einem Szenario, in dem die hergestellte Speicherzelle als FRAM-Speicherzelle verwendet werden soll, wird anstelle einer dielektrischen Schicht 114 eine ferroelektrische Schicht abgeschieden. Vorzugsweise wird die Dicke der dielektrischen Schicht 114 auf ungefähr lOnm eingestellt, so dass die laterale Breite des Grabens 111 nach dem Ausbilden der dielektrischen Schicht 114 eine Ausdehnung 1 von ungefähr lOnm aufweist. Ferner ist anzumerken, dass die Tiefe t des Grabens 111 derart eingestellt wird, dass die Kapazität des im Weiteren auszubildenden DRAM-Speicher- Kondensators einen Wert von ungefähr 20fF nicht unterschreitet. Anschaulich ist die Abhängigkeit der Kapazität des Speicher-Kondensators von der Tiefe t darauf zurückzuführen, dass die zu der Kondensatorplatten-Fläche proportionale Kapazität umso größer ist, je länger der Bereich der dielektrischen Schicht zwischen dem dotierten Silizium-Substrat 101 und einer später in den Graben 111 einzubringenden Nanostruktur ist, das heißt, je größer t ist. Typischerweise wird für t ein Wert im Bereich von Iμ gewählt. Ferner ist anzumerken, dass der Graben 111 nach dem Ausbilden der dielektrischen Schicht 114 mit dotiertem PolySilizium teilweise aufgefüllt werden kann, um eine besonders hohe Kapazität des Speicher-Kondensators zu erreichen.
Um die in Fig.lF gezeigte Schichtenfolge 116 zu erhalten, wird Eisen-Material 117 als Katalysatormaterial zum Katalysieren des Ausbildens von Kohlenstoffnanoröhren auf einen Teil der dielektrischen Schicht 114 ausgebildet.
Um die in Fig. IG gezeigte Schichtenfolge 119 zu erhalten, wird zunächst unter Verwendung eines winkel-selektiven Ätz- Verfahrens Eisenmaterial 117 von der Oberfläche der Schichtenfolge 116 mit Ausnahme desjenigen Bereichs entfernt, der in dem Graben 111 enthalten ist. Dann wird eine Kohlenstoffnanoröhre 120 orthogonal zu der Oberfläche des dotierten Silizium-Substrats 101 aufgewachsen, derart, dass ein erster End-Abschnitt 120a innerhalb des dotierten Silizium-Substrats 101 und dass ein zweiter End-Abschnitt 120b der Kohlenstoffnanoröhre 120 außerhalb des dotierten Silizium-Substrats 101 angeordnet ist. Das Aufwachsen der Kohlenstoffnanoröhre 120 erfolgt unter Verwendung eines CVD- Verfahrens mittels Einleitens von Azetylen oder Methan in die Verfahrenskammer. Alternativ können als Kohlenstoffnanoröhren 120 auch Nanoröhren aus Kohlenstoff und Stickstoff bzw. aus Kohlenstoff, Stickstoff und Bor verwendet werden. Auch können dotierte Nanoröhren verwendet werden, oder es können
Nanoröhren in einem zusätzlichen Verfahrensschritt dotiert werden. Mittels Einsteilens der Verfahrens-Parameter ist ein Steuern der Länge der Kohlenstoffnanoröhre 120 ermöglicht. Insbesondere ist es ermöglicht, bei dem Ausbilden einer Mehrzahl von Kohlenstoffnanoröhren in unterschiedlichen
Oberflächenbereichen einer Schichtenfolge, die Aufwachslänge der Nanoröhren einheitlich zu gestalten. Ferner ist anzumerken, dass das Aufwachsen der Kohlenstoffnanoröhre 120 selektiv auf dem Eisen-Material 117 erfolgt, wobei der Graben 111 als Schablone bzw. als Führung zum Aufwachsen dient. Dadurch ist sichergestellt, dass vertikale Kohlenstoffnanoröhren 120 ausgebildet werden. Mittels Einsteilens der Länge der Kohlenstoffnanoröhre 120 in gemäß Fig. IG vertikaler Richtung kann das Aspektverhältnis eingestellt werden. Alternativ kann die Länge der
Kohlenstoffnanoröhre 120 gesteuert werden, indem auf der Schichtenfolge 119 mit der bereits ausgebildeten Kohlenstoffnanoröhre eine Siliziumdioxid-Schicht, deren Dicke der gewünschten Dicke des Kohlenstoffnanoröhren-Bereichs außerhalb des Substrats 101 entspricht, aufgebracht wird und unter Verwendung eines CMP-Verfahrens ("chemical mechanical polishing") planarisiert wird, und indem mittels eines nachfolgenden selektiven Ätz-Verfahrens die Siliziumdioxid- Schicht entfernt wird. Ferner ist dieser VerfahrensZeitpunkt geeignet, die Kohlenstoffnanoröhre optional zu dotieren, um die Transistor- und/oder die Kondensator-Eigenschaften einzustellen.
Um die in Fig.lH gezeigte Schichtenfolge 122 zu erhalten, wird ein Zwischen-Bereich 120c der Kohlenstoffnanoröhre 120 sowie ein zweiter End-Abschnitt 120b der Kohlenstoffnanoröhre 120 sowie der auf der Oberfläche der Schichtenfolge 119 angeordnete Teilbereich der dielektrischen Schicht 114 mit einer ersten Siliziumdioxid-Schicht 123 bedeckt, welche erste Siliziumdioxid-Schicht 123 später die Gate-isolierende Schicht des auszubildenden Vertikal-Schalt-Transistors bildet. Dieses Abscheiden erfolgt unter Verwendung eines CVD- Verfahrens oder eines ALD-Verfahrens. Die Dicke s der konform abgeschiedenen ersten Siliziumdioxid-Schicht 123 beträgt ungefähr 5nm. Ferner wird eine elektrisch leitfähige erste Titannitrid-Schicht 124 konform auf der Oberfläche der - Schichtenfolge unter Verwendung eines ALD-Verfahrens in -einer Dicke u zwischen ungefähr lOnm und 30nm abgeschieden. Alternativ kann anstelle von Titannitrid auch Wolfram als Material für diese Schicht verwendet werden, welches unter Verwendung eines ALD- oder eines CVD-Verfahrens abgeschieden werden kann. Auch können PVD-Metalle verwendet werden, sofern sie konform abgeschieden werden können. Die erste Titannitrid-Schicht 124 wird in weiteren Verfahrensschritten derart prozessiert, dass dadurch eine Wort-Leitung für eine DRAM-Speicherzelle gebildet wird.
Um die in Fig.II gezeigte Schichtenfolge 126 zu erhalten, wird die erste Titannitrid-Schicht 124 von der Oberfläche der Schichtenfolge 122 teilweise entfernt, wobei derjenige Teilbereich der ersten Titannitrid-Schicht 124, der in diesem Verfahrensschritt entfernt wird, dadurch festgelegt wird, dass ein Ätzmittel zum selektiven Ätzen von Titannitrid- Material unter einem solchen Winkel auf die Schichtenfolge 122 gerichtet wird, dass nur ein gewünschter Teilbereich der ersten Titannitrid-Schicht 124 von dem Ätzmittel erfasst wird, wohingegen ein anderer Teilbereich der ersten Titannitrid-Schicht 124 vor einem Ätzen geschützt ist, da die Kohlenstoffnanoröhre 120 (bzw. weitere, in Fig. II nicht gezeigte vertikale Kohlenstoffnanoröhren auf angrenzenden Oberflächen-Bereichen des Substrats 101) Oberflächen-Bereiche des Substrats 101 gegenüber dem Ätzmittel abschatten. Derjenige Bereich der Oberfläche der Schichtenfolge, welcher von dem Ätzmittel erfasst wird, ist in Fig. II mit der
Bezugsziffer 127 gekennzeichnet. Ferner ist die Richtung, unter der das Ätzmittel zum selektivem Ionen-Ätzen der ersten Titannitrid-Schicht 124 auf die Schichtenfolge 122 gerichtet wird, in Fig. II als Pfeil 128 eingezeichnet. Infolge des beschriebenen Verfahrensschritts wird die spätere Wort- Leitung bzw. die spätere Gate-Elektrode des Vertikal-Schalt- Transistors ausgebildet, indem der mit der Siliziumdioxid- Schicht 123 bedeckte Teil der Kohlenstoffnanoröhre 120 mit der ersten Titannitrid-Schicht 124 bedeckt wird und unter einem vorgebbaren Winkel bezüglich der Kohlenstoffnanoröhre 120 ein Ätzmittel zum Ätzen der ersten Titannitrid-Schicht 124 auf die mit der ersten Titannitrid-Schicht 124 bedeckte Kohlenstoffnanoröhre 120 gerichtet wird, derart, dass einzig solche Teilbereiche der ersten Titannitrid-Schicht 124 vor einem Entfernen infolge Ätzens geschützt sind, welche
Teilbereiche von der Kohlenstoffnanoröhre 120 bezüglich des Ätzmittels abgeschattet werden. Es ist anzumerken, dass dieser Verfahrensschritt unter Verwendung der erfindungsgemäßen Strukturier-Anordnung erfolgen kann, die unten bezugnehmend auf Figuren 2B, 2C beschrieben wird.
Anschaulich dient die Kohlenstoffnanoröhre 120, die mit der Siliziumdioxid-Schicht 123 und der ersten Titannitrid-Schicht 124 bedeckt ist, als Schattenmaske zum Ausbilden der Wort- Leitungen. Aufgrund der räumlichen Ausdehnung der konform abgeschiedenen ersten Titannitrid-Schicht 124 auf der
Kohlenstoffnanoröhre 120 ist sichergestellt, dass die Wort- Leitung eine größere räumliche Ausdehnung aufweist als die Kohlenstoffnanoröhre 120 und die dielektrische Siliziumdioxid-Schicht 123, wobei alle Gate-Elektroden von Speicherzellen auf einem Substrat mittels der Wort-Leitung miteinander gekoppelt werden. Ferner ist eine ringartige Struktur als Gate-Elektrode um die Kohlenstoffnanoröhre 120 herum ausbildbar.
Um die in Fig.lJ gezeigte Schichtenfolge 130 zu erhalten, wird eine zweite Siliziumdioxid-Schicht 131 unter Verwendung eines Sputter-Verfahrens auf die Schichtenfolge 126 gerichtet aufgebracht. Alternativ kann die zweite Siliziumdioxid- Schicht 131 unter Verwendung des Spin-on-glass Verfahrens aufgebracht werden.
Um die in Fig.lK gezeigte Schichtenfolge 133 zu erhalten, wird die zweite Siliziumdioxid-Schicht 131 unter Verwendung eines konformen Ätz-Verfahrens teilweise entfernt bzw. zurückgeätzt. Dies hat zur Folge, dass die Dicke der zweiten Siliziumdioxid-Schicht 131 in Fig.lK geringer ist als in Fig.lJ, und dass nach dem Verfahrens-Schritt die Seitenwände der Vertikal-Anordnung aus Kohlenstoffnanoröhre 120, erster Siliziumdioxid-Schicht 123 und erster Titannitrid-Schicht 124 von einer Bedeckung mit der zweiten Siliziumdioxid-Schicht 131 frei sind.
Um die in Fig.l gezeigte Schichtenfolge 135 zu erhalten, wird unter Verwendung eines selektiven Ätz-Verfahrens die erste Titannitrid-Schicht 124 und die erste Siliziumdioxid- Schicht 123 derart zurückgeätzt, dass der zweite End- Abschnitt 120b der Kohlenstoffnanoröhre 120 freigelegt wird. Bei diesem Verfahrensschritt wird auch ein Teil-Bereich der zweiten Siliziumdioxid-Schicht 131 entfernt.
Um die in Fig.IM gezeigte Schichtenfolge 137 zu erhalten, wird unter Verwendung eines Sputter-Verfahrens eine dritte
Siliziumdioxid-Schicht 138 als Intermetall-Dielektrikum, auf der Schichtenfolge 135 gerichtet abgeschieden und teilweise selektiv zurückgeätzt, um die Kohlenstoffnanoröhre 120 zu säubern. Ferner wird eine zweite Titannitrid-Schicht 139 konform auf der Oberfläche der so erhaltenen Schichtenfolge abgeschieden, wobei aus der zweiten Titannitrid-Schicht 139 in einem späteren Verfahrensschritt eine Bit-Leitung ausgebildet wird.
Die weiteren Verfahrensschritte zum Ausbilden der erfindungsgemäßen Speicherzelle werden bezugnehmend auf Fig. IN, Fig.10 beschrieben. Die dort gezeigten
Querschnittsansichten der Schichtenfolge sind entlang der in Fig. IM gezeigten Schnittlinie A-A aufgenommen.
Um die in Fig. IN gezeigte Schichtenfolge 141 zu erhalten, wird ähnlich wie bei dem Verfahrensschritt beim Übergang von Fig.lH zu Fig. II ein gerichtetes, winkel-selektives Ätz- Verfahren unter Verwendung eines Ätzmittels zum Ätzen der zweiten Titannitrid-Schicht 139 verwendet. Dazu wird Ätzmittel unter der in Fig. IN gezeigten Richtung 143 seitlich unter einem vorgebbaren Winkel zu der Kohlenstoffnanoröhre 120 auf die Schichtenfolge 137 gerichtet, wobei infolge der Funktionalität der Kohlenstoffnanoröhre 120 als Schattenmaske der von Ätzmittel erfasste Bereich 142 derartig ist, dass nur ein Teilbereich der zweiten Titannitrid-Schicht 139 von der Oberfläche der Schichtenfolge 137 entfernt wird. Dadurch werden zusammenhängende Bit-Leitungen ausgebildet. Anschaulich ist dieser Verfahrensschritt ähnlich wie der bei dem Übergang von Fig.lH zu Fig. II durchgeführte Verfahrensschritt, bei dem die Wort-Leitungen ausgebildet worden sind, allerdings ist die Strukturier-Anordnung zum Ausführen dieses Verfahrensschrittes bezüglich der Schichtenfolge anders orientiert.
Um die in Fig.10 gezeigte Speicherzelle 145 zu erhalten, wird eine vierte Siliziumdioxid-Schicht 146 als Deckschicht auf die Schichtenfolge 141 aufgebracht, beispielsweise unter Verwendung eines CVD-Verfahrens . Im Weiteren wird die Funktionalität der in Fig.10 gezeigten Speicherzelle 145 gemäß einem bevorzugten Ausführungsbeispiel der Erfindung beschrieben.
Die Speicherzelle 145 weist einen Vertikal-Schalt-Transistor und einen Speicher-Kondensator auf, wobei der Vertikal- Schalt-Transistor die halbleitende Kohlenstoffnanoröhre 120 aufweist, die auf einem Teil des Speicher-Kondensators aufgewachsen ist. Der Vertikal-Schalt-Transistor und der
Speicher-Kondensator sind teilweise in und teilweise auf dem dotierten Silizium-Substrat 101 angeordnet. Der erste End- Abschnitt 120a der Kohlenstoffnanoröhre 120 ist innerhalb des dotierten Silizium-Substrats 101 angeordnet, und der zweite End-Abschnitt 120b der Kohlenstoffnanoröhre 120 ist außerhalb des Substrats 101 angeordnet. Der Vertikal-Schalt-Transistor ist als "Feldeffekttransistor ausgebildet, wobei der erste Source-/Drain-Bereich des als Feldeffekttransistor ausgebildeten Vertikal-Transistors der erste End-Abschnitt 120a der Kohlenstoffnanoröhre 120 ist, wobei der zweite End- Abschnitt 120b der Kohlenstoffnanoröhre den zweiten Source-/ Drain-Bereich des Vertikal-Schalt-Transistors bildet, und wobei der zwischen den beiden End-Abschnitten 120a, 120b angeordnete Zwischen-Bereich 120c der Kohlenstoffnanoröhre 120 den Kanal-Bereich des Vertikal-Schalt-Transistors bildet. Der Zwischen-Bereich 120c der Kohlenstoffnanoröhre 120 ist von einer elektrisch isolierenden Ringstruktur, gebildet von der ersten Siliziumdioxid-Schicht 123, umgeben, welche die Gate-isolierende Schicht des Vertikal-Schalt-Transistors bildet. Derjenige Bereich der ersten Siliziumdioxid-Schicht 123, welcher die elektrisch isolierende Ringstruktur bildet, ist von der ersten Titannitrid-Schicht 124 umgeben, welche die Gate-Elektrode des Vertikal-Schalt-Transistors und die Wort-Leitung bildet. Der zweite End-Abschnitt 120b der Kohlenstoffnanoröhre 120 ist von der elektrisch leitfähigen zweiten Titannitrid-Schicht 139 teilweise umgeben, welche die Bit-Leitung der Speicherzelle bildet. Der Speicher- Kondensator der Speicherzelle 145 ist gebildet von zwei elektrisch leitfähigen Kondensator-Elementen (welche bei dem integrierten Stapelkondensator das Analogon zu den Kondensatorplatten eines herkömmlichen Kondensators darstellen) und von einer dielektrischen Schicht als
Kondensator-Dielektrikum zwischen den beiden elektrisch leitfähigen Kondensator-Elementen. Der erste End-Abschnitt 120a der Kohlenstoffnanoröhre 120 bildet das erste elektrisch leitfähige Kondensator-Element, das dotierte Silizium- Substrat 101 bildet das zweite elektrisch leitfähige Kondensator-Element und derjenige Teilbereich der dielektrischen Schicht 114, mittels welchem der erste End- Abschnitt 120a der Kohlenstoffnanoröhre 120 von dem dotiertem Silizium-Substrat 101 getrennt ist, bildet das Kondensator- Dielektrikum.
Mittels Anlegens einer geeigneten Spannung an die als Wort- Leitung fungierende erste Titannitrid-Schicht 124 wird infolge des Feldeffekts die Leitfähigkeit der Kohlenstoffnanoröhre 120 insbesondere in dem Zwischen-Bereich 120c charakteristisch beeinflusst, so dass mittels Anlegens einer geeigneten Spannung an die erste Titannitrid-Schicht 124 die in Fig.10 gezeigte Speicherzelle 145 einer Speicherzellen-Anordnung mit einer Mehrzahl von Speicherzellen ausgewählt werden kann. Infolge der ringartigen Struktur von Gate-Elektrode und Gate-isolierender Schicht ist erfindungsgemäß eine besonders gute Ansteuerbarkeit ermöglicht. Um die Speicherzelle 145 zu programmieren, wird in einem leitenden Zustand des Vertikal- Schalt-Transistors über die als Bit-Leitung ausgebildete zweite Titannitrid-Schicht 139 elektrische Ladung in den Stapelkondensator einprogrammiert .
Das Vorliegen von elektrischer Ladung in dem Speicher- Kondensator kann als Zustand mit einem logischen Wert "1" interpretiert werden, wohingegen ein Zustand, in dem in dem Speicher-Kondensators keine elektrische Ladung gespeichert ist, als logischer Wert "0" interpretiert werden kann. Soll die in der Speicherzelle 145 gespeicherte Information ausgelesen werden, wird mittels Anlegens einer geeigneten Spannung an die Wort-Leitung 124 der Vertikal-Schalt- Transistor in einen leitenden Zustand gebracht, so dass möglicherweise in dem Speicher-Kondensator gespeicherte Ladungsträger auf die Bit-Leitung 139 fließen, wo ein entsprechendes elektrisches Signal detektiert werden kann. Dieses Signal ist charakteristisch für die in dem Speicher- Kondensator gespeicherte Information.
Im Weiteren wird bezugnehmend auf Fig.2A eine alternative Ausgestaltung des erfindungsgemäßen Verfahrens zum Herstellen einer Speicherzelle beschrieben.
Ausgehend von der Schichtenfolge 106 aus Fig.lB (bzw. alternativ ausgehend von der Schichtenfolge 108 aus Fig. IC) kann, wie in Fig.2A gezeigt, der Speicher-Kondensator ausgebildet werden, indem in das dotierte Silizium-Substrat 101 der Schichtenfolge 106 zunächst ein Graben geätzt wird, indem dieser Graben mittels thermischen Oxidierens des dotierten Silizium-Substrats 101 oder mittels Abscheidens von Siliziumdioxid-Material an den Wänden des Grabens mit einem Siliziumdioxid-Dielektrikum 201 ausgekleidet wird, und indem der resultierende Graben mit dotiertem polykristallinem Silizium-Material 202 gefüllt wird. Dadurch wird die in Fig.2A gezeigte Schichtenfolge 200 erhalten. Gemäß diesem Szenario wird der Speicher-Kondensator der erfindungsgemäßen Speicherzelle von dem dotierten Silizium-Substrat 101 und dem dotierten Poly-Silizium-Material 202 als erstes und zweites elektrisch leitfähiges Kondensator-Element sowie von dem Siliziumdioxid-Dielektrikum 201 als Kondensator-Dielektrikum gebildet. In diesem Falle erfüllt eine im Weiteren aufzubringende Kohlenstoffnanoröhre nur die Funktionalität des Schalt-Transistors der Speicherzelle. Die weiteren
Verfahrensschritte zum Ausbilden der Speicherzelle erfolgen ausgehend von der Schichtenfolge 200 analog wie in Fig. IC bis Fig.10 beschrieben.
Im Weiteren wird bezugnehmend auf Figuren 2B, 2C ein 5 bevorzugtes Ausführungsbeispiel der erfindungsgemäßen Strukturier-Anordnung beschrieben.
Die Strukturier-Anordnung 210 weist sich im Wesentlichen orthogonal zu der Oberfläche eines Substrats 211 erstreckende
10 erste und zweite Kohlenstoffnanoröhren 212, 213 auf, die teilweise außerhalb des Substrats 211 angeordnet sind. Ferner weist die Strukturier-Anordnung zu strukturierendes Material 214 auf dem außerhalb des Substrats 211 angeordneten Teil der Kohlenstoffnanoröhren 212, 213 auf. Ferner kann die
15 Strukturier-Anordnung 210 weitere Schichten 215, 216, 217 aufweisen, von denen die erste und zweite
Kohlenstoffnanoröhre 212, 213 teilweise umgeben sein können. Darüber hinaus weist die Strukturier-Anordnung 210 eine Ätzmittel-Zuführeinrichtung 218 auf, die derart eingerichtet
20 ist, dass mit ihr Ätzmittel zum Ätzen von zu strukturierendem Material 214 unter einem vorgebbaren Winkel α zu der Kohlenstoffnanoröhre 212 bzw. 213 auf die mit zu strukturierendem Material 214 bedeckten Kohlenstoffnanoröhren 21, 213 gerichtet werden kann, derart, dass einzig solche
25 Teilbereiche des zu strukturierenden Materials 214 vor einem Entfernen infolge Ätzens geschützt sind, welche von den Kohlenstoffnanoröhren 212, 213 bezüglich des Ätzmittels abgeschattet sind.
30. Anschaulich dienen die Kohlenstoffnanoröhren 212, 213 als
Maske, mittels welcher Maske festgelegt wird, welche Bereiche von dem zu strukturierendem Material 214 entfernt werden. Aufgrund der in Fig.2B gezeigten geometrischen Verhältnisse ist der von Ätzmittel erfasste Bereich 219 mittels Vorgebens
35 der Ätzmittelrichtung 220 und mittels Anordnens der Kohlenstoffnanoröhren 212, 213 determiniert. Mittels Einstellens des Abstands benachbarter Kohlenstoffnanoröhren 212, 213 voneinander, mittels Einsteilens der Höhe desjenigen Bereichs der Kohlenstoffnanoröhren 212, 213, der aus dem Substrat 211 hervorsteht, und mittels Wählens von Anordnung und Einstrahlwinkel der Ätzmittel-Zuführeinrichtung 218 ist auswählbar, welche Bereiche von zu strukturierendem Material 214 entfernt werden sollen. Gemäß dem in Fig.2B gezeigtem Szenario werden lediglich Bereiche von zu strukturierendem Material 214 auf den gemäß Fig.2B oberen und rechten Rand- Bereiche der Kohlenstoffnanoröhren 212, 213 entfernt. Ferner ist anzumerken, dass infolge der Selektivität des Ätz- Verfahrens (d.h. des Ätz-Mittels) insbesondere die dritte weitere Schicht, welche die Kohlenstoffnanoröhren 212, 213 teilweise bedeckt, vor einem Entfernen infolge Ätzens geschützt ist.
Im Weiteren wird bezugnehmend auf Fig.2C eine Querschnittsansicht 230 der in Fig.2B gezeigten Strukturier- Anordnung 210, aufgenommen entlang der in Fig.2B gezeigten Schnittlinie B-B, beschrieben. Dabei ist darauf hinzuweisen, dass in Fig.2B lediglich zwei -Kohlenstoffnanoröhren 212, 213 gezeigt sind, wohingegen die in Fig.2C zusätzlich gezeigten Kohlenstoffnanoröhren 231, 232 in Fig.2B verdeckt sind. Auch die dritte Kohlenstoffnanoröhre 231 und die vierte Kohlenstoffnanoröhre 232 sind von einer weiteren Schicht 233 umgeben. Wie aus Fig.2C ersichtlich, ist das zu strukturierende Material 214 auf der Oberfläche des Substrats 211 infolge des gerichteten, winke1abhängigen Ätzens zu parallel verlaufenden Bahnen strukturiert, welche beispielsweise als eine Bit- oder Wort-Leitung verwendet werden können.
Im Weiteren wird bezugnehmend auf Fig.3A bis Fig.3F ein Verfahren zum Herstellen einer Speicherzelle gemäß einem zweiten bevorzugten Ausführungsbeispiel der Erfindung beschrieben. Um die in Fig.3A gezeigte Schichtenfolge 300 zu erhalten, werden in einem Aluminiumoxid-Substrat 301 mit darin eingebrachten Poren 302 gemäß dem in [3] , [4] beschriebenen Verfahren Kohlenstoffnanoröhren 303 aufgewachsen. Vorzugsweise bilden die Poren 302 im Aluminiumoxid-Substrat 301 eine quadratische Anordnung.
Um die in Fig.3B gezeigte Schichtenfolge 310 zu erhalten, wird ein gemäß Fig.3B unterer Bereich des Aluminiumoxid- Substrats 301 unter Verwendung eines geeigneten Ätz- Verfahrens entfernt, so dass ein erster End-Abschnitt 303a der Kohlenstoffnanoröhren 303 freigelegt wird.
Um die in Fig.3C gezeigte Schichtenfolge 320 zu erhalten, wird unter Verwendung des CVD- oder des ALD-Verfahrens eine dielektrische Schicht 321 auf der gemäß Fig.3C unteren Hauptoberfläche des Aluminiumoxid-Substrats 301 sowie auf demjenigen Teilbereich der Kohlenstoffnanoröhren 303 abgeschieden, die außerhalb des Aluminiumoxid-Substrats 301 freiliegen.
Um die in Fig.3D gezeigte Schichtenfolge 330 zu erhalten, wird auf der gemäß Fig.3C unteren Oberfläche der Schichtenfolge 320 eine Poly-Silizium-Schicht 331 abgeschieden, wodurch eines der beiden elektrisch leitfähigen .Elemente des späteren Speicher-Kondensators ausgebildet wird. Alternativ zu Poly-Silizium-Material kann für die Schicht 331 auch ein Metall oder ein Metallnitrid (beispielsweise Titannitrid) verwendet werden.
Um die in Fig.3E gezeigte Schichtenfolge 340 zu erhalten, wird die Schichtenfolge 340 auf einem Substrat 341, beispielsweise mittels Waferbondens, befestigt.
Um die in Fig.3F gezeigte Schichtenfolge 350 zu erhalten, wird unter Verwendung eines geeigneten Ätz-Verfahrens der verbleibende Bereich des Aluminiumoxid-Substrats 301 von der Oberfläche der Schichtenfolge 340 entfernt. Dadurch wird eine Schichtenfolge 350 erhalten, die der Schichtenfolge 119 aus Fig. IG ähnelt. Die weitere Prozessierung zum Ausbilden einer erfindungsgemäßen Speicherzelle ausgehend von Fig.3F kann mit Verfahrensschritten erfolgen, wie sie ausgehend von Fig. IG bis zu Fig.10 beschrieben sind.
Im Weiteren wird bezugnehmend auf Fig.4 eine Speicherzelle 400 gemäß einem anderen Ausführungsbeispiel der Erfindung beschrieben.
Die Speicherzelle 400 weist ein pölykristallines Silizium- Substrat 401 auf, auf dem eine erste Siliziumdioxid-Schicht 402 ausgebildet ist. Auf der ersten Siliziumdioxid-Schicht 402 ist eine dünne erste Titannitrid-Schicht 403 aufgebracht. Auf der ersten Titannitrid-Schicht 403 ist eine zweite Siliziumdioxid-Schicht 404 aufgebracht. Die Schichten 402 bis 404 sowie ein Oberflächenbereich des Silizium-Substrats 401 werden einem geeigneten Ätz-Verfahren unterzogen, so dass ein Durchgangsloch durch di-e Schichten 404 bis 402 geätzt wird, welches Durchgangsloch sich bis in einen Oberflächenbereich des Silizium-Substrats 401 hineinerstreckt. Eine elektrisch isolierende dritte Siliziumdioxid-Schicht 405 ist entlang der Innenwand des Lochs ausgebildet. In dem Loch ist eine Kohlenstoffnanoröhre 406 aufgewachsen. Auf der so erhaltenen Schichtenfolge ist eine zweite Titannitrid-Schicht 407 aufgebracht .
Bei der Speicherzelle 400 bilden ein Bereich des Silizium- Substrats 401 als erstes elektrisch leitfähiges
Kondensatorelement, ein Bereich der dritten Siliziumdioxid- Schicht 405 als Kondensatordielektrikum und ein Bereich der Kohlenstoffnanoröhre 406 als zweites elektrisch leitfähiges Kondensatorelement einen Speicher-Kondensator.
Ferner ist ein Schalt-Feldeffekttransistor gebildet aus einem Mittenbereich der Kohlenstoffnanoröhre 406 als Kanal-Bereich, einem gemäß Fig.4 unteren Abschnitt der Kohlenstoffnanoröhre 406 als erstem Source-/Drain-Bereich, einem Grenzabschnitt zwischen der Kohlenstoffnanoröhre 406 und der zweiten Titannitrid-Schicht 407 als zweitem Source-/Drain-Bereich und der ersten Titannitrid-Schicht 403 als ringartiger Gate- Elektrode. Mittels eines elektrischen Spitzeneffekts ist die elektrische Leitfähigkeit der Kohlenstoffnanoröhre 406 in einem Umgebungsbereich der dünnen und die
Kohlenstoffnanoröhre ringartig umgebenden ersten Titannitrid- Schicht 403 besonders exakt steuerbar.
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[6] DE 198 05 076 AI
[7] DE 100 36 897 Cl
Bezugszeichenliste 100 Schichtenfolge
101 dotiertes Silizium-Substrat
102 Siliziumnitrid-Hartmaske
103 Photoresist-Schicht
104 Strukturierungsfenster 106 Schichtenfolge
108 Schichtenfolge
109 Strukturierungsfenster-Verengungsbereiche
110 Schichtenfolge
111 Graben
113 Schichtenfolge
114 dielektrische Schicht
116 Schichtenfolge
117 Eisen-Material 119 Schichtenfolge
120 Kohlenstoffnanoröhre 120a erster Enά-i^bschnitt 120b zweiter End-Abschnitt 120c Zwischen-Abschnitt
122 Schichtenfolge
123 erste Siliziumdioxid-Schicht
124 erste Titannitrid-Schicht
126 Schichtenfolge
127 von Ätzmittel erfasster Bereich
128 Ätzmittelrichtung
130 Schichtenfolge
131 zweite Siliziumdioxid-Schicht 133 Schichtenfolge
135 Schichtenfolge 137 Schichtenfolge
138 dritte Siliziumdioxid-Schicht 139 zweite Titannitrid-Schicht
141 Schichtenfolge
142 von Ätzmittel erfasster Bereich 143 Ätzmittelrichtung
145 Speicherzelle
146 vierte Siliziumdioxid-Schicht 200 Schichtenfolge
201 Siliziumdioxid-Dielektrikum
202 dotiertes Poly-Silizium-Material
210 Strukturier-Anordnung
211 Substrat
212 erste Kohlenstoffnanoröhre
213 zweite Kohlensto fnanoröhre
214 zu strukturierendes Material
215 erste zusätzliche Schicht
216 zweite zusätzliche Schicht
217 dritte zusätzliche Schicht
218 Ätzmittel-Zuführeinrichtung
219 von Ätzmittel erfasster Bereich
220 Ätzmittelrichtung
230 Querschnittsansicht
231 dritte Kohlenstoffnanoröhre
232 vierte Kohlenstoffnanoröhre
233 vierte zusätzliche Schicht 300 Schichtenfolge
301 Aluminiumoxid-Substrat
302 Poren
303 Kohlenstoffnanoröhren 303a erster End-Abschnitt 310 Schichtenfolge
320 Schichtenfolge
321 dielektrische Schicht 330 Schichtenfolge
331 Poly-Silizium-Schicht
340 Schichtenfolge
341 Substrat
350 Schichtenfolge 400 Speicherzelle 401 Silizium-Substrat
402 erste Siliziumdioxid-Schicht
403 erste Titannitrid-Schicht
404 zweite Siliziumdioxid-Schicht
405 dritte Siliziumdioxid-Schicht
406 Kohlenstoffnanoröhre
407 zweite Titannitrid-Schicht

Claims

Patentansprüche:
1. Speicherzelle
• mit einem Vertikal-Schalt-Transistor und einem Speicher- Kondensator;
• wobei der Vertikal-Schalt-Transistor eine halbleitende Nanostruktur aufweist, die auf zumindest einem Teil des Speicher-Kondensators aufgewachsen ist.
2. Speicherzelle nach Anspruch 1, bei welcher der Vertikal-Schalt-Transistor und der Speicher- Kondensator zumindest teilweise in und/oder zumindest teilweise auf einem Substrat ausgebildet sind.
3. Speicherzelle nach Anspruch 2, bei welcher sich die Nanostruktur im Wesentlichen orthogonal zu der Oberfläche des Substrats erstreckt.
4. Speicherzelle nach Anspruch 3, bei der ein erster End-Abschnitt der Nanostruktur innerhalb des Substrats und bei der ein zweiter End-Abschnitt der Nanostruktur außerhalb des Substrats angeordnet ist.
5. Speicherzelle nach einem der Ansprüche 1 bis 4, bei welcher der Vertikal-Schalt-Transistor ein
Feldeffekttransistor ist.
6. Speicherzelle nach Anspruch 5, bei welcher • der erste End-Abschnitt der Nanostruktur einen ersten
Source-/Drain-Bereich
• der zweite End-Abschnitt der Nanostruktur einen zweiten Source-/Drain-Bereich
• ein zwischen den beiden End-Abschnitten angeordneter Zwischen-Bereich der Nanostruktur einen Kanal-Bereich des Vertikal-Schalt-Transistors bildet.
7. Speicherzelle nach einem der Ansprüche 4 bis 6, bei welcher zwischen dem ersten End-Abschnitt der Nanostruktur und dem Substrat eine dielektrische Schicht ausgebildet ist, wobei • der erste End-Abschnitt der Nanostruktur ein erstes elektrisch leitfähiges Kondensator-Element
• die dielektrische Schicht ein Kondensator-Dielektrikum
• das Substrat ein zweites elektrisch leitfähiges Kondensator-Element des Speicher-Kondensators bilden.
8. Speicherzelle nach Anspruch 7, bei der anstelle der dielektrischen Schicht eine ferroelektrische Schicht ausgebildet ist.
9. Speicherzelle nach Anspruch 7 oder 8, bei der zwischen zumindest einem Teil der dielektrischen Schicht und der Nanostruktur Katalysatormaterial zum Katalysieren des Ausbildens der Nanostruktur angeordnet ist,
10. Speicherzelle nach einem der Ansprüche 6 bis 9, bei der
• zumindest ein Teil des Zwischen-Bereichs der Nanostruktur von einer elektrisch isolierenden Ringstruktur umgeben ist, welche die Gate-
Isolationsschicht des Vertikal-Schalt-Transistors bildet;
• zumindest ein Teil der elektrisch isolierenden Ringstruktur von einem ersten elektrisch leitfähigen Bereich umgeben ist, welcher die Gate-Elektrode des
Vertikal-Schalt-Transistors und die Wort-Leitung- bildet.
11. Speicherzelle nach einem der Ansprüche 4 bis 10, bei welcher der zweite End-Abschnitt der Nanostruktur von einem zweiten elektrisch leitfähigen Bereich umgeben ist, welcher die Bit-Leitung bildet.
12. Speicherzelle nach einem der Ansprüche 1 bis 11, bei der die halbleitende Nanostruktur
• eine halbleitende Nanoröhre
• ein Bündel von halbleitenden Nanoröhren oder • ein halbleitendes Nanostäbchen aufweist.
13. Speicherzelle nach Anspruch 12, bei der das Nanostäbchen • Silizium
• Germanium
• Indiumphosphid und/oder
• Galliumarsenid aufweist.
14. Speicherzelle nach Anspruch 13, bei der die halbleitende Nanoröhre
• eine halbleitende Kohlenstoffnanoröhre
• eine halbleitende Kohlenstoff-Bor-Nanoröhre oder • eine halbleitende Kohlenstoff-Stickstoff-Nanoröhre
•ist.
15. Speicherzelle nach Anspruch 12 oder 14, bei der die Nanostruktur eine Kohlenstoffnanoröhre ist und bei der das Katalysatormaterial
• Eisen
• Kobalt und/oder
• Nickel aufweist.
16. Speicherzelle nach einem der Ansprüche 1 bis 15, die ausschließlich aus dielektrischem Material, metallischem Material und dem Material der Nanostruktur gebildet ist.
17. Speicherzelle nach einem der Ansprüche 2 bis 16, bei dem das Substrat aus polykristallinem oder amorphem Material oder aus kristallinem Material besteht.
18 . Speicherzellen-Anordnung mit einer Mehrzahl von Speicherzellen nach einem der Ansprüche 1 bis 17.
19. Verfahren zum Herstellen einer Speicherzelle, bei dem
• ein Vertikal-Schalt-Transistor und ein Speicher- Kondensator ausgebildet werden; • wobei eine halbleitende Nanostruktur des Vertikal- Schalt-Transistors ausgebildet wird, die auf zumindest einem Teil des Speicher-Kondensators aufgewachsen wird.
20. Verfahren nach Anspruch 19, bei dem der Vertikal-Schalt-Transistor und der Speicher- Kondensator zumindest teilweise in und/oder zumindest teilweise auf einem Substrat ausgebildet werden.
21. Verfahren nach Anspruch 20, bei - dem die Nanostruktur im Wesentlichen orthogonal zu der Oberfläche des Substrats ausgebildet wird.
22. Verfahren nach Anspruch 20, bei der ein erster End-Abschnitt der Nanostruktur innerhalb des Substrats und bei der ein zweiter End-Abschnitt der Nanostruktur außerhalb des Substrats ausgebildet wird.
23. Verfahren nach Anspruch 22, bei dem • der erste End-Abschnitt der Nanostruktur als erster Source-/Drain-Bereich
• der zweite End-Abschnitt der Nanostruktur als zweiter Source-/Drain-Bereich
• ein zwischen den beiden End-Abschnitten angeordneter Zwischen-Bereich der Nanostruktur als Kanal-Bereich des als Feldeffekttransistor ausgebildeten Vertikal-Schalt- Transistors ausgebildet werden.
24. Verfahren nach Anspruch 22 oder 23, bei dem zwischen dem ersten End-Abschnitt der Nanostruktur und dem Substrat eine dielektrische Schicht ausgebildet wird, wobei
• der erste End-Abschnitt der Nanostruktur als ein erstes elektrisch leitfähiges Kondensator-Element
• die dielektrische Schicht als Kondensator-Dielektrikum
• das Substrat als ein zweites elektrisch leitfähiges Kondensator-Element des Speicher-Kondensators ausgebildet wird.
25. Verfahren nach Anspruch 24, bei dem zwischen zumindest einem Teil der dielektrischen Schicht und der Nanostruktur Katalysatormaterial zum
Katalysieren des Ausbildens der Nanostruktur ausgebildet wird.
26. Verfahren nach einem der Ansprüche 23 bis 25, bei dem
• zumindest ein Teil des Zwischen-Bereichs der Nanostruktur von einer elektrisch isolierenden Ringstruktur umgeben wird, welche die Gate- Isolationsschicht des Vertikal-Schalt-Transistors bildet;
• zumindest ein Teil der elektrisch isolierenden Ringstruktur von einem ersten elektrisch leitfähigen Bereich umgeben wird, welcher die Gate-Elektrode des Vertikal-Schalt-Transistors und die Wort-Leitung bildet.
27. Verfahren nach einem der Ansprüche 23 bis 26, bei welcher der zweite End-Abschnitt der Nanostruktur von einem zweiten elektrisch leitfähigen Bereich umgeben wird, welcher die Bit-Leitung bildet.
28. Verfahren nach Anspruch 26 oder 27, bei dem die Wort-Leitung und/oder die Bit-Leitung und/oder die Gate-Elektrode ausgebildet werden, indem
• ein freiliegender oder mit einer Schicht bedeckter Teil der Nanostruktur mit elektrisch leitfähigem Material bedeckt wird; und • unter einem vorgebbaren Winkel bezüglich der
Nanostruktur ein Ätzmittel zum Ätzen des elektrisch leitfähigen Materials auf die mit dem elektrisch leitfähigen Material bedeckte Nanostruktur gerichtet wird, derart, dass einzig solche Teilbereiche des elektrisch leitfähigen Materials vor einem Entfernen infolge Ätzens geschützt sind, welche Teilbereiche von der Nanostruktur bezüglich des Ätzmittels abgeschattet werden.
29. Strukturier-Anordnung
• mit einer sich im Wesentlichen orthogonal zu der Oberfläche eines Substrats erstreckenden Nanostruktur, die zumindest teilweise außerhalb des Substrats angeordnet ist; • mit zu strukturierendem Material auf dem außerhalb des Substrats angeordneten Teil der Nanostruktur;
• mit einer Ätzmittel-Zuführeinrichtung, die derart eingerichtet ist, dass mit ihr Ätzmittel zum Ätzen von zu strukturierendem Material unter einem vorgebbaren Winkel zu der Nanostruktur auf die mit zu strukturierendem Material bedeckte Nanostruktur gerichtet werden kann derart, dass einzig solche Teilbereiche des zu strukturierenden Materials vor einem Entfernen infolge Ätzens geschützt sind, welche von der Nanostruktur bezüglich des Ätzmittels abgeschattet sind.
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