DE102006009721B4 - Nanodraht (Nanowire)-Speicherzelle und Verfahren zu deren Herstellung - Google Patents

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Abstract

Verfahren zur Herstellung einer Halbleiterspeichervorrichtung umfassend die Schritte: – Ausbilden zumindest eines Nanodrahts (30), welcher eine Nanodrahtlängserstreckung (32) aufweist, entlang welcher der Nanodraht (30) nacheinander – einen Kontaktierungsbereich (34), – einen Steuerbereich (36), und – einen Ladungsspeicherbereich (38), der als zumindest ein Teil einer ersten Kondensatorelektrode ausgebildet wird, umfasst; – Anordnen einer Steuerelektrode an den Steuerbereich (36) des Nanodrahts (30); – Anordnen eines Kondensatordielektrikums (48) zumindest – bereichsweise an die erste Kondensatorelektrode; und – Anordnen einer zweiten Kondensatorelektrode (50) zumindest bereichsweise an das Kondensatordielektrikum (48), wobei das Ausbilden des zumindest einen Nanodrahts (30) die Schritte umfasst: – Bereitstellen eines monokristallinen Ausgangssubstrats (10) mit einer planaren Substratgrenzfläche (12); – lokales Anordnen zumindest eines Katalysatorkeims (28) an zumindest einem Ankerbereich (26) in der Substratgrenzfläche (12); – katalytisches Wachsen des zumindest einen Nanodrahts (30) ausgehend von dem zumindest einen Ankerbereich...

Description

  • Zur Realisierung moderner Speicherzellen müssen gewisse systembedingte Kapazitäten auf. immer kleineren Grundflächen realisiert werden, um der stets voranschreitenden Integrationsdichte Folge zu leisten. Zusätzlich führt dieses kontinuierliche Verkleinern (”shrinking”) zu immer größer werdenden Problemen im Bereich der Leckströme des Ansteuertransistors, wodurch sich die Speicherkapazität schneller entlädt. Die Folge sind kürzere Auffrischzyklen und eine Erhöhung der Verlustleistung.
  • Zur Realisierung großer Kapazitäten auf möglichst kleiner Grundfläche wird unter anderem die Trench-Technologie verwendet. Dabei werden Trenches (Löcher bzw. Gräben) in das Si-Trägermaterial geätzt, die mit einer isolierenden Schicht ausgekleidet und dann elektrisch leitfähig aufgefüllt werden. Die Trenches können, abhängig von den verwendeten Prozessbedingungen, beispielsweise mit einer Tiefe von 7–8 μm und einer Breite bzw. einem Durchmesser von etwa 90 nm hergestellt werden. Um die Kapazität zu erhöhen, können sich die Trenches unter der Oberfläche noch aufweiten. Um bei steigender Integrationsdichte die benötigte Mindestkapazität pro Zelle zu gewährleisten, müssen die Trenches mit immer größeren Aspektverhältnissen zwischen Trenchtiefe und Trenchbreite hergestellt werden. Dies erfordert einen immer größeren technologischen Aufwand und beeinflusst damit auch die Herstellungskosten zukünftiger Halbleiterspeicher nicht unwesentlich.
  • Der Ansteuertransistor für die Speicherkapazität wird in konventioneller Silizium-Planartechnologie realisiert. Dies erfordert bei Trench-Technologie, dass Kapazität und Transistor in der Speicherzelle nebeneinander angeordnet werden müssen. Dies führt wiederum zu einer Begrenzung der Integrationsdichte von Speicherzellen.
  • Für die Reduzierung der Transistorleckströme werden heute bereits Zusatzprozesse wie z. B. Halo-Implantation angewendet, welche jedoch den Drain-Source-Strom reduzieren und die Schaltgeschwindigkeit negativ beeinflussen.
  • US 2005/076093 A1 beschreibt eine Speicherzelle mit einem Speicherkondensator und einem vertikalen Schalttransistor, wobei der vertikale Schalttransistor eine halbleitende Nanostruktur aufweist, die auf zumindest einem Teil des Speicherkondensators aufgewachsen ist. Insbesondere wird als halbleitende Nanostruktur ein Kohlenstoffnanoröhrchen oder ein halbleitendes Nanostäbchen verwendet. Die Grundidee dabei ist, dass das Aufwachsen der Nanostruktur in einem geätzten Graben erfolgt, der für das Aufwachsen als Schablone dient.
  • DE 102 50 868 A1 offenbart ein vertikal integriertes Bauelement, welches als Feldeffekttransistor ausgebildet ist. Dazu ist eine Nanostruktur, wie z. B. eine Kohlenstoffnanoröhre mit zwei Endabschnitten jeweils an eine Elektrode gekoppelt. Im mittleren Bereich, welcher als Kanalbereich des Feldeffekttransistor dient, ist die Kohlenstoffnanoröhre in einem Durchgangsloch einer Gateelektrode angeordnet und gegen diese durch eine Ringstruktur aus elektrisch isolierendem Material isoliert.
  • US 2005/0095780 A1 beschreibt eine Speicherzelle, welche in einem elektrisch leitfähigen Substrat hergestellt wird und bei der eine elektrische Kapazität zur Ladungsspeicherung dadurch erhöht wird, dass die Oberfläche eines in einer vorgegebenen Grabenstruktur ausgebildeten kapazitiven Elements durch ein Einbringen von Nanostrukturen vergrößert wird. Als Nanostruktur wird dazu in der Grabenstruktur insbesondere ein Nanoröhrchen oder ein Nanodraht ausgebildet.
  • US 2004/0188738 A1 offenbart eine vertikal integrierte Transistor-Kondensator-Zelle, welche ein Nanoröhrchen beinhaltet. Insbesondere sind sowohl der Transistor als auch der Kondensator in einem einzigen Kohlenstoffnanoröhrchen integriert. Dazu wird auf einem Substrat, in dem ein gewünschter Schaltkreis integriert ist, eine Isolatorschicht abgeschieden, auf der das Kohlenstoffnanoröhrchen an einer durch eine Strukturmaske vorgegebenen Position katalytisch gewachsen wird.
  • Es ist somit Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung einer Halbleiterspeichervorrichtung und eine Halbleiterspeichervorrichtung bereitzustellen, wobei bei verringertem Flächenbedarf verbesserte elektrische Eigenschaften erreicht werden.
  • Diese Aufgabe wird gemäß der vorliegenden Erfindung durch ein Verfahren mit den im Anspruch 1 angegebenen Merkmalen und eine Halbleiterspeichervorrichtung mit den in Anspruch 11 angegebenen Merkmalen gelöst. Bevorzugte Ausführungsformen sind Gegenstand der abhängigen Ansprüche.
  • Somit stellt die vorliegenden Erfindung ein Verfahren zur Herstellung einer Halbleiterspeichervorrichtung bereit, welches die Schritte umfasst:
  • – Ausbilden zumindest eines Nanodrahts, welcher eine Nanodrahtlängserstreckung aufweist, entlang welcher der Nanodraht nacheinander
    • – einen Kontaktierungsbereich,
    • – einen Steuerbereich, und
    • – einen Ladungsspeicherbereich, der als zumindest ein Teil einer ersten Kondensatorelektrode ausgebildet wird, umfasst;
    • – Anordnen einer Steuerelektrode an den Steuerbereich des Nanodrahts;
    • – Anordnen eines Kondensatordielektrikums zumindest bereichsweise an die erste Kondensatorelektrode; und
    • – Anordnen einer zweiten Kondensatorelektrode zumindest bereichsweise an das Kondensatordielektrikum unter Bildung einer elektrischen Speicherkapazität zwischen der ersten und der zweiter Kondensatorelektrode mit dem dazwischen angeordneten Kondensatordielektrikum, wobei das Ausbilden des zumindest einen Nanodrahts die Schritte umfasst:
    • – Bereitstellen eines monokristallinen Ausgangssubstrats mit einer planaren Substratgrenzfläche;
    • – lokales Anordnen zumindest eines Katalysatorkeims an zumindest einem Ankerbereich in der Substratgrenzfläche;
    • – katalytisches Wachsen des zumindest einen Nanodrahts ausgehend von dem zumindest einen Ankerbereich und wobei das Verfahren außerdem einen Schritt des Abtragens des Ausgangssubstrats zumindest bereichsweise zumindest bis zur Substratgrenzfläche umfasst, wobei der Kontaktierungsbereich des zumindest einen Nanodrahts freigelegt wird.
  • Die Erfindung betrifft somit vorzugsweise eine monolithische Integration des Kontaktierungsbereichs, des Steuerbereichs und des Ladungsspeicherbereichs in einem vorzugsweise im wesentlichen monokristallinen Nanodraht. Anders als im Stand der Technik werden die einzelnen Komponenten somit vorzugsweise nicht als unabhängige Bauteile gefertigt, sondern in einem einheitlichen Prozess zusammenhängend hergestellt.
  • Nanodrähte können mit Durchmessern von unter 10 nm bis über 100 nm und Längen bis zu 750 μμm realisiert werden. Zusätzlich ist ein lokales radiales Wachstum der Nanodrähte möglich. Dadurch ermöglichen Nanodrähte Kapazitäten im fF-Bereich (Femtofarad-Bereich) ohne eine Limitierung durch das Aspektverhältnis der Trench-Technologie. Darüber hinaus erlaubt die relativ einfache Längen- bzw. Oberflächenskalierung der Nanodrähte die Verwendung von dickeren Dielektrikumsschichten im Vergleich zur Trench-Technologie, wodurch die Kapazitätsleckströme reduziert und somit die Auffrischzyklen verlängert werden können. Für eine effiziente Flächennutzung zwischen Kapazität und Transistor in der Speicherzelle wird hier der Ansteuertransistor vertikal in den Nanodraht integriert. Vorzugsweise wird der Transistor mit einem radialen Gate versehen, wodurch sich minimale Drain-Source-Leckströme ergeben und der Kapazitäts-Auffrischzyklus ebenfalls verlängert werden kann. Die Schaltgeschwindigkeit des Transistors kann vorzugsweise durch eine durch Abscheidungsverfahren bestimmte Gatelänge optimiert werden. Hierbei werden vorzugsweise epitaktische Abscheidungsverfahren eingesetzt. Nanodraht-Vertikaltransistoren wurden bereits in der Literatur demonstriert (”Single Crystal Nanowire Vertical Surround-Gate Field-Effect Transistor”, Nano Letters, Vol. 4, No. 7, pp. 1247–1252, 2004).
  • Da Nanodrähte nicht aus demselben Material wie ein Substrat bestehen müssen auf dem sie angeordnet oder ausgebildet werden können, sind auch Nanodrähte aus anderen Halbleitermaterialien, z. B. IV-Halbleiter wie Ge oder SiGe, III-V-Halbleiter wie GaAs, InP, oder GaN, II-VI-Halbleiter wie ZnO, mit beispielsweise größeren Elektronen- bzw. Löcherbeweglichkeiten, z. B. Ge, GaAs oder InP, geringerer Temperatur- und Strahlungsempfindlichkeit, z. B. GaN oder SiC, auf Silizium-Substrat denkbar. Dies eröffnet die Möglichkeit anwendungsspezifische Speicherzellen zu realisieren, inklusive alternativer Transistortypen zum MOSFET, z. B. MESFET, HEMT oder HBT.
  • Eine analoge vertikale Architektur der Speicherzelle lässt sich auch mit Carbon-Nanotubes (CNTs) realisieren. Carbon-Nanotubes sind auf Kohlenstoff basierende Nanoröhrchen bzw. Nanodrähte. CNTs können bereits in Längen bis zu 1 mm und Durchmessern von 0,4 nm bis 100 nm hergestellt werden.
  • Im folgenden wird nur noch der Begriff Nanodraht verwendet, wobei stets auch selbstorganisiert gewachsene Nanoröhrchen wie z. B. Carbon-Nanotubes eingeschlossen sein sollen.
  • Besonders bevorzugt ist der Nanodraht zumindest teilweise im wesentlichen monokristallin bzw. einkristallin, d. h. er besteht vorzugsweise zumindest bereichsweise auf einer Länge, die etwa seinem Durchmesser, vorzugsweise dem doppelten, am meisten bevorzugt mehr als dem fünffachen seines Durchmessers entspricht, oder auf der gesamten Länge aus einem Kristall.
  • Vorzugsweise wird der Nanodraht aus zumindest bereichsweise dotiertem Halbleitermaterial gebildet, wobei vorzugsweise der Steuerbereich anders dotiert wird als der Kontaktierungsbereich und der Ladungsspeicherbereich. Beispielsweise könnte der Kontaktierungsbereich und der Ladungsspeicherbereich zumindest bereichsweise n-typ (z. B. n+) dotiert werden, während der Steuerbereich p-typ (z. B. p–) dotiert wird. Alternativ könnten auch der Kontaktierungsbereich und der Ladungsspeicherbereich p-typ (vorzugsweise p+) dotiert werden, während der Steuerbereich n-typ (vorzugsweise n–) dotiert wird. Insbesondere ist vorzugsweise der Steuerbereich niedriger dotiert als der Kontaktierungsbereich und der Ladungsspeicherbereich.
  • Das Dotierprofil des Nanodraht wird vorzugsweise durch den Wachstumsprozess in axialer Richtung exakt definiert. Damit ist vorzugsweise keine Mehrfachepitaxie erforderlich. Die elektrische Isolation mehrerer Speicherzellen untereinander erfordert keine zusätzlichen Prozessschritte. Semi-isolierende Substrate sind nicht zwingend erforderlich.
  • Vorzugsweise umfasst der Nanodraht und insbesondere der Kontaktierungsbereich und/oder der Steuerbereich und/oder der Ladungsspeicherbereich Silizium und/oder Germanium und/oder zumindest einen der III-V-Halbleiter BN, BP, BAs, AlN, AlP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, InN, InP, InAs, InSb und/oder zumindest einen der II-VI-Halbleiter ZnO, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe, HgS, HgSe, HgTe BeS, BeSe, BeTe, MgS, MgSe und/oder zumindest eine der Verbindungen GeS, GeSe, GeTe, SnS, SnSe, SnTe, PbO, PbS, PbSe, PbTe und/oder zumindest eine der Verbindungen CuF, CuCl, CuBr, CuI, AgF, AgCl, AgBr und/oder AgI. Besonders bevorzugt umfasst der Steuerbereich intrinsisches und/oder niedrig dotiertes Halbleitermaterial, vorzugsweise Silizium und/oder Germanium und/oder Galliumnitrid.
  • Steuertransistor und Kapazität sind in nur einem Nanodraht realisiert. Der Transistor wird hierbei vorzugsweise vertikal und mit radialem Gate integriert, um Leckströme zu vermeiden und eine optimale Flächennutzung pro Zelle zu erreichen.
  • Das Kondensatordielektrikum wird dabei vorzugsweise zumindest bereichsweise als dielektrische Schicht mit einer Schichtdicke ausgebildet, die den kleinsten Abstand zwischen der ersten und der zweiten Kondensatorelektrode festlegt.
  • Vorzugsweise wird der zumindest eine Nanodraht zumindest teilweise, vorzugsweise im wesentlichen vollständig ausgebildet, bevor das Kondensatordielektrikum an die erste Kondensatorelektrode angeordnet wird und/oder bevor die Steuerelektrode an den Steuerbereich angeordnet wird. Dabei erfolgt vorzugsweise das Anordnen der zweiten Kondensatorelektrode an das Kondensatordielektrikum nach dem Anordnen des Kondensatordielektrikums an die erste Kondensatorelektrode.
  • Erfindungsgemäß wird der Steuerbereich als Kanalbereich eines Feldeffekttransistors ausgebildet. Der Schritt des Anordnens der Steuerelektrode an den Steuerbereich umfasst die Schritte:
    • – Anordnen eines Gatedielektrikums zumindest bereichsweise an den Kanalbereich des Nanodrahts; und
    • – Anordnen einer elektrisch leitfähigen Gateelektrode zumindest bereichsweise an das Gatedielektrikum. Die Steuerelektrode umfasst in diesem Fall somit eine durch ein Gatedielektrikum gegen den Steuerbereich elektrisch isolierte Gateelektrode. Dabei erfolgt das Anordnen der Gateelektrode an das Gatedielektrikum vorzugsweise nach dem Anordnen des Gatedielektrikums an den Kanalbereich.
  • In einer anderen bevorzugten Ausführungsform wird der Steuerbereich als Basisbereich eines Bipolartransistors vorzugsweise eines Heterobipolartransistors (HBT) ausgebildet und im Schritt des Anordnens der Steuerelektrode wird eine elektrisch leitfähige Verbindung der Steuerelektrode zum Steuerbereich ausgebildet wird.
  • Erfindungsgemäß umfasst das Ausbilden des zumindest einen Nanodrahts die Schritte:
    • – Bereitstellen eines im wesentlichen monokristallinen Ausgangssubstrats mit einer im wesentlichen planaren Substratgrenzfläche;
    • – lokales Anordnen zumindest eines Katalysatorkeims an zumindest einem Ankerbereich in der Substratgrenzfläche;
    • – katalytisches Wachsen des zumindest einen Nanodrahts ausgehend von dem zumindest einen Ankerbereich. Dabei bildet der Ankerbereich einen vorzugsweise gezielt ausgewählten kleinen Bereich der Substratgrenzfläche, über den der Nanodraht an die Substratgrenzfläche angeordnet werden soll. Der Ankerbereich bildet somit vorzugsweise einen lokalen Wachstumsbereich an der Substratgrenzfläche. In einer bevorzugten Ausführungsform umfasst das Anordnendes Katalysatorkeims eine lithographische Strukturierung (z. B. optisch, E-Beam, EUV, Imprint) mittels Lift-Off- oder Ätztechnik. Alternativ könnte das Anordnen des Katalysatorkeims auch selbstorganisiert erfolgen, insbesondere nach einer groblithographischen Vorstrukturierung. Das Nanodraht Wachstum erfolgt vorzugsweise epitaktisch, besonders bevorzugt durch VLS-Epitaxie (vapor-liquid-solid-Epitaxie). Dabei liegt der Katalysator vorzugsweise in flüssiger Phase vor. Das in der Gasphase angebotene Nanodrahtmaterial wird in der flüssigen Phase des Katalysators gelöst. Am Übergang zwischen dem flüssigen Katalysator und dem festen Nanodraht wird das gelöste Nanodrahtmaterial aufgrund von Übersättigung der flüssigen Phase an der vorzugsweise kristallinen, festen Phase des Nanodrahts abgeschieden.
  • Vorzugsweise wird vor dem Ausbilden des zumindest einen Nanodrahts im Ausgangssubstrat zumindest eine Steuerschaltung ausgebildet. Dabei wird vorzugsweise in herkömmlicher CMOS-Technologie eine integrierte Schaltung zur Ansteuerung einer Vielzahl von Speicherzellen ausgebildet. Vorzugsweise wird vor dem Ausbilden des zumindest einen Nanodrahts an die Steuerschaltung eine Schaltungsschutzpassivierung angeordnet.
  • Vorzugsweise verläuft die Nanodrahtlängserstreckung im wesentlichen entlang einer geradlinigen Nanodrahtlängsachse parallel zur Flächennormalen der Substratgrenzfläche und das epitaktische Wachstum erfolgt vorzugsweise ausgehend von dem Ankerbereich in Richtung der Nanodrahtlängsachse vom Ausgangssubstrat weg.
  • Besonders bevorzugt werden der Kontaktierungsbereich, der Steuerbereich und der Ladungsspeicherbereich des Nanodrahts nacheinander in dieser Reihenfolge ausgebildet. Damit wirken sich bei gleichzeitigem parallelem Wachstum mehrerer Nanodrähte die Fluktuationen in der Wachstumslänge nicht so stark auf die relative Position der Steuerbereiche aus, da der absolut größte Anteil evtl. Fluktuationen im Ladungsspeicherbereich auftritt.
  • Weiter bevorzugt umfasst das Verfahren außerdem einen Schritt des Erhöhens der elektrischen Leitfähigkeit zumindest eines Teils des Ladungsspeicherbereichs durch Eindiffundieren von Metall unter Bildung zumindest eines metallisch leitfähigen Drahtabschnitts. Dies ist besonders bevorzugt, wenn der Ladungsspeicherbereich des Nanodrahts Halbleitermaterial insbesondere als Hauptbestandteil umfasst.
  • Vorzugsweise umfasst der Schritt des Anordnens der zweiten Kondensatorelektrode an das Kondensatordielektrikum einen Schritt des Ausbildens einer im wesentlichen planaren und im wesentlichen zur Substratgrenzfläche parallelen Vorrichtungsgrenzfläche derart, dass der zumindest eine Nanodraht zwischen der Substratgrenzfläche und der Vorrichtungsgrenzfläche angeordnet ist. Weiter bevorzugt umfasst das Verfahren außerdem einen Schritt des Anordnens eines Trägersubstrats an die Vorrichtungsgrenzfläche besonders bevorzugt durch Waferbonding. Außerdem umfasst das Verfahren erfindungsgemäß einen Schritt des Abtragens des Ausgangssubstrats zumindest bereichsweise bis zur Substratgrenzfläche, wobei der Kontaktierungsbereich des zumindest einen Nanodrahts freigelegt wird.
  • In einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens wird eine Vielzahl von Nanodrähten rasterartig in einer Vielzahl von Reihen und einer Vielzahl von Spalten angeordnet. Besonders bevorzugt werden die Kontaktierungsbereiche der Nanodrähte innerhalb jeder Spalte über jeweils eine elektrisch leitfähige Spaltenleitung elektrisch leitfähig miteinander verbunden werden. Besonders bevorzugt werden außerdem die Steuerelektroden innerhalb jeder Reihe über jeweils eine elektrisch leitfähige Reihenleitung elektrisch leitfähig miteinander verbunden.
  • Gemäß der vorliegenden Erfindung wird außerdem eine Halbleiterspeichervorrichtung bereitgestellt, welche umfasst:
    • – zumindest einen Nanodraht, welcher eine Nanodrahtlängserstreckung aufweist, entlang welcher der Nanodraht nacheinander
    • – einen Kontaktierungsbereich,
    • – einen Steuerbereich, und
    • – einen Ladungsspeicherbereich, der als zumindest ein Teil einer ersten Kondensatorelektrode ausgebildet ist, umfasst;
    • – eine Steuerelektrode, die an den Steuerbereich des Nanodrahts angeordnet ist, zur Bildung eines Surround-Gate-Feldeffekttransistors;
    • – ein Kondensatordielektrikum, das zumindest bereichsweise an die erste Kondensatorelektrode angeordnet ist; und
    • – eine zweiten Kondensatorelektrode, die zumindest bereichsweise an das Kondensatordielektrikum unter Bildung einer elektrischen Speicherkapazität zwischen der ersten und der zweiter Kondensatorelektrode mit dem dazwischen angeordneten Kondensatordielektrikum angeordnet ist, wobei die Kapazität des Kondensators dadurch erhöht wird, dass die Ausdehnung des Nanodrahts in zumindest einer Richtung senkrecht zur Nanodrahtlängserstreckung derart variiert, dass der Ladungsspeicherbereich zumindest abschnittsweise mit einem größeren Querschnitt als der Querschnitt des Steuerbereichs des Feldeffekttransistors senkrecht zur Nanodrahtlängserstreckung ausgebildet ist oder die erste Kondensatorelektrode weiterhin eine elektrisch leitfähige Elektrodenerweiterung umfasst, die mit dem Ladungsspeicherbereich des Nanodrahts elektrisch leitfähig verbunden ist.
  • Die einzelnen Komponenten bilden somit nicht unabhängige Bauteile, sondern eine in einem Nanodraht zusammengefasste bzw. integrierte Einheit, die vorzugsweise in einem einheitlichen Prozess hergestellt wurde.
  • Vorzugsweise wird der Nanodraht aus zumindest bereichsweise dotiertem Halbleitermaterial gebildet, wobei vorzugsweise der Steuerbereich anders dotiert wird als der Kontaktierungsbereich und der Ladungsspeicherbereich. Beispielsweise könnte der Kontaktierungsbereich und der Ladungsspeicherbereich zumindest bereichsweise n-typ (z. B. n+) dotiert werden, während der Steuerbereich p-typ (z. B. p–) dotiert wird. Alternativ könnten auch der Kontaktierungsbereich und der Ladungsspeicherbereich p-typ (vorzugsweise p+) dotiert werden, während der Steuerbereich n-typ (vorzugsweise n–) dotiert wird. Insbesondere ist vorzugsweise der Steuerbereich niedriger dotiert als der Kontaktierungsbereich und der Ladungsspeicherbereich.
  • Vorzugsweise ist der Nanodraht ein Halbleiternanodraht oder umfasst zumindest Halbleitermaterial. Der Nanodraht könnte insbesondere auch von einem Kohlenstoffnanoröhrchen (Carbon-Nanotube) gebildet sein oder zumindest ein Kohlenstoffnanoröhrchen umfassen. Besonders bevorzugt ist der Nanodraht zumindest bereichsweise im wesentlichen monokristallin.
  • Vorzugsweise bildet die Nanodrahtlängserstreckung im wesentlichen auf ihrer gesamten Länge eine geradlinige Nanodrahtlängsachse, welche besonders bevorzugt parallel zu einer Substratnormalenrichtung der Halbleiterspeichervorrichtung verläuft.
  • Es ist bevorzugt, dass der Ladungsspeicherbereich entlang der Nanodrahtlängserstreckung eine Länge von mehr als 200 nm, vorzugsweise mehr als 1 μm, noch mehr bevorzugt mehr als 5 μm, besonders bevorzugt mehr als 20 μm, am meisten bevorzugt mehr als 100 μm aufweist. Eine große Länge des Ladungsspeicherbereichs führt zu einer hohen elektrischen Kapazität der Halbleiterspeichervorrichtung.
  • Es ist bevorzugt, dass die Länge des Steuerbereichs entlang der Nanodrahtlängserstreckung kleiner als 200 nm, vorzugsweise kleiner als 100 nm, noch mehr bevorzugt kleiner als 100 nm, besonders bevorzugt kleiner als 50 nm und am meisten bevorzugt kleiner als 30 nm ist. Eine kurz Länge des Steuerbereichs führt zu einer schnellen Ladungsspeicherung.
  • Vorzugsweise weist der Nanodraht zumindest bereichsweise eine Ausdehnung senkrecht zur Nanodrahtlängserstreckung auf, die in einem Bereich zwischen 0,4 nm und 500 nm, vorzugsweise zwischen 2 nm und 200 nm, noch mehr bevorzugt zwischen 10 nm und 100 nm liegt. Besonders bevorzugt liegt das Aspektverhältnis zwischen Länge des Nanodrahts entlang der Nanodrahtlängserstreckung und dem Durchmesser senkrecht zur Nanodrahtlängserstreckung über 50, noch mehr bevorzugt über 100, am meisten bevorzugt über 500. Vorzugsweise weist der Nanodraht entlang der Nanodrahtlängserstreckung eine Ausdehnung von mehr als 200 nm, vorzugsweise mehr als 1 μm, noch mehr bevorzugt mehr als 5 μm, besonders bevorzugt mehr als 20 μm, am meisten bevorzugt mehr als 100 μm auf.
  • Vorzugsweise weist der Nanodraht zumindest bereichsweise eine Ausdehnung senkrecht zur Nanodrahtlängserstreckung von weniger als 50 nm, noch mehr bevorzugt weniger als 20 nm, besonders bevorzugt weniger als 5 nm und am meisten bevorzugt weniger als 2 nm auf. Außerdem weist der Nanodraht vorzugsweise zumindest bereichsweise eine Ausdehnung senkrecht zur Nanodrahtlängserstreckung von mehr als 10 nm, noch mehr bevorzugt mehr als 50 nm, besonders bevorzugt mehr als 200 nm und am meisten bevorzugt weniger als 500 nm auf. Insbesondere weist der Steuerbereich vorzugsweise eine kleinere Ausdehnung senkrecht zur Nanodrahtlängserstreckung auf als der Ladungsspeicherbereich. Vorzugsweise ist der Querschnitt des Nanodrahts senkrecht zur Nanodrahtlängserstreckung zumindest im Steuerbereich im wesentlichen konstant, d. h. die Querschnittsfläche des Nanodrahts senkrecht zur Nanodrahtlängserstreckung entlang der Nanodrahtlängserstreckung ändert sich zumindest im Steuerbereich nicht oder nicht wesentlich. In einer bevorzugten Ausführungsform ändert die Querschnittsfläche des Nanodrahts senkrecht zur Nanodrahtlängserstreckung entlang der gesamten Nanodrahtlängserstreckung nicht. Dies führt zu einer besonders einfachen Herstellung und einer besonders homogenen Strom- und/oder Feldverteilung.
  • Gemäß einer Ausführungsform variiert die Ausdehnung des Nanodrahts im Ladungsspeicherbereich in zumindest einer Richtung senkrecht zur Nanodrahtlängserstreckung, d. h. der Ladungsspeicherbereich weist Abschnitte entlang der Nanodrahtlängserstreckung auf, die unterschiedliche Ausdehnung senkrecht zur Längsrichtung bzw. der Nanodrahtlängserstreckung aufweisen. Insbesondere könnte die Größe und/oder Form der Querschnittsfläche senkrecht zur Nanodrahtlängserstreckung über die Länge des Nanodrahts variieren. Dabei könnten Abschnitte des Ladungsspeicherbereichs mit vergrößerter Querschnittfläche als Elektrodenlamellen ausgebildet sein. Vorzugsweise umfasst der Ladungsspeicherbereich eine Vielzahl solcher Elektrodenlamellen. Die Elektrodenlamellen mit einer großen Querschnittsfläche sind dabei vorzugsweise durch Abstandsbereiche des Landungsspeicherbereichs mit einer kleinerer Querschnittfläche voneinander getrennt. Dabei ist die große Querschnittsfläche vorzugsweise zumindest 1,5-mal, weiter bevorzugt zumindest 5-mal noch mehr bevorzugt zumindest 10-mal und am meisten bevorzugt zumindest 20-mal so groß wie die kleinere Querschnittsfläche. Dadurch wird eine besonders große Oberfläche und somit eine besonders hohe elektrische Speicherkapazität des Speicherkondensators erreicht.
  • In einer bevorzugten Ausführungsform bildet der Ladungsspeicherbereich des Nanodrahts im wesentlichen die erste Kondensatorelektrode. Vorzugsweise bildet der Ladungsspeicherbereich zumindest den Hauptbestandteil der ersten Kondensatorelektrode. Dabei ist vorzugsweise das Kondensatordielektrikum zumindest bereichsweise an den Ladungsspeicherbereich des Nanodrahts angeordnet.
  • Gemäß einer anderen Ausführungsform umfasst die erste Kondensatorelektrode außerdem eine elektrisch leitfähige Elektrodenerweiterung, die mit dem Ladungsspeicherbereich des Nanodrahts elektrisch leitfähig verbunden ist. Vorzugsweise ist die Elektrodenerweiterung als elektrisch leitfähige Schicht ausgebildet, die den Ladungsspeicherbereich des Nanodraht zumindest bereichsweise röhrenförmig umgibt. Dadurch kann insbesondere die Kondensatoroberfläche und somit die elektrische Kapazität vergrößert werden. Außerdem wird dadurch vorzugsweise die elektrische Leitfähigkeit und insbesondere der elektrische Serienwiderstand der ersten Kondensatorelektrode verringert.
  • Insgesamt werden vorzugsweise die erfindungsgemäße Halbleiterspeichervorrichtung und ihre bevorzugten Ausführungsformen durch das erfindungsgemäße Verfahren hergestellt.
  • Die Erfindung wird nachfolgend mit Bezug auf begleitende Zeichnungen bevorzugter Ausführungsformen beispielhaft beschrieben. Dabei zeigen:
  • 1A–1K: eine bevorzugte Ausführungsform eines Herstellungsverfahrens gemäß der vorliegenden. Erfindung;
  • 2: eine bevorzugte Anordnung von Speicherzellen, in einer Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung;
  • 3A: eine Halbleiterspeichervorrichtung; und
  • 3B–3E: bevorzugte Ausführungsformen einer erfindungsgemäßen Halbleiterspeichervorrichtung.
  • Die Erfindung wird anhand von bevorzugten Ausführungsformen des erfindungsgemäßen Verfahrens zur Herstellung einer Halbleiterspeichervorrichtung beschrieben. Die Figuren zeigen das Verfahrensprodukt in den wichtigsten Verfahrensstadien, wobei nicht alle Verfahrensschritte, die der Fachmann in bekannter Weise durchführen kann, explizit dargestellt werden.
  • 1A zeigt ein Ausgangssubstrat 10 für die Herstellung einer Halbleiterspeichervorrichtung gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung. Das Ausgangssubstrat 10 umfasst vorzugsweise monokristallines Halbleitermaterial und weist eine im wesentlichen planare Substratgrenzfläche 12 auf. Außerdem weist das Ausgangssubstrat 10 eine Substratstufe 14 mit einer Stufenseitenfläche 16 auf, wobei die Substratstufe 14 einen Vorsprung im Ausgangssubstrat 10 bildet, welcher eine Prozessoberfläche 18 aufweist, die durch die Stufenseitenfläche 16 von der Substratgrenzfläche 12 getrennt ist. Im Bereich der Prozessoberfläche 18 ist im Ausgangssubstrat 10 ein Schaltungsbereich 20 ausgebildet, in dem vorzugsweise in herkömmlicher CMOS-Technologie mittels Lithographie und Ätzprozessen elektronische Schaltungen und insbesondere eine Steuerschaltung zur Ansteuerung von Speicherzellen ausgebildet sind. Außerdem sind in der Substratstufe 14 elektrisch leitfähige Durchkontaktierungen 22 ausgebildet, die sich vom Schaltungsbereich 20 in das Ausgangssubstrat 10 hinein über die Ebene der Substratgrenzfläche 12 hinweg erstrecken. Diese vorzugsweise metallischen Durchkontaktierungen 22 (vias) dienen der späteren elektrischen Ankontaktierung des Schaltungsbereichs 20.
  • Vor der weiteren Prozessierung wird der Schaltungsbereich 20 mittels einer Schaltungsschutzpassivierung 24 vor Zerstörung oder Beschädigung geschützt. Dazu wird die Schaltungsschutzpassivierung 24 zumindest an die Prozessoberfläche 18, vorzugsweise auch an die Stufenseitenfläche 16 angeordnet. Als Schaltungsschutzpassivierung 24 könnte insbesondere elektrisch isolierendes Material, wie z. B. Si3N4, dienen.
  • Anschließend werden an lokalisierten Ankerbereichen 26 der Substratgrenzfläche 12 Katalysatorkeime 28 angeordnet. Hierbei handelt es sich vorzugsweise um eine dünne Schicht aus Katalysatormaterial (z. B. Nickel, Gold), die vorzugsweise lithographisch (z. B. optisch, E-Beam, EUV, Imprint) mittels Lift-Off- oder Ätztechnik strukturiert wird. Alternativ könnten die Katalysatorkeime 28 auch selbstorganisiert angeordnet werden. Die Katalysatorkeime 28 fördern das anschließende Nanodrahtwachstum zur gezielten Anordnung von Nanodrähten an die Ankerbereiche 26.
  • 1B zeigt ein Verfahrensprodukt nach dem Ausbilden von Nanodrähten 30, welche an die Ankerbereiche 26 der Substratgrenzfläche 12 angeordnet sind. Die Nanodrähte 30 werden vorzugsweise durch katalytisches, epitaktisches Nanodrahtwachstum (z. B. MBE, CVD) hergestellt und bilden vorzugsweise freistehenden Säulen. Besonders bevorzugt ist dabei die Herstellung mittels eines VLS-Epitaxieverfahrens (vapor liquid solid). Dabei wird Nanodrahtmaterial in atomarer oder molekularer Form in der Gasphase angeboten. Die Moleküle bzw. Atome werden aus der Gasphase in einer flüssigen Phase der Katalysatorkeime 28 gelöst und von dort vorzugsweise in kristalliner Form an der Grenzfläche zum Nanodraht abgeschieden. Der Katalysatorkeim 28 befindet sich während des Wachstums stets an der Wachstumsfront des Nanodrahts 30. Je nach Konzentration und Art des in der Gasphase angebotenen Materials und je nach den gewählten Prozessbedingungen können die Nanodrähte mit unterschiedlichen Materialzusammensetzungen hergestellt werden. Weitere Wachstumsbedingungen wie Materialpartialdruck und Temperatur bestimmen Geschwindigkeit und evtl. Richtung des Wachstums, beeinflussen also insbesondere das Verhältnis zwischen axialem und radialem Wachstum der Nanodrähte.
  • In der dargestellten bevorzugten Ausführungsform verlaufen die Nanodrähte 30 im wesentlichen entlang einer Nanodrahtlängsachse 32, welche die Nanodrahtlängserstreckung darstellt. Ausgehend von den Ankerbereichen 26 umfassen die Nanodrähte 30 nacheinander jeweils einen Kontaktierungsbereich 34, einen Steuerbereich 36 und einen Ladungsspeicherbereich 38. Die Nanodrähte 30 sind dabei über ihre gesamte Länge entlang der Nanodrahtlängserstreckung im wesentlichen geradlinig ausgebildet und weisen einen im wesentlichen konstanten Querschnitt senkrecht zur Nanodrahtlängserstreckung auf. Bei dieser geradlinigen Ausgestaltung der Nanodrähte fällt die Nanodrahtlängserstreckung mit einer geraden Nanodrahtlängsachse zusammen.
  • Vorzugsweise umfassen die Nanodrähte 30 Halbleitermaterial, wobei sich besonders bevorzugt die einzelnen Abschnitte (Kontaktierungsbereich 34, Steuerbereich 36, Ladungsspeicherbereich 38) in der Dotierung unterscheiden. Die Dotierung der einzelnen Bereiche wird vorzugsweise bereits bei der Herstellung der Nanodrähte 30, d. h. während des Wachstums, festgelegt. Alternativ könnte die Dotierung auch durch nachträgliches Diffundieren und/oder Implantieren von Dotierstoff bewirkt werden.
  • Für das epitaktische Wachstum der Nanodrähte 30 an der Substratgrenzfläche 12 ist es besonders bevorzugt, ein im wesentlichen monokristallines Ausgangssubstrats 12 zu verwenden. Damit erreicht man eine gut vorhersagbare bzw. bestimmbare Orientierung der Nanodrahtlängsachse und insbesondere einen im wesentlichen parallelen Verlauf der Nanodrahtlängsachsen 32 bei der gleichzeitigen Herstellung einer Vielzahl von Nanodrähten 30. Die dargestellten Nanodrähte 30 weisen ein Aspektverhältnis zwischen ihrer Länge in Richtung der Nanodrahtlängserstreckung und ihrer Dicke bzw. ihrem Durchmesser senkrecht zur Nanodrahtlängserstreckung von vorzugsweise mehr als 50, noch mehr bevorzugt mehr als 100, besonders bevorzugt mehr als 200 und am meisten bevorzugt mehr als 500 auf. Insbesondere weist der Ladungsspeicherbereich 38 eine Länge von vorzugsweise mehreren Mikrometern besonders bevorzugt mehr als 10 μm auf. Der Kontaktierungsbereich 34 und der Steuerbereich 36 besitzen vorzugsweise eine Länge von jeweils weniger als 200 nm. Insbesondere der Steuerbereich 36 weist vorzugsweise eine Länge in Richtung der Nanodrahtlängsachse von weniger als 100 nm, besonders bevorzugt weniger als 50 nm auf. Somit nimmt vorzugsweise der Ladungsspeicherbereich 38 den größten Teil des Nanodrahts 30 ein.
  • Der Übergangsabschnitt vom Kontaktierungsbereich 34 über den Steuerbereich 36 zum Ladungsspeicherbereich 38, welcher für die spätere Bildung eines Steuertransistors dient, wird in einem nächsten Verfahrensschritt durch Abscheiden einer Transistorschutzpassivierung 40 geschützt. Dies ist in 1C dargestellt. Als Transistorschutzpassivierung 40 eignet sich insbesondere SiO2. Dazu wird SiO2 abgeschieden, planarisiert und bis zur gewünschten Dicke zurückgeätzt.
  • Anschließend wird eine Diffusionsbeschichtung 42 abgeschieden. Diese Diffusionsbeschichtung 42 wird insbesondere an die Ladungsspeicherbereiche 38 der Nanodrähte 30 angeordnet. Für die Diffusionsbeschichtung 42 wird ein Material gewählt, das nach Eindiffundieren in die Ladungsspeicherbereiche 38 zu einer metallischen Leitfähigkeit im Diffusionsbereich führt, also insbesondere die elektrische Leitfähigkeit der Ladungsspeicherbereiche 38 erhöht. Bei Verwendung von Silizium als Hauptbestandteil für die Nanodrähte 38 eignet sich beispielsweise Nickel besonders als Material der Diffusionsbeschichtung 42. Durch Tempern der Vorrichtung, z. B. bei ca. 400°C, entsteht in den Ladungsspeicherbereichen 38 vorzugsweise Nickelsilizid.
  • Durch den Diffusionsprozess entstehen in den Ladungsspeicherbereichen 38 metallisch leitfähige Drahtabschnitte 44. Wie in 1D dargestellt, wird nach der Diffusion die überschüssige Diffusionsbeschichtung 42 wieder entfernt. Dies erfolgt beispielsweise mittels nasschemischen Ätzens. Um Rückstände der Diffusionsbeschichtung möglichst vollständig zu beseitigen, wird vorzugsweise auch die Transistorschutzpassivierung 40 teilweise rückgeätzt.
  • Anschließend wird vorzugsweise an der freiliegenden Oberfläche der Transistorschutzpassivierung 40 eine Trennpassivierung 46 angeordnet. Diese könnte insbesondere Si3N4 umfassend und eine gute elektrische Isolierung des Steuerbereichs der Halbleiterspeichervorrichtung vom Kondensatorbereich bewirken.
  • Wie in 1E gezeigt, wird in einem nachfolgenden Verfahrensschritt ein Kondensatordielektrikum 48 abgeschieden, das zumindest die Ladungsspeicherbereiche 38 umgibt, welche eine erste Kondensatorelektrode bilden. Hierbei könnte insbesondere eine Dielektrikumsschicht mit hoher Dielektrizitätskonstante verwendet werden. Anschließend wird eine elektrisch leitfähige zweite Kondensatorelektrode 50 abgeschieden, die als Gegenelektrode zu, der ersten Kondensatorelektrode, insbesondere dem Ladungsspeicherbereich 38, dient und von dieser durch das Kondensatordielektrikum 48 getrennt ist. Als zweite Kondensatorelektrode 50 könnte beispielsweise elektrisch leitfähiges Polysilizium abgeschieden werden. Die zweite Kondensatorelektrode 50 könnte auch Metall umfassen.
  • Anschließend wird die zweite Kondensatorelektrode derart planarisiert, dass dabei eine im wesentlichen planare Vorrichtungsgrenzfläche 52 entsteht, die vorzugsweise im wesentlichen parallel zur Substratgrenzfläche 12 verläuft. Schließlich wird auf die Vorrichtungsgrenzfläche 52 ein Trägersubstrat 54 angeordnet. Vorzugsweise wird das Trägersubstrat 54 über Waferbonding mit der Vorrichtungsgrenzfläche 52 verbunden. Als Trägersubstrat 54 könnte beispielsweise ein Siliziumwafer verwendet werden. Vor dem Anordnen des Trägersubstrats 54 durch Waferbonding könnte an der Vorrichtungsgrenzfläche 52 noch eine isolierende Schicht angeordnet werden.
  • 1F zeigt das Verfahrensprodukt von 1E, wobei die Vorrichtung lediglich um 180° gekippt dargestellt ist derart, dass das Ausgangssubstrat 10 oben und das Trägersubstrat 54 unten dargestellt ist.
  • In einem weiteren Verfahrensschritt des dargestellten bevorzugten Herstellungsverfahrens wird, wie in 1G gezeigt, das Ausgangssubstrat 10 zumindest bis zur Substratgrenzfläche 12 abgetragen. Dabei werden sowohl die Kontaktierungsbereiche 34 der Nanodrähte 30 als auch die Durchkontaktierungen 22 zum Schaltungsbereich 20 freigelegt. 1H zeigt, wie in einem weiteren selektiven Ätzprozess die Transistorschutzpassivierung 40 entfernt wird. Dadurch werden die Kontaktierungsbereiche 34 und insbesondere die Steuerbereiche 36 der Nanodrähte 30 freigelegt.
  • Wie in 1I dargestellt, wird in einem weiteren Verfahrensschritt ein Gatedielektrikum 56 an die Steuerbereiche 36 angeordnet. Als Gatedielektrikum 56 eignet sich beispielsweise SiO2 besonders gut, das als Gateoxidschicht für einen Feldeffekttransistor eine besonders gute Grenzflächenqualität zum Steuerbereich 36 ergibt. Anschließend wird eine elektrisch leitfähige Gateelektrode 58 (Surround-Gateelektrode) abgeschieden. Die Gateelektrode 58 wird schließlich von einer Gatepassivierung 60 bedeckt. Als Gatepassivierung wird vorzugsweise elektrisch isolierendes Material wie z. B. Si3N4 oder SiO2 verwendet.
  • Nach Rückätzen der Gateelektrode 58 ausgehend von der Substratgrenzfläche 12 und anschließendem erneuten Passivieren der Gateelektrode wird, wie in 1K gezeigt, die Gatepassivierung 60 zusammen mit dem Gatedielektrikum 56 von der Substratgrenzfläche 12 her derart selektiv abgetragen, dass dadurch Enden der Kontaktierungsbereiche 34 freigelegt und mittels Bitleitungskontakte 62 ankontaktiert werden können.
  • Sowohl die Bitleitungskontakte 62 als auch die Gateelektrode 58 könnten mit entsprechenden Durchkontaktierungen 22 elektrisch leitfähig verbunden und schließlich mit einer Verdrahtungspassivierung 64 bedeckt und passiert werden.
  • 2 zeigt eine Draufsicht auf eine rasterförmige Anordnung einer Vielzahl von Nanodrähten gemäß einer bevorzugten Ausführungsform einer Halbleiterspeichervorrichtung nach der vorliegenden Erfindung. Dabei sind die im wesentlichen parallel verlaufenden Nanodrähte 30 in einem regelmäßigen rechteckigen Gitter mit Zeilen und Spalten angeordnet. Die Bitleitungskontakte 62 sind innerhalb der jeweiligen Spalten über Spaltenleitungen 66 elektrisch leitfähig miteinander verbunden. Die Gateelektroden innerhalb jeder einzelnen Reihe sind über Reihenleitungen 68 elektrisch leitfähig miteinander verbunden. Diese Art der elektrische Kontaktierung ermöglicht eine Adressierung der einzelnen Speicherzellen, wie dies aus herkömmlichen Speicherarrays bekannt ist. Dabei bilden die Reihenleitungen 68 Wortleitungen (wordlines, WL) und die Spaltenleitungen 66 Bitleitungen (bitlines, BL).
  • In den 3A bis 3E sind weitere Ausführungsformen einer Halbleiterspeichervorrichtung dargestellt.
  • Dabei zeigt 3A (keine Ausführungsform der Erfindung) insbesondere eine Halbleiterspeichervorrichtung ähnlich der Ausführungsformen der 1. Der Nanodraht 30 verläuft im wesentlichen in Normalenrichtung zur Vorrichtungsgrenzfläche 52 des Trägersubstrats 54. Der Nanodraht 30 umfasst einen Ladungsspeicherbereich 38, einen Steuerbereich 36 und einen Kontaktierungsbereich 34. Das Kondensatordielektrikum 48 ist im wesentlichen röhrenförmig um den Ladungsspeicherbereich 38 angeordnet und trennt diesen von der zweiten Kondensatorelektrode 50, die ebenfalls im wesentlichen röhrenförmig um den Ladungsspeicherbereich 38 angeordnet ist.
  • Dadurch entsteht ein im wesentlichen zylinderförmiger Speicherkondensator.
  • Das Gatedielektrikum 56 ist ringförmig bzw. röhrenförmig um den Steuerbereich 36 herum angeordnet und trennt die ringförmige bzw. röhrenförmige Gateelektrode 58 vom Steuerbereich 36. Dadurch wird ein Feldeffekttransistor mit umlaufendem Gate (Surround-Gate-Feldeffekttransistor) gebildet, der als Steuertransistor für die Speicherzelle dient. In der hier gezeigten Ausführungsform wird die erste Kondensatorelektrode vollständig vom Ladungsspeicherbereich 38 des Nanodrahts 30 gebildet.
  • 3B zeigt eine bevorzugte Ausführungsform einer Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung ähnlich der in 3A, wobei der Ladungsspeicherbereich 38 des Nanodrahts zumindest abschnittsweise mit einem größeren Querschnitt senkrecht zur Nanodrahtlängsachse ausgebildet ist. Durch den vergrößerten Querschnitt des entstehenden Speicherkondensators wird die Kapazität des Kondensators erhöht und der Serienwiderstand der ersten Kondensatorelektrode verringert. Auch in dieser Ausführungsform wird die erste Kondensatorelektrode vollständig durch den Ladungsspeicherbereich 38 des Nanodrahts 30 gebildet.
  • Die weitere in 3C dargestellte Ausführungsform entspricht geometrisch im wesentlichen der in 3B gezeigten bevorzugten Ausführungsform. Allerdings ist nun der Nanodraht 30 mit im wesentlichen konstantem Querschnitt senkrecht zur Nanodrahtlängsachse 32 ausgebildet. Der vergrößerte Querschnitt der ersten Kondensatorelektrode entsteht dabei durch eine zusätzliche Elektrodenerweiterung 70 die als röhrenförmige Schicht zumindest bereichsweise um den Ladungsspeicherbereich 38 des Nanodrahts 30 angeordnet ist und ebenfalls zu einer Vergrößerung der Kapazität und einer Verringerung des Serienwiderstands der ersten Kondensatorelektrode führt. Die Elektrodenerweiterung 70 kann dabei unabhängig von der Herstellung des Nanodrahts 30 nachträglich an den Ladungsspeicherbereich 38 angeordnet werden und ein anderes Material bzw. andere Materialien umfassen als der Nanodraht 30.
  • In der weiteren in 3D gezeigten Ausführungsform ist der Nanodraht 30 insbesondere im Ladungsspeicherbereich 38 mit einem sich über den Länge der Nanodrahtes hin ändernden Querschnitt senkrecht zur Nanodrahtlängsachse 32 ausgebildet. Der Ladungsspeicherbereich 38 umfasst dabei Abschnitte die einen deutlich größeren Querschnitt aufweisen als der übrige Nanodraht und insbesondere als der Steuerbereich 36. Diese Bereiche bilden eine Vielzahl von Elektrodenlamellen 72, die durch Abschnitte mit kleinerem Querschnitt voneinander getrennt sind. Das Kondensatordielektrikum 48 und die zweite Kondensatorelektrode folgen ebenfalls dem Oberflächenverlauf der Elektrodenlamellen 72. Dadurch entsteht eine besonders große Kondensatoroberfläche und somit eine hohe elektrische Speicherkapazität.
  • In einer weiteren bevorzugten Ausführungsform, wie sie in 3E dargestellt ist, ist die Elektrodenerweiterung 70 als Teil eines im wesentlichen flächigen Halbleitersubstrats ausgebildet, wie es beispielsweise als Bereich einer SOI-Schicht hergestellt werden kann. Um eine gute elektrische Leitfähigkeit der Elektrodenerweiterung 70 zu gewährleisten, ist eine solche SOI-Schicht vorzugsweise hoch dotiert Der Nanodraht 30 ist dabei senkrecht zur Fläche der Elektrodenerweiterung 70 angeordnet, wobei der Ladungsspeicherbereich 38 mit der Elektrodenerweiterung 70 elektrisch leitfähig verbunden ist. Die erste Kondensatorelektrode wird dabei vom Ladungsspeicherbereich 38 des Nanodrahts 30 und der Elektrodenerweiterung 70 gebildet. Die große Oberfläche der Elektrodenerweiterung 70 bewirkt eine hohe elektrische Kapazität der Speicherzelle.
  • Vorzugsweise ist die erfindungsgemäße Halbleiterspeichervorrichtung durch ein erfindungsgemäßes Verfahren hergestellt.
  • Bezugszeichenliste
    • 10
    Ausgangssubstrat
    12
    Substratgrenzfläche
    14
    Substratstufe
    16
    Stufenseitenfläche
    18
    Prozessoberfläche
    20
    Schaltungsbereich
    22
    Durchkontaktierung
    24
    Schaltungsschutzpassivierung
    26
    Ankerbereich
    28
    Katalysatorkeim
    30
    Nanodraht
    32
    Nanodrahtlängsachse
    34
    Kontaktierungsbereich
    36
    Steuerbereich
    38
    Ladungsspeicherbereich
    40
    Transistorschutzpassivierung
    42
    Diffusionsbeschichtung
    44
    metallisch leitfähige Drahtabschnitte
    46
    Trennpassivierung
    48
    Kondensatordielektrikum
    50
    zweite Kondensatorelektrode
    52
    Vorrichtungsgrenzfläche
    54
    Trägersubstrat
    56
    Gatedielektrikum
    58
    Gateelektrode
    60
    Gatepassivierung
    62
    Bitleitungskontakt
    64
    Verdrahtungspassivierung
    66
    Spaltenleitung
    70
    Elektrodenerweiterung
    72
    Elektrodenlamellen

Claims (18)

  1. Verfahren zur Herstellung einer Halbleiterspeichervorrichtung umfassend die Schritte: – Ausbilden zumindest eines Nanodrahts (30), welcher eine Nanodrahtlängserstreckung (32) aufweist, entlang welcher der Nanodraht (30) nacheinander – einen Kontaktierungsbereich (34), – einen Steuerbereich (36), und – einen Ladungsspeicherbereich (38), der als zumindest ein Teil einer ersten Kondensatorelektrode ausgebildet wird, umfasst; – Anordnen einer Steuerelektrode an den Steuerbereich (36) des Nanodrahts (30); – Anordnen eines Kondensatordielektrikums (48) zumindest – bereichsweise an die erste Kondensatorelektrode; und – Anordnen einer zweiten Kondensatorelektrode (50) zumindest bereichsweise an das Kondensatordielektrikum (48), wobei das Ausbilden des zumindest einen Nanodrahts (30) die Schritte umfasst: – Bereitstellen eines monokristallinen Ausgangssubstrats (10) mit einer planaren Substratgrenzfläche (12); – lokales Anordnen zumindest eines Katalysatorkeims (28) an zumindest einem Ankerbereich (26) in der Substratgrenzfläche (12); – katalytisches Wachsen des zumindest einen Nanodrahts (30) ausgehend von dem zumindest einen Ankerbereich (26), und – wobei das Verfahren außerdem einen Schritt des Abtragens des Ausgangssubstrats (10) zumindest bereichsweise zumindest bis zur Substratgrenzfläche (12) umfasst, wobei der Kontaktierungsbereich (34) des zumindest einen Nanodrahts freigelegt wird.
  2. Verfahren nach Anspruch 1, wobei der zumindest eine Nanodraht (30) zumindest teilweise, vorzugsweise vollständig ausgebildet wird, bevor das Kondensatordielektrikum (48) an die erste Kondensatorelektrode angeordnet wird und/oder bevor die Steuerelektrode an den Steuerbereich (36) angeordnet wird.
  3. Verfahren nach Anspruch 1 oder 2, wobei der Steuerbereich (36) als Kanalbereich eines Feldeffekttransistors ausgebildet wird und der Schritt des Anordnens der Steuerelektrode an den Steuerbereich (36) die Schritte umfasst: – Anordnen eines Gatedielektrikums (56) zumindest bereichsweise an den Kanalbereich des Nanodrahts (30); und – Anordnen einer elektrisch leitfähigen Gateelektrode (58) zumindest bereichsweise an das Gatedielektrikum (56).
  4. Verfahren nach einem der vorangegangenen Ansprüche, wobei vor dem Ausbilden des zumindest einen Nanodrahts (30) im Ausgangssubstrat (10) zumindest eine Steuerschaltung ausgebildet wird.
  5. Verfahren nach einem der vorangegangenen Ansprüche, wobei das Ausbilden des zumindest einen Nanodrahts (30) ein VLS (vapor-liquid-solid-Epitaxie)-Verfahren umfasst.
  6. Verfahren nach einem der vorangegangenen Ansprüche, wobei die Nanodrahtlängserstreckung im wesentlichen entlang einer geradlinigen Nanodrahtlängsachse (32) parallel zur Flächennormalen der Substratgrenzfläche (12) verläuft und das epitaktische Wachstum ausgehend von dem Ankerbereich (26) in Richtung der Nanodrahtlängsachse (32) vom Ausgangssubstrat (12) weg erfolgt.
  7. Verfahren nach einem der vorangegangenen Ansprüche, wobei nacheinander der Kontaktierungsbereich (34), der Steuerbereich (36) und der Ladungsspeicherbereich (38) des Nanodrahts in dieser Reihenfolge ausgebildet werden.
  8. Verfahren nach einem der vorangegangenen Ansprüche, weiterhin umfassend einen Schritt des Erhöhens der elektrischen Leitfähigkeit zumindest eines Teils des Ladungsspeicherbereichs (38) durch Eindiffundieren von Metall unter Bildung zumindest eines metallisch leitfähigen Drahtabschnitts (44).
  9. Verfahren nach einem der vorangegangenen Ansprüche, wobei der Schritt des Anordnens der zweiten Kondensatorelektrode (50) an das Kondensatordielektrikum (48) einen Schritt des Ausbildens einer planaren und zur Substratgrenzfläche parallelen Vorrichtungsgrenzfläche (52) derart umfasst, dass der zumindest eine Nanodraht (30) zwischen der Substratgrenzfläche (12) und der Vorrichtungsgrenzfläche (52) angeordnet ist und das Verfahren weiterhin einen Schritt des Anordnens eines Trägersubstrats (54) an die Vorrichtungsgrenzfläche (52) umfasst.
  10. Verfahren nach einem der vorangegangenen Ansprüche, wobei eine Vielzahl von Nanodrähten (30) rasterartig in einer Vielzahl von Reihen und einer Vielzahl von Spalten angeordnet wird und die Kontaktierungsbereiche (34) der Nanodrähte (30) innerhalb jeder Spalte über jeweils eine elektrisch leitfähige Spaltenleitung (66) elektrisch leitfähig miteinander verbunden werden und die Steuerelektroden innerhalb jeder Reihe über jeweils eine elektrisch leitfähige Reihenleitung (68) elektrisch leitfähig miteinander verbunden werden.
  11. Halbleiterspeichervorrichtung umfassend: – zumindest einen Nanodraht (30), welcher eine Nanodrahtlängserstreckung aufweist, entlang welcher der Nanodraht (30) nacheinander – einen Kontaktierungsbereich (34), – einen Steuerbereich (36), und – einen Ladungsspeicherbereich (38), der als zumindest ein Teil einer ersten Kondensatorelektrode ausgebildet ist, umfasst; – eine Steuerelektrode, die an den Steuerbereich (36) des Nanodrahts (30) angeordnet ist, zur Bildung eines Feldeffekttransistors mit umlaufendem Gate (Surround-Gate-Feldeffekttransistor); – ein Kondensatordielektrikum (48), das zumindest bereichsweise an die erste Kondensatorelektrode angeordnet ist; und – eine zweiten Kondensatorelektrode (50), die zumindest bereichsweise an das Kondensatordielektrikum (48) angeordnet ist, wobei die Kapazität des Kondensators dadurch erhöht wird, dass – die Ausdehnung des Nanodrahts (30) in zumindest einer Richtung senkrecht zur Nanodrahtlängserstreckung derart variiert, dass der Ladungsspeicherbereich (38) zumindest abschnittsweise mit einem größeren Querschnitt als der Querschnitt des Steuerbereichs des Feldeffekttransistors senkrecht zur Nanodrahtlängserstreckung ausgebildet ist oder die erste Kondensatorelektrode weiterhin eine elektrisch leitfähige Elektrodenerweiterung (70) umfasst, die mit dem Ladungsspeicherbereich (38) des Nanodrahts (30) elektrisch leitfähig verbunden ist.
  12. Halbleiterspeichervorrichtung nach Anspruch 11, wobei die Nanodrahtlängserstreckung auf ihrer gesamten Länge eine geradlinige Nanodrahtlängsachse (32) bildet.
  13. Halbleiterspeichervorrichtung nach Anspruch 11 oder 12, wobei der Nanodraht (30) zumindest bereichsweise monokristallin ist.
  14. Halbleiterspeichervorrichtung nach einem der Ansprüche 11 bis 13, wobei der Nanodraht (30) einen Halbleiternanodraht und/oder ein Kohlenstoffnanoröhrchen umfasst.
  15. Halbleiterspeichervorrichtung nach einem der Ansprüche 11 bis 14, wobei der Ladungsspeicherbereich (38) entlang der Nanodrahtlängserstreckung eine Länge von mehr als 200 nm, vorzugsweise mehr als 1 μm, noch mehr bevorzugt mehr als 5 μm, besonders bevorzugt mehr als 20 μm, am meisten bevorzugt mehr als 100 μm aufweist.
  16. Halbleiterspeichervorrichtung nach einem der Ansprüche 11 bis 15, wobei die Länge des Steuerbereichs (36) entlang der Nanodrahtlängserstreckung kleiner als 200 nm, vorzugsweise kleiner als 100 nm, noch mehr bevorzugt kleiner als 100 nm, besonders bevorzugt kleiner als 50 nm und am meisten bevorzugt kleiner als 30 nm ist.
  17. Halbleiterspeichervorrichtung nach einem der Ansprüche 11 bis 16, wobei der Ladungsspeicherbereich (38) eine Vielzahl von Elektrodenlamellen (72) umfasst.
  18. Halbleiterspeichervorrichtung nach einem der Ansprüche 11 bis 17, wobei der Ladungsspeicherbereich (38) des Nanodrahts (30) die erste Kondensatorelektrode bildet.
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