JP2011507230A - メモリセルおよびその製造方法 - Google Patents

メモリセルおよびその製造方法 Download PDF

Info

Publication number
JP2011507230A
JP2011507230A JP2010536891A JP2010536891A JP2011507230A JP 2011507230 A JP2011507230 A JP 2011507230A JP 2010536891 A JP2010536891 A JP 2010536891A JP 2010536891 A JP2010536891 A JP 2010536891A JP 2011507230 A JP2011507230 A JP 2011507230A
Authority
JP
Japan
Prior art keywords
wire
layer
nanocrystals
memory cell
channel structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2010536891A
Other languages
English (en)
Other versions
JP2011507230A5 (ja
Inventor
チャン、パトリック ロー、グオ
フー、ジア
ユー、ミンビン
シング、ナバブ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Agency for Science Technology and Research Singapore
Original Assignee
Agency for Science Technology and Research Singapore
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Agency for Science Technology and Research Singapore filed Critical Agency for Science Technology and Research Singapore
Publication of JP2011507230A publication Critical patent/JP2011507230A/ja
Publication of JP2011507230A5 publication Critical patent/JP2011507230A5/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42348—Gate electrodes for transistors with charge trapping gate insulator with trapping site formed by at least two separated sites, e.g. multi-particles trapping site
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/02—Structural aspects of erasable programmable read-only memories
    • G11C2216/06—Floating gate cells in which the floating gate consists of multiple isolated silicon islands, e.g. nanocrystals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

メモリセルを開示する。メモリセルは、第１ワイヤ状チャネル構造と、第１ワイヤ状チャネル構造の外周面を囲む電荷トラップ構造を備え、電荷トラップ構造は、２つの電荷トラップ部分構造を有する。各電荷トラップ部分構造は、電荷を蓄積可能な異なる材料で形成されている。メモリセルの製造方法も開示する。
【選択図】図２Ａ

Description

本発明は、メモリセルおよびその製造方法に関する。
従来のＮＡＮＤ型不揮発性フラッシュメモリデバイスを５０ｎｍ以下に縮小するには、浮遊ゲート静電容量結合効率、データの保持および信頼性の損失などの要素による制限がある。
ＳＯＮＯＳ（ｓｉｌｉｃｏｎ−ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ−ｓｉｌｉｃｏｎ）構造は、静電容量結合の課題に対する耐性およびゲートスタックの薄さから利用される。一方で、ＦｉｎＦＥＴ（ｆｉｎ ｓｔｒｕｃｔｕｒｅ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒｓ）構造は、短チャネル体において優れた静電制御を備える。
例えば、従来の半導体デバイスは、シリコン基板の実装表面上に形成された一対のナノワイヤチャネル構造を有し、両ナノワイヤは、実装表面上で横方向に離間する。ゲート領域は、実装表面の上方、およびシリコン基板の実装表面上のナノワイヤの一部に隣接したナノワイヤの露出表面の周りに形成されている。
しかしながら、公知の半導体デバイスでは、ナノワイヤがシリコン基板の実装表面上で大きな表面積を占める。さらには、プログラミング／消去速度が速く、大きなメモリウィンドウ、および安定したデータ保持性能を有するメモリデバイスを提供することが望ましい。
本発明のある実施形態に係るメモリセルは、第１ワイヤ状チャネル構造と、第１ワイヤ状チャネル構造の外周面を囲む電荷トラップ構造とを備え、電荷トラップ構造は、２つの電荷トラップ部分構造を有し、各々の電荷トラップ部分構造は、電荷を蓄積可能な異なる材料で形成されている。
本発明のある実施形態に係るメモリセルの形成方法は、第１ワイヤ状チャネル構造を形成する段階と、第１ワイヤ状チャネル構造の外周面を囲む電荷トラップ構造を形成する段階とを備え、電荷トラップ構造は２つの電荷トラップ部分構造を有し、各々の電荷トラップ部分構造は電荷を蓄積可能な異なる材料で形成されている。
本発明のある実施形態に係るメモリセルの形成方法は、単一導電層から第１ワイヤ状チャネル構造および第２ワイヤ状チャネル構造を形成する段階と、第１ワイヤ状チャネル構造の外周面および第２ワイヤ状チャネル構造の外周面にゲート領域を形成する段階とを備え、ゲート領域の実装表面から第２ワイヤ状チャネル構造までの距離は、ゲート領域の実装表面から第１ワイヤ状チャネル構造までの距離よりも長い。
以下の図面においては、異なる図であっても、同じ参照文字は概して同じ部材を示す。図面は必ずしも原寸に比例しておらず、概して、本発明の本質を図解することに重点が置かれている。以下では、図面を参照して本発明の様々な実施形態を説明する。図面は次の通りである。
本発明のある実施形態によって作成されたメモリセルの一部の断面図を示す。
本発明のある実施形態によって作成されたメモリセルの一部の断面図を示す。
本発明のある実施形態によって作成されたメモリセルの一部の断面図を示す。
本発明のある実施形態によって作成されたメモリセルの一部の断面図を示す。
円状チャネル構造の断面図を示す。
本発明のある実施形態によって作成されたメモリセルの構造の斜視図を示す。
本発明のある実施形態によるメモリセルの製造における１段階を示す。 本発明のある実施形態によるメモリセルの製造における１段階を示す。 本発明のある実施形態によるメモリセルの製造における１段階を示す。 本発明のある実施形態によるメモリセルの製造における１段階を示す。 本発明のある実施形態によるメモリセルの製造における１段階を示す。 本発明のある実施形態によるメモリセルの製造における１段階を示す。
製造プロセスのフローチャート図を示す。
製造プロセスのフローチャート図を示す。
製造プロセスのフローチャート図を示す。
シリコン窒化（Ｓｉ３Ｎ４）層の表面積１Ｘ１μｍ２上に形成されたナノ結晶のＡＦＭ（原子力間顕微鏡）画像を示す。
シリコンナノ結晶の形成後の一対のナノワイヤのＳＥＭ（走査型電子顕微鏡）画像の上面斜視図を示す。
非ＴＬＥ（トラップ層を改良していない）デバイスのＳｉ３Ｎ４層上の一対のナノワイヤのＳＥＭ画像の上面斜視図を示す。
ゲート電極を画定した後の独立したＴＬＥ ＳＯＮＯＳ 単一デバイスのＳＥＭ画像の上面斜視図を示す。
ＳＯＮＯＳデバイスの断面のＴＥＭ（透過型電子顕微鏡）画像を示す。
シリコン（Ｓｉ）ナノワイヤの断面のＴＥＭ画像を示す。
縦に重ねられた一対のＳｉナノワイヤのドレイン電流Ｉｄ（μＡ）とゲート電圧Ｖｇ（Ｖ）の関係を示す。
直径５ｎｍのＴＬＥ ＳＯＮＯＳのツインナノワイヤメモリセルのプログラミング特性を示す。 直径８ｎｍのＴＬＥ ＳＯＮＯＳのツインナノワイヤメモリセルのプログラミング特性を示す。
直径５ｎｍのＴＬＥ ＳＯＮＯＳのツインナノワイヤメモリセルの消去特性を示す。 直径８ｎｍのＴＬＥ ＳＯＮＯＳのツインナノワイヤメモリセルの消去特性を示す。
一対のナノワイヤデバイスにおける、プログラミング／消去の速度特性と、しきい値電圧のシフトΔＶｔｈとの比較である。
非ＴＬＥ ＳＯＮＯＳのツインナノワイヤメモリセルのプログラミング特性を示す。 非ＴＬＥ ＳＯＮＯＳのツインナノワイヤメモリセルの消去特性を示す。
ＴＬＥ ＳＯＮＯＳおよび非ＴＬＥ ＳＯＮＯＳ構造のメモリセルにおける、プログラミング／消去速度特性と移行ΔＶｔｈとの比較である。
縦に重ねられた一対のＳｉナノワイヤの、低ドレインバイアスがＶｄのリニア領域における、ＩｄＬｉｎ（μＡ）とゲート電圧Ｖｇ（Ｖ）の関係を示す。
非ＴＬＥ ＳＯＮＯＳナノワイヤ構造を有するメモリセルのバンド図を示す。
ＴＬＥ ＳＯＮＯＳナノワイヤ構造を有するメモリセルのバンド図を示す。
ＴＬＥ ＳＯＮＯＳ構造を有するメモリセルおよび非ＴＬＥ ＳＯＮＯＳ構造を有するメモリセルのプログラム済状態（ＰＧＭ）および消去済状態（ＥＲＳ）におけるデータ保持性を示す。
ＴＬＥ ＳＯＮＯＳ構造を有するメモリセルおよび非ＴＬＥ ＳＯＮＯＳ構造を有するメモリセルの耐久特性を示す。
メモリセルのプログラミングおよび消去特性を示す。
添付の図面を参照し、半導体メモリセルの例示的な実施形態を以下に説明する。当然のことながら、以下に説明する例示的な実施形態の様々な側面は、発明の本質を変えることなく変更され得る。
図１Ａは、本発明のある実施形態によって作成されたメモリセル（図示なし、但し、図３のメモリセル３００を参照）の一部の断面図１００を示す。
図１Ａに示す本発明の実施形態では、メモリセルが第１ワイヤ状チャネル構造１１０、第１トンネル層１０２、電荷トラップ構造１０４、第１ブロック構造１０６、およびゲート領域１０８を備える。
電荷トラップ構造１０４は、第１ワイヤ状チャネル構造１１０の外周面を囲む。第１トンネル層１０２は、第１ワイヤ状チャネル構造１１０の外周面と電荷トラップ構造１０４との間に配されるように、第１ワイヤ状チャネル構造１１０の外周面を囲む。
電荷トラップ構造１０４は、２つの電荷トラップ部分構造１０４ａおよび１０４ｂを有する。電荷トラップ部分構造１０４ａおよび１０４ｂのそれぞれは、電荷を蓄積可能な異なる材料で形成されている。２つの電荷トラップ部分構造１０４ａおよび１０４ｂはそれぞれ、第１トンネル層１０２の外周面を囲む第１電荷トラップ層１０４ａと、第１電荷トラップ層１０４ａの外周面を囲む１以上の第１ナノ結晶１０４ｂとであってよい。
ゲート領域１０８は、電荷トラップ構造１０４の外周面を囲む。第１ブロック構造１０６は、第１電荷トラップ層１０４ａが１以上の第１ナノ結晶１０４ｂと接していない部分で、第１電荷トラップ層１０４ａとゲート領域１０８との間に配される。
当然のことながら、第１ワイヤ状チャネル構造１１０は、メモリセルのソース領域とドレイン領域（図示なし、但し、図３のソース領域３０４およびドレイン領域３０６を参照）とを接続し、ソース領域とドレイン領域との間に電荷キャリアが流れるチャネルとなる。
ゲートオールアラウンド（ＧＡＡ）構造は、第１ワイヤ状チャネル構造１１０の短チャネル体においてより優れた静電制御を有することから、ゲート領域１０８をＧＡＡ構造とすることは、電流浮動ゲートメモリセルと比べ、メモリセルのデバイス拡張性をさらに促進する。また、第１電荷トラップ層１０４ａの電荷トラップ構造１０４および１以上の第１ナノ結晶１０４ｂは、ＴＬＥ（トラップ層の改良）の一種として機能し、電荷蓄積媒体となる。１以上の第１ナノ結晶１０４ｂは、第１電荷トラップ層１０４ａによるメモリウィンドウを拡大することにより電荷トラップ性能をさらに強化する。第１ワイヤ状チャネル構造１１０、トンネル層１０２、電荷トラップ構造１０４、および第１ブロック構造１０６からなる集合構造１４０は、ゲート領域１０８と共に、ＧＡＡの垂直積層されたメモリセル（図３のメモリセル３００を参照）を形成する。ＴＬＥのナノワイヤ構造は、高速なプログラミング／消去速度、大きなメモリウィンドウ、およびデバイスの信頼性を実現する。
図１Ｂは、本発明のある実施形態によって作成されたメモリセル（図示なし、但し、図３のメモリセル３００を参照）の一部の断面図１５０を示す。
図１Ｂに示す本発明の実施形態では、メモリセルは、第１ワイヤ状チャネル構造１６０、第１トンネル層１５２、電荷トラップ構造１５４、およびゲート領域１５８を備える。
電荷トラップ構造１５４は、第１ワイヤ状チャネル構造１６０の外周面を囲む。第１トンネル層１５２は、第１ワイヤ状チャネル構造１６０の外周面と電荷トラップ構造１５４との間に配されるように、第１ワイヤ状チャネル構造１６０の外周面を囲む。
電荷トラップ構造１５４は、２つの電荷トラップ部分構造１５４ａおよび１５４ｂを有する。電荷トラップ部分構造１５４ａおよび１５４ｂのそれぞれは、電荷を蓄積可能な異なる材料で形成されている。２つの電荷トラップ部分構造１５４ａおよび１５４ｂはそれぞれ、第１トンネル層１５２の外周面を囲む第１電荷トラップ層１５４ａと、第１電荷トラップ層１５４ａに埋め込まれた１以上の第１ナノ結晶１５４ｂとであってよい。
１以上の埋め込まれた第１ナノ結晶１５４ｂにシリコンを用いる場合、シリコン含有量の高いシリコン窒化層１５４ａが用いられる必要がある場合があり、埋め込みは、約１０００℃の温度で行われてよい。
ゲート領域１５８は、電荷トラップ構造１５４が第１トンネル層１５２とゲート領域１５８との間に配されるように、電荷トラップ構造１５４の外周面を囲む。
図２Ａは、本発明のある実施形態によって作成されたメモリセル３００（図３）の一部の断面図２００を示す。当然のことながら、図２Ａは、本発明のある実施形態によって作成されたメモリセル３００（図３）の一部における、図３の平面Ａ−Ａ'に沿って切り取られた断面図を示す。
図１Ａに示した本発明の実施形態と同様に、メモリセル３００（図３）は第１ワイヤ状チャネル構造２１０、第１トンネル層２０２、電荷トラップ構造２０４、第１ブロック構造２０６、およびゲート領域２０８を備える。
電荷トラップ構造２０４は、第１ワイヤ状チャネル構造２１０の外周面を囲む。第１トンネル層２０２は、第１ワイヤ状チャネル構造２１０の外周面と電荷トラップ構造２０４との間に配されるように、第１ワイヤ状チャネル構造２１０の外周面を囲む。
電荷トラップ構造２０４は、２つの電荷トラップ部分構造２０４ａおよび２０４ｂを有する。電荷トラップ部分構造２０４ａおよび２０４ｂのそれぞれは、電荷を蓄積可能な異なる材料で形成されている。２つの電荷トラップ部分構造２０４ａおよび２０４ｂはそれぞれ、第１トンネル層２０２の外周面を囲む第１電荷トラップ層２０４ａと、第１電荷トラップ層２０４ａの外周面を囲む１以上の第１ナノ結晶２０４ｂとであってよい。
さらに、メモリセル３００（図３）は、第２ワイヤ状チャネル構造２２０、第２トンネル構造２２２、さらなる電荷トラップ構造２２４、および第２ブロック構造２２６を備える。
さらなる電荷トラップ構造２２４は、第２ワイヤ状チャネル構造２２０の外周面を囲む。第２トンネル層２２２は、第２ワイヤ状チャネル構造２２０の外周面とさらなる電荷トラップ構造２２４との間に配されるように、第２ワイヤ状チャネル構造２２０の外周面を囲む。
さらなる電荷トラップ構造２２４は、２のさらなる電荷トラップ部分構造２２４ａおよび２２４ｂを有する。さらなる電荷トラップ部分構造２２４ａおよび２２４ｂのそれぞれは、電荷を蓄積可能な異なる材料で形成されている。２のさらなる電荷トラップ部分構造２２４ａおよび２２４ｂはそれぞれ、第２トンネル層２２２の外周面を囲む第２電荷トラップ層２２４ａと、第２電荷トラップ層２２４ａの外周面を囲む１以上の第２ナノ結晶２２４ｂとであってよい。
ゲート領域２０８は、電荷トラップ構造２０４の外周面およびさらなる電荷トラップ構造２２４の周辺領域を囲む。第１ブロック構造２０６は、第１電荷トラップ層２０４ａが１以上の第１ナノ結晶２０４ｂと接していない部分で、第１電荷トラップ層２０４ａとゲート領域２０８との間に配される。同様に、第２ブロック構造２２６は、第２電荷トラップ層２２４ａが１以上の第２ナノ結晶２２４ｂと接していない部分で、第２電荷トラップ層２２４ａとゲート領域２０８との間に配される。ゲート領域２０８の実装表面２０８ａから第２ワイヤ状チャネル構造２２０までの距離は、ゲート領域２０８の実装表面２０８ａから第１ワイヤ状チャネル構造２１０までの距離よりも長い。
第１ワイヤ状チャネル構造２１０および第２ワイヤ状チャネル構造２２０の長手方向の軸、すなわち紙面の平面を貫く軸は、ゲート領域２０８の実装表面２０８ａと実質的に平行であってよい。さらに、第１ワイヤ状チャネル構造２１０および第２ワイヤ状チャネル構造２２０の長手方向の軸は、ゲート領域２０８の実装表面２０８ａ法線方向の軸２０８ｙに実質的に垂直であってよい。このように、第１ワイヤ状チャネル構造２１０および第２ワイヤ状チャネル構造２２０は、ゲート領域２０８の実装表面２０８ａに対して垂直積層を形成するように配置される。ワイヤ状チャネル構造２１０および２２０を垂直に積層配置することで、ゲート領域２０８が実装されたシリコン基板の実装表面（図３の支持基板３０２の実装表面３０２ａを参照）上においてワイヤ状チャネル構造２１０および２２０が占める面積が小さくなる。すなわち、両方のチャネル構造がシリコン基板の実装表面に設けられる既知の半導体デバイスと比べ、ワイヤ状チャネル構造２１０および２２０がシリコン基板の実装表面に占める面積は小さい。縦に重ねられた第１ワイヤ状チャネル構造２１０および第２ワイヤ状チャネル構造２２０は、シリコン基板の実装表面上に１のワイヤ状構造分の面積を要する一方で、より多くのメモリデータのビットを格納可能であることから、メモリのプログラム／消去感度がより良好である。
当然のことながら、第１ワイヤ状チャネル構造２１０および第２ワイヤ状チャネル構造２２０は、メモリセル３００（図３）のソース領域３０４（図３）およびドレイン領域３０６（図３）を接続し、ソース領域とドレイン領域との間に電荷キャリアが流れるチャネルとなる。
ゲートオールアラウンド（ＧＡＡ）構造は第１ワイヤ状チャネル構造２１０および第２ワイヤ状チャネル構造２２０の短チャネル体においてより優れた静電制御を有することから、ゲート領域２０８をＧＡＡ構造とすることは、電流浮動ゲートメモリセルと比べ、メモリセル３００（図３）のデバイス拡張性をさらに促進する。また、第１電荷トラップ層２０４ａの電荷トラップ構造２０４および１以上の第１ナノ結晶２０４ｂは、第２電荷トラップ層２２４ａのさらなる電荷トラップ構造２２４および１以上の第２ナノ結晶２２４ｂと共に、電荷蓄積媒体を供給するＴＬＥの一種として機能する。１以上の第１ナノ結晶２０４ｂおよび１以上の第２ナノ結晶２２４ｂはそれぞれ、第１電荷トラップ層２０４ａおよび第２電荷トラップ層２２４ａによるメモリウィンドウを拡大することにより電荷トラップ性能をさらに強化する。第１ワイヤ状チャネル構造２１０、第１トンネル層２０２、電荷トラップ構造２０４、および第１ブロック構造２０６からなる第１集合構造２４０、および第２ワイヤ状チャネル構造２２０、第２トンネル層２２２、さらなる電荷トラップ構造２２４、および第２ブロック構造２２６からなる第２集合構造２６０は、ゲート領域２０８と共に、垂直積層されたＧＡＡのメモリセル３００（図３）を形成する。ＴＬＥのナノワイヤ構造は、高速なプログラミング／消去速度、大きなメモリウィンドウ、およびデバイスの信頼性を実現する。
図２Ｂは、本発明のある実施形態によって作成されたメモリセル（図示なし、但し、図３のメモリセル３００を参照）の一部の断面図２５０を示す。
図１Ｂに示した本発明の実施形態と同様に、メモリセルは、第１ワイヤ状チャネル構造２５１、第１トンネル層２５２、電荷トラップ構造２５４およびゲート領域２５８を備える。
電荷トラップ構造２５４は、第１ワイヤ状チャネル構造２５１の外周面を囲む。第１トンネル層２５２は、第１ワイヤ状チャネル構造２５１の外周面と電荷トラップ構造２５４との間に配されるように、第１ワイヤ状チャネル構造２５１の外周面を囲む。
電荷トラップ構造２５４は、２つの電荷トラップ部分構造２５４ａおよび２５４ｂを有する。電荷トラップ部分構造２５４ａおよび２５４ｂのそれぞれは、電荷を蓄積可能な異なる材料で形成されている。２つの電荷トラップ部分構造２５４ａおよび２５４ｂは、それぞれ第１トンネル層２５２の外周面を囲む第１電荷トラップ層２５４ａと、第１電荷トラップ層２５４ａに埋め込まれた１以上の第１ナノ結晶２５４ｂとであってよい。
１以上の埋め込まれた第１ナノ結晶２５４ｂにシリコンを用いる場合、シリコン含有量の高いシリコン窒化層２５４ａが用いられる必要がある場合があり、埋め込みは、約１０００℃の温度で行われてよい。
また、メモリセルは第２ワイヤ状チャネル構造２８１、第２トンネル層２８２、およびさらなる電荷トラップ構造２８４を備える。
さらなる電荷トラップ構造２８４は、第２ワイヤ状チャネル構造２８１の外周面を囲む。第２トンネル層２８２は、第２ワイヤ状チャネル構造２８１の外周面とさらなる電荷トラップ構造２８４との間に配されるように、第２ワイヤ状チャネル構造２８１の外周面を囲む。
さらなる電荷トラップ構造２８４は、２のさらなる電荷トラップ部分構造２８４ａおよび２８４ｂを有する。さらなる電荷トラップ部分構造２８４ａおよび２８４ｂのそれぞれは、電荷を蓄積可能な異なる材料で形成されている。２のさらなる電荷トラップ部分構造２８４ａおよび２８４ｂは、それぞれ、第２トンネル層２８２の外周面を囲む第２電荷トラップ層２８４ａと、第２電荷トラップ層２８４ａの外周面を囲む１以上の第２ナノ結晶２８４ｂとであってよい。
１以上の埋め込まれた第２ナノ結晶２８４ｂにシリコンを用いる場合、シリコン含有量の高いシリコン窒化層２８４ａが用いられる必要がある場合があり、埋め込みは、約１０００℃の温度で行われてよい。
ゲート領域２５８は、電荷トラップ構造２５４の外周面およびさらなる電荷トラップ構造２８４の外周面を囲む。このように、電荷トラップ構造２５４は第１トンネル層２５１とゲート領域２５８との間に配される一方、さらなる電荷トラップ構造２８４は第２トンネル層２８２とゲート領域２５８との間に配される。
本発明の実施形態では、第１ワイヤ状チャネル構造（１１０、２１０）、第２ワイヤ状チャネル構造（２２０）、または両方のワイヤ状チャネル構造がナノワイヤである。
本発明の実施形態では、ワイヤ状のチャネル構造を用いることにより、平面状チャネル構造と同じ物理的な厚さＴＯＸで、よりよいＥＯＴ（等価酸化膜厚、ｅｌｅｃｔｒｉｃａｌ ｅｑｕｉｖａｌｅｎｔ ｏｘｉｄｅ ｔｈｉｃｋｎｅｓｓ）εＯＸが得られる。
平面状チャネル構造では、容量ＣＯＸは次の式で求められ、電界増強効果は見られない。
ＣＯＸ＝εＯＸ／ＴＯＸ
一方で、図２（Ｉ）に断面図が示された円状チャネル構造２８０では、内部チャネル２７０表面と電荷トラップ層２７６「（第１／第２電荷トラップ層１０４ａ、２０４ａ、２２４ａに類似）とを囲む誘電体２７４（ゲート領域１０８、２０８に類似）よって誘起された電界２７２によって、内部チャネル２７０表面のポテンシャルチャージが定まる。電荷トラップ層２７６の円形状に起因して、正電荷から対応の負電荷への電界２７２のライン終端効果が増強される。従って、ある電圧についての電界は、結果的に平面の場合よりも円状チャネル構造２８０のほうが高い。電界２７２の増強が存在することから、内部チャネル２７０には、平面状チャネルと比べてより多くの表面のポテンシャルチャージが存在する。より多くの表面のポテンシャルチャージは、より大きなポテンシャルチャージＱを誘起する。
Ｑ＝ＣＯＸＸΔＶ
当然のことながら、上記の式から、円状チャネル構造２８０では、平面状デバイスに印加された同じ電圧ΔＶで、より大きなＱが生成されることから、より高いＣＯＸが得られる。このように、小さな円状チャネル構造でより大きな平面状チャネルと同じ結果を得ることができる。すなわち、内部チャネル２７０を薄くすることにより、円状チャネル構造２８０のＥＯＴを減縮し得る。
本発明の実施形態では、ポリシリコン、窒化タンタル、窒化チタン、窒化ハフニウム、アルミニウム、タングステンからなる群のうちいずれか１以上をゲート領域（１０８、１５８、２０８、２５８）として用いてよい。本発明の実施形態のｎ型メモリセルを得るには、ゲート領域（１０８、１５８、２０８、２５８）がそれぞれ、リン、ヒ素、およびアンチモンからなるｎ型ドーパント群のうちいずれか１以上でドープされてよい。一方で、本発明の実施形態のｐ型メモリセルを得るには、ゲート領域（１０８、１５８、２０８、２５８）がそれぞれ、ホウ素、アルミニウム、ガリウム、およびインジウムからなるｐ型ドーパント群のうちいずれか１以上でドープされてよい。シリコンおよびゲルマニウムからなる群のうちいずれか１以上を第１ワイヤ状チャネル構造（１１０、１６０、２１０、２５１）および第２ワイヤ状チャネル構造（２２０、２８１）の両方に用いてよい。本発明の実施形態では、例えば二酸化ケイ素（ＳｉＯ２）などのあらゆる誘電体を第１トンネル層（１０２、１５２、２０２、２５２）および第２トンネル層（２２２、２８２）の両方に用いてよい。本発明の実施形態では、シリコン窒化物（Ｓｉ３Ｎ４）、二酸化ハフニウム（ＨｆＯ２）、および酸化アルミニウム（Ａｌ２Ｏ３）からなる高誘電体群のうちいずれか１以上をそれぞれ第１電荷トラップ層（１０４ａ、１５４ａ、２０４ａ、２５４ａ）および第２電荷トラップ層（２２４ａ、２８４ａ）の両方に用いてよく、シリコンナノ結晶（Ｓｉ−ＮＣ）、ゲルマニウムナノ結晶およびタングステンナノ結晶からなる金属群のうちいずれか１以上をそれぞれ１以上の第１ナノ結晶（１０４ａ、１５４ａ、２０４ｂ、２８４ｂ）および１以上の第２ナノ結晶（２２４ｂ、２８４ｂ）の両方に用いてよい。本発明の実施形態では、ＳｉＯ２をそれぞれ第１ブロック構造（１０６、２０６）および第２ブロック構造２２６の両方に用いてよい。ＯＮＯ（ｏｘｉｄｅ ｎｉｔｒｉｄｅ ｏｘｉｄｅ）構造の形成には、ＳｉＯ２、Ｓｉ３Ｎ４およびＳｉＯ２をそれぞれ第１トンネル層（１０２、２０２）、第１／第２電荷トラップ層（１０４ａ／２０４ａ、２２４ａ）および第２トンネル層（２２２）に用いてよい。当然のことながら、本発明の実施形態では、トンネル層およびブロック構造それぞれよりも低い価電子帯および導電性を有する、他の材料を電荷トラップ層に用いてよい。例えば、第１トンネル層（１０２、１５２、２０２、２５２）および第２トンネル層（２２２、２８２）の両方にＳｉＯ２が用いられる場合、ＳｉＯ２よりもバンドギャップエネルギーが低いが、捕獲帯電性がより優れたＨｆＯ２およびＡｌ２Ｏ３などの材料が用いられてよい。
図２Ａに示した本発明の実施形態では、第１および第２ワイヤ状チャネル構造２１０および２２０のそれぞれにシリコンが用いられ、第１および第２トンネル層２０２および２２２のそれぞれに二酸化ケイ素が用いられ、第１および第２電荷トラップ層２０４ａおよび２２４ａのそれぞれにシリコン窒化物が用いられ、１以上の第１および第２ナノ結晶２０４ｂおよび２２４ｂのそれぞれにシリコンナノ結晶が用いられ、第１および第２ブロック構造２０６および２２６のそれぞれに二酸化ケイ素が用いられ、ゲート領域２０８にそれぞれポリシリコンが用いられた場合、集合構造２４０および２６０はそれぞれ、第１および第２ＴＬＥ ＳＯＮＯＳ構造とも呼ばれる。
図３は、本発明のある実施形態によって作成されたメモリセル３００の構造の斜視図を示す。但し、当然のことながら、本発明には電子分野におけるその他の用途も存在する。
メモリセル３００は、絶縁層（ＢＯＸ、ｂｕｒｉｅｄ ｏｘｉｄｅ）で形成された支持基板３０２、ソース領域３０４、ドレイン領域３０６、第１および第２ＴＬＥ ＳＯＮＯＳ構造２４０および２６０、ゲート領域２０８（図２Ａ）を有するゲート構造３０８を備える。メモリセル３００のゲート構造３０８とは、ゲート領域２０８によって囲まれた第１および第２ＴＬＥ ＳＯＮＯＳ構造２４０および２６０の両方の部分の一部およびゲート領域２０８である。
ソース領域３０４とドレイン領域３０６とは、支持基板３０２の実装表面３０２ａの一部で互いに離間し、ソース領域３０４およびドレイン領域３０６の両方は支持基板３０２に接触する。
第１ＴＬＥ ＳＯＮＯＳ構造２４０は、第１ワイヤ状チャネル構造２１０の一端がソース領域３０４と一体化した状態で、第１ワイヤ状チャネル構造２１０の他端がドレイン領域３０６と一体化するように、ソース領域３０４およびドレイン領域３０６を接続する。第２ＴＬＥ ＳＯＮＯＳ構造２６０も、第２ワイヤ状チャネル構造２２０の一端がソース領域３０４と一体化した状態で、第２ワイヤ状チャネル構造２２０の他端がドレイン領域３０６と一体化するように、ソース領域３０４およびドレイン領域３０６を接続する。
このように、第１ワイヤ状チャネル構造２１０および第２ワイヤ状チャネル構造２２０は、ソース領域３０４とドレイン領域３０６との間の電子的な接続を確立し、ソース領域３０４とドレイン領域３０６との間に電荷キャリアが流れるチャネルとなる。
当然のことながら、ゲート領域２０８（図２Ａ）の実装表面２０８ａ（図２Ａ）は、支持基板３０２の実装表面３０２ａから第２ＴＬＥ ＳＯＮＯＳ構造２６０までの距離が、支持基板３０２の実装表面３０２ａから第１ＴＬＥ ＳＯＮＯＳ構造２４０までの距離よりも長くなるように、支持基板３０２の実装表面３０２ａの一部と接触する。
ソース領域３０４の表面と、ゲート構造３０８のソース領域３０４に対向する表面との間には間隔３２０が存在する。同様に、ドレイン領域３０６と、ゲート構造３０８のドレイン領域３０６に対向する表面との間には間隔３２２が存在する。
第１ワイヤ状チャネル構造２１０および第２ワイヤ状チャネル構造２２０の端は、それぞれソース領域３０４およびドレイン領域３０６と一体であり、シリコンおよびゲルマニウムからなる群のうちいずれか１以上がソース領域３０４およびドレイン領域３０６の両方に用いられる。また、ゲート構造３０８はゲート領域２０８（図２Ａ）を有し、ポリシリコンがゲート構造３０８のゲート領域２０８（図２Ａ）に用いられる。
図４Ａから図４Ｅは、本発明のある実施形態による、メモリセル３００（図３）の製造におけるいくつかの段階を示す。
図４Ａでは、ＳＯＩウエハ４００を開始基板として製造を始めるが、当然のことながら、バルクシリコンなどのその他の開始基板を用いてもよい。
ＳＯＩウエハ４００は、バルク支持基板４０６からＢＯＸ絶縁層４０４によって縦に分離された単一導電層４０２を備える。ＢＯＸ層４０４は、単一導電層４０２をバルク支持基板４０６から電気的に絶縁し、単一導電層４０２の支持基板としても機能する。ＳＯＩウエハ４００は、ウエハボンディングもしくはＳＩＭＯＸ技術などのあらゆる標準的な技術で製造されてよい。
一般的に、単一導電層４０２は、８インチウエハによるシリコンまたはゲルマニウムもしくはその両方のいずれかで、厚さは約１２０ｎｍであってよい。但し、ポリシリコンおよびガリウムヒ素を含むその他の半導体物質が用いられてよいが、これらに限定されない。一般的に、ＢＯＸ層４０４はＳｉＯ２であってよいが、オルトケイ酸テトラエチル（ＴＥＯＳ）、水酸化ケイ素（ＳｉＨ４）、窒化ケイ素（Ｓｉ３Ｎ４）、または炭化ケイ素（ＳｉＣ）を含む適切なあらゆる絶縁体物質で形成されてよい。ＢＯＸ層４０４の厚さは約１５００オングストロームであるが、これに限定されない。バルク支持基板４０６は、シリコン、サファイヤ、ポリシリコン、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（Ｓｉ３Ｎ４）を含む適切なあらゆる半導体物質で形成されてよいが、これらに限定されない。
単一導電層４０２の上面にフォトレジスト層４０８を貼付または塗布する。フォトレジスト層４０８は、２の支持部分４１６の間に設けられたフィン部分４１４を有するフィン構造４１２を備える。フィン構造４１２は、例えば２４８ｎｍフッ化クリプトン（ＫｒＦ）リソグラフィなどの標準的なフォトリソグラフィ技術によって製造されてよい。Ａｌｔ位相シフトマスク（ＡｌｔＰＳＭ）を用いて細いフィン部分４１４をトリムし、フィン部分幅４１４ｗを約４０〜２００ｎｍとしてよい。この結果、第１ワイヤ状チャネル構造２１０（図４Ｃ）および第２ワイヤ状チャネル構造２２０（図４Ｃ）の形状とサイズは、このフィンの形状（ｄｅｆｉｎｉｔｉｏｎ）により定まる。
その後、フォトレジスト層４０８をマスクとして用い、位相シフトマスクリソグラフィによって単一導電層４０２のマスクで覆われていない部分をエッチングすると、２の支持部分４２６ａおよび４２６ｂの間に配されたフィン部分４２４（図４Ｂ）を有するフィン構造４２２（図４Ｂ）を備えた、パターン済みの単一導電層４０２ｂが残る。フィン構造４２２は、パターン済みの単一導電層４０２ｂ（図４Ｂ）の厚さ全体４０２ｂｔに及ぶ。
パターン済みの単一導電層４０２ｂの形成後、フォトレジストストリッパ（ＰＲＳ）でフォトレジスト層４０８をストリップまたは除去し、図４Ｂに示す構造４１０を形成する。フォトレジストのストリップ、もしくは単に「レジストストリップ」とは、ウエハから不要なフォトレジスト層を除去することであり、その目的は、使用する化学物質による影響をフォトレジストの下の表面材に与えることなく、ウエハからフォトレジスト材を可能な限り迅速に排除することにある。この点において、その他の適切なあらゆるテクニックまたはプロセスを用いることで、パターン済みの単一導電層４０２ｂの形成における柔軟性を高めてもよい。図４Ｂ（Ｉ）は、パターン済み単一導電層４０２ｂの上面図を示す。
フィン構造４２２の上面４０２ｂｕにマスク（図示なし）を配する。その後、マスクされた単一導電層４０２ｂの自己制限酸化プロセスを８５０℃のＤｒｙ Ｏ２で４時間実行する。酸化プロセス中にフィン構造４２２の内部部分に応力が蓄積されることから、内部部分の酸化速度が遅延する。酸化が進むにつれ、フィン構造４２２の外部部分の酸化がより厚く形成される一方で、フィン構造４２２の内部部分の酸化速度は外部部分の構造よりも遅い。この低速な酸化挙動は、第１ワイヤ状チャネル構造２１０および第２ワイヤ状チャネル構造２２０が形成されるプロセスの制御に役立ち、第１ワイヤ状チャネル構造２１０および第２ワイヤ状チャネル構造２２０全体の酸化を防止する。フィン構造４２２の上面４０２ｂｕはマスクされていることから、酸化プロセスの主な対象は、フィン部分４２４のパターン済み単一導電層４０２ｂの露出部分４０２ｂｅである。
フィン部分４２４の露出面４０２ｂｅを８７５℃のＤｒｙ Ｏ２で約４時間酸化させてよい。その後、図４Ｃに示すように、縦に重ねられた２のナノワイヤである第１ワイヤ状チャネル構造２１０および第２ワイヤ状チャネル構造２２０が酸化したフィン部分４２４から解放されるよう、構造４１０をＨＦ希釈液で処理してよい。図４Ｃ（Ｉ）は、図４Ｃの平面Ａ―Ａ'に沿って切り取られた、第１ワイヤ状チャネル構造２１０および第２ワイヤ状チャネル構造２２０の断面図を示す。ナノワイヤの直径４５０は、約３ｎｍから２０ｎｍである。一対のナノワイヤ構造は、メモリデバイスの読み取り電流を増強するチャネルとなる。当然のことながら、支持基板の表面上に横方向に形成された公知の一対のナノワイヤとは異なり、自己制限酸化プロセスではスペーサまたはエピタキシープロセスを用いる必要がない。さらに、自己制限酸化プロセスは、第１ワイヤ状チャネル構造２１０および第２ワイヤ状チャネル構造２２０を１の工程で形成可能な点において有利である。
当然のことながら、単一導電層４０２のみから一対のナノワイヤを形成する場合は、一対のナノワイヤ構造を複層基板から形成する場合とは異なり、製造がより単純である。
第１ワイヤ状チャネル構造２１０および第２ワイヤ状チャネル構造２２０の形成後、図４Ｄ、図４Ｄ（Ｉ）、および図４Ｄ（ＩＩ）に示すように、トンネル酸化層および電荷トラップ構造をそれぞれ堆積する。図４Ｄ（Ｉ）は、図４Ｄの平面Ａ―Ａ'に沿って切り取られた断面図であり、図４Ｄ（ＩＩ）は、図４Ｄの平面Ｂ―Ｂ'に沿って切り取られた断面図である。
図４Ｄ（Ｉ）および図４Ｄ（ＩＩ）のように、第１トンネル層２０２、第２トンネル層２２２、および第３トンネル層４３２を堆積する。例えば、定格電流４５Ａおよび約７２０℃の温度でシラン（ＳｉＨ４）と二酸化窒素（ＮＯ２）とを用い、第１ワイヤ状チャネル構造２１０の外周面の周り、第２ワイヤ状チャネル構造２２０の外周面の周り、および支持部分４２６ａの上面にそれぞれを堆積する。第１トンネル層２０２、第２トンネル層２２２、および第３トンネル層４３２は、一般的な約３．０ｎｍから１０ｎｍの厚さ２０２ｔ、２２２ｔ、および４３２ｔのＳｉＯ２の薄膜であってよい。当然のことながら、トンネル層の正確な厚さは、印加する特定のプログラム／消去電圧によって異なる。より低い電圧では、より薄い酸化トンネルが必要である。
トンネル層の堆積後、第１電荷トラップ層２０４ａ、第２電荷トラップ層２２４ａ、および第３電荷トラップ層４３４ａを堆積する。例えば、定格電流４５Ａおよび約７２０℃でジクロロシラン（ＤＣＳ）を用い、第１トンネル層２０２の外周面の周り、第２トンネル層２２２の外周面の周り、および第３トンネル層４３２の表面にそれぞれを堆積する。第１電荷トラップ層２０４ａ、第２電荷トラップ層２２４ａ、および第３電荷トラップ層４３４ａは、一般的な約３ｎｍから３０ｎｍの厚さ２０４ａｔ、２２４ａｔ、および４３４ａｔのＳｉ３Ｎ４であってよい。当然のことながら、電荷トラップ層の厚さはメモリセルの電荷トラップ効率、すなわちデータのプログラム／消去速度を定める。より厚いトラップ層はより多くの電荷を蓄積可能であるが、メモリセルの全体の厚さを増加させ、またゲート領域２０８（図４Ｅ（Ｉ）を参照）表面と第１／第２トンネル層（２０２、２２２）との間の電圧結合の度合いを高める。
最後に、１以上の第１ナノ結晶２０４ｂ、１以上の第２ナノ結晶２２４ｂ、および１以上の第３ナノ結晶４３４ｂを、第１電荷トラップ層２０４ａの周り、第２電荷トラップ層２２４ａの周り、および第３電荷トラップ層４３４ａの周りにそれぞれ堆積する。第１電荷トラップ層２０４ａおよび１以上の第１ナノ結晶２０４ｂは、電荷トラップ層２０４の２つの電荷トラップ部分構造とも呼ばれ、電荷トラップ層は第１トンネル層２０２の外周面を囲む。第２電荷トラップ層２２４ａおよび１以上の第２ナノ結晶２２４ｂは、さらなる電荷トラップ層２２４の２のさらなる電荷トラップ部分構造とも呼ばれ、さらなる電荷トラップ層は第２トンネル層２２２の外周面を囲む。
トンネル層、電荷トラップ層、おおび１以上のナノ結晶の堆積は、シランＳｉＨ４をＳｉおよび水素Ｈ２ガスに分解することによってシリコンナノ結晶が形成される、減圧化学気相成長法（ＬＰＣＶＤ）で実行してよい。分解は、１００〜２００ｃｍ３／分のＳｉＨ４流により、約５５０℃から６００℃の加熱炉で行われてよい。
本発明の別の実施形態（図２Ｂ）では、１以上の第１ナノ結晶２０４ｂは、シリコン含有量が高い第１電荷トラップ層２０４ａそのものに埋め込まれてよい。同時に、１以上の第２ナノ結晶２２４ｂは、シリコン含有量が高い第２電荷トラップ層２２４ａそのものに埋め込まれてよい。埋め込まれた１以上の第１ナノ結晶２０４ｂにシリコンを用いる場合、シリコン含有量の高いシリコン窒化層２０４ａが用いられる必要がある場合があり、埋め込みは約１０００℃の温度で実行されてよい。
メモリセル３００（図３）の製造において、図４Ｅおよび図４Ｅ（Ｉ）は、ブロック構造２０６および２２６、およびゲート構造３０８の形成を示す。図４Ｅ（Ｉ）は、図４Ｅの平面Ａ−Ａ'に沿って切り取られた断面図である。
図４Ｅ（Ｉ）のように、第１ブロック構造２０６は、１以上の第１ナノ結晶２０４ｂと接していない第１電荷トラップ層２０４ａの部分に堆積する。同時に、第２ブロック構造２２６は、１以上の第２ナノ結晶２２４ｂと接していない第２電荷トラップ層２２４ａの部分に堆積する。第１ブロック構造２０６および第２ブロック構造２２６の堆積は、例えば、定格電流４５Ａおよび約７２０℃の温度でシラン（ＳｉＨ４）および二酸化窒素（ＮＯ２）を用いて行ってよい。第１ブロック構造２０６および第２ブロック構造２２６は、一般的な約８ｎｍの厚さ２０６ｔおよび２２６ｔのＳｉＯ２層であってよい。窒化ケイ素のＥＯＴ（等価酸化膜厚、ｅｌｅｃｔｒｉｃａｌ ｅｑｕｉｖａｌｅｎｔ ｏｘｉｄｅ ｔｈｉｃｋｎｅｓｓ）εＳｉＮは約７であることから、ＯＮＯ積層４４０および４４２（第１／第２トンネル層２０２／２２２、第１／第２電荷トラップ層２０４ａ／２２４ａ、および第１／第２ブロック構造２０６／２２６）のＥＯＴは、約１００ｎｍから２００ｎｍである。
その後、第１ブロック構造２０６および第２ブロック構造２２６の外周面の周りにゲート領域２０８を堆積し、ＧＡＡ構造３０８を形成する。このように、第１ブロック構造２０６は、第１電荷トラップ層２０４ａとゲート領域２０８との間に形成されている一方で、第２ブロック構造２２６は、第２電荷トラップ層２２４ａとゲート領域２０８との間に形成されている。ゲート領域２０８は、約８０ｎｍから２００ｎｍの厚さ２０８ｔのポリシリコンであってよい。当然のことながら、ポリシリコン層が薄すぎると、以後のドーパント段階（図４Ｆ）においてゲート領域２０８の所望の深さを超えてドーパントが貫通してしまう。一方で、ポリシリコン層が厚すぎると、ゲート領域２０８の均等な形状を得ることができない。
ブロック構造およびゲート領域の堆積は、物理的気相成長法（ＰＶＤ）で行ってよい。但し、ＰＶＤによるゲート領域２０８の堆積では、望ましくないシャドウイング効果として不均等な段差被膜（ｓｔｅｐ−ｃｏｖｅｒａｇｅ）が発生する場合があり、第１ブロック構造２０６および第２ブロック構造２２６の外周面の周りに不均等な膜が形成される。当然のことながら、これに代えて、窒化チタンを用いた原子層成長法（ＡＬＤ）を用いてよい。
図４Ｆは、製造された構造をドープしてメモリセル３００を形成する、製造プロセスの最終段階を示す。
例えば、４Ｘ１０１５ｃｍ−２のリン濃度、３０ｋｅＶのドーピングエネルギーレベル、約１０００℃の温度で約５秒間イオン注入４８０を行うと、ソース領域３０４、ドレイン領域３０６、およびゲート構造３０８のゲート領域が画定される。その後、金属化および１０％の水素ガス（Ｈ２）濃度および約４２０℃の温度で約３０分間の標準的な焼結（図示なし）を行うことで、周辺電子デバイスがメモリセル３００にアクセスするためのコンタクトポイントを形成してよい。
図５Ａは、図４Ａから図４Ｆまでの製造プロセスのフローチャート図５００を示す。製造プロセスの詳細は図４Ａから図４Ｆを参照して既に説明していることから、以下ではフローチャート図のステップの概要のみを説明する。
ステップ５０２では、図４Ａの説明の通り、ＶＳＴ−Ｓｉナノワイヤ構造（第１ワイヤ状チャネル構造２１０（図４Ｃ）および第２ワイヤ状チャネル構造２２０（図４Ｃ））が形成されている。
ステップ５０４では、図４Ｄの説明の通り、ＯＮＯ構造（トンネル層／電荷トラップ層／ブロック層）が形成される。
ステップ５０６では、図４Ｅの説明の通り、ゲート電極が堆積される。
その後、ステップ５０８ではゲートのパターン形成およびエッチングが行われる。
最後に、図４Ｆの説明の通り、ステップ５１０、５１２、および５１４ではそれぞれ、ドーパントの注入と活性化、コンタクトのエッチングおよび金属化、および１０％の水素ガス（Ｈ２）濃度および約４２０℃の温度で約３０分間の焼結が行われる。
概して、図４Ａから図４Ｆの製造プロセスは、図５Ｂに示すフローチャート図５５０に従う。
ステップ５５２では、単一導電層４０２（図４Ａ）から第１ワイヤ状チャネル構造２１０（図４Ｃ（Ｉ））および第２ワイヤ状チャネル構造２２０（図４Ｃ（Ｉ））が形成される。
ステップ５５４では、ゲート領域２０８（図４Ｅ（Ｉ））が第１ワイヤ状チャネル構造２１０の外周面および第２ワイヤ状チャネル構造２２０の外周面の周りに形成される。
ステップ５５２および５５４では、ゲート領域２０８の実装表面２０８ａ（図４Ｅ（Ｉ））から第２ワイヤ状チャネル構造２２０までの距離が、ゲート領域２０８の実装表面２０８ａから第１ワイヤ状チャネル構造２１０までの距離よりも長くなるように製造が行われる。
同様に、本発明の実施形態のメモリセルの製造は、図６に示すフローチャート図６００に従う。
ステップ６０２では、第１ワイヤ状チャネル構造１１０（図１Ａ）が形成される。ステップ６０４では、第１ワイヤ状チャネル構造１１０を囲む電荷トラップ構造１０４（図１Ａ）が形成される。電荷トラップ構造１０４は、２つの電荷トラップ部分構造１０４ａおよび１０４ｂを備え、電荷トラップ部分構造１０４ａおよび１０４ｂはそれぞれ、電荷を蓄積可能な異なる材料で形成される。
＜形成されたメモリデバイスの顕微鏡画像＞ 図７から図１２は、本発明の実施形態によって製造されたデバイスの顕微鏡画像である。
図７は、本発明の１実施形態による、Ｓｉ３Ｎ４層７０４の表面積１Ｘ１μｍ２上に形成されたナノ結晶７０２のＡＦＭ画像７００である。ＡＦＭ画像７００は、７．５Ｘ１０９ｃｍ−２のドット密度でシリコンナノ結晶７０２の形成を示す。
図８は、本発明の１実施形態による、Ｓｉ３Ｎ４層８０８上にシリコンナノ結晶８０６が形成されたＴＬＥデバイスの、それぞれの長さが１μｍである一対のナノワイヤ８０２および８０４のＳＥＭ画像８００の上面斜視図である。
図９は、本発明の１実施形態による、シリコンナノ結晶が存在しない非ＴＬＥデバイスの、それぞれの長さが０．５μｍである、Ｓｉ３Ｎ４層９０８上の一対のナノワイヤ９０２および９０４のＳＥＭ画像９００の上面斜視図である。
図１０は、本発明の１実施形態による、ゲート電極１００２が画定された後の独立したＴＬＥ ＳＯＮＯＳ 単一デバイスのＳＥＭ画像１０００の上面斜視図を示す。ゲート電極１００２は、縦に重ねられたシリコンナノワイヤ（ＶＳＴ−ＳｉＮＷ）構造１０１０を囲み、ＶＳＴ−ＳｉＮＷ構造は、ソース領域１００４およびドレイン領域１００６を接続する。
図１１は、本発明の１実施形態によって作成されたＶＳＴ ＳｉＮＷ ＳＯＮＯＳデバイス１１０２の断面のＴＥＭ画像１１００を示す。図１１は、２のＳｉナノワイヤ１１０４、それらを囲む各ＯＮＯ構造１１０６、および周囲のポリシリコンゲート領域１１０８を示す。
図１２は、図１１のＳｉナノワイヤ１１０４の１本の断面のＴＥＭ画像１２００を示す。ＯＮＯ構造１１０６は、Ｓｉナノワイヤ１１０４の外周面を囲むＳｉＯ２層１２０２、ＳｉＯ２層１２０２の外周面を囲むＳｉ３Ｎ４層１２０４、およびＳｉ３Ｎ４層１２０４の外周面を囲む別のＳｉＯ２層１２０６からなる。図１１および図１２では、ナノワイヤ１１０４の直径は約５ｎｍであり、ＯＮＯ構造１１０６の厚さは、ＳｉＯ２層１２０２、Ｓｉ３Ｎ４層１２０４、およびＳｉＯ２層１２０６の厚さがそれぞれ、約４．５ｎｍ、４．５ｎｍ、および８ｎｍである。
＜実験および結果＞ 図１３は、縦に重ねられた一対のＳｉナノワイヤのドレイン電流Ｉｄ（μＡ）とゲート電圧Ｖｇ（Ｖ）の関係１３００を示す。各ナノワイヤのゲート長Ｌｇは約１μｍで、直径は約５ｎｍである。グラフ線１３０２ａおよび１３０２ｂは、ＴＬＥ ＳＯＮＯＳ構造のナノワイヤのＩｄ−Ｖｇ特性を示し、グラフ線１３０４ａおよび１３０４ｂは、ＳＯＮＯＳ構造のナノワイヤのＩｄ−Ｖｇ特性を示す。Ｎ． Ｓｉｎｇｈ 他、「Ｕｌｔｒａ−ｎａｒｒｏｗ ｓｉｌｉｃｏｎ ｎａｎｏｗｉｒｅ ｇａｔｅ−ａｌｌ−ａｒｏｕｎｄ ＣＭＯＳ ｄｅｖｉｃｅｓ： Ｉｍｐａｃｔ ｏｆ ｄｉａｍｅｔｅｒ， ｃｈａｎｎｅｌ−ｏｒｉｅｎｔａｔｉｏｎ ａｎｄ ｌｏｗ ｔｅｍｐｅｒａｔｕｒｅ ｏｎ ｄｅｖｉｃｅ ｐｅｒｆｏｒｍａｎｃｅ（微細シリコンナノワイヤＧＡＡ ＣＭＯＳデバイス：直径、チャネルの配置および低温のデバイス性能への影響）」、ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．、２００６年、５４７〜５６０ページに記載のＳｉ−ＮＷ ＦＥＴ（シリコンナノワイヤＦＥＴ）と同様に、縦に重ねられたツインシリコンナノワイヤＳＯＮＯＳデバイスも、グラフ線１３０４ａおよび１３０４ｂが示すような、優れた伝達特性を示す。ＳＯＮＯＳデバイス、すなわちシリコンナノ結晶（Ｓｉ−ＮＣ）がないデバイスは、ＴＬＥ ＳＯＮＯＳに比べてサブスレッショルド領域での挙動が比較的優れている（７５ｍＶ／ｄｅｃと８４ｍＶ／ｄｅｃとの比較）。これは、ゲートスタック層間のインタフェース特性が良いことに起因し得る。ドレイン電圧の変更によるしきい値電圧のシフト量（３０ｍＶ／Ｖ、ＥＯＴ＝１５ｎｍ）を示す低ＤＩＢＬ（ｄｒａｉｎ ｉｎｄｕｃｅｄ ｂａｒｒｉｅｒ ｌｏｗｅｒｉｎｇ）および急峻なサブスレッショルドターンオンは、一対のナノワイヤ構造チャネルにおける良好なチャネル効果制御を表す。
図１４Ａおよび図１５Ａはそれぞれ、ＴＬＥ ＳＯＮＯＳのツインナノワイヤメモリセルのプログラミング１４００および消去１４５０（Ｐ／Ｅ）特性を示す。各ナノワイヤのゲート長Ｌｇは約１μｍで、直径は約５ｎｍである。図１４Ｂおよび１５Ｂはそれぞれ、ＴＬＥ ＳＯＮＯＳのツインナノワイヤメモリセルのプログラミング１５００および消去１５５０特性を示す。各ナノワイヤのゲート長Ｌｇは約１μｍで、直径は約８ｎｍである。全てのＰ／Ｅは、６Ｖから１１ＶのＶｐ、―６Ｖからー１０ＶのＶｅがゲートに印加された低バイアス条件を用いて実行した。チャネル本体とソース領域およびドレイン領域の両方とを接地した状態でゲート電極を正極または負極にバイアスすることによって、チャネルのプログラムおよび消去にＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ（ＦＮ）注入スキームを用いた。
図１４Ａおよび図１４Ｂはそれぞれ、直径５ｎｍおよび８ｎｍのナノワイヤデバイスのプログラミング特性をＶｐ＝６Ｖ、７Ｖ、８Ｖ、９Ｖ、１０Ｖおよび１１Ｖについて示す。一方で、図１５Ａおよび図１５Ｂはそれぞれ、直径５ｎｍおよび８ｎｍのナノワイヤデバイスのプログラミング特性をＶｅ＝−６Ｖ、−７Ｖ、−８Ｖ、−９Ｖおよび−１０Ｖについて示す。
直径５ｎｍのナノワイヤでは、より高速なＰ／Ｅ速度が得られた。Ｖｐ＝１１Ｖでは１μｓ以内、Ｖｅ＝−１０Ｖでは１ｍｓ以内の高速なＰ／Ｅ速度は、しきい値電圧ΔＶｔｈ＝３．２Ｖまで実現可能である。チャネル本体の寸法が縮小するにつれ、直径５ｎｍのナノワイヤは高速化するが、ナノワイヤチャネルにおける電位井戸の幅は狭まる。直径５ｎｍのナノワイヤチャネルに注入された電荷はインタフェース近傍へと押され、ＴＬＥ ＳＯＮＯＳナノワイヤ構造におけるキャリア効率を更に高める。
図１６では、直径５ｎｍおよび８ｎｍの一対のナノワイヤデバイスのＰ／Ｅ速度の特性およびΔＶｔｈシフトをＶｐ＝９ＶおよびＶｅ＝−１０Ｖで比較した。グラフ線１６０２ｐおよび１６０２ｅは、直径５ｎｍの一対のナノワイヤデバイスのΔＶｔｈシフトを示し、グラフ線１６０４ｐおよび１６０４ｅは、直径８ｎｍの一対のナノワイヤデバイスのΔＶｔｈシフトを示す。より細いナノワイヤデバイスのＰ／Ｅ速度の速さは、縦の電界強度がより強いことに起因し得る。つまり、ナノワイヤ構造デバイスにおける縦の電界は、平面状デバイスにおけるゲート誘電体のＥＯＴだけではなく、ナノワイヤチャネル本体そのものにも関連付けられる。ナノワイヤの直径が短くなる、つまりチャネル本体が縮小すると、縦の電界が強まり、キャリアのトンネリングを強化する。同時に、より小さなＧＡＡ シリコンナノワイヤチャネルの量子力学に起因するエネルギーバンドギャップの拡張効果は、トンネリングキャリア数の増大を誘発する。これは、チャネルの伝導バンドが持ち上がると、電荷が克服すべきポテンシャル障壁が低減するためである。これらの効果は、本体からトラップ層への電子のトンネリングを促進し、ナノワイヤデバイスのＰ／Ｅ速度を向上させる。
図１７Ａおよび図１７Ｂはそれぞれ、非ＴＬＥ ＳＯＮＯＳのツインナノワイヤメモリセルのプログラミング１７００および消去１７５０（Ｐ／Ｅ）特性を示す。各ナノワイヤの直径は約５ｎｍで、長さＬｇは約１μｍである。全てのＰ／Ｅは、６Ｖから１１ＶのＶｐ、―６Ｖから−１１ＶのＶｅがゲートに印加された低バイアス条件を用いて実行した。
図１８では、ＴＬＥ ＳＯＮＯＳおよび非ＴＬＥ ＳＯＮＯＳ構造のメモリセルのＰ／Ｅ速度特性およびΔＶｔｈシフトを比較した。両メモリセルのナノワイヤの直径は同じである。グラフ線１８０２ｐおよび１８０２ｅはＴＬＥ ＳＯＮＯＳメモリセルを示し、グラフ線１８０４ｐおよび１８０４ｅは非ＴＬＥ ＳＯＮＯＳメモリセルを示す。プログラミングはＶｐ＝９Ｖで、消去はＶｅ＝−１０Ｖで行った。ＴＬＥ ＳＯＮＯＳメモリセルのＰ／Ｅ速度は、非ＴＬＥ ＳＯＮＯＳメモリセルに比べ高速である。
図１９は、縦に重ねられた一対のナノワイヤの低ドレインバイアスＶｄ（約０．０５Ｖ）のリニア領域における電流、ＩｄＬｉｎ（μＡ）と、ゲート電圧（Ｖ）との関係１９００を示す。各ナノワイヤの長さＬｇは約１μｍであり、直径は約５ｎｍである。グラフ線１９０２ｐおよび１９０２ｅはそれぞれ、ＴＬＥ ＳＯＮＯＳ構造のプログラム済状態（ＰＧＭ）および消去状態（ＥＲＳ）におけるＩｄＬｉｎ−Ｖｇ特性を示す。一方、グラフ１９０４ｐおよび１９０４ｅはそれぞれ、非ＴＬＥ ＳＯＮＯＳ構造のプログラム済状態（ＰＧＭ）および消去状態（ＥＲＳ）におけるＩｄＬｉｎ−Ｖｇ特性を示す。ＴＬＥ ＳＯＮＯＳ構造では、非ＴＬＥ ＳＯＮＯＳ構造の４．５Ｖ Ｐ／Ｅウィンドウ１９０８に比べ、強化された６．２５Ｖ Ｐ／Ｅウィンドウ１９０６が得られた。ＴＬＥ ＳＯＮＯＳのより大きなメモリウィンドウは、ＴＬＥ構造によってもたらされたより高いトラップ密度、すなわちシリコンナノ結晶に起因する。ＴＬＥ構造の捕獲中心の密度は、メモリウィンドウに影響する要因である。マルチレベルセル技術の開発、および単一セルにおける３ビット以上のメモリ動作への応用には、大きなウィンドウが必要である。
また、ゲート電子の注入は窒化物の電荷トラップ層にトンネリングする孔を中和することから、ＳＯＮＯＳデバイスに大きな消去電圧が印加されると、Ｖｔｈ飽和が顕著になる。しかしながら、ＴＬＥ ＳＯＮＯＳ構造の消去動作では、Ｖｔｈ飽和が軽減される。これは、電圧値が同じである場合、消去が非ＴＬＥ ＳＯＮＯＳ構造で行われた場合と比べ、基板からのキャリアトンネリング中にＳｉ−ＮＣがより多くの孔を捕獲することに起因し得る。ＴＬＥ ＳＯＮＯＳ構造におけるＶｔｈ飽和の軽減は、消去サイクル中にΔＶｔｈを拡げる点において有利である。
図２０Ａは、非ＴＬＥ ＳＯＮＯＳナノワイヤ構造を有するメモリセルのバンド図２０００を示し、図２０Ｂは、ＴＬＥ ＳＯＮＯＳナノワイヤ構造を有するメモリセルのバンド図２０５０を示す。非ＴＬＥ ＳＯＮＯＳおよびＴＬＥ ＳＯＮＯＳデバイスの両方にプログラム電圧３．２Ｖを印加した。非ＴＬＥ ＳＯＮＯＳおよびＴＬＥ ＳＯＮＯＳデバイスを横断する電荷の流れをそれぞれ矢印２００２および２０５２で描写した。ＴＬＥ ＳＯＮＯＳデバイスでは、電荷２００４と比べ、より多くの電荷２０５４がトラップされる。これは、独立して設けられたＳｉ−ＮＣ層２０５６、およびＳｉ−ＮＣ層２０５６とＳｉ３Ｎ４層２０５８との間の伝導バンドオフセット２０６２に起因する。Ｓｉ−ＮＣ層２０５６は、デバイスのスケーリングに影響を及ぼすことなくトラップ層２０６０のトラップ密度を効果的に高める。独立して配されたＳｉ−ＮＣ層２０５６はＴＬＥ ＳＯＮＯＳのＥＯＴを犠牲にしないことから、Ｓｉ３Ｎ４層２０５８を厚くするよりもＳｉ−ＮＣ層２０５６を適用する方がより有利である。
図２１は、時間に対するＶｔｈの変化をグラフに表すことで、ＴＬＥ ＳＯＮＯＳおよび非ＴＬＥ ＳＯＮＯＳ構造におけるプログラム済状態（ＰＧＭ）および消去済状態（ＥＲＳ）のデータ保持特性を示す。両メモリセルのナノワイヤの直径は５ｎｍである。グラフ線２１０２ｐおよび２１０２ｅはそれぞれ、プログラム済状態および消去済状態のＴＬＥ ＳＯＮＯＳメモリセルを示し、グラフ線２１０４ｐおよび２１０４ｅはそれぞれ、プログラム済状態および消去済状態の非ＴＬＥ ＳＯＮＯＳメモリセルを示す。ＴＬＥ ＳＯＮＯＳおよび非ＴＬＥ ＳＯＮＯＳデバイス両方のプログラミングおよび消去ではそれぞれ、ゲート電圧Ｖｇ＝８Ｖを１００μｓ間、ゲート電圧Ｖｇ＝−９Ｖを１ｍｓ間印加した。
ＴＬＥ ＳＯＮＯＳおよび非ＴＬＥ ＳＯＮＯＳデバイスの両方において、約１０４秒まで良好なΔＶｔｈが維持され、メモリウィンドウの劣化はごく僅かであり、優れた保持特性を示した。優れたデータ保持性の要因の一部は、ＴＬＥ ＳＯＮＯＳおよび非ＴＬＥ ＳＯＮＯＳデバイスの両方に存在する比較的厚いブロック酸化物にある。また、別の要因としては、リフトされた、より高レベルの接地状態エネルギーに起因して、蓄積された電荷がチャネルへトンネルバックする可能性が低いこともある。ＴＬＥ ＳＯＮＯＳメモリセルは、メモリ保持性能を損なうことなく動作速度を向上可能な点において有利である。
図２２は、プログラム／消去サイクルに対するＶｔｈの変化をグラフに表すことで、ＴＬＥ ＳＯＮＯＳもしくは非ＴＬＥ ＳＯＮＯＳ構造を有するメモリセルの耐久特性を示す。両メモリセルのナノワイヤの直径は５ｎｍである。グラフ線２２０２ｐおよび２２０２ｅはそれぞれ、９Ｖでプログラム済状態（ＰＧＭ）に１００μｓ間、−８Ｖで消去状態（ＥＲＳ）に１ｍｓ間あるＴＬＥ ＳＯＮＯＳメモリセルを示す。グラフ線２２０４ｐおよび２２０４ｅはそれぞれ、９Ｖでプログラム済状態（ＰＧＭ）に４００μｓ間、−８Ｖで消去状態（ＥＲＳ）に５ｍｓ間あるＴＬＥ ＳＯＮＯＳメモリセルを示す。サイクルの結果によると、ＴＬＥ ＳＯＮＯＳデバイスはＶｔｈシフトが小さく、非ＴＬＥ ＳＯＮＯＳデバイスに比べてより優れた耐久特性を有する。
図２３Ａは、本発明のある実施形態によって作成された、１以上のナノ結晶がトンネル層に埋め込まれた（図１Ｂおよび図２Ｂを参照）メモリセルのプログラミング２３５０および消去２３８０（Ｐ／Ｅ）特性を示す。
図２３Ａでは、直径が約５ｎｍで長さＬｇが約１μｍのシリコンナノワイヤ、およびトンネル層にはＳｉＯ２層を用いた。１以上の第１ナノ結晶にはＳｉＮＣを用いた。電荷トラップ層には窒化シリコンを用いた。全てのＰ／Ｅは、６Ｖから１０ＶのＶｐ、―６Ｖからー１０ＶのＶｅがゲート領域２３０８に印加された低バイアス条件を用いて実行した。
図１３から図２３Ａを参照して説明した上述の結果は、ＧＡＡの縦に重ねられたＴＬＥ ＳＯＮＯＳ構造を有する一対のナノワイヤを備えたメモリセルが、データ保持特性と耐久特性における妥協はごく僅かでありながら、高速なＰ／Ｅ速度と広いメモリウィンドウ幅とを実現することを示す。
本発明の実施形態を具体的に示し、特定の実施形態を参照して説明したが、添付の請求の範囲によって定義された本発明の趣旨と範囲から逸脱することなく、形式および詳細を多様に変更可能であることが、当業者によって理解されるべきである。従って、本発明の範囲は添付の請求の範囲によって示されており、請求の範囲の均等の意味および領域内の全ての変更が受け入れられることが意図されている。

Claims (55)

  1. 第１ワイヤ状チャネル構造と、
    前記第１ワイヤ状チャネル構造の外周面を囲む電荷トラップ構造と
    を備え、
    前記電荷トラップ構造は、２つの電荷トラップ部分構造を有し、前記２つの電荷トラップ部分構造はそれぞれ、電荷を蓄積可能な異なる材料で形成されているメモリセル。
  2. 前記第１ワイヤ状チャネル構造は、ナノワイヤである請求項１に記載のメモリセル。
  3. 前記２つの電荷トラップ部分構造の一方は第１電荷トラップ層を有し、前記２つの電荷トラップ部分構造の他方は１以上の第１ナノ結晶を有する請求項１または２に記載のメモリセル。
  4. 第２ワイヤ状チャネル構造と、
    前記第２ワイヤ状チャネル構造の外周面を囲むさらなる電荷トラップ構造と
    をさらに備え、
    前記電荷トラップ構造は、２のさらなる電荷トラップ部分構造を有し、前記２のさらなる電荷トラップ部分構造はそれぞれ、電荷を蓄積可能な異なる材料で形成されている請求項１から３のうちいずれか一項に記載のメモリセル。
  5. 前記電荷トラップ構造の外周面および前記さらなる電荷トラップ構造の外周面を囲むゲート領域をさらに備え、
    前記ゲート領域の実装表面から前記第２ワイヤ状チャネル構造までの距離が、前記ゲート領域の実装表面から前記第１ワイヤ状チャネル構造までの距離よりも長い請求項４に記載のメモリセル。
  6. 前記第１ワイヤ状チャネル構造、前記第２ワイヤ状チャネル構造、または前記第１ワイヤ状チャネル構造および前記第２ワイヤ状チャネル構造の両方がナノワイヤである請求項４または５に記載のメモリセル。
  7. 前記第１ワイヤ状チャネル構造の長手方向の軸および前記第２ワイヤ状チャネル構造の長手方向の軸は、前記ゲート領域の前記実装表面と実質的に平行である請求項４から６のうちいずれか一項に記載のメモリセル。
  8. 前記第１ワイヤ状チャネル構造の長手方向の軸および前記第２ワイヤ状チャネル構造の長手方向の軸は、前記ゲート領域の前記実装表面の法線方向の軸と実質的に垂直である請求項４から７のうちいずれか一項に記載のメモリセル。
  9. 前記２のさらなる電荷トラップ部分構造の１は第２電荷トラップ層を有し、前記２つの電荷トラップ構造の他の１は１以上の第２ナノ結晶を有する請求項４から８のいずれか一項に記載のメモリセル。
  10. 前記第１ワイヤ状チャネル構造の前記外周面と前記電荷トラップ構造との間に設けられた第１トンネル層をさらに備える請求項１から９のいずれか一項に記載のメモリセル。
  11. 前記第１電荷トラップ層は前記第１トンネル層の外周面を囲み、前記１以上の第１ナノ結晶は前記第１電荷トラップ層の外周面を囲む請求項１０に記載のメモリセル。
  12. 前記第１電荷トラップ層は前記第１トンネル層の外周面を囲み、前記１以上の第１ナノ結晶が前記第１電荷トラップ層に埋め込まれた請求項１０に記載のメモリセル。
  13. 前記第２ワイヤ状チャネル構造の前記外周面と前記さらなる電荷トラップ構造との間に設けられた第２トンネル層をさらに備える請求項４から１２のいずれか一項に記載のメモリセル。
  14. 前記第２電荷トラップ層は前記第２トンネル層の外周面を囲み、前記１以上の第２ナノ結晶は前記第２電荷トラップ層の外周面を囲む請求項１３に記載のメモリセル。
  15. 前記第２電荷トラップ層は前記第２トンネル層の外周面を囲み、前記１以上の第２ナノ結晶が前記第２電荷トラップ層に埋め込まれた請求項１３に記載のメモリセル。
  16. 前記第１電荷トラップ層と前記ゲート領域との間に設けられた第１ブロック構造をさらに備える請求項１１に記載のメモリセル。
  17. 前記第２電荷トラップ層と前記ゲート領域との間に設けられた第２ブロック構造をさらに備える請求項１４に記載のメモリセル。
  18. 前記ゲート領域は、ポリシリコン、窒化タンタル、窒化チタン、窒化ハフニウム、アルミニウム、およびタングステンからなる導電体物質群のうちいずれか１以上を有する請求項５から１７のいずれか一項に記載のメモリセル。
  19. 前記ゲート領域は、リン、ヒ素、およびアンチモンからなるｎ型ドーパント群のうちいずれか１以上でドープされた請求項５から１８のいずれか一項に記載のメモリセル。
  20. 前記ゲート領域は、ホウ素、アルミニウム、ガリウム、およびインジウムからなるｐ型ドーパント群のうちいずれか１以上でドープされた請求項５から１８のいずれか一項に記載のメモリセル。
  21. 前記第１ワイヤ状チャネル構造および前記第２ワイヤ状チャネル構造は、シリコンおよびゲルマニウムからなる群のうちいずれか１以上を有する請求項４から２０のいずれか一項に記載のメモリセル。
  22. 前記第１トンネル層は、二酸化ケイ素（ＳｉＯ２）を有する請求項１０から２１のいずれか一項に記載のメモリセル。
  23. 前記第１電荷トラップ層は、シリコン窒化物（Ｓｉ３Ｎ４）、二酸化ハフニウム（ＨｆＯ２）、および酸化アルミニウム（Ａｌ２Ｏ３）からなる高誘電体群のうちいずれか１以上を有し、前記１以上の第１ナノ結晶は、シリコンナノ結晶（Ｓｉ−ＮＣ）、ゲルマニウムナノ結晶およびタングステンナノ結晶からなる金属群のうちいずれか１以上を有する請求項３から２２のいずれか一項に記載のメモリセル。
  24. 前記第１ブロック構造はＳｉＯ２を有する請求項１６から２３のいずれか一項に記載のメモリセル。
  25. 前記第２トンネル層はＳｉＯ２を有する請求項１３から２４のいずれか一項に記載のメモリセル。
  26. 前記第２電荷トラップ層は、シリコン窒化物（Ｓｉ３Ｎ４）、二酸化ハフニウム（ＨｆＯ２）、および酸化アルミニウム（Ａｌ２Ｏ３）からなる高誘電体群のうちいずれか１以上を有し、前記１以上の第２ナノ結晶は、シリコンナノ結晶（Ｓｉ−ＮＣ）、ゲルマニウムナノ結晶およびタングステンナノ結晶からなる金属群のうちいずれか１以上を有する請求項９から２５のいずれか一項に記載のメモリセル。
  27. 前記第２ブロック構造はＳｉＯ２を有する請求項１７から２６のいずれか一項に記載のメモリセル。
  28. 第１ワイヤ状チャネル構造を形成する段階と、
    前記第１ワイヤ状チャネル構造の外周面を囲む電荷トラップ構造を形成する段階と
    を備え、
    前記電荷トラップ構造は、２つの電荷トラップ部分構造を有し、前記２つの電荷トラップ部分構造はそれぞれ、電荷を蓄積可能な異なる材料で形成されているメモリセルを形成する方法。
  29. 単一導電層から第１ワイヤ状構造および第２ワイヤ状構造を形成する段階と、
    前記第１ワイヤ状チャネル構造の外周面および前記第２ワイヤ状チャネル構造の外周面の周りにゲート領域を形成する段階と
    を備え、
    前記ゲート領域の実装表面から前記第２ワイヤ状チャネル構造までの距離が、前記ゲート領域の実装表面から前記第１ワイヤ状チャネル構造までの距離よりも長いメモリセルを形成する方法。
  30. 前記単一導電層から前記第１ワイヤ状構造および前記第２ワイヤ状構造を形成する段階は、
    前記単一導電層からフィン構造を形成する段階と、
    前記フィン構造のフィン部分を酸化する段階と、
    前記フィン部分の前記酸化した部分を除去し、前記第１ワイヤ状チャネル構造および前記第２ワイヤ状チャネル構造を解放する段階と
    をさらに有する請求項２９に記載の方法。
  31. 前記単一導電層から前記フィン構造を形成する段階は、位相シフトマスクリソグラフィプロセスで実行される請求項３０に記載の方法。
  32. 前記フィン部分の前記酸化した部分を除去する段階は、フッ化水素酸希釈液の中で前記フィン部分の前記酸化した部分を溶解する段階を含む請求項３０から３１のうちいずれか一項に記載の方法。
  33. 前記第１ワイヤ状チャネル構造、前記第２ワイヤ状チャネル構造、または前記第１ワイヤ状チャネル構造および前記第２ワイヤ状チャネル構造の両方がナノワイヤである請求項２９から３２のいずれか一項に記載の方法。
  34. 前記第１ワイヤ状チャネル構造の外周面を囲む第１トンネル層を形成する段階をさらに備える請求項２９から３３のいずれか一項に記載の方法。
  35. 前記第１トンネル層の外周面を囲む電荷トラップ構造を形成する段階をさらに備え、前記電荷トラップ構造は、２つの電荷トラップ部分構造を有し、前記２つの電荷トラップ部分構造はそれぞれ、電荷を蓄積可能な異なる材料で形成されている請求項３４に記載の方法。
  36. 前記２つの電荷トラップ部分構造の一方は第１電荷トラップ層を有し、前記２つの電荷トラップ部分構造の他方は１以上の第１ナノ結晶を有する請求項３５に記載の方法。
  37. 前記第１トンネル層の外周面の周りに前記第１電荷トラップ層を形成する段階と、
    前記第１電荷トラップ層の外周面の周りに前記１以上の第１ナノ結晶を形成する段階と
    をさらに備える請求項３６に記載の方法。
  38. 前記第１トンネル層の外周面の周りに前記第１電荷トラップ層を形成する段階と、
    前記第１電荷トラップ層の中に前記１以上の第１ナノ結晶を形成する段階と
    をさらに備える請求項３６に記載の方法。
  39. 前記ゲート領域を形成する段階は、前記第２ワイヤ状チャネル構造の外周面を囲む第２トンネル層を形成する段階をさらに有する請求項２９から３８のいずれか一項に記載の方法。
  40. 前記第２トンネル層の外周面を囲むさらなる電荷トラップ構造を形成する段階をさらに備え、前記さらなる電荷トラップ構造は、２つのさらなる電荷トラップ部分構造を有し、前記２つのさらなる電荷トラップ部分構造はそれぞれ、電荷を蓄積可能な異なる材料で形成されている請求項３４に記載の方法。
  41. 前記２つのさらなる電荷トラップ部分構造の一方は第２電荷トラップ層を有し、前記２つの電荷トラップ構造の他方は１以上の第２ナノ結晶を有する請求項４０に記載の方法。
  42. 前記第２トンネル層の外周面の周りに第２電荷トラップ層を形成する段階と、
    前記第２電荷トラップ層の外周面の周りに前記１以上の第２ナノ結晶を形成する段階と
    をさらに備える請求項４１に記載の方法。
  43. 前記第２トンネル層の外周面の周りに第２電荷トラップ層を形成する段階と、
    前記第２電荷トラップ層の中に前記１以上の第２ナノ結晶を形成する段階と
    をさらに備える請求項４１に記載の方法。
  44. 前記第１電荷トラップ層と前記ゲート領域との間に第１ブロック構造を形成する段階をさらに備える請求項３７に記載の方法。
  45. 前記第２電荷トラップ層と前記ゲート領域との間に第２ブロック構造を形成する段階をさらに備える請求項４２に記載の方法。
  46. 前記ゲート領域は、ポリシリコン、窒化タンタル、窒化チタン、窒化ハフニウム、アルミニウム、およびタングステンからなる導電体物質群のうちいずれか１以上を有する請求項２９から４５のいずれか一項に記載の方法。
  47. 前記ゲート領域は、リン、ヒ素、およびアンチモンからなるｎ型ドーパント群のうちいずれか１以上でドープされた請求項２９から４６のいずれか一項に記載の方法。
  48. 前記ゲート電極は、ホウ素、アルミニウム、ガリウム、およびインジウムからなるｐ型ドーパント群のうちいずれか１以上でドープされた請求項２９から４６のいずれか一項に記載の方法。
  49. 前記第１ワイヤ状チャネル構造および前記第２ワイヤ状チャネル構造は、シリコンおよびゲルマニウムからなる群のうちいずれか１以上を有する請求項２９から４８のいずれか一項に記載の方法。
  50. 前記第１トンネル層は、ＳｉＯ２を有する請求項３４から４９のいずれか一項に記載の方法。
  51. 前記第１電荷トラップ層は、シリコン窒化物（Ｓｉ３Ｎ４）、二酸化ハフニウム（ＨｆＯ２）、および酸化アルミニウム（Ａｌ２Ｏ３）からなる高誘電体群のうちいずれか１以上を有し、前記１以上の第１ナノ結晶は、シリコンナノ結晶（Ｓｉ−ＮＣ）、ゲルマニウムナノ結晶およびタングステンナノ結晶からなる金属群のうちいずれか１以上を有する請求項３６から５０のいずれか一項に記載の方法。
  52. 前記第１ブロック構造はＳｉＯ２を有する請求項４４から５１のいずれか一項に記載の方法。
  53. 前記第２トンネル層はＳｉＯ２を有する請求項３９から５２のいずれか一項に記載の方法。
  54. 前記第２電荷トラップ層は、シリコン窒化物（Ｓｉ３Ｎ４）、二酸化ハフニウム（ＨｆＯ２）、および酸化アルミニウム（Ａｌ２Ｏ３）からなる高誘電体群のうちいずれか１以上を有し、前記１以上の第２ナノ結晶は、シリコンナノ結晶（Ｓｉ−ＮＣ）、ゲルマニウムナノ結晶およびタングステンナノ結晶からなる金属群のうちいずれか１以上を有する請求項４１から５３のいずれか一項に記載の方法。
  55. 前記第２ブロック構造はＳｉＯ２を有する請求項４５から５４のいずれか一項に記載の方法。
JP2010536891A 2007-12-07 2007-12-07 メモリセルおよびその製造方法 Pending JP2011507230A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/SG2007/000421 WO2009072983A1 (en) 2007-12-07 2007-12-07 Memory cell and methods of manufacturing thereof

Publications (2)

Publication Number Publication Date
JP2011507230A true JP2011507230A (ja) 2011-03-03
JP2011507230A5 JP2011507230A5 (ja) 2011-04-14

Family

ID=40717979

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010536891A Pending JP2011507230A (ja) 2007-12-07 2007-12-07 メモリセルおよびその製造方法

Country Status (3)

Country Link
US (1) US20110018053A1 (ja)
JP (1) JP2011507230A (ja)
WO (1) WO2009072983A1 (ja)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8063434B1 (en) 2007-05-25 2011-11-22 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode
US8614124B2 (en) 2007-05-25 2013-12-24 Cypress Semiconductor Corporation SONOS ONO stack scaling
US9449831B2 (en) 2007-05-25 2016-09-20 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US20090179253A1 (en) 2007-05-25 2009-07-16 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US8633537B2 (en) 2007-05-25 2014-01-21 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode
US9299568B2 (en) 2007-05-25 2016-03-29 Cypress Semiconductor Corporation SONOS ONO stack scaling
US8940645B2 (en) 2007-05-25 2015-01-27 Cypress Semiconductor Corporation Radical oxidation process for fabricating a nonvolatile charge trap memory device
US9431549B2 (en) 2007-12-12 2016-08-30 Cypress Semiconductor Corporation Nonvolatile charge trap memory device having a high dielectric constant blocking region
US8232544B2 (en) * 2008-04-04 2012-07-31 Nokia Corporation Nanowire
JP4991814B2 (ja) * 2009-09-16 2012-08-01 株式会社東芝 半導体装置およびその製造方法
US8969931B2 (en) * 2009-10-30 2015-03-03 International Business Machines Corporation Semiconductor devices with screening coating to inhibit dopant deactivation
WO2011162725A1 (en) * 2010-06-25 2011-12-29 Agency For Science, Technology And Research Nanowire transistor and method for manufacturing a nanowire transistor
US9454997B2 (en) 2010-12-02 2016-09-27 Micron Technology, Inc. Array of nonvolatile memory cells having at least five memory cells per unit cell, having a plurality of the unit cells which individually comprise three elevational regions of programmable material, and/or having a continuous volume having a combination of a plurality of vertically oriented memory cells and a plurality of horizontally oriented memory cells; array of vertically stacked tiers of nonvolatile memory cells
US9343142B2 (en) 2012-01-05 2016-05-17 Globalfoundries Inc. Nanowire floating gate transistor
KR102159845B1 (ko) * 2012-07-01 2020-09-25 롱지튜드 플래쉬 메모리 솔루션즈 리미티드 Ｓｏｎｏｓ ｏｎｏ 스택 스케일링
US9627611B2 (en) 2012-11-21 2017-04-18 Micron Technology, Inc. Methods for forming narrow vertical pillars and integrated circuit devices having the same
US9306165B2 (en) 2014-03-27 2016-04-05 Micron Technology, Inc. Replacement materials processes for forming cross point memory
US9711596B2 (en) * 2014-06-24 2017-07-18 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device including a semiconductor sheet interconnecting a source region and a drain region
CN108028277B (zh) * 2015-09-25 2021-12-21 英特尔公司 具有增大的接触面积的半导体器件接触
US10356853B2 (en) * 2016-08-29 2019-07-16 Cooktek Induction Systems, Llc Infrared temperature sensing in induction cooking systems
US11217494B1 (en) * 2020-07-31 2022-01-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of manufacture

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007504679A (ja) * 2003-05-22 2007-03-01 フリースケール セミコンダクター インコーポレイテッド 個別ゲート構造を備えたトランジスタ
US20070126044A1 (en) * 2005-12-06 2007-06-07 Shunsuke Shioya Circuit device having capacitor and field effect transistor, and display apparatus therewith

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5416043A (en) * 1993-07-12 1995-05-16 Peregrine Semiconductor Corporation Minimum charge FET fabricated on an ultrathin silicon on sapphire wafer
KR100790859B1 (ko) * 2002-11-15 2008-01-03 삼성전자주식회사 수직 나노튜브를 이용한 비휘발성 메모리 소자
KR100585157B1 (ko) * 2004-09-07 2006-05-30 삼성전자주식회사 다수의 와이어 브릿지 채널을 구비한 모스 트랜지스터 및그 제조방법
DE102006009721B4 (de) * 2006-03-02 2011-08-18 Qimonda AG, 81739 Nanodraht (Nanowire)-Speicherzelle und Verfahren zu deren Herstellung

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007504679A (ja) * 2003-05-22 2007-03-01 フリースケール セミコンダクター インコーポレイテッド 個別ゲート構造を備えたトランジスタ
US20070126044A1 (en) * 2005-12-06 2007-06-07 Shunsuke Shioya Circuit device having capacitor and field effect transistor, and display apparatus therewith

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JPN6012068724; Ｓｕｎｇ　Ｄａｅ　Ｓｕｋ　ｅｔ　ａｌ．: 'Ｇａｔｅ-ａｌｌ-ａｒｏｕｎｄ　Ｔｗｉｎ　Ｓｉｌｉｃｏｎ　ｎａｎｏｗｉｒｅ　ＳＯＮＯＳ　Ｍｅｍｏｒｙ．' ２００７　ＩＥＥＥ　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ，　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ． , 20070714, Ｐ．１４２-１４３, ＩＥＥＥ *

Also Published As

Publication number Publication date
US20110018053A1 (en) 2011-01-27
WO2009072983A1 (en) 2009-06-11

Similar Documents

Publication Publication Date Title
JP2011507230A (ja) メモリセルおよびその製造方法
JP3710082B2 (ja) メモリ・トランジスタを作成する方法
US7205601B2 (en) FinFET split gate EEPROM structure and method of its fabrication
EP0436156B1 (en) Nonvolatile semiconductor memory device having tunnel insulating film structure
US6670670B2 (en) Single electron memory device comprising quantum dots between gate electrode and single electron storage element and method for manufacturing the same
US6927446B2 (en) Nonvolatile semiconductor memory device and its manufacturing method
JP5154841B2 (ja) 不揮発性メモリデバイスの製造方法
US6963104B2 (en) Non-volatile memory device
TWI388052B (zh) 具有分離閘極及阻擋層之記憶元件
US6917068B1 (en) Semiconductor device having conductive structures formed near a gate electrode
US7341912B2 (en) Split gate flash memory device having self-aligned control gate and method of manufacturing the same
US8283716B2 (en) High performance flash memory devices
JP2008098602A (ja) 積層型薄膜トランジスタ型不揮発性メモリ装置、およびその製造方法
KR100745400B1 (ko) 게이트 구조 및 이를 형성하는 방법, 비휘발성 메모리 장치및 이의 제조 방법
KR100558003B1 (ko) 복수개의 유전체 나노클러스터들을 채택하는 비휘발성메모리 셀 및 그것을 제조하는 방법
US7586137B2 (en) Non-volatile memory device and method of fabricating the same
JPWO2008146760A1 (ja) 記憶素子及びその読み出し方法
JP2007517386A (ja) ブリッジ電界効果トランジスタメモリセル、上記セルを備えるデバイス、および、ブリッジ電界効果トランジスタメモリセルの製造方法
TWI261917B (en) Non-volatile memory device with improved data retention and method therefor
US20050173766A1 (en) Semiconductor memory and manufacturing method thereof
US7355236B2 (en) Non-volatile floating gate memory cells with polysilicon storage dots and fabrication methods thereof
WO2008069325A1 (ja) 半導体記憶装置および半導体装置
KR100426817B1 (ko) 에스오엔오에스 구조를 갖는 비휘발성 메모리소자 및 그의제조방법
Yu et al. Perspective of flash memory realized on vertical Si nanowires
KR20050080864A (ko) 비휘발성 메모리 소자 및 그 제조방법

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101206

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20101206

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130604