KR102295966B1 - 나노와이어를 이용한 반도체 소자 형성 방법 - Google Patents

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Abstract

베이스 패턴들을 노출하는 가이드 패턴들을 형성하고, 제1 나노와이어 성장 공정을 수행하여 상기 베이스 패턴들 상에 제1 나노와이어들을 형성하고, 상기 제1 나노와이어들 사이를 채우는 제1 몰딩 절연층을 형성하고, 상기 나노와이어들을 제거하여 상기 베이스 패턴들의 표면들을 노출하는 홀들을 형성하고, 및 상기 홀 내에 전도체를 채워 제1 전극들을 형성하는 것을 포함하는 반도체 소자 형성 방법이 설명된다.

Description

나노와이어를 이용한 반도체 소자 형성 방법{Method of Fabricating Semiconductor Devices Using Nanowires}
본 발명은 나노와이어를 이용한 반도체 소자 형성 방법에 관한 것으로서, 특히 실리콘 나노와이어 및 절연성 나노와이어를 이용하여 반도체 소자의 커패시터 구조, 컨택 구조 및 라인 구조를 형성하는 방법에 관한 것이다.
반도체 소자의 집적도가 높아지면서 커패시터 구조의 스토리지 전극들, 컨택 구조들, 및 라인 구조들 등의 수평적 크기가 줄어들고, 동시에 수직 높이가 높아지고 있다. 따라서, 이러한 패턴들을 형성하기 위한 포토리소그래피 공정 및 식각 공정이 매우 어렵게 되었다. 이러한 기술적 난제를 해결하기 위하여 나노와이어 공정을 이용하여 미세한 패턴들을 형성하고, 패턴들 사이에 존재하는 기생 커패시턴스를 줄일 수 있도록 패턴들의 사이에 에어 갭을 형성하는 방법을 제안한다.
본 발명이 해결하고자 하는 과제는 나노와이어를 이용하여 반도체 소자의 커패시터 구조 및 그것을 형성하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 나노와이어를 이용하여 반도체 소자의 컨택 구조 및 라인 구조를 형성하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 형성하는 방법은 베이스 패턴들을 노출하는 가이드 패턴들을 형성하고, 제1 나노와이어 성장 공정을 수행하여 상기 베이스 패턴들 상에 제1 나노와이어들을 형성하고, 상기 제1 나노와이어들 사이를 채우는 제1 몰딩 절연층을 형성하고, 상기 나노와이어들을 제거하여 상기 베이스 패턴들의 표면들을 노출하는 홀들을 형성하고, 및 상기 홀 내에 전도체를 채워 제1 전극들을 형성하는 것을 포함할 수 있다.
상기 베이스 패턴들은 다결정 실리콘, 금속, 또는 금속 화합물 중 어느 하나를 포함할 수 있다.
상기 가이드 패턴들은 실리콘 질화물을 포함할 수 있다.
상기 제1 나노와이어들은 아연 산화물을 포함할 수 있다.
상기 몰딩 절연층은 실리콘 산화물을 포함할 수 있다.
상기 방법은 상기 홀들 내에 노출된 상기 베이스 패턴들의 상기 표면들 상에 배리어 패턴들을 형성하는 것을 더 포함할 수 있다.
상기 배리어 패턴들은 금속 실리사이드 또는 금속 화합물을 포함할 수 있다.
상기 방법은 상기 몰딩 절연층을 제거하여 상기 제1 전극들의 표면들을 노출시키고, 상기 제1 전극들의 상기 노출된 표면들 상에 유전층을 컨포멀하게 형성하고, 및 상기 유전층 상에 제2 전극을 형성하는 것을 더 포함할 수 있다.
상기 유전층은 상기 가이드 패턴들의 표면 상에도 형성될 수 있다.
상기 방법은 상기 제1 나노 와이어들의 상면들을 상기 제1 몰딩층의 상면보다 낮게 리세스 하고, 상기 제1 몰딩층을 가이드로 이용하는 제2 나노와이어 성장 공정을 수행하여 상기 제1 나노와이어들 상에 제2 나노와이어들을 형성하고, 및 상기 제1 몰딩 절연층 상에 상기 제2 나노와이어들 사이를 채우는 제2 몰딩 절연층을 형성하는 것을 더 포함할 수 있다.
본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은 베이스 패턴들을 노출하는 가이드 패턴들을 형성하고, 상기 베이스 패턴들 상에 제1 나노와이어들을 형성하고, 상기 제1 나노와이어들 사이를 채우는 제1 몰딩 절연층을 형성하고, 상기 제1 몰딩 절연층의 상면을 상기 제1 나노와이어들의 상면들보다 낮게 리세스하고, 상기 제1 몰딩 절연층 상에 상기 제1 나노와이어들의 상기 상면들을 노출하고 측면들을 감싸는 제1 서포터를 형성하고, 상기 제1 나노와이어들을 제거하여 상기 베이스 패턴들의 표면들을 노출하는 스토리지 홀들을 형성하고, 및 상기 스토리지 홀 내에 전도체를 채워 제1 전극들을 형성하는 것을 포함할 수 있다.
상기 방법은 상기 제1 나노와이어들의 상면들을 상기 제1 서포터의 상면보다 낮게 리세스하고, 및 상기 제1 서포터를 가이드로 이용하여 상기 제1 나노와이어들 상에 제2 나노와이어들을 형성하는 것을 더 포함할 수 있다.
상기 방법은 상기 제1 서포터 상에 상기 제2 나노와이어들 사이를 채우는 제2 몰딩 절연층을 형성하고, 상기 제2 몰딩 절연층의 상면을 상기 제2 나노와이어들의 상면들보다 낮게 리세스하고, 및 상기 제2 몰딩 절연층 상에 상기 제2 나노와이어들의 측면들을 감싸는 제2 서포터를 형성하는 것을 더 포함할 수 있다.
상기 방법은 상기 제2 서포터를 패터닝하여 상기 제2 몰딩 절연층의 상기 상면의 일부를 노출하는 상부 홀을 형성하고, 및 상기 상부 홀을 통하여 상기 제2 몰딩 절연물을 제거하는 것을 더 포함할 수 있다.
상기 방법은 상기 제1 서포터를 패터닝하여 상기 제1 몰딩 절연층의 상기 상면의 일부를 노출하는 제2 홀을 형성하고, 및 상기 하부 홀을 통하여 상기 제1 몰딩 절연물을 제거하는 것을 더 포함할 수 있다.
본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은 컨택 패드들을 노출하는 가이드 패턴들을 형성하고, 상기 노출된 컨택 패드들 상에 하부 실리콘 나노와이어들을 형성하고, 상기 하부 실리콘 나노와이어들의 사이를 채우는 하부 몰딩 절연층을 형성하고, 상기 하부 몰딩 절연층 상에 상기 하부 실리콘 나노와이어들의 상부 부분들을 수평으로 연결하는 하부 서포터를 형성하고, 상기 하부 실리콘 나노와이어들 상에 상부 실리콘 나노와이어들을 형성하고, 상기 상부 실리콘 나노와이어들의 사이를 채우는 상부 몰딩 절연층을 형성하고, 상기 상부 몰딩 절연층 상에 상기 상부 실리콘 나노와이어들의 상부 부분들을 수평으로 연결하는 상부 서포터를 형성하고, 상기 하부 및 상부 실리콘 나노와이어들을 실리사이드화 하여 스토리지 전극들을 형성하고, 상기 스토리지 전극들 상에 유전층을 형성하고, 및 상기 유전층 상에 플레이트 전극을 형성하는 것을 포함할 수 있다.
상기 방법은 상기 하부 몰딩 절연층의 상면을 상기 하부 실리콘 나노와이어들의 상면들보다 낮게 리세스하는 것을 더 포함할 수 있다.
상기 방법은 상기 상부 몰딩 절연층의 상면을 상기 상부 실리콘 나노와이어들의 상면들보다 낮게 리세스하는 것을 더 포함할 수 있다.
상기 방법은 상기 하부 서포터의 상면과 상기 하부 실리콘 나노와이어의 상면을 평탄화하는 것을 더 포함할 수 있다.
상기 방법은 상기 상부 서포터의 상면과 상기 상부 실리콘 나노와이어의 상면을 평탄화하는 것을 더 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 다양한 실시예들에 의하면, 고종횡비를 가진 패턴들이 용이하게 형성될 수 있다.
본 발명의 다양한 실시예들에 의하면, 고가의 포토리소그래피 공정이 생략될 수 있다.
본 발명의 다양한 실시예들에 의하면, 전도성 패턴들 사이에 존재하는 기생 커패시턴스들이 감소할 수 있다.
도 1은 본 발명의 일 실시예에 의한 반도체 소자의 개략적인 레이아웃이다.
도 2a 내지 2h는 본 발명의 다양한 실시예들에 의한 반도체 소자들을 도 1의 I-I' 방향을 따라 절단한 개략적인 종단면도들이다.
도 3a 내지 8e는 본 발명의 다양한 실시예들에 의한 반도체 소자를 형성하는 방법들을 설명하는 종단면도들이다.
도 9a 내지 9c는 본 발명의 일 실시예에 의한 컨택 구조체를 형성하는 방법을 설명하는 도면들이다.
도 10a 내지 10c는 본 발명의 일 실시예에 의한 라인 구조체를 형성하는 방법을 설명하는 도면들이다.
도 11a는 본 발명의 기술적 사상의 다양한 실시예들에 의해 제조된 반도체 소자들 중 적어도 하나를 포함하는 메모리 모듈(2100)을 개념적으로 도시한 도면이다.
도 11b는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈을 개념적으로 도시한 도면이다.
도 11c 및 11d는 본 발명의 기술적 사상의 실시예들에 의한 전자 시스템들을 개념적으로 도시한 블록다이어그램이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 본 발명의 일 실시예에 의한 반도체 소자의 개략적인 레이아웃이다.
도 1을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10)는 소자 분리 영역(IR)으로 둘러 싸인 활성 영역(AR)들, 상기 활성 영역(IR)들과 교차하는 워드 라인(WL)들 및 비트 라인(BL)들, 및 상기 활성 영역(IR)들의 양 단부들과 중첩하는 커패시터(CP)들을 포함할 수 있다. 상기 활성 영역(IR)들은 사선 방향으로 연장하는 바(bar) 모양을 가질 수 있다. 상기 워드 라인(WL)들은, 예를 들어, 상기 활성 영역(IR)들과 교차하도록 X-방향으로 연장할 수 있다. 상기 비트 라인(BL)들은, 예를 들어, 상기 활성 영역(IR)들의 중앙부과 교차하도록 Y-방향으로 연장할 수 있다. 상기 커패시터(CP)들은 상기 워드 라인(WL)들과 상기 비트 라인(BL)들로 정의되는 영역들 내에 배치된 상기 활성 영역(101)들의 단부들(end portions)과 중첩하도록 섬 형태로 배열될 수 있다. 상기 비트 라인(BL)들은 본 발명의 기술적 사상을 이해하기 쉽도록 설명하기 위하여 넓은 폭을 갖도록 도시되었다.
도 2a 내지 2h는 본 발명의 다양한 실시예들에 의한 반도체 소자들을 도 1의 I-I' 방향을 따라 절단한 개략적인 종단면도들이다.
도 2a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10A)는 기판(100) 내에 활성 영역(101)들을 정의하는 소자 분리 영역(105)들, 상기 기판(100) 상에 배치된 비트 라인 구조(110)들, 상기 비트 라인 구조(110)들 사이에 배치된 컨택 패드(130)들, 상기 비트 라인 구조(110)들 상의 가이드 패턴(125)들, 상기 컨택 패드(130)들 및 상기 가이드 패턴(125)들 상의 커패시터 구조(190)들을 포함할 수 있다. 상기 반도체 소자(10A)는 상기 활성 영역(101) 중 일부와 상기 비트 라인 구조(110)들 중 일부를 전기적으로 연결하는 비트 라인 컨택(115)들을 더 포함할 수 있다. 상기 반도체 소자(10A)는 상기 컨택 패드(130)들 및 상기 비트 라인 컨택(115)들의 측면들의 일부들을 감싸는 층간 절연층(120)을 더 포함할 수 있다.
상기 기판(100)은 실리콘 웨이퍼를 포함할 수 있다. 상기 활성 영역(101)들은 소스/드레인 영역을 포함할 수 있다. 상기 소자 분리 영역(105)들은 STI (shallow isolation trench)를 포함할 수 있다. 상기 비트 라인 구조(110)들은 전도성 비트 라인 전극(111)들 및 절연성 비트 라인 절연층(112)들을 포함할 수 있다. 상기 비트 라인 전극(111)들은 금속, 금속 실리사이드, 및/또는 티타늄 질화물(TiN) 같은 배리어 층을 포함할 수 있다. 상기 비트 라인 절연층(112)들은 상기 비트 라인 전극(111)들을 감싸도록 상기 비트 라인 전극(111)들 하부, 양측부, 및 상부에 형성될 수 있다. 상기 비트 라인 절연층(112)들은 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 또는 실리콘 탄화 질화물(SiCN) 중 어느 하나 또는 그 조합들을 포함할 수 있다.
상기 비트 라인 컨택(115)들은 상기 활성 영역(101)들과 상기 비트 라인 전극(111)을 전기적으로 연결할 수 있다. 상기 비트 라인 컨택(115)들은 단결정 실리콘, 다결정 실리콘, 금속, 금속 실리사이드, 또는 금속 화합물을 포함할 수 있다.
상기 컨택 패드(130)들은 단결정 실리콘, 다결정 실리콘, 금속, 금속 실리사이드, 또는 금속 화합물을 포함할 수 있다. 본 실시예에서, 상기 컨택 패드(130)들이 다결정 실리콘 또는 금속을 포함하는 것으로 가정될 것이다.
상기 층간 절연층(120)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 또는 실리콘 탄화 질화물(SiCN) 중 어느 하나 또는 그 조합들을 포함할 수 있다.
상기 가이드 패턴(125)들은 비트 라인 구조(110)들 상에 배치될 수 있다. 예를 들어, 상기 가이드 패턴(125)들은 도 1에서 상기 활성 영역(101)들의 단부들이 노출되도록 상기 비트 라인 구조(110)들 및 상기 워드 라인(30)들과 중첩할 수 있다. 상기 가이드 패턴(125)들은 상기 비트 라인 절연층(112)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 가이드 패턴(125)들은 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 또는 실리콘 탄화 질화물(SiCN) 중 어느 하나 또는 그 조합들을 포함할 수 있다.
상기 커패시터 구조(190)들은 스토리지 전극(180)들, 커패시터 유전층(184) 및 플레이트 전극(188)을 포함할 수 있다. 상기 실리사이드 패턴(170)들은 각각, 베이스 실리사이드 패턴(171)들 및 메인 실리사이드 패턴(172)들을 포함할 수 있다. 상기 베이스 실리사이드 패턴(171)들은 상기 컨택 패드(130)들과 접촉하는 패드 형 모양을 가질 수 있다. 상기 메인 실리사이드 패턴(172)들은 상기 베이스 실리사이드 패턴(171) 상에 배치된 기둥형 모양을 가질 수 있다. 상기 베이스 실리사이드 패턴(171)들과 상기 메인 실리사이드 패턴(172)들은 물질적으로 연속할 수 있다. 예를 들어, 상기 베이스 실리사이드 패턴(171)들과 상기 메인 실리사이드 패턴(172)들의 경계면은 보이지 않거나 존재하지 않을 수 있다. 상기 커패시터 유전층(184)은 상기 가이드 패턴(125)들 및 상기 실리사이드 패턴(170)들 상에 컨포멀하게 형성될 수 있다. 상기 커패시터 유전층(184)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 하프늄 산화물(HfO) 같은 금속 산화물들 중 어느 하나 또는 그 조합들을 포함할 수 있다. 상기 플레이트 전극(188)은 티타늄 질화물(TiN) 또는 텅스텐(W) 같은 금속 또는 금속 산화물을 포함할 수 있다.
도 2b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10B)는, 도 2a의 상기 반도체 소자(10A)와 비교하여, 하부 서포터(165L)들을 더 포함할 수 있다. 상기 하부 서포터(165L)들은 상기 스토리지 전극(180)들의 상기 메인 실리사이드 패턴(172)들의 하부 또는 중간 부분을 수평으로 물리적으로 연결하도록 브리지(bridge) 형태로 배치될 수 있다. 예를 들어, 상기 하부 서포터(165L)들은 상기 스토리지 전극(180)들의 상기 메인 실리사이드 패턴(172)들의 측면들과 접촉할 수 있다. 상기 하부 서포터(165L)들은 상면도에서 평판 형태, 라인 형태, 또는 바(bar) 형태를 갖도록 수평으로 연장할 수 있다. 상기 하부 서포터(165L)들은 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 또는 실리콘 탄화질화물(SiCN) 중 어느 하나를 포함할 수 있다. 상기 메인 실리사이드 패턴(172)들은 상기 하부 서포터(165L)들을 수직으로 관통할 수 있다. 상기 커패시터 유전층(184)은 상기 하부 서포터(165L)들의 외면들, 예를 들어, 상면들, 하면들, 및 측면들 상에 컨포멀하게 형성될 수 있다.
도 2c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10C)는, 도 2a의 반도체 소자(10A)와 비교하여, 상부 서포터(165U)들을 더 포함할 수 있다. 상기 상부 서포터(165U)들은 상기 스토리지 전극(180)들의 상기 메인 실리사이드 패턴(172)들의 상단부들을 수평으로 연결하도록 브리지 형태로 배치될 수 있다. 예를 들어, 상기 상부 서포터(165U)들은 상기 스토리지 전극(180)들의 상기 메인 실리사이드 패턴(172)들의 측면들과 접촉할 수 있다. 상기 상부 서포터(165U)들은 상면도에서 상기 하부 서포터(165L)들과 중첩할 수 있다. 상기 상부 서포터(165U)들은 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 또는 실리콘 탄화질화물(SiCN) 중 어느 하나를 포함할 수 있다. 상기 메인 실리사이드 패턴(172)들은 상기 상부 서포터(165U)들을 수직으로 관통할 수 있다. 상기 메인 실리사이드 패턴(172)들의 상면들과 상기 상부 서포터(165U)들의 상면들은 공면을 가질 수 있다. (be co-planar) 상기 커패시터 유전층(184)은 상기 상부 서포터(165U)들의 외면들, 예를 들어, 상면들, 하면들, 및 측면들 상에 컨포멀하게 형성될 수 있다.
도 2d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10D)는 도 2a 내지 2c의 반도체 소자(10A-10C)들과 비교하여, 상기 하부 서포터(165L) 및 상기 상부 서포터(165U)를 모두 포함할 수 있다.
도 2e를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10E)는 베이스 패턴(135), 상기 베이스 패턴(135) 상의 금속 패턴(175)을 가진 스토리지 전극(180)을 포함할 수 있다. 상기 금속 패턴(175)들은 텅스텐 또는 티타늄 질화물처럼 금속 또는 금속 화합물을 포함할 수 있다. 상기 금속 패턴(175)은 도 2a 내지 2c의 메인 실리사이드 패턴(172)과 동일하거나 유사한 모양을 가질 수 있다. 상기 베이스 패턴(135)이 실리콘을 포함하는 경우, 상기 베이스 패턴(135)과 상기 금속 패턴(175) 사이에 배리어 패턴(179)이 형성될 수 있다. 상기 배리어 패턴(179)은 티타늄 질화물(TiN) 같은 배리어 층을 포함할 수 있다.
도 2f를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10F)는 도 2e의 상기 반도체 소자(10E)와 비교하여, 하부 서포터(165L)들을 더 포함할 수 있다.
도 2g를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10G)는 도 2e의 상기 반도체 소자(10E)와 비교하여, 상부 서포터(165U)들을 더 포함할 수 있다.
도 2h를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10H)는 도 2e 내지 2g를 더 참조하여, 하부 서포터(165L)들, 중간 서포터(165M)들, 및 상부 서포터(165U)들을 더 포함할 수 있다. 상기 중간 서포터(165M)들에 대한 상세한 설명은 상기 하부 서포터(165L)에 대한 설명들을 참조하면 이해될 수 있을 것이다. 상기 반도체 소자(10H)는 다층의 서포터들(165L, 165M, 165U)을 포함할 수 있다. 상기 하부 서포터(165L), 상기 중간 서포터(165M), 및 상기 상부 서포터(165U)들 중 적어도 하나 이상은 생략될 수도 있다.
도 3a 내지 3g는 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법을 설명하는 종단면도들이다.
도 3a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은 기판(100) 내에 활성 영역(101)들을 정의하는 소자 분리 영역(105)들을 형성하고, 상기 기판(100) 상에 층간 절연층(120)을 형성하고, 상기 층간 절연층(120) 상에 비트 라인 구조(110)들을 형성하는 것을 포함할 수 있다. 상기 기판(100)은 실리콘 웨이퍼를 포함할 수 있다. 상기 활성 영역(101)들은 소스/드레인 영역들을 포함할 수 있다. 상기 소자 분리 영역(105)들은 STI(shallow trench isolation)을 포함할 수 있다. 상기 층간 절연층(120)은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다. 상기 비트 라인 구조(110)들은 각각, 비트 라인 전극(111) 및 비트 라인 절연층(112)을 포함할 수 있다. 상기 비트 라인 절연층(112)은 상기 비트 라인 전극(111)의 상면 및 측면들을 덮을 수 있다. 상기 비트 라인 전극(111)은 금속, 금속 실리사이드, 또는 금속 화합물 같은 전도체를 포함할 수 있고, 및 상기 비트 라인 절연층(112)은 실리콘 질화물을 포함할 수 있다.
상기 방법은 상기 층간 절연층(120)을 관통하여 상기 활성 영역(101)들 및 상기 비트 라인 전극(111)들과 접촉하는 비트 라인 컨택(115)들을 형성하는 것을 더 포함할 수 있다. 상기 비트 라인 컨택(115)들은 도핑된 실리콘, 금속, 금속 실리사이드, 또는 금속 화합물 중 어느 하나를 포함할 수 있다.
도 3b를 참조하면, 상기 방법은 가이드 패턴(125)들, 컨택 패드(130)들, 및 베이스 패턴(135)을 형성하는 것을 포함할 수 있다.
상기 가이드 패턴(125)들은 상기 비트 라인 절연층(112)들 상에 상기 컨택 패드(130)들 및 상기 베이스 패턴(135)들이 형성될 영역들을 정의하도록 메시 형태로 형성될 수 있다. 상기 가이드 패턴(125)들은 실리콘 질화물을 포함할 수 있다.
상기 컨택 패드(130)들은 상기 비트 라인 구조(110)들 사이에 상기 활성 영역(101)들과 접촉하도록 형성될 수 있다. 상기 컨택 패드(130)들은 도핑된 단결정 실리콘, 도핑된 다결정 실리콘, 금속, 금속 실리사이드, 또는 금속 화합물을 포함할 수 있다.
상기 베이스 패턴(135)들은 상기 컨택 패드(130)들 상에 상기 가이드 패턴(125)들 사이에 위치하도록 형성될 수 있다. 상기 베이스 패턴(135)들의 상면들은 상기 가이드 패턴(125)들의 상면들보다 낮게 리세스될 수 있다. 상기 베이스 패턴(135)들은 다결정 실리콘을 포함할 수 있다.
도 3c를 참조하면, 상기 방법은 상기 베이스 패턴(135)들 및 상기 가이드 패턴(125)들 상에 촉매 금속층(140a)을 컨포멀하게 형성하는 것을 포함할 수 있다. 상기 촉매 금속층(140a)은 금(Au), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 또는 코발트(Co) 등의 실리콘 고형 용해성 (silicon solid soluble) 금속을 포함할 수 있다.
도 3d를 참조하면, 상기 방법은 상기 베이스 패턴(135)들 상에 촉매 패턴(140)들을 형성하는 것을 포함할 수 있다. 상기 촉매 패턴(140)들은 상기 촉매 금속층(140a)을 어닐하여 형성될 수 있다. 잔존하는 상기 촉매 금속층(140a)은 제거된다.
도 3e를 참조하면, 상기 방법은 상기 베이스 패턴(135)들 상에 실리콘 나노와이어(150)들을 형성하는 것을 포함할 수 있다. 상기 실리콘 나노와이어(150)들은 상기 촉매 패턴(140)을 씨드(seed)로 이용하여 나노와이어 성장 공정을 수행하여 형성될 수 있다. 상기 나노와이어 성장 공정은 사일렌(SiH4) 가스를 이용하는 CVD 공정 등을 포함할 수 있다. 상기 촉매 패턴(140)는 상기 실리콘 나노와이어(150)들의 최상부에 위치할 수 있다.
도 3f를 참조하면, 상기 방법은 상기 촉매 패턴(140)을 제거하고, 상기 실리콘 나노와이어(150)들의 표면들 상에 컨포멀하게 실리사이드용 금속층(170a)을 형성하는 것을 포함할 수 있다. 상기 촉매 패턴(140)은 황산, 질산, 염산, 또는 구연산 들의 혼합물에 의해 습식 식각 방법을 이용하여 제거될 수 있다. 상기 촉매 패턴(140)은 제거되지 않고 잔존할 수도 있다. 상기 잔존하는 촉매 패턴(140)은 다른 공정을 이용하여 제거될 것이다. 상기 실리사이드용 금속층(170a)은 니켈(Ni), 텅스텐(W), 티타늄(Ti), 또는 코발트(Co) 중 어느 하나를 포함할 수 있다.
도 3g를 참조하면, 상기 방법은 베이스 실리사이드 패턴(171)들 및 메인 실리사이드 패턴(172)들을 갖는 스토리지 전극(180)들을 형성하는 것을 포함할 수 있다. 상기 베이스 실리사이드 패턴(171)들은 상기 베이스 패턴(135)들이 실리사이드화되어 형성될 수 있고, 및 상기 메인 실리사이드 패턴(172)들은 상기 실리콘 나노와이어(150)들이 실리사이드화 되어 형성될 수 있다. 잔존하는 상기 실리사이드용 금속층(170a)은 제거된다. 상기 촉매 패턴(140)이 잔존하는 경우, 이 공정에서 제거될 수 있다.
이후, 도 2a를 참조하면, 상기 방법은 상기 스토리지 전극(180)들 상에 커패시터 유전층(184)을 컨포멀하게 형성하고, 및 상기 커패시터 유전층(184) 상에 플레이트 전극(188)을 형성하여 커패시터 구조(190)들을 형성하는 것을 포함할 수 있다. 상기 커패시터 유전층(184)은 하프늄 산화물(HfO) 또는 티타늄 산화물(TiO) 같은 금속 산화물을 포함할 수 있다.
도 4a 내지 4f는 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법을 설명하는 종단면도들이다.
도 4a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은 도 3a 내지 3e를 참조하여 설명된 공정들을 수행하여 하부 실리콘 나노와이어(150L)들을 형성하는 것을 포함할 수 있다. 상기 하부 실리콘 나노와이어(150L)들 상에 제1 촉매 패턴(141)들이 존재할 수 있다.
도 4b를 참조하면, 상기 방법은 상기 하부 실리콘 나노와이어(150L)들의 사이를 채우는 하부 몰딩 절연층(160L)을 형성하고, 및 상기 하부 몰딩 절연층(160L)의 상면과 상기 하부 실리콘 나노와이어(150L)들의 상면들을 CMP 공정 등을 수행하여 평탄화하는 것을 포함할 수 있다. 상기 제1 촉매 패턴(141)은 제거될 수 있다. 상기 하부 몰딩 절연층(160L)은 실리콘 산화물 같은 절연물을 포함할 수 있다.
도 4c를 참조하면, 상기 방법은 상기 하부 실리콘 나노와이어(150L)들의 상면들을 리세스하고, 및 상기 하부 실리콘 나노와이어(150L)들의 상기 리세스된 상면 상에 제2 촉매 패턴(142)들을 형성하는 것을 포함할 수 있다.
도 4d를 참조하면, 상기 방법은 상기 제2 촉매 패턴(142)을 씨드(seed)로 이용하고 및 상기 하부 몰딩 절연층(160L)을 가이드(guide)로 이용하는 나노와이어 성장 공정을 수행하여 중간 실리콘 나노와이어(150M)들을 형성하는 것을 포함할 수 있다. 상기 제2 촉매 패턴(142)들은 상기 중간 실리콘 나노와이어(150M)들 상에 잔존할 수 있다.
도 4e를 참조하면, 상기 방법은 도 4b 내지 4e를 참조하여 설명된 공정들을 수행하여 상기 중간 실리콘 나노와이어(150M)들을 감싸는 상부 몰딩 절연층(160U)을 형성하고, 평탄화 공정을 수행하여 상기 제2 촉매 패턴(142)들을 제거하며 상기 중간 실리콘 나노와이어(150M)들과 상기 상부 몰딩 절연층(160U)의 상면들을 평탄화하고, 상기 중간 실리콘 나노와이어(150M)들의 상면들을 리세스하고, 상기 중간 실리콘 나노와이어(150M)들의 상기 리세스된 상면 상에 제3 촉매 패턴(143)을 형성하고, 및 상기 제3 촉매 패턴(143)을 씨드(seed)로 이용하고 및 상기 상부 몰딩 절연층(160U)을 가이드(guide)로 이용하는 나노와이어 성장 공정을 수행하여 상부 실리콘 나노와이어(150U)들을 형성하는 것을 포함할 수 있다. 이후, 상기 상부 실리콘 나노와이어(150U)들 상에 상기 제3 촉매 패턴(143)들은 제거될 수 있다.
도 4f를 참조하면, 상기 방법은 상기 상부 몰딩 절연층(160U) 및 상기 하부 몰딩 절연층(160L)을 제거하고, 및 상기 하부 실리콘 나노와이어(150L) 및 상기 상부 실리콘 나노와이어(150U)의 표면들 상에 실리사이드용 금속층(170a)을 형성하는 것을 포함할 수 있다.
이후, 상기 방법은, 도 3g를 참조하여 설명된 공정들을 수행하고, 도 2a를 더 참조하여, 상기 베이스 패턴(135)들, 상기 하부 실리콘 나노와이어(150L)들, 상기 중간 실리콘 나노와이어(150M)들, 및 상기 상부 실리콘 나노와이어(150U)들을 실리사이드화하여 베이스 실리사이드 패턴(171)들 및 메인 실리사이드 패턴(172)들을 가진 스토리지 전극(180)들을 형성하고, 상기 스토리지 전극(180)들 상에 커패시터 유전층(184) 및 플레이트 전극(188)을 형성하여 커패시터 구조(190)들을 형성하는 것을 포함할 수 있다.
도 5a 내지 5j는 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법을 설명하는 종단면도들이다.
도 5a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 도 3a 내지 3e를 참조하여 설명된 공정들을 수행하여, 하부 실리콘 나노와이어(150L)들을 형성하고, 상기 하부 실리콘 나노와이어(150L)들의 사이를 채우는 하부 몰딩 절연층(160L)을 형성하고, 및 상기 하부 몰딩 절연층(160L)의 상면을 리세스하는 것을 포함할 수 있다. 상기 하부 실리콘 나노와이어(150L)들 상에는 제1 촉매 패턴(141)들이 잔존할 수 있다.
도 5b를 참조하면, 상기 방법은 상기 하부 몰딩 절연층(160L) 상에 상기 하부 실리콘 나노와이어(150L)들의 상단부들의 측면들을 감싸는 하부 서포터(165L)들을 형성하는 것을 포함할 수 있다. 상기 방법은 평탄화 공정을 수행하여 상기 제1 촉매 패턴(141)들을 제거하고, 상기 하부 실리콘 나노와이어(150L)들의 상면들과 상기 하부 서포터(165L)들의 상면이 공면을 갖도록(be co-planar) 평탄화하는 것을 포함할 수 있다.
도 5c를 참조하면, 상기 방법은 상기 하부 실리콘 나노와이어(150L)들의 상면들을 리세스하고 상기 하부 실리콘 나노와이어(150L)들의 리세스된 상기 상면들 상에 제2 촉매 패턴(142)들을 형성하는 것을 포함할 수 있다.
도 5d를 참조하면, 상기 방법은 상기 제2 촉매 패턴(142)들을 씨드(seed)로 이용하고 및 상기 하부 써포터(165L)를 가이드(guide)로 이용하는 나노와이어 성장 공정을 수행하여 상부 실리콘 나노와이어(150U)들을 형성하는 것을 포함할 수 있다. 상기 제2 촉매 패턴(142)들은 상기 상부 실리콘 나노와이어(150U)들 상에 잔존할 수 있다.
도 5e를 참조하면, 상기 방법은 상기 하부 서포터(165L)들 상에 상기 상부 실리콘 나노와이어(150U)들의 사이를 채우는 상부 몰딩 절연층(160U)을 형성하고, 및 상기 상부 몰딩 절연층(160U)의 상면들을 리세스하는 것을 포함할 수 있다.
도 5f를 참조하면, 상기 방법은 상기 상부 몰딩 절연층(160U)의 상기 리세스된 상면 상에 상기 상부 실리콘 나노와이어(150U)들의 상단부들의 측면들을 감싸는 상부 서포터(165U)들을 형성하는 것을 포함할 수 있다. 상기 방법은 평탄화 공정을 수행하여 상기 제2 촉매 패턴(142)들을 제거하고, 상기 상부 실리콘 나노와이어(150U)들의 상면들과 상기 상부 서포터(165U)들의 상면이 공면을 갖도록(be co-planar) 평탄화하는 것을 포함할 수 있다.
도 5g를 참조하면, 상기 방법은 상기 상부 서포터(165U)들을 패터닝하여 상기 상부 몰딩 절연층(160U)을 선택적으로 노출하는 상부 홀(Hu)을 형성하고, 상기 상부 홀(Hu)을 통하여 상기 상부 몰딩 절연층(160U)을 제거하는 것을 포함할 수 있다. 상기 상부 몰딩 절연층(160U)이 제거되어 상기 상부 서포터(165U)들과 상기 하부 서포터(165L)들 사이에 상부 공간(Su)이 형성될 수 있다.
도 5h를 참조하면, 상기 방법은 상기 하부 서포터(165L)들을 패터닝하여 상기 하부 몰딩 절연층(160L)을 선택적으로 노출하는 하부 홀(Hl)을 형성하고, 상기 하부 홀(Hl)을 통하여 상기 하부 몰딩 절연층(160L)을 제거하는 것을 포함할 수 있다. 상기 하부 몰딩 절연층(160L)이 제거되어 상기 하부 서포터(165L)들과 상기 가이드 패턴(125)들 사이에 하부 공간(Sl)이 형성될 수 있다.
도 5i를 참조하면, 상기 방법은 상기 하부 실리콘 나노와이어(150L)들, 상기 상부 실리콘 나노와이어(150U)들, 상기 하부 서포터(165L)들 및 상기 상부 서포터(165U)들의 표면들 상에 실리사이드용 금속층(170a)을 형성하는 것을 포함할 수 있다.
도 5j를 참조하면, 상기 방법은 실리시데이션 공정을 수행하여 상기 베이스 패턴(135)들, 상기 하부 실리콘 나노와이어(150L)들 및 상기 상부 실리콘 나노와이어(150U)들을 실리사이드화 하여 베이스 실리사이드 패턴(171)들 및 메인 실리사이드 패턴(172)들을 포함하는 스토리지 전극(180)들을 형성하는 것을 포함할 수 있다. 상기 실리사이드용 금속층(170a)의 잔여물은 제거될 수 있다.
이후, 상기 방법은 도 2b 내지 2d를 더 참조하여, 상기 스토리지 전극(180)들, 상기 하부 서포터(165L)들, 및 상기 상부 서포터(165U)들의 표면들 상에 커패시터 유전층(184)을 컨포멀하게 형성하고, 및 상기 커패시터 유전층(184) 상에 플레이트 전극(188)을 형성하여 커패시터 구조(190)를 형성하는 것을 포함할 수 있다.
도 6a 내지 6e는 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 종단면도들이다.
도 6a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 3a 내지 3b를 참조하여 설명된 공정들을 수행하여 베이스 패턴(135)들 상에 나노와이어 성장 공정을 수행하여 희생 나노와이어(150S)들을 형성하는 것을 포함할 수 있다. 상기 희생 나노와이어(150S)는 절연물을 포함할 수 있다. 예를 들어, 아연 산화물(ZnO)을 포함할 수 있다. 상기 베이스 패턴(135)들은 다결정 실리콘, 텅스텐(W) 또는 티타늄(Ti) 같은 금속, 또는 티타늄 질화물(TiN) 같은 금속 화합물을 포함할 수 있다. 본 실시예에서는 상기 베이스 패턴(135)들이 다결정 실리콘을 포함하는 것으로 가정, 설명될 것이다.
도 6b를 참조하면, 상기 방법은 상기 희생 나노와이어(150S)들 사이를 채우는 몰딩 절연층(160)을 형성하고, 평탄화 공정을 수행하여 상기 몰딩 절연층(160)의 상면과 상기 희생 나노와이어(150S)들이 상면들이 공면이 되도록 하는 것을 포함할 수 있다.
도 6c를 참조하면, 상기 방법은 상기 희생 나노와이어(150S)들을 제거하여 스토리지 홀(Hs)들을 형성하는 것을 포함할 수 있다. 상기 스토리지 홀(H2)들 내부에 상기 베이스 패턴(135)들의 표면들이 노출될 수 있다.
도 6d를 참조하면, 상기 방법은 상기 스토리지 홀(Hs)들 내에 배리어 패턴(179)들 및 금속 패턴(175)들을 형성하여 상기 베이스 패턴(135), 상기 배리어 패턴(179), 및 상기 금속 패턴(175)을 포함하는 스토리지 전극(180)들을 형성하는 것을 포함할 수 있다. 상기 금속 패턴(175)들은 텅스텐(W) 같은 금속, 티타늄 질화물(TiN) 같은 금속 화합물, 또는 기타 전도체를 포함할 수 있다. 상기 배리어 패턴(179)들은 WSi, TiSi, CoSi, 또는 NiSi, 같은 금속 실리사이드, 또는 티타늄 질화물(TiN) 같은 금속 화합물을 포함할 수 있다. 상기 금속 패턴(175)들의 및 상기 몰딩 절연층(160)의 상면들은 평탄화될 수 있다. 다른 실시예에서, 상기 베이스 패턴(135)이 금속을 포함하는 경우, 상기 배리어 패턴(179)은 생략될 수 있다.
도 6e를 참조하면, 상기 방법은 상기 몰딩 절연층(160)을 제거하는 것을 포함할 수 있다.
이후 상기 방법은 도 2e를 참조하여, 상기 스토리지 전극(180)들 상에 커패시터 유전층(184)을 컨포멀하게 형성하고, 및 상기 커패시터 유전층(184) 상에 플레이트 전극(188)을 형성하여 커패시터 구조(190)들을 형성하는 것을 포함할 수 있다. 상기 유전층(184)은 상기 가이드 패턴(125) 상에도 형성될 수 있다.
도 7a 내지 7d는 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 종단면도들이다.
도 7a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 3a 내지 3b 및 6a를 참조하여 설명된 공정들을 수행하여 하부 희생 나노와이어(150SL)들을 형성하는 것을 포함할 수 있다.
도 7b를 참조하면, 상기 방법은 도 6b를 참조하여 설명된 공정들을 수행하여 상기 하부 희생 나노와이어(150SL)들의 사이를 채우는 하부 몰딩 절연층(160L)을 형성하고, 평탄화 공정을 수행하여 상기 하부 희생 나노와이어(150SL)들의 상면들을 리세스하는 것을 포함할 수 있다. 상기 하부 몰딩 절연층(160L)이 나노와이어를 성장시키기 위한 가이드로 이용될 수 있다.
도 7c를 참조하면, 상기 방법은 도 7b를 참조하여 설명된 공정들을 반복 수행하여 중간 희생 나노와이어(150SM)들, 중간 몰딩 절연층(160M), 상부 희생 나노와이어(150SU)들, 및 상부 몰딩 절연층(160U)을 형성하고, 및 평탄화 공정을 수행하여 상기 상부 희생 나노와이어(150SU)들의 상면들과 상기 상부 몰딩 절연층(160U)의 상면이 공면이 되도록 하는 것을 포함할 수 있다.
도 7d를 참조하면, 상기 방법은 상기 상부 희생 나노와이어(150SU)들, 상기 중간 희생 나노와이어(150SM)들, 및 상기 하부 희생 나노와이어(150SL)들을 제거하고, 및 제거된 홀들 내에 배리어 패턴(179)들 및 금속 패턴(175)들을 형성하여 상기 베이스 패턴(135), 상기 배리어 패턴(179), 및 상기 금속 패턴(175)을 포함하는 스토리지 전극(180)들을 형성하는 것을 포함할 수 있다. 언급되었듯이, 상기 베이스 패턴(135)이 금속을 포함하는 경우, 상기 배리어 패턴(179)은 생략될 수 있다.
이후, 상기 방법은 도 6e 및 2e를 참조하여, 상기 몰딩 절연층(160)을 제거하고, 상기 스토리지 전극(180)들 상에 커패시터 유전층(184)을 컨포멀하게 형성하고, 및 상기 커패시터 유전층(184) 상에 플레이트 전극(188)을 형성하여 커패시터 구조(190)들을 형성하는 것을 포함할 수 있다.
도 8a 내지 8e는 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법을 설명하는 종단면도들이다.
도 8a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 도 3a 내지 3d 및 6a를 참조하여 설명된 공정들을 수행하여 하부 희생 나노와이어(150SL)를 형성하고, 상기 하부 희생 나노와이어(150SL)들의 사이를 채우는 하부 몰딩 절연층(160L)을 형성하고, 및 상기 하부 몰딩 절연층(160L)의 상면을 리세스하는 것을 포함할 수 있다.
도 8b를 참조하면, 상기 방법은 상기 하부 몰딩 절연층(160L)의 상기 리세스된 상면 상에 하부 서포터(165L)를 형성하고, 및 평탄화 공정을 수행하여 상기 하부 서포터(165L)의 상면과 상기 하부 희생 나노와이어(150SL)의 상면들이 공면을 갖도록 하는 것을 포함할 수 있다.
도 8c를 참조하면, 상기 방법은 상기 8a 및 8b를 참조하여 설명된 공정들을 반복적으로 수행하여 중간 희생 나노와이어(150SM), 중간 몰딩 절연층(160M), 중간 서포터(165M), 상부 희생 나노와이어(150SU), 상부 몰딩 절연층(160U), 및 상부 서포터(165U)를 형성하는 것을 포함할 수 있다.
도 8d를 참조하면, 상기 방법은 상기 상부 희생 나노와이어(150SU)들, 상기 중간 희생 나노와이어(150SM)들, 및 상기 하부 희생 나노와이어(150SL)들을 제거하고, 및 제거된 홀들 내에 전도체를 채워 스토리지 전극(180)들을 형성하는 것을 포함할 수 있다. 언급되었듯이, 상기 베이스 패턴(135)이 금속을 포함하는 경우, 상기 배리어 패턴(179)은 생략될 수 있다.
도 8e를 참조하면, 상기 방법은 도 5g 및 5h를 참조하여 설명된 공정들을 수행하여 상기 상부 서포터(165U)를 패터닝하여 상기 상부 몰딩 절연층(160U)을 노출시키는 상부 홀(Hu)을 형성하고, 상기 상부 홀(Hu)을 통하여 상기 상부 몰딩 절연층(160U)을 제거하고, 상기 중간 서포터(165M)를 패터닝하여 상기 중간 몰딩 절연층(160M)을 노출시키는 중간 홀(Hm)을 형성하고, 상기 중간 홀(Hm)을 통하여 상기 중간 몰딩 절연층(160M)을 제거하고, 상기 하부 서포터(165L)를 패터닝하여 상기 하부 몰딩 절연층(160L)을 노출시키는 하부 홀(Hl)을 형성하고, 및 상기 하부 홀(Hl)을 통하여 상기 하부 몰딩 절연층(160L)을 제거하는 것을 포함할 수 있다.
이후, 상기 방법은 도 2f 내지 2h를 참조하여, 상기 스토리지 전극(180)들, 상기 하부 서포터(165L), 상기 중간 서포터(165M), 및 상기 상부 서포터(165U)의 표면들 상에 커패시터 유전층(184)을 컨포멀하게 형성하고, 상기 커패시터 유전층(184) 상에 플레이트 전극(188)을 형성하여 커패시터 구조(190)를 형성하는 것을 포함할 수 있다.
도 9a 내지 9c는 본 발명의 일 실시예에 의한 컨택 구조체를 형성하는 방법을 설명하는 도면들이다.
도 9a를 참조하면, 본 발명의 일 실시예에 의한 컨택 구조체를 형성하는 방법은 컨택 형 패드 패턴(221)들을 갖는 하부 층(210) 상에 상기 컨택 형 패드 패턴(221)들의 상면들을 노출하는 오프닝(O)들을 갖는 가이드 층(230)을 형성하는 것을 포함할 수 있다. 예를 들어, 상기 컨택 형 패드 패턴(221)은 도핑된 실리콘을 포함할 수 있고, 상기 하부 층(210)은 실리콘 산화물을 포함할 수 있고, 및 상기 가이드 층(230)은 실리콘 질화물을 포함할 수 있다.
도 9b를 참조하면, 상기 방법은 상기 컨택 형 패드 패턴(221)들 상에 컨택 형 촉매 패턴(231)들을 형성하고, 및 상기 컨택 형 촉매 패턴(231)들을 씨드(seed)로 이용하는 나노와이어 성장 공정을 수행하여 컨택 플러그(241)들을 형성하는 것을 포함할 수 있다. 상기 컨택 형 촉매 패턴(231)들은 상기 컨택 플러그(241)들 상에 위치할 수 있다.
상기 컨택 플러그(241)들은 실리콘 나노와이어, 실리사이드, 또는 금속을 포함할 수 있다. 예를 들어, 다른 실시예에서 설명되었듯이, 실리콘 나노와이어를 성장하고, 실리사이드화시켜 되었을 수도 있고, 절연성 나노와이어를 성장시킨 후, 금속으로 치환되었을 수도 있다.
도 9C를 참조하면, 상기 방법은 상기 컨택 플러그(241)들 상에 매우 낮은 필링(filling) 특성을 갖는 캡핑 절연층(250)을 형성하는 것을 포함할 수 있다. 예를 들어, 상기 캡핑 절연층(250)은 상기 컨택 플러그(241)들의 상부 부분들 사이를 채우고 및 하부 부분들 사이를 채우지 않을 수 있다. 따라서, 상기 컨택 플러그(241)들의 하부 부분들 및 중간 부분들 사이에는 에어 갭(AG)이 형성될 수 있다. 상기 방법은 상기 컨택 플러그(241)들의 상면들이 상기 캡핑 절연층(250)의 상면과 공면을 갖도록 평탄화 공정을 수행하는 것을 더 포함할 수 있다. 상기 촉매 패턴(140)들은 제거될 수 있다.
도 10a 내지 10c는 본 발명의 일 실시예에 의한 라인 구조체를 형성하는 방법을 설명하는 도면들이다.
도 10a를 참조하면, 본 발명의 일 실시예에 의한 라인 구조체를 형성하는 방법은 라인형 패드 패턴(222)들을 갖는 하부 층(210) 상에 상기 라인형 패드 패턴(222)들의 상면들을 노출하는 트렌치(T)들을 갖는 가이드 층(230)을 형성하는 것을 포함할 수 있다.
도 10b를 참조하면, 상기 방법은 상기 라인 형 패드 패턴(222)들 상에 라인 형 촉매 패턴(232)들을 형성하고, 및 상기 라인 형 촉매 패턴(232)들을 씨드(seed)로 이용하는 나노와이어 성장 공정을 수행하여 펜스 형(fence type) 라인 패턴(242)들을 형성하는 것을 포함할 수 있다. 상기 라인 형 촉매 패턴(232)들은 상기 라인 패턴(242)들 상에 위치할 수 있다. 상기 라인 패턴(242)들은 실리콘 나노와이어, 실리사이드, 또는 금속을 포함할 수 있다. 예를 들어, 다른 실시예에서 설명되었듯이, 실리콘 나노와이어를 성장하고, 실리사이드화시켜 되었을 수도 있고, 절연성 나노와이어를 성장시킨 후, 금속으로 치환되었을 수도 있다.
도 10c를 참조하면, 상기 방법은 상기 라인 패턴(242)들 상에 매우 낮은 필링(filling) 특성을 갖는 캡핑 절연층(250)을 형성하는 것을 포함할 수 있다. 예를 들어, 상기 캡핑 절연층(250)은 상기 라인 패턴(242)들의 상부 부분들 사이를 채우고 및 하부 부분들 사이를 채우지 않을 수 있다. 따라서, 상기 라인 패턴(242)들의 하부 부분들 및 중간 부분들 사이에는 에어 갭(AG)이 형성될 수 있다. 상기 방법은 상기 라인 패턴(242)들의 상면들이 상기 캡핑 절연층(250)의 상면과 공면을 갖도록 평탄화 공정을 수행하는 것을 더 포함할 수 있다. 상기 라인 형 촉매 패턴(232)들은 제거될 수 있다.
상기 캡핑 절연층(250)은 필링 특성이 좋지 않은 공정을 이용하여 형성될 수 있다. 예를 들어, 가스 클러스터 이온 빔(Gas Cluster Ion Beam; CGIB)을 이용한 플라즈마 강화 화학적 기상 증착법(PE-CVD, plasma enhanced chemical vapor deposition method) 또는 고밀도 플라즈마 화학 기상 증착법(High Density Plasma CVD) 을 이용하여 형성될 수 있다.
본 발명의 다양한 실시예들에 의한 반도체 소자를 형성하는 방법들에 의하면, 고난이도의 포토리소그래피 공정을 수행하지 않고 고 종횡비의 커패시터 구조들, 컨택 플러그들, 및 라인 패턴들을 형성할 수 있으므로, 생산성이 높아지고 제품의 제조 단가가 낮아진다.
도 11a는 본 발명의 기술적 사상의 다양한 실시예들에 의해 제조된 반도체 소자들(10A-10I) 중 적어도 하나를 포함하는 메모리 모듈(2100)을 개념적으로 도시한 도면이다. 도 11a를 참조하면, 본 발명의 일 실시예에 의한 메모리 모듈(2100)은 모듈 기판(2110), 상기 모듈 기판(2110) 상에 배치된 다수 개의 메모리 소자들(2120), 및 상기 모듈 기판(2110)의 한 변 상에 배열된 다수 개의 터미널들(2130)을 포함할 수 있다. 상기 모듈 기판(2110)은 PCB를 포함할 수 있다. 상기 메모리 소자들(2120)은 본 발명의 기술적 사상의 다양한 실시예들에 의해 제조된 반도체 소자들(10A-10I) 중 하나를 포함할 수 있다. 상기 다수 개의 터미널들(2130)은 구리 같은 금속을 포함할 수 있다. 상기 각 터미널들은 상기 각 메모리 소자들(2120)과 전기적으로 연결될 수 있다.
도 11b는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈(2200)을 개념적으로 도시한 도면이다. 도 11b를 참조하면, 본 발명의 일 실시예에 의한 반도체 모듈(2200)은, 모듈 기판(2210) 상에 실장된 프로세서(2220) 및 반도체 소자들(2230)을 포함할 수 있다. 상기 프로세서(220) 또는 상기 반도체 소자들(2230)은 본 발명의 기술적 사상의 다양한 실시예들에 의해 제조된 반도체 소자들(10A-10I) 중 적어도 하나를 포함할 수 있다. 상기 모듈 기판(2210)의 적어도 한 변에는 전도성 입출력 터미널들(2240)이 배치될 수 있다.
도 11c는 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템(2300)을 개념적으로 도시한 블록다이어그램이다. 도 11c를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2300)은 바디(2310), 디스플레이 유닛(2360), 및 외부 장치(2370)를 포함할 수 있다. 상기 바디(2310)는 마이크로 프로세서 유닛(Micro Processor Unit; 2320), 파워 공급부(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤 유닛(Display Control Unit; 2350)을 포함할 수 있다. 상기 바디(2310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board), 및/또는 케이스(case)를 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320), 상기 파워 공급부(2330), 상기 기능 유닛(2340), 및 상기 디스플레이 컨트롤 유닛(2350)은 상기 바디(2310)의 상면 또는 내부에 실장 또는 배치될 수 있다. 상기 바디(2310)의 상면 혹은 상기 바디(2310)의 내/외부에 디스플레이 유닛(2360)이 배치될 수 있다. 상기 디스플레이 유닛(2360)은 디스플레이 컨트롤 유닛(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 예를 들어, 상기 디스플레이 유닛(2360)은 LCD (liquid crystal display), AMOLED(active matrix organic light emitting diodes), 또는 다양한 디스플레이 패널을 포함할 수 있다. 상기 디스플레이 유닛(2360)은 터치 스크린을 포함할 수 있다. 따라서, 상기 디스플레이 유닛(2360)은 입출력 기능을 가질 수 있다. 상기 파워 공급부(2330)는 전류 또는 전압을 상기 마이크로 프로세서 유닛(2320), 상기 기능 유닛(2340), 상기 디스플레이 컨트롤 유닛(2350) 등으로 공급할 수 있다. 상기 파워 공급부(2330)는 충전 배터리, 건전지용 소켓, 또는 전압/전류 변환기를 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320)은 상기 파워 공급부(2330)로부터 전압을 공급받아 상기 기능 유닛(2340)과 상기 디스플레이 유닛(2360)을 제어할 수 있다. 예를 들어, 상기 마이크로 프로세서 유닛(2320)은 CPU 또는 AP (application processor)를 포함할 수 있다. 상기 기능 유닛(2340)은 터치 패드, 터치 스크린, 휘발성/비휘발성 메모리, 메모리 카드 컨트롤러, 카메라, 라이트, 음성 및 동영상 재생 프로세서, 무선 송수신 안테나, 스피커, 마이크, USB 포트, 기타 다양한 기능을 가진 유닛을 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320) 또는 상기 기능 유닛(2340)은 본 발명의 기술적 사상의 다양한 실시예들에 의해 제조된 반도체 소자들(10A-10I) 중 적어도 하나를 포함할 수 있다.
도 11d을 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2400)은 버스(2420)를 통하여 데이터 통신을 수행하는 마이크로프로세서(2414), 메모리 시스템(2412) 및 유저 인터페이스(2418)를 포함할 수 있다. 상기 마이크로프로세서(2414)는 CPU 또는 AP를 포함할 수 있다. 상기 전자 시스템(2400)은 상기 마이크로프로세서(2414)와 직접적으로 통신하는 상기 램(2416)을 더 포함할 수 있다. 상기 마이크로프로세서(2414) 및/또는 상기 램(2416)은 단일 패키지 내에 조립될 수 있다. 상기 유저 인터페이스(2418)는 상기 전자 시스템(2400)으로 정보를 입력하거나 또는 상기 전자 시스템(2400)으로부터 정보를 출력하는데 사용될 수 있다. 예를 들어, 상기 유저 인터페이스(2418)는 터치 패드, 터치 스크린, 키보드, 마우스, 스캐너, 음성 디텍터, CRT(cathode ray tube) 모니터, LCD, AMOLED, PDP(plasma display panel), 프린터, 라이트, 또는 기타 다양한 입출력 장치들을 포함할 수 있다. 상기 메모리 시스템(2412)은 상기 마이크로프로세서(2414) 동작용 코드들, 상기 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리 시스템(2412)은 메모리 컨트롤러, 하드 디스크, 또는 SSD(solid state drive)를 포함할 수 있다. 상기 마이크로프로세서(2414), 상기 램(2416), 및/또는 상기 메모리 시스템(2412)은 본 발명의 기술적 사상의 다양한 실시예들에 의해 제조된 반도체 소자들(10A-10I) 중 적어도 하나를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
IR: 소자 분리 영역 AR: 활성 영역
WL: 워드 라인 BL: 비트 라인
CP: 커패시터
100: 기판 101: 활성 영역
105: 소자 분리 영역 110: 비트 라인 구조
111: 비트 라인 전극 112: 비트 라인 절연층
115: 비트 라인 컨택 120: 층간 절연층
125: 가이드 패턴 130: 컨택 패드
135: 베이스 패턴 140: 촉매 패턴
140a: 촉매 금속층 141: 제1 촉매 패턴
142: 제2 촉매 패턴 143: 제3 촉매 패턴
150: 실리콘 나노와이어 150L: 하부 실리콘 나노와이어
150M: 중간 실리콘 나노와이어 150U: 상부 실리콘 나노와이어
150S: 희생 나노와이어 150SL: 하부 희생 나노와이어
150SM: 중간 희생 나노와이어 150SU: 상부 희생 나노와이어
160: 몰딩 절연층 160L: 하부 몰딩 절연층
160M: 중간 몰딩 절연층 160U: 상부 몰딩 절연층
165L: 하부 서포터 165M: 중간 서포터
165U: 상부 서포터 170a: 금속층
170: 실리사이드 패턴 171: 베이스 실리사이드 패턴
172: 메인 실리사이드 패턴 175: 금속 패턴
179: 배리어 패턴 Hs: 스토리지 홀
180: 스토리지 전극 184: 커패시터 유전층
188: 플레이트 전극 190: 커패시터 구조
Hu: 상부 홀 Hm: 중간 홀
Hl: 하부 홀 Su: 상부 공간
Sm: 중간 공간 Sl: 하부 공간
210: 하부 층 221: 컨택 형 패드 패턴
222: 라인 형 패드 패턴 230: 가이드 층
O: 오프닝 T: 트렌치
231: 컨택 형 촉매 패턴 232: 라인 형 촉매 패턴
241: 컨택 플러그 242: 라인 패턴
250: 캡핑 절연층 AG: 에어 갭

Claims (10)

  1. 베이스 패턴들을 노출하는 가이드 패턴들을 형성하고,
    제1 나노와이어 성장 공정을 수행하여 상기 베이스 패턴들 상에 제1 나노와이어들을 형성하고,
    상기 제1 나노와이어들 사이를 채우는 제1 몰딩 절연층을 형성하고,
    상기 제1 나노와이어들을 제거하여 상기 베이스 패턴들의 표면들을 노출하는 홀들을 형성하고, 및
    상기 홀 내에 전도체를 채워 제1 전극들을 형성하는 것을 포함하는 반도체 소자 형성 방법.
  2. 제1항에 있어서,
    상기 제1 나노와이어들은 아연 산화물을 포함하는 반도체 소자 형성 방법.
  3. 제1항에 있어서,
    상기 홀들 내에 노출된 상기 베이스 패턴들의 상기 표면들 상에 배리어 패턴들을 형성하는 것을 더 포함하는 반도체 소자 형성 방법.
  4. 제1항에 있어서,
    상기 제1 몰딩 절연층을 제거하여 상기 제1 전극들의 표면들을 노출시키고,
    상기 제1 전극들의 상기 노출된 표면들 상에 유전층을 컨포멀하게 형성하고, 및
    상기 유전층 상에 제2 전극을 형성하는 것을 더 포함하고, 및
    상기 유전층은 상기 가이드 패턴들의 표면 상에도 형성되는 반도체 소자 형성 방법.
  5. 제1항에 있어서,
    상기 제1 나노와이어들의 상면들을 상기 제1 몰딩절연층의 상면보다 낮게 리세스 하고,
    상기 제1 몰딩절연층을 가이드로 이용하는 제2 나노와이어 성장 공정을 수행하여 상기 제1 나노와이어들 상에 제2 나노와이어들을 형성하고, 및
    상기 제1 몰딩 절연층 상에 상기 제2 나노와이어들 사이를 채우는 제2 몰딩 절연층을 형성하는 것을 더 포함하는 반도체 소자 형성 방법.
  6. 베이스 패턴들을 노출하는 가이드 패턴들을 형성하고,
    상기 베이스 패턴들 상에 제1 나노와이어들을 형성하고,
    상기 제1 나노와이어들 사이를 채우는 제1 몰딩 절연층을 형성하고,
    상기 제1 몰딩 절연층의 상면을 상기 제1 나노와이어들의 상면들보다 낮게 리세스하고,
    상기 제1 몰딩 절연층 상에 상기 제1 나노와이어들의 상기 상면들을 노출하고 측면들을 감싸는 제1 서포터를 형성하고,
    상기 제1 나노와이어들을 제거하여 상기 베이스 패턴들의 표면들을 노출하는 스토리지 홀들을 형성하고, 및
    상기 스토리지 홀 내에 전도체를 채워 제1 전극들을 형성하는 것을 포함하는 반도체 소자 형성 방법.
  7. 제6항에 있어서,
    상기 제1 나노와이어들의 상면들을 상기 제1 서포터의 상면보다 낮게 리세스하고, 및
    상기 제1 서포터를 가이드로 이용하여 상기 제1 나노와이어들 상에 제2 나노와이어들을 형성하는 것을 더 포함하는 반도체 소자 형성 방법.
  8. 제7항에 있어서,
    상기 제1 서포터 상에 상기 제2 나노와이어들 사이를 채우는 제2 몰딩 절연층을 형성하고,
    상기 제2 몰딩 절연층의 상면을 상기 제2 나노와이어들의 상면들보다 낮게 리세스하고, 및
    상기 제2 몰딩 절연층 상에 상기 제2 나노와이어들의 측면들을 감싸는 제2 서포터를 형성하는 것을 더 포함하는 반도체 소자 형성 방법.
  9. 제8항에 있어서,
    상기 제2 서포터를 패터닝하여 상기 제2 몰딩 절연층의 상기 상면의 일부를 노출하는 상부 홀을 형성하고, 및
    상기 상부 홀을 통하여 상기 제2 몰딩 절연층을 제거하는 것을 더 포함하는 반도체 소자 형성 방법.
  10. 제9항에 있어서,
    상기 제1 서포터를 패터닝하여 상기 제1 몰딩 절연층의 상기 상면의 일부를 노출하는 하부 홀을 형성하고, 및
    상기 하부 홀을 통하여 상기 제1 몰딩 절연층을 제거하는 것을 더 포함하는 반도체 소자 형성 방법.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11283697B1 (en) 2015-03-24 2022-03-22 Vmware, Inc. Scalable real time metrics management
US10594562B1 (en) 2015-08-25 2020-03-17 Vmware, Inc. Intelligent autoscale of services
KR102220421B1 (ko) 2015-08-26 2021-02-25 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10212041B1 (en) 2016-03-04 2019-02-19 Avi Networks Traffic pattern detection and presentation in container-based cloud computing architecture
US10931548B1 (en) 2016-03-28 2021-02-23 Vmware, Inc. Collecting health monitoring data pertaining to an application from a selected set of service engines
KR102473658B1 (ko) 2016-05-27 2022-12-02 삼성전자주식회사 반도체 소자
KR20180065425A (ko) 2016-12-07 2018-06-18 삼성전자주식회사 반도체 소자
US10217748B2 (en) * 2017-05-25 2019-02-26 Winbond Electronics Corp. Dynamic random access memory and method of manufacturing the same
KR102403619B1 (ko) * 2017-09-18 2022-05-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20190068176A (ko) * 2017-12-08 2019-06-18 삼성전자주식회사 나노로드 구조물 형성 방법 및 이를 이용하는 반도체 소자 형성 방법
US10999168B1 (en) 2018-05-30 2021-05-04 Vmware, Inc. User defined custom metrics
US11305961B2 (en) 2018-07-30 2022-04-19 Sealed Air Corporation (Us) Mandrel for holding and aligning film supply rolls
US11044180B2 (en) 2018-10-26 2021-06-22 Vmware, Inc. Collecting samples hierarchically in a datacenter
EP3880562A4 (en) 2018-11-14 2022-08-17 Sealed Air Corporation (US) MULTIPLE PANELS INFLATABLE CELLULAR BAND
KR102499041B1 (ko) * 2019-01-10 2023-02-14 삼성전자주식회사 반도체 소자 형성 방법
US11195838B2 (en) * 2019-05-23 2021-12-07 Micron Technology, Inc. Arrays of capacitors, methods used in forming integrated circuitry, and methods used in forming an array of capacitors
US11290358B2 (en) 2019-05-30 2022-03-29 Vmware, Inc. Partitioning health monitoring in a global server load balancing system
US11811861B2 (en) 2021-05-17 2023-11-07 Vmware, Inc. Dynamically updating load balancing criteria
US11799824B2 (en) 2021-06-14 2023-10-24 Vmware, Inc. Method and apparatus for enhanced client persistence in multi-site GSLB deployments
US11800335B2 (en) 2022-01-19 2023-10-24 Vmware, Inc. Predictive scaling of application based on traffic at another application

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003078687A1 (fr) * 2002-03-15 2003-09-25 Canon Kabushiki Kaisha Materiau poreux et son procede de production
DE10250834A1 (de) * 2002-10-31 2004-05-19 Infineon Technologies Ag Speicherzelle, Speicherzellen-Anordnung, Strukturier-Anordnung und Verfahren zum Herstellen einer Speicherzelle
EP1724785A1 (en) 2005-05-20 2006-11-22 Max-Planck-Gesellschaft zur Förderung der Wissenschaften e.V. A nanowire-based memory capacitor and memory cell and methods for fabricating them
DE102005051973B3 (de) 2005-10-31 2007-06-28 Infineon Technologies Ag Herstellungsverfahren für vertikale Leitbahnstruktur, Speichervorrichtung sowie zugehöriges Herstellungsverfahren
US20070105356A1 (en) 2005-11-10 2007-05-10 Wei Wu Method of controlling nanowire growth and device with controlled-growth nanowire
AU2007313096B2 (en) 2006-03-10 2011-11-10 Unm Rainforest Innovations Pulsed growth of GaN nanowires and applications in group III nitride semiconductor substrate materials and devices
DE102006013245A1 (de) 2006-03-22 2007-10-04 Infineon Technologies Ag Verfahren zur Ausbildung von Öffnungen in einer Matrizenschicht und zur Herstellung von Kondensatoren
SG140484A1 (en) 2006-08-24 2008-03-28 Sony Corp An electron emitter and a display apparatus utilizing the same
US20080315430A1 (en) 2007-06-22 2008-12-25 Qimonda Ag Nanowire vias
KR20090108747A (ko) * 2008-04-14 2009-10-19 삼성전자주식회사 가변적 원자층 적층 온도를 이용한 반도체 및 그 제조 방법
KR100960476B1 (ko) * 2008-09-09 2010-06-01 주식회사 하이닉스반도체 반도체 소자의 커패시터 제조 방법
KR101469098B1 (ko) * 2008-11-07 2014-12-04 삼성전자주식회사 반도체 메모리 소자의 커패시터 형성방법
KR20100053795A (ko) 2008-11-13 2010-05-24 삼성전자주식회사 메모리 유닛의 제조 방법
KR101583717B1 (ko) * 2009-01-13 2016-01-11 삼성전자주식회사 저항 메모리 장치의 제조방법
KR101129909B1 (ko) * 2010-07-20 2012-03-23 주식회사 하이닉스반도체 반도체 소자의 필라형 캐패시터 및 그 형성방법
KR20120135628A (ko) * 2011-06-07 2012-12-17 삼성전자주식회사 반도체 장치 및 그 제조 방법
WO2013056186A1 (en) * 2011-10-12 2013-04-18 The Regents Of The University Of California Semiconductor processing by magnetic field guided etching
US8722472B2 (en) * 2011-12-16 2014-05-13 International Business Machines Corporation Hybrid CMOS nanowire mesh device and FINFET device
WO2014003396A1 (ko) * 2012-06-28 2014-01-03 인텔렉추얼 디스커버리(주) 수직형 저항 변화 메모리 소자 및 그 제조방법
KR20150020848A (ko) * 2013-08-19 2015-02-27 에스케이하이닉스 주식회사 동작 전류가 개선된 수직 채널 pmos 트랜지스터, 이를 포함하는 저항 변화 메모리 장치 및 pmos 트랜지스터의 제조방법

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