KR102473658B1 - 반도체 소자 - Google Patents

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Abstract

반도체 소자가 제공된다. 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에 형성된 복수의 전극 구조물들; 및 상기 복수의 전극 구조물들 상단과 하단 사이에 위치하는 상부 서포터군 및 하부 서포터를 포함하되, 상기 상부 서포터군은 복수의 서포터들로 이루어지고, 상기 상부 서포터군을 이루는 복수의 서포터들 중 적어도 일부는 상측면과 하측면 중 굴곡진 프로파일이 생기는 일측면과, 상기 굴곡진 프로파일이 생기는 일측면에 비해 상대적으로 평평한 프로파일을 갖는 타측면을 가지는 반도체 소자.

Description

반도체 소자{Semiconductor device}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로서, 더욱 구체적으로는, 커패시터를 포함하는 반도체 소자에 관한 것이다.
최근 디램(DRAM)과 같은 반도체 소자는 대용량화 및 고집적화되면서, 디자인 룰(design rule)도 지속적으로 감소하고 있다. DRAM 장치가 동작하기 위해서는 하나의 셀당 일정한 수준 이상의 커패시턴스가 필요하다. 이를 위해, 고유전 물질을 유전체막으로 사용하는 방법, 유전체막의 두께를 감소시키는 방법, 커패시터의 하부 전극과 유전막의 접촉 면적을 증가시키는 방법이 연구되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 커패시터의 하부 전극과 유전막의 접촉 면적의 증가로서 커패시턴스가 개선된 반도체 소자를 제공하는 데에 있다.
본 발명의 일 실시예에 따른 반도체 소자가 제공된다. 상기 반도체 소자는, 기판 상에 형성된 복수의 전극 구조물들; 및 상기 복수의 전극 구조물들 상단과 하단 사이에 위치하는 상부 서포터군 및 하부 서포터를 포함하되, 상기 상부 서포터군은 복수의 서포터들로 이루어지고, 상기 상부 서포터군을 이루는 복수의 서포터들 중 적어도 일부는 상측면과 하측면 중 굴곡진 프로파일이 생기는 일측면과, 상기 굴곡진 프로파일이 생기는 일측면에 비해 상대적으로 평평한 프로파일을 갖는 타측면을 가질 수 있다.
본 발명의 일부 실시예들에서, 상기 복수의 서포터들 중 적어도 일부는 상기 복수의 전극 구조물들과의 거리가 가까울수록 두께가 얇아질 수 있다.
본 발명의 일부 실시예들에서, 상기 상부 서포터군을 이루는 복수의 서포터들 각각 및 하부 서포터는 서로 이격되어 형성될 수 있다.
본 발명의 일부 실시예들에서, 상기 하부 서포터는 상기 상부 서포터군의 하부에 위치하고, 상기 상부 서포터군을 이루는 복수의 서포터들 각각의 사이 이격 거리가 상기 상부 서포터군 및 상기 하부 서포터 사이의 이격 거리보다 작을 수 있다.
본 발명의 일부 실시예들에서, 상기 하부 서포터는 상기 상부 서포터군을 이루는 복수의 서포터들 각각의 두께보다 얇을 수 있다.
본 발명의 일부 실시예들에서, 상기 상부 서포터군을 이루는 복수의 서포터들 중 적어도 일부는 상기 상부 서포터군을 이루는 타 서포터들과 대향하는 측면이 상기 굴곡진 프로파일에 비해 상대적으로 평평한 프로파일을 가질 수 있다.
본 발명의 일부 실시예들에서, 상기 상부 서포터군을 이루는 복수의 서포터들은 각각 개구부를 가질 수 있다.
본 발명의 일부 실시예들에서, 상기 하부 서포터는 개구부를 가질 수 있다.
본 발명의 일부 실시예들에서, 상기 상부 서포터군을 이루는 복수의 서포터들 각각의 사이에 노출되는 상기 복수의 전극 구조물들의 측면 부분 중 적어도 일부는 bowing이 생기지 않을 수 있다.
본 발명의 일부 실시예들에서, 상기 상부 서포터군과 상기 하부 서포터는 같은 물질을 포함할 수 있다.
본 발명의 다른 형태에 따른 반도체 소자가 제공된다. 상기 반도체 소자는, 복수의 단위소자들이 형성된 기판 상에 형성된 복수의 전극 구조물들; 상기 복수의 전극 구조물들 상단과 하단 사이에 서로 이격되어 위치하는 제1, 제2 및 제3 서포터들; 상기 복수의 전극 구조물들 상에 형성된 유전체막; 및 상기 유전체막 상에 형성된 상부 전극을 포함하되, 상기 제1 서포터의 상측면 또는 상기 제2 서포터의 하측면은 굴곡진 프로파일을 가지고, 상기 제1 서포터의 하측면 및 상기 제2 서포터의 상측면은 상기 제1 서포터의 상측면 또는 상기 제2 서포터의 하측면에 비해 상대적으로 평평한 프로파일을 가질 수 있다.
본 발명의 기술적 사상에 따른 반도체 소자에 따르면, 상부 서포터군을 복수의 서포터로 형성하여 전극 구조물의 노출 부위가 증가함으로써 커패시터의 전하 축적량이 증가될 수 있다.
또한, 건식 및/또는 습식 식각에 의한 데미지로부터 서포터들의 일측면이 보호 받게 되어 서포터 박리나 크랙에 대한 마진이 개선될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 전극 구조물들 및 서포터의 배치를 개략적으로 도시하는 평면도이다.
도 2는 도 1의 반도체 소자의 요부를 개략적으로 도시하는 사시도이다.
도 3은 도 2에 따른 반도체 소자의 일부를 도시한 단면도이다.
도 4 내지 도 12는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 13은 본 발명의 일 실시예에 따른 각각의 반도체 소자들에 대한 Cs gain을 나타내는 그래프이다.
도 14는 본 발명의 다른 실시예에 따른 반도체 소자의 일부를 도시한 단면도이다.
도 15는 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자가 가지는 전극 구조물들 및 서포터의 배치를 개략적으로 도시하는 평면도이다.
도 2는 도 1의 반도체 소자의 요부를 개략적으로 도시하는 사시도이다.
도 1 및 도 2에 예시된 반도체 소자(10)는 예를 들면 DRAM(Dynamic Random Access Memory)의 커패시터(capacitor)에 적용될 수 있다. 그러나, 본 발명은 이에 한정되는 것은 아니다.
도 1 및 도 2를 함께 참조하면, 반도체 소자(10)는 기판(100), 기판(100) 상에 배치되는 복수의 비트 라인들(130) 및 복수의 전극 구조물들(200)을 포함한다. 반도체 소자(10)는 기판(100) 내, 또는 기판(100) 상에 배치되는 복수의 게이트 라인들(미도시)을 더 포함할 수 있다.
기판(100)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등의 강성 기판이거나 폴리이미드(polyimide), 폴리에스테르(polyester), 폴리카보네이트(polycarbonate), 폴리에테르술폰(polyethersulfone), 폴리메틸 메타크릴레이트(polymethylmethacrylate), 폴리에틸렌나프탈레이트(polyethylene naphthalate), 폴리에틸렌테레프탈레이트(polyethyleneterephthalate) 등의 가요성 플라스틱 기판일 수 있다.
기판(100)에는 복수의 게이트 라인들(미도시)을 분리하기 위한 소자분리막들(미도시)이 형성되어 있을 수 있다. 기판(100)은 다양한 종류의 능동 소자 또는 수동 소자와 같은 반도체 소자 형성에 필요한 단위 소자들(미도시)을 포함할 수 있다. 상기 단위 소자들은, 예를 들어, DRAM(Dynamic Random Access Memory) 셀 트랜지스터일 수 있다.
기판(100) 상에는 제1 내지 제3 절연층(124, 126, 128) 및 식각 정지층(150)이 순차적으로 적층될 수 있다. 상기 제1 내지 제3 절연층(124, 126, 128)은, 예를 들어, BSG(Borosilicate Glass), PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), USG(Undoped Silicate Glass), TEOS(TetraEthlyOrthoSilicate Glass), 또는 HDP-CVD(High Density Plasma-CVD) 등과 같은 실리콘 산화물을 이용하여 형성될 수 있다. 상기 식각 정지층(150)은 SiON 또는 SiN 등일 수 있다. 일부 실시예에서, 식각 정지막(150)은 생략될 수 있다.
비트 라인(130)은 제2 절연층(126) 내에서, 게이트 라인들(미도시)의 연장방향에 수직한 일 방향, 예를 들어 y 방향을 따라서 연장될 수 있다. 일부 실시예에서, 비트 라인(130)은 기판(100)내에 매몰 비트 라인의 형태로 배치될 수도 있다. 비트 라인(130)은 제1 및 제2 절연층(124, 126)을 관통하는 다이렉트 콘택 플러그(135)에 의해 기판(100)과 전기적으로 연결될 수 있다. 비트 라인(130) 및 다이렉트 콘택 플러그(135)는 각각 도전성 물질로 이루어질 수 있으며, 예를 들어, 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 탄탈륨(Ta), 텅스텐 질화물(WNx), 티타늄 질화물(TiNx), 알루미늄 질화물(AlNx), 탄탈륨 질화물(TaNx), 티타늄-알루미늄 질화물(TiAlxNy) 등을 포함할 수 있다. 이와는 달리, 도핑된 폴리실리콘을 포함할 수도 있다.
복수의 전극 구조물들(200)은, 도 1에 도시된 바와 같이, x 방향 및 y 방향을 따라 반복적으로 기판(100) 상에 배열될 수 있다. 도 1에 도시된 바와 같이, 복수의 전극 구조물들(200)은 x 방향으로 제1 피치(D1)의 간격으로 이격하여 배열되고, y 방향으로 제2 피치(D2)의 간격으로 이격하여 배열될 수 있다. 도 1에서, 제1 피치(D1)는 제2 피치(D2)와 거의 동일한 크기인 것으로 도시되어 있지만, 본 발명은 제1 피치(D1)와 제2 피치(D2)가 동일한 것에 한정되는 것은 아니다.
전극 구조물(200)은 인접하는 행들 또는 열들의 전극 구조물(200)과 서로 엇갈려 배열되는 honeycomb 구조로 형성될 수 있다. 전극 구조물(200)이 서로 엇갈려 배열되는 경우, 인접하는 전극 구조물(200)들 사이의 거리가 상대적으로 일정 할 수 있다.
전극 구조물(200)은 기판(100) 상에서, x 방향과 y 방향에 수직한 방향, 예컨대, z 방향으로 연장되는 가늘고 긴 형상을 가질 수 있다. 전극 구조물(200)은 폭에 대한 높이의 비인 종횡비(aspect ratio)가 약 10 내지 35 사이의 범위에 속할 수 있다. 다만 이에 한정되는 것은 아니다.
본 실시예에서, 전극 구조물(200)은 필라(pillar)형, 즉 원기둥 형상으로 도시되었으나, 다른 실시예에서, 전극 구조물(200)은 실린더(cylinder) 형상을 가질 수 있다. 본 명세서에서, '필라형'이라는 용어는, 도 2에 도시된 것과 같은 속이 채워진 원기둥 형상을 의미하는 표현으로 사용되고, '실린더' 라는 용어는 속이 빈 원기둥 형상을 의미하는 표현으로 사용된다. 전극 구조물(200)은 예를 들어, 도핑된 폴리실리콘, 티타늄 질화물(TiN), 텅스텐(W), 티타늄(Ti), 루테늄(Ru), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다. 전극 구조물(200)은 루테늄산화물(RuOx)과 같은 산화물 계열의 도전성 물질을 포함할 수 있다. 전극 구조물(200)은 스퍼터링 공정, PVD 공정, ALD 공정 등의 방법으로 형성될 수 있다.
전극 구조물(200)은 소정 영역에서 커패시터 콘택 플러그(140)를 통해 기판(100) 내의 소스/드레인 영역(미도시)에 접속될 수 있다. 본 실시예에서, 전극 구조물(200)은 커패시터 콘택 플러그(140)를 통해 바로 기판(100)과 연결되는 것으로 도시되었으나, 본 발명은 이에 한정되지 않는다. 전극 구조물(200)은, 예를 들어, 적어도 하나의 콘택 패드(미도시) 및/또는 적어도 하나의 콘택 플러그(미도시)를 통해 기판(100)과 연결될 수도 있다.
복수의 전극 구조물들(200)은 도 1에 도시된 개수보다 더 많은 개수 또는 적은 개수로 배치될 수 있다. 본 실시예에서, 전극 구조물(200)은 커패시터의 하부 전극에 해당할 수 있다. 그러나, 본 발명이 DRAM의 셀 커패시터의 하부 전극에만 적용되는 것은 아니며, 높은 종횡비를 가지면서 반복적으로 배치되어야 하는 구조물들에 대해 적용될 수 있다.
제1 서포터(160), 제2 서포터(170) 및 제3 서포터(180)가 복수의 전극 구조물들(200)의 상단과 하단 사이에 위치할 수 있다. 제1 내지 제3 서포터(160, 170, 180)는 종횡비가 큰 전극 구조물(200)이 기울어지는 것을 방지하는 역할을 수행할 수 있다. 제1 및 제2 서포터(160, 170)는 상부 서포터군을 형성할 수 있고, 제3 서포터(180)는 하부 서포터를 형성할 수 있다. 제1 내지 제3 서포터(160, 170, 180)는 전극 구조물(200)의 측면과 부분적으로 접촉함으로써 전극 구조물(200)을 지지할 수 있다. 제1 내지 제3 서포터(160, 170, 180)는 전극 구조물(200)의 소정의 높이에서 기판(100)의 상면에 평행하게 배치된 판형의 형상을 가질 수 있다.
제1 내지 제3 서포터(160, 170, 180)는 각각 제1 내지 제3 개구부(160a, 170a, 180a)를 포함할 수 있다. 제1 내지 제3 개구부(160a, 170a, 180a)는 제1 내지 제3 서포터(160, 170, 180)에 반복적이고 규칙적으로 형성될 수 있다. 일부 실시예에서, 제1 내지 제3 개구부(160a, 170a, 180a)는 위치, 크기,또는 모양이 다를 수 있다. 제1 내지 제3 개구부(160a, 170a, 180a)는 상기 제1 피치(D1)의 3배의 x 방향 치수 및 상기 제2 피치(D2)의 y 방향 치수를 갖는 형상, 예컨대, 직사각형 형상을 가질 수 있다. 다만, 이에 한정되지 않고, 다른 실시예에서 평행사변형, 사다리꼴, 삼각형,또는 원형(circle) 형상을 가질 수 있다.
제1 내지 제3 개구부(160a, 170a, 180a)를 통해, 제1 내지 제3 서포터(160, 170, 180)보다 아래에 위치한 부분에 대해서도 후속 공정을 수행할 수 있다. 이러한 후속 공정의 예로서, 각 서포터 아래에 형성되는 몰드층(152, 154, 156)(도 4 참조) 제거 및/또는 전극 구조물(200)이 DRAM의 셀 커패시터의 하부 전극인 경우, 전극 구조물(200)의 표면 상에 유전층(202)(도 12 참조) 및 상부 전극(204)(도 12 참조)이 형성될 수 있다.
도 2에 도시된 바와 같이, 제1 내지 제3 서포터(160, 170, 180)는 각각 전극 구조물(200)의 소정 높이에 배치될 수 있다. 예컨대, 제1 및 제2 서포터(160, 170)는 전극 구조물(200)의 z 방향에서의 양단으로부터 이격되어, 전극 구조물(200)의 z 방향으로 중앙보다 상측에 위치할 수 있다. 제1 및 제2 서포터(160, 170)는 수직방향으로 각각 이격되어 위치할 수 있다. 일부 실시예에서, 제1 서포터(160)는 전극 구조물(200)의 상부 끝단에서 약간 하부에 형성될 수 있다.
또한, 제3 서포터(180)는 하단부, 즉, 전극 구조물(200)의 중앙보다 하측에 위치할 수 있다. 이에 의해 전극 구조물(200)은 제3 서포터(180)의 하부에서 제4 높이(L4)만큼 측면이 노출될 수 있고, 제3 서포터(180)와 제2 서포터(170) 사이에서 제3 높이(L3)만큼 측면이 노출될 수 있다. 상기 제4 높이(L4)는 상기 제3 높이(L3)와 동일하거나 클 수 있다. 또한, 전극 구조물(200)은 제2 서포터(170)와 제1 서포터(160) 사이에서 제2 높이(L2)만큼 측면이 노출될 수 있고, 제1 서포터(160)의 상부에서 제1 높이(L1)만큼 측면이 노출될 수 있다. 상기 제1 높이(L1)는 상기 제2 높이(L2)보다 작을 수 있고, 상기 제2 높이(L2)는 상기 제3 높이(L3)보다 작을 수 있다.
다른 실시예에서, 전극 구조물들(200)이 상부로 돌출되지 않도록 제1 서포터(160)의 상면과 전극 구조물들(200)의 상면이 동일한 레벨을 가지도록 배치될 수도 있다. 또한, 서포터들(160,170,180)의 수는 도시된 것에 한정되지 않으며, 4개 이상의 서포터들이 배치될 수도 있다.
제1 및 제2 서포터(160, 170)는 동일 물질로 형성될 수 있다. 제1 서포터(160)의 두께(T1) 및 제2 서포터(170)의 두께(T2)는 동일할 수 있으며, 또는 서로 다를 수도 있다. 다른 실시예에서, 제1 서포터(160) 및 제2 서포터(170)는 모두 다층구조로 이루어질 수도 있다.
제1 및 제2 서포터(160, 170)는 전극 구조물들(200)을 형성하기 위한 몰드 층(152, 154, 156)(도면 4참조)에 대하여 식각 선택비를 가지는 물질로 형성될 수 있다. 일부 실시예에서 몰드층(152, 154, 156)을 제거하는 후속 공정에서, LAL(Limulus Amoebocyte Lysate) 리프트-오프(lift-off)공정을 이용하는 경우, LAL에 대하여 식각율이 낮으며, 유전체 특성을 갖는 물질로 형성할 수 있다. 예를 들어, 제1 및 제2 서포터(160, 170)는 SiN, SiCN, TaO, 및 TiO2 중 어느 하나의 물질로 형성 될 수 있으나, 이에 한정되는 것은 아니다.
일 실시예에 있어서, 제1 및 제2 서포터(160, 170)는 SiCN 으로 형성될 수 있다. SiCN의 경우, 탄소의 비율은 0.1 atom%~15 atom% 일 수 있다. 제1 및 제2 서포터(160, 170)에 탄소가 포함되는 경우, 제1 및 제2 서포터(160, 170)의 휨 현상이 감소될 수 있다.
제3 서포터(180)의 두께(T3)는 제1 및 제2 서포터(160, 170)의 두께(T1, T2)보다 작을 수 있다. 다른 실시예에서, 제3 서포터(180)는 다층구조로 이루어질 수도 있다. 제3 서포터(180)는 전극 구조물들(200)을 형성하기 위한 몰드층(152, 154, 156)(도면 4참조)에 대하여 식각 선택비를 가지는 물질로 형성될 수 있다. 일부 실시예에서, 몰드층(152, 154, 156)을 제거하는 후속 공정에서 LAL(Limulus Amoebocyte Lysate) 리프트-오프(lift-off)공정을 이용하는 경우, LAL에 대하여 식각율이 낮으며, 유전체 특성을 갖는 물질로 형성할 수 있다. 예를 들어, 제3 서포터(180)는 SiN, SiCN, TaO, 및 TiO2 중 어느 하나의 물질로 형성 될 수 있으나, 이에 한정되는 것은 아니다.
일 실시예에 있어서, 제3 서포터(180)는 SiCN 으로 형성될 수 있다. SiCN의 경우, 탄소의 비율은 0.1 atom%~15 atom% 일 수 있다. 제3 서포터(180)에 탄소가 포함된 경우, 제3 서포터(180)의 휨 현상이 감소될 수 있다.
도 3은 도 2의 A 부분을 확대한 단면구조를 도시한다.
도 3을 참조하면, 제1 서포터(160)의 상측면 및 제2 서포터(170)의 하측면은 전극 구조물(200)과의 거리에 따라 프로파일이 달라질 수 있다. 프로파일의 차이로 인해, 전극 구조물(200)들과의 거리가 가까워 질수록 제1 서포터(160) 및 제2 서포터(170)의 두께는 얇아질 수 있다.
제1 서포터(160)의 상측면에는 제1 데미지 부위(173)가, 제2 서포터(170)의 하측면에는 제2 데미지 부위(174)가 존재할 수 있다. 상기 제1 데미지 부위(173)는 공정 과정 중 건식 식각 및/또는 습식 식각에 의한 데미지 일 수 있으며, 상기 제2 데미지 부위(174)는 공정 과정 중 습식 식각에 의한 데미지 일 수 있다.
제1 및 제2 데미지 부위(173, 174)가 존재하는 제1 서포터(160)의 상측면 및 제2 서포터(170)의 하측면과 달리, 제1 서포터(160)의 하측면 및 제2 서포터(170)의 상측면은 상대적으로 평평한 프로파일을 가질 수 있다. 즉, 본 발명에 따른 반도체 소자의 공정 과정 중 제1 서포터(160)와 제2 서포터(170) 사이에 형성되는 제3 몰드층(156)(도 4 참조)에 의해 제1 서포터(160)의 하측면과 제2 서포터(170)의 상측면은 각각 식각 공정에 의한 데미지로부터 보호받게 되어 평평한 프로파일을 가짐에 따라, 식각 데미지에 의한 모양 대비 전극 구조물(200)과의 접촉 면적이 늘어나서 서포터 박리나 크랙에 대한 마진이 개선될 수 있다. 또한, 일 실시예에 있어서, 제1 및 제2 서포터(160, 170)가 SiCN 을 포함하고 제3 몰드층(156)(도 4 참조)이 SiN 을 포함하는 경우, 제3 몰드층(156)은 후속 습식 식각 공정 시 제1 및 제2 서포터(160, 170) 사이에 노출되는 전극 구조물(200)의 측면부에 bowing 현상이 일어나는 것을 방지하여 전극 구조물(200)의 노출되는 측면부가 균일한 프로파일을 갖게 할 수 있다.
도 4 내지 도 12는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 4 내지 도 12는 각각 도 1의 Ⅱ-Ⅱ'선 단면에 대응되는 부분의 단면 구조를 도시한다.
도 4를 참조하면, 복수의 비트라인들(130), 복수의 커패시터 콘택 플러그들(140) 및 복수의 게이트 라인들(미도시)이 형성된 기판(100)이 제공된다.
기판(100)에는 복수의 게이트 라인들(미도시)을 분리하기 위한 소자분리막들(미도시)이 형성되어 있을 수 있다. 기판(100)은 다양한 종류의 능동 소자 또는 수동 소자와 같은 반도체 소자 형성에 필요한 단위 소자들(미도시)을 포함할 수 있다. 상기 단위 소자들은, 예를 들어, DRAM(Dynamic Random Access Memory) 셀 트랜지스터일 수 있다.
기판(100)의 상면에는 제1 내지 제3 절연층(124, 126, 128) 및 식각 정지층(150)이 순차적으로 적층될 수 있다. 상기 제1 내지 제3 절연층(124, 126, 128)은, 예를 들어, BSG(Borosilicate Glass), PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), USG(Undoped Silicate Glass), TEOS(TetraEthlyOrthoSilicate Glass), 또는 HDP-CVD(High Density Plasma-CVD) 등과 같은 실리콘 산화물을 이용하여 형성될 수 있다. 일부 실시예에서, 식각 정지막(150)은 생략될 수 있다.
비트 라인(130)은 제2 절연층(126) 내에서, 게이트 라인들(미도시)의 연장방향에 수직한 일 방향, 예를 들어 y 방향을 따라서 연장될 수 있다. 일부 실시예에서, 비트 라인(130)은 기판(100)내에 매몰 비트 라인의 형태로 배치될 수도 있다. 비트 라인(130)은 제1 및 제2 절연층(124, 126)을 관통하는 다이렉트 콘택 플러그(135)에 의해 기판(100)과 전기적으로 연결될 수 있다. 비트 라인(130) 및 다이렉트 콘택 플러그(135)는 각각 도전성 물질로 이루어질 수 있으며, 예를 들어, 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 탄탈륨(Ta), 텅스텐 질화물(WNx), 티타늄 질화물(TiNx), 알루미늄 질화물(AlNx), 탄탈륨 질화물(TaNx), 티타늄-알루미늄 질화물(TiAlxNy) 등을 포함할 수 있다. 이와는 달리, 도핑된 폴리실리콘을 포함할 수도 있다.
식각 정지층(150) 상에, 제1 몰드층(152), 제3 서포터(180), 제2 몰드층(154), 제2 서포터(170), 제3 몰드층(156), 제1 서포터(160),및 하드 마스크층(158)이 순차적으로 적층된 적층 구조물이 형성된다. 상기 적층 구조물 상에는 전극 구조물들(200)(도 2 참조)을 형성하기 위한 제1 마스크 패턴(190)이 형성될 수 있다.
제1 내지 제3 서포터(160, 170, 180)는 SiCN을 포함하도록 형성할 수 있다. 제1 내지 제3 서포터(160, 170, 180)가 탄소계 물질막을 포함하는 경우, 제1 내지 제3 서포터(160, 170, 180)의 휨 특성을 감소시킬 수 있다. 플라즈마 데미지(damage)에 따른 손실을 방지하기 위하여 탄소계 물질막은 탄소를 적절한 비율로 포함해야 한다. 예를 들어, 탄소계 물질막의 탄소 비율은 0.1 atom%~15 atom%일 수 있다.
제1 내지 제3 서포터(160, 170, 180)를 형성하는 공정 조건은, 250 ~ 550℃ 일 수 있으며,
Figure 112016051308840-pat00001
와
Figure 112016051308840-pat00002
의 혼합 가스를 이용하여 형성할 수 있다. 또한, 캐리어 가스로서,
Figure 112016051308840-pat00003
를 이용하거나,
Figure 112016051308840-pat00004
와 He을 함께 이용할 수 있다.
제1 몰드층(152) 및 제2 몰드층(154)은, 제2 서포터(170) 및 제3 서포터(180)에 대하여 식각 선택비를 가진 물질로 형성될 수 있다. 일부 실시예에서, LAL(Limulus Amoebocyte Lysate) 리프트-오프(lift-off) 공정을 이용하는 경우, 제1 몰드층(152) 및 제2 몰드층(154)은 LAL에 대하여 식각율이 높은 산화막으로 형성될 수 있으나 이에 한정되는 것은 아니다.
제3 몰드층(156)은, 제1 서포터(160) 및 제2 서포터(170)에 대하여 식각 선택비를 가지는 물질로 형성될 수 있다. 또한, 상기 제1 몰드층(152) 및 제2 몰드층(154)에 대하여도 식각 선택비를 가지는 물질로 형성될 수 있다. 일부 실시예에서, LAL lift-off 공정을 이용하는 경우, 제3 몰드층(156)은 LAL에 대하여 제1 및 제2 서포터(160, 170)에 비해 식각율이 높을 수 있으나, 제1 및 제2 몰드층(152, 154)에 비해서는 식각율이 낮을 수 있다. 제3 몰드층(156)은 건식 식각 및/또는 습식 식각에 의해 발생되는 데미지로부터 제1 서포터(160)의 하측면 및 제2 서포터(170)의 상측면을 보호할 수 있다. 즉, 후속 건식 식각 및/또는 습식 식각 공정 후에, 제1 서포터(160)의 하측면 및 제2 서포터(170)의 상측면은 평평한 프로파일을 가질 수 있고, 식각 데미지에 의한 모양 대비 전극 구조물(200)과의 접촉 면적이 늘어나서 서포터 박리나 크랙에 대한 마진이 개선될 수 있다.
제3 몰드층(156)은 SiN, SiON 또는 여기에 C, B, P 등의 doping이 이루어진 물질로 형성될 수 있으나 이에 한정되는 것은 아니다. 예시적으로, 제1 및 제2 서포터(160, 170)가 SiCN 을 포함하고 제3 몰드층(156)이 SiN 을 포함하는 경우 제3 몰드층(156)은 후속 습식 식각 공정 시, 제1 및 제2 서포터(160, 170) 사이에 노출되는 전극 구조물(200)의 측면부에 bowing 현상이 일어나는 것을 방지하여 균일한 프로파일을 갖게 할 수 있다.
도 5를 참조하면, 전극 구조물들(200)을 형성할 영역에서, 제1 마스크 패턴(190)(도 4 참조)을 식각 마스크로 하드 마스크층(158), 제1 서포터(160), 제3 몰드층(156), 제2 서포터(170), 제2 몰드층(154). 제1 서포터(180) 및 제1 몰드층(152)을 식각하여 이들을 관통하는 다수의 제1 홀들(H1)을 형성한다. 상기 식각 공정 시, 식각 정지층(150)이 식각 정지를 위해 이용될 수 있다. 제1 홀들(H1)을 형성한 후, 상기 제1 홀들(H1) 저면에 노출되는 식각 정지층(150)부분도 제거하여 커패시터 콘택 플러그들(140)을 노출할 수 있다.
도 6을 참조하면, 제1 홀(H1) 내에 도전성 물질을 매립하여 전극 구조물들(200)을 형성하는 공정이 수행된다. 상기 도전성 물질은, 예를 들어, 도핑된 폴리실리콘, 실리콘게르마늄(SiGe), 티타늄 질화물(TiN), 텅스텐(W), 티타늄(Ti), 루테늄(Ru), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다. 일부 실시예에서, 전극 구조물(200)은 루테늄산화물(
Figure 112016051308840-pat00005
)과 같은 산화물 계열의 도전성 물질을 포함할 수 있다.
도 7을 참조하면, 개방영역(OP)을 형성하기 위한 제2 마스크 패턴(192)이 전극 구조물들(200) 및 하드 마스크층(158) 상에 형성될 수 있다. 제2 마스크 패턴(192)을 이용하여, 하드 마스크층(158)을 패터닝 하는 공정이 수행된다. 예를 들어, 하드 마스크층(158)을 실리콘산화막으로 형성한 경우, 실리콘산화막을 선택적으로 제거할 수 있는 에천트를 이용한 습식 혹은 건식 식각으로 하드 마스크층(158)을 패터닝 할 수 있다.
도 8을 참조하면, 노출된 제1 서포터(160), 제3 몰드층(156) 및 제2 서포터(170)를 제거하여 개방영역(OP)을 형성하는 공정이 수행된다. 노출된 제1 서포터(160), 제3 몰드층(156) 및 제2 서포터(170)는, 도 1에 도시된 것과 같이, 개방 영역(OP)의 전극 구조물들(200) 사이에서 제거될 수 있다.
본 단계에서는 별도의 마스크 패턴 없이 상기 제거 공정을 수행할 수 있다. 예를 들어, 제1 서포터(160)를 실리콘질화막으로 형성한 경우, 실리콘질화막을 선택적으로 제거할 수 있는 에천트를 제공하는 습식 혹은 건식 식각을 이용하여 제1 서포터(160)를 패터닝 함으로써 제1 개구부(160a)를 형성할 수 있다. 이 경우, 제1 개구부(160a) 이외의 영역에서는 하드 마스크층(158)의 상부 일부분이 제거되고, 제1 개구부(160a)를 통하여 제1 서포터(160), 제3 몰드층(156) 및 제2 서포터(170)가 제거되어 개방 영역(OP)이 형성될 수 있다. 따라서, 도 7에서 상술한 하드 마스크층(158)의 형성 시에, 하드 마스크층(158)의 두께는 본 단계를 고려하여 결정될 수 있다. 즉, 개방 영역(OP)의 제1 서포터(160), 제3 몰드층(156) 및 제2 서포터(170)가 모두 제거될 때까지 제1 개구부(OP1) 이외의 제1 서포터(160)가 제거되지 않도록, 하드 마스크층(158)의 두께가 결정될 수 있다. 하드 마스크층(158)이 잔존하는 경우, 별도의 공정으로 제거할 수 있다.
제1 개구부(160a)는 제1 서포터(160)에, 제2 개구부(170a)는 제2 서포터(170)에 각각 반복적이고 규칙적으로 형성될 수 있고, 예컨대, 직사각형 형상을 가질 수 있다. 다만, 이에 한정되지 않고, 다른 실시예에서 평행사변형, 사다리꼴, 삼각형, 또는 원형(Circle) 형상을 가질 수 있다.
상기 제1 서포터(160), 제3 몰드층(156) 및 제2 서포터(170)의 제거 공정으로, 개방 영역(OP)을 통해 제2 몰드층(154)의 일부가 노출된다. 개방 영역(OP)을 통해, 제1 또는 제2 서포터(160, 170)보다 아래에 위치한 부분에 대해서도 후속 공정을 수행할 수 있다.
도 9를 참조하면, 잔존 하드 마스크층(158)(도 8 참조)과 제3 몰드층(156)의 일부,및 제2 몰드층(154)을 제거할 수 있다. 예컨대, 하드 마스크층(158)을 실리콘산화막으로 형성한 경우, 실리콘산화막을 선택적으로 제거할 수 있는 에천트를 이용하는 습식 혹은 건식 식각 공정으로 하드 마스크층(158)을 제거할 수 있다. 하드 마스크층(158)을 제거한 이후에 혹은 하드 마스크층(158)의 제거와 동시에 개방 영역(OP)을 통해 에천트를 제공하여 제3 몰드층(156)의 일부 및 제2 몰드층(154)을 제거할 수 있다. 가령 제2 몰드층(154)을 실리콘산화막으로 형성한 경우, 실리콘산화막을 선택적으로 제거할 수 있는 에천트를 이용하는 습식 혹은 건식 식각으로 제2 몰드층(154) 및 제3 몰드층(156)의 일부를 제거할 수 있다. 본 실시예에 의하면, 하드 마스크층(158)과 제2 몰드층(154)은 산화막(예: 실리콘산화막)으로 형성할 수 있고, 제3 몰드층(156)은 실리콘질화막으로 형성할 수 있다. 일부 실시예에서, 제3 몰드층(156)은 bowing 을 방지하는 bowing block SiN(B-SiN) 혹은 bowing block SiON(B-SiN)일 수 있으며, 여기에 C,B,P 등의 doping 이 될 수 있다. 따라서, 불화암모늄(
Figure 112016051308840-pat00006
), 불산(HF) 및 물을 포함하는 LAL 용액을 사용하는 LAL lift-off 공정으로 하드 마스크층(158), 제3 몰드층(156)의 일부 및 제2 몰드층(154)를 함께 제거할 수 있다.
상기 LAL lift-off 공정에 의하면 제1 서포터(160)를 제2 서포터(170)로부터 이격시키는 상부 공간 및 제2 서포터(170)를 제3 서포터(180)로부터 이격시키는 중간 공간이 생길 수 있다. 전극 구조물들(200)은 제1 및 제2 서포터(160, 170)에 의해 지지되며 전극 구조물들(200)의 측벽들이 개방 영역(OP)을 통해 일부 노출될 수 있다.
도 10을 참조하면, 제3 서포터(180)를 패터닝하여 제3 개구부(180a)를 형성할 수 있다. 예를 들어, 개방 영역(OP)을 통해 에천트를 제공하여 개방 영역(OP)을 통해 노출된 제3 서포터(180)의 일부를 습식 혹은 건식 식각으로 제거하여 제3 서포터(180)에 제3 개구부(180a) 패턴을 형성할 수 있다. 일 실시예에 의하면, 포토 공정의 도움없이 제1 및 제2 개구부(160a, 170a)의 모습이 제3 서포터(180)로 전사될 수 있다. 이에 따라, 제1 및 제2 개구부(160a, 170a)와 동일 유사한 모습으로 제3 서포터(180)에 제3 개구부(180a)가 형성될 수 있다. 제3 서포터(180)의 제3 개구부(180a)는 제1 몰드층(152)의 일부를 노출시키며, 하부전극들(200)의 측벽을 일부 노출시킬 수 있다.
제3 서포터(180)의 제3 개구부(180a) 형성 시 에천트가 제1 서포터(160)를 어택함으로써 제1 서포터(160)의 일부, 가령 상부가 소모(loss)되어 두께가 얇아질 수 있다. 제1 서포터(160)의 소모량은 제1 서포터(160)의 식각률에 따라 달라질 수 있다. 그러므로, 제3 서포터(180)가 가령 에치백 공정으로 패터닝되는 동안에 제1 서포터(160)가 소모되는 양을 고려하여 제1 서포터(160)의 두께를 적절히 설정할 수 있다. 제1 서포터(160)의 상측 일부가 소모되어 전극 구조물(200)의 상단부를 제1 서포터(160)의 상면 위로 더 돌출시킬 수 있다.
도 11을 참조하면, 제3 서포터(180)의 제3 개구부(180a)를 통해 에천트를 제공하여 잔존하는 제3 몰드층(156)(도 10 참조) 및 제1 몰드층(152)(도 10 참조)을 제거할 수 있다. 예컨대, 제1 몰드층(152)을 실리콘산화막으로 형성한 경우, 실리콘산화막을 선택적으로 제거할 수 있는 에천트를 이용하는 습식 혹은 건식 식각 공정으로 제1 몰드층(152)을 제거할 수 있다. 제1 몰드층(152)은, 예를 들면, 산화막(예:실리콘산화막)으로 형성할 수 있다. 따라서, 불화암모늄(
Figure 112016051308840-pat00007
), 불산(HF) 및 물을 포함하는 LAL 용액을 사용하는 LAL lift-off 공정으로 잔존하는 제3 몰드층(156)(도 10 참조) 및 제1 몰드층(152)(도 10 참조)를 함께 제거할 수 있다.
상기 LAL lift-off 공정에 의하면 제3 서포터(180)를 식각 정지층(150)으로부터 이격시키는 하부 공간이 생길 수 있다. 본 실시예에 의하면, 2회의 LAL lift-off 공정에 의해 제3 서포터(180)와 식각 정지층(150) 사이의 하부 공간과 제2 서포터(170)와 제3 서포터(180) 사이의 중간 공간 및 제1 서포터(160)와 제2 서포터(170) 사이의 상부 공간이 생길 수 있다.
메쉬(mesh) 형태의 제1 내지 제3 서포터(160, 170, 180)는 각각 상기 상부 공간, 중간 공간에 의해 상하 이격되며, Z 방향으로 연장된 전극 구조물(200)의 측벽의 일부를 감싸면서 전극구조물(200)의 상하 양측을 삼중으로 지지하는 삼중 서포터를 구성할 수 있다. 제1 내지 제3 서포터(160, 170, 180)는 전극 구조물(200)이 연장하는 Z 방향으로 상하 정렬될 수 있다. 제1 서포터(160)는 Y 방향으로 신장하는 Y 패턴들과 X 방향으로 신장하는 X 패턴들로 구분할 수 있다. X 방향과 Y 방향은 실질적으로 직교할 수 있다. Y 패턴들은 전극 구조물들(200)과 접촉하여 전극구조물들(200)을 지지하며, X 패턴들은 전극구조물들(200)을 지지함과 동시에 Y 패턴들을 서로 연결할 수 있다. 이에 따라, 제1 서포터(160)의 견고성과 전극 구조물들(200)의 지지 능력이 최대한 확보될 수 있다. 제2 및 제3 서포터(170, 180)도 이와 마찬가지이다.
본 명세서에서는 삼중 서포터에 대해 주로 설명하지만 본 발명을 이에 한정하려는 의도는 아니며 당업자라면 본 실시예를 응용하여 사중 혹은 그 이상의 다중 구조의 서포터를 형성할 수 있다.
도 12를 참조하면, 전극 구조물(200)의 표면을 따라 유전층(202)과 상부 전극(204)을 형성할 수 있다. 유전층(202)과 상부 전극(204)은 제1 내지 제3 서포터(160, 170, 180)의 노출된 표면 및 전극 구조물들(200)의 노출된 표면을 따라 형성될 수 있다. 상기 일련의 공정에 의해, 유전층(202)을 사이에 두고 대향하는 전극 구조물(200)과 상부 전극(204)을 갖는 커패시터가 반도체 기판(100) 상에 형성되고, 전극 구조물(200)을 지지하는 삼중 서포터를 포함하는 가령 디램(DRAM)과 같은 반도체 소자를 구현할 수 있다. 유전층(202)은 화학기상증착법이나 원자층증착법을 이용하여 금속 질화막 상에 금속 산화막이 적층되어 형성될 수 있다. 유전층(202)은 2층으로 한정되지 않으며, 필요에 따라서 3층 이상의 막으로 형성될 수 있다. 상기 금속 질화막은 알루미늄 질화막(AlN), 보론 질화막(BN), 지르코늄 질화막(
Figure 112016051308840-pat00008
), 하프늄 질화막(
Figure 112016051308840-pat00009
) 등일 수 있으며, 이에 한정되는 것은 아니다. 상기 금속 산화막은
Figure 112016051308840-pat00010
막,
Figure 112016051308840-pat00011
막, 및
Figure 112016051308840-pat00012
막으로 이루어진 군에서 선택된 하나의 단일막 또는 이들 막의 조합으로 형성될 수 있으나, 이에 한정되는 것은 아니다.
예컨대, 상부 전극(204)은 유전층(202) 상에 형성된다. 상부 전극(204)은, 예를 들어, TIN, TiAlN, TAN, W, WN, Ru,
Figure 112016051308840-pat00013
,
Figure 112016051308840-pat00014
, Ir,
Figure 112016051308840-pat00015
또는 백금 등으로 형성되거나 이들의 조합으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 상부 전극(204)은 화학 기상 증착(Chemical Vapor Deposition, CVD) 방법으로 형성될 수 있다.
본 실시예에 의하면 삼중 서포터로 전극 구조물(200)을 상하 삼중으로 지지할 수 있으므로 전극 구조물(200)의 수직 높이를 최대한 크게 설계하더라도 전극 구조물(200)의 기울임(leaning)을 없애거나 최대한 억제할 수 있고, 제1 서포터(160)와 제2 서포터(170) 사이에 전극 구조물(200)이 노출되어 커패시터로서 사용되므로, Cs gain 을 최대한 확보할 수 있다.
도 13을 참조하면, 본 발명의 일 실시예에 따른 제3 몰드층(156)의 두께에 대한 Cs gain 의 그래프가 나타난다.
도시된 그래프의 x 축에는, 제3 몰드층(156)이 SiN을 포함하는 경우로서, 제3 몰드층(156)이 형성되지 않는 반도체 소자(REF)에 대해, 제3 몰드층(156)의 두께를 각각 달리하는 반도체 소자가 변수로 나타나고, 그래프의 y 축에는 이에 대한 Cs gain 이 변수로 나타난다. 이 때 x 축 및 y 축의 각 화살표 방향으로 제3 몰드층(156)의 두께 및 Cs gain 이 증가한다. 즉, 제3 몰드층(156)의 두께는 Inv_1 < Inv_2 < Inv_3 가 된다.
상기 그래프를 통해, 제3 몰드층(156)의 두께가 커질수록, 즉, 제1 서포터(160) 및 제2 서포터(170) 사이의 이격 거리가 커질수록 전극 구조물(200)의 노출부위가 증가하여 커패시터의 하부전극 면적이 증가하게 됨에 따라 Cs gain 이 증가함을 알 수 있다. 즉, 본 발명에 따라 전극 구조물(200)의 쓰러짐등을 방지함과 동시에 최대한의 Cs gain 확보를 위한 제3 몰드층(156)의 최적화된 두께를 조절하여 반도체 소자를 구성할 수 있다.
도 14는 본 발명의 다른 실시예에 따른 반도체 소자의 전극 구조물들 및 서포터의 배치를 개략적으로 도시하는 단면을 나타낸다.
도 14에서, 도 12와 동일한 형태를 가지는 구성 요소는 동일한 참조 번호로 나타낸다. 도 14를 참조하면, 본 실시예에서 전극 구조물(300)은 실린더(cylinder) 형상을 가질 수 있다. 전극 구조물(300)이 실린더형 커패시터로 형성되는 경우, 상면, 외면, 및 내면이 모두 커패시터 영역으로 이용될 수 있고, 전극 구조물(300)을 형성하는 도전성 물질을 절감할 수 있다. 전극 구조물(300)은 예를 들어, 도핑된 폴리실리콘, 티타늄 질화물(TiN), 텅스텐(W), 티타늄(Ti), 루테늄(Ru), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다. 일부 실시예에서, 전극 구조물(300)은 루테늄산화물(RuOx)과 같은 산화물 계열의 도전성 물질을 포함할 수 있다. 전극 구조물(300)은 유기 금속 화학 기상 증착(Metal Organic Chemical Vapor Deposition, CVD) 방법으로 형성될 수 있다.
전극 구조물(300)은 소정 영역에서 커패시터 콘택 플러그(140)를 통해 기판(100) 내의 소스/드레인 영역(미도시)에 접속될 수 있다. 본 실시예에서, 전극 구조물(300)은 커패시터 콘택 플러그(140)를 통해 바로 기판(100)과 연결되는 것으로 도시되었으나, 이에 한정되지 않는다. 전극 구조물(300)은, 예를 들어, 적어도 하나의 콘택 패드(미도시) 및/또는 적어도 하나의 콘택 플러그(미도시)를 통해 기판(100)과 연결될 수도 있다.
제1 서포터(160), 제2 서포터(170) 및 제3 서포터(180)가 복수의 전극 구조물들(300) 상단과 하단 사이에 위치할 수 있다. 제1 내지 제3 서포터(160, 170, 180)는 종횡비가 큰 전극 구조물(300)이 기울어지는 것을 방지하는 역할을 수행할 수 있다. 제1 및 제2 서포터(160, 170)는 상부 서포터군을 형성할 수 있고, 제3 서포터(180)는 하부 서포터를 형성할 수 있다. 제1 내지 제3 서포터(160, 170, 180)는 전극 구조물(300)의 측면과 부분적으로 접촉함으로써 전극 구조물(300)을 지지한다. 제1 내지 제3 서포터(160, 170, 180)는 전극 구조물(300)의 소정의 높이에서 기판(100)의 상면에 평행하게 배치된 판형의 형상을 가질 수 있다.
도 14에 도시된 바와 같이, 제1 내지 제3 서포터(160, 170, 180)는 각각 전극 구조물(300)의 소정 높이에 배치될 수 있다. 예컨대, 제1 및 제2 서포터(160, 170)는 전극 구조물(300)의 z 방향에서의 양단으로부터 이격되어, 전극 구조물(300)의 중앙보다 수직방향으로 상측에 위치할 수 있다. 또한, 제3 서포터(180)는 하단부, 즉, 전극 구조물(300)의 중앙보다 하측에 위치할 수 있다. 제1 및 제2 서포터(160, 170)는 수직방향으로 각각 이격되어 위치할 수 있다. 일부 실시예에서, 제1 서포터(160)는 전극 구조물(300)의 상부 끝단에서 약간 하부에 형성될 수 있다.
다른 실시예에서, 제1 서포터(160)는 전극 구조물들(300)이 상부로 돌출되지 않도록 제1 서포터(160)의 상면과 전극 구조물들(300)의 상면이 동일한 레벨을 가지도록 배치될 수 있다. 또한, 서포터들(160, 170, 180)의 수는 도시된 것에 한정되지 않으며, 4개 이상의 서포터들이 배치될 수도 있다.
제1 및 제2 서포터(160, 170)는 동일 물질로 형성될 수 있다. 제1 서포터(160)의 두께(T1) 및 제2 서포터(170)의 두께(T2)는 동일할 수 있으며, 또는 서로 다를 수도 있다. 다른 실시예에서, 제1 서포터(160) 및 제2 서포터(170)는 모두 다층구조로 이루어질 수도 있다.
제1 및 제2 서포터(160, 170)는 전극 구조물들(300)을 형성하기 위한 몰드 층(미도시)에 대하여 식각 선택비를 가지는 물질로 형성될 수 있다. 일부 실시예에서, 몰드층(미도시)을 제거하는 후속 공정에서 LAL(Limulus Amoebocyte Lysate) 리프트-오프(lift-off)공정을 이용하는 경우, LAL에 대하여 식각율이 낮으며, 유전체 특성을 갖는 물질로 형성할 수 있다. 예를 들어, 제1 및 제2 서포터(160, 170)는 SiN, SiCN, TaO, 및 TiO2 중 어느 하나의 물질로 형성 될 수 있으나, 이에 한정되는 것은 아니다.
일 실시예에 있어서, 제1 및 제2 서포터(160, 170)는 SiCN 으로 형성될 수 있다. SiCN의 경우, 탄소의 비율은 0.1 atom%~15 atom% 일 수 있다. 제1 및 제2 서포터(160, 170)에 탄소가 포함되는 경우, 제1 및 제2 서포터(160, 170)의 휨 현상이 감소될 수 있다.
제3 서포터(180)의 두께(T3)는 제1 및 제2 서포터(160, 170)의 두께(T1, T2)보다 작을 수 있다. 다른 실시예에서, 제3 서포터(180)는 다층구조로 이루어질 수도 있다. 제3 서포터(180)는 전극 구조물들(300)을 형성하기 위한 몰드층(미도시)에 대하여 식각 선택비를 가지는 물질로 형성될 수 있다. 일부 실시예에서, 몰드층(미도시)을 제거하는 후속 공정에서 LAL(Limulus Amoebocyte Lysate) 리프트-오프(lift-off)공정을 이용하는 경우, LAL에 대하여 식각율이 낮으며, 유전체 특성을 갖는 물질로 형성할 수 있다. 예를 들어, 제3 서포터(180)는 SiN, SiCN, TaO, 및 TiO2 중 어느 하나의 물질로 형성 될 수 있으나, 이에 한정되는 것은 아니다.
일 실시예에 있어서, 제3 서포터(180)는 SiCN 으로 형성될 수 있다. SiCN의 경우, 탄소의 비율은 0.1 atom%~15 atom% 일 수 있다. 제3 서포터(180)에 탄소가 포함된 경우, 제3 서포터(180)의 휨 현상이 감소될 수 있다.
도 14를 참조하면, 제1 서포터(160)의 상측면 및 제2 서포터(170)의 하측면은 전극 구조물(300)과의 거리에 따라 프로파일이 달라질 수 있다. 프로파일의 차이로 인해, 전극 구조물(300)들과의 거리가 가까워 질수록 제1 서포터(160) 및 제2 서포터(170)의 두께는 얇아질 수 있다.
제1 서포터(160)의 상측면에는 건식 식각 및/또는 습식 식각에 의한 데미지가 존재할 수 있으며, 제2 서포터(170)의 하측면에는 습식 식각에 의한 데미지가 존재할 수 있다. 상기 데미지가 존재하는 제1 서포터(160)의 상측면 및 제2 서포터(170)의 하측면과 달리, 제1 서포터(160)의 하측면 및 제2 서포터(170)의 상측면은 평평한 프로파일을 가질 수 있다. 즉, 본 발명에 따른 반도체 소자의 공정 과정 중 제1 서포터(160)와 제2 서포터(170) 사이에 몰드층(미도시)이 형성되어, 제1 서포터(160)의 하측면과 제2 서포터(170)의 상측면은 각각 식각 공정에 의한 데미지로부터 보호받게 되어 평평한 프로파일을 가질 수 있다. 이에 따라, 식각 데미지에 의한 모양 대비 접촉 면적이 늘어나서 서포터 박리나 크랙에 대한 마진이 개선될 수 있다. 또한, 일 실시예에 있어서, 제1 및 제2 서포터(160, 170)가 SiCN 을 포함하고, 제1 및 제2 서포터(160, 170)가 상기 각 서포터 사이에 형성된 SiN을 포함하는 몰드층(미도시)을 습식 공정으로 제거하여 형성되는 경우, 후속 습식 공정 시 제1 및 제2 서포터(160, 170) 사이에 노출되는 전극 구조물(300)의 측면부에 bowing 현상이 일어나는 것을 방지하여 전극 구조물(300)의 노출되는 측면부가 균일한 프로파일을 갖게 할 수 있다.
도 15는 본 발명의 기술적 사상에 의해 제조된 반도체 소자를 포함하는 시스템이다.
구체적으로, 본 실시예에 따른 시스템(1000)은 컨트롤러(1010), 입출력 장치(1020, I/O), 기억 장치(1030, memory device), 인터페이스(1040) 및 버스(1050, bus)를 포함할 수 있다.컨트롤러(1010), 입출력 장치(1020), 기억 장치(1030) 및/또는 인터페이스(1040)는 버스(1050)를 통하여 서로 결합 될 수 있다. 버스(1050)는 데이터들이 이동되는 통로(path)에 해당한다. 시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card)또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
컨트롤러(1010)는 시스템(1000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로컨트롤러(microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 입/출력 장치(1020)는 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1000)은 입/출력 장치(1020)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1020)는, 예를 들면 키패드(keypad), 키보드(keyboard), 또는 표시장치(display) 일 수 있다.
기억 장치(1030)는 컨트롤러(1010)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 컨트롤러(1010)에서 처리된 데이터를 저장할 수 있다. 기억 장치(1030)는 본 발명의 기술적 사상에 의한 반도체 소자를 포함할 수 있다. 예를 들면, 상기 기억 장치(1030)는 앞서 예시한 방법으로 제조된 반도체 소자들 중 적어도 하나의 반도체 소자를 포함할 수 있다.
인터페이스(1040)는 상기 시스템(1000)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 컨트롤러(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)는 버스(1050)를 통해 서로 통신할 수 있다.
본 실시예에 따른 시스템(1000)은 예컨대, 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD), 또는 가전 제품(household appliances)에 이용될 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10, 11 : 반도체 소자
200, 300 : 전극 구조물
160, 170, 180 : 제1 내지 제3 서포터
173, 174 : 제1 및 제2 데미지 부위

Claims (10)

  1. 기판 상에 형성된 복수의 전극 구조물들; 및
    상기 복수의 전극 구조물들 상단과 하단 사이에 위치하는 상부 서포터군 및 하부 서포터를 포함하되,
    상기 상부 서포터군은 복수의 서포터들로 이루어지고, 상기 상부 서포터군을 이루는 복수의 서포터들 중 적어도 일부는 상면과 하면 중 굴곡진 프로파일이 생기는 일면과, 상기 굴곡진 프로파일이 생기는 일면에 비해 상대적으로 평평한 프로파일을 갖는 타면을 가지고,
    상기 복수의 서포터들 중 적어도 일부는 상기 복수의 전극 구조물들과의 거리가 가까울수록 상기 상면과 상기 하면 사이의 두께가 얇아지는 반도체 소자.
  2. 제1 항에 있어서,
    상기 복수의 서포터들은 제1 서포터 및 상기 제1 서포터 아래의 제2 서포터를 포함하고,
    상기 제1 서포터의 상면 또는 상기 제2 서포터의 하면은 굴곡진 프로파일을 가지고,
    상기 제1 서포터의 하면 및 상기 제2 서포터의 상면은 상기 제1 서포터의 상면 또는 상기 제2 서포터의 하면에 비해 상대적으로 평평한 프로파일을 갖는 것을 특징으로 하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 상부 서포터군을 이루는 복수의 서포터들 각각 및 하부 서포터는 서로 이격되어 형성된 것을 특징으로 하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 하부 서포터는 상기 상부 서포터군의 하부에 위치하고, 상기 상부 서포터군을 이루는 복수의 서포터들 각각의 사이 이격 거리가 상기 상부 서포터군 및 상기 하부 서포터 사이의 이격 거리보다 작은 것을 특징으로 하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 하부 서포터는 상기 상부 서포터군을 이루는 복수의 서포터들 각각의 두께보다 얇은 것을 특징으로 하는 반도체 소자.
  6. 제1 항에 있어서,
    상기 상부 서포터군을 이루는 복수의 서포터들 중 적어도 일부는 상기 상부 서포터군을 이루는 타 서포터들과 대향하는 면이 상기 굴곡진 프로파일에 비해 상대적으로 평평한 프로파일을 갖는 것을 특징으로 하는 반도체 소자.
  7. 제1 항에 있어서,
    상기 상부 서포터군을 이루는 복수의 서포터들 각각의 사이에 노출되는 상기 복수의 전극 구조물들의 측면 부분 중 적어도 일부는 bowing이 생기지 않은 것을 특징으로 하는 반도체 소자.
  8. 복수의 단위소자들이 형성된 기판 상에 형성된 복수의 전극 구조물들;
    상기 복수의 전극 구조물들 상단과 하단 사이에 서로 이격되어 위치하는 제1, 제2 및 제3 서포터들;
    상기 복수의 전극 구조물들 상에 형성된 유전체막;및
    상기 유전체막 상에 형성된 상부 전극을 포함하되,
    상기 제1 서포터의 상면 또는 상기 제2 서포터의 하면은 굴곡진 프로파일을 가지고,
    상기 제1 서포터의 하면 및 상기 제2 서포터의 상면은 상기 제1 서포터의 상면 또는 상기 제2 서포터의 하면에 비해 상대적으로 평평한 프로파일을 갖는 반도체 소자.
  9. 제8 항에 있어서,
    상기 제1 또는 제2 서포터는 상기 복수의 전극 구조물들과의 거리가 가까울수록 두께가 얇아지는 것을 특징으로 하는 반도체 소자.
  10. 제8 항에 있어서,
    상기 제1 서포터의 상면 및 상기 제2 서포터의 하면은 볼록한 프로파일을 갖는 것을 특징으로 하는 반도체 소자.

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