KR20140055366A - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 다중 지지막(NFC : Nitride Floating Capacitor) 구조를 갖는 반도체 장치에서 스토리지노드를 형성시, 인접한 복수 개의 스토리지노드들을 하나의 번들로 하여 번들 단위로 지지막을 식각함으로써 공정을 단순화하면서 캐패시턴스를 증가시킬 수 있는 반도체 장치에 관한 것이다.
Description
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 다중 지지막(NFC : Nitride Floating Capacitor) 구조를 갖는 반도체 장치에서 스토리지노드를 형성시, 인접한 복수 개의 스토리지노드들을 하나의 번들로 하여 번들 단위로 지지막을 식각함으로써 공정을 단순화하면서 캐패시턴스를 증가시킬 수 있는 반도체 장치에 관한 것이다.
일반적으로 DRAM(Dynamic Random Access Memory)과 같은 메모리용 반도체 장치들은 데이터나 프로그램의 명령과 같은 정보를 기억하는 장치이다. 이러한 반도체 장치는 통상적으로 1개의 트랜지스터와 1개의 캐패시터를 갖는 셀들을 포함한다. 이때, 캐패시터는 스토리지노드(storage node), 유전막(dielectric layer) 및 플레이트 전극(plate electrode)을 포함한다.
최근 반도체 장치의 집적도가 증가함에 따라 단위 셀 당 허용 면적이 감소함으로써 캐패시터의 캐패시턴스를 확보하기 위하여 다양한 기술들이 적용 및 개발 중이다.
캐패시터의 캐패시턴스를 증가시키기 위한 방법으로는 고유전상수를 갖는 유전막을 사용하는 방법, 일함수가 큰 금속막으로 스토리지노드와 플레이트 전극을 형성하는 방법 및 캐패시터의 표면적을 증가시키는 방법 등이 사용되고 있다.
이때, 캐패시터의 표면적을 넓히기 위해서는 스토리지노드의 높이를 증가시켜야 한다. 즉, 현재와 같이 미세 선폭 기술을 적용한 반도체 장치에 있어서, 허용된 셀 면적 내에서 캐패시터가 요구되는 캐패시턴스를 가지기 위해서는 필연적으로 캐패시터의 종횡비가 증가할 수밖에 없다. 그런데, 캐패시터의 종횡비(Aspect Ratio)가 증가하게 되면 캐패시터의 쓰러짐 불량(leaning defect)이 발생하기 쉬우며, 이로 인해 인접하는 스토리지노드들 간의 브릿지(bridge)가 유발될 가능성이 높아진다.
또한, 종래에 스토리지노드를 형성하는 방법은 콘택플러그 상부에 층간 절연막을 형성하고 스토리지노드가 형성될 영역을 식각하여 스토리지노드 콘택홀을 형성한 후 콘택홀에 전극물질을 증착한다. 그런데, 종횡비가 증가하게 되면 스토리지노드 콘택홀이 오픈되지 않거나 오픈 되더라도 콘택플러그와 접촉되는 영역이 너무 작게 되는 문제가 있다.
본 발명의 일 실시 예는 캐패시터의 스토리지노드들을 번들 단위로 형성함으로써 다중(multi-layer) 지지막(NFC : Nitride Floating Capacitor) 구조에서 캐패시터의 제조 공정을 용이하게 하고 캐패시턴스를 증가시킬 수 있도록 하고자 한다.
본 발명의 일 실시 예에 따른 반도체 장치는 스토리지노드 콘택들, 상기 스토리지노드 콘택들에 일대일 대응되게 연결된 스토리지노드들 및 상기 스토리지노드들의 쓰러짐을 방지하기 위해 상기 스토리지노드들을 상호 연결하는 지지막을 포함하되, 상기 지지막은 인접한 복수 개의 상기 스토리지노드들을 하나의 번들로 하여 번들 단위로 상기 스토리지노드들을 둘러싸도록 형성된다.
바람직하게는, 상기 지지막은 다중 레이어 구조를 포함하며, 상기 스토리지노드들을 1×N 개 또는 2×N 개(N은 1 보다 큰 자연수) 단위로 둘러싼다.
본 발명의 일 실시 예에 따른 반도체 장치의 제조 방법은 스토리지노드 콘택 상부에 식각 정지막을 형성하는 단계, 상기 식각 정지막 상부에 제 1 희생 절연막과 지지막을 형성하는 단계, 상기 제 1 희생 절연막 및 상기 지지막을 식각하여 복수 개의 상기 스토리지노드 콘택들을 포함하는 크기의 제 1 스토리지노드 홀을 형성하는 단계, 상기 제 1 스토리지노드 홀이 매립되도록 스토리지노드 플러그를 형성하는 단계, 상기 스토리지노드 플러그를 식각하여 상기 스토리지노드 플러그를 상기 복수 개의 스토리지노드 콘택들과 일대일 대응되는 크기로 분리시키는 분리용 트렌치를 형성하는 단계, 상기 분리용 트렌치가 매립되도록 제 2 희생 절연막을 형성하는 단계, 분리된 상기 스토리지노드 플러그 및 그 하부의 상기 식각 정지막을 제거하여 상기 제 1 스토리지노드 홀 내에 상기 제 2 희생 절연막에 의해 분리된 복수개의 제 2 스토리지노드 홀들을 형성하는 단계, 상기 제 2 스토리지노드 홀에 스토리지노드를 형성하는 단계 및 상기 제 1 희생 절연막 및 상기 제 2 희생 절연막을 제거하는 단계를 포함한다.
바람직하게는, 상기 식각 정지막은 질화막과 폴리 실리콘이 적층되게 형성된다.
바람직하게는, 상기 스토리지노드 플러그를 형성하기 전에 상기 제 1 스토리지노드 홀 바닥면에 식각 정지용 절연막을 형성하는 단계를 더 포함할 수 있으며, 이러한 식각 정지용 절연막은 자연 산화막을 포함할 수 있다.
바람직하게는, 상기 제 1 희생 절연막과 지지막을 형성하는 단계는 희생 절연막과 지지막이 복수 회 교번되게 적층되도록 형성할 수 있다.
바람직하게는, 상기 제 1 스토리지노드 홀을 형성하는 단계는 인접한 1×N 개 또는 2×N 개(N은 1 보다 큰 자연수)의 상기 스토리지노드 콘택들을 포함할 수 있는 크기로 상기 제 1 스토리지노드 홀을 형성한다.
바람직하게는, 상기 분리용 트렌치를 형성하는 단계는 상기 스토리지노드 플러그가 상기 1×N 개 또는 2×N 개의 영역으로 분리되도록 상기 스토리지노드 플러그를 식각한다.
바람직하게는, 상기 스토리지노드 플러그를 형성하는 단계는 상기 제 1 스토리지노드 홀에 폴리 실리콘을 매립할 수 있다.
바람직하게는, 상기 분리용 트렌치를 형성하는 단계는 제 1 방향으로 진행하며, 상기 스토리지노드 플러그의 중앙부를 가로지르는 라인타입의 영역을 정의하는 제 1 분리 마스크를 상기 스토리지노드 플러그 상부에 형성하는 단계, 상기 식각 정지막이 노출될 때까지 상기 제 1 분리 마스크를 식각 마스크로 상기 스토리지노드 플러그를 식각하는 단계, 상기 스토리지노드 플러그가 식각된 영역이 매립되도록 절연막을 형성하는 단계, 상기 제 1 방향과 수직하게 교차하는 제 2 방향으로 진행하며, 상기 스토리지노드 콘택 사이의 상기 스토리지노드 플러그를 가로지르는 라인타입의 영역을 정의하는 제 2 분리 마스크를 상기 스토리지노드 플러그 상부에 형성하는 단계, 상기 식각 정지막이 노출될 때까지 상기 제 2 분리 마스크를 식각 마스크로 상기 스토리지노드 플러그를 식각하는 단계 및 잔류하는 상기 절연막을 제거하는 단계를 포함한다.
바람직하게는, 상기 제 2 희생 절연막은 상기 제 1 희생 절연막과 같은 물질로 이루어진다.
본 발명의 다른 실시 예에 따른 반도체 장치의 제조 방법은 스토리지노드 콘택을 포함하는 층간 절연막 상부에 제 1 희생 절연막과 지지막을 복수 회 교번되게 형성하는 단계, 상기 제 1 희생 절연막 및 상기 지지막을 식각하여 제 1 스토리지노드 홀을 형성하되, 상기 제 1 스토리지노드 홀의 단면적이 복수 개의 상기 스토리지노드 콘택홀들을 포함할 수 있는 크기를 갖도록 하는 단계, 상기 제 1 스토리지노드 홀이 매립되도록 스토리지노드 플러그를 형성하는 단계, 상기 스토리지노드 플러그를 상기 복수 개의 스토리지노드 콘택들과 일대일 대응되는 복수 개의 영역으로 분리시키는 제 2 층간 절연막을 형성하는 단계, 분리된 상기 스토리지노드 플러그들을 제거하여 상기 제 1 스토리지노드 홀 내에 제 2 스토리지 홀들을 형성하는 단계, 상기 제 2 스토리지노드 홀에 스토리지노드를 형성하는 단계 및 상기 제 1 희생 절연막 및 상기 제 2 희생 절연막을 제거하는 단계를 포함한다.
본 발명은 스토리지노드들을 번들 단위로 형성함으로써 스토리지노드의 높이가 증가하더라도 스토리지노드 홀 식각시 종횡비를 감소시킬 수 있어 공정이 용이하다.
또한, 지지막을 다중 레이어 구조로 형성시 레이어의 수를 보다 용이하게 증가시킬 수 있어 스토리지노드의 쓰러짐을 보다 효과적으로 방지할 수 있으면서 스토리지노드들과 지지막의 접촉 면적을 최소화하여 캐패시턴스를 증가시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 장치의 구조를 나타내는 도면.
도 2 내지 도 15는 본 발명의 일 실시 예에 따른 반도체 장치의 제조 과정을 설명하기 위한 도면들.
도 16은 LS-SN 홀의 크기를 다양하게 변형한 실시 예들을 보여주는 도면.
도 2 내지 도 15는 본 발명의 일 실시 예에 따른 반도체 장치의 제조 과정을 설명하기 위한 도면들.
도 16은 LS-SN 홀의 크기를 다양하게 변형한 실시 예들을 보여주는 도면.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 보다 상세하게 설명한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 장치의 구조를 나타내는 도면로, (a) 도면은 평면도이며, (b) 도면은 (a) 도면을 X-X'에 따라 절단한 단면 모습을 보여주는 단면도이다.
게이트 전극(미도시) 및 비트라인(미도시)과 같은 하부 구조물의 상부에 층간 절연막(112)이 형성되고, 층간 절연막(112) 내에는 스토리지노드 콘택(114)들이 일정 간격으로 배열되게 형성된다. 이러한 스토리지노드 콘택(114)은 비트라인(미도시) 사이에 형성되며, 기판의 활성영역(미도시)과 전기적으로 연결된다. 이때, 스토리지노드 콘택(114)은 게이트 전극(미도시) 사이에 형성된 랜딩 플러그(미도시)를 통해 기판의 활성영역(미도시)과 전기적으로 연결될 수도 있다.
층간 절연막(112) 상부에는 식각 정지막(116)이 형성되고, 스토리지노드 콘택(114) 상부에는 캐패시터의 스토리지노드(118)가 형성된다. 그리고, 스토리지노드(118) 사이에는 스토리지노드(120)의 쓰러짐을 방지하기 위한 다중 레이어(multi layer) 구조의 지지막(NFC : Nitride Floating Capacitor)(120)이 형성된다.
특히, 본 발명에서는 다중 지지막(120)이 각각의 스토리지노드(118)를 개별적으로 둘러싸는 형태로 형성되지 않고, 인접한 복수 개(본 실시 예에서는 4(2X2)개)의 스토리지노드들을 하나의 번들(bundle)로 하여 번들 단위로 스토리지노드들을 둘러싸는 형태로 형성된다. 이를 위해, 본 발명에서는 지지막들(122)을 식각하여 스토리지노드가 형성될 홀을 형성시, 개별 스토리지노드의 크기로 홀을 형성하지 않고 각 번들의 스토리지노드들에 대응되는 큰 크기(Large Size)의 홀을 형성하여 큰 사이즈의 스토리지노드를 형성한 후 이를 후속 공정에서 개별 스토리지노드로 분할한다. 이러한 제조 공정은 상세하게 후술된다.
이처럼 본 발명은 스토리지노드들을 번들 단위로 형성함으로써 스토리지노드의 높이가 증가하더라도 스토리지노드 홀 식각시 종횡비를 감소시킬 수 있어 공정이 용이하다. 또한, 멀티 레이어의 지지막 구조를 사용하여 스토리지노드들의 쓰러짐을 효과적으로 방지할 수 있으면서 스토리지노드들과 지지막의 접촉 면적을 최소화하여 캐패시턴스를 증가시킬 수 있다.
도 2 내지 도 15는 본 발명의 일 실시 예에 따른 반도체 장치의 제조 과정을 설명하기 위한 도면들이다. 도 2 내지 도 15에서, (a) 도면은 평면도이며 (b) 도면은 (a) 도면에서 X축 및 Y축을 따라 절단한 단면의 모습을 보여주는 단면도이다.
도 2를 참조하면, 활성영역을 정의하는 소자분리막이 형성된 반도체 기판(미도시) 상부에 게이트 전극(워드라인)(미도시), 랜딩 플러그(미도시), 비트라인(미도시), 층간 절연막(212) 및 스토리지노드 콘택(214)을 포함하는 하부 구조물을 형성한다. 이때, 스토리지노드 콘택(214)은 상면이 노출되도록 형성된다.
이러한 하부 구조물을 형성하는 방법은 종래의 어떠한 방법을 사용해도 무방하므로 본 실시 예에서는 이에 대한 상세한 설명은 생략한다.
다음에, 스토리지노드 콘택(214)의 상면이 노출된 하부 구조물 상부에 제 1 식각 정지막(216) 및 제 2 식각 정지막(218)을 순차적으로 형성한다. 이때, 제 1 식각 정지막(216)은 질화막 예컨대 실리콘 질화막(Si3N4)을 포함하며, 제 2 식각 정지막(218)은 폴리 실리콘막을 포함한다.
다음에, 제 2 식각 정지막(218) 상부에 식각 선택비가 서로 다른 희생 절연막(220a ~ 220d)과 지지막(NFC : Nitride Floating Capacitor)(222a ~ 222c)을 복수 회 교번되게 적층한다. 이때, 희생 절연막(220a ~ 220d)의 식각 선택비가 지지막(222a ~ 222c)의 식각 선택비보다 크다. 이러한 희생 절연막(220a)은 PSG(Phosphor Silicate Glass), BPSG(Boron Phosphorus Silicate Glass)를 포함하며, 지지막(220b)은 질화막 계열을 포함한다. 본 실시 예에서는 지지막(222a ~ 222c)을 3개의 레이어로 형성하였으나 필요에 따라 그 레이어수를 다양하게 조절할 수 있다.
다음에 도 3을 참조하면, 희생 절연막(220d)의 상부에 인접한 복수 개의 스토리지노드 콘택들을 포함하는 사이즈의 스토리지노드 홀 영역을 정의하는 감광막 패턴(미도시)을 형성한다. 본 실시 예에서는 가로 및 세로로 2개씩(2×2) 4개의 스토리지노드 콘택홀들을 포함하는 사이즈의 홀 영역을 정의하는 감광막 패턴을 형성하였다. 즉, 감광막 패턴은 스토리지노드 콘택과 일대일 대응되는 사이즈의 홀 영역을 정의하지 않고 인접한 복수 개의 스토리지노드 콘택들에 대응되는 큰 사이즈의 홀 영역을 정의한다. 즉, 감광막 패턴의 홀 영역은 단면적의 크기가 복수 개의 스토리지노드 콘택들을 포함할 수 있는 큰 사이즈를 갖는다. 이어서, 감광막 패턴(미도시)을 식각 마스크로 제 2 식각 정지막(218)이 노출될 때까지 희생 절연막(220a ~ 220d)과 지지막(222a ~ 222c)을 식각하여 LS-SN(Large Size Storage Node) 홀(224)을 형성한 후 감광막 패턴을 제거한다.
다음에 도 4를 참조하면, LS-SN 홀(224)이 매립되도록 몰드층을 형성한 후 희생 절연막(220d)이 노출되도록 몰드층을 평탄화하여 스토리지노드 플러그(226)를 형성한다. 몰드층은 폴리 실리콘을 포함하며, 평탄화 공정은 에치백 또는 CMP 공정을 포함한다. 제 2 식각 정지막(218)과 스토리지노드 플러그(226) 사이에는 후속 공정에서 스토리지노드 플러그(226)를 분리시킬 때 식각 정지막으로 사용될 수 있도록 절연막(227)을 형성한다. 이러한 절연막(227)은 산화막을 포함한다. 산화막(227)은 LS-SN 홀(224)을 형성한 후 스토리지노드 플러그(226)를 형성하기 전에 수행하는 전처리 공정을 스킵(skip)함으로써 LS-SN 홀(224)에 의해 노출된 제 2 식각 정지막(218)의 상부면에 형성된 자연 산화막(native oxide)을 포함한다.
다음에 도 5를 참조하면, 희생 절연막(220d) 및 스토리지노드 플러그(226) 상부에 제 1 방향(예컨대, Y축 방향)으로 진행하며 스토리지노드 플러그(226)의 중앙부를 가로지르는 라인타입의 영역을 정의하는 제 1 분리 마스크(미도시)를 형성한다. 제 1 분리 마스크는 반사방지막(BARC)과 감광막이 적층된 구조를 포함한다. 이어서, 제 1 분리 마스크를 식각 마스크로 절연막(227)(도 4 참조)이 노출될 때까지 스토리지노드 플러그(266)를 식각하여 스토리지노드 플러그(266)를 2개 영역으로 분리시키는 분리용 트렌치(228)를 형성한다. 트렌치(228) 형성시 절연막(227)이 식각 정 지막으로 사용되나 절연막(228)의 두께가 얇아 트렌치(228) 형성시 절연막(227)도 제거될 수 있다.
다음에 도 6을 참조하면, 분리용 트렌치(228)가 매립되도록 절연막(230)을 형성한 후 이를 평탄화한다. 이때, 절연막(230)은 SOC(Spin on Carbon)막을 포함한다.
다음에, 절연막(230) 상부에 하드마스크층(미도시)과 감광막(미도시)을 순차적으로 형성한다. 감광막을 형성하기 전에 하드마스크층 상부에 반사방지막(BARC)을 형성할 수 있다. 하드마스크층(232)은 SiON막을 포함한다.
다음에, 사진식각 공정을 통해 제 1 방향과 수직하게 교차하는 제 2 방향(예컨대, X축 방향)으로 진행하며 스토리지노드 콘택(214) 사이의 스토리지노드 플러그(226)를 가로지르는 라인타입의 영역을 정의하는 감광막 패턴을 형성한 후 감광막 패턴을 식각 마스크로 하드마스크층을 식각하여 제 2 분리 마스크(232)를 형성한다.
다음에 도 7을 참조하면, 제 2 분리 마스크(232)를 식각 마스크로 절연막(230)을 선택적으로 식각하여 분리용 트렌치(228)에 매립된 절연막(230)을 일정 깊이만큼 식각된다. 이때, 식각방법은 건식식각을 포함한다.
다음에 도 8을 참조하면, 제 2 분리 마스크(232)에 의해 노출된 스토리지노드 플러그(226)를 선택적으로 일정 깊이만큼 식각한다. 이때, 스토리지노드 플러그(226)는 절연막(230)의 식각 깊이 보다 깊게 식각됨으로써 도 7에서 식각된 절연막(230)의 바닥면이 핀(Fin)과 같이 돌출되도록 할 수 있다.
다음에 도 9를 참조하면, 제 2 식각 정지막(218) 상부의 절연막(227)(도 4 참조)이 노출될 때까지 도 7에서의 절연막(230) 식각 공정과 도 8에서의 스토리지노드 플러그(226) 식각 공정을 반복적으로 수행하여 제 2 분리 마스크(232)에 의해 노출된 스토리지노드 플러그(226)를 모두 제거한다. 즉, 스토리지노드 플러그(226)를 X축 방향으로 분리시킨다. 이러한 스토리지노드 플러그 분리를 위해 절연막(227)이 식각 정지막으로 사용되나 절연막(227)의 두께가 얇아 절연막(227)도 제거될 수 있다. 이때, 제 2 분리 마스크(232)도 모두 제거되도록 한다. 상술한 도 7 내지 도 9의 식각 공정은 동일한 건식식각 챔버에서 수행될 수 있다.
다음에 도 10을 참조하면, 분리용 트렌치(228)에 잔류하는 절연막(230)을 모두 제거하여 LS-SN 홀(224) 영역에 스토리지노드 플러그(226)를 4등분 시키는 "＋"자 형태의 분리용 트렌치(234)를 형성한다.
다음에 도 11을 참조하면, 분리용 트렌치(234)가 매립되도록 희생 절연막(236)을 형성한 후 스토리지노드 플러그(226)가 노출될 때까지 이를 평탄화한다. 희생 절연막(236)은 희생 절연막(220a ~ 220d)과 동일한 물질로 형성될 수 있다.
다음에 도 12를 참조하면, 절연막(227)(도 4 참조)을 식각 정지막으로 하여 스토리지노드 플러그(226)를 모두 제거한다. 스토리지노드 플러그(226)을 제거시 절연막(227)이 식각 정지막으로 사용되나 절연막(227)의 두께가 얇아 절연막(227)도 제거될 수 있다.
다음에, 스토리지노드 콘택(214)이 노출될 때까지 제 2 식각 정지막(218) 및 제 1 식각 정지막(216)을 제거한다. 이때, 제 2 식각 정지막(218) 상에 잔류하는 절연막(227)도 모두 제거된다. 이에 따라, 각각의 LS-SN 홀(224) 영역 내에 희생 절연막(236)에 의해 분리된 4개의 스토리지노드 홀(238)들이 형성된다. 이때, 각 스토리지노드 홀(238)은 스토리지노드 콘택(214)을 하나씩 독립적으로 노출시킨다.
이어서, 스토리지노드 홀(238)이 매립되도록 스토리지노드용 물질을 형성한 후 희생 절연막(236, 220d)이 노출될 때까지 이를 평탄화함으로써 스토리지노드 콘택(214)과 연결되는 스토리지노드(240)를 형성한다. 이때, 스토리지노드용 물질은 TiN을 포함한다.
다음에 도 14를 참조하면, 희생 절연막(236, 220d) 및 스토리지노드(240) 상부에 NFC(Nitride Floating Capacitor) 영역을 정의하는 감광막 패턴(미도시)을 형성한 후 이를 식각 마스크로 희생 절연막(220a ~ 220d)과 지지막(222a ~ 222c)을 식각한다.
다음에 도 15를 참조하면, 희생 절연막(220a ~ 220d, 236)을 모두 제거한다. 희생 절연막(220a ~ 220d, 236)이 제거될 때, 스토리지노드(240)는 지지막(222a ~ 222c)에 의해 지지됨으로써 쓰러짐이 방지된다. 희생 절연막(220a ~ 220d, 236)은 딥아웃(deep out) 공정을 통해 제거될 수 있다.
다음에, 잔류하는 제 2 식각 정지막(218)을 제거한다.
후속 공정으로, 스토리지노드(240) 상에 유전막 및 플레이트 전극을 형성하는 공정은 통상의 캐패시터 형성 공정과 동일하게 수행할 수 있으므로 이에 대한 상세한 설명은 생략한다.
상술한 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 16은 LS-SN 홀의 크기를 다양하게 변형한 실시 예들을 보여주는 도면이다.
상술한 실시 예에서는 LS-SN 홀의 사이즈를 2×2 개의 스토리지노드들에 대응되는 크기로 설명하였으나, 도 16의 (a) 및 (b)에서와 같이 LS-SN 홀(214)의 사이즈를 1×N 또는 2×N (N은 1 보다 큰 자연수) 개에 대응되는 다양한 크기로 변화시킬 수 있다.
또한 도 16의 (c)에서와 같이 X축 또는 Y축 방향이 아닌 비스듬한 대각선 방향으로 인접한 복수개의 스토리지노드들을 묶어서 LS-SN 홀(214)을 형성할 수도 있다.
112, 212 : 층간 절연막 114, 214 : 스토리지노드 콘택
116, 216, 218 : 식각 정지막 118 : 스토리지노드
120 : 다중 지지막 220a ~ 220d, 236 : 희생 절연막
222a ~ 222c : 지지막 224 : LS-SN 홀
226 : 스토리지노드 플러그 227, 230 : 절연막
228, 234 : 분리용 트렌치 232 : 하드마스크층
238 : 스토리지노드 홀 240 : 스토리지노드
116, 216, 218 : 식각 정지막 118 : 스토리지노드
120 : 다중 지지막 220a ~ 220d, 236 : 희생 절연막
222a ~ 222c : 지지막 224 : LS-SN 홀
226 : 스토리지노드 플러그 227, 230 : 절연막
228, 234 : 분리용 트렌치 232 : 하드마스크층
238 : 스토리지노드 홀 240 : 스토리지노드
Claims (16)
- 스토리지노드 콘택 상부에 식각 정지막을 형성하는 단계;
상기 식각 정지막 상부에 제 1 희생 절연막과 지지막을 형성하는 단계;
상기 제 1 희생 절연막 및 상기 지지막을 식각하여 복수 개의 상기 스토리지노드 콘택들을 포함하는 크기의 제 1 스토리지노드 홀을 형성하는 단계;
상기 제 1 스토리지노드 홀이 매립되도록 스토리지노드 플러그를 형성하는 단계;
상기 스토리지노드 플러그를 식각하여 상기 스토리지노드 플러그를 상기 복수 개의 스토리지노드 콘택들과 일대일 대응되는 크기로 분리시키는 분리용 트렌치를 형성하는 단계;
상기 분리용 트렌치가 매립되도록 제 2 희생 절연막을 형성하는 단계;
분리된 상기 스토리지노드 플러그 및 그 하부의 상기 식각 정지막을 제거하여 상기 제 1 스토리지노드 홀 내에 상기 제 2 희생 절연막에 의해 분리된 복수개의 제 2 스토리지노드 홀들을 형성하는 단계;
상기 제 2 스토리지노드 홀에 스토리지노드를 형성하는 단계; 및
상기 제 1 희생 절연막 및 상기 제 2 희생 절연막을 제거하는 단계를 포함하는 반도체 장치의 제조 방법. - 제 1항에 있어서, 상기 식각 정지막은
질화막과 폴리 실리콘이 적층되게 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법. - 제 1항에 있어서, 상기 스토리지노드 플러그를 형성하기 전에
상기 제 1 스토리지노드 홀 바닥면에 식각 정지용 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법. - 제 3항에 있어서, 상기 식각 정지용 절연막을 형성하는 단계는
상기 스토리지노드 플러그를 형성하기 전에 수행하는 전처리 공정을 스킵(skip)함으로써 상기 제 1 스토리지노드 홀 바닥면에 자연 산화막이 형성되도록 하는 것을 특징으로 하는 반도체 장치의 제조 방법. - 제 1항에 있어서, 상기 제 1 희생 절연막과 지지막을 형성하는 단계는
희생 절연막과 지지막이 복수 회 교번되게 적층되도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법. - 제 1항에 있어서, 상기 제 1 스토리지노드 홀을 형성하는 단계는
인접한 1×N 개 또는 2×N 개(N은 1 보다 큰 자연수)의 상기 스토리지노드 콘택들을 포함할 수 있는 크기로 상기 제 1 스토리지노드 홀을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법. - 제 6항에 있어서, 상기 분리용 트렌치를 형성하는 단계는
상기 스토리지노드 플러그가 상기 1×N 개 또는 2×N 개의 영역으로 분리되도록 상기 스토리지노드 플러그를 식각하는 것을 특징으로 하는 반도체 장치의 제조 방법. - 제 1항에 있어서, 상기 스토리지노드 플러그를 형성하는 단계는
상기 제 1 스토리지노드 홀에 폴리 실리콘을 매립하는 것을 특징으로 하는 반도체 장치의 제조 방법. - 제 1항에 있어서, 상기 분리용 트렌치를 형성하는 단계는
제 1 방향으로 진행하며, 상기 스토리지노드 플러그의 중앙부를 가로지르는 라인타입의 영역을 정의하는 제 1 분리 마스크를 상기 스토리지노드 플러그 상부에 형성하는 단계;
상기 식각 정지막이 노출될 때까지 상기 제 1 분리 마스크를 식각 마스크로 상기 스토리지노드 플러그를 식각하는 단계;
상기 스토리지노드 플러그가 식각된 영역이 매립되도록 절연막을 형성하는 단계;
상기 제 1 방향과 교차하는 제 2 방향으로 진행하며, 상기 스토리지노드 콘택 사이의 상기 스토리지노드 플러그를 가로지르는 라인타입의 영역을 정의하는 제 2 분리 마스크를 상기 스토리지노드 플러그 상부에 형성하는 단계;
상기 식각 정지막이 노출될 때까지 상기 제 2 분리 마스크를 식각 마스크로 상기 스토리지노드 플러그를 식각하는 단계; 및
잔류하는 상기 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법. - 제 1항에 있어서, 상기 제 2 희생 절연막은
상기 제 1 희생 절연막과 같은 물질인 것을 특징으로 하는 반도체 장치의 제조 방법. - 스토리지노드 콘택을 포함하는 층간 절연막 상부에 제 1 희생 절연막과 지지막을 복수 회 교번되게 형성하는 단계;
상기 제 1 희생 절연막 및 상기 지지막을 식각하여 제 1 스토리지노드 홀을 형성하되, 상기 제 1 스토리지노드 홀의 단면적이 복수 개의 상기 스토리지노드 콘택홀들을 포함할 수 있는 크기를 갖도록 하는 단계;
상기 제 1 스토리지노드 홀이 매립되도록 스토리지노드 플러그를 형성하는 단계;
상기 스토리지노드 플러그를 상기 복수 개의 스토리지노드 콘택들과 일대일 대응되는 복수 개의 영역으로 분리시키는 제 2 층간 절연막을 형성하는 단계;
분리된 상기 스토리지노드 플러그들을 제거하여 상기 제 1 스토리지노드 홀 내에 제 2 스토리지 홀들을 형성하는 단계;
상기 제 2 스토리지노드 홀에 스토리지노드를 형성하는 단계; 및
상기 제 1 희생 절연막 및 상기 제 2 희생 절연막을 제거하는 단계를 포함하는 반도체 장치의 제조 방법. - 제 11항에 있어서, 상기 제 1 스토리지노드 홀을 형성하는 단계는
인접한 1×N 개 또는 2×N 개(N은 1 보다 큰 자연수)의 상기 스토리지노드 콘택들을 포함할 수 있는 크기로 상기 제 1 스토리지노드 홀을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법. - 제 12항에 있어서, 상기 제 2 층간 절연막을 형성하는 단계는
상기 스토리지노드 플러그를 상기 1×N 개 또는 2×N 개의 영역으로 분리시키는 것을 특징으로 하는 반도체 장치의 제조 방법. - 스토리지노드 콘택들;
상기 스토리지노드 콘택들에 일대일 대응되게 연결된 스토리지노드들; 및
상기 스토리지노드들의 쓰러짐을 방지하기 위해 상기 스토리지노드들을 상호 연결하는 지지막을 포함하되,
상기 지지막은 인접한 복수 개의 상기 스토리지노드들을 하나의 번들로 하여 번들 단위로 상기 스토리지노드들을 둘러싸는 것을 특징으로 하는 반도체 장치. - 제 14항에 있어서, 상기 지지막은
상기 스토리지노드들을 1×N 개 또는 2×N 개(N은 1 보다 큰 자연수) 단위로 둘러싸는 것을 특징으로 하는 반도체 장치. - 제 14항에 있어서, 상기 지지막은
다중 레이어 구조를 포함하는 것을 특징으로 하는 반도체 장치.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120122066A KR20140055366A (ko) | 2012-10-31 | 2012-10-31 | 반도체 장치 및 그 제조 방법 |
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| KR1020120122066A KR20140055366A (ko) | 2012-10-31 | 2012-10-31 | 반도체 장치 및 그 제조 방법 |
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|---|---|
| KR20140055366A true KR20140055366A (ko) | 2014-05-09 |
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| KR1020120122066A KR20140055366A (ko) | 2012-10-31 | 2012-10-31 | 반도체 장치 및 그 제조 방법 |
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| Country | Link |
|---|---|
| KR (1) | KR20140055366A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9806081B2 (en) | 2015-04-30 | 2017-10-31 | Samsung Electronics Co., Ltd. | Semiconductor device having sub-cell blocks |
| US10170541B2 (en) | 2016-05-27 | 2019-01-01 | Samsung Electronics Co., Ltd. | Semiconductor device including a plurality of electrodes and supporters |
| US11864370B2 (en) | 2021-10-13 | 2024-01-02 | SK Hynix Inc. | Method for fabricating semiconductor device |
-
2012
- 2012-10-31 KR KR1020120122066A patent/KR20140055366A/ko not_active Application Discontinuation
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| US11626476B2 (en) | 2016-05-27 | 2023-04-11 | Samsung Electronics Co., Ltd. | Semiconductor device including a plurality of electrodes and supporters |
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