JP2010226109A - キャパシタ構造物とその製造方法、及び前記キャパシタを含む半導体装置とその製造方法 - Google Patents
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Abstract
【課題】キャパシタ構造物とその製造方法、及び前記キャパシタ構造物を含む半導体装置とその製造方法を提供すること。
【解決手段】キャパシタ構造物は、平らな上面を有し、基板上に第１方向に複数個形成されて下部電極カラムを定義する下部電極であって、前記下部電極カラムは、前記第１方向に垂直する第２方向に複数個形成されて下部電極マトリックスを形成し、少なくとも隣接する２つの下部電極の上部の側壁上に形成される複数個の支持構造物と、前記下部電極及び支持構造物の表面に沿って具備される誘電膜と、及び前記誘電膜上に具備される上部電極と、を含む。
【選択図】図２
【解決手段】キャパシタ構造物は、平らな上面を有し、基板上に第１方向に複数個形成されて下部電極カラムを定義する下部電極であって、前記下部電極カラムは、前記第１方向に垂直する第２方向に複数個形成されて下部電極マトリックスを形成し、少なくとも隣接する２つの下部電極の上部の側壁上に形成される複数個の支持構造物と、前記下部電極及び支持構造物の表面に沿って具備される誘電膜と、及び前記誘電膜上に具備される上部電極と、を含む。
【選択図】図２
Description
本発明は、キャパシタ構造物とその製造方法、及び前記キャパシタ構造物を含む半導体装置とその製造方法に関する。より詳しくは、高容量を有するキャパシタ構造物とその製造方法、及びキャパシタを含む半導体装置とその製造方法に関する。
近来、半導体素子が高集積化されることによって、単位セルが基板を占める水平面積は減少している。しかし、前記単位セルが占める水平面積が減少するにも関わらず、電荷を保存するキャパシタのキャパシタンスは減少させてはならない。よって、前記キャパシタの下部電極がシリンダー状を有するようにして、前記下部電極の有効表面積を増加させている。しかし、キャパシタの下部電極の縦横比が非常に高くなるにつれて下部電極が傾いて、隣接する下部電極がショートする不良が多発している。また、前記下部電極にダメージが発生して、キャパシタのキャパシタンスが減少され、漏洩電流が増加している。従って、前記下部電極が傾くかまたはダメージが発生されずに、高いキャパシタンスを有するキャパシタが要求されている。
本発明の目的は、高いキャパシタンス及び安定した構造を有するキャパシタを提供することにある。
本発明の他の目的は、前記キャパシタの製造方法を提供することにある。
本発明のさらに他の目的は、前記キャパシタを含む半導体素子を提供することにある。
本発明のまたさらに他の目的は、前記半導体素子の製造方法を提供することにある。
上記目的を達成するための本発明の一実施形態によるキャパシタ構造物は、平らな上面を有し、基板上に第１方向に複数個形成されて下部電極カラムを定義する下部電極であって、前記下部電極カラムは、前記第１方向に垂直する第２方向に複数個形成されて下部電極マトリックスを形成し、少なくとも隣接する２つの下部電極の上部の側壁上に形成される複数個の支持構造物と、前記下部電極及び支持構造物の表面に沿って具備される誘電膜と、前記誘電膜上に具備される上部電極と、を含む。
実施形態において、前記下部電極は、前記第１方向に沿って前記第１間隔で配置され、前記第２方向に鋭角を成す第３方向に沿って第３間隔で配置される。
実施形態において、前記各支持構造物は、前記第３方向に延伸する。
実施形態において、前記各支持構造物は、前記第３方向に隣接する少なくとも２つの下部電極の上部側壁に接触する。
実施形態において、前記各支持構造物は、前記第２方向に沿って延伸する。
実施形態において、前記各支持構造物は、前記第１方向に隣接する少なくとも２つの下部電極の上部側壁に接触する。
実施形態において、前記各支持構造物は、隣接する少なくとも２つの下部電極と接触し、部分的に包む。
実施形態において、前記下部電極は金属を含み、シリンダーまたは柱状を有する。
実施形態において、前記下部電極及び支持構造物の上面は同一平面上にある。
上記目的を達成するための本発明の他の実施形態によるキャパシタ構造物の製造方法は、基板上に、モールド膜を形成する段階と、前記モールド膜上部を覆って、水平方向に平行に複数個の犠牲膜パターン及び支持構造物を形成する段階と、前記犠牲膜パターン、支持構造物及びモールド膜の一部をエッチングして、前記基板の上部を露出させるホールを形成し、このとき、第１方向に配置される複数個のホールは、ホールカラムを定義し、前記第１方向に垂直する第２方向に配置する複数個のホールカラムは、ホールマトリックスを定義する段階と、前記基板の露出された上面及び前記ホール内に複数個の下部電極を形成し、前記下部電極が平らな上面を有し、複数個の支持構造物を少なくとも隣接する下部電極の上部の側壁上に形成する段階と、前記犠牲膜パターンを除去する段階と、前記下部電極側壁の表面が露出するように前記モールド膜を除去する段階と、前記下部電極及び支持構造物上に誘電膜を形成する段階と、前記誘電膜上に上部電極を形成する段階と、を含む。
実施形態において、前記犠牲膜パターン及び支持構造物を形成する段階は、前記モールド膜上に前記犠牲膜パターンを形成する段階と、前記犠牲膜パターン間の空間を埋める支持膜を前記モールド膜上に形成する段階と、前記支持膜上面を平坦化して前記支持構造物を形成する段階と、を含む。
実施形態において、前記犠牲膜パターン及び支持構造物を形成する段階は、前記モールド膜上に支持構造物を形成する段階と、前記支持構造物間の空間を埋める犠牲膜を前記モールド膜上に形成する段階と、前記犠牲膜上面を平坦化して前記犠牲膜パターンを形成する段階と、を含む。
実施形態において、前記下部電極を形成する段階は、前記露出された基板の上面、ホールの内壁、犠牲膜パターン及び支持構造物上にコンフォーマルに（ｃｏｎｆｏｒｍａｌｌｙ）下部電極膜を形成する段階と、前記下部電極膜及び支持構造物の上部を除去してシリンダー状の下部電極を形成する段階と、を含む。
実施形態において、前記下部電極膜の上部を除去する以前に、前記下部電極上に前記ホールの内部を埋める第２犠牲膜を形成する段階をさらに含む。
実施形態において、前記下部電極を形成する段階以後、前記ホールの余り部分を埋める第２犠牲膜パターンを形成する段階をさらに含む。
実施形態において、前記モールド膜を除去するとき、前記第２犠牲膜パターンをともに除去する。
実施形態において、前記下部電極を形成する段階は、前記基板の露出された上面、犠牲膜パターン、及び支持構造物上に導電膜に形成して前記ホールを埋める段階と、前記犠牲膜パターン及び支持構造物から前記導電膜の上部を除去する段階と、を含む。
実施形態において、前記犠牲膜パターンは、シリコンゲルマニウムから形成される。
実施形態において、前記支持構造物は、シリコン窒化物から形成される。
実施形態において、前記支持構造物は、ライン状を有する。
実施形態において、前記ホールは、前記第１方向に沿って第１間隔で形成され、前記第２方向に鋭角を成す第３方向に沿って第２間隔で形成される。
上記目的を達成するための本発明の一実施形態による半導体素子は、基板上に具備され、第１不純物領域及び第２不純物領域を含む複数個のトランジスタと、前記第１不純物領域に電気的に接続されたビットラインと、前記第２不純物領域に電気的に接続されたキャパシタコンタクトプラグと、キャパシタ構造物と、を含む。前記キャパシタ構造物は、前記キャパシタコンタクトプラグに電気的に接続され、平らな上面を有し、基板上に第１方向に複数個形成されて、下部電極カラムを定義する下部電極であって、前記下部電極カラムは、前記第１方向に垂直する第２方向に複数個形成されて、下部電極マトリックスを形成する複数個の下部電極と、少なくとも隣接する２つの下部電極の上部の側壁上に形成される複数個の支持構造物と、前記下部電極及び支持構造物の表面に沿って具備される誘電膜と、前記誘電膜上に具備される上部電極と、を含む。
上記目的を達成するための本発明の一実施形態による半導体素子の製造方法は、基板上に第１不純物領域及び第２不純物領域を有する複数個のトランジスタを形成する段階と、前記第１不純物領域に電気的に接続されるビットラインを形成する段階と、前記第２不純物領域に電気的に接続されるキャパシタコンタクトプラグを形成する段階と、キャパシタ構造物を形成する段階と、を含む。前記キャパシタ構造物は、前記キャパシタコンタクトプラグに電気的に接続され、平らな上面を有し、基板上に第１方向に複数個から形成されて、下部電極カラムを定義する下部電極であって、前記下部電極カラムは、前記第１方向に垂直する第２方向に複数個形成されて、下部電極マトリックスを形成する複数個の下部電極と、少なくとも隣接する２つの下部電極の上部側壁上に形成される複数個の支持構造物と、前記下部電極及び支持構造物の表面に沿って具備される誘電膜と、前記誘電膜上に具備される上部電極と、を含む。
上記説明のように、本発明によるキャパシタ構造物は、下部電極の上部を互いに支持する支持構造物を含んでおり、前記下部電極が傾くなどの問題が減少される。従って、前記下部電極が傾くことによって隣接する下部電極がショートする不良が減少する。
前記支持構造物が形成されても前記下部電極の上部にアタックが加わらない。前記キャパシタ構造物の下部電極の一部分が前記アタックによって除去されないため、前記キャパシタ構造物の下部電極の上部面は平らであり、前記下部電極の各部分においての高さが同一である。
従って、本発明によるキャパシタ構造物は、下部電極の表面積が減少しないため、高いキャパシタンスを有することになる。しかも、前記下部電極にアタックがほとんどないため、低い漏洩電流を有することになる。
また、前記支持構造物が具備されたとしても、前記下部電極のシリンダーの内部が歪曲されたり、または潰れたりしない形状を有している。
従って、前記キャパシタ構造物を含む本発明による半導体素子は、キャパシタのキャパシタンスが高くなり、ショート不良及び漏洩電流の増加不良が減少する。
以下、図面を参照しつつ、本発明の望ましい実施形態をより詳しく説明する。
本発明は多様な変更を加えることができ、様々な形態を有することができるため、特定実施形態を図面に例示し、本明細書に詳しく説明する。しかし、これは本発明を特定の開示形態に対して限定しようとすることではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物、ないしは代替物を含むことと理解されるべきである。各図面を説明しながら類似する参照符号を、類似する構成要素に対して使用した。添付図面において、構造物のサイズは本発明の明確性に基づくために実際より拡大して示した。
第１、第２などの用語は多様な構成要素を説明するにあたって使用することができるが、各構成要素は使用される用語によって限定されるものではない。各用語は１つの構成要素を他の構成要素と区別する目的で使用されるものであって、例えば、明細書中において、第１構成要素を第２構成要素に書き換えることも可能であり、同様に第２構成要素を第１構成要素とすることができる。単数表現は文脈上、明白に異なる意味を有しない限り、複数の表現を含む。
本明細書において、「含む」または「有する」などの用語は、明細書上に記載された特徴、数字、段階、動作、構成要素、部分品、またはこれらを組み合わせたものが存在することを指定しようとすることであって、１つまたはそれ以上の別の特徴、数字、段階、動作、構成要素、部分品、またはこれらを組み合わせたものの存在または付加可能性を予め排除しないことと理解されるべきである。
また、層、膜、領域、板などの部分が他の部分の「上に」あるとする場合、これは他の部分の「すぐ上に」ある場合のみでなく、その中間にさらに他の部分がある場合も含む。反対に、層、膜、領域、板などの部分が他の部分の「下に」あるとする場合、これは他の部分の「すぐ下に」ある場合のみでなく、その中間にさらに他の部分がある場合も含む。
＜第１実施形態＞
図１は、本発明の第１実施形態によるキャパシタの斜視図である。図２は、本発明の第１実施形態によるキャパシタの下部電極及び支持構造物の斜視図である。
図１は、本発明の第１実施形態によるキャパシタの斜視図である。図２は、本発明の第１実施形態によるキャパシタの下部電極及び支持構造物の斜視図である。
図１及び図２を参照すると、前記キャパシタ構造物は、複数個の下部電極１１６、誘電膜１３０、上部電極１３２、及び複数個の支持構造物１１０ａを具備する。
基板１００上に前記シリンダー状を有する下部電極１１６が具備される。前記下部電極１１６は、基板の導電領域と電気的に接続される。
前記下部電極１１６の上部面は、一部が凹んでいるかまたは損傷している部分のない平らな形状を有する。つまり、前記下部電極１１６を成すシリンダーの高さが前記下部電極１１６の各地点によって異ならずに全て同様である。実施形態によると、複数個の下部電極１１６が第１方向に配置されて下部電極カラム（ｃｏｌｕｍｎ）を定義する。前記下部電極カラムで、下部電極１１６は、前記第１方向に沿って互いに第１間隔で配置される。実施形態によれば、複数個の下部電極カラムが前記第１方向に垂直する第２方向に沿って配置されて下部電極マトリックス（ｍａｔｒｉｘ）を定義する。前記下部電極マトリックスで、下部電極１１６は前記第２方向に鋭角である第３方向に沿って第３間隔で配置される。例えば、図２に示すように、２つの下部電極カラムは、前記第１方向に沿って互いに離隔されており、１つの下部電極カラムで下部電極１１６は、隣接する下部電極カラムの隣接する下部電極１１６に対して第３方向に向かっている。これとは異なって、下部電極１１６は、前記第２方向に沿って互いに第２間隔で配置されることもできる。
前記下部電極１１６は、金属を含むことができる。具体的に、前記下部電極１１６は、チタン窒化物、チタン、タンタル窒化物、タンタルなどの物質からなることができる。本実施形態において、前記下部電極１１６は、チタン窒化物からなる。これとは異なる実施形態として、前記下部電極１１６は、ポリシリコンからなることができる。前記下部電極１１６が金属物質で形成された場合は、前記下部電極１１６がポリシリコンから形成された場合に比べてさらに高いキャパシタンスを有することになる。
前記下部電極１１６が配置されていない基板１００上にはエッチング阻止膜１０２が具備される。前記エッチング阻止膜１０２は、シリコン窒化物からなることができる。
支持構造物１１０ａは、下部電極１１６の上部側壁１１６ｂ上に形成されることができ、例えば、各支持構造物１１０ａは、基板１００に平行する平面上から延伸して少なくとも２つの隣接する下部電極１１６の側壁に接触することができる。各支持構造物１１０ａは、前記第３方向に延伸して下部電極１１６の上部側壁を部分的に包むことができる。これとは異なって、各支持構造物１１０ａは、前記第２方向に延伸して、下部電極１１６の上部側壁１１６ｂを部分的に包むこともできる。支持構造物１１０ａは、前記第１方向に互いに離隔されることができる。実施形態によれば、各支持構造物１１０ａは、例えば、各下部電極１１６の上部側壁の半分を円周に沿って包むことができる。
図２に示すように、支持構造物１１０ａは、下部電極１１６の上面と同一平面にある上面を含むことができる。また、例えば、各支持構造物１１０ａは、厚さｔを有することができ、各下部電極１１６の上面から各下部電極の外側壁に沿って一定の距離ｔほど延伸することができる。
前記支持構造物１１０ａは、絶縁性を有する物質からなることができる。一例として、前記支持構造物１１０ａは、シリコン窒化物からなることができる。
前記下部電極１１６及び支持構造物１１０ａの表面に沿って誘電膜１３０が具備される。キャパシタのキャパシタンスを増加させるために、前記誘電膜１３０は、高誘電率を有する金属酸化物からなることが望ましい。特に、前記下部電極１１６が金属物質を含む場合、高誘電率を有する金属酸化物を誘電膜１３０として使用しても漏洩電流が増加しない。よって、前記誘電膜１３０として金属酸化物を使用するのに適している。
具体的に、前記誘電膜１３０は、ジルコニウム酸化膜、ジルコニウム酸窒化膜、アルミニウム酸化膜、タンタル酸化膜、ハフニウム酸化膜などからなることができる。これらは、単独または複合膜であることができる。一例として、ジルコニウム酸化膜／アルミニウム酸化膜／ジルコニウム酸化膜ＺＡＺ、またはジルコニウム酸化膜／アルミニウム酸化膜／タンタル酸化膜ＺＡＴなど、複合膜形態を使用している。
これとは異なる他の実施形態として、前記下部電極１１６が、ポリシリコンからなる場合、高誘電率を有する金属酸化物を誘電膜１３０として使用すると、漏洩電流が増加することになる。よって、前記下部電極１１６がポリシリコンからなる場合、前記誘電膜１３０は、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜ＯＮＯからなることができる。
前記誘電膜１３０上には、上部電極１３２が具備される。前記上部電極１３２は金属を含むことができる。特に、前記誘電膜１３０が金属酸化物からなる場合、キャパシタの漏洩電流を減少させるために、前記上部電極１３２は、金属または金属窒化物からなることが望ましい。具体的に、前記上部電極１３２は、チタン窒化物、チタン、タンタル窒化物、タンタルなどの物質からなることができる。本実施形態において、前記上部電極１３２は、チタン窒化物からなる。前記金属を含む上部電極１３２は、数百Å水準の薄い厚さを有する。
前記金属を含む上部電極１３２上にシリコンゲルマニウム膜１３４が覆われている。前記シリコンゲルマニウム膜１３４は、Ｐ型またはＮ型不純物でドーピングされている。
図３〜図２２は、図１に示すキャパシタを形成するための第１方法を説明するための斜視図及び平面図である。図３〜図２２において、各奇数の図面は、各工程においての斜視図であり、各偶数の図面は、各工程においての平面図である。
図３及び図４を参照すると、前記基板１００上にエッチング阻止膜１０２を形成する。前記エッチング阻止膜１０２は、シリコン窒化物を蒸着させて形成することができる。
前記エッチング阻止膜１０２上に下部電極を形成するためのモールド膜１０４を形成する。前記モールド膜１０４は、シリコン酸化膜を蒸着させて形成することができる。前記シリコン酸化膜は、ＢＰＳＧ、ＴＯＳＺ、ＨＤＰ、ＰＥ−ＴＥＯＳなどを含むことができる。
前記モールド膜１０４上に第１犠牲膜１０６を形成する。前記第１犠牲膜１０６は、形成しようとする支持構造物（図示せず）の高さと同様であるか、または形成しようとする支持構造物の高さよりさらに厚く形成しなければならない。
前記第１犠牲膜１０６は、前記モールド膜１０４及び後続工程で形成される支持構造物を損傷させるかまたはエッチングしないように、選択的にエッチングできる物質で形成しなければならない。つまり、前記第１犠牲膜１０６は、前記モールド膜１０４とのエッチング選択比が高く、後続工程で形成される支持構造物ともエッチング選択比の高い物質で形成しなければならない。また、前記第１犠牲膜１０６は、湿式エッチング工程を通じて容易に除去できる物質で形成しなければならない。
一例として、前記第１犠牲膜１０６は、シリコンゲルマニウムまたはポリシリコンを蒸着させて形成することができる。本実施形態において、前記第１犠牲膜１０６は、シリコンゲルマニウムを化学気相蒸着法によって蒸着させて形成する。
図５及び図６を参照すると、前記第１犠牲膜１０６上にフォトレジストパターン１０８を形成する。前記フォトレジストパターン１０８は、第２方向に鋭角を成す第３方向に沿って延伸するライン状を有することができる。第１、第２、及び第３方向は、同一平面にあり、前記第２方向は、前記第１方向に垂直する。これとは異なって、前記フォトレジストパターン１０８は、前記第２方向に沿って延伸することもできる。
図７及び図８を参照すると、前記フォトレジストパターン１０８をエッチングマスクとして使用して第１犠牲膜１０６をエッチングすることによって、第１犠牲膜パターン１０６ａを形成する。前記第１犠牲膜パターン１０６ａは、前記第３方向に沿って延伸することができる。これとは異なって、各第１犠牲膜パターン１０６ａは、前記第２方向に沿って延伸することもできる。
前記第１犠牲膜パターン１０６ａの間には、前記モールド膜の上部面が露出する開口部１０７が生成される。
図９及び図１０を参照すると、前記第１犠牲膜パターン１０６ａの間の開口部の内部を埋め込んで前記第１犠牲膜パターン１０６ａ上に支持膜１１０を形成する。前記支持膜１１０は、後続工程を通じて支持構造物に形成される。前記支持膜１１０は、前記モールド膜１０４及び第１犠牲膜とのエッチング選択比の高い絶縁物質で形成しなければならない。
一例として、前記支持膜１１０は、シリコン窒化物を蒸着させて形成することができる。
図１１及び図１２を参照すると、前記第１犠牲膜パターン１０６ａの上部面が露出するように前記支持膜を平坦化させて支持構造物１１０ａを形成する。前記各支持構造物１１０ａは、前記第３方向に沿って延伸する。これとは異なって、各支持構造物１１０ａは前記第２方向に沿って延伸してもよい。前記支持膜を平坦化させる工程は、エッチバック工程または化学機械的研磨工程を通じて行われることができる。
図１３及び図１４を参照すると、前記支持構造物１１０ａ、第１犠牲膜パターン１０６ａ、モールド膜１０４、及びエッチング阻止膜１０２の一部領域をエッチングしてホール１１４を形成する。前記ホール１１４は、写真エッチング工程を通じて形成されることができる。前記ホール１１４は、基板の上面部分を露出させる。
実施形態において、ホール１１４は、前記第１方向に互いに第１間隔で形成されることができ、これらをホールカラムと呼ぶ。実施形態によれば、複数個のホールカラムが前記第２方向に形成されてホールマトリックスを形成する。前記ホールマトリックスのホール１１４は、各支持構造物１１０ａが前記第３方向に延伸する場合、前記第３方向に沿って第３間隔で配置される。これとは異なって、各支持構造物１１０ａが前記第２方向に延伸する場合、ホール１１４は、前記第２方向に沿って第２間隔で配置されることができる。例えば、各ホール１１４は、支持構造物１１０ａ及び第１犠牲膜パターン１０６ａの境界面に形成されることができる。つまり、支持構造物１１０ａは、ホール１１４の一部を包み、隣接する第１犠牲膜パターン１０６ａがホール１１４の他の部分を包むことができる。
図１５及び図１６を参照すると、前記ホール１１４の側壁及び底面と前記支持構造物１１０ａ及び前記第１犠牲膜パターン１０６ａの上部面に沿って下部電極膜（図示せず）を形成する。このとき、前記下部電極膜は、前記ホール１１４の内部を埋めず、ホール１１４の側壁及び底面に沿って形成するように薄い厚さで形成されるべきである。前記下部電極膜は、化学気相蒸着法、原子層積層法、または物理気相蒸着法で形成することができる。
前記下部電極膜は、金属物質を含む。一例として、前記下部電極膜は、チタン窒化物、チタン、タンタル窒化物、タンタルなどの物質を蒸着させて形成することができる。本実施形態において、前記下部電極膜は、チタン窒化物を蒸着させて形成する。
これとは異なる実施形態として、前記下部電極膜はポリシリコンを蒸着させて形成することもできる。
次に、前記第１犠牲膜パターン１０６ａ及び支持構造物１１０ａの上部面が露出するように前記下部電極膜をエッチバックする。前記下部電極膜をエッチバックすると、シリンダー状の下部電極１１６が形成される。
図１７及び図１８を参照すると、前記下部電極１１６のシリンダー内部を埋めるように第２犠牲膜１２０を形成する。
前記第２犠牲膜１２０は、前記モールド膜１０４と同一成分の物質から形成することができる。例えば、前記第２犠牲膜１２０は、シリコン酸化物を蒸着させて形成することができる。前記シリコン酸化物は、化学気相蒸着工程または原子層積層工程を通じて形成することができる。前記第２犠牲膜１２０を形成した後に、前記第１犠牲膜パターン１０６ａの上部面が露出するように前記第２犠牲膜１２０の上部面をエッチバックする。
これとは異なる実施形態として、前記第２犠牲膜１２０は、フォトレジスト物質をコーティングして形成することもできる。前記フォトレジスト物質は、アッシングストリップ工程を通じて容易に除去することができるため、前記第２犠牲膜１２０として使用することに適している。
図１９及び図２０を参照すると、前記第１犠牲膜パターン１０６ａを選択的に除去する。
プラズマを利用した乾式エッチング工程を通じて前記第１犠牲膜パターン１０６ａを除去すると、前記下部電極１１６及び前記支持構造物１１０ａが反応性イオンによって損傷されるか、または一部がエッチングされてしまう。よって、前記下部電極１１６及び前記支持構造物１１０ａが損傷またはエッチングされないようにするために、前記第１犠牲膜パターン１０６ａは、湿式エッチング工程を通じて除去する。
図２１及び図２２を参照すると、前記モールド膜１０４及び第２犠牲膜１２０を除去して、前記下部電極１１６の外側壁及び内側壁を露出させる。前記モールド膜１０４及び第２犠牲膜１２０は、湿式エッチング工程を通じて除去することができる。
前記モールド膜１０４及び第２犠牲膜１２０が同一物質からなる場合、１回の湿式エッチング工程を行って前記モールド膜１０４及び第２犠牲膜１２０を除去することができる。これとは異なって、前記モールド膜１０４及び第２犠牲膜１２０が互いに異なる物質からなる場合、前記モールド膜１０４及び第２犠牲膜１２０のうち、いずれかの１つを先に除去した後、余りの膜を除去する。
前記工程を行ってから、下部電極１１６が基板１１０上に残留し、支持構造物１１０ａがこれを互いに接続する。つまり、各支持構造物１１０ａは、少なくとも隣接する２つの下部電極１１６を互いに接続することができる。
本実施形態においては、前記下部電極１１６を形成する前に、前記支持構造物１１０ａが先に形成される。さらに、前記支持構造物１１０ａを形成するために提供される第１犠牲膜パターン１０６ａは、湿式エッチング工程を通じて除去される。よって、前記支持構造物１１０ａを形成するとき、下部電極１１６が損傷されたり、または一部が除去されたりしない。従って、前記下部電極１１６の上部面が平らであり、下部電極の各地点で均一な高さを有する。
反面、本実施形態とは異なって、一般的に、下部電極を形成した後に前記支持構造物をパターニングする場合には、前記支持構造物をパターニングする間、下部電極が損傷される問題が発生する。特に、前記支持構造物によって包まれていない部分の下部電極が大きく損傷または除去されることによって、キャパシタの漏洩電流が増加するのみでなく、キャパシタンスも減少する。
再び、図１を参照すると、前記下部電極１１６の表面上に誘電膜１３０を形成する。前記誘電膜１３０は、高誘電率を有する金属酸化物を蒸着させて形成することが望ましい。前記誘電膜１３０は、化学気相蒸着法または原子層積層法で形成することができる。前記誘電膜１３０として使用できる金属酸化物の例としては、ジルコニウム酸化膜、ジルコニウム酸窒化膜、アルミニウム酸化膜、タンタル酸化膜、ハフニウム酸化膜などを挙げることができる。これらは、単一膜または２つ以上が蒸着された複合膜であることができる。一例として、前記誘電膜１３０は、ジルコニウム酸化膜／アルミニウム酸化膜／ジルコニウム酸化膜ＺＡＺ、またはジルコニウム酸化膜／アルミニウム酸化膜／タンタル酸化膜ＺＡＴなどの複合膜形態を有することができる。
前記誘電膜１３０上には、上部電極１３２を形成する。前記誘電膜１３０が金属酸化物からなる場合、前記上部電極１３２は、金属を含む物質から形成されることが望ましい。前記上部電極１３２として使用される物質の例としては、チタン窒化物、チタン、タンタル窒化物、タンタルなどを挙げることができる。前記上部電極１３２は、化学気相蒸着法、物理気相蒸着法、または原子層積層法から形成することができる。前記金属を含む上部電極１３２は、数百Å水準の薄い厚さを有するように形成する。
前記上部電極１３２上に不純物がドーピングされたシリコンゲルマニウム膜１３４を形成する。前記不純物がドーピングされたシリコンゲルマニウム膜１３４は、前記上部電極１３２と接触することによって、前記上部電極１３２と電気的に接続される。
＜第２実施形態＞
図２３〜図２８は、第２実施形態によるキャパシタの製造方法を説明するための斜視図及び平面図である。以下においては、図１に示すキャパシタを製造する他の方法を説明する。
図２３〜図２８は、第２実施形態によるキャパシタの製造方法を説明するための斜視図及び平面図である。以下においては、図１に示すキャパシタを製造する他の方法を説明する。
図２３及び図２４を参照すると、前記基板１００上にエッチング阻止膜１０２を形成する。前記エッチング阻止膜１０２は、シリコン窒化物を蒸着させて形成することができる。前記エッチング阻止膜１０２上に下部電極を形成するためのモールド膜１０４を形成する。前記モールド膜１０４は、シリコン酸化膜を蒸着させて形成することができる。
前記モールド膜１０４上に支持膜１１１を形成する。前記支持膜１１１は、後続工程を通じて支持構造物になる。よって、前記支持膜１１１は、形成しようとする支持構造物の高さと同一またはより厚く形成しなければならない。
前記支持膜１１１は、前記モールド膜１０４とのエッチング選択比の高い絶縁物質を蒸着させて形成する。例えば、前記支持膜１１１は、シリコン窒化物を蒸着させて形成することができる。
図２５及び図２６を参照すると、前記支持膜１１１上にフォトレジストパターン１０９を形成する。前記フォトレジストパターン１０９は、支持構造物が形成されるべき部位を覆う。本実施形態において、前記フォトレジストパターン１０９は、前記第３方向に沿って延伸するライン形状を有する。これとは異なって、フォトレジストパターン１０９は、前記第２方向に沿って延伸するライン状を有することもできる。
フォトレジストパターン１０９を使用して、支持膜１１１をパターニングして複数個の支持構造物１１０ａを形成し、各支持構造物１１０ａは、前記第３方向に延伸する。これとは異なって、各支持構造物１１０ａは、前記第２方向に延伸することもできる。
その後、図示はしていないが、前記フォトレジストパターン１０９をアッシング及びストリップ工程を行って除去する。
図２７及び図２８を参照すると、前記支持構造物１１０ａの間の開口部の内部を埋め込んで、前記支持構造物１１０ａ上に第１犠牲膜（図示せず）を形成する。前記第１犠牲膜は、前記モールド膜１０４とのエッチング選択比が高く、前記支持構造物１１０ａともエッチング選択比の高い物質から形成しなければならない。また、前記第１犠牲膜は、湿式エッチング工程を通じて容易に除去することのできる物質から形成しなければならない。一例として、前記第１犠牲膜は、シリコンゲルマニウムまたはポリシリコンを蒸着させて形成する。
この後、前記支持構造物１１０ａの上部面が露出するように前記第１犠牲膜を平坦化させて第１犠牲膜パターン１０６ａを形成する。前記第１犠牲膜を平坦化させる工程は、エッチバック工程または化学機械的研磨工程を通じて行われることができる。
前記工程を行うと、図１１及び図１２に図示した構造と同一構造が完成される。その後、図１３〜図２２及び図１を参照に説明した工程と同一工程を行うことによって、図１に示したキャパシタを形成する。
＜第３実施形態＞
図２９〜図３４は、第３実施形態によるキャパシタの製造方法を説明するための斜視図及び平面図である。以下においては、図１に示すキャパシタを製造する他の方法を説明する。
図２９〜図３４は、第３実施形態によるキャパシタの製造方法を説明するための斜視図及び平面図である。以下においては、図１に示すキャパシタを製造する他の方法を説明する。
先ず、図５〜図１４を参照にして説明した工程と同一工程を遂行することによって、図１３及び図１４に示した構造を形成する。
図２９及び図３０を参照すると、前記ホール１１４の側壁及び底面と前記支持構造物１１０ａ及び前記第１犠牲膜パターン１０６ａの上部面に沿って下部電極膜１１５を形成する。このとき、前記下部電極膜１１５は、前記ホール１１４の内部を埋めずに、ホール１１４の側壁及び底面に沿って形成するように薄い厚さで形成しなければならない。前記下部電極膜１１５は、化学気相蒸着法、原子層積層法、または物理気相蒸着法で形成することができる。
前記下部電極膜１１５は金属物質を含む。一例として、前記下部電極膜１１５は、チタン窒化物、チタン、タンタル窒化物、タンタルなどの物質を蒸着させて形成することができる。本実施形態において、前記下部電極膜１１５は、チタン窒化物を蒸着させて形成する。
これとは異なる実施形態として、前記下部電極膜１１５はポリシリコンを蒸着させて形成することができる。
図３１及び図３２を参照すると、前記下部電極膜１１５が形成されている前記ホール１１４の内部に第２犠牲膜１１９を形成する。前記第２犠牲膜１１９は、シリコン酸化物を蒸着して形成することができる。
図３３及び図３４を参照すると、前記第２犠牲膜１１９を平坦化して前記第１犠牲膜パターン１０６ａ及び支持構造物１１０ａ上に形成された第２犠牲膜１１９を除去する。前記除去工程を行うと、前記第１犠牲膜パターン１０６ａ及び支持構造物１１０ａ上に位置する下部電極膜１１６が露出される。
その後、前記下部電極膜１１５をエッチバックまたは化学機械的研磨工程を行うことによって、前記ホール１１４の内部のみに前記下部電極膜１１６が残るようにノード分離させる。
前記工程を行うと、図１７及び図１８に示した構造と同一構造のシリンダー状の下部電極１１６が完成される。図示はしていないが、続いて、図１９〜図２２及び図１を参照として説明した工程と同一工程を行うことによって、図１に示したキャパシタを形成する。
＜第４実施形態＞
図３５及び図３６は、第４実施形態によるキャパシタの製造方法を説明するための斜視図及び平面図である。以下においては、図１に示すキャパシタを製造する他の方法を説明する。
図３５及び図３６は、第４実施形態によるキャパシタの製造方法を説明するための斜視図及び平面図である。以下においては、図１に示すキャパシタを製造する他の方法を説明する。
先ず、図３〜図１６を参照にして説明した工程と同一工程を遂行することによって、図１５及び図１６に示した構造を形成する。
図３５及び図３６を参照すると、前記第１犠牲膜パターン１０６ａを選択的に除去する。このとき、前記下部電極１０６及び前記支持構造物１１０ａが損傷またはエッチングされないようにするために、前記第１犠牲膜パターン１０６ａは湿式エッチング工程を通じて除去される。
つまり、本実施形態においては、ホール内部を埋め込む第２犠牲膜を形成する工程を行わない。
次に、図示はしていないが、前記モールド膜１０４を除去して、前記下部電極１１６の外側壁及び内側壁を露出させる。前記モールド膜１０４は、湿式エッチング工程を通じて除去されうる。前記モールド膜１０４を除去すると、図２１及び図２２に図示した構造が形成される。その後、図１を参照にして説明した工程と同一工程を行うことによって、キャパシタを完成する。
説明したように、本実施形態においては、ホール内部を埋める第２犠牲膜を形成する工程が省略されたため、工程をさらに単純化することができる。
＜第５実施形態＞
図３７は、本発明の第５実施形態によるキャパシタの斜視図である。図３８は、本発明の第５実施形態によるキャパシタの下部電極及び支持構造物を示す斜視図である。
図３７は、本発明の第５実施形態によるキャパシタの斜視図である。図３８は、本発明の第５実施形態によるキャパシタの下部電極及び支持構造物を示す斜視図である。
図３７及び図３８を参照すると、基板１００上に前記円柱状を有する下部電極１８０が具備される。前記下部電極１８０は基板の導電領域と電気的に接続される。
前記下部電極１８０の上部面は、一部が凹んでいるかまたは損傷している部分のない平坦な形状を有する。つまり、前記下部電極１８０を成す柱の高さが前記下部電極１８０の各地点によって異ならず、全部が同一である。前記下部電極１８０は一定の高さを有して、規則的に繰り返して配置される。
実施形態によると、複数個の下部電極１８０が第１方向に形成されて下部電極カラムを定義する。前記下部電極カラムにおいて、下部電極１８０は、前記第１方向に第１間隔で形成される。実施形態によると、複数個の下部電極カラムが前記第１方向に垂直する第２方向に形成されて下部電極マトリックスを形成する。前記下部電極マトリックスにおいて、下部電極１８０は、前記第２方向に鋭角を成す第３方向に沿って第３間隔で配置されることができる。これとは異なって、下部電極１８０は、前記第２方向に沿って第２間隔で配置されることもできる。
前記下部電極１８０は、金属を含むことができる。具体的に、前記下部電極１８０は、チタン窒化物、チタン、タンタル窒化物、タンタルなどの物質からなることができる。本実施形態において、前記下部電極１８０は、チタン窒化物からなる。これとは異なる実施形態として、前記下部電極１８０は、ポリシリコンからなることもできる。
前記下部電極１８０が配置されていない基板１００上にはエッチング阻止膜１０２が具備される。前記エッチング阻止膜１０２は、シリコン窒化物からなることができる。
支持構造物１１０ａは、下部電極１８０の上部側壁上に形成される。例えば、支持構造物１１０ａは、前記第３方向に沿って少なくとも隣接する２つの下部電極１８０の上部側壁上に形成されることができる。これとは異なって、各支持構造物１１０ａは、前記第２方向に延伸することができ、下部電極１８０の上部側壁を部分的に包むことができる。支持構造物１１０ａは、前記第1方向に互いに離隔されることができる。実施形態において、各支持構造物１１０ａは、各下部電極１８０の上部側壁の半分を包むことができる。
前記支持構造物１１０ａの上部面は、前記下部電極１８０の上部面と同一の平面上に位置する。前記支持構造物１１０ａは、絶縁物質からなる。一例として、前記支持構造物１１０ａは、シリコン窒化物からなることができる。
前記支持構造物１１０ａは、絶縁性を有する物質からなることができ、一例として、前記支持構造物１１０ａは、シリコン窒化物からなることができる。
前記下部電極１８０及び支持構造物１１０ａの表面に沿って誘電膜１３０が具備される。キャパシタのキャパシタンスを増加させるために、前記誘電膜１３０は、高誘電率を有する金属酸化物からなることが望ましい。
前記誘電膜１３０上には上部電極１３２が具備される。前記上部電極１３２は、金属を含むことができる。
前記金属を含む上部電極１３２上はシリコンゲルマニウム膜１３４で覆われている。前記シリコンゲルマニウム１３４は、Ｐ型またはＮ型不純物でドーピングされている。
図３９及び図４０は、図３７に示すキャパシタの形成方法を説明するための斜視図及び平面図である。
先ず、図３〜図１４を参照して説明した工程と同一工程を行うことによって、図１３及び図１４に示す構造を形成する。
図３９及び図４０を参照すると、前記ホール１１４の内部を完全に埋め込むように下部電極膜（図示せず）を形成する。前記下部電極膜は、化学気相蒸着法、原子層積層法、または物理気相蒸着法で形成することができる。
前記下部電極膜は金属物質を含む。一例として、前記下部電極膜は、チタン窒化物、チタン、タンタル窒化物、タンタルなどの物質を蒸着させて形成することができる。本実施形態において、前記下部電極膜は、チタン窒化物を蒸着させて形成する。これとは異なる実施形態として、前記下部電極膜は、ポリシリコンを蒸着させて形成することもできる。
前記第１犠牲膜パターン１０６ａ及び支持構造物１１０ａの上部面が露出するように前記下部電極膜をエッチバックする。これによって、前記ホール１１４の内部を埋める円柱状の下部電極１８０を形成する。
再び、図３８を参照すると、前記第１犠牲膜パターン１０６ａを湿式エッチング工程を通じて除去する。その後、前記モールド膜１０４を湿式エッチング工程を通じて除去する。
その後、前記下部電極１８０上に誘電膜１３０及び上部電極１３２を形成することによって、図３７に示したキャパシタを形成する。
＜第６実施形態＞
図４１は、本発明の第６実施形態によるキャパシタの平面図である。
図４１は、本発明の第６実施形態によるキャパシタの平面図である。
以下において説明する第６実施形態によるキャパシタは、下部電極を支持する支持構造物の形状を除いては第１実施形態のキャパシタと同一である。
図４１を参照すると、シリンダー状の複数個の下部電極３００が基板上に形成される。下部電極膜３００は、位置に関わらず、一定の高さを有する上面を有することができる。実施形態において、複数個の下部電極３００が第１方向に形成されて下部電極カラムを定義する。前記下部電極カラムで、下部電極３００は、前記第１方向に沿って第１間隔Ｄ１で配置されることができる。実施形態において、複数個の下部電極カラムが前記第１方向に垂直する第２方向に配置されて下部電極マトリックスを形成する。前記下部電極マトリックスにおいて、下部電極３００は、前記第２方向に第２間隔Ｄ２で配置される。
複数個の支持構造物３０２は、少なくとも隣接する２つの下部電極３００の上部側壁に形成されることができる。例えば、各支持構造物３０２は、前記第１方向に隣接する少なくとも２つの下部電極３０２の上部側壁上に形成されることができる。各支持構造物３０２は、前記第２方向に延伸し、いくつかの下部電極３００の上部側壁を部分的に包む。実施形態において、各支持構造物３０２は、各下部電極３００の上部側壁の半分を包むことができる。支持構造物３０２は、前記第１方向に互いに離隔される。支持構造物３０２は、下部電極３００と同一な平面上に上面を有する。
また、図示はしていないが、前記下部電極３００と接触する誘電膜及び前記誘電膜と接触する上部電極が具備される。
前記第６実施形態によるキャパシタは、前記支持構造物をパターニングするためのハードマスクパターンの形状を異なるように形成することを除いては、第１実施形態の図３〜図２２において説明した工程と同一工程を行って、製造することができる。
＜第７実施形態＞
図４２は、本発明の第７実施形態によるキャパシタの平面図である。
図４２は、本発明の第７実施形態によるキャパシタの平面図である。
図４２を参照すると、基板にシリンダー状を有する下部電極３００ａが具備される。前記下部電極３００ａは、前記シリンダーの上部面が平らであって、一定の高さを有して規則的に繰り返して配置される。
実施形態において、複数個の下部電極３００ａが第１方向に形成されて下部電極カラムを定義する。前記下部電極カラムで、下部電極３００ａは、前記第１方向に沿って第１間隔Ｄ１で配置される。実施形態において、複数個の下部電極カラムが前記第１方向に垂直する第２方向に沿って配置されて下部電極マトリックスを定義する。前記下部電極マトリックスにおいて、下部電極３００ａは、前記第２方向に鋭角を成す第３方向に沿って第３間隔Ｄ３で配置される。例えば、６つの下部電極３００ａが上部から見た場合、平行四辺形状で配置されることができる。
複数個の支持構造物３０２ａが少なくとも２つの隣接する下部電極３００ａ上に配置されることができる。例えば、各支持構造物３０２ａは、前記第１方向に沿って２つの隣接する下部電極３００ａの上部側壁上に形成されることができる。各支持構造物３０２ａは、前記第３方向に延伸して、いくつかの下部電極３００ａの上部側壁を部分的に包むことができる。実施形態において、各支持構造物３０２ａは、各下部電極３００ａの上部側壁の半分を包むことができる。支持構造物３０２ａは、前記第１方向に沿って互いに離隔されることができる。支持構造物３０２ａは、下部電極３００ａの上面と同一な平面上に位置する上面を有することができる。
また、図示はしていないが、前記下部電極３００ａと接触する誘電膜及び前記誘電膜と接触する上部電極が具備される。
＜第８実施形態＞
図４３は、本発明の第８実施形態によるキャパシタの平面図である。
図４３は、本発明の第８実施形態によるキャパシタの平面図である。
以下において説明する第８実施形態によるキャパシタは、下部電極を支持する支持構造物の形状を除いては、第１実施形態のキャパシタと同一である。
図４３を参照すると、基板にシリンダー状を有する下部電極３００が具備される。前記下部電極３００は、前記シリンダーの上部面が平らであって、一定の高さを有して規則的に繰り返して配置される。
実施形態において、複数個の下部電極３００が第１方向に形成されて下部電極カラムを定義する。前記下部電極カラムで、下部電極３００は、前記第１方向に沿って第１間隔Ｄ１で配置される。実施形態において、複数個の下部電極カラムが前記第１方向に垂直する第２方向に沿って配置されて下部電極マトリックスを定義する。前記下部電極マトリックスにおいて、下部電極３００は、前記第２方向に沿って第２間隔Ｄ２で配置される。
複数個の支持構造物３０４が、少なくとも２つの隣接する下部電極３００上に配置されることができる。実施形態において、各支持構造物３０４は、上部から見た場合、環状を有することができる。例えば、各支持構造物３０４は２つのカラム部分を含み、各カラム部分は、前記第２方向に沿って２つの隣接する下部電極３００の上部側壁上に形成されることができ、前記第１方向に沿って延伸することができる。また、各支持構造物３０４は、２つの列（ｒｏｗ）部分を含むことができ、各列部分は、前記第１方向に沿って隣接する２つの下部電極３００の上部側壁上に形成されて前記第２方向に延伸することができる。
また、図示はしていないが、前記下部電極３００と接触する誘電膜及び前記誘電膜と接触する上部電極が具備される。
前記第８実施形態によるキャパシタは、前記支持構造物をパターニングするためのハードマスクパターンの形状を異なるように形成することを除いては、第１実施形態の図３〜図２２で説明した工程と同一工程を行って製造することができる。
＜第９実施形態＞
図４４は、本発明の第９実施形態によるキャパシタの平面図である。
図４４は、本発明の第９実施形態によるキャパシタの平面図である。
図４４を参照すると、基板にシリンダー状を有する下部電極３００ａが具備される。前記下部電極３００ａは、前記シリンダーの上部面が平らであって、一定の高さを有して規則的に繰り返して配置される。
実施形態において、複数個の下部電極３００ａが第１方向に形成されて下部電極カラムを定義する。前記下部電極カラムで、下部電極３００ａは、前記第１方向に沿って第１間隔Ｄ１で配置される。実施形態において、複数個の下部電極カラムが前記第１方向に垂直する第２方向に沿って配置されて下部電極マトリックスを定義する。前記下部電極マトリックスで、下部電極３００ａは、前記第２方向に鋭角を成す第３方向に沿って第３間隔Ｄ３で配置される。
複数個の支持構造物を３０４ａが少なくとも２つの隣接する下部電極３００ａ上に配置されることができる。例えば、各支持構造物３０４ａは上部から見る場合、環状を有することができる。例えば、各支持構造物３０４ａは２つのカラム部分を含み、各カラム部分は、前記第１方向に沿って２つの隣接する下部電極３００ａの上部側壁上に形成されることができ、前記第１方向に沿って延伸することができる。また、各支持構造物３０４ａは、２つの列（ｒｏｗ）部分を含むことができ、各列部分は、前記第３方向に沿って隣接する２つの下部電極３００ａの上部側壁上に形成されて前記第２方向に延伸することができる。
また、図示はしていないが、前記下部電極３００ａと接触する誘電膜及び前記誘電膜と接触する上部電極が具備される。
＜第１０実施形態＞
図４５は、本発明の第１０実施形態によるキャパシタの平面図である。
図４５は、本発明の第１０実施形態によるキャパシタの平面図である。
図４５を参照すると、基板にシリンダー状を有する下部電極３００ａが具備される。前記下部電極３００ａは、前記シリンダーの上部面が平らであって、一定の高さを有して規則的に繰り返して配置される。
実施形態において、複数個の下部電極３００ａが第１方向に形成されて下部電極カラムを定義する。前記下部電極カラムにおいて、下部電極３００ａは、前記第１方向に沿って第１間隔Ｄ１で配置される。実施形態において、複数個の下部電極カラムが前記第１方向に垂直する第２方向に沿って配置されて下部電極マトリックスを定義する。前記下部電極マトリックスにおいて、下部電極３００ａは、前記第２方向に鋭角を成す第３方向に沿って第３間隔Ｄ３で配置される。
複数個の支持構造物を３０４ｂが少なくとも２つの隣接する下部電極３００ａ上に配置されることができる。例えば、各支持構造物３０４ｂは上部から見る場合、環状を有することができる。例えば、各支持構造物３０４ｂは２つのカラム部分を含み、各カラム部分は、前記第３方向に沿って２つの隣接する下部電極３００ａの上部側壁上に形成されることができ、前記第１方向に沿って延伸することができる。また、各支持構造物３０４ｂは、２つの列（ｒｏｗ）部分を含むことができ、各列部分は、前記第１方向に沿って隣接する２つの下部電極３００ａの上部側壁上に形成されて前記第３方向に延伸することができる。
また、図示はしていないが、前記下部電極３００ａと接触する誘電膜及び前記誘電膜と接触する上部電極が具備される。
＜第１１実施形態＞
図４６は、図１に示すキャパシタを含むＤＲＡＭ素子の断面図である。
図４６は、図１に示すキャパシタを含むＤＲＡＭ素子の断面図である。
図４６を参照すると、アクティブ領域及び素子分離領域が区分された基板２００が備えられる。前記アクティブ領域は孤立された形状を有する。
前記アクティブ領域上にゲート絶縁膜２０４、ゲート電極２０６、ソース及びドレイン２１０を含むＭＯＳトランジスタを具備する。
前記ＭＯＳトランジスタを覆う第１層間絶縁膜２１２が備えられる。前記第１層間絶縁膜２１２には、前記ソース及びドレイン２１０とそれぞれ接続される第１パッドコンタクト２１４ａ及び第２パッドコンタクト２１４ｂが備えられる。
前記第１層間絶縁膜２１２上には、第２層間絶縁膜２１６が備えられる。前記第２層間絶縁膜２１６には、前記第１パッドコンタクト２１４ａと接続されるビットラインコンタクト（図示せず）が備えられる。また、前記第２層間絶縁膜２１６上には前記ビットラインコンタクトと接触するビットライン構造物（図示せず）が備えられる。
前記第２層間絶縁膜２１６上には前記ビットライン構造物を覆う第３層間絶縁膜２１８が備えられる。前記第３層間絶縁膜２１８及び第２層間絶縁膜２１６を貫通して前記第２パッドコンタクト２１４ｂと接続するストレージノードコンタクト２２０が備えられる。前記ストレージノードコンタクト２２０は規則的に繰り返して配置されている。
前記ストレージノードコンタクト２２０が含まれている第３層間絶縁膜２１８上に、図１に示した構造と同一構造のキャパシタが備えられる。また、前記キャパシタ下部電極２２４が形成されていない第３層間絶縁膜２１８上にはエッチング阻止膜パターン２２２が備えられる。前記キャパシタは、下部電極２２４の底面に前記ストレージノードコンタクト２２０と接触するように配置される。つまり、前記キャパシタは、前記ストレージノードコンタクト２２０と接触するシリンダー状の下部電極２２４と、前記下部電極２２４を支持する支持構造物２２６、前記下部電極２２４と接する誘電膜２２８及び誘電膜２２８と接する上部電極２３０を含む。また、前記上部電極２３０を覆うようにシリコンゲルマニウム膜２３２が備えられる。
図１に示した第１実施形態のキャパシタが含まれることによって、ＤＲＡＭ素子でキャパシタの下部電極が傾いて発生する２Ｂｉｔ不良を減少させることができる。また、前記下部電極の上部に損傷された部分はなく前記下部電極の高さが均一である。従って、上述のＤＲＡＭ素子は優れた特性を有する。
図示はしていないが、これとは異なる実施形態として、ＤＲＡＭ素子の各セル内に前記第５実施形態によるキャパシタが具備されることができる。また、前記ＤＲＡＭ素子の各セル内に含まれるキャパシタは、前記各実施形態で説明したものと同様の下部電極及び支持構造物を配置することもできる。
図４７は、図４６に示すＤＲＡＭ素子の製造方法を説明するための断面図である。
図４７を参照すると、基板２００上にパッド酸化膜（図示せず）及び第１ハードマスク膜（図示せず）を形成する。前記パッド酸化膜及び第１ハードマスク膜をパターニングすることによって、パッド酸化膜パターン及び第１ハードマスクパターンを形成する。前記第１ハードマスクパターンをエッチングマスクとして使用して前記基板２００をエッチングすることによって、素子分離用トレンチを形成する。前記素子分離用トレンチの内部に絶縁膜を埋め込んだ後、前記絶縁膜を研磨することによって、素子分離パターン２０２を形成する。前記工程を通じて、前記基板２００は、アクティブ領域及び素子分離領域に区分される。
前記基板２００にゲート絶縁膜２０４及びゲート電極２０６を形成する。前記ゲート電極２０６の両側にスペーサーを形成する。また、前記ゲート電極２０６の両側に不純物を注入させてソース及びドレイン２１０を形成する。よって、前記基板２００にはＭＯＳトランジスタが形成される。
前記基板２００上にＭＯＳトランジスタを覆う第１層間絶縁膜２１２を形成する。前記第１層間絶縁膜２１２の一部をエッチングして前記ソース及びドレイン２１０を露出する第１コンタクトホールを形成する。前記第１コンタクトホール内に導電物質を埋め込んで、前記ソース及びドレイン２１０と電気的に接続する第１パッドコンタクト２１４ａ及び第２パッドコンタクト２１４ｂをそれぞれ形成する。
前記第１層間絶縁膜２１２上に第２層間絶縁膜２１６を形成する。前記第２層間絶縁膜２１６の一部をエッチングして前記第１パッドコンタクト２１４ａの上部を露出する第２コンタクトホール（図示せず）を形成する。前記第２コンタクトホール内に導電物質を埋め込んでビットラインコンタクト（図示せず）を形成する。また、前記第２層間絶縁膜２１６上に前記ビットラインコンタクトと接触するビットライン構造物（図示せず）を形成する。
前記第２層間絶縁膜２１６上に前記ビットライン構造物を覆う第３層間絶縁膜２１８を形成する。前記第３層間絶縁膜２１８及び第２層間絶縁膜２１６の一部分をエッチングして前記第２コンタクトパッド２１４ｂの上部を露出する第３コンタクトホールを形成する。前記第３コンタクトホール内に導電物質を埋め込んでストレージノードコンタクト２２０を形成する。
次に、図３〜図２２及び図１を参照にして説明するキャパシタ製造工程を同一に行う。これによって、図４６に示したキャパシタと同一キャパシタを形成する。
前記キャパシタを形成するために、前記モールド膜１０４ａにホールを形成する図１３及び図１４の段階において、前記ホール１１４の底面に前記ストレージノードコンタクト２２０が露出するようにしなければならない。従って、前記キャパシタの下部電極２２４は、ストレージノードコンタクト２２０と接触する。
＜第１２実施形態＞
図４８は、図１に示すキャパシタを含む異なる形態のＤＲＡＭ素子の断面図である。
図４８は、図１に示すキャパシタを含む異なる形態のＤＲＡＭ素子の断面図である。
図４８を参照すると、アクティブ領域及び素子分離領域に区分される基板２５０が備えられる。前記アクティブ領域及び素子分離領域は、第１方向に延伸するライン形状を有する。前記アクティブ領域及び素子分離領域は、交互に形成されている。
前記アクティブ領域の基板２５０には埋立てビットライン２５４が備えられる。前記埋立てビットライン２５４は、前記基板２５０の表面下に不純物がドーピングされた形状を有する。
前記アクティブ領域の基板２５０上に接触されて単結晶シリコン柱２５８が備えられる。前記単結晶シリコン柱２５８の側壁の表面にはゲート絶縁膜２６０が備えられる。また、前記ゲート絶縁膜２６０の表面上にはゲート電極２６２が備えられる。前記ゲート電極２６２は、前記単結晶シリコン柱２５８の側壁を包んで、前記第１方向と垂直する第２方向に延伸するライン形状を有する。
また、前記ゲート電極２６２の底面と基板２５０の上部面との間には絶縁膜パターン２５６が介在される。従って、前記基板２５０と前記ゲート電極２６２は互いに絶縁される。前記ゲート電極２６２の間のギャップ内には層間絶縁膜２６４が備えられる。前記層間絶縁膜２６４の上部面と前記単結晶シリコン柱２５８の上部面は、同じ平面上に位置する。
前記単結晶シリコン柱２５８の上部面の下には不純物がドーピングされた不純物領域２６６が備えられる。前記不純物領域２６６は、ソース／ドレインのうち、いずれかの１つの機能をする。
図示のように、基板上には複数の垂直柱状のトランジスタが規則的に配置される。
前記不純物領域２６６及び前記層間絶縁膜２６４上には図１に示した構造と同一構造のキャパシタが備えられる。このとき、前記キャパシタは、下部電極２７０の底面が前記不純物領域２６６と接触するように配置される。つまり、前記キャパシタは、前記不純物領域２６６と接触するシリンダー状の下部電極２７０と、前記下部電極２７０を支持する支持構造物２７２と、前記下部電極２７０と接する誘電膜２７４と、誘電膜２７４と接する上部電極２７６と、を含む。前記キャパシタの下部電極２７０が備えられていない部位の層間絶縁膜２６４上にはエッチング阻止膜２６８が備えられる。
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特徴請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
上記説明のように、本発明のキャパシタは高集積化された半導体素子に多様に適用することができる。特に、高いキャパシタンスを要求するキャパシタが含まれている素子に利用することができる。
１００ 基板
１０２ エッチング阻止膜
１０４ モールド膜
１０６ 第１犠牲膜
１０７ 開口部
１０８、１０９ フォトレジストパターン
１１０、１１１ 支持膜
１１０ａ 支持構造物
１１４ ホール
１１５、１１６ 下部電極膜
１１９ 第２犠牲膜
１３０ 誘電膜
１３２ 上部電極
１３４ シリコンゲルマニウム膜
１８０ 下部電極
２００ 基板
２０２ 素子分離パターン
２０４ ゲート絶縁膜
２０６ ゲート電極
２１０ ソース及びドレイン
２１２ 第１層間絶縁膜
２１４ａ 第１パッドコンタクト
２１４ｂ 第２パッドコンタクト
２１６ 第２層間絶縁膜
２１８ 第３層間絶縁膜
２２０ ストレージノードコンタクト
２２２ エッチング阻止膜パターン
２２４ 下部電極
２２６ 支持構造物
２２８ 誘電膜
２３０ 上部電極
２３２ シリコンゲルマニウム膜
３００ 下部電極
３０２、３０４ 支持構造物
１０２ エッチング阻止膜
１０４ モールド膜
１０６ 第１犠牲膜
１０７ 開口部
１０８、１０９ フォトレジストパターン
１１０、１１１ 支持膜
１１０ａ 支持構造物
１１４ ホール
１１５、１１６ 下部電極膜
１１９ 第２犠牲膜
１３０ 誘電膜
１３２ 上部電極
１３４ シリコンゲルマニウム膜
１８０ 下部電極
２００ 基板
２０２ 素子分離パターン
２０４ ゲート絶縁膜
２０６ ゲート電極
２１０ ソース及びドレイン
２１２ 第１層間絶縁膜
２１４ａ 第１パッドコンタクト
２１４ｂ 第２パッドコンタクト
２１６ 第２層間絶縁膜
２１８ 第３層間絶縁膜
２２０ ストレージノードコンタクト
２２２ エッチング阻止膜パターン
２２４ 下部電極
２２６ 支持構造物
２２８ 誘電膜
２３０ 上部電極
２３２ シリコンゲルマニウム膜
３００ 下部電極
３０２、３０４ 支持構造物
Claims (23)
- 平らな上面を有し、基板上に第１方向に複数個形成されて下部電極カラムを定義する下部電極であって、前記下部電極カラムは、前記第１方向に垂直する第２方向に複数個形成されて下部電極マトリックスを形成し、
少なくとも隣接する２つの下部電極の上部の側壁上に形成される複数個の支持構造物と、
前記下部電極及び支持構造物の表面に沿って具備される誘電膜と、
前記誘電膜上に具備される上部電極と、を含むことを特徴とするキャパシタ構造物。 - 前記下部電極は、前記第１方向に沿って前記第１間隔で配置され、前記第２方向に鋭角を成す第３方向に沿って第３間隔で配置されることを特徴とする請求項１に記載のキャパシタ構造物。
- 前記各支持構造物は、前記第３方向に延伸していることを特徴とする請求項２に記載のキャパシタ構造物。
- 前記各支持構造物は、前記第３方向に隣接する少なくとも２つの下部電極の上部側壁に接触していることを特徴とする請求項２に記載のキャパシタ構造物。
- 前記各支持構造物は、前記第２方向に沿って延伸していることを特徴とする請求項１に記載のキャパシタ構造物。
- 前記各支持構造物は、前記第１方向に隣接する少なくとも２つの下部電極の上部側壁に接触していることを特徴とする請求項５に記載のキャパシタ構造物。
- 前記各支持構造物は、隣接する少なくとも２つの下部電極と接触し、部分的に包んでいることを特徴とする請求項１に記載のキャパシタ構造物。
- 前記下部電極は金属を含み、シリンダーまたは柱状を有することを特徴とする請求項１に記載のキャパシタ構造物。
- 前記下部電極及び支持構造物の上面は同一平面上にあることを特徴とする請求項１に記載のキャパシタ構造物。
- 基板上に、モールド膜を形成する段階と、
前記モールド膜上部を覆って、水平方向に平行に複数個の犠牲膜パターン及び支持構造物を形成する段階と、
前記犠牲膜パターン、支持構造物及びモールド膜の一部をエッチングして、前記基板の上部を露出させるホールを形成し、このとき、第１方向に配置される複数個のホールは、ホールカラムを定義し、前記第１方向に垂直する第２方向に配置する複数個のホールカラムは、ホールマトリックスを定義する段階と、
前記基板の露出された上面及び前記ホール内に複数個の下部電極を形成して、前記下部電極が平らな上面を有し、複数個の支持構造物を少なくとも隣接する下部電極の上部の側壁上に形成する段階と、
前記犠牲膜パターンを除去する段階と、
前記下部電極側壁の表面が露出するように前記モールド膜を除去する段階と、
前記下部電極及び支持構造物上に誘電膜を形成する段階と、
前記誘電膜上に上部電極を形成する段階と、を含むことを特徴とするキャパシタ構造物の製造方法。 - 前記犠牲膜パターン及び支持構造物を形成する段階は、
前記モールド膜上に前記犠牲膜パターンを形成する段階と、
前記犠牲膜パターン間の空間を埋める支持膜を前記モールド膜上に形成する段階と、
前記支持膜上面を平坦化して前記支持構造物を形成する段階と、を含むことを特徴とする請求項１０に記載のキャパシタ構造物の製造方法。 - 前記犠牲膜パターン及び支持構造物を形成する段階は、
前記モールド膜上に支持構造物を形成する段階と、
前記支持構造物間の空間を埋める犠牲膜を前記モールド膜上に形成する段階と、
前記犠牲膜上面を平坦化して前記犠牲膜パターンを形成する段階と、を含むことを特徴とする請求項１０に記載のキャパシタ構造物の製造方法。 - 前記下部電極を形成する段階は、
前記露出された基板の上面、ホールの内壁、犠牲膜パターン及び支持構造物上にコンフォーマルに下部電極膜を形成する段階と、
前記下部電極膜及び支持構造物の上部を除去してシリンダー状の下部電極を形成する段階と、を含むことを特徴とする請求項１０に記載のキャパシタ構造物の製造方法。 - 前記下部電極膜の上部を除去する以前に、前記下部電極上に前記ホールの内部を埋める第２犠牲膜を形成する段階をさらに含むことを特徴とする請求項１３に記載のキャパシタ構造物の製造方法。
- 前記下部電極を形成する段階以後、前記ホールの余り部分を埋める第２犠牲膜パターンを形成する段階をさらに含むことを特徴とする請求項１３に記載のキャパシタ構造物の製造方法。
- 前記モールド膜を除去するとき、前記第２犠牲膜パターンをともに除去することを特徴とする請求項１５に記載のキャパシタ構造物の製造方法。
- 前記下部電極を形成する段階は、
前記基板の露出された上面、犠牲膜パターン、及び支持構造物上に導電膜を形成して前記ホールを埋める段階と、
前記犠牲膜パターン及び支持構造物から前記導電膜の上部を除去する段階と、を含むことを特徴とする請求項１０に記載のキャパシタ構造物の製造方法。 - 前記犠牲膜パターンは、シリコンゲルマニウムから形成されることを特徴とする請求項１０に記載のキャパシタ構造物の製造方法。
- 前記支持構造物は、シリコン窒化物から形成されることを特徴とする請求項１０に記載のキャパシタ構造物の製造方法。
- 前記支持構造物は、ライン状を有することを特徴とする請求項１０に記載のキャパシタ構造物の製造方法。
- 前記ホールは、前記第１方向に沿って第１間隔で形成され、前記第２方向に鋭角を成す第３方向に沿って第２間隔で形成されることを特徴とする請求項１０に記載のキャパシタ構造物の製造方法。
- 基板上に具備され、第１不純物領域及び第２不純物領域を含む複数個のトランジスタと、
前記第１不純物領域に電気的に接続されたビットラインと、
前記第２不純物領域に電気的に接続されたキャパシタコンタクトプラグと、
前記キャパシタコンタクトプラグに電気的に接続されたキャパシタ構造物であって、
平らな上面を有し、基板上に第１方向に複数個形成されて、下部電極カラムを定義する下部電極であって、前記下部電極カラムは、前記第１方向に垂直する第２方向に複数個形成されて、下部電極マトリックスを形成する複数個の下部電極と、
少なくとも隣接する２つの下部電極の上部の側壁上に形成される複数個の支持構造物と、
前記下部電極及び支持構造物の表面に沿って具備される誘電膜と、
前記誘電膜上に具備される上部電極と、を含むキャパシタ構造物と、
を備えた半導体素子。 - 基板上に第１不純物領域及び第２不純物領域を有する複数個のトランジスタを形成する段階と、
前記第１不純物領域に電気的に接続されるビットラインを形成する段階と、
前記第２不純物領域に電気的に接続されるキャパシタコンタクトプラグを形成する段階と、
前記キャパシタコンタクトプラグに電気的に接続されたキャパシタ構造物を形成する段階であって、
平らな上面を有し、基板上に第１方向に複数個から形成されて、下部電極カラムを定義する下部電極であって、前記下部電極カラムは、前記第１方向に垂直する第２方向に複数個形成されて、下部電極マトリックスを形成する複数個の下部電極と、
少なくとも隣接する２つの下部電極の上部側壁上に形成される複数個の支持構造物と、
前記下部電極及び支持構造物の表面に沿って具備される誘電膜と、前記誘電膜上に具備される上部電極と、を含むキャパシタ構造物を形成する段階と、
を備えた半導体素子の製造方法。
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