KR20230014446A - 반도체 소자 및 이를 제조하는 방법 - Google Patents

반도체 소자 및 이를 제조하는 방법 Download PDF

Info

Publication number
KR20230014446A
KR20230014446A KR1020210095796A KR20210095796A KR20230014446A KR 20230014446 A KR20230014446 A KR 20230014446A KR 1020210095796 A KR1020210095796 A KR 1020210095796A KR 20210095796 A KR20210095796 A KR 20210095796A KR 20230014446 A KR20230014446 A KR 20230014446A
Authority
KR
South Korea
Prior art keywords
lower electrode
conductive pattern
upper electrode
dielectric layer
electrode
Prior art date
Application number
KR1020210095796A
Other languages
English (en)
Inventor
최규진
마성민
심규찬
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020210095796A priority Critical patent/KR20230014446A/ko
Priority to US17/565,248 priority patent/US11984446B2/en
Priority to CN202210367525.3A priority patent/CN115701276A/zh
Publication of KR20230014446A publication Critical patent/KR20230014446A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0805—Capacitors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

반도체 소자 및 이를 제조하는 방법을 제공한다. 반도체 소자는, 제1 하부 전극, 제1 상부 전극, 및 제1 높이(height)에서 제1 하부 전극 및 제1 상부 전극 사이에 배치되는 제1 유전막을 포함하는 제1 커패시터 및 제1 커패시터와 이격되어 배치되고, 제2 하부 전극, 제2 상부 전극, 및 제1 높이와 상이한 제2 높이에서 제2 하부 전극 및 상부 전극 사이에 배치되는 제2 유전막을 포함하는 제2 커패시터를 포함한다.

Description

반도체 소자 및 이를 제조하는 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 제조하는 방법에 관한 것으로, 보다 상세하게 커패시터 및 이를 제조하는 방법에 관한 것이다.
전자 기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있으며, 이에 따라 전자 소자를 구성하는 패턴들이 미세화되어 가고 있다. 또한, 이러한 반도체 메모리 장치의 동작 신뢰성을 향상시키기 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 실시예들은 집적도가 향상된 반도체 소자 및 이를 제조하는 방법을 제공하는 것이다.
본 발명의 실시예들에 따른 반도체 소자는, 제1 하부 전극, 제1 상부 전극, 및 제1 높이(height)에서 상기 제1 하부 전극 및 상기 제1 상부 전극 사이에 배치되는 제1 유전막을 포함하는 제1 커패시터 및 상기 제1 커패시터와 이격되어 배치되고, 제2 하부 전극, 제2 상부 전극, 및 상기 제1 높이와 상이한 제2 높이에서 상기 제2 하부 전극 및 상기 상부 전극 사이에 배치되는 제2 유전막을 포함하는 제2 커패시터를 포함한다.
본 발명의 실시예들에 따른 반도체 소자의 제조 방법은, 제1 절연막을 관통하는 제1-1 도전 패턴 및 제1-2 도전 패턴을 형성하는 단계, 상기 제1-1 도전 패턴과 전기적으로 접하며 하부가 폐쇄되고 상부가 열린 실린더 구조의 제2 도전 패턴을 형성하는 단계, 상기 제2 도전 패턴 상에 제1 유전막을 형성하는 단계, 상기 제1 유전막 상에 제2 절연막을 형성하는 단계, 상기 제2 절연막 내에, 상기 제1 유전막과 접하는 제3-1 도전 패턴 및 상기 제1-2 도전 패턴과 접하는 제3-2 도전 패턴을 형성하는 단계, 상기 제2 절연막 상에, 상기 제3-2 도전 패턴과 전기적으로 접하며 하부가 폐쇄되고 상부가 열린 실린더 구조의 제4 도전 패턴을 형성하는 단계 상기 제4 도전 패턴 상에 제2 유전막을 형성하는 단계, 상기 제2 유전막 상에 제3 절연막을 형성하는 단계, 및 상기 제3 절연막 내에, 상기 제3-1 도전 패턴과 접하는 제5-1 도전 패턴 및 상기 제2 유전막과 접하는 제5-2 도전 패턴을 형성하는 단계를 포함한다.
본 발명의 실시예들에 따르면, 유전막들 각각은 상이한 높이에 배치함으로써 커패시터들의 이격거리를 감소시킬 수 있다. 따라서, 커패시터들을 포함하는 반도체 소자의 집적도를 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 도면들이다.
도 3a 내지 도 3h는 본 발명의 실시예들에 따른 커패시터들을 설명하기 위한 단면도들이다.
도 4a 내지 도 4l은 본 발명의 일 실시예에 따른 커패시터들을 형성하는 방법을 설명하기 위한 평면도이다.
도 5a 내지 도 5l은 본 발명의 일 실시예에 따른 커패시터를 형성하는 방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블럭도이다.
도 7는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블럭도이다.
도 8은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 9는 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 본 발명의 실시예들에 따른 반도체 소자 및 이를 제조하는 방법은 첨부된 도면들과 함께 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 사시도이고, 도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 도면들이다. 도 2a는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도이고, 도 2b는 도 2a의 반도체 소자를 A-A'으로 절단한 단면도이다.
도 1, 도 2a, 도 2b를 참조하면, 반도체 소자는 복수의 커패시터들(CAP1, CAP2, CAP3)을 포함할 수 있다.
복수의 커패시터들(CAP1, CAP2, CAP3) 각각은 제1 방향으로 연장하는 막대 형상을 가질 수 있다. 커패시터들(CAP1, CAP2, CAP3) 각각은 하부 전극(LE1, LE2, LE3), 유전막(CS1, CS2, CS3), 및 상부 전극(UE1, UE2, UE3)을 포함할 수 있다. 하부 전극(LE1, LE2, LE3)은 폴리실리콘, 금속, 금속질화물, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 하부 전극(LE1, LE2, LE3)은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨질화물(TaN), 텅스텐(W), 텅스텐질화물(WN), 루테늄(Ru), 이리듐(Ir), 루테늄산화물(RuO2), 이리듐산화물(IrO2) 또는 이들의 조합을 포함할 수 있다. 유전막(CS1, CS2, CS3)은 단일층 구조 또는 다층 구조를 포함할 수 있다. 유전막(CS1, CS2, CS3)은 실리콘산화물보다 높은 유전율을 갖는 물질을 포함할 수 있다. 예컨대, 유전막(CS1, CS2, CS3)은 하프늄산화물(HfO2), 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈륨산화물(Ta2O5), 니오븀산화물(Nb2O5) 또는 스트론튬티타늄산화물(SrTiO3)로 이루어진 그룹으로부터 선택된 적어도 하나를 포함할 수 있다. 상부 전극(UE1, UE2, UE3)은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨질화물(TaN), 텅스텐(W), 텅스텐질화물(WN), 루테늄(Ru), 이리듐(Ir), 루테늄산화물(RuO2), 이리듐산화물(IrO2) 또는 이들의 조합을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 커패시터들(CAP1, CAP2, CAP3)은 유전막의 위치에 따라 제1 커패시터(CAP1), 제2 커패시터(CAP2), 및 제3 커패시터(CAP3)로 구분될 수 있다. 제1 커패시터(CAP1)는 하부에 배치된 제1 유전막(CS1)을 포함하고, 제2 커패시터(CAP2)는 중부에 배치되는 제2 유전막(CS2)을 포함하고, 제3 커패시터(CAP3)는 상부에 배치되는 제3 유전막(CS3)을 포함할 수 있다.
커패시터들(CAP1, CAP2, CAP3)은 제1 방향에 수직인 제2 방향 및 제3 방향 서로 이격되어 배치될 수 있다. 일 실시예에 따르면, 제1 커패시터들(CAP1), 제2 커패시터들(CAP2), 및 제3 커패시터들(CAP3)이 제2 방향 및 제3 방향으로 서로 이격되어 배치될 수 있다. 예를 들어, 제1 열에서, 제2 방향으로 제1 커패시터(CAP1), 제2 커패시터(CAP2), 및 제3 커패시터(CAP3)가 교번하여 등간격 이격될 수 있다. 제2 열에서, 제2 방향으로 제1 커패시터(CAP1), 제2 커패시터(CAP2), 및 제3 커패시터(CAP3)가 교번하여 등간격 이격될 수 있다. 이때, 제1 열의 제1 커패시터(CAP1) 및 제2 커패시터(CAP2) 사이에 제2 열의 제3 커패시터(CAP3)가 배치되고, 제1 열의 제2 커패시터(CAP2) 및 제3 커패시터(CAP3) 사이에 제2 열의 제1 커패시터(CAP1)가 배치되고, 제1 열의 제3 커패시터(CAP3) 및 제1 커패시터(CAP1) 사이에 제2 열의 제2 커패시터(CAP2)가 배치될 수 있다. 제3 열에서 커패시터들(CAP1, CAP2, CAP3)의 나열 위치 및 순서는 제1 열의 커패시터들(CAP1, CAP2, CAP3)의 나열 위치 및 순서와 동일할 수 있다.
제1 커패시터(CAP1)는 제1 하부 전극(LE1), 제1 유전막(CS1), 및 제1 상부 전극(UE1)을 포함할 수 있다. 제1 하부 전극(LE1)은 막대 구조의 제1 부분(102A_L) 및 하부가 폐쇄된 실린더 구조의 제2 부분(106A_L)을 포함할 수 있다. 제1 상부 전극(UE1)은 막대 구조의 제1 부분(112A_U), 제2 부분(120A_U), 및 제3 부분(128A_U)을 포함할 수 있다. 이때, 제1 하부 전극(LE1)이 제2 부분(106A_L) 내부로 제1 상부 전극(UE1)의 제1 부분(112A_U)이 삽입된 구조로, 제1 유전막(CS1)은 제1 하부 전극(LE1)의 제2 부분(106A_L) 및 제1 상부 전극(UE1)의 제1 부분(112A_U) 사이에 배치될 수 있다.
제2 커패시터(CAP2)는 제2 하부 전극(LE2), 제2 유전막(CS2), 및 제2 상부 전극(UE2)을 포함할 수 있다. 제2 하부 전극(LE2)은 막대 구조의 제1 부분(102B_L) 및 제2 부분(112B_L)과, 하부가 폐쇄된 실린더 구조의 제3 부분(114B_L)을 포함할 수 있다. 여기에서, 제2 하부 전극(LE2)의 제1 부분(102B_L)의 높이는 제1 하부 전극(LE1)의 제1 부분(102A_L)의 높이와 실질적으로 동일할 수 있다. 제2 상부 전극(UE2)은 막대 구조의 제1 부분(120B_U) 및 제2 부분(128B_U)을 포함할 수 있다. 여기에서, 제2 상부 전극(UE2)의 제2 부분(128B_U)의 높이는 제1 상부 전극(UE1)의 제3 부분(128A_U)의 높이와 실질적으로 동일할 수 있다. 이때, 제2 하부 전극(LE2)의 제3 부분(114B_L)의 내부로 제2 상부 전극(UE2)의 제1 부분(120B_U)이 삽입된 구조로, 제2 유전막(CS2)은 하부 전극의 제3 부분(114B_L)과 제2 상부 전극(UE2)의 제1 부분(120B_U) 사이에 배치될 수 있다.
제3 커패시터(CAP3)는 제3 하부 전극(LE3), 제3 유전막(CS3), 및 제3 하부 전극(LE3)을 포함할 수 있다. 제3 하부 전극(LE3)은 막대 구조의 제1 부분(102C_L), 제2 부분(112C_L), 및 제3 부분(120C_L)과 하부가 폐쇄된 실린더 구조의 제4 부분(122C_L)을 포함할 수 있다. 여기에서, 제3 하부 전극(LE3)의 제1 부분(102C_L)의 높이는, 제2 하부 전극(LE2)의 제1 부분(102B_L)의 높이 및 제1 하부 전극(LE1)의 제1 부분(102A_L)의 높이와 실질적으로 동일할 수 있다. 또한, 제3 하부 전극(LE3)의 제2 부분(112C_L)의 높이는 제2 하부 전극(LE2)의 제2 부분(112B_L)의 높이와 실질적으로 동일할 수 있다. 제3 상부 전극(UE3)은 막대 구조의 제1 부분(128C_U)을 포함할 수 있다. 이때, 제3 하부 전극(LE3)의 제4 부분(122C_L)의 내부로 제3 상부 전극(UE3)의 제1 부분(128C_U)이 삽입된 구조로, 제3 유전막(CS3)은 제3 하부 전극(LE3)의 제4 부분(122C_L)과 제3 상부 전극(UE3)의 제1 부분(128C_U) 사이에 배치될 수 있다.
평면적 관점에서, 제1 하부 전극(LE1)에서 실린더 구조의 제2 부분(106A_L)은, 제2 하부 전극(LE2)에서 실린더 구조의 제3 부분(114B_L)과 일부 오버랩되고, 제3 하부 전극(LE3)의 실린더 구조의 제4 부분(122C_L)과 일부 오버랩될 수 있다. 그러나, 전술된 바와 같이, 단면적 관점에서, 제1 하부 전극(LE1)의 제2 부분(106A_L), 제2 하부 전극(LE2)의 제3 부분(114B_L), 및 제3 하부 전극(LE3)의 제4 부분(122C_L)은 서로 다른 레벨에 위치함으로써 서로 전기적으로 접촉하지 않는다. 따라서, 제1 커패시터(CAP1), 제2 커패시터(CAP2), 및 제3 커패시터(CAP3) 사이의 이격 거리가 작아짐으로써 집적도 높은 반도체 소자를 제공할 수 있다.
도 3a 내지 도 3h는 본 발명의 실시예들에 따른 커패시터들을 설명하기 위한 단면도들이다. 도 3a 내지 도 3h는 도 2b의 B 부분을 확대한 도면들로써, 상부 전극, 유전막, 및 하부 전극의 다양한 변형된 구조들을 도시한다.
도 3a를 참조하면, 하부 전극(LE)은 하부가 폐쇄되고 상부가 열린 실린더 구조를 갖는 제1 부분(LPT1)과, 제1 부분(LPT1)으로부터 하방으로 돌출된 제2 부분(LPT2)을 포함할 수 있다. 상부 전극(UE)은 하부 전극(LE)의 제1 부분(LPT1) 내측으로 연장하는 막대 형상의 제1 부분(UPT1)과 제1 부분(UPT1)보다 큰 폭을 가지며 상방으로 돌출된 제2 부분(UPT2)을 포함할 수 있다. 유전막(CS)은 하부 전극(LE)의 제1 부분(LPT1)과 상부 전극(UE)의 제1 부분(UPT1) 사이에서 하부 전극(LE)의 제1 부분(LPT1) 내부를 매립하도록 위치할 수 있다.
도 3b를 참조하면, 하부 전극(LE)은 도 3a에서 도시된 하부 전극(LE)과 동일한 구조를 가질 수 있다. 상부 전극(UE)은 하부 전극(LE)의 제1 부분(LPT1) 내측으로 연장하는 막대 형상의 제1 부분(UPT1)과, 제1 부분(UPT1)보다 큰 폭을 가지며 상방으로 돌출된 제2 부분(UPT2)과, 제1 부분(UPT1) 및 제2 부분(UPT2) 사이에 배치되어 원반형의 제3 부분(UPT3)을 포함할 수 있다. 유전막(CS)은 하부 전극(LE)의 제1 부분(LPT1)과 상부 전극(UE)의 제1 부분(UPT1) 및 제3 부분(UPT3) 사이에서 하부 전극(LE)의 제1 부분(LPT1) 내부를 매립하도록 위치할 수 있다.
도 3c를 참조하면, 하부 전극(LE)은 하부가 폐쇄되고 상부가 열린 실린더 구조의 제1 부분(LPT1)과, 제1 부분(LPT1)으로부터 하방으로 돌출된 제2 부분(LPT2)과, 제2 부분(LPT2)으로부터 하방으로 돌출되며 제2 부분(LPT2)보다 작은 지름을 갖는 제3 부분(LPT3)을 포함할 수 있다. 상부 전극(UE)은 하부 전극(LE)의 제1 부분(LPT1) 내측으로 연장하는 막대 형상의 제1 부분(UPT1)과, 제1 부분(UPT1)보다 큰 폭을 가지며 상방으로 돌출된 제2 부분(UPT2)과, 제1 부분(UPT1) 및 제2 부분(UPT2) 사이에 배치되어 원반형의 제3 부분(UPT3)과, 제2 부분(UPT2)으로부터 상방으로 돌출되며 제2 부분(UPT2)보다 작은 지름을 갖는 제4 부분(UPT4)을 포함할 수 있다. 유전막(CS)은 하부 전극(LE)의 제1 부분(LPT1)과 상부 전극(UE)의 제1 부분(UPT1) 및 제3 부분(UPT3) 사이에서 하부 전극(LE)의 제1 부분(LPT1) 내부를 매립하도록 위치할 수 있다.
도 3d를 참조하면, 하부 전극(LE)은 하부가 폐쇄되고 상부가 열린 실린더 구조의 제1 부분(LPT1)과, 제1 부분(LPT1)으로부터 하방으로 돌출된 제2 부분(LPT2)과, 제2 부분(LPT2)으로부터 하방으로 돌출되며 제2 부분(LPT2)보다 작은 지름을 갖는 제3 부분(LPT3)을 포함할 수 있다. 상부 전극(UE)은 하부 전극(LE)의 제1 부분(LPT1) 내측으로 연장하는 막대 형상의 제1 부분(UPT1)과, 제1 부분(UPT1)보다 큰 폭을 가지며 상방으로 돌출된 제2 부분(UPT2)과, 제1 부분(UPT1) 및 제2 부분(UPT2) 사이에 배치되는 제3 부분(UPT3_1, UPT3_2)과, 제2 부분(UPT2)으로부터 상방으로 돌출되며 제2 부분(UPT2)보다 작은 지름을 갖는 제4 부분(UPT4)을 포함할 수 있다. 특히, 상부 전극(UE)의 제3 부분(UPT3_1, UPT3_2)은 상부가 폐쇄되고 상부가 열린 실린더 구조를 가질 수 있는데, 하부 전극(LE)의 제1 부분(LPT1)이 상부 전극(UE)의 제3 부분(UPT3_1, UPT3_2) 내측에 배치될 수 있다. 유전막(CS)은 하부 전극(LE)의 제1 부분(LPT1)과 상부 전극(UE)의 제3 부분(UPT3_1, UPT3_2)으로 정의된 공간을 매립하면서 배치될 수 있다.
도 3e를 참조하면, 상부 전극(UE)은 상부가 폐쇄되고 하부가 열린 구조의 제1 부분(UPT1)과, 제1 부분(UPT1)으로부터 상방으로 돌출된 제2 부분(UPT2)을 포함할 수 있다. 하부 전극(LE)은 상부 전극(UE)의 제1 부분(UPT1) 내측으로 연장하는 막대 형상의 제1 부분(LPT1)과 제1 부분(LPT1)보다 큰 폭을 가지며 하방으로 돌출된 제2 부분(LPT2)을 포함할 수 있다. 유전막(CS)은 상부 전극(UE)의 제1 부분(UPT1)과 하부 전극(LE)의 제1 부분(LPT1) 사이에서 상부 전극(UE)의 제1 부분(UPT1) 내부를 매립하도록 위치할 수 있다.
도 3f를 참조하면, 상부 전극(UE)은 도 3e에서 도시된 상부 전극(UE)과 동일한 구조를 가질 수 있다. 하부 전극(LE)은 상부 전극(UE)의 제1 부분(UPT1) 내측으로 연장하는 막대 형상의 제1 부분(LPT1)과, 제1 부분(LPT1)보다 큰 폭을 가지며 하방으로 돌출된 제2 부분(LPT2)과, 제1 부분(LPT1) 및 제2 부분(LPT2) 사이에 배치되어 원반형의 제3 부분(LPT3)을 포함할 수 있다. 유전막(CS)은 상부 전극(UE)의 제1 부분(UPT1)과 하부 전극(LE)의 제1 부분(LPT1) 및 제3 부분(LPT3) 사이에서 상부 전극(UE)의 제1 부분(UPT1) 내부를 매립하도록 위치할 수 있다.
도 3g를 참조하면, 상부 전극(UE)은 상부가 폐쇄되고 하부가 열린 실린더 구조의 제1 부분(UPT1)과, 제1 부분(UPT1)으로부터 상방으로 돌출된 제2 부분(UPT2)과, 제2 부분(UPT2)으로부터 상방으로 돌출되며 제2 부분(UPT2)보다 작은 지름을 갖는 제3 부분(UPT3)을 포함할 수 있다. 하부 전극(LE)은 상부 전극(UE)의 제1 부분(UPT1) 내측으로 연장하는 막대 형상의 제1 부분(LPT1)과, 제1 부분(LPT1)보다 큰 폭을 가지며 하방으로 돌출된 제2 부분(LPT2)과, 제1 부분(LPT1) 및 제2 부분(LPT2) 사이에 배치되어 원반형의 제3 부분(LPT3)과, 제2 부분(LPT2)으로부터 하방으로 돌출되며 제2 부분(LPT2)보다 작은 지름을 갖는 제4 부분(LPT4)을 포함할 수 있다. 유전막(CS)은 상부 전극(UE)의 제1 부분(UPT1)과 하부 전극(LE)의 제1 부분(LPT1) 및 제3 부분(LPT3) 사이에서 상부 전극(UE)의 제1 부분(UPT1) 내부를 매립하도록 위치할 수 있다.
도 3h를 참조하면, 상부 전극(UE)은 상부가 폐쇄되고 하부가 열린 실린더 구조의 제1 부분(UPT1)과, 제1 부분(UPT1)으로부터 상방으로 돌출된 제2 부분(UPT2)과, 제2 부분(UPT2)으로부터 상방으로 돌출되며 제2 부분(UPT2)보다 작은 지름을 갖는 제3 부분U(PT3)을 포함할 수 있다. 하부 전극(LE)은 상부 전극(UE)의 제1 부분(UPT1) 내측으로 연장하는 막대 형상의 제1 부분(LPT1)과, 제1 부분(LPT1)보다 큰 폭을 가지며 하방으로 돌출된 제2 부분(LPT2)과, 제1 부분(LPT1) 및 제2 부분(LPT2) 사이에 배치되는 제3 부분(LPT3_1, LPT3_2)과, 제2 부분(LPT2)으로부터 하방으로 돌출되며 제2 부분(LPT2)보다 작은 지름을 갖는 제4 부분(LPT4)을 포함할 수 있다. 특히, 하부 전극(LE)의 제3 부분(LPT3_1, LPT3_2)은 하부가 폐쇄되고 상부가 열린 실린더 구조를 가질 수 있는데, 상부 전극(UE)의 제1 부분(UPT1)이 하부 전극(LE)의 제3 부분(LPT3_1, LPT3_2) 내측에 배치될 수 있다. 유전막(CS)은 상부 전극(UE)의 제1 부분(UPT1)과 하부 전극(LE)의 제3 부분(LPT3_1, LPT3_2)으로 정의된 공간을 매립하면서 배치될 수 있다.
본 발명의 커패시터들은 다양한 구조를 가질 수 있으며, 도시된 실시예들로 한정되는 것은 아니다.
이하, 본 발명의 일 실시예에 따른 커패시터들을 포함하는 반도체 소자의 제조 방법을 설명하기로 한다.
도 4a 내지 도 4l은 본 발명의 일 실시예에 따른 커패시터들을 형성하는 방법을 설명하기 위한 평면도이고, 도 5a 내지 도 5l은 본 발명의 일 실시예에 따른 커패시터들을 형성하는 방법을 설명하기 위한 단면도들이다. 도 5a 내지 도 5l 각각은 도 4a 내지 도 4l을 A-A'으로 절단한 단면도이다.
도 4a 및 도 5a를 참조하면, 복수의 제1 도전 패턴들(102A_L, 102B_L, 102C_L)을 형성할 수 있다. 제1 도전 패턴들(102A_L, 102B_L, 102C_L)은, 제1 절연막(100)을 식각하여 홀들을 형성한 후, 도전물을 충진하여 형성될 수 있다.
상세하게 도시되지 않았으나, 제1 절연막(100) 하부에는 하부 구조물들이 형성될 수 있으며, 제1 도전 패턴들(102A_L, 102B_L, 102C_L) 각각은 하부 구조물들과 각각 전기적으로 연결될 수 있다.
이하에서는, 설명의 용이함을 위하여 제1 도전 패턴들(102A_L, 102B_L, 102C_L)은, 제1-1 도전 패턴(102A_L), 제1-2 도전 패턴(102B_L), 및 제1-3 도전 패턴(102C_L)으로 명명하기로 한다.
도 4b 및 도 5b를 참조하면, 제1 도전 패턴들(102A_L, 102B_L, 102C_L) 중 적어도 하나와 전기적으로 연결되는 제2 도전 패턴(106A_L)을 형성할 수 있다.
구체적으로 설명하면, 제1 도전 패턴들(102A_L, 102B_L, 102C_L)이 형성된 제1 절연막(100) 상에 제2 절연막(104)을 형성한 후, 제2 절연막(104)을 식각하여 제1-1 도전 패턴(102A_L)을 노출시키는 홀을 형성할 수 있다. 홀의 크기는 제1-1 도전 패턴(102A_L)의 폭보다 클 수 있다. 이어서, 홀들을 매립하지 않도록 홀들의 내측벽을 따라 제2 도전 패턴(106A_L)이 컨포멀하게(conformally) 형성될 수 있다. 제2 도전 패턴(106A_L)은 하부가 폐쇄되고 상부가 열린 실린더 구조를 가질 수 있다.
이때, 제1-1 도전 패턴(102A_L) 및 제2 도전 패턴(106A_L)은 후속하여 완성되는 제1 커패시터(CAP1)의 제1 하부 전극(LE1)으로 기능할 수 있다.
도 4c 및 도 5c를 참조하면, 제2 절연막(104)을 제거한 후, 제2 도전 패턴(106A_L), 제1 절연막(100), 제1-2 도전 패턴(102B_L), 및 제1-3 도전 패턴(102C_L) 상에 컨포멀하게 제1 유전막(108)을 형성할 수 있다. 제1 유전막(108) 은 제2 도전 패턴(106A_L) 내부를 매립하지 않고, 제2 도전 패턴(106A_L)의 내측벽 및 외측벽 따라 연속적으로 형성될 수 있다.
도 4d 및 도 5d를 참조하면, 제1 유전막(108) 상에 제3 절연막(110)을 형성한 후, 제3 절연막(110)을 식각하여 홀들을 형성할 수 있다. 홀들 중 적어도 하나는 제2 도전 패턴(106A_L) 내 제1 유전막(108)을 노출시키고, 나머지 홀들은 제3 절연막 및 제1 유전막을 식각하여 제1-2 도전 패턴(102B_L) 및 제1-3 도전 패턴(102C_L)의 상부면들을 노출시킬 수 있다. 이때, 제1 유전막(108)이 부분적으로 식각되어 제1 유전 패턴(108a)을 형성할 수 있다. 제1 유전 패턴(108a)은 후속하여 완성되는 제1 커패시터(CAP1)의 제1 유전막 (CS1, 도 2b 참조)으로 기능할 수 있다.
도 4e 및 도 5e를 참조하면, 제3 절연막(110)의 홀들을 매립하는 제3 도전 패턴들(112A_U, 112B_L, 112C_L)을 형성할 수 있다. 이하에서는, 설명의 용이함을 위하여 제3 도전 패턴들(112A_U, 112B_L, 112C_L)은, 제3-1 도전 패턴(112A_U), 제3-2 도전 패턴(112B_L), 및 제3-3 도전 패턴(112C_L)으로 명명하기로 한다.
제3-1 도전 패턴(112A_U)은 제1 유전막(108)(CS1)과 접하며 형성되고, 제3-2 도전 패턴(112B_L) 및 제3-3 도전 패턴(112C_L)은 제1-2 도전 패턴(102B_L) 및 제1-3 도전 패턴(102C_L)과 각각 접하며 형성될 수 있다.
도 4f 및 도 5f를 참조하면, 제3 절연막(110) 상에 제3-2 도전 패턴(112B_L)과 전기적으로 접하는 제4 도전 패턴(114B_L)을 형성할 수 있다. 제4 도전 패턴(114B_L)은 하부가 폐쇄되고 상부가 열린 실린더 구조를 가질 수 있다. 제4 도전 패턴(114B_L)은 도 4b 및 도 5b에서 설명된 제2 도전 패턴(106A_L)을 형성하는 공정과 실질적으로 동일하여 상세한 설명을 생략하기로 한다.
이때, 제1-2 도전 패턴(102B_L), 제3-2 도전 패턴(112B_L), 및 제4 도전 패턴(114B_L)은 후속하여 완성되는 제2 커패시터(CAP2)의 제2 하부 전극(LE2)으로 기능할 수 있다.
도 4g 및 도 5g를 참조하면, 제4 도전 패턴(114B_L) 상에 컨포멀하게 제2 유전막(116)을 형성할 수 있다. 제2 유전막(116)은 제4 도전 패턴(114B_L) 내부를 매립하지 않고, 제4 도전 패턴(114B_L)의 내측벽 및 외측벽 따라 연속적으로 형성될 수 있다.
도 4h 및 도 5h를 참조하면, 제4 도전 패턴(114B_L) 상에 제4 절연막(118)을 형성한 후, 제4 절연막(118)을 식각하여 홀들을 형성할 수 있다. 홀들 중 적어도 하나는 제4 도전 패턴(114B_L) 내 제2 유전막(116)을 노출시키고, 나머지 홀들은 제4 절연막(118) 및 제2 유전막(116)을 식각하여 제3-1 도전 패턴(112A_U) 및 제3-3 도전 패턴(112C_L)의 상부면들을 노출시킬 수 있다. 이때, 제2 유전막(116)이 부분적으로 식각되어 제2 유전 패턴(116b)를 형성할 수 있다. 제2 유전 패턴(116b)은 후속하여 완성되는 제2 커패시터(CAP2)의 제2 유전막(CS2, 도 2b 참조)으로 기능할 수 있다.
도 4i 및 도 5i를 참조하면, 제4 절연막(118)의 홀들을 매립하는 제5 도전 패턴들(120A_U, 120B_U, 120C_L)을 형성할 수 있다. 이하에서는, 설명의 용이함을 위하여 제5 도전 패턴들(120A_U, 120B_U, 120C_L)은, 제5-1 도전 패턴(120A_U), 제5-2 도전 패턴(120B_U), 및 제5-3 도전 패턴(120C_L)으로 명명하기로 한다.
제5-2 도전 패턴(120B_U)은 제2 유전막(116)(CS2)과 접하며 형성되고, 제5-1 도전 패턴(120A_U) 및 제5-3 도전 패턴(120C_L)은 제3-1 도전 패턴(112A_U) 및 제3-3 도전 패턴(112C_L)에 각각 접하며 형성될 수 있다.
도 4j 및 도 5j를 참조하면, 제4 절연막(118) 상에 제5-3 도전 패턴(120C_L)과 전기적으로 접하는 제6 도전 패턴(122C_L)을 형성할 수 있다. 제6 도전 패턴(122C_L)은 하부가 폐쇄되고 상부가 열린 실린더 구조를 가질 수 있다. 제6 도전 패턴(122C_L)은 도 4b 및 도 5b에서 설명된 제2 도전 패턴(106A_L)을 형성하는 공정과 실질적으로 동일하여 상세한 설명을 생략하기로 한다.
이때, 제1-3 도전 패턴(102C_L), 제3-3 도전 패턴(112C_L), 제5-3 도전 패턴(120C_L) 및 제6 도전 패턴(122C_L)은 후속하여 완성되는 제3 커패시터(CAP3)의 제3 하부 전극(LE3)으로 기능할 수 있다.
도 4k 및 도 5k를 참조하면, 제6 도전 패턴(122C_L) 상에 컨포멀하게 제3 유전막(124)을 형성할 수 있다. 제3 유전막(124)은 제6 도전 패턴(122C_L) 내부를 매립하지 않고, 제6 도전 패턴(122C_L)의 내측벽 및 외측벽 따라 연속적으로 형성될 수 있다.
도 4l 및 도 5l를 참조하면, 제6 도전 패턴(122C_L) 상에 제5 절연막(126)을 형성한 후, 제5 절연막(126)을 식각하여 홀들을 형성할 수 있다. 홀들 중 적어도 하나는 제5 도전 패턴 내 제3 유전막(124)을 노출시키고, 나머지 홀들은 제5 절연막(126) 및 제3 유전막(124)을 식각하여 제5-1 도전 패턴(120A_U) 및 제5-2 도전 패턴(120B_U)의 상부면들을 노출시킬 수 있다. 이때, 제3 유전막(124)이 부분적으로 식각하여 제3 유전 패턴(124c)를 형성할 수 있다. 제3 유전 패턴(124C)은 후속하여 완성되는 제3 커패시터(CAP3)의 제3 유전막(CS3, 도 2b 참조)으로 기능할 수 있다.
도 2a 및 도 2b를 참조하면, 제5 절연막(126)의 홀들을 매립하는 제7 도전 패턴들(128A_U, 128B_U, 128C_U)을 형성할 수 있다. 이하에서는, 설명의 용이함을 위하여 제7 도전 패턴들(128A_U, 128B_U, 128C_U)은, 제7-1 도전 패턴들(128A_U), 제7-2 도전 패턴들(128B_U), 및 제7-3 도전 패턴들(128C_U)으로 명명하기로 한다.
제7-3 도전 패턴들(128C_U)은 제3 유전막(124)과 접하며 형성되고, 제7-1 도전 패턴들(128A_U) 및 제7-2 도전 패턴들(128B_U)은 제5-1 도전 패턴(120A_U) 및 제5-2 도전 패턴(120B_U)에 각각 접하며 형성될 수 있다.
이로써, 제1-1 도전 패턴(102A_L) 및 제2 도전 패턴(106A_L)을 포함하는 제1 하부 전극(LE1)과, 제1 유전 패턴(108a)과, 제3-1 도전 패턴(112A_U), 제5-1 도전 패턴(120A_U), 및 제7-1 도전 패턴들(128A_U)을 포함하는 상부 전극을 포함하는 제1 커패시터(CAP1)를 형성하고, 제1-2 도전 패턴(102B_L), 제3-2 도전 패턴(112B_L), 및 제4 도전 패턴(114B_L)을 포함하는 하부 전극과, 제2 유전 패턴(116b)과, 제5-2 도전 패턴(120B_U) 및 제7-2 도전 패턴들(128B_U)을 포함하는 상부 전극을 포함하는 제2 커패시터(CAP2)를 형성하고, 제1-3 도전 패턴(102C_L), 제3-3 도전 패턴(112C_L), 제5-3 도전 패턴(120C_L), 및 제6 도전 패턴(122C_L)을 포함하는 하부 전극과, 제3 유전 패턴(124c)과, 제7-3 도전 패턴들(128C_U)을 포함하는 상부 전극을 포함하는 제3 커패시터(CAP3)를 형성할 수 있다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블럭도이다.
도 6을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있다. 또한, 메모리 장치(1200)는 도 1 내지 도 5l에 도시된 바와 같이, 커패시터들 각각의 유전막의 위치를 상이하게 배치하여, 커패시터들의 집적 밀도를 개선할 수 있는 메모리 장치일 수 있다.
절연성 브릿지를 갖는 슬릿에 의해 분리된 메모리 블록들을 포함할 수 있다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus)프로토콜, MMC(Multi Media Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(도시되지 않음)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱(interfacing)을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 실시 예에 따른 메모리 시스템(1000)은 절연성 브릿지에 의해 메모리 블록들의 구조적 결함이 해소되어, 메모리 시스템(1000)의 특성 또한 향상시킬 수 있다.
도 7는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블럭도이다.
도 7을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있다. 본 발명의 실시예에 따른 메모리 장치(1200')는 도 1 내지 도 5l에 도시된 바와 같이, 커패시터들 각각의 유전막의 위치를 상이하게 배치하여, 커패시터들의 집적 밀도를 개선할 수 있는 메모리 장치일 수 있다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 실시 예에 따른 메모리 시스템(1000')은 커패시터들 각각의 유전막의 위치를 상이하게 배치하여, 커패시터들의 집적 밀도를 개선할 수 있는 메모리 장치일 수 있다..
도 8은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 8을 참조하면, 본 발명의 일 실시 예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(도시되지 않음)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(2100)는 도 1 내지 도 5l에 도시된 바와 같이, 커패시터들 각각의 유전막의 위치를 상이하게 배치하여, 커패시터들의 집적 밀도를 개선할 수 있는 메모리 장치일 수 있다. 또한, 메모리 장치(2100)은 본 실시 예의 메모리 장치들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 테블릿(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크(telematics network)를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시 예에 따른 컴퓨팅 시스템(2000)은 커패시터들의 집적 밀도를 개선하여, 컴퓨터 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 9는 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 9를 참조하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 상기 도 1 내지 도 5l에서 설명된 비휘발성 메모리 일 수 있다. 이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시 예에 따른 컴퓨팅 시스템(3000)은 커패시터들의 집적 밀도를 개선할 수 있다.
이상 본 발명을 바람직한 실시 예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시 예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
CAP1, CAP2, CAP3: 커패시터
LE1, LE2, LE3: 하부 전극
CS1, CS2, CS3: 유전막
UE1, UE2, UE3: 상부 전극
100: 제1 절연막
102A_L, 102B_L, 102C_L: 제1 도전 패턴
104: 제2 절연막
106A_L: 제2 도전 패턴
108A: 제1 유전 패턴
110: 제3 절연막
112A_U, 112B_L, 112C_L: 제3 도전 패턴
114B_L: 제4 도전 패턴
116B: 제2 유전 패턴
118: 제4 절연막
120A_U, 120B_U, 120C_L: 제5 도전 패턴
122C_L: 제6 도전 패턴
124C: 제3 유전 패턴
126: 제5 절연막
128A_U, 128B_U, 128C_U: 제7 도전 패턴

Claims (16)

  1. 제1 하부 전극, 제1 상부 전극, 및 제1 높이(height)에서 상기 제1 하부 전극 및 상기 제1 상부 전극 사이에 배치되는 제1 유전막을 포함하는 제1 커패시터; 및
    상기 제1 커패시터와 이격되어 배치되고, 제2 하부 전극, 제2 상부 전극, 및 상기 제1 높이와 상이한 제2 높이에서 상기 제2 하부 전극 및 상기 상부 전극 사이에 배치되는 제2 유전막을 포함하는 제2 커패시터를 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 하부 전극 및 상기 제2 하부 전극은 평면적 관점에서 일부 오버랩되는 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 하부 전극은,
    하부가 폐쇄되고 상부가 열린 실린더 구조의 제1 부분; 및
    상기 제1 부분으로부터 하방으로 연장하는 제2 부분을 포함하되,
    상기 제1 유전막은 상기 제1 하부 전극의 제1 부분에 배치되는 반도체 소자.
  4. 제3항에 있어서,
    상기 제2 하부 전극은,
    하부가 폐쇄되고 상부가 열린 실린더 구조의 제1 부분; 및
    상기 제1 부분으로부터 하방을 연장하는 제2 부분을 포함하되,
    상기 제2 유전막은 상기 제2 하부 전극의 제1 부분에 배치되며,
    상기 제1 하부 전극의 제1 부분의 높이(height)보다 상기 제2 하부 전극의 제2 부분의 높이가 더 큰 반도체 소자.
  5. 제4항에 있어서,
    상기 제1 하부 전극의 제1 부분과 상기 제2 하부 전극의 제1 부분이 평면적 관점에서 오버랩되는 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 하부 전극은,
    하부가 폐쇄되고 상부가 열린 실린더 구조의 제1 부분; 및
    상기 제1 부분으로부터 하방으로 연장하는 제2 부분을 포함하고,
    상기 제1 상부 전극은,
    상기 제1 하부 전극의 제1 부분 내부로 연장하는 막대 형상의 제1 부분; 및
    상기 제1 부분으로부터 상방으로 연장하는 제2 부분을 포함하되,
    상기 제1 유전막은 상기 제1 하부 전극의 제1 부분 및 상기 제1 상부 전극의 제1 부분 사이에 배치되는 반도체 소자.
  7. 제1항에 있어서,
    상기 제1 하부 전극은,
    하부가 폐쇄되고 상부가 열린 실린더 구조의 제1 부분; 및
    상기 제1 부분으로부터 하방으로 연장하는 제2 부분을 포함하고,
    상기 제1 상부 전극은,
    상기 제1 하부 전극의 제1 부분 내부로 연장하는 막대 형상의 제1 부분;
    상기 제1 부분으로부터 상방으로 연장하는 제2 부분; 및
    상기 제1 부분 및 상기 제2 부분 사이에서 원반형상의 제3 부분을 포함하되,
    상기 제1 유전막은 상기 제1 하부 전극의 제1 부분 및 상기 제1 상부 전극의 제1 부분 및 제3 부분 사이에 배치되는 반도체 소자.
  8. 제1항에 있어서,
    상기 제1 하부 전극은,
    하부가 폐쇄되고 상부가 열린 실린더 구조의 제1 부분; 및
    상기 제1 부분으로부터 하방으로 연장하는 제2 부분을 포함하고,
    상기 제1 상부 전극은,
    상기 제1 하부 전극의 제1 부분 내부로 연장하는 막대 형상의 제1 부분; 및
    상기 제1 부분으로부터 상방으로 연장하는 제2 부분;
    상기 제1 부분 및 상기 제2 부분 사이에서 상부가 폐쇄되고 하부가 열린 실린더 구조의 제3 부분을 포함하되,
    상기 제1 상부 전극의 제3 부분이 상기 제1 하부 전극의 제1 부분을 감싸는 구조이며,
    상기 제1 유전막은 상기 제1 하부 전극의 제1 부분 및 상기 제1 상부 전극의 제3 부분 사이에 배치되는 반도체 소자.
  9. 제1항에 있어서,
    상기 제1 상부 전극은,
    상부가 폐쇄되고 하부가 열린 실린더 구조의 제1 부분; 및
    상기 제1 부분으로부터 상방으로 연장하는 제2 부분을 포함하고,
    상기 제1 하부 전극은,
    상기 제1 상부 전극의 제1 부분 내부로 연장하는 막대 형상의 제1 부분; 및
    상기 제1 부분으로부터 하방으로 연장하는 제2 부분을 포함하되,
    상기 제1 유전막은 상기 제1 상부 전극의 제1 부분 및 상기 제1 하부 전극의 제1 부분 사이에 배치되는 반도체 소자.
  10. 제1항에 있어서,
    상기 제1 상부 전극은,
    상부가 폐쇄되고 하부가 열린 실린더 구조의 제1 부분; 및
    상기 제1 부분으로부터 상방으로 연장하는 제2 부분을 포함하고,
    상기 제1 하부 전극은,
    상기 제1 상부 전극의 제1 부분 내부로 연장하는 막대 형상의 제1 부분;
    상기 제1 부분으로부터 하방으로 연장하는 제2 부분; 및
    상기 제1 부분 및 상기 제2 부분 사이에서 원반형상의 제3 부분을 포함하되,
    상기 제1 유전막은 상기 제1 상부 전극의 제1 부분 및 상기 제1 하부 전극의 제1 부분 및 제3 부분 사이에 배치되는 반도체 소자.
  11. 제1항에 있어서,
    상기 제1 상부 전극은,
    상부가 폐쇄되고 하부가 열린 실린더 구조의 제1 부분; 및
    상기 제1 부분으로부터 상방으로 연장하는 제2 부분을 포함하고,
    상기 제1 하부 전극은,
    상기 제1 상부 전극의 제1 부분 내부로 연장하는 막대 형상의 제1 부분; 및
    상기 제1 부분으로부터 하방으로 연장하는 제2 부분;
    상기 제1 부분 및 상기 제2 부분 사이에서 하부가 폐쇄되고 상부가 열린 실린더 구조의 제3 부분을 포함하되,
    상기 제1 하부 전극의 제3 부분이 상기 제1 상부 전극의 제1 부분을 감싸는 구조이며,
    상기 제1 유전막은 상기 제1 상부 전극의 제1 부분 및 상기 제1 하부 전극의 제3 부분 사이에 배치되는 반도체 소자.
  12. 제1항에 있어서,
    상기 제1 및 제2 커패시터들과 이격되어 배치되고, 제3 하부 전극, 제3 상부 전극, 및 상기 제1 및 제2 높이와 상이한 제3 높이에서 상기 제3 하부 전극 및 상기 제3 상부 전극 사이에 배치되는 제3 유전막을 포함하는 제3 커패시터를 더 포함하는 반도체 소자.
  13. 제12항에 있어서,
    상기 제1 하부 전극, 상기 제2 하부 전극, 및 상기 제3 하부 전극은 평면적 관점에서 일부 오버랩되는 반도체 소자.
  14. 제12항에 있어서,
    상기 제3 하부 전극은,
    하부가 폐쇄되고 상부가 열린 실린더 구조의 제1 부분; 및
    상기 제1 부분으로부터 하방으로 연장하는 제2 부분을 포함하되,
    상기 제3 유전막은 상기 제3 하부 전극의 제1 부분에 배치되는 반도체 소자.
  15. 제1 절연막을 관통하는 제1-1 도전 패턴 및 제1-2 도전 패턴을 형성하는 단계;
    상기 제1-1 도전 패턴과 전기적으로 접하며 하부가 폐쇄되고 상부가 열린 실린더 구조의 제2 도전 패턴을 형성하는 단계;
    상기 제2 도전 패턴 상에 제1 유전막을 형성하는 단계;
    상기 제1 유전막 상에 제2 절연막을 형성하는 단계;
    상기 제2 절연막 내에, 상기 제1 유전막과 접하는 제3-1 도전 패턴 및 상기 제1-2 도전 패턴과 접하는 제3-2 도전 패턴을 형성하는 단계;
    상기 제2 절연막 상에, 상기 제3-2 도전 패턴과 전기적으로 접하며 하부가 폐쇄되고 상부가 열린 실린더 구조의 제4 도전 패턴을 형성하는 단계;
    상기 제4 도전 패턴 상에 제2 유전막을 형성하는 단계;
    상기 제2 유전막 상에 제3 절연막을 형성하는 단계; 및
    상기 제3 절연막 내에, 상기 제3-1 도전 패턴과 접하는 제5-1 도전 패턴 및 상기 제2 유전막과 접하는 제5-2 도전 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  16. 제15항에 있어서,
    상기 제1 절연막을 관통하는 제1-3 도전 패턴을 형성하는 단계;
    상기 제2 절연막 내에, 상기 제1-3 도전 패턴과 접하는 제3-3 도전 패턴을 형성하는 단계;
    상기 제3 절연막 내에, 상기 제3-3 도전 패턴과 접하는 제5-3 도전 패턴을 형성하는 단계;
    상기 제3 절연막 상에, 상기 제5-3 도전 패턴과 전기적으로 접하며 하부가 폐쇄되고 상부가 열린 실린더 구조의 제6 도전 패턴을 형성하는 단계;
    상기 제6 도전 패턴 상에 제3 유전막을 형성하는 단계;
    상기 제3 유전막 상에 제4 절연막을 형성하는 단계; 및
    상기 제4 절연막 내에, 상기 제5-1 도전 패턴과 접하는 제7-1 도전 패턴, 상기 제5-2 도전 패턴과 접하는 제7-2 도전 패턴, 및 상기 제3 유전막과 접하는 제7-3 도전 패턴을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
KR1020210095796A 2021-07-21 2021-07-21 반도체 소자 및 이를 제조하는 방법 KR20230014446A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210095796A KR20230014446A (ko) 2021-07-21 2021-07-21 반도체 소자 및 이를 제조하는 방법
US17/565,248 US11984446B2 (en) 2021-07-21 2021-12-29 Semiconductor device with capacitors having different dielectric layer heights
CN202210367525.3A CN115701276A (zh) 2021-07-21 2022-04-08 半导体器件以及制造其的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210095796A KR20230014446A (ko) 2021-07-21 2021-07-21 반도체 소자 및 이를 제조하는 방법

Publications (1)

Publication Number Publication Date
KR20230014446A true KR20230014446A (ko) 2023-01-30

Family

ID=84976658

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210095796A KR20230014446A (ko) 2021-07-21 2021-07-21 반도체 소자 및 이를 제조하는 방법

Country Status (3)

Country Link
US (1) US11984446B2 (ko)
KR (1) KR20230014446A (ko)
CN (1) CN115701276A (ko)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW406417B (en) * 1998-08-06 2000-09-21 United Microelectronics Corp Manufacture of the cylinder-type capacitor of DRAM
KR100502669B1 (ko) * 2003-01-28 2005-07-21 주식회사 하이닉스반도체 반도체 메모리소자 및 그 제조 방법
KR100950752B1 (ko) 2007-04-20 2010-04-05 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
KR101589912B1 (ko) 2009-03-20 2016-02-01 삼성전자주식회사 커패시터 및 이의 제조 방법
JP2011044488A (ja) * 2009-08-19 2011-03-03 Elpida Memory Inc 半導体装置およびその製造方法
US10515949B2 (en) * 2013-10-17 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit and manufacturing method thereof
TW201546804A (zh) * 2014-02-05 2015-12-16 Conversant Intellectual Property Man Inc 有可製造的電容的動態隨機存取記憶體裝置

Also Published As

Publication number Publication date
US20230024352A1 (en) 2023-01-26
CN115701276A (zh) 2023-02-07
US11984446B2 (en) 2024-05-14

Similar Documents

Publication Publication Date Title
US20220173122A1 (en) Semiconductor device and method of manufacturing the same
US10290646B2 (en) Semiconductor device and method of manufacturing the same
US9245962B1 (en) Method of manufacturing semiconductor device
US9484247B2 (en) Semiconductor device having stable structure and method of manufacturing the same
KR20170073982A (ko) 반도체 장치 및 그 제조 방법
US9524975B2 (en) Semiconductor device and method of manufacturing the same
US11784126B2 (en) Semiconductor device and manufacturing method thereof
CN106560926B (zh) 具有结构稳定性的半导体器件
US11751390B2 (en) Manufacturing method of semiconductor device including stepping structure and supporting structure
KR20230014446A (ko) 반도체 소자 및 이를 제조하는 방법
US20230301103A1 (en) Three-dimensional semiconductor device and method of manufacturing the three-dimensional semiconductor device
US20210351198A1 (en) Semiconductor device and manufacturing method of semiconductor device
US20220319983A1 (en) Three-dimensional semiconductor device
US20230301102A1 (en) Three-dimensional semiconductor device and method of manufacturing the same
KR20230135367A (ko) 3차원 반도체 장치 및 이를 제조하는 방법
CN114765160A (zh) 包括具有突出部的字线结构的三维半导体装置