CN115701276A - 半导体器件以及制造其的方法 - Google Patents
半导体器件以及制造其的方法 Download PDFInfo
- Publication number
- CN115701276A CN115701276A CN202210367525.3A CN202210367525A CN115701276A CN 115701276 A CN115701276 A CN 115701276A CN 202210367525 A CN202210367525 A CN 202210367525A CN 115701276 A CN115701276 A CN 115701276A
- Authority
- CN
- China
- Prior art keywords
- conductive pattern
- lower electrode
- electrode
- dielectric layer
- upper electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 7
- 239000003990 capacitor Substances 0.000 claims abstract description 94
- 238000000034 method Methods 0.000 claims description 17
- 239000010410 layer Substances 0.000 description 105
- 101100101661 Arabidopsis thaliana UKL4 gene Proteins 0.000 description 29
- 101150091027 ale1 gene Proteins 0.000 description 29
- 108010077333 CAP1-6D Proteins 0.000 description 21
- 101000836075 Homo sapiens Serpin B9 Proteins 0.000 description 21
- 101000661807 Homo sapiens Suppressor of tumorigenicity 14 protein Proteins 0.000 description 21
- 102100029500 Prostasin Human genes 0.000 description 21
- 102100037942 Suppressor of tumorigenicity 14 protein Human genes 0.000 description 21
- 108010031970 prostasin Proteins 0.000 description 21
- 101000897856 Homo sapiens Adenylyl cyclase-associated protein 2 Proteins 0.000 description 20
- 101000836079 Homo sapiens Serpin B8 Proteins 0.000 description 20
- 101000798702 Homo sapiens Transmembrane protease serine 4 Proteins 0.000 description 20
- 102100032471 Transmembrane protease serine 4 Human genes 0.000 description 20
- 238000010586 diagram Methods 0.000 description 8
- 230000010354 integration Effects 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- 238000013519 translation Methods 0.000 description 7
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 229910000457 iridium oxide Inorganic materials 0.000 description 4
- 229910001925 ruthenium oxide Inorganic materials 0.000 description 4
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 4
- 239000010936 titanium Substances 0.000 description 3
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- 229910052741 iridium Inorganic materials 0.000 description 2
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 229910052707 ruthenium Inorganic materials 0.000 description 2
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 101710137132 Adenylyl cyclase-associated protein 2 Proteins 0.000 description 1
- 102100021879 Adenylyl cyclase-associated protein 2 Human genes 0.000 description 1
- 101710178035 Chorismate synthase 2 Proteins 0.000 description 1
- 101710152694 Cysteine synthase 2 Proteins 0.000 description 1
- GEIAQOFPUVMAGM-UHFFFAOYSA-N Oxozirconium Chemical compound [Zr]=O GEIAQOFPUVMAGM-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000010955 niobium Substances 0.000 description 1
- 229910000484 niobium oxide Inorganic materials 0.000 description 1
- URLJKFSTXLNXLG-UHFFFAOYSA-N niobium(5+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Nb+5].[Nb+5] URLJKFSTXLNXLG-UHFFFAOYSA-N 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000007847 structural defect Effects 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium(II) oxide Chemical compound [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开了半导体器件以及制造其的方法。半导体器件可以包括第一电容器和第二电容器。第一电容器可以包括第一下电极、第一上电极以及在第一下电极与第一上电极之间布置在第一高度的第一介电层。第二电容器可以被放置为与第一电容器相间隔。第二电容器可以包括第二下电极、第二上电极、以及在第二下电极和第二上电极之间布置在不同于第一高度的第二高度的第二介电层。
Description
相关申请的交叉引用
本申请要求于2021年7月21日在韩国知识产权局提交的申请号为10-2021-0095796的韩国申请的优先权，该申请通过引用被整体合并于此。
技术领域
各个实施例可以总体上涉及半导体器件以及制造其的方法，更具体地，涉及电容器以及制造电容器的方法。
背景技术
最近，由于电子技术的发展，半导体器件的小型化可以快速推进。因此，电子设备中的图案已经变得更精细。此外，为了提高半导体器件的操作可靠性，可以开发各种结构和方法。
发明内容
在本公开的实施例中，半导体器件可以包括第一电容器和第二电容器。第一电容器可以包括第一下电极、第一上电极以及在第一下电极与第一上电极之间布置在第一高度的第一介电层。第二电容器可以被放置为与第一电容器相间隔。第二电容器可以包括第二下电极、第二上电极、以及在第二下电极和第二上电极之间布置在不同于第一高度的第二高度的第二介电层。
在本公开的实施例中，根据制造半导体器件的方法，可以通过第一绝缘层形成第1-1导电图案和第1-2导电图案。第二导电图案可以电接触第1-1导电图案。第二导电图案可以具有包括闭合的下表面和开放的上表面的筒形状。第一介电层可以形成在第二导电图案上。第二绝缘层可以形成在第一介电层上。第3-1导电图案和第3-2导电图案可以形成在第二绝缘层中。第3-1导电图案可以被配置为接触第一介电层。第3-2导电图案可以被配置为接触第1-2导电图案。第四导电图案可以形成在第二绝缘层上。第四导电图案可以被配置为电接触第3-2导电图案。第四导电图案可以具有包括闭合的下表面和开放的上表面的筒形状。第二介电层可以形成在第四导电图案上。第三绝缘层可以形成在第二介电层上。第5-1导电图案和第5-2导电图案可以形成在第三绝缘层中。第5-1导电图案可以被配置为接触第3-1导电图案。第5-2导电图案可以被配置为接触第二介电层。
附图说明
根据结合附图所进行的以下详细描述，将更清楚地理解本公开的主题的以上及其他方面、特征以及优势，在附图中：
图1是示出根据各种实施例的半导体器件的立体图；
图2A和图2B是示出根据各种实施例的半导体器件的视图；
图3A至图3H是示出根据各种实施例的电容器的剖视图；
图4A至图4L是示出根据各种实施例的形成电容器的方法的平面图；
图5A至图5L是示出根据各种实施例的形成电容器的方法的剖视图；
图6是示出根据各种实施例的存储系统的框图；
图7是示出根据各种实施例的存储系统的框图；
图8是示出根据各种实施例的计算系统的框图；以及
图9是示出根据各种实施例的计算系统的框图。
具体实施方式
以下将参考附图更详细地描述本发明的各种实施例。附图是各种实施例(和中间结构)的示意图示。因此，可以预期作为例如制造技术和/或公差所引起的图示配置和形状的变化。因而，所描述的实施例不应当被理解为限于在本文图示的特定配置和形状，而是可以包括不背离如所附权利要求所限定的本发明的精神和范围的配置和形状的偏差。
在本文中参照本发明的理想实施例的剖面和/或平面图示描述了本发明。然而，本发明的实施例不应解释为限制本发明构思。尽管示出和描述了本发明的少许实施例，但本领域技术人员将理解，可以在不背离本发明的原理和精神的情况下在这些实施例中作出改变。
图1是示出根据各种实施例的半导体器件的立体图，并且图2A和图2B是示出根据各种实施例的半导体器件的视图。图2A是示出根据各种实施例的半导体器件的平面图。图2B是沿图2A中的线A-A’所截取的剖视图。
参考图1、图2A和图2B，半导体器件可以包括多个电容器CAP1、CAP2和CAP3。
电容器CAP1、CAP2和CAP3中的每一个可以具有在第一方向上延伸的棒形状。电容器CAP1、CAP2和CAP3可以包括下电极LE1、LE2和LE3、介电层CS1、CS2和CS3，以及上电极UE1、UE2和UE3。下电极LE1、LE2和LE3可以包括多晶硅、金属、金属氮化物、导电金属氧化物、其组合等等。例如，下电极LE1、LE2和LE3可以包括钛(Ti)、氮化钛(TiN)、氮化钽(TaN)、钨(W)、氮化钨(WN)、钌(Ru)、铱(Ir)、氧化钌(RuO2)、氧化铱(IrO2)、其组合等等。介电层CS1、CS2和CS3可以具有单层结构或多层结构。介电层CS1、CS2和CS3可以包括介电常数高于氧化硅的材料。例如，介电层CS1、CS2和CS3可以包括氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铌(Nb2O5)、氧化锶钛(SrTiO3)等等。上电极UE1、UE2和UE3可以包括(Ti)、氮化钛(TiN)、氮化钽(TaN)、钨(W)、氮化钨(WN)、钌(Ru)、铱(Ir)、氧化钌(RuO2)、氧化铱(IrO2)、其组合等等。
在各种实施例中，电容器CAP1、CAP2和CAP3可以根据介电层的位置被分类为第一电容器CAP1、第二电容器CAP2和第三电容器CAP3。第一电容器CAP1可以包括对应于下层的第一介电层CS1。第二电容器CAP2可以包括对应于中间层的第二介电层CS2。第三电容器CAP3可以包括对应于上层的第三介电层CS3。
电容器CAP1、CAP2和CAP3可以沿着第二方向和第三方向彼此相间隔。第二方向和第三方向可以彼此垂直，并且两个方向都可以垂直于第一方向。在各种实施例中，多个第一电容器CAP1、多个第二电容器CAP2和多个第三电容器CAP3可以沿着第二方向和第三方向彼此相间隔。例如，第一行中的第一电容器CAP1、第二电容器CAP2和第三电容器CAP3可以沿着第二方向以均匀间隙交替布置。第二行中的第一电容器CAP1、第二电容器CAP2和第三电容器CAP3可以沿着第二方向以均匀间隙交替布置。第二行中的第三电容器CAP3可以布置为填充第一行中的第一电容器CAP1和第二电容器CAP2之间的空间。第二行中的第一电容器CAP1可以布置为填充第一行中的第二电容器CAP2和第三电容器CAP3之间的空间。第二行中的第二电容器CAP2可以布置为填充第一行中的第三电容器CAP3和第一电容器CAP1之间的空间。
第三行中的电容器CAP1、CAP2和CAP3的位置和顺序可以基本上与第一行中的电容器CAP1、CAP2和CAP3的位置和顺序相同。
第一电容器CAP1可以包括第一下电极LE1、第一介电层CS1和第一上电极UE1。第一下电极LE1可以包括：具有棒形状的第一部分102A_L，以及具有包括闭合的下表面和开放的上表面的筒形状的第二部分106A_L。第一上电极UE1可以包括：具有棒形状的第一部分112A_U、具有棒形状的第二部分120A_U、以及具有棒形状的第三部分128A_U。第一上电极UE1的第一部分112A_U可以居中延伸到第一下电极LE1的第二部分106A_L中，而不接触第二部分106A_L的壁。第一介电层CS1可以布置为填充第一下电极LE1的第二部分106A_L与第一上电极UE1的第一部分112A_U之间的空间。
第二电容器CAP2可以包括第二下电极LE2、第二介电层CS2和第二上电极UE2。第二下电极LE2可以包括：具有棒形状的第一部分102B_L、具有棒形状的第二部分112B_L，以及具有包括闭合的下表面和开放的上表面的筒形状的第三部分114B_L。第二下电极LE2的第一部分102B_L可以具有基本上与第一下电极LE1的第一部分102A_L的高度相同的高度。第二上电极UE2可以包括：具有棒形状的第一部分120B_U以及具有棒形状的第二部分128B_U。第二上电极UE2的第二部分128B_U可以具有基本上与第一上电极UE1的第三部分128A_U的高度相同的高度。第二上电极UE2的第一部分120B_U可以居中延伸到第二下电极LE2的第三部分114B_L中。第二介电层CS2可以布置为填充第二下电极LE2的第三部分114B_L与第二上电极UE2的第一部分120B_U之间的空间。
第三电容器CAP3可以包括第三下电极LE3、第三介电层CS3和第三上电极UE3。第三下电极LE3可以包括：具有棒形状的第一部分102C_L、具有棒形状的第二部分112C_L、具有棒形状的第三部分120C_L，以及具有包括闭合的下表面的筒形状的第四部分122C_L。第三下电极LE3的第一部分102C_L可以具有基本上与第一下电极LE1的第一部分102A_L的高度以及第二下电极LE2的第一部分102B_L的高度相同的高度。第三下电极LE3的第二部分112C_L可以具有基本上与第二下电极LE2的第二部分112B_L的高度相同的高度。第三上电极UE3可以具有居中延伸到第三下电极LE3的第四部分122C_L中的仅一个呈棒形状的部分。第三介电层CS3可以布置为填充第三下电极LE3的第四部分122C_L与第三上电极UE3的棒形状部分之间的空间。
在如图2A所示的平面视图中，第一下电极LE1的筒形第二部分106A_L可以与第二下电极LE2的筒形第三部分114B_L部分地重叠。另外，第一下电极LE1的筒形第二部分106A_L可以与第三下电极LE3的筒形第四部分122C_L部分地重叠。然而，在剖视图中，因为第一下电极LE1的第二部分106A_L、第二下电极LE2的第三部分114B_L和第三下电极LE3的第四部分122C_L可以位于不同水平位上，所以第一下电极LE1的第二部分106A_L、第二下电极LE2的第三部分114B_L和第三下电极LE3的第四部分122C_L可以不彼此电接触。因此，第一电容器CAP1、第二电容器CAP2和第三电容器CAP3之间的距离可以减小，从而提供具有更高集成度的半导体器件。
图3A至图3H是示出根据各种实施例的电容器的剖视图。图3A至图3H是图2B中的部分“B”的放大图，用于示出上电极、介电层和下电极的各种结构。
参考图3A，下电极LE可以包括第一部分LPT1和第二部分LPT2。第一部分LPT1可以具有包括闭合的下表面和开放的上表面的筒形状。第二部分LPT2可以具有从第一部分LPT1向下突出的棒形状。上电极UE可以包括第一部分UPT1和第二部分UPT2。第一部分UPT1可以具有延伸到下电极LE的第一部分LPT1中的棒形状。第二部分UPT2可以向上突出。第二部分UPT2可以具有比第一部分UPT1的宽度(或直径)大的宽度(或直径)。介电层CS可以布置为填充下电极LE的第一部分LPT1与上电极UE的第一部分UPT1之间的空间。
参考图3B，下电极LE可以具有基本上与图3A中的下电极LE的结构相同的结构。上电极UE可以包括第一部分UPT1、第二部分UPT2和第三部分UPT3。第一部分UPT1可以具有延伸到下电极LE的第一部分LPT1中的棒形状。第二部分UPT2可以具有比第一部分UPT1的宽度(或直径)大的宽度(或直径)。第二部分UPT2可以从第三部分UPT3的上表面的中央部分向上突出。第三部分UPT3可以布置在第一部分UPT1和第二部分UPT2之间、具有圆盘形状。介电层CS可以布置为填充下电极LE的第一部分LPT1与上电极UE的第一部分UPT1和第三部分UPT3之间的空间。
参考图3C，下电极LE可以包括第一部分LPT1、第二部分LPT2和第三部分LPT3。第一部分LPT1可以具有包括闭合的下表面和开放的上表面的筒形状。第二部分LPT2可以从第一部分LPT1的下表面的中央部分向下突出。第三部分LPT3可以从第二部分LPT2的下表面的中央部分向下突出。第三部分LPT3可以具有比第二部分LPT2的直径小的直径。上电极UE可以包括第一部分UPT1、第二部分UPT2、第三部分UPT3和第四部分UPT4。第一部分UPT1可以具有延伸到下电极LE的第一部分LPT1中的棒形状。第二部分UPT2可以具有比第一部分UPT1的宽度(或直径)大的宽度(或直径)。第二部分UPT2可以从第三部分UPT3的上表面的中央部分向上突出。第三部分UPT3可以布置在第一部分UPT1和第二部分UPT2之间、具有圆盘形状。第四部分UPT4可以从第二部分UPT2的上表面的中央部分向上突出。第四部分UPT4可以具有比第二部分UPT2的直径小的直径。介电层CS可以布置为填充下电极LE的第一部分LPT1与上电极UE的第一部分UPT1和第三部分UPT3之间的空间。
参考图3D，下电极LE可以包括第一部分LPT1、第二部分LPT2和第三部分LPT3。第一部分LPT1可以具有包括闭合的下表面和开放的上表面的筒形状。第二部分LPT2可以从第一部分LPT1的下表面的中央部分向下突出。第三部分LPT3可以从第二部分LPT2的下表面的中央部分向下突出。第三部分LPT3可以具有比第二部分LPT2的直径小的直径。上电极UE可以包括第一部分UPT1、第二部分UPT2、第三部分UPT3_1和UPT3_2以及第四部分UPT4。第一部分UPT1可以具有延伸到下电极LE的第一部分LPT1中的棒形状。第二部分UPT2可以具有比第一部分UPT1的宽度(或直径)大的宽度(或直径)。第二部分UPT2可以从第三部分UPT3_1和UPT3_2的上表面的中央部分向上突出。第三部分UPT3_1和UPT3_2可以布置在第一部分UPT1和第二部分UPT2之间。第四部分UPT4可以从第二部分UPT2的上表面的中央部分向上突出。第四部分UPT4可以具有比第二部分UPT2的直径小的直径。上电极UE的第三部分UPT3_1和UPT3_2可以具有包括闭合的上表面和开放的下表面的筒形状。下电极LE的第一部分LPT1可以布置为在上电极UE的第三部分UPT3_1和UPT3_2中延伸。介电层CS可以形成在由下电极LE的第一部分LPT1以及上电极UE的第三部分UPT3_1和UPT3_2所限定的空间中。
参考图3E，上电极UE可以包括第一部分UPT1和第二部分UPT2。第一部分UPT1可以包括闭合的上表面和开放的下表面。第二部分UPT2可以从第一部分UPT1的上表面的中央部分向上突出。下电极LE可以包括第一部分LPT1和第二部分LPT2。第一部分LPT1可以具有延伸到上电极UE的第一部分UPT1中的棒形状。第二部分LPT2可以具有比第一部分LPT1的宽度(或直径)大的宽度(或直径)。第二部分LPT2可以从第一部分LPT1的下表面的中央部分向下突出。介电层CS可以布置为填充下电极LE的第一部分LPT1与上电极UE的第一部分UPT1之间的空间。
参考图3F，上电极UE可以具有基本上与图3E中的上电极UE的结构相同的结构。下电极LE可以包括第一部分LPT1、第二部分LPT2和第三部分LPT3。第一部分LPT1可以具有延伸到上电极UE的第一部分UPT1中的棒形状。第二部分LPT2可以具有比第一部分LPT1的宽度(或直径)大的宽度(或直径)。第二部分LPT2可以从第三部分LPT3的下表面的中央部分向下突出。第三部分LPT3可以布置在第一部分LPT1和第二部分LPT2之间、具有圆盘形状。介电层CS可以布置为填充上电极UE的第一部分UPT1与下电极LE的第一部分LPT1和第三部分LPT3之间的空间。
参考图3G，上电极UE可以包括第一部分UPT1、第二部分UPT2和第三部分UPT3。第一部分UPT1可以具有包括闭合的上表面和开放的下表面的筒形状。第二部分UPT2可以从第一部分UPT1的上表面的中央部分向上突出。第三部分UPT3可以从第二部分UPT2的上表面的中央部分向上突出。第三部分UPT3可以具有比第二部分UPT2的直径小的直径。下电极LE可以包括第一部分LPT1、第二部分LPT2、第三部分LPT3和第四部分LPT4。第一部分LPT1可以具有延伸到上电极UE的第一部分UPT1中的棒形状。第二部分LPT2可以具有比第一部分LPT1的宽度(或直径)大的宽度(或直径)。第二部分LPT2可以从第三部分LPT3的下表面的中央部分向下突出。第三部分LPT3可以布置在第一部分LPT1和第二部分LPT2之间、具有圆盘形状。第四部分LPT4可以从第二部分LPT2的下表面的中央部分向下突出。第四部分LPT4可以具有比第二部分LPT2的直径小的直径。介电层CS可以布置为填充上电极UE的第一部分UPT1与下电极LE的第一部分LPT1和第三部分LPT3之间的空间。
参考图3H，上电极UE可以包括第一部分UPT1、第二部分UPT2和第三部分UPT3。第一部分UPT1可以具有包括闭合的上表面和开放的下表面的筒形状。第二部分UPT2可以从第一部分UPT1的上表面的中央部分向上突出。第三部分UPT3可以从第二部分UPT2的上表面的中央部分向上突出。第三部分UPT3可以具有比第二部分UPT2的直径小的直径。下电极LE可以包括第一部分LPT1、第二部分LPT2、第三部分LPT3_1和LPT3_2以及第四部分LPT4。第一部分LPT1可以具有延伸到上电极UE的第一部分UPT1中的棒形状。第二部分LPT2可以具有比第一部分LPT1的宽度(或直径)大的宽度(或直径)。第二部分LPT2可以从第三部分LPT3_1和LPT3_2的下表面的中央部分向下突出。第三部分LPT3_1和LPT3_2可以布置在第一部分LPT1和第二部分LPT2之间。第四部分LPT4可以从第二部分LPT2的下表面的中央部分向下突出。第四部分LPT4可以具有比第二部分LPT2的直径小的直径。下电极LE的第三部分LPT3_1和LPT3_2可以具有包括闭合的下表面和开放的上表面的筒形状。上电极UE的第一部分UPT1可以布置为在下电极LE的第三部分LPT3_1和LPT3_2中延伸。介电层CS可以形成在由上电极UE的第一部分UPT1以及下电极LE的第三部分LPT3_1和LPT3_2所限定的空间中。
在各种实施例中，电容器可以具有各种结构，而不限于以上提及的结构。
在下文中，可以详细地说明根据实施例的制造包括电容器的半导体器件的方法。
图4A至图4L是示出根据各种实施例的形成电容器的方法的平面图，并且图5A至图5L是示出根据各种实施例的形成电容器的方法的剖视图。图5A至图5L是沿图4A至图4L中的线A-A’所截取的剖视图。
参考图4A和图5A，可以形成多个第一导电图案102A_L、102B_L和102C_L。可以通过蚀刻第一绝缘层100以形成孔以及通过利用导电材料填充孔来形成第一导电图案102A_L、102B_L和102C_L。
尽管图中未描绘，但可以在第一绝缘层100之下形成底层结构。第一导电图案102A_L、102B_L和102C_L可以与底层结构电连接。
在下文中，为了方便解释，第一导电图案102A_L、102B_L和102C_L可以被称为第1-1导电图案102A_L、第1-2导电图案102B_L和第1-3导电图案102C_L。
参考图4B和图5B，第二导电图案106A_L可以电连接到第一导电图案102A_L、102B_L和102C_L中的至少一个。
具体地，在具有第一导电图案102A_L、102B_L和102C_L的第一绝缘层100上可以形成第二绝缘层104。可以蚀刻第二绝缘层104以形成被配置为暴露第1-1导电图案102A_L的孔。该孔可以具有大于第1-1导电图案102A_L的宽度(或直径)的尺寸。第二导电图案106A_L可以共形地形成在该孔的内壁上。第二导电图案106A_L可以具有包括闭合的下表面和开放的上表面的筒形状。
在这里，第1-1导电图案102A_L和第二导电图案106A_L可以用作通过以下工艺形成的第一电容器CAP1的第一下电极LE1。
参考图4C和图5C，然后可以去除第二绝缘层104。可以在第二导电图案106A_L、第一绝缘层100、第1-2导电图案102B_L和第1-3导电图案102C_L上共形地形成第一介电层108。第一介电层108可以形成在第二导电图案106A_L的内壁和外壁上，但是可以不填充第二导电图案106A_L的整个空间。
参考图4D和图5D，然后可以在第一介电层108上形成第三绝缘层110。可以蚀刻第三绝缘层110以形成多个孔。至少一个孔可以被配置为暴露第二导电图案106A_L中的第一介电层108。可以通过蚀刻第三绝缘层110和第一介电层108来形成其余孔以暴露第1-2导电图案102B_L和第1-3导电图案102C_L。可以部分地刻蚀第一介电层108以形成第一介电图案108A。第一介电图案108A可以用作图2B中的第一电容器CAP1的第一介电层CS1。
参考图4E和图5E，可以利用第三导电图案112A_U、112B_L和112C_L来填充第三绝缘层110的孔。在下文中，为了方便解释，第三导电图案112A_U、112B_L和112C_L可以被称为第3-1导电图案112A_U、第3-2导电图案112B_L和第3-3导电图案112C_L。
第3-1导电图案112A_U可以被配置为接触第一介电图案108A。第3-2导电图案112B_L可以被配置为接触第1-2导电图案102B_L。第3-3导电图案112C_L可以被配置为接触第1-3导电图案102C_L。
参考图4F和图5F，可以在第三绝缘层110上形成第四导电图案114B_L。第四导电图案114B_L可以电接触第3-2导电图案112B_L。第四导电图案114B_L可以具有包括闭合的下表面和开放的上表面的筒形状。可以通过基本上与在图4B和图5B中形成第二导电图案106A_L的工艺相同的工艺来形成第四导电图案114B_L。因此，在本文可以为简要起见而省略关于用于形成第四导电图案114B_L的工艺的更进一步说明。
在这里，第1-2导电图案102B_L、第3-2导电图案112B_L和第四导电图案114B_L可以用作第二电容器CAP2的第二下电极LE2。
参考图4G和图5G，可以在第四导电图案114B_L上共形地形成第二介电层116。第二介电层116可以形成在第四导电图案114B_L的内壁和外壁上，但是可以不填充第四导电图案114B_L的整个空间。
参考图4H和图5H，然后可以在第二介电层116上形成第四绝缘层118。可以蚀刻第四绝缘层118以形成多个孔。至少一个孔可以被配置为暴露第四导电图案114B_L中的第二介电层116。可以通过蚀刻第四绝缘层118和第二介电层116来形成其余孔以暴露第3-1导电图案112A_U的上表面和第3-3导电图案112C_L的上表面。可以部分地蚀刻第二介电层116以形成第二介电图案116B。第二介电图案116B可以用作图2B中的第二电容器CAP2的第二介电层CS2。
参考图4I和图5I，可以利用第五导电图案120A_U、120B_U和120C_L来填充第四绝缘层118的孔。在下文中，为了方便解释，第五导电图案120A_U、120B_U和120C_L可以被称为第5-1导电图案120A_U、第5-2导电图案120B_U和第5-3导电图案120C_L。
第5-2导电图案120B_U可以被配置为接触第二介电层116B(或CS2)。第5-1导电图案120A_U可以被配置为接触第3-1导电图案112A_U。第5-3导电图案120C_L可以被配置为接触第3-3导电图案112C_L。
参考图4J和图5J，可以在第四绝缘层118上形成第六导电图案122C_L。第六导电图案122C_L可以电接触第5-3导电图案120C_L。第六导电图案122C_L可以具有包括闭合的下表面和开放的上表面的筒形状。可以通过基本上与在图4B和图5B中形成第二导电图案106A_L的工艺相同的工艺来形成第六导电图案122C_L。因此，在本文可以为简要起见而省略关于用于形成第六导电图案122C_L的工艺的更进一步说明。
在这里，第1-3导电图案102C_L、第3-3导电图案112C_L、第5-3导电图案120C_L和第六导电图案122C_L可以用作第三电容器CAP3的第三下电极LE3。
参考图4K和图5K，可以在第六导电图案122C_L上共形地形成第三介电层124。第三介电层124可以形成在第六导电图案122C_L的内壁和外壁上，但是可以不填充第六导电图案122C_L的整个空间。
参考图4L和图5L，然后可以在第三介电层124上形成第五绝缘层126。可以蚀刻第五绝缘层126以形成多个孔。至少一个孔可以被配置为暴露第六导电图案122C_L中的第三介电层124。可以通过蚀刻第五绝缘层126和第三介电层124来形成其余孔以暴露第5-1导电图案120A_U的上表面和第5-2导电图案120B_U的上表面。可以部分地刻蚀第三介电层124以形成第三介电图案124C。第三介电图案124C可以用作图2B中的第三电容器CAP3的第三介电层CS3。
参考图2A和图2B，可以利用第七导电图案128A_U、128B_U和UE3来填充第五绝缘层126的孔。在下文中，为了方便解释，第七导电图案128A_U、128B_U和UE3可以被称为第7-1导电图案128A_U、第7-2导电图案128B_U和第7-3导电图案UE3。
第7-3导电图案UE3可以被配置为接触第三介电图案124C。第7-1导电图案128A_U可以被配置为接触第5-1导电图案120A_U。第7-2导电图案128B_U可以被配置为接触第5-2导电图案120B_U。
因此，可以完成第一电容器CAP1、第二电容器CAP2和第三电容器CAP3。第一电容器CAP1可以包括第一下电极LE1、第一介电图案108A和第一上电极UE1。第一下电极LE1可以包括第1-1导电图案102A_L和第二导电图案106A_L。第一上电极UE1可以包括第3-1导电图案112A_U、第5-1导电图案120A_U和第7-1导电图案128A_U。第二电容器CAP2可以包括第二下电极LE2、第二介电图案116B和第二上电极UE2。第二下电极LE2可以包括第1-2导电图案102B_L、第3-2导电图案112B_L和第四导电图案114B_L。第二上电极UE2可以包括第5-2导电图案120B_U和第7-2导电图案128B_U。第三电容器CAP3可以包括第三下电极LE3、第三介电图案124C和第三上电极UE3。第三下电极LE3可以包括第1-3导电图案102C_L、第3-3导电图案112C_L、第5-3导电图案120C_L和第六导电图案122C_L。第三上电极UE3可以包括第7-3导电图案UE3。
图6是示出根据各种实施例的存储系统的框图。
参考图6，存储系统1000可以包括存储器件1200和控制器1100。
存储器件1200可以用于存储诸如文本、图形、软件代码等的数据信息。存储器件1200可以包括非易失性存储器。另外，存储器件1200可以包括图1至图5L的电容器，其中介电层的位置可以彼此不同，以提高电容器的集成度。
存储器件1200可以包括通过具有绝缘桥接件的狭缝划分的存储块。
控制器1100可以与主机和存储器件1200相连接。控制器1100响应于主机的请求来访问存储器件1200。例如，控制器1100可以控制存储器件1200的读操作、写操作、擦除操作、后台操作等等。
控制器1100可以包括随机存取存储器(RAM)1110、中央处理单元(CPU)1120、主机接口1130、纠错码(ECC)电路1140和存储接口1150。
RAM 1110可以用作CPU 1120的操作存储器、存储器件1200的高速缓存存储器、存储器件1200和主机之间的缓冲存储器等等。可以由静态随机存取存储器(SRAM)、只读存储器(ROM)等来代替RAM 1110。
CPU 1120可以控制控制器1100的操作。例如，CPU 1120可以使用存储在RAM 1110中的诸如闪存转换层(FTL)的固件。
主机接口1130可以与主机对接。例如，主机接口1130可以通过诸如以下的各种协议中的至少一个与主机对接：通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互联(PCI)协议、高速PCI协议、先进技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小接口(SCSI)协议、增强小型磁盘接口(ESDI)协议、集成驱动电子(IDE)协议、私有协议等等。
ECC电路1140可以使用纠错码(ECC)来检测和校正从存储器件1200中读取的数据中的错误。
存储接口1150可以与存储器件1200对接。例如，存储接口1150可以包括NAND接口、NOR接口等等。
控制器1100可以进一步包括被配置为暂时地存储数据的缓冲存储器。缓冲存储器可以暂时地存储通过主机接口1130向外部设备传送的数据。缓冲存储器可以暂时地存储通过存储接口1150向存储器件1200传送的数据。控制器1100可以进一步包括ROM，该ROM被配置为存储用于使控制器1100与主机对接的代码数据。
因此，绝缘桥接件可以纠正存储块的结构缺陷以改善存储系统1000的特性。
图7是示出根据各种实施例的存储系统的框图。
参考图7，存储系统1000’可以包括存储器件1200’和控制器1100’。控制器1100’可以包括RAM 1110、CPU 1120、主机接口1130、ECC电路1140和存储接口1150。
存储器件1200’可以包括非易失性存储器。另外，存储器件1200’可以包括图1至图5L的电容器，其中介电层的位置可以彼此不同以提高电容器的集成度。
另外，存储器件1200’可以包括多芯片封装，该多芯片封装包括多个存储芯片。存储芯片可以被划分为多个组。各组可以通过第一通道CH1至第k通道CHk与控制器1100’进行通信。一个组中的存储芯片可以通过公共通道与控制器1100’进行通信。存储系统1000’可以包括分别连接到存储器件1200’中的对应的存储芯片的通道。
因此，存储系统1000’的每一个电容器中的介电层的位置可以彼此不同以提高电容器的集成度。
图8是示出根据各种实施例的计算系统的框图。
参考图8，计算系统2000可以包括存储器件2100、CPU 2200、RAM 2300、用户接口2400、电源2500和系统总线2600。
存储器件2100可以存储通过用户接口2400提供的数据、由CPU 2200处理的数据等等。另外，存储器件2100可以通过系统总线2600电耦接到CPU 2200、RAM 2300、用户接口2400和电源2500。例如，存储器件2100可以直接地连接到系统总线2600，或者通过控制器间接地连接到系统总线2600。当存储器件2100可以直接地连接到系统总线2600时，可以由CPU2200、RAM 2300等来执行控制器的功能。
存储器件2100可以包括非易失性存储器。另外，存储器件2100可以包括图1至图5L的电容器，其中介电层的位置可以彼此不同以提高电容器的集成度。存储器件2100可以包括多芯片封装，该多芯片封装包括实施例的多个存储器件。
在各个实施例中，计算系统2000可以包括计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、web平板机、无线电话、移动式电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏设备、导航仪、黑盒、数字照相机、3维电视机、数字录音机、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、远程信息处理网络、RFID等等。
因此，电容器的集成度可以改善，从而提高计算系统2000的特性。
图9是示出根据各种实施例的计算系统的框图。
参考图9，计算系统3000可以包括软件层，该软件层包括操作系统(OS)3200、应用3100、文件系统3300、转换层3400等等。计算系统3000可以包括诸如存储器件3500的硬件层。
OS 3200可以管理计算系统3000的软件和硬件。OS 3200可以控制CPU的编程操作。应用3100可以包括在计算系统3000中运行的各种应用程序。应用3100可以包括由OS 3200运行的实用程序。
文件系统3300可以是在计算系统3000中用于管理数据、文件等的逻辑结构。文件系统3300可以组织文件或数据以使其被存储在存储器件3500中。可以根据计算系统3000中使用的OS 3200来确定文件系统3300。例如，当OS 3200可以是微软公司的视窗(windows)时，文件系统3300可以包括文件分配表(FAT)、NT文件系统(NTFS)等。当OS 3200可以是Unix/Linux时，文件系统3300可以包括扩展文件系统(EXT)、Unix文件系统(UFS)、日志文件系统(JFS)等等。
在各种实施例中，在图中可以通过单独的框来表示OS 3200、应用3100和文件系统3300。替换地，OS 3200可以包括应用3100和文件系统3300。
转换层3400可以响应于文件系统3300的请求而将地址转换为存储器件3500的适当形态。例如，转换层3400可以将由文件系统3300生成的逻辑地址转换为存储器件3500的物理地址。逻辑地址与物理地址的映射信息可以被存储为地址转换表。例如，转换层3400可以包括闪存转换层(FTL)、通用闪存存储链路层(ULL)等等。
存储器件3500可以包括非易失性存储器件，其包括图1至图5L的电容器中的任一个。计算系统3000可以被分类为在上层区域中执行的OS层以及在下层区域中执行的控制器层。应用3100、OS 3200和文件系统3300可以被包括在OS层中以由计算系统3000的操作存储器来驱动。转换层3400可以被包括在OS层或控制器层中。
因此，计算系统3000可以具有其中所使用的电容器的改善的集成度。
以上所描述的实施例意图进行说明而不限制本发明。各种替换方式和等同方式是可能的。本发明不限于在本文描述的实施例。本发明也不受限于任何特定类型的半导体器件。考虑本公开，其他添加、扣除，或修改是明显的，并且其旨在落入所附权利要求的范围内。
Claims (17)
1.一种半导体器件，包括：
第一电容器，其包括第一下电极、第一上电极以及在所述第一下电极与所述第一上电极之间布置在第一高度的第一介电层；以及
第二电容器，其与所述第一电容器相间隔，所述第二电容器包括第二下电极、第二上电极以及在所述第二下电极与所述第二上电极之间布置在不同于所述第一高度的第二高度的第二介电层。
2.根据权利要求1所述的半导体器件，其中，所述第一下电极和所述第二下电极在平面视图中彼此部分地重叠。
3.根据权利要求1所述的半导体器件，其中，所述第一下电极包括：
第一部分，其具有包括闭合的下表面和开放的上表面的筒形状；以及
第二部分，其从所述第一部分向下延伸，以及
其中，所述第一介电层布置在所述第一下电极的所述第一部分上。
4.根据权利要求3所述的半导体器件，其中，所述第二下电极包括：
第一部分，其具有包括闭合的下表面和开放的上表面的筒形状；以及
第二部分，其从所述第二下电极的所述第一部分向下延伸，
其中，所述第二介电层布置在所述第二下电极的所述第一部分上，以及
其中，所述第二下电极的所述第二部分的高度高于所述第一下电极的所述第二部分的高度。
5.根据权利要求4所述的半导体器件，其中，所述第一下电极的所述第一部分和所述第二下电极的所述第一部分在平面视图中彼此重叠。
6.根据权利要求1所述的半导体器件，其中，所述第一下电极包括：
第一部分，其具有包括闭合的下表面和开放的上表面的筒形状；以及
第二部分，其从所述第一下电极的所述第一部分向下延伸，
其中，所述第一上电极包括：
第一部分，其具有延伸到所述第一下电极的所述第一部分中的棒形状；以及
第二部分，其从所述第一上电极的所述第一部分向上延伸，以及
其中，所述第一介电层布置在所述第一下电极的所述第一部分与所述第一上电极的所述第一部分之间。
7.根据权利要求1所述的半导体器件，其中，所述第一下电极包括：
第一部分，其具有包括闭合的下表面和开放的上表面的筒形状；以及
第二部分，其从所述第一下电极的所述第一部分向下延伸，
其中，所述第一上电极包括：
第一部分，其具有延伸到所述第一下电极的所述第一部分中的棒形状；
第二部分，其从所述第一上电极的所述第一部分向上延伸；以及
第三部分，其在所述第一上电极中的所述第一部分和所述第二部分之间具有圆盘形状，以及
其中，所述第一介电层布置在所述第一下电极的所述第一部分与所述第一上电极的所述第一部分和所述第三部分之间。
8.根据权利要求1所述的半导体器件，其中，所述第一下电极包括：
第一部分，其具有包括闭合的下表面和开放的上表面的筒形状；以及
第二部分，其从所述第一下电极的所述第一部分向下延伸，
其中，所述第一上电极包括：
第一部分，其具有延伸到所述第一下电极的所述第一部分中的棒形状；
第二部分，其从所述第一上电极的所述第一部分向上延伸；以及
第三部分，其在所述第一上电极中的所述第一部分和所述第二部分之间具有包括闭合的上表面和开放的下表面的筒形状，
其中，所述第一上电极的所述第三部分围绕所述第一下电极的所述第一部分，以及
其中，所述第一介电层布置在所述第一下电极的所述第一部分与所述第一上电极的所述第三部分之间。
9.根据权利要求1所述的半导体器件，其中，所述第一上电极包括：
第一部分，其具有包括闭合的上表面和开放的下表面的筒形状；以及
第二部分，其从所述第一上电极的所述第一部分向上延伸，
其中，所述第一下电极包括：
第一部分，其具有延伸到所述第一上电极的所述第一部分中的棒形状；以及
第二部分，其从所述第一下电极的所述第一部分向下延伸，以及
其中，所述第一介电层布置在所述第一上电极的所述第一部分与所述第一下电极的所述第一部分之间。
10.根据权利要求1所述的半导体器件，其中，所述第一上电极包括：
第一部分，其具有包括闭合的上表面和开放的下表面的筒形状；以及
第二部分，其从所述第一上电极的所述第一部分向上延伸，
其中，所述第一下电极包括：
第一部分，其具有延伸到所述第一上电极的所述第一部分中的棒形状，
第二部分，其从所述第一下电极的所述第一部分向下延伸；以及
第三部分，其在所述第一下电极中的所述第一部分和所述第二部分之间具有圆盘形状，以及
其中，所述第一介电层布置在所述第一上电极的所述第一部分与所述第一下电极的所述第一部分和所述第三部分之间。
11.根据权利要求1所述的半导体器件，其中，所述第一上电极包括：
第一部分，其具有包括闭合的上表面和开放的下表面的筒形状；以及
第二部分，其从所述第一上电极的所述第一部分向上延伸，
其中，所述第一下电极包括：
第一部分，其具有延伸到所述第一上电极的所述第一部分中的棒形状，
第二部分，其从所述第一下电极的所述第一部分向下延伸；以及
第三部分，其在所述第一下电极中的所述第一部分和所述第二部分之间具有包括闭合的下表面和开放的上表面的筒形状，以及
其中，所述第一上电极的所述第三部分围绕所述第一下电极的所述第一部分，以及所述第一介电层布置在所述第一下电极的所述第一部分与所述第一下电极的所述第三部分之间。
12.根据权利要求1所述的半导体器件，还包括：
第三电容器，其与所述第一电容器和所述第二电容器相间隔，所述第三电容器包括第三下电极、第三上电极以及在所述第三下电极与所述第三上电极之间布置在不同于所述第一高度和所述第二高度的第三高度的第三介电层。
13.根据权利要求12所述的半导体器件，其中，所述第一下电极、所述第二下电极和所述第三下电极在平面视图中彼此部分地重叠。
14.根据权利要求13所述的半导体器件，其中，所述第三下电极包括：
第一部分，其具有包括闭合的下表面和开放的上表面的筒形状；以及
第二部分，其从所述第一部分向下延伸，以及
其中，所述第三介电层布置在所述第三下电极的所述第一部分上。
15.一种制造半导体器件的方法，所述方法包括：
穿过第一绝缘层形成第1-1导电图案和第1-2导电图案；
形成第二导电图案，所述第二导电图案具有包括闭合的下表面和开放的上表面的筒形状，所述第二导电图案电接触所述第1-1导电图案；
在所述第二导电图案上形成第一介电层；
在所述第一介电层上形成第二绝缘层；
在所述第二绝缘层中形成第3-1导电图案和第3-2导电图案，所述第3-1导电图案接触所述第一介电层，以及所述第3-2导电图案接触所述第1-2导电图案；
在所述第二绝缘层上形成第四导电图案，所述第四导电图案具有包括闭合的下表面和开放的上表面的筒形状，以及所述第四导电图案电接触所述第3-2导电图案；
在所述第四导电图案上形成第二介电层；
在所述第二介电层上形成第三绝缘层；以及
在所述第三绝缘层中形成第5-1导电图案和第5-2导电图案，所述第5-1导电图案接触所述第3-1导电图案，以及所述第5-2导电图案接触所述第二介电层。
16.根据权利要求15所述的方法，还包括：
通过所述第一绝缘层形成第1-3导电图案；
在所述第二绝缘层中形成第3-3导电图案，所述第3-3导电图案接触所述第1-3导电图案；
在所述第三绝缘层中形成第5-3导电图案，所述第5-3导电图案接触所述第3-3导电图案；
在所述第三绝缘层上形成第六导电图案，所述第六导电图案接触所述第5-3导电图案，以及所述第六导电图案具有包括闭合的下表面和开放的上表面的筒形状；
在所述第六导电图案上形成第三介电层；
在所述第三介电层上形成第四绝缘层；以及
在所述第四绝缘层中形成第7-1导电图案、第7-2导电图案和第7-3导电图案，所述第7-1导电图案接触所述第5-1导电图案，所述第7-2导电图案接触所述第5-2导电图案，以及所述第7-3导电图案接触所述第三介电层。
17.一种半导体器件，包括：
彼此相间隔的第一电容器和第二电容器，
其中，所述第一电容器和所述第二电容器中的每一个包括下电极，所述下电极具有筒形部分和从所述筒形部分向下延伸的棒部分，
其中，介电层布置在所述第一电容器的下电极和所述第二电容器的下电极的相应筒形部分上，以及
其中，所述第一电容器和所述第二电容器中的每一个的所述介电层布置在所述半导体器件的不同高度处。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210095796A KR20230014446A (ko) | 2021-07-21 | 2021-07-21 | 반도체 소자 및 이를 제조하는 방법 |
| KR10-2021-0095796 | 2021-07-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN115701276A true CN115701276A (zh) | 2023-02-07 |
Family
ID=84976658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210367525.3A Pending CN115701276A (zh) | 2021-07-21 | 2022-04-08 | 半导体器件以及制造其的方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US11984446B2 (zh) |
| KR (1) | KR20230014446A (zh) |
| CN (1) | CN115701276A (zh) |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW406417B (en) * | 1998-08-06 | 2000-09-21 | United Microelectronics Corp | Manufacture of the cylinder-type capacitor of DRAM |
| KR100502669B1 (ko) * | 2003-01-28 | 2005-07-21 | 주식회사 하이닉스반도체 | 반도체 메모리소자 및 그 제조 방법 |
| KR100950752B1 (ko) | 2007-04-20 | 2010-04-05 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
| KR101589912B1 (ko) | 2009-03-20 | 2016-02-01 | 삼성전자주식회사 | 커패시터 및 이의 제조 방법 |
| JP2011044488A (ja) * | 2009-08-19 | 2011-03-03 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| US10515949B2 (en) * | 2013-10-17 | 2019-12-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated circuit and manufacturing method thereof |
| US9252205B2 (en) * | 2014-02-05 | 2016-02-02 | Coversant Intellectual Property Management Inc. | DRAM memory device with manufacturable capacitor |
-
2021
- 2021-07-21 KR KR1020210095796A patent/KR20230014446A/ko unknown
- 2021-12-29 US US17/565,248 patent/US11984446B2/en active Active
-
2022
- 2022-04-08 CN CN202210367525.3A patent/CN115701276A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR20230014446A (ko) | 2023-01-30 |
| US11984446B2 (en) | 2024-05-14 |
| US20230024352A1 (en) | 2023-01-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10978472B2 (en) | Semiconductor device and method of manufacturing the same | |
| US9245962B1 (en) | Method of manufacturing semiconductor device | |
| CN105977257B (zh) | 半导体器件及其制造方法 | |
| US9859294B2 (en) | Semiconductor device and manufacturing method thereof | |
| US9484247B2 (en) | Semiconductor device having stable structure and method of manufacturing the same | |
| KR20170096733A (ko) | 반도체 장치 및 그 제조 방법 | |
| CN105023927B (zh) | 具有三维结构的半导体器件及其制造方法 | |
| CN106560926B (zh) | 具有结构稳定性的半导体器件 | |
| US20210151376A1 (en) | Semiconductor device and manufacturing method thereof | |
| US20210249441A1 (en) | Semiconductor device and manufacturing method of the semiconductor device | |
| KR20170111724A (ko) | 반도체 장치 및 그 제조 방법 | |
| US11751390B2 (en) | Manufacturing method of semiconductor device including stepping structure and supporting structure | |
| CN115701276A (zh) | 半导体器件以及制造其的方法 | |
| US11839081B2 (en) | Semiconductor memory device including a plurality of memory blocks and method of manufacturing the same | |
| US20210351198A1 (en) | Semiconductor device and manufacturing method of semiconductor device | |
| US20230301103A1 (en) | Three-dimensional semiconductor device and method of manufacturing the three-dimensional semiconductor device | |
| CN114765160A (zh) | 包括具有突出部的字线结构的三维半导体装置 | |
| CN116782657A (zh) | 三维半导体装置及其制造方法 | |
| CN116782656A (zh) | 三维半导体设备和制造三维半导体设备的方法 | |
| CN114975462A (zh) | 存储器装置和该存储器装置的制造方法 | |
| CN116096090A (zh) | 三维半导体存储器装置的制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |