KR20170096733A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는 제1 방향으로 배열된 제1 채널막들; 상기 제1 방향과 교차된 제2 방향으로 상기 제1 채널막들과 이웃하고, 상기 제1 방향으로 배열된 제2 채널막들; 상기 제1 및 제2 채널막들의 측벽을 감싸면서 적층된 절연막들; 및 상기 절연막들의 사이에 개재되고, 상기 제2 채널막들의 일부 측벽을 감싸면서 상기 제1 방향으로 확장된 제1 금속 패턴 및 상기 제1 채널막들의 측벽 및 상기 제2 채널막들의 나머지 측벽을 감싸면서 상기 제1 방향으로 확장된 제2 금속 패턴을 포함하는 도전막들을 포함한다.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 전자 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 3차원 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 또한, 3차원 비휘발성 메모리 소자의 제조 공정시, 복수의 산화막들과 복수의 질화막들을 교대로 적층한 후, 복수의 질화막들을 복수의 도전막들로 대체함으로써 적층된 게이트 전극들을 형성한다.
그러나, 복수의 질화막들을 복수의 도전막들로 대체하는 공정의 난이도가 높다는 문제점이 있다. 특히, 질화막들을 도전막들로 대체하는 과정에서 적층물 내에 반응 가스가 잔류되고, 잔류된 반응 가스에 의해 주변 막들이 손상되어 메모리 소자의 특성이 저하되는 문제점이 유발된다.
본 발명의 일 실시예는 제조 공정이 용이하고 안정적인 구조 및 특성을 갖는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계; 상기 제1 및 제2 물질막들을 관통하고, 제1 방향 및 상기 제1 방향과 교차된 제2 방향으로 배열된 채널 홀들을 형성하는 단계; 상기 채널 홀들을 통해 상기 제1 물질막들을 제거하여 제1 개구부들을 형성하는 단계; 상기 제1 개구부들 내에 게이트 전극용 제1 도전 패턴들을 각각 형성하는 단계; 상기 채널 홀들 내에 메모리막들을 형성하는 단계; 및 상기 메모리막들 내에 채널막들을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는 제1 방향으로 배열된 제1 채널막들; 상기 제1 방향과 교차된 제2 방향으로 상기 제1 채널막들과 이웃하고, 상기 제1 방향으로 배열된 제2 채널막들; 상기 제1 및 제2 채널막들의 측벽을 감싸면서 적층된 절연막들; 및 상기 절연막들의 사이에 개재되고, 상기 제2 채널막들의 일부 측벽을 감싸면서 상기 제1 방향으로 확장된 제1 금속 패턴 및 상기 제1 채널막들의 측벽 및 상기 제2 채널막들의 나머지 측벽을 감싸면서 상기 제1 방향으로 확장된 제2 금속 패턴을 포함하는 도전막들을 포함한다.
희생막들을 도전막들로 교체하는 과정에서 채널용 홀 및 슬릿을 통해 양 방향으로 도전 물질을 채우므로, 빈 공간없이 도전 물질을 채울 수 있다. 따라서, 적층된 도전막들 내에 반응 가스가 잔류되는 것을 방지할 수 있고, 주변 막들이 손상되는 것을 방지할 수 있다. 또한, 메모리 소자의 특성이 저하되는 것을 방지하고, 메모리 소자의 로딩을 개선할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 레이아웃이다.
도 2a 내지 도 2g 및 도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 4a 내지 도 4e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 레이아웃이다.
도 1a 및 1b를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 절연막들(미도시됨) 및 도전막들(C)이 교대로 적층된 적층물들(ST)을 포함하고, 적층물들(ST)의 사이에는 슬릿 절연막(SLI)이 위치된다. 도전막들(C) 및 슬릿 절연막(SLI)은 제1 방향으로 확장되고, 슬릿 절연막(SLI)에 의해 제2 방향(Ⅱ-Ⅱ')으로 이웃한 도전막들(C)이 상호 절연될 수 있다.
제1 채널막들(CH1)은 제1 방향(I-I')으로 배열되어 하나의 채널 열을 구성하고, 제2 채널막들(CH2)은 제1 방향(I-I')으로 배열되어 하나의 채널 열을 구성한다. 각각의 채널 열들은 제1 방향(I-I')으로 확장된다. 또한, 제1 및 제2 채널막들(CH1, CH2)은 적층물들(ST)을 적층 방향으로 관통하며, 하나의 적층물(ST) 내에 적어도 두 개의 채널 열이 위치된다.
제1 채널막들(CH1)과 제2 채널막들(CH2)은 제1 방향(I-I')과 교차된 제2 방향(Ⅱ-Ⅱ')으로 이웃한다. 제1 채널막들(CH1)과 제2 채널막들(CH2)은 제2 방향(Ⅱ-Ⅱ')으로 중심이 일치되도록 배열되거나 어긋나게 배열될 수 있다. 본 도면에서는 제1 채널막들(CH1)과 제2 채널막들(CH2)이 지그재그 형태로 엇갈리게 배열된 경우를 도시하였다.
제2 채널막들(CH2)은 슬릿 절연막(SLI)과 상대적으로 가깝게 위치되고, 제1 채널막들(CH1)은 슬릿 절연막(SLI)과 상대적으로 멀리 위치된다. 예를 들어, 채널막들(CH1, CH2) 중에서 슬릿 절연막(SLI)의 바로 옆에 위치된 채널막이 제2 채널막들(CH2)일 수 있다.
각각의 도전막들(C)은 슬릿 절연막(SLI)과 접하고 제1 방향(I-I')으로 확장된 제1 금속 패턴(11) 및 제1 금속 패턴(11)과 전기적으로 연결되고 제1 방향(I-I')으로 확장된 제2 금속 패턴(12)을 포함할 수 있다. 또한, 각각의 도전막들(C)은 제1 금속 패턴(11)을 감싸는 제1 베리어 패턴(13) 및 제2 금속 패턴(12)을 감싸는 제2 베리어 패턴(14)을 포함할 수 있다. 따라서, 제1 금속 패턴(11)과 제2 금속 패턴(12)은 제1 및 제2 베리어 패턴(13, 14)을 통해 전기적으로 연결될 수 있다.
예를 들어, 제1 베리어 패턴(13)은 슬릿 절연막(SLI)의 접면을 제외한 제1 금속 패턴(11)의 측벽, 상부면 및 하부면을 감싸도록 형성될 수 있으며, "C" 형태를 가질 수 있다. 또한, 제2 베리어 패턴(14)은 제2 금속 패턴(12)의 전면을 감싸도록 형성될 수 있다.
또한, 제1 및 제2 채널막들(CH1, CH2)과 도전막들(C)의 사이에는 메모리막들(M1, M2)이 개재된다. 예를 들어, 메모리막들(M1, M2)은 제1 및 제2 채널막들(CH1, CH2)의 측벽을 감싸고, 제1 및 제2 채널막들(CH1, CH2)과 제1 및 제2 베리어 패턴들(13, 14)의 사이에 개재된다. 메모리막(M1, M2)은 터널절연막, 데이터 저장막 및 전하차단막 중 적어도 하나를 포함할 수 있고, 데이터 저장막은 폴리실리콘 등의 플로팅 게이트, 질화물 등의 전하 트랩 물질, 상변화물질, 나노 닷 등을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 적층된 희생막들을 도전막들(C)로 대체하는 과정에서, 양 방향으로 도전물질을 채운다. 따라서, 양 방향으로 채우는 도전 물질의 양에 따라 제1 금속 패턴(11)과 제2 금속 패턴(12)이 동일한 폭(W1=W2)을 갖거나 상이한 폭(W1>W2, W1<W2)을 가질 수 있다.
도 1a를 참조하면, 제1 금속 패턴(11)이 제2 채널막들(CH2)의 일부 측벽을 감싸면서 제1 방향(I-I')으로 확장되고, 제2 금속 패턴(12)이 제1 채널막들(CH1)의 측벽 및 제2 채널막들(CH2)의 나머지 측벽을 감싸면서 제1 방향(I-I')으로 확장된다. 따라서, 각각의 제2 채널막들(CH2)의 측벽이 제1 및 제2 금속 패턴들(11, 12)로 감싸지고, 각각의 제1 채널막들(CH1)의 측벽이 제2 금속 패턴들(12)에 의해 감싸진다.
제1 베리어 패턴(13)이 제2 채널막들(CH2)의 일부 측벽을 감싸고, 제1 금속 패턴(11)과 제2 금속 패턴(12)의 사이에 개재된다. 제2 베리어 패턴(14)이 제1 채널막들(CH1)의 측벽 및 제2 채널막들(CH2)의 나머지 측벽을 감싸고, 제2 금속 패턴(12)과 제1 베리어 패턴(13)의 사이에 개재된다.
제1 메모리막(M1)이 제1 채널막(CH1)의 측벽을 감싸고, 제1 채널막(CH1)과 제2 베리어 패턴들(14)의 사이에 개재된다. 또한, 제2 메모리막(M2)이 제2 채널막(CH2)의 측벽을 감싸고, 제2 채널막(CH2)과 제1 베리어 패턴(13)의 사이 및 제2 채널막(CH2)과 제2 베리어 패턴(14)의 사이에 개재된다.
도 1b를 참조하면, 제2 금속 패턴(12)이 제1 채널막들(CH1) 및 제2 채널막들(CH2)의 측벽을 감싸고, 제1 방향(I-I)으로 확장된다. 제1 금속 패턴(11)이 제2 금속 패턴(12)과 슬릿 절연막(SLI)의 사이에 개재되고, 슬릿 절연막(SLI)과 접하면서 제1 방향(I-I')으로 확장된다. 또한, 제1 베리어 패턴(13)이 제1 금속 패턴(11)을 감싸고, 제2 베리어 패턴(14)이 제1 채널막들(CH1) 및 제2 채널막들(CH2)의 측벽을 감싼다.
제1 메모리막(M1)이 제1 채널막(CH1)의 측벽을 감싸고, 제1 채널막(CH1)과 제2 베리어 패턴들(14)의 사이에 개재된다. 또한, 제2 메모리막(M2)이 제2 채널막(CH2)의 측벽을 감싸고, 제2 채널막(CH2)과 제2 베리어 패턴들(14)의 사이에 개재된다.
전술한 바와 같은 구조에 따르면, 적층된 절연막들 사이에 도전 물질, 특히 금속물을 완전히 채울 수 있으므로, 도전막들(C)의 저항 값을 감소시킬 수 있다. 따라서, 메모리 장치의 로딩이 개선된다. 제1 금속 패턴(11)과 제2 금속 패턴(12)의 사이에 제1 및 제2 베리어 패턴들(13, 14)을 개재시키므로, 제1 금속 패턴(11)과 제2 금속 패턴(12)의 접착력을 증가시켜, 견고한 구조의 도전막들(C)을 형성할 수 있다. 또한, 제1 및 제2 메모리막(M1, M2)과 제1 및 제2 금속 패턴(11, 12)의 사이에 제1 및 제2 베리어 패턴들(13, 14)을 개재시킴으로써, 제1 및 제2 메모리막(M1, M2)이 제1 및 제2 금속 패턴(11, 12)과 직접 접하여 열화되는 것을 방지할 수 있다.
도 2a 내지 도 2g 및 도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도로서, 각 번호의 a도는 도 1a의 A-A' 단면도이고, 각 번호의 b도는 도 1a의 B-B' 단면도이다.
도 2a 및 도 3a를 참조하면, 제1 물질막들(21) 및 제2 물질막들(22)이 교대로 적층된 적층물(ST)을 형성한다. 여기서, 제1 물질막들(21)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극을 형성하기 위한 것일 수 있고, 제2 물질막들(22)은 적층된 게이트 전극들을 상호 절연시키기 위한 절연막을 형성하기 위한 것일 수 있다. 제1 물질막들(21)은 제2 물질막들(22)에 대해 식각 선택비가 큰 물질로 형성된다. 일 예로, 제1 물질막들(21)은 질화물을 포함하는 희생막이고, 제2 물질막들(22)은 산화물을 포함하는 절연막일 수 있다. 다른 예로, 제1 물질막들(21)은 제1 희생막이고 제2 물질막들(22)은 제2 희생막일 수 있다. 이하에서는 제1 물질막들(21)이 희생막이고, 제2 물질막들(22)이 절연막인 경우에 대해 설명하도록 한다.
이어서, 제1 및 제2 물질막들(21, 22)을 관통하고 제1 방향(I-I') 및 제2 방향(Ⅱ-Ⅱ')으로 배열된 제1 개구부들(OP1)을 형성한다. 여기서, 제1 개구부들(OP1)은 후속 공정에서 채널막을 형성하기 위한 채널 홀일 수 있다. 제1 개구부들(OP1) 내에는 희생막들(23)을 형성한다.
이어서, 제1 및 제2 물질막들(21, 22)을 관통하는 슬릿(SL)을 형성한다. 여기서, 슬릿(SL)은 제1 방향(I-I')으로 확장된 라인 형태를 갖거나, 바(bar) 형태의 슬릿들(SL)이 제1 방향으로 배열될 수 있다. 슬릿(SL)은 적층된 제1 물질막들(21)을 모두 노출시키는 깊이로 형성될 수 있다.
도 2b 및 도 3b를 참조하면, 슬릿(SL)을 통해 노출된 제1 물질막들(21)을 일부 제거하여 제2 개구부들(OP2)을 형성한다. 이때, 제1 물질막들(21)이 제거되는 양에 따라, 슬릿(SL)과 인접하여 위치된 희생막들(23)이 노출되거나 노출되지 않을 수 있다. 본 실시예에서는 슬릿(SL)과 이웃한 희생막들(23)이 노출되도록, 제1 물질막들(21)을 일부 제거한 경우에 대해 설명하도록 한다.
이어서, 제2 개구부들(OP2) 및 슬릿(SL)의 내면을 따라 제1 베리어막들(24)을 형성한다. 여기서, 제1 베리어막들(24)은 제2 개구부들(OP2)을 완전히 채우지 않는 두께로 형성될 수 있다. 또한, 제1 베리어막들(24)은 제2 개구부들(OP2) 및 슬릿(SL)을 통해 노출된 절연막들(22)의 표면 및 희생막들(23)의 표면을 따라 형성될 수 있다. 예를 들어, 제1 베리어막들(24)은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 텅스텐질화물(WNx) 또는 텅스텐실리콘질화물(WSiN)을 포함한다.
도 2c 및 도 3c를 참조하면, 제2 개구부들(OP2) 내에 제1 베리어 패턴들(24A) 및 제1 금속 패턴들(25)을 각각 형성한다. 여기서, 제1 금속 패턴들(25)은 알루미늄(Al), 텅스텐(W), 또는 구리(Cu)를 포함할 수 있다.
일 예로, 전면 식각 공정으로 슬릿(SL) 내에 형성된 제1 베리어막(24)을 제거하여 제2 개구부들(OP2) 내에 제1 베리어 패턴들(24A)을 각각 형성한 후, 제1 금속 패턴들(25)을 형성한다. 다른 예로, 제2 개구부들(OP2) 및 슬릿(SL) 내에 제1 금속막을 형성한 후, 슬릿(SL) 내에 형성된 제1 금속막 및 제1 베리어막(24)을 제거하여 제1 금속 패턴들(25) 및 제1 베리어 패턴들(24A)을 형성한다. 상하로 적층된 제1 금속 패턴들(25) 및 제1 베리어 패턴들(24A)은 제2 물질막들(22)에 의해 상호 절연된다. 또한, 제1 베리어 패턴들(24A)이 C형태로 제1 금속 패턴들(25)을 각각 감싼다. 이를 통해, 제1 물질막들(21)의 일부가 제1 금속 패턴들(25) 및 제1 베리어 패턴들(24A)로 대체된다.
이어서, 슬릿(SL) 내에 슬릿 절연막(26)을 형성한다. 적층물(ST)의 종횡비가 클 경우, 슬릿 절연막(26) 내에 빈 공간, 예를 들어, 에어 갭(AG)이 포함될 수 있다.
도 2d 및 도 3d를 참조하면, 희생막(23)을 제거하여 제1 개구부들(OP1)을 다시 오픈한다. 참고로, 슬릿(SL) 형성 전에 제1 개구부들(OP1) 및 희생막들(23)을 형성하는 과정을 생략하고, 슬릿 절연막(26)을 형성한 후에 제1 개구부들(OP1)을 형성하는 것도 가능하다.
도 2e 및 도 3e를 참조하면, 제1 개구부들(OP1)을 통해 노출된 제1 물질막들(21)을 제거하여 제3 개구부들(OP3)을 형성한다. 이때, 잔류하는 제1 물질막들(21)을 제거하며, 이를 통해, 제1 베리어 패턴들(24A) 또는 제1 금속 패턴들(25)이 노출될 수 있다.
이어서, 제1 및 제3 개구부들(OP3)의 내면을 따라 제2 베리어막(27)을 형성한다. 여기서, 제2 베리어막들(27)은 제3 개구부들(OP3)을 완전히 채우지 않는 두께로 형성될 수 있다. 또한, 제2 베리어막들(27)은 제1 및 제3 개구부들(OP1, OP3)을 통해 노출된 절연막들(22)의 표면 및 제1 베리어 패턴들(24A)의 표면을 따라 형성될 수 있다. 예를 들어, 제2 베리어막들(27)은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 텅스텐질화물(WNx) 또는 텅스텐실리콘질화물(WSiN)을 포함한다.
도 2f 및 도 3f를 참조하면, 제3 개구부들(OP3) 내에 제2 금속 패턴들(28)을 각각 형성한다. 여기서, 제2 금속 패턴들(28)은 알루미늄(Al), 텅스텐(W), 또는 구리(Cu)를 포함할 수 있다. 이어서, 제1 개구부들(OP1)을 통해 노출된 제2 금속 패턴들(28)의 표면을 덮도록 제2 베리어막(29)을 추가로 형성한다. 추가로 형성된 제2 베리어막(29)은 제1 및 제3 개구부들(OP3)을 통해 노출된 제2 베리어막들(27) 및 제2 금속 패턴들(28)의 표면을 따라 형성할 수 있다.
도 2g 및 도 3g를 참조하면, 제1 개구부들(OP1) 내에 형성된 제2 베리어막들(27, 29)을 제거하여, 제2 베리어 패턴들(27A, 29A)을 형성한다. 예를 들어, 전면 식각 공정으로, 제2 베리어막들(27, 29)을 식각한다. 이를 통해, 제2 금속 패턴들(28)의 전면을 감싸는 제2 베리어 패턴들(27A, 29A)을 형성할 수 있다.
이어서, 제1 개구부들(OP1) 내에 메모리막(30), 채널막(31) 및 갭필 절연막(32)을 차례로 형성한다. 메모리막(30)은 전하차단막, 데이터 저장막 및 터널절연막을 포함할 수 있고, 데이터 저장막은 폴리실리콘 등의 플로팅 게이트, 질화물 등의 전하 트랩 물질, 상변화물질, 나노 닷 등을 포함할 수 있다.
여기서, 메모리막(30)은 제2 베리어 패턴(29A)과 접할 수 있다. 즉, 메모리막(30)과 제2 금속 패턴(28)이 직접 접하지 않고, 메모리막(30)과 제2 금속 패턴(28)의 사이에 제2 베리어 패턴(29A)이 개재된다. 따라서, 메모리막(30)의 접착력을 증가시키고, 메모리막(30)이 열화되는 것을 방지할 수 있다.
채널막(31)은 실리콘(Si), 저마늄(Ge) 등의 반도체 물질을 포함할 수 있다. 또한, 갭필 절연막(32)은 채널막(31)의 오픈된 중심 영역을 채우도록 형성될 수 있으며, PSZ(Poly Silazane) 등의 산화물을 포함할 수 있다.
한편, 제1 물질막들(21)이 제1 희생막이고 제2 물질막들(22)이 제2 희생막인 경우에는, 메모리막(30)을 형성하기 전에 제2 물질막들(22)을 절연막들로 대체하는 공정을 추가로 실시할 수 있다.
또한, 제2 개구부들(OP2) 형성시 제1 물질막들(21)이 제거되는 양에 따라 도전막들(C)의 레이아웃이 변경될 수 있다. 본 실시예에서는 제2 개구부들(OP2) 내에 희생막들(23)이 노출되도록 제1 물질막들(21)을 제거하였으므로, 제1 금속 패턴들(25)이 채널막들(31)의 일부 측벽을 감싸게 된다(도 1a의 레이아웃 참조). 만약, 제2 개구부들(OP2) 형성시에 제1 물질막들(21)이 제거되는 양을 감소시켜 제2 개구부들(OP)내에 희생막들(23)이 노출되지 않는다면, 제2 금속 패턴들(28)이 채널막들(31)의 측벽을 전면 감싸게 된다(도 1b의 레이아웃 참조).
전술한 바와 같은 공정에 따르면, 슬릿(SL)을 통해 제1 물질막들(21)을 제1 금속 패턴들(25)로 1차 대체하고, 제1 개구부들(OP1)을 통해 제1 물질막들(21)을 제2 금속 패턴들(28)로 2차 대체한다. 만약, 슬릿(SL)을 통해서만 제1 물질막들(21)을 제거하면, 슬릿(SL)으로부터 먼 거리의 제1 물질막들(21)이 완전히 제거되지 않거나, 슬릿(SL)으로부터 먼 거리의 제1 물질막들(21)이 제거되더라도 해당 영역 내에 도전 물질이 완전히 채워지지 않을 수 있다. 이와 달리, 본 발명의 일 실시예에 따르면, 제1 물질막들(21)을 양 방향으로 제거하고 금속 물질들을 채우므로, 제1 물질막들(21)을 용이하게 제거할 수 있을 뿐만 아니라 금속 물질들을 용이하게 채울 수 있다. 따라서, 도전막들(C) 내에 빈 공간이 유발되지 않고, 도전막들(C) 내에 반응 가스가 잔류되지 않는다.
도 4a 내지 도 4e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도으로서, 도 1b의 C-C' 단면도일 수 있다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 4a를 참조하면, 제1 물질막들(41) 및 제2 물질막들(42)이 교대로 적층된 적층물(ST)을 형성한다. 이어서, 제1 및 제2 물질막들(41, 42)을 관통하고, 제1 방향(I-I') 및 제2 방향(Ⅱ-Ⅱ')으로 배열된 제1 개구부들(OP1)을 형성한다. 제1 개구부들(OP1)은 채널 홀일 수 있으며, 적층된 제1 물질막들(21)을 모두 노출시키는 깊이로 형성될 수 있다.
도 4b를 참조하면, 제1 개구부들(OP1)을 통해 노출된 제1 물질막들(41)을 일부 제거하여 제2 개구부들(OP2)을 형성한다. 이때, 이웃한 제1 개구부들(OP1)이 제2 개구부들(OP2)을 통해 상호 연결되도록 제1 물질막들(41)을 제거할 수 있다. 단, 후속 공정에 의해 슬릿이 형성될 영역에는 제1 물질막들(41)이 잔류된다.
도 4c를 참조하면, 제2 개구부들(OP2) 내에 제1 베리어 패턴(43) 및 제1 금속 패턴(44)을 형성한다. 여기서, 제1 베리어 패턴(43)은 제1 금속 패턴(44)의 전면을 감싸도록 형성한다. 이어서, 제1 개구부들(OP1) 내에 메모리막(45), 채널막(46) 및 갭필 절연막(47)을 차례로 형성한다.
도 4d를 참조하면, 제1 및 제2 물질막들(41, 42)을 관통하는 슬릿(SL)을 형성한다. 여기서, 슬릿(SL)은 적층된 제1 물질막들(41)을 모두 노출시키는 깊이로 형성될 수 있다. 이어서, 슬릿(SL)을 통해 잔류하는 제1 물질막들(41)을 제거하여 제3 개구부들(OP3)을 형성한다. 제3 개구부들(P3)을 통해 제1 베리어 패턴(43) 또는 제1 금속 패턴(44)이 노출된다.
도 4e를 참조하면, 제3 개구부들(OP3) 내에 제2 베리어 패턴들(48) 및 제2 금속 패턴들(49)을 형성한다. 여기서, 제2 베리어 패턴들(48)은 제2 금속 패턴들(49)을 C 형태로 각각 감싸도록 형성될 수 있다.
이어서, 슬릿(SL) 내에 슬릿 절연막(50)을 형성한다. 슬릿 절연막(50)은 에어 갭(AG)을 포함할 수 있다. 또한, 슬릿 절연막(50)과 제2 금속 패턴들(49)이 직접 접할 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 4e을 참조하여 설명된 구조를 포함할 수 있다. 또한, 메모리 장치(1200)는 제1 방향으로 배열된 제1 채널막들; 상기 제1 방향과 교차된 제2 방향으로 상기 제1 채널막들과 이웃하고, 상기 제1 방향으로 배열된 제2 채널막들; 상기 제1 및 제2 채널막들의 측벽을 감싸면서 적층된 절연막들; 및 상기 절연막들의 사이에 개재되고, 상기 제2 채널막들의 일부 측벽을 감싸면서 상기 제1 방향으로 확장된 제1 금속 패턴 및 상기 제1 채널막들의 측벽 및 상기 제2 채널막들의 나머지 측벽을 감싸면서 상기 제1 방향으로 확장된 제2 금속 패턴을 포함하는 도전막들을 포함하도록 구성된다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 안정된 구조를 갖고 로딩이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 특성 또한 향상시킬 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 6에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 4e을 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(1200')는 제1 방향으로 배열된 제1 채널막들; 상기 제1 방향과 교차된 제2 방향으로 상기 제1 채널막들과 이웃하고, 상기 제1 방향으로 배열된 제2 채널막들; 상기 제1 및 제2 채널막들의 측벽을 감싸면서 적층된 절연막들; 및 상기 절연막들의 사이에 개재되고, 상기 제2 채널막들의 일부 측벽을 감싸면서 상기 제1 방향으로 확장된 제1 금속 패턴 및 상기 제1 채널막들의 측벽 및 상기 제2 채널막들의 나머지 측벽을 감싸면서 상기 제1 방향으로 확장된 제2 금속 패턴을 포함하는 도전막들을 포함하도록 구성된다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 안정된 구조를 갖고 로딩이 개선된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 7은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 7에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 4e을 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(2100)는 제1 방향으로 배열된 제1 채널막들; 상기 제1 방향과 교차된 제2 방향으로 상기 제1 채널막들과 이웃하고, 상기 제1 방향으로 배열된 제2 채널막들; 상기 제1 및 제2 채널막들의 측벽을 감싸면서 적층된 절연막들; 및 상기 절연막들의 사이에 개재되고, 상기 제2 채널막들의 일부 측벽을 감싸면서 상기 제1 방향으로 확장된 제1 금속 패턴 및 상기 제1 채널막들의 측벽 및 상기 제2 채널막들의 나머지 측벽을 감싸면서 상기 제1 방향으로 확장된 제2 금속 패턴을 포함하는 도전막들을 포함하도록 구성된다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 6을 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 안정된 구조를 갖고 로딩이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 8은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 8에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 4e을 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(3500)는 제1 방향으로 배열된 제1 채널막들; 상기 제1 방향과 교차된 제2 방향으로 상기 제1 채널막들과 이웃하고, 상기 제1 방향으로 배열된 제2 채널막들; 상기 제1 및 제2 채널막들의 측벽을 감싸면서 적층된 절연막들; 및 상기 절연막들의 사이에 개재되고, 상기 제2 채널막들의 일부 측벽을 감싸면서 상기 제1 방향으로 확장된 제1 금속 패턴 및 상기 제1 채널막들의 측벽 및 상기 제2 채널막들의 나머지 측벽을 감싸면서 상기 제1 방향으로 확장된 제2 금속 패턴을 포함하는 도전막들을 포함하도록 구성된다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 안정된 구조를 갖고 로딩이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11: 제1 금속 패턴 12: 제2 금속 패턴
13: 제1 베리어 패턴 14: 제2 베리어 패턴
21: 제1 물질막 22: 제2 물질막
23: 희생막 24: 제1 베리어막
25: 제1 금속 패턴 26: 슬릿 절연막
27, 29: 제2 베리어막 28: 제2 금속 패턴
30: 메모리막 31: 채널막
32: 갭필 절연막

Claims (20)

  1. 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계;
    상기 제1 및 제2 물질막들을 관통하고, 제1 방향 및 상기 제1 방향과 교차된 제2 방향으로 배열된 채널 홀들을 형성하는 단계;
    상기 채널 홀들을 통해 상기 제1 물질막들을 제거하여 제1 개구부들을 형성하는 단계;
    상기 제1 개구부들 내에 게이트 전극용 제1 도전 패턴들을 각각 형성하는 단계;
    상기 채널 홀들 내에 메모리막들을 형성하는 단계; 및
    상기 메모리막들 내에 채널막들을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    각각의 상기 제1 도전 패턴들의 전면을 감싸는 제1 베리어 패턴들을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 제1 베리어 패턴들은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 텅스텐질화물(WNx) 또는 텅스텐실리콘질화물(WSiN)을 포함하는
    반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 개구부들을 형성하기 전에, 상기 제1 및 제2 물질막들을 관통하고 상기 제1 방향으로 확장된 슬릿을 형성하는 단계;
    상기 슬릿을 통해, 상기 제1 물질막들을 일부 제거하여 제2 개구부들을 형성하는 단계; 및
    상기 제2 개구부들 내에 게이트 전극용 제2 도전 패턴들을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 제2 도전 패턴들을 형성하기 전에, 상기 제2 개구부들 내에 제2 베리어 패턴들을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 제2 베리어 패턴들은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 텅스텐질화물(WNx) 또는 텅스텐실리콘질화물(WSiN)을 포함하는
    반도체 장치의 제조 방법.
  7. 제4항에 있어서,
    상기 제2 도전 패턴들을 형성한 후, 상기 슬릿 내에 슬릿 절연막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 채널막들을 형성한 후, 상기 제1 및 제2 물질막들을 관통하고 제1 방향으로 확장된 슬릿을 형성하는 단계;
    상기 슬릿을 통해, 잔류하는 상기 제1 물질막들을 제거하여 제2 개구부들을 형성하는 단계; 및
    상기 제2 개구부들 내에 게이트 전극용 제2 도전 패턴들을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 제2 도전 패턴들을 형성하기 전에, 상기 제2 개구부들 내에 제2 베리어 패턴들을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 제2 베리어 패턴들은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 텅스텐질화물(WNx) 또는 텅스텐실리콘질화물(WSiN)을 포함하는
    반도체 장치의 제조 방법.
  11. 제8항에 있어서,
    상기 제2 도전 패턴들을 형성한 후, 상기 슬릿 내에 슬릿 절연막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  12. 제1항에 있어서,
    상기 제1 도전 패턴들은 알루미늄(Al), 텅스텐(W), 또는 구리(Cu)를 포함하는
    반도체 장치의 제조 방법.
  13. 제1 방향으로 배열된 제1 채널막들;
    상기 제1 방향과 교차된 제2 방향으로 상기 제1 채널막들과 이웃하고, 상기 제1 방향으로 배열된 제2 채널막들;
    상기 제1 및 제2 채널막들의 측벽을 감싸면서 적층된 절연막들; 및
    상기 절연막들의 사이에 개재되고, 상기 제2 채널막들의 일부 측벽을 감싸면서 상기 제1 방향으로 확장된 제1 금속 패턴 및 상기 제1 채널막들의 측벽 및 상기 제2 채널막들의 나머지 측벽을 감싸면서 상기 제1 방향으로 확장된 제2 금속 패턴을 포함하는 도전막들
    을 포함하는 반도체 장치.
  14. 제13항에 있어서,
    각각의 상기 도전막들은,
    상기 제2 채널막들의 일부 측벽을 감싸고, 상기 제1 금속 패턴과 상기 제2 금속 패턴의 사이에 개재된 제1 베리어 패턴; 및
    상기 제1 채널막들의 측벽 및 상기 제2 채널막들의 나머지 측벽을 감싸고, 상기 제2 금속 패턴과 상기 제1 베리어 패턴의 사이에 개재된 제2 베리어 패턴을 포함하는
    반도체 장치.
  15. 제14항에 있어서,
    상기 제1 금속 패턴과 상기 제2 금속 패턴은 상기 제1 및 제2 베리어 패턴들을 통해 전기적으로 연결된
    반도체 장치.
  16. 제14항에 있어서,
    상기 제2 베리어 패턴은 상기 제2 금속 패턴의 전면을 감싸는
    반도체 장치.
  17. 제16항에 있어서,
    상기 제1 채널막들의 측벽을 감싸고, 상기 제1 채널막들과 상기 제2 베리어 패턴들의 사이에 개재된 제1 메모리막들
    을 더 포함하는 반도체 장치.
  18. 제16항에 있어서,
    상기 제2 채널막들의 측벽을 감싸고, 상기 제2 채널막들과 상기 제1 베리어 패턴들의 사이 및 상기 제2 채널막들과 상기 제2 베리어 패턴들의 사이에 개재된 제2 메모리막들
    을 더 포함하는 반도체 장치.
  19. 제13항에 있어서,
    상기 절연막들 및 각각의 상기 도전막들의 상기 제1 금속 패턴과 접하고 상기 제1 방향으로 확장된 슬릿 절연막
    을 더 포함하는 반도체 장치.
  20. 제13항에 있어서,
    상기 제1 및 제2 금속 패턴들은 알루미늄(Al), 텅스텐(W), 또는 구리(Cu)를 포함하는
    반도체 장치.
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