KR102634441B1 - 반도체 장치의 제조방법 - Google Patents

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Abstract

본 발명의 일 실시 예에 따른 반도체 장치의 제조방법은 적층체를 형성하는 단계; 상기 적층체를 관통하는 복수의 채널구조들을 포함하는 채널그룹들을 형성하는 단계; 상기 적층체의 상면으로부터 상기 적층체를 제1 깊이로 관통하는 제1 슬릿과, 상기 적층체의 상기 상면으로부터 상기 적층체를 제2 깊이로 관통하는 제2 슬릿을 형성하는 단계(상기 제1 및 제2 슬릿들은 상기 채널그룹들 사이에 배치됨); 서로 다른 깊이를 갖는 상기 제1 슬릿과 상기 제2 슬릿을 통해 상기 적층체의 희생막들을 제거하는 단계; 및 상기 희생막들이 제거된 영역들을 상기 제1 슬릿 및 상기 제2 슬릿에 의해 분리되는 라인패턴들로 채우는 단계를 포함할 수 있다.

Description

반도체 장치의 제조방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치의 제조방법에 관한 것이다.
반도체 장치는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 다양한 구조로 배치된 메모리 셀들을 포함할 수 있다. 반도체 장치의 집적도 향상을 위하여, 메모리 셀들은 기판 상에 3차원으로 배열될 수 있다. 3차원 반도체 장치를 제조함에 있어서, 다수의 물질막들이 적층된 적층체를 이용할 수 있다.
본 발명의 실시 예는 적층체의 희생막들을 라인패턴들로 용이하게 교체할 수 있는 반도체 장치의 제조방법에 관한 것이다.
본 발명의 일 실시 예에 따른 반도체 장치의 제조방법은 적층체를 형성하는 단계; 상기 적층체를 관통하는 복수의 채널구조들을 포함하는 채널그룹들을 형성하는 단계; 상기 적층체의 상면으로부터 상기 적층체를 제1 깊이로 관통하는 제1 슬릿과, 상기 적층체의 상기 상면으로부터 상기 적층체를 제2 깊이로 관통하는 제2 슬릿을 형성하는 단계(상기 제1 및 제2 슬릿들은 상기 채널그룹들 사이에 배치됨); 서로 다른 깊이를 갖는 상기 제1 슬릿과 상기 제2 슬릿을 통해 상기 적층체의 희생막들을 제거하는 단계; 및 상기 희생막들이 제거된 영역들을 상기 제1 슬릿 및 상기 제2 슬릿에 의해 분리되는 라인패턴들로 채우는 단계를 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치의 제조방법은 제1 적층체를 형성하는 단계; 상기 제1 적층체 상에 제2 적층체를 형성하는 단계; 상기 제1 및 제2 적층체들을 관통하는 복수의 채널구조체들을 포함하는 채널그룹을 형성하는 단계; 상기 제2 적층체가 상기 제1 적층체보다 많은 수의 슬릿들에 의해 관통되도록 상기 제1 적층체 및 상기 제2 적층체 중 적어도 어느 하나를 관통하는 상기 슬릿들을 형성하는 단계(상기 슬릿들은 상기 채널그룹들 사이에 배치됨); 상기 슬릿들을 통해 상기 제1 적층체의 제1 희생막들과 상기 제2 적층체의 제2 희생막들을 제거하는 단계; 및 상기 슬릿들을 통해 상기 제1 희생막들 및 상기 제2 희생막들이 제거된 영역들을 라인패턴들로 채우는 단계를 포함할 수 있다.
본 기술은 적층체의 일부를 관통하는 제1 슬릿이 개구된 상태에서, 적층체를 적층패턴들로 분리하는 제2 슬릿을 통해 적층체의 희생막들을 라인패턴들로 교체한다. 이로써, 제1 슬릿을 희생막들을 라인패턴들로 교체하기 위한 통로로 이용할 수 있다. 이에 따라, 본 기술은 적층체의 희생막들을 라인패턴들로 용이하게 교체할 수 있다.
도 1a 및 도 1b는 본 발명의 실시 예들에 따른 반도체 장치들을 개략적으로 나타내는 블록도들이다.
도 2는 주변회로 구조를 개략적으로 나타내는 단면도이다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 반도체 장치의 레이아웃을 나타내는 평면도들이다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 반도체 장치를 나타내는 단면도들이다.
도 5a 내지 도 5c는 본 발명의 실시 예에 따른 게이트 적층체 아래에 배치되는 다양한 하부구조들을 나타내는 단면도들이다.
도 6a 내지 도 6f는 본 발명의 실시 예에 따른 반도체 장치의 제조방법을 나타내는 단면도들이다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 8은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
본 발명의 기술적 사상은 다양한 변경을 가할 수 있고, 여러 가지 양상을 가질 수 있는 실시 예들로 구성될 수 있다. 이하에는, 본 발명의 기술적 사상을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 일부 실시 예를 통해 설명하기로 한다.
본 발명의 실시 예에서 제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 발명에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1a 및 도 1b는 본 발명의 실시 예들에 따른 반도체 장치들을 개략적으로 나타내는 블록도들이다.
도 1a 및 도 1b를 참조하면, 본 발명의 실시 예들에 따른 반도체 장치들 각각은 기판(SUB) 상에 배치된 주변회로 구조(PC) 및 셀 어레이(CAR)를 포함할 수 있다.
기판(SUB)은 단결정 반도체막일 수 있다. 예를 들어, 기판(SUB)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼 박막일 수 있다.
셀 어레이(CAR)는 다수의 메모리 블록들을 포함할 수 있다. 메모리 블록들 각각은 다수의 셀 스트링들을 포함할 수 있다. 셀 스트링들 각각은 비트라인, 소스라인, 워드라인들 및 셀렉트 라인들에 전기적으로 연결된다. 셀 스트링들 각각은 직렬로 연결된 메모리 셀들 및 셀렉트 트랜지스터들을 포함할 수 있다. 셀렉트 라인들 각각은 그에 대응하는 셀렉트 트랜지스터의 게이트 전극으로 이용되고, 워드 라인들 각각은 그에 대응하는 메모리 셀의 게이트 전극으로 이용된다.
주변회로 구조(PC)는 셀 어레이(CAR)와 전기적으로 연결되는 NMOS 트랜지스터 및 PMOS 트랜지스터들, 레지스터(resistor), 및 캐패시터(capacitor)를 포함할 수 있다. NMOS 및 PMOS 트랜지스터들, 레지스터, 및 캐패시터는 로우 디코더, 컬럼 디코더, 페이지 버퍼 및 제어 회로를 구성하는 소자들로 이용될 수 있다.
도 1a에 도시된 바와 같이, 주변회로 구조(PC)는 셀 어레이(CAR)에 중첩되지 않는 기판(SUB)의 일부 영역 상에 배치될 수 있다.
또는, 도 1b에 도시된 바와 같이, 주변회로 구조(PC)는 셀 어레이(CAR)와 기판(SUB) 사이에 배치될 수 있다. 이 경우, 주변회로 구조(PC)는 셀 어레이(CAR)에 중첩되므로, 셀 어레이(CAR)와 주변회로 구조(PC)가 차지하는 기판(SUB)의 면적을 줄일 수 있다.
도 2는 주변회로 구조를 개략적으로 나타내는 단면도이다. 도 2에 도시된 주변회로 구조(PC)는 도 1a에 도시된 주변회로 구조에 포함되거나, 도 1b에 도시된 주변회로 구조에 포함될 수 있다.
도 2를 참조하면, 주변회로 구조(PC)는 주변 게이트 전극들(PG), 주변 게이트 절연막(PGI), 정션들(Jn), 주변 회로 배선들(PCL), 주변 콘택플러그들(PCP), 및 주변회로 절연막(PIL)을 포함할 수 있다.
주변 게이트 전극들(PG) 각각은 주변회로 구조(PC)의 NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 전극들로 이용될 수 있다. 주변 게이트 절연막(PGI)은 주변 게이트 전극들(PG) 각각과 기판(SUB) 사이에 배치된다.
정션들(Jn)은 기판(SUB)의 활성영역 내부에 n형 또는 p형 불순물을 주입하여 정의된 영역으로서, 주변 게이트 전극들(PG) 각각의 양측에 배치되어 소스 정션 또는 드레인 정션으로 이용된다. 기판(SUB)의 활성영역은 기판(SUB) 내부에 형성된 소자분리막(isolation layer: ISO)에 의해 구획될 수 있다. 소자분리막(ISO)은 절연물로 형성된다.
주변회로 배선들(PCL)은 주변 콘택플러그들(PCP)을 통해 주변회로 구조(PC)의 회로에 전기적으로 연결될 수 있다.
주변회로 절연막(PIL)은 주변회로 구조(PC)의 회로, 주변 회로 배선들(PCL) 및 주변 콘택플러그들(PCP)을 덮을 수 있다. 주변회로 절연막(PIL)은 다층으로 적층된 절연막들을 포함할 수 있다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 반도체 장치의 레이아웃을 나타내는 평면도들이다. 도 3a 및 도 3b에 도시된 각각의 구조는 도 1a 또는 도 1b에 도시된 셀 어레이(CAR)에 포함될 수 있다.
도 3a 및 도 3b를 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 셀렉트 적층체들(SET) 및 셀 적층체들(CET)을 포함할 수 있다. 도 3a는 셀렉트 적층체들(SET)의 레이아웃을 나타내고, 도 3b는 셀 적층체들(CET)의 레이아웃을 나타낸다. 도 3a에 도시된 셀렉트 적층체들(SET)은 도 3b에 도시된 셀 적층체들(CET) 위 또는 아래에 배치될 수 있다.
셀렉트 적층체들(SET) 및 셀 적층체들(CET)은 메모리 블록들(BLK)을 구성할 수 있다. 메모리 블록들(BLK) 각각은 적어도 하나의 셀 적층체(CET) 및 2이상의 셀렉트 적층체들(SET)을 포함할 수 있다.
셀렉트 적층체들(SET)은 제1 슬릿들(S1) 및 제2 슬릿들(S2)에 의해 분리될 수 있다. 제1 수평방향(X)으로 서로 이웃한 제2 슬릿들(S2) 사이에 하나 이상의 제1 슬릿(S1)이 배치될 수 있다. 예를 들어, 제1 수평방향(X)으로 서로 이웃한 제2 슬릿들(S2) 사이에 하나의 제1 슬릿(S1)이 배치될 수 있다. 다른 예를 들어, 서로 이웃한 제2 슬릿들(S2) 사이에 제1 수평방향(X)으로 배열된 2이상의 제1 슬릿들(S1)이 배치될 수 있다. 제2 슬릿들(S2)은 메모리 블록들(BLK) 사이의 경계들에 각각 배치될 수 있다.
제2 슬릿들(S2)은 셀 적층체들(CET) 사이로 연장될 수 있다. 셀 적층체들(CET) 각각은 서로 이웃한 제2 슬릿들(S2) 사이에서 제1 수평방향(X)으로 연장되고, 제1 슬릿들(S1) 중 적어도 하나에 중첩될 수 있다.
셀렉트 적층체들(SET) 및 셀 적층체들(CET) 각각은 서로 교차하는 제1 수평방향(X) 및 제2 수평방향(Y)으로 연장될 수 있다. 셀렉트 적층체들(SET) 및 셀 적층체들(CET) 각각은 제1 방향(Z)으로 적층된 라인패턴들을 포함할 수 있다. 제1 방향(Z)은 제1 수평방향(X) 및 제2 수평방향(Y)에 수직 교차되는 방향일 수 있다. 라인패턴들은 층간 절연막들 및 도전패턴들을 포함할 수 있다. 층간 절연막들 및 도전패턴들의 적층구조는 도 4a를 참조하여 후술한다.
제1 슬릿들(S1) 및 제2 슬릿들(S2) 각각은 제2 수평방향(Y)으로 연장될 수 있다. 제2 슬릿들(S2) 각각의 양측에 채널구조들(CH)이 배치될 수 있다. 채널구조들(CH) 각각은 제1 방향(Z)으로 연장되고, 셀렉트 적층체들(SET) 및 셀 적층체들(CET)을 관통한다. 서로 이웃한 제2 슬릿들(S2) 사이에 배치된 채널구조들(CH)은 제1 슬릿들(S1)에 의해 다수의 채널그룹들(예를 들어, GR1 내지 GR4)로 구분될 수 있다. 달리 말해, 메모리 블록들(BLK) 각각은 그에 대응하는 셀 적층체(CET)에 의해 공유되는 2이상의 채널그룹들(GR1 내지 GR4)을 포함할 수 있다. 하나의 셀 적층체(CET)에 의해 공유되는 채널그룹들(GR1 내지 GR4)은 적어도 하나의 제1 슬릿(S1)에 의해 서로 분리된 셀렉트 적층체들(SET)에 의해 각각 개별적으로 제어될 수 있다. 각각의 채널그룹(GR1, GR2, GR3 또는 GR4)은 1열 이상의 채널구조들(CH)을 포함할 수 있다.
상술한 구조에 따르면, 각 셀렉트 적층체(SET)에 의해 공유되는 채널구조들(CH)의 개수는 각 셀 적층체(CET)에 의해 공유되는 채널구조들(CH)의 개수보다 적다.
제1 슬릿들(S1) 및 제2 슬릿들(S2) 각각은 제2 수평방향(Y)으로 직선형으로 연장될 수 있다. 본 발명은 이에 제한되지 않는다. 일 실시 예로서, 제1 슬릿들(S1) 각각은 지그재그형으로 형성될 수 있다. 일 실시 예로서, 제1 슬릿들(S1) 각각은 웨이브형으로 형성될 수 있다.
각각의 제1 슬릿(S1)의 폭은 각각의 제2 슬릿(S2)의 폭과 서로 다르게 형성될 수 있다. 보다 구체적으로, 각각의 제1 슬릿(S1)은 각각의 제2 슬릿(S2)보다 제1 수평방향(X)으로 좁게 형성될 수 있다.
채널구조들(CH)은 지그재그로 배치될 수 있다. 본 발명은 이에 제한되지 않는다. 일 실시 예로서, 채널구조들(CH)은 제1 수평방향(X) 및 제2 수평방향(Y)으로 나란하게 배열될 수 있다. 각각의 채널구조(CH)와 그에 대응하는 셀 적층체(CET) 사이에 다층막(ML)이 배치될 수 있다. 다층막(ML)은 각각의 채널구조(CH)와 그에 대응하는 셀렉트 적층체(SET) 사이로 연장될 수 있다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 반도체 장치를 나타내는 단면도들이다.
도 4a는 도 3a에 도시된 셀렉트 적층체들(SET)과 도 3b에 도시된 셀 적층체들(CET)의 적층구조를 나타낸다. 도 4a는 도 3a 및 도 3b 각각에 도시된 선 I-I'를 따라 절취한 메모리 블록의 단면을 나타낸다. 이하의 도면에서 셀렉트 적층체들(SET)이 셀 적층체들(CET) 위에 배치된 경우를 예로 들어 도시하였으나, 본 발명은 이에 제한되지 않는다. 일 실시 예로서, 셀렉트 적층체들(SET)은 셀 적층체들(CET) 아래에 배치될 수 있다.
도 4a를 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 게이트 적층체(GST)를 포함한다. 게이트 적층체(GST)는 제1 방향(Z)으로 교대로 적층된 층간 절연막들(ILD) 및 도전패턴들(CP)을 포함한다. 층간 절연막들(ILD) 및 도전패턴들(CP) 각각은 도 3a 및 도 3b에 도시된 제2 수평방향(Y)으로 연장된 라인패턴일 수 있다.
게이트 적층체(GST)는 셀 적층체(CET) 및 셀 적층체(CET) 상에 적층되고 수평방향에서 서로 이격된 셀렉트 적층체들(SET)을 포함한다. 달리 말해, 층간 절연막들(ILD) 및 도전패턴들(CP)은 셀 적층체(CET)를 구성하는 패턴들과, 셀렉트 적층체들(SET)을 구성하는 패턴들로 구분될 수 있다.
게이트 적층체(GST)의 내부에 제1 슬릿(S1)이 배치될 수 있다. 제1 슬릿(S1)은 게이트 적층체(GST)에 포함된 셀렉트 적층체들(SET)을 서로 분리한다. 게이트 적층체(GST)의 경계는 제2 슬릿(S2)에 의해 구획될 수 있다. 제2 슬릿(S2)은 셀 적층체(CET)의 측벽을 정의하도록 제1 방향(Z)으로 연장될 수 있다. 제2 슬릿(S2)은 셀렉트 적층체들(SET)이 배치된 높이까지 연장될 수 있다. 이에 따라, 제2 슬릿(S2)은 셀렉트 적층체들(SET) 중 제2 슬릿(S2)에 인접한 사이드 적층체의 측벽을 정의할 수 있다.
제1 슬릿(S1)은 제1 수직구조(VS1)로 채워지고, 제2 슬릿(S2)은 제2 수직구조(VS2)로 채워진다. 제1 수직구조(VS1)는 절연물만을 포함할 수 있다. 제2 수직구조(VS2)는 절연물만을 포함하거나, 수직도전패턴 및 수직도전패턴의 측벽을 따라 연장된 절연막을 포함할 수 있다.
제1 슬릿(S1) 및 제1 수직구조(VS1)는 게이트 적층체(GST)의 도전패턴들(CP) 중 적어도 최상층에 배치된 패턴을 관통할 수 있다. 본 발명은 이에 제한되지 않는다. 예를 들어, 제1 슬릿(S1) 및 제1 수직구조(VS1)는 게이트 적층체(GST)의 도전패턴들(CP) 중 최상층에 배치된 패턴 및 그 하부에 연이어 배치된 1이상의 패턴들을 관통할 수 있다. 도전패턴들(CP) 중 다층의 패턴들이 제1 슬릿(S1) 및 제1 수직구조(VS1)에 관통되지 않고 제1 슬릿(S1) 및 제1 수직구조(VS1)에 중첩되도록 연장될 수 있다. 제1 슬릿(S1) 및 제1 수직구조(VS1)에 의해 관통되지 않는 도전패턴들(CP)을 제1 패턴들(CP1)로 정의하고, 제1 슬릿(S1) 및 제1 수직구조(VS1)에 의해 관통되어 서로 분리된 도전패턴들(CP)을 제2 패턴들(CP2)로 정의한다. 제2 패턴들(CP2)은 도전패턴들(CP) 중 최상층 도전패턴이 분리되어 정의되거나, 도전패턴들(CP) 중 최상층으로부터 제1 패턴들(CP1)을 향해 연이어 배치된 2층 이상의 도전패턴들이 분리되어 정의될 수 있다.
제1 패턴들(CP1), 제2 패턴들(CP2), 및 층간 절연막들(ILD) 각각은 게이트 적층체(GST)를 관통하는 채널구조들(CH)을 감쌀 수 있다. 각각의 채널구조(CH)와 게이트 적층체(GST) 사이에 다층막(ML)이 배치될 수 있다. 다층막(ML)은 그에 대응하는 채널구조(CH)의 측벽을 따라 연장될 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 도면에 도시되진 않았으나, 일 실시 예로서, 다층막(ML)은 채널구조들(CH)을 향하는 도전패턴들(CP) 각각의 측벽 상에 배치되고, 각 도전패턴(CP)과 이에 인접한 층간절연막들(ILD) 사이의 계면들을 따라 연장될 수 있다. 이 경우, 다층막(ML)은 제1 슬릿(S1) 또는 제2 슬릿(S2)을 향해 개구된 C형 단면구조를 가질 수 있다.
도전패턴들(CP) 각각은 실리콘막, 금속 실리사이드막, 금속막 및 금속 질화막 중 적어도 어느 하나를 포함할 수 있다. 저저항 배선을 위해 도전패턴들(CP) 각각이 텅스텐(W) 등의 금속을 포함할 수 있다. 이 경우, 도전패턴들(CP) 각각과 이에 인접한 층간 절연막들(ILD) 사이의 직접적인 접촉과, 도전패턴들(CP) 각각과 다층막(ML)의 직접적인 접촉을 방지하기 위한 베리어막(미도시)이 더 형성될 수 있다. 베리어막은 금속 질화막으로 형성될 수 있다. 예를 들어, 베리어막은 티타늄 질화막, 텅스텐 질화막 또는 탄탈륨 질화막을 포함할 수 있다.
층간 절연막들(ILD) 각각은 다양한 절연물로 형성될 수 있다. 예를 들어, 층간절연막들(ILD) 각각은 실리콘 산화막을 포함할 수 있다.
도 4b는 도 4a에 도시된 A영역을 확대하여 나타낸 단면도이다.
도 4b를 참조하면, 채널구조(CH)는 반도체막(SE)을 포함할 수 있다. 일 실시 예로서, 반도체막(SE)은 실리콘막으로 형성될 수 있다. 반도체막(SE)은 다층막(ML)의 내벽 상에 컨포멀하게 형성되거나, 다층막(ML)의 중심영역을 완전히 채우도록 형성될 수 있다.
도 4b에 도시된 바와 같이, 반도체막(SE)이 다층막(ML)의 내벽 상에 컨포멀하게 형성된 경우, 채널구조(CH)는 반도체막(SE)의 중심영역을 채우는 코어절연막(CO) 및 캡핑패턴(CAP)을 더 포함할 수 있다. 코어절연막(CO)은 반도체막(SE)보다 낮은 높이로 형성될 수 있다. 캡핑패턴(CAP)은 코어절연막(CO)보다 돌출된 반도체막(SE)의 상단에 의해 둘러싸이고, 코어절연막(CO) 상에 배치될 수 있다. 캡핑패턴(CAP)은 반도체막(SE)과 접촉된다. 캡핑패턴(CAP)은 불순물이 도핑된 도프트 반도체막으로 형성될 수 있다. 일 실시 예로서, 캡핑패턴(CAP)은 n형 불순물을 포함하는 도프트 실리콘막으로 형성될 수 있다.
다층막(ML)은 채널구조(CH)의 측벽을 따라 연장될 수 있다. 다층막(ML)은 채널구조(CH)를 감싸는 터널 절연막(TI), 터널 절연막(TI)을 감싸는 데이터 저장막(DL), 및 데이터 저장막(DL)을 감싸는 블로킹 절연막(BI)을 포함할 수 있다.
데이터 저장막(DL)은 전하 트랩막으로 형성되거나, 도전성 나노닷을 포함하는 물질막으로 형성되거나, 상변화 물질막으로 형성될 수 있다.
데이터 저장막(DL)은 도 4a에 도시된 도전패턴들(CP) 중 워드 라인들로 이용되는 제1 패턴들(CP1) 각각과 채널구조(CH) 사이의 전압 차이에 의해 유발되는 파울러 노드 하임 터널링(Fowler-Nordheim tunneling)을 이용하여 변경되는 데이터를 저장할 수 있다. 이를 위해, 데이터 저장막(DL)은 전하 트랩이 가능한 실리콘 질화막으로 형성될 수 있다.
데이터 저장막(DL)은 파울러 노드 하임 터널링이 아닌 다른 동작 원리에 기초하여 데이터를 저장할 수 있다. 예를 들어, 데이터 저장막(DL)은 상변화 물질막으로 형성되고, 상변화에 따른 데이터를 저장할 수 있다.
블로킹 절연막(BI)은 전하 차단이 가능한 산화막을 포함할 수 있다. 터널 절연막(TI)은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다.
도 4a에 도시된 셀렉트 적층체(SET)와 채널구조(CH) 사이의 다층막(ML)은 게이트 절연막으로 이용될 수 있다.
도 5a 내지 도 5c는 본 발명의 실시 예에 따른 게이트 적층체 아래에 배치되는 다양한 하부구조들을 나타내는 단면도들이다. 도 4a에 도시된 게이트 적층체는 도 5a 내지 도 5c 각각에 도시된 게이트 적층체에 적용될 수 있다. 도 4a에 도시된 게이트 적층체는 도 5a 내지 도 5c 각각에 도시된 게이트 적층체의 상단에 대응될 수 있고, 도 4a에 도시된 채널구조는 도 5a 내지 도 5c 각각에 도시된 채널구조의 상단에 대응될 수 있다.
도 5a 내지 도 5c를 참조하면, 게이트 적층체들(GST) 아래에 도프트 반도체막(10, 20 또는 30)이 배치될 수 있다. 도프트 반도체막(10, 20 또는 30)은 소스 영역으로 이용될 수 있다. 소스 영역으로 이용되는 도프트 반도체막(10, 20 또는 30)은 소스 도펀트를 포함할 수 있다. 예를 들어, 소스 도펀트는 n형 불순물을 포함할 수 있다. 도 5a 및 도 5b에 도시된 바와 같이, 도프트 반도체막(10 또는 20)은 단일막으로 형성될 수 있다. 도 5c에 도시된 바와 같이 도프트 반도체막(30)은 순차로 적층된 2이상의 막들(30A, 30B, 30C)을 포함할 수 있다.
일 실시 예로서, 도 5a 내지 도 5c에 도시된 도프트 반도체막들(10, 20, 30A) 각각은 도 1a에 도시된 기판(SUB)의 표면에 불순물을 주입하여 형성되거나, 기판(SUB) 상에 적어도 하나의 도프트 실리콘막을 증착하여 형성될 수 있다. 일 실시 예로서, 도 5a 내지 도 5c에 도시된 도프트 반도체막들(10, 20, 30A 내지 30C) 각각은 도 1b에 도시된 기판(SUB) 상에 절연막을 형성한 후, 절연막 상에 적어도 하나의 도프트 실리콘막을 증착하여 형성될 수 있다.
도 5a 내지 도 5c에 도시된 게이트 적층체들(GST) 각각은 도 4a를 참조하여 설명한 도전패턴들(CP) 및 층간 절연막들(ILD)을 포함할 수 있다.
일 실시 예로서, 도 5a 및 도 5c에 도시된 바와 같이, 게이트 적층체들(GST) 각각과 도프트 반도체막(10 또는 30) 사이에 다른 구조물이 배치되지 않을 수 있다. 이 경우, 게이트 적층체들(GST) 각각을 관통하는 채널구조(CH)는 도프트 반도체막(10 또는 30)에 직접 접촉될 수 있다.
일 실시 예로서, 도 5b에 도시된 바와 같이, 게이트 적층체들(GST) 각각과 도프트 반도체막(20) 사이에 하부 적층체(LST)가 더 형성될 수 있다. 이 경우, 게이트 적층체들(GST) 각각을 관통하는 채널구조(CH)는 하부 적층체(LST)를 관통하는 하부 채널구조(LPC)를 경유하여 도프트 반도체막(20)에 연결될 수 있다.
도 5a를 참조하면, 도 4a를 참조하여 설명한 채널구조(CH)는 도프트 반도체막(10)의 상면까지 연장될 수 있다. 채널구조(CH)에 포함된 반도체막(SE)의 바닥면은 도프트 반도체막(10)의 상면에 직접 접촉될 수 있다. 이 경우, 채널구조(CH)를 감싸는 다층막(ML)은 반도체막(SE)에 의해 관통된다. 도 4a를 참조하여 설명한 층간 절연막들(ILD) 및 도전패턴들(CP)은 도프트 반도체막(10) 상에 교대로 배치될 수 있다.
게이트 적층체들(GST) 각각의 도전패턴들은 적어도 하나의 소스 셀렉트 라인(SSL), 워드라인들(WL), 및 드레인 셀렉트 라인들(DSL)로 이용될 수 있다. 드레인 셀렉트 라인들(DSL)은 제1 슬릿(S1) 및 제2 슬릿(S2)에 의해 분리되고, 도 4a에 도시된 셀렉트 적층체(SET)의 제2 패턴들(CP2)에 대응될 수 있다. 워드라인들(WL)은 도 4a에 도시된 셀 적층체(CET)의 제1 패턴들(CP1)에 대응될 수 있다. 소스 셀렉트 라인(SSL)은 채널구조(CH)의 하단을 감싸는 도전패턴으로서, 도프트 반도체막(10)과 워드라인들(WL) 사이에 한 층 배치되거나, 서로 이격된 2이상의 층들에 각각 배치될 수 있다. 소스 셀렉트 라인(SSL)은 도프트 반도체막(10)으로부터 이격되고, 워드라인들(WL)로부터 이격된다.
서로 이웃한 게이트 적층체들(GST)은 제2 슬릿(S2)에 의해 서로 분리된다. 각 게이트 적층체(GST)에 포함되고 수평방향으로 서로 이웃한 드레인 셀렉트 라인들(DSL)은 절연물로 형성된 제1 수직구조(VS1)에 의해 서로 절연될 수 있다. 제1 수직구조(VS1)는 제1 슬릿(S1)을 채운다. 제2 슬릿(S2)을 채우는 제2 수직구조(VS2)는 도프트 반도체막(10)의 상면까지 연장될 수 있다.
도 5b를 참조하면, 도 4a를 참조하여 설명한 채널구조(CH)는 하부 채널구조(LPC)의 상면까지 연장될 수 있다. 채널구조(CH)에 포함된 반도체막(SE)의 바닥면은 하부 채널구조(LPC)의 상면에 직접 접촉될 수 있다. 이 경우, 채널구조(CH)를 감싸는 다층막(ML)은 반도체막(SE)에 의해 관통된다.
하부 채널구조(LPC)의 측벽은 게이트 절연막(GI)으로 둘러싸일 수 있다. 도프트 반도체막(20)은 하부 채널구조(LPC)의 바닥면에 접촉될 수 있다. 반도체막(SE)은 하부 채널구조(LPC)를 경유하여 도프트 반도체막(20)에 연결될 수 있다. 하부 채널구조(LPC)는 반도체 물질을 선택적 에피택셜 성장방식으로 성장시켜 형성하거나, 반도체 물질을 증착하여 형성할 수 있다. 하부 채널구조(LPC)는 n형 불순물을 포함할 수 있다. 불순물은 인시츄(in-situ) 방식 또는 이온 주입 방식을 통해 하부 채널구조(LPC) 내부에 도핑될 수 있다.
하부 채널구조(LPC)는 하부 적층체(LST)로 둘러싸인다. 하부 적층체(LST)는 교대로 적층된 적어도 하나의 하부 층간절연막(LIL) 및 적어도 하나의 소스 셀렉트 라인(SSL)을 포함할 수 있다. 소스 셀렉트 라인(SSL)은 도 4a를 참조하여 상술한 도전패턴들(CP)과 동일한 물질로 형성될 수 있다. 하부 층간절연막(LIL)은 도 4a를 참조하여 상술한 층간절연막들(ILD)과 동일한 물질로 형성될 수 있다. 소스 셀렉트 라인(SSL)은 도프트 반도체막(20)과 각 게이트 적층체(GST) 사이에 한 층 배치되거나, 서로 이격된 2이상의 층들에 각각 배치될 수 있다.
게이트 적층체들(GST) 각각의 도전패턴들은 워드라인들(WL), 및 드레인 셀렉트 라인들(DSL)로 이용될 수 있다. 드레인 셀렉트 라인들(DSL)은 제1 슬릿(S1) 및 제2 슬릿(S2)에 의해 분리되고, 도 4a에 도시된 셀렉트 적층체(SET)의 제2 패턴들(CP2)에 대응될 수 있다. 워드라인들(WL)은 도 4a에 도시된 셀 적층체(CET)의 제1 패턴들(CP1)에 대응될 수 있다.
서로 이웃한 게이트 적층체들(GST)은 제2 슬릿(S2)에 의해 서로 분리된다. 제2 슬릿(S2) 및 제2 슬릿(S2)을 채우는 제2 수직구조(VS2)는 도프트 반도체막(20)의 상면까지 연장될 수 있다. 이에 따라, 하부 적층체(LST)와 이에 이웃한 다른 하부 적층체(LST)는 제2 슬릿(S2)에 의해 서로 분리된다. 각 게이트 적층체(GST)에 포함되고 수평방향으로 서로 이웃한 드레인 셀렉트 라인들(DSL)은 제1 슬릿(S1)을 채우는 제1 수직구조(VS1)에 의해 서로 절연될 수 있다.
도 5c를 참조하면, 도 4a를 참조하여 설명한 채널구조(CH)는 도프트 반도체막(30) 내부로 연장될 수 있다. 도프트 반도체막(30)은 순차로 적층된 제1 내지 제3 막들(30A, 30B, 30C)을 포함할 수 있다. 제1 내지 제3 막들(30A, 30B, 30C) 각각은 도프트 반도체막으로 형성될 수 있다. 일 실시 예로서, 제1 내지 제3 막들(30A, 30B, 30C) 각각은 도프트 실리콘막으로 형성될 수 있다.
채널구조(CH)는 제1 막(30A) 내부로 연장될 수 있다. 채널구조(CH)의 반도체막(SE)은 제2 막(30B)에 직접 접촉될 수 있다. 제2 막(30B)은 반도체막(SE)의 측벽을 향해 돌출되고, 다층막을 제1 다층패턴(ML1) 및 제2 다층패턴(ML2)으로 분리할 수 있다. 제3 막(30C)은 경우에 따라 생략될 수 있다.
도 4a를 참조하여 설명한 층간 절연막들(ILD) 및 도전패턴들(CP)은 도프트 반도체막(30) 상에 교대로 배치될 수 있다. 도 5c에 도시된 게이트 적층체들(GST) 각각의 소스 셀렉트 라인(SSL), 워드라인들(WL), 및 드레인 셀렉트 라인들(DSL)은 도 5a를 참조하여 상술한 바와 동일한 구조로 형성될 수 있다.
서로 이웃한 게이트 적층체들(GST)은 제2 슬릿(S2)에 의해 서로 분리된다. 각 게이트 적층체(GST)에 포함되고 수평방향으로 서로 이웃한 드레인 셀렉트 라인들(DSL)은 제1 슬릿(S1)을 채우는 제1 수직구조(VS1)에 의해 서로 절연될 수 있다. 제2 슬릿(S2)을 채우는 제2 수직구조(VS2)는 도프트 반도체막(30)의 제3 막(30C)을 관통하고, 도프트 반도체막(30)의 제2 막(30B)의 상면까지 연장될 수 있다.
도 5a 내지 도 5c를 참조하여 상술한 구조에 따르면, 메모리 셀들은 채널구조(CH)와 워드라인들(WL) 사이의 교차부들에 형성된다. 소스 셀렉트 트랜지스터는 도 5a 및 도 5c에 도시된 채널구조(CH)와 소스 셀렉트 라인(SSL) 사이의 교차부에 형성되거나, 도 5b에 도시된 하부 채널구조(LPC)와 소스 셀렉트 라인(SSL) 사이의 교차부에 형성된다. 드레인 셀렉트 트랜지스터들은 도 5a 내지 도 5c에 도시된 채널구조(CH)와 드레인 셀렉트 라인들(DSL) 사이의 교차부들에 형성된다.
본 발명의 실시 예는 도전패턴들 위한 도전물 또는 층간 절연막들을 위한 절연물의 유입이 제1 슬릿을 채우는 제1 수직구조에 의해 차단되지 않도록 제조공정을 진행함으로써 반도체 장치의 제조공정을 단순화할 수 있는 제조방법을 제공한다.
도 6a 내지 도 6f는 본 발명의 실시 예에 따른 반도체 장치의 제조방법을 나타내는 단면도들이다. 도 6a 내지 도 6f는 도 3a 및 도 3b 각각에 도시된 선 I-I'를 따라 절취한 공정 단계별 단면도들이다.
도 6a를 참조하면, 채널구조들(CH)에 의해 관통되는 적층체(ST)를 형성한다. 적층체(ST)는 도프트 반도체막 상에 형성될 수 있다. 적층체(ST)를 형성하는 단계는 제1 적층체(ST1)를 형성하는 단계, 제1 적층체(ST1) 상에 제2 적층체(ST2)를 형성하는 단계, 및 제2 적층체(ST2) 및 제1 적층체(ST1)를 관통하는 채널구조들(CH)을 형성하는 단계를 포함할 수 있다.
제1 적층체(ST1)는 제1 방향(Z)으로 교대로 적층된 제1 물질막들(101) 및 제2 물질막들(103)을 포함할 수 있다. 제1 물질막들(101)은 제2 물질막들(103)과 다른 물질로 형성된다.
제2 적층체(ST2)는 제1 방향(Z)으로 제3 물질막(111) 및 제4 물질막(113)을 교대로 적층하여 형성될 수 있다. 제2 적층체(ST2)는 적어도 하나의 제3 물질막(111) 및 적어도 하나의 제4 물질막(113)을 포함하는 2이상의 막들의 적층구조로 형성될 수 있다. 예를 들어, 제2 적층체(ST2)는 한 쌍의 제3 물질막(111) 및 제4 물질막(113)을 포함하거나, 다수의 제3 물질막들(111) 및 다수의 제4 물질막들(113)을 포함할 수 있다.
일 실시 예로서, 제1 적층체(ST1)의 최상층에 제1 물질막(101)이 배치되고, 제2 적층체(ST2)의 최하층에 제3 물질막(111)이 배치될 수 있다. 제3 물질막(111)은 제2 물질막(103)과 동일한 물질로 형성되고, 제4 물질막(113)은 제1 물질막(101)과 동일한 물질로 형성된다.
일 실시 예로서, 제1 물질막(101) 및 제4 물질막(113)은 층간절연막을 위한 절연물로 형성되고, 제2 물질막(103) 및 제3 물질막(111)은 제1 물질막(101) 및 제4 물질막(113)과 다른 식각률을 갖는 희생막들일 수 있다. 예를 들어, 제1 물질막(101) 및 제4 물질막(113)은 실리콘 산화막으로 형성되고, 제2 물질막(103) 및 제3 물질막(111)은 실리콘 질화막으로 형성될 수 있다. 이 경우, 후속 공정에서 제2 물질막(103) 및 제3 물질막(111)은 도전패턴들로 교체되고, 제1 물질막(101) 및 제4 물질막(113)은 층간 절연막들로서 잔류될 수 있다.
일 실시 예로서, 제2 물질막(103) 및 제3 물질막(111)은 도전패턴들을 위한 도전물로 형성되고, 제1 물질막(101) 및 제4 물질막(113)은 제2 물질막(103) 및 제3 물질막(111)과 다른 식각률을 갖는 희생막들일 수 있다. 예를 들어, 제2 물질막(103) 및 제3 물질막(111)은 도프트 실리콘막으로 형성되고, 제1 물질막(101) 및 제4 물질막(113)은 언도프트 실리콘막으로 형성될 수 있다. 이 경우, 후속 공정에서 제2 물질막(103) 및 제3 물질막(111)은 도전 패턴들로서 잔류되고, 제1 물질막(101) 및 제4 물질막(113)은 층간 절연막들로 교체될 수 있다.
채널구조들(CH)을 형성하는 단계는 제2 적층체(ST2) 및 제1 적층체(ST1)를 관통하는 홀들(H)을 형성하는 단계 및 홀들(H)을 채널구조들(CH)로 각각 채우는 단계를 포함할 수 있다. 채널구조들(CH)을 형성하기 전, 홀들(H) 각각의 표면 상에 다층막(ML)을 형성하는 단계를 더 포함할 수 있다. 이 경우, 채널구조들(CH)은 다층막(ML) 상에 형성될 수 있다. 채널구조들(CH) 각각과 다층막(ML)은 도 4b를 참조하여 상술한 바와 동일한 구조로 형성될 수 있다.
이어서, 제2 적층체(ST2)를 식각하여, 도 3a에 도시된 바와 같이 정렬된 제1 슬릿들(S1)을 형성한다. 제1 슬릿들(S1) 각각은 도 3a에 도시된 제2 수평방향(Y)으로 연장될 수 있다. 제1 슬릿들(S1) 각각은 제2 적층체(ST2)를 관통하되, 제1 적층체(ST1)를 관통하지 않는 제1 깊이로 형성될 수 있다. 채널구조들(CH)은 도 3a에 도시된 바와 같이, 제1 슬릿들(S1) 각각의 양측에서 다수의 열들에 배치될 수 있다.
도 6b를 참조하면, 적층체(ST) 상에 각각의 제1 슬릿(S1)을 채우는 마스크 패턴(121)을 형성한다. 마스크 패턴(121)을 형성하는 단계는 마스크막을 형성하는 단계 및 포토리소그래피 공정을 통해 마스크막을 패터닝하는 단계를 포함할 수 있다. 일 실시 예로, 마스크막은 카본막 및 실리콘산질화막(SiON)을 적층하여 형성될 수 있다. 일 실시 예로, 마스크막은 스핀온카본막(SOC: Spin On Carbon)일 수 있다.
이어서, 마스크 패턴(121)을 식각 베리어로 이용한 식각 공정으로 적층체(ST)를 식각하여 도 3a 및 도 3b에 도시된 바와 같이 정렬된 제2 슬릿들(S2)을 형성한다.
제2 슬릿들(S2) 각각은 제2 적층체(ST2) 및 제1 적층체(ST1)를 관통하는 제2 깊이로 형성된다. 제2 슬릿들(S2) 각각의 제2 깊이는 제1 슬릿들(S1) 각각의 제1 깊이보다 깊다.
제1 적층체(ST1)는 제2 슬릿들(S2)에 의해 제1 적층패턴들(STP1)로 분리될 수 있다. 제2 적층체(ST2)는 제2 슬릿들(S2) 및 제1 슬릿들(S1)에 의해 제2 적층패턴들(STP2)로 분리될 수 있다. 도 3a에 도시된 바와 같이, 제1 수평방향(X)으로 서로 이웃한 제2 슬릿들(S2) 사이에 제1 슬릿들(S1) 중 적어도 어느 하나가 배치될 수 있다. 일 실시 예로서, 제1 수평방향(X)으로 서로 이웃한 제2 슬릿들(S2) 사이에 하나의 제1 슬릿(S1)이 배열될 수 있다. 일 실시 예로서, 제1 수평방향(X)으로 서로 이웃한 제2 슬릿들(S2) 사이에 2이상의 제1 슬릿들(S1)이 배열될 수 있다.
제1 적층패턴들(STP1) 각각은 그에 대응하는 제1 슬릿(S1) 아래에 중첩되도록 수평방향으로 연장될 수 있다. 각각의 제1 적층패턴(STP1) 상에 중첩된 제2 적층패턴들(STP2)은 제1 적층패턴(STP1)에 중첩된 적어도 하나의 제1 슬릿(S1)에 의해 서로 분리될 수 있다. 제1 적층패턴들(STP1) 각각에 공유되는 채널구조들(CH)은 서로 다른 제2 적층패턴들(STP2)로 둘러싸인 채널그룹들(GR1, GR2)로 구분될 수 있다.
본 발명의 실시 예에 따르면, 제2 적층체(ST2)는 제1 슬릿들(S1) 및 제2 슬릿들(S2)에 의해 관통되고, 제1 적층체(ST1)는 제2 슬릿들(S2)에 의해 관통되나 제1 슬릿들(S1)에 의해 관통되지 않는다. 그 결과, 제2 적층체(ST2)가 제1 적층체(ST1)보다 많은 수의 슬릿들에 의해 관통되고, 제2 적층패턴들(STP2)이 제1 적층패턴들(STP1)보다 많은 수로 형성되고, 제1 적층패턴들(STP1) 보다 더 좁게 형성될 수 있다.
도 3a에 도시된 바와 같이, 1열 이상의 채널구조들(CH)이 서로 이웃한 제1 슬릿(S1)과 제2 슬릿(S2) 사이에 배치될 수 있다. 또한, 도 3a에 도시된 바와 같이, 1열 이상의 채널구조들(CH)이 서로 이웃한 제1 슬릿들(S1) 사이에 배치될 수 있다.
도 6c를 참조하면, 도 6b를 참조하여 설명한 마스크 패턴(121)을 제거하여 각각의 제1 슬릿(S1)을 개구한다. 이로써, 서로 다른 깊이를 갖는 제1 슬릿(S1)과 제2 슬릿(S2)을 통해 적층체(ST)의 제1 내지 제4 물질막들(101, 103, 111, 113)이 각각 노출된다.
도 6d를 참조하면, 서로 다른 깊이를 갖는 제1 슬릿들(S1)과 제2 슬릿들(S2)을 통해 희생막들을 제거한다. 희생막들이 제거된 영역을 층간 공간들(131A, 131B)로 정의할 수 있다.
예를 들어, 제1 슬릿들(S1)과 제2 슬릿들(S2)을 통해 도 6c의 공정에서 노출된 제2 및 제3 물질막들(103 및 111)을 제거할 수 있다. 이 경우, 층간 공간들(131A, 131B)은 제1 방향(Z)으로 서로 이웃한 제1 물질막들(101) 사이, 제1 방향(Z)으로 서로 이웃한 제1 물질막(101) 및 제4 물질막(113) 사이, 및 제1 방향(Z)으로 서로 이웃한 제4 물질막들(113) 사이에서 개구될 수 있다. 본 발명은 이에 제한되지 않는다. 도면에 도시되진 않았으나, 도 6c에 도시된 제1 물질막들(101) 및 제4 물질막(113)이 희생막들인 경우, 제1 물질막들(101) 및 제4 물질막(113)을 제거할 수 있다.
층간 공간들(131A, 131B)은 제1 슬릿들(S1)에 연결된 제1 층간 공간들(131A) 및 제1 슬릿들(S1)으로부터 이격된 제2 층간 공간들(131B)로 구분될 수 있다.
비교예로서, 제1 슬릿들(S1)을 절연물로 채운 후, 제2 슬릿들(S2)을 통해 희생막들을 제거할 수 있다. 이 경우, 제1 슬릿들(S1) 내부를 채우는 절연물로 인하여, 도 3a에 도시된 서로 이웃한 제1 슬릿들(S1) 사이에서 희생막들이 제거되지 않을 수 있다. 본 발명의 실시 예는 제1 슬릿들(S1) 및 제2 슬릿들(S2)이 모두 개구된 상태에서 희생막들을 제거한다. 이에 따라, 본 발명의 실시 예는 제1 슬릿들(S1)이 서로 이웃하더라도 제1 슬릿들(S1) 사이의 희생막들을 용이하게 제거할 수 있다.
도 6e를 참조하면, 제1 슬릿들(S1) 및 제2 슬릿들(S2)을 통해 도 6d에 도시된 층간 공간들(131A, 131B)을 제5 물질막(141)으로 채울 수 있다.
비교예로서, 제1 슬릿들(S1)을 절연물로 채운 후, 제2 슬릿들(S2)을 통해 제5 물질막(141)을 형성할 수 있다. 이 경우, 제1 슬릿들(S1) 내부를 채우는 절연물로 인하여, 도 3a에 도시된 서로 이웃한 제1 슬릿들(S1) 사이로 제5 물질막(141)이 유입되지 않을 수 있다. 본 발명의 실시 예는 제1 슬릿들(S1) 및 제2 슬릿들(S2)이 모두 개구된 상태에서 제5 물질막(141)을 형성한다. 이에 따라, 본 발명의 실시 예는 제1 슬릿들(S1)이 서로 이웃하더라도 제1 슬릿들(S1) 사이로 제5 물질막(141)을 용이하게 유입시킬 수 있다.
일 실시 예로서, 제5 물질막(141)이 제2 및 제3 물질막들(도 6c의 103 및 111)이 제거된 층간 공간들(도 6d의 131A, 131B)을 채우는 경우, 제5 물질막(141)은 도전물일 수 있다. 도전물은 금속, 금속 실리사이드, 금속 질화물, 도프트 실리콘막 중 적어도 어느 하나를 포함할 수 있다. 저저항 배선을 위해 도전물은 텅스텐과 같은 저저항 금속을 포함할 수 있다.
도면에 도시되진 않았으나, 일 실시 예로서 제5 물질막(141)은 희생막들로서 형성된 제1 및 제4 물질막들이 제거된 층간 공간들을 채울 수 있다. 이 경우, 제5 물질막(141)은 층간 절연막을 위한 절연물일 수 있다.
제5 물질막(141)은 제1 및 제2 슬릿들(S1, S2) 각각의 중심영역을 개구할 수 있는 두께로 형성될 수 있다.
도 6f를 참조하면, 도 6e에 도시된 제5 물질막(141)을 식각하여, 제5 물질막(141)을 다수의 라인패턴들로 분리할 수 있다. 일 실시 예로서, 제5 물질막(141)이 도전물로 형성된 경우, 라인패턴들은 도전패턴들(CP1, CP2)일 수 있다. 도전패턴들(CP1, CP2)은 도 4a를 참조하여 상술한 도전패턴들(CP1, CP2)에 대응된다. 도전패턴들(CP1, CP2)은 도 6c에 도시된 제1 적층패턴들(STP1)의 제2 물질막들(103)이 제거된 영역을 채우는 제1 패턴들(CP1)과, 도 6c에 도시된 제2 적층패턴들(STP2)의 제3 물질막들(111)이 제거된 영역을 채우는 제2 패턴들(CP2)을 포함할 수 있다. 제1 패턴들(CP1)은 도 5a 내지 도 5c에 도시된 워드 라인들(WL)로 이용될 수 있다. 제2 패턴들(CP2)은 도 5a 내지 도 5c에 도시된 드레인 셀렉트 라인들(DSL)로 이용될 수 있다.
이어서, 제1 슬릿들(S1) 각각의 내부를 채우는 제1 수직구조(VS1)와 제2 슬릿들(S2) 각각의 내부를 채우는 제2 수직구조(VS2)를 형성한다.
상기에서, 서로 이웃한 제1 슬릿들(S1) 사이의 희생막들을 라인패턴들로 더욱 용이하게 교체하기 위하여, 제1 슬릿들(S1) 사이에 라인형 개구부 및 홀형 개구부 중 적어도 어느 하나를 제1 슬릿들(S1)과 동시에 형성할 수 있다. 이러한, 라인형 개구부 및 홀형 개구부 중 적어도 어느 하나는 제1 슬릿들(S1)과 함께 희생막들을 라인패턴들로 교체하기 위한 통로로 이용될 수 있다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 7을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 8은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 8을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
상술한 실시 예들은 본 발명의 기술적 사상을 쉽게 설명하고 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 일반적으로 이해되는 의미를 가지고 있다. 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
ST: 적층체 ST1: 제1 적층체
ST2: 제2 적층체 S1: 제1 슬릿
S2: 제2 슬릿 101: 제1 물질막
103: 제2 물질막 111: 제3 물질막
113: 제4 물질막 141: 제5 물질막
CP, CP1, CP2: 도전패턴 ILD: 층간 절연막
DSL: 드레인 셀렉트 라인 WL: 워드 라인
SSL: 소스 셀렉트 라인 CH: 채널구조
GR1, GR2, GR3, GR4: 채널그룹

Claims (10)

  1. 적층체를 형성하는 단계;
    상기 적층체를 관통하는 복수의 채널구조들을 포함하는 채널그룹들을 형성하는 단계;
    상기 적층체의 상면으로부터 상기 적층체를 제1 깊이로 관통하는 제1 슬릿과, 상기 적층체의 상기 상면으로부터 상기 적층체를 제2 깊이로 관통하는 제2 슬릿을 형성하는 단계(상기 제1 및 제2 슬릿들은 상기 채널그룹들 사이에 배치됨);
    서로 다른 깊이를 갖는 상기 제1 슬릿과 상기 제2 슬릿을 통해 상기 적층체의 희생막들을 제거하는 단계; 및
    상기 희생막들이 제거된 영역들을 상기 제1 슬릿 및 상기 제2 슬릿에 의해 분리되는 라인패턴들로 채우는 단계를 포함하는 반도체 장치의 제조방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 적층체는 교대로 적층된 층간 절연막들 및 상기 희생막들을 포함하고,
    상기 층간 절연막들 및 상기 희생막들은,
    상기 제1 슬릿 아래에 배치되고, 상기 제2 슬릿에 의해 분리된 제1 적층패턴들; 및
    상기 제1 적층패턴들 각각 상에서, 상기 제1 슬릿에 의해 서로 분리된 제2 적층패턴들을 포함하는 반도체 장치의 제조방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 라인패턴들은,
    상기 희생막들 중 상기 제1 적층패턴들에 포함된 제1 희생막들이 제거된 영역들에 형성된 워드 라인들; 및
    상기 희생막들 중 상기 제2 적층패턴들에 포함된 제2 희생막들이 제거된 영역들에 형성된 셀렉트 라인들을 포함하는 반도체 장치의 제조방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 제1 적층패턴들 각각에 공유되는 적어도 두 개의 상기 채널그룹들은 상기 제2 적층패턴들로 둘러싸인 반도체 장치의 제조방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 라인패턴들 각각은 도전물로 형성되는 반도체 장치의 제조방법.
  6. 제1 적층체를 형성하는 단계;
    상기 제1 적층체 상에 제2 적층체를 형성하는 단계;
    상기 제1 및 제2 적층체들을 관통하는 복수의 채널구조체들을 포함하는 채널그룹들을 형성하는 단계;
    상기 제2 적층체가 상기 제1 적층체보다 많은 수의 슬릿들에 의해 관통되도록 상기 제1 적층체 및 상기 제2 적층체 중 적어도 어느 하나를 관통하는 상기 슬릿들을 형성하는 단계(상기 슬릿들은 상기 채널그룹들 사이에 배치됨);
    상기 슬릿들을 통해 상기 제1 적층체의 제1 희생막들과 상기 제2 적층체의 제2 희생막들을 제거하는 단계; 및
    상기 슬릿들을 통해 상기 제1 희생막들 및 상기 제2 희생막들이 제거된 영역들을 라인패턴들로 채우는 단계를 포함하는 반도체 장치의 제조방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제1 적층체는 교대로 적층된 제1 층간 절연막들 및 상기 제1 희생막들을 포함하고,
    상기 제2 적층체는 교대로 적층된 제2 층간 절연막들 및 상기 제2 희생막들을 포함하는 반도체 장치의 제조방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 라인패턴들은 도전물로 형성되는 반도체 장치의 제조방법.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 채널그룹들 각각은 1열 이상의 상기 채널구조들을 포함하는 반도체 장치의 제조방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 슬릿들은
    상기 제2 적층체를 관통하는 제1 슬릿들;
    상기 제1 슬릿들 중 적어도 어느 하나를 사이에 두고 서로 이웃하고, 상기 제2 적층체 및 상기 제1 적층체를 관통하는 제2 슬릿들을 포함하는 반도체 장치의 제조방법.
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