KR20170087809A

KR20170087809A - 반도체 장치 및 그 제조방법

Info

Publication number: KR20170087809A
Application number: KR1020160074629A
Authority: KR
Inventors: 이남재
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2016-01-21
Filing date: 2016-06-15
Publication date: 2017-07-31

Abstract

본 발명의 실시 예에 따른 반도체 장치는 슬릿을 사이에 두고 슬릿에 대해 사선 방향으로 마주하는 한 쌍의 채널기둥들을 연결하는 콘택배선을 포함하거나, 슬릿을 사이에 두고 마주하는 한 쌍의 채널기둥들을 연결하고 다양한 방향으로 연장된 콘택배선을 포함할 수 있으며, 콘택배선이 채널기둥들의 상면 또는 측벽에 접촉될 수 있다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}

본 발명의 실시 예들은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 메모리 소자를 포함하는 반도체 장치 및 그 제조방법에 관한 것이다.

2차원 반도체 장치는 2차원으로 배열된 메모리 셀들을 포함할 수 있다. 2차원 반도체 장치는 집적도 향상에 한계가 있다. 이러한 한계를 극복하고 메모리 셀들의 집적도를 높이기 위해, 3차원으로 배열된 메모리 셀들을 포함하는 3차원 반도체 장치가 제안된 바 있다.

3차원 반도체 장치는 3차원 구조의 셀 스트링을 포함한다. 3차원 구조의 셀 스트링은 기판 상에 서로 이격되어 적층된 메모리 셀들과, 메모리 셀들의 적층 방향을 따라 연장되고 메모리 셀들을 직렬로 연결하는 채널막을 포함한다. 채널막의 일단은 비트 라인에 연결될 수 있다. 채널막을 조밀하게 배치하기 위해 채널막을 지그재그로 배치할 수 있다. 이 경우, 비트 라인과 채널막간 올바른 정렬을 위하여, 비트 라인을 좁은 피치로 형성할 수 있다.

비트 라인은 포토리소그래피 공정을 통해 형성될 수 있다. 비트 라인의 피치는 노광 해상도 제한에 따라 제약이 따르며, 비트 라인의 피치가 좁아지면 브릿지 등의 공정 불량이 발생하기 쉽다.

본 발명의 실시 예는 공정 불량을 줄일 수 있는 반도체 장치 및 그 제조방법을 제공할 수 있다.

본 발명의 일 실시 예에 따른 반도체 장치는 제1 방향으로 서로 이웃하고, 제2 방향을 따라 연장된 슬릿에 의해 분리된 제1 상부 적층체 및 제2 상부 적층체; 상기 제1 상부 적층체를 관통하고, 상기 제1 방향으로 배치된 제1 그룹의 제1 내지 제N 채널기둥들; 상기 제2 상부 적층체를 관통하고, 상기 제1 방향으로 배치된 제2 그룹의 제1 내지 제N 채널기둥들; 및 상기 슬릿에 인접하고, 상기 제1 방향 및 상기 제2 방향에 대한 사선 방향으로 배치된 상기 제1 그룹의 제N 채널기둥과, 상기 제2 그룹의 제N 채널기둥을 연결하도록 상기 사선 방향으로 연장된 콘택배선을 포함할 수 있다.

본 발명의 일 실시 예에 따른 반도체 장치는 제1 방향으로 서로 이웃하고, 상기 제2 방향을 따라 연장된 슬릿에 의해 분리된 제1 상부 적층체 및 제2 상부 적층체; 상기 제1 상부 적층체를 관통하고, 상기 제1 방향으로 배치된 제1 그룹의 제1 내지 제N 채널기둥들; 상기 제2 상부 적층체를 관통하고, 상기 제1 방향으로 배치된 제2 그룹의 제1 내지 제N 채널기둥들; 및 상기 슬릿에 인접한 상기 제1 그룹의 제N 채널기둥으로부터 상기 슬릿에 인접한 상기 제2 그룹의 제N 채널기둥을 향하여 연장되고, 상기 제1 그룹의 제N 채널기둥의 측벽 및 상기 제2 그룹의 제N 채널기둥의 측벽에 접촉되도록 상기 제1 상부 적층체 및 상기 제2 상부 적층체의 내부로 연장된 콘택배선을 포함할 수 있다.

본 발명의 일 실시 예에 따른 반도체 장치의 제조방법은 제1 방향으로 배치된 제1 그룹의 제1 내지 제N 채널기둥들을 감싸는 제1 상부 적층체, 및 상기 제1 방향으로 배치된 제2 그룹의 제1 내지 제N 채널기둥들을 감싸는 제2 상부 적층체를 상기 제1 방향으로 서로 이웃하게 형성하는 단계; 상기 제1 및 제2 상부 적층체를 덮는 절연막을 형성하는 단계; 서로 이웃한 상기 제1 그룹의 제N 채널기둥 및 상기 제2 그룹의 제N 채널기둥 사이의 상기 제1 및 제2 상부 적층체의 일부가 식각되도록 상기 절연막의 식각 공정을 실시하여, 상기 제1 그룹의 제N 채널기둥의 측벽 및 상기 제2 그룹의 제N 채널기둥 측벽을 노출하는 배선홈을 형성하는 단계; 및 상기 제1 그룹의 제N 채널기둥으로부터 상기 제2 그룹의 제N 채널기둥을 향하여 연장되고, 상기 제1 그룹의 제N 채널기둥의 측벽 및 상기 제2 그룹의 제N 채널기둥의 측벽에 접촉되는 콘택배선을 상기 배선홈 내부에 형성하는 단계를 포함할 수 있다.

본 발명의 실시 예는 제1 방향으로 서로 이웃한 상부 적층체들의 경계를 따라 배치되는 채널기둥들을 제1 방향에 교차하는 방향으로 연장된 콘택배선으로 연결한다. 이로써, 본 발명의 실시 예는 채널기둥들의 배치영역을 벗어난 콘택배선의 배치영역 내에 비트 라인들의 콘택 영역을 마련할 수 있다. 그 결과, 본 발명의 실시 예는 채널기둥들의 배치 피치 제한에서 벗어나 비트 라인들의 배치 피치를 넓힐 수 있으므로 비트 라인 배치 피치 감소에 따른 공정 불량을 줄일 수 있다.

도 1a 및 도 1b는 본 발명의 실시 예들에 따른 반도체 장치들의 셀 스트링 구조를 설명하기 위한 사시도들이다.
도 2는 본 발명의 일 실시 예에 따른 반도체 장치의 채널기둥들과 비트 라인들의 연결관계를 설명하기 위한 레이아웃도이다.
도 3a 내지 도 3c는 본 발명의 실시 예들에 따른 반도체 장치의 채널기둥들과 비트 라인들의 연결관계를 설명하기 위한 단면도들이다.
도 4a 내지 도 13b는 도 3a에 도시된 반도체 장치의 제조방법 일례를 설명하기 위한 도면들이다.
도 14 내지 도 16은 도 3b에 도시된 반도체 장치의 제조방법 일례를 설명하기 위한 도면들이다.
도 17 및 도 18은 도 3c에 도시된 반도체 장치의 제조방법 일례를 설명하기 위한 도면들이다.
도 19는 본 발명의 일 실시 예에 따른 채널기둥들과 비트 라인들의 연결관계를 설명하기 위한 레이아웃도이다.
도 20 및 도 21은 도 19에 도시된 반도체 장치의 제조방법 일례를 설명하기 위한 도면들이다.
도 22는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 23은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시 예에 한정되는 것은 아니다. 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.

도 1a 및 도 1b는 본 발명의 실시 예들에 따른 반도체 장치들의 셀 스트링 구조를 설명하기 위한 사시도들이다. 설명의 편의를 위해, 도 1a 및 도 1b에 제1 및 제2 상부 적층체들 위에 배치되는 구조들과, 제1 및 제2 슬릿들을 채우는 절연물은 도시하지 않았다.

도 1a 및 도 1b를 참조하면, 본 발명의 실시 예들에 따른 반도체 장치는 소스 라인(SL) 상에 교대로 적층된 층간 절연막들(ILD) 및 도전 패턴들(CP)을 포함할 수 있다. 층간 절연막들(ILD) 및 도전 패턴들(CP) 각각은 제1 방향(I) 및 제1 방향(I)에 수직 교차하는 제2 방향(Ⅱ)을 따라 연장된 평면을 가질 수 있다.

층간 절연막들(ILD) 및 도전 패턴들(CP)은 제1 슬릿(SI1) 및 제2 슬릿들(SI2)에 의해 게이트 적층체(GST)로 패터닝될 수 있다. 게이트 적층체(GST)는 하부 적층체(STa), 제1 상부 적층체(STb1) 및 제2 상부 적층체(STb2)를 포함할 수 있다.

제1 상부 적층체(STb1) 및 제2 상부 적층체(STb2)는 제1 방향(I)으로 서로 이웃한다. 제1 상부 적층체(STb1) 및 제2 상부 적층체(STb2)는 제2 방향(Ⅱ)을 따라 연장된 제1 및 제2 슬릿들(SI1, SI2)에 의해 구획될 수 있다. 제1 및 제2 슬릿들(SI1, SI2)에 의해 관통되는 층간 절연막들(ILD) 및 도전 패턴들(CP) 중 일부는 제1 방향을 따라 교대로 배치되는 제1 상부 적층체들(STb1) 및 제2 상부 적층체들(STb2)로 구분될 수 있다.

하부 적층체(STa)는 제1 상부 적층체(STb1) 및 제2 상부 적층체(STb2) 아래에 배치될 수 있다. 하부 적층체(STa)는 제2 슬릿들(SI2)에 의해 구획될 수 있다. 한 쌍의 제1 상부 적층체(STb1) 및 제2 상부 적층체(STb2)가 하부 적층체(STa) 상에 중첩될 수 있다.

제1 슬릿(SI1)은 제2 슬릿들(SI2) 사이에 배치되고, 게이트 적층체(GST)의 최상면 높이로부터 제1 및 제2 상부 적층체들(STb1, STb2)의 바닥면 높이만큼 연장된다. 제1 슬릿(SI1)은 하부 적층체(STa) 위에 배치된다. 제2 슬릿들(SI2)은 제1 슬릿(SI1)보다 깊게 형성되고, 게이트 적층체(GST)의 전체 높이만큼 연장된다. 즉, 제2 슬릿들(SI2)은 하부 적층체(STa)의 바닥면 높이만큼 연장된다.

본 발명의 실시 예에 따른 반도체 장치는 제1 슬릿(SI1)의 연장 방향을 따라 서로 이격되어 배치된 지지 기둥들(SP)을 더 포함할 수 있다. 지지 기둥들(SP)은 게이트 적층체(GST)를 관통하는 채널기둥들(CPL1 내지 CPLn)과 제3 방향(Ⅲ)으로 동일한 길이로 형성될 수 있다. 제3 방향(Ⅲ)은 채널기둥들(CPL1 내지 CPLn)의 연장방향이다.

게이트 적층체(GST)는 다수의 셀 스트링들(CST)을 포함할 수 있다. 셀 스트링들(CST) 각각은 채널기둥들(CPL1 내지 CPLn) 중 어느 하나를 따라 적층된 메모리 셀들을 포함할 수 있다.

채널기둥들(CPL1 내지 CPLn)은 각각의 제1 상부 적층체(STb1)로부터 하부 적층체(STa)를 관통하는 제1 그룹의 제1 내지 제n 채널기둥들(CPL1 내지 CPLn)과 각각의 제2 상부 적층체(STb2)로부터 하부 적층체(STa)를 관통하는 제2 그룹의 제1 내지 제n 채널기둥들(CPL1 내지 CPLn)로 구분된다. 제1 그룹 및 제2 그룹 각각의 제1 내지 제n 채널기둥들(CPL1 내지 CPLn)은 제1 방향(I)으로 배치된다. 제1 그룹 및 제2 그룹 각각의 제1 내지 제N 채널기둥들(CPL1 내지 CPLn)은 제1 방향(I)으로 지그재그로 배치될 수 있다. N은 4이상의 자연수이며, 반도체 장치의 설계에 따라 다양하게 변경될 수 있다.

제1 채널기둥들(CPL1) 및 제N 채널기둥들(CPLn)은 제1 상부 적층체(STb1)와 제2 상부 적층체(STb2)의 경계를 따라 배치된다. 예를 들어, 제1 채널기둥들(CPL1)은 제2 슬릿들(SI2)에 인접한 제1 및 제2 상부 적층체들(STb1, STb2) 각각의 경계를 따라 배치되고, 제N 채널기둥들(CPLn)은 제1 슬릿(SI1)에 인접한 제1 및 제2 상부 적층체들(STb1, STb2) 각각의 경계를 따라 배치될 수 있다. 다시 말해, 제1 내지 제N 채널기둥들(CPL1 내지 CPLn)은 제2 슬릿들(SI2)로부터 제1 슬릿(SI1)을 향해 제1 방향(I)을 따라 순차로 배치될 수 있다.

또 다른 예를 들면, 제1 채널기둥들(CPL1)은 제1 슬릿(SI1)에 인접한 제1 및 제2 상부 적층체들(STb1, STb2) 각각의 경계를 따라 배치되고, 제N 채널기둥들(CPLn)은 제2 슬릿들(SI2)에 인접한 제1 및 제2 상부 적층체들(STb1, STb2) 각각의 경계를 따라 배치될 수 있다. 다시 말해, 제1 내지 제N 채널기둥들(CPL1 내지 CPLn)은 제1 슬릿(SI1)으로부터 제2 슬릿들(SI2)을 향해 제1 방향(I)을 따라 순차로 배치될 수 있다.

이하, 설명의 편의를 위해, 제1 채널기둥들(CPL1)이 제2 슬릿들(SI2)에 인접하게 배치되고, 제N 채널기둥들(CPLn)이 제1 슬릿(SI1)에 인접하게 배치된 경우 위주로 본 발명의 실시 예들을 설명하였으나, 본 발명은 이에 제한되지 않는다.

각각의 제1 내지 제N 채널기둥들(CPL1 내지 CPLn)은 제1 슬릿(SI1) 및 제2 슬릿들(SI2) 중 어느 하나를 기준으로 대칭되게 배열된다.

제1 내지 제N 채널기둥들(CPL1 내지 CPLn)은 제2 방향(Ⅱ)으로 열을 이룰 수 있다. 제2 방향(Ⅱ)을 따르는 제2 내지 제N-1 채널기둥들(CPL2 내지 CPLn-1) 각 열은 제1 채널기둥들(CPL1)의 열과 제N 채널기둥들(CPLn)의 열 사이에 배치된다. 제1 방향(I)을 따라 배치된 홀수번째 채널기둥들(CPL1, CPLn-1)의 제1 방향(I)을 따르는 중심축들은 동일 선상에 배치될 수 있다. 제1 방향(I)을 따라 배치된 짝수번째 채널기둥들(CPL2, CPLn)의 제1 방향(I)을 따르는 중심축들은 동일 선상에 배치될 수 있다.

제1 그룹의 제1 내지 제N 채널기둥들(CPL1 내지 CPLn)은 제1 상부 적층체(STb1)를 구성하는 층간 절연막들(ILD) 및 도전 패턴들(CP)로 둘러싸이고, 제2 그룹의 제2 내지 제N 채널기둥들(CPL1 내지 CPLn)은 제2 상부 적층체(STb2)를 구성하는 층간 절연막들(ILD) 및 도전 패턴들(CP)로 둘러싸인다. 각각의 하부 적층체(STa)를 구성하는 층간 절연막들(ILD) 및 도전 패턴들(CP)은 제1 그룹의 제1 내지 제N 채널기둥들(CPL1 내지 CPLn) 및 제2 그룹의 제1 내지 제N 채널기둥들(CPL1 내지 CPLn) 중 적어도 어느 하나의 그룹을 감싼다.

제1 내지 제N 채널기둥들(CPL1 내지 CPLn)을 지그재그로 배치함에 따라, 메모리 셀들의 집적도를 높일 수 있다. 제1 내지 제N 채널기둥들(CPL1 내지 CPLn) 각각은 코어 절연막(CO), 코어 절연막(CO) 상에 배치된 캡핑 도전막(CAP), 코어 절연막(CO) 및 캡핑 도전막(CAP)을 감싸는 채널막(CH)을 포함할 수 있다. 채널막(CH)은 도 1a에 도시된 바와 같이 코어 절연막(CO)의 바닥면을 개구시키도록 형성되거나, 도 1b에 도시된 바와 같이 코어 절연막(CO)의 바닥면을 따라 연장될 수 있다. 또는, 코어 절연막(CO) 및 캡핑 도전막(CAP)은 생략될 수 있다. 코어 절연막(CO) 및 캡핑 도전막(CAP)이 형성되지 않는 경우, 채널막(CH)은 제1 내지 제N 채널기둥들(CPL1 내지 CPLn) 각각의 가장자리부터 중심 영역까지 완전히 채울 수 있다.

채널막(CH)은 반도체막으로 형성될 수 있다. 예를 들어, 채널막(CH)은 언도프트 실리콘막 또는 도프트 실리콘막으로 형성될 수 있다. 캡핑 도전막(CAP)은 채널막(CH)보다 높은 농도의 도펀트를 포함하는 반도체막으로 형성될 수 있다. 예를 들어, 캡핑 도전막(CAP)은 도프트 실리콘막으로 형성될 수 있다. 캡핑 도전막(CAP)은 셀 스트링(CST)의 접합 영역(junction)으로 이용될 수 있다.

제1 및 제2 상부 적층체들(STb1, STb2) 각각은 한층 또는 2층 이상의 도전 패턴들(CP)을 포함할 수 있다. 제1 및 제2 상부 적층체들(STb1, STb2) 각각의 도전 패턴들(CP)은 상부 셀렉트 라인들(USL)로 이용될 수 있다. 각각의 하부 적층체(STa)는 하부 셀렉트 라인들(LSL)로 이용되는 도전 패턴들(CP)과 워드 라인들(WL)로 이용되는 도전 패턴들(CP)을 포함할 수 있다. 게이트 적층체(GST)의 최하층 도전 패턴(CP)이 하부 셀렉트 라인(LSL)으로 이용되거나, 워드 라인들(WL) 하부에 배치된 2층 이상의 도전 패턴들(CP)이 하부 셀렉트 라인들(LSL)로 이용될 수 있다. 워드 라인들(WL)은 하부 셀렉트 라인들(LSL)과 상부 셀렉트 라인들(USL) 사이에 적층된 도전 패턴들(CP)에 대응될 수 있다.

게이트 적층체(GST) 하부에 소스 라인(SL)이 배치될 수 있다.

도 1a에 도시된 바와 같이, 소스 라인(SL)은 제1 내지 제N 채널기둥들(CPL1 내지 CPLn) 하부에 접촉될 수 있다. 보다 구체적으로, 소스 라인(SL)은 제1 내지 제N 채널기둥들(CPLn) 각각의 채널막(CH)의 하부면과 전기적으로 연결될 수 있다. 소스막(SL)은 불순물이 주입된 반도체 기판의 일부이거나, 반도체 기판 상에 형성된 도프트 실리콘막일 수 있다. 채널막(CH)의 외측벽은 메모리 막(ML)으로 둘러싸일 수 있다. 메모리막(ML)은 터널 절연막, 데이터 저장막 및 블로킹 절연막을 포함하는 다층막으로 형성될 수 있다. 터널 절연막은 채널막(CH)의 외벽에 접촉되고, 채널막(CH)의 외벽 형상을 따라 형성될 수 있다. 데이터 저장막은 터널 절연막의 외벽에 접촉되고, 터널 절연막의 외벽 형상을 따라 형성될 수 있다. 블로킹 절연막은 데이터 저장막의 외벽에 접촉되고, 데이터 저장막의 외벽 형상을 따라 형성될 수 있다. 도면에 도시되진 않았으나, 메모리 막(ML)은 채널막(CH)에 접한 도전 패턴들(CP) 각각의 측벽과 도전 패턴들(CP) 각각의 상부면 및 하부면을 따라 형성될 수 있다. 이 경우, 메모리막(ML)은 제1 및 제2 슬릿들(SI1, SI2)에 의해 분리되어, C자형 단면을 가질 수 있다.

도 1b에 도시된 바와 같이, 소스 라인(SL)은 제1 소스막(SL1) 및 제1 소스막(SL1) 상에 배치된 제2 소스막(SL2)을 포함할 수 있다. 제1 소스막(SL1)은 제1 내지 제N 채널기둥들(CPL1 내지 CPLn)의 하단을 감쌀 수 있다. 즉, 제1 내지 제N 채널기둥들(CPL1 내지 CPLn)의 하단은 제1 소스막(SL1)의 내부로 연장될 수 있다. 보다 구체적으로, 제1 내지 제N 채널기둥들(CPL1 내지 CPLn) 각각의 코어 절연막(CO) 및 채널막(CH)의 하단은 제1 소스막(SL1)으로 둘러싸일 수 있다. 제2 소스막(SL2)은 제1 소스막(SL1)과 제1 및 제2 적층 구조들(ST1, ST2) 사이에 배치된다. 제2 소스막(SL2)은 제1 내지 제N 채널기둥들(CPL1 내지 CPLn) 각각의 채널막(CH)과 제1 소스막(SL1)에 접촉될 수 있다. 제1 소스막(SL1) 및 제2 소스막(SL2)은 도프트 실리콘막으로 형성될 수 있다. 제1 내지 제N 채널기둥들(CPL1 내지 CPLn) 각각의 외측벽은 제1 메모리 패턴(ML1) 및 제2 메모리 패턴(ML2)으로 둘러싸일 수 있다. 제1 메모리 패턴(ML1) 및 제2 메모리 패턴(ML2) 각각은 터널 절연막, 데이터 저장막 및 블로킹 절연막을 포함할 수 있다. 터널 절연막은 채널막(CH)의 외벽에 접촉되고, 채널막(CH)의 외벽 형상을 따라 형성될 수 있다. 데이터 저장막은 터널 절연막의 외벽에 접촉되고, 터널 절연막의 외벽 형상을 따라 형성될 수 있다. 블로킹 절연막은 데이터 저장막의 외벽에 접촉되고, 데이터 저장막의 외벽 형상을 따라 형성될 수 있다.

제1 메모리 패턴(ML1)은 소스 라인(SL)보다 돌출된 채널막(CH)의 상단 외벽을 감싼다. 즉, 제1 메모리 패턴(ML1)은 채널막(CH)과 게이트 적층체(GST) 사이에 배치된다. 제2 메모리 패턴(ML2)은 제1 소스막(SL1)과 채널막(CH) 사이에 배치된다. 제1 메모리 패턴(ML1)과 제2 메모리 패턴(ML2)은 그들 사이에 배치된 제2 소스막(SL2)에 의해 서로 이격될 수 있다.

도 1a 및 도 1b에서 상술한 구조에 따르면, 메모리 셀들은 채널막(CH)과 워드 라인들(WL)의 교차부들에 형성되고, 하부 셀렉트 트랜지스터는 채널막(CH)과 하부 셀렉트 라인(LSL)의 교차부에 형성되고, 상부 셀렉트 트랜지스터는 채널막(CH)과 상부 셀렉트 라인(USL)의 교차부에 형성된다. 하나의 채널막(CH)을 따라 일렬로 배열된 하부 셀렉트 트랜지스터, 메모리 셀들, 및 상부 셀렉트 트랜지스터는 채널막(CH)을 통해 직렬로 연결되어 셀 스트링(CST)을 정의한다. 워드 라인들(WL)은 메모리 셀들의 게이트들에 신호를 전송하고, 하부 셀렉트 라인(LSL)은 하부 셀렉트 트랜지스터의 게이트에 신호를 전송하고, 상부 셀렉트 라인(USL)은 상부 셀렉트 트랜지스터의 게이트에 신호를 전송할 수 있다.

도 1a 및 도 1b에서 상술한 반도체 장치들은 3차원의 셀 스트링(CST)을 포함한다. 3차원의 셀 스트링(CST)은 그에 대응하는 제1 내지 제N 채널기둥들(CPL1 내지 CPLn) 중 어느 하나의 채널막(CH)을 통해 비트 라인에 연결될 수 있다. 본 발명의 실시 예들은 지그재그로 배치된 제1 그룹의 제1 내지 제N 채널기둥들(CPL1 내지 CPLn)에 1:1로 연결되거나, 지그재그로 배치된 제2 그룹의 제1 내지 제N 채널기둥들(CPL1 내지 CPLn)에 1:1로 연결된 비트 라인들의 배치 마진을 확보하기 위한 다양한 실시 예들을 제공한다.

도면에 도시하진 않았으나, 제1 슬릿(SI1)은 제2 슬릿들(SI2)과 동일한 깊이로 형성될 수 있으며, 이 경우, 제1 슬릿(SI1)은 하부 적층체(STa)를 관통하여 하부 적층체(STa)의 바닥면 높이만큼 연장될 수 있다.

도 2는 본 발명의 실시 예에 따른 반도체 장치의 채널기둥들과 비트 라인들의 연결관계를 설명하기 위한 레이아웃도이다.

도 2를 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 제1 그룹(GR1) 및 제2 그룹(GR2)의 제2 내지 제N-1 채널기둥들(CPL2 내지 CPLn-1) 상부에 각각 연결된 제1 그룹 및 제2 그룹의 제1 콘택 플러그들(CT1)을 더 포함할 수 있다. 제1 그룹(GR1)의 제2 내지 제N-1 채널기둥들(CPL2 내지 CPLn-1)은 제1 그룹(GR1)의 제1 채널기둥(CPL1)과 제1 그룹(GR1)의 제N 채널기둥(CPLn) 사이에 배치될 수 있다. 제2 그룹(GR2)의 제2 내지 제N-1 채널기둥들(CPL2 내지 CPLn-1)은 제2 그룹(GR2)의 제1 채널기둥(CPL1)과 제2 그룹(GR2)의 제N 채널기둥(CPLn) 사이에 배치될 수 있다. 제1 그룹의 제1 콘택 플러그들(CT1)은 제1 그룹(GR1)의 제2 내지 제N-1 채널기둥들(CPL2 내지 CPLn-1)의 배열을 따라 제1 방향(I)으로 지그재그로 배열되고, 제1 그룹(GR1)의 제2 내지 제N-1 채널기둥들(CPL2 내지 CPLn-1)보다 좁은 지름으로 형성된다. 제2 그룹의 제1 콘택 플러그들(CT1)은 제2 그룹(GR2)의 제2 내지 제N-1 채널기둥들(CPL2 내지 CPLn-1)의 배열을 따라 제1 방향(I)으로 지그재그로 배열되고, 제2 그룹(GR2)의 제2 내지 제N-1 채널기둥들(CPL2 내지 CPLn-1)보다 좁은 지름으로 형성된다.

본 발명의 실시 예에 따른 반도체 장치는 콘택배선들(CTL)을 더 포함한다. 콘택배선들(CTL) 중 일부는 제1 슬릿(SI1)에 중첩되고, 나머지 일부는 제2 슬릿들(SI2)에 중첩된다. 제2 슬릿들(SI2)에 중첩된 콘택배선들(CTL) 각각은 제1 방향(I) 및 제2 방향(Ⅱ)에 대한 사선방향으로 배치된 제1 그룹(GR1)의 제1 채널기둥(CPL1)과 제2 그룹(GR2)의 제1 채널기둥(CPL1)을 한 쌍씩 연결하도록 사선방향으로 연장된 바타입으로 형성된다. 제1 슬릿(SI1)에 중첩된 콘택배선들(CTL) 각각은 제1 방향(I) 및 제2 방향(Ⅱ)에 대한 사선방향으로 배치된 제1 그룹(GR1)의 제N 채널기둥(CPLn)과 제2 그룹(GR2)의 제N 채널기둥(CPLn)을 한 쌍씩 연결하도록 사선방향으로 연장된 바타입으로 형성된다. 즉, 제1 슬릿(SI1)에 인접한 2열의 제N 채널기둥들(CPLn)은 콘택배선들(CTL)에 의해 한 쌍씩 연결될 수 있다. 각각의 제2 슬릿(SI2)에 인접한 2열의 제1 채널기둥들(CPL1)은 콘택배선들(CTL)에 의해 한 쌍씩 연결될 수 있다. 제1 슬릿(SI1)에 중첩된 콘택배선들(CTL)은 지지 기둥들(SP)에 중첩될 수 있다. 콘택배선들(CTL)은 직선형 바 타입으로 형성되므로, 굴곡진 콘택배선들에 비해 콘택배선들(CTL)의 형성 공정 난이도를 낮출 수 있다.

제1 그룹 및 제2 그룹의 제1 콘택 플러그들(CT1)은 제1 그룹(GR1) 및 제2 그룹(GR2)의 제2 내지 제N-1 채널기둥들(CPL2 내지 CPLn-1)에 전기적으로 연결될 수 있다. 콘택배선들(CTL)은 제1 그룹(GR1) 및 제2 그룹(GR2)의 제1 및 제N 채널기둥들(CPL1 및 CPLn)에 전기적으로 연결될 수 있다. 제2 콘택 플러그들(CT2)은 콘택배선들(CTL)에 각각 전기적으로 연결될 수 있다.

제1 방향(I)을 따르는 제1 그룹 및 제2 그룹의 제1 콘택 플러그들(CT1)의 중심축들과, 제1 방향(I)을 따르는 제2 콘택 플러그들(CT2)의 중심축들은 서로 어긋나게 배치된다.

본 발명의 실시 예에 따른 반도체 장치는 제1 그룹 및 제2 그룹의 제1 콘택 플러그들(CT1)과, 제2 콘택 플러그들(CT2)에 연결되고, 제1 방향(I)을 따라 연장된 비트 라인들(BL1, BL2)을 더 포함할 수 있다. 비트 라인들은 제2 방향(Ⅱ)을 따라 교대로 배치된 제1 비트 라인들(BL1) 및 제2 비트 라인들(BL2)을 포함할 수 있다. 제2 비트 라인들(BL2)은 제1 그룹 및 제2 그룹의 제1 콘택 플러그들(CT1)에 연결되고, 제1 비트 라인들(BL1)은 제2 콘택 플러그들(CT2)에 연결될 수 있다. 제1 및 제2 비트 라인들(BL1, BL2) 각각은 콘택배선들(CTL)에 교차되는 제1 방향(I)을 따라 연장될 수 있다. 제1 비트 라인들(BL1)과 제2 비트 라인들(BL2)은 제2 방향(Ⅱ)으로 교대로 배치되므로, 제2 방향(Ⅱ)으로 서로 이웃한 제2 비트 라인들(BL2) 사이에 하나의 제1 비트 라인(BL1) 배치될 수 있다. 제2 비트 라인들(BL2) 각각은 제1 그룹의 제1 콘택 플러그들(CT1)과 제2 그룹의 제1 콘택 플러그들(CT1)을 한 쌍씩 연결한다.

도 2에서 상술한 레이아웃으로 배치된 콘택배선들(CTL)과 제1 그룹(GR1) 및 제2 그룹(GR2)의 제1 및 제N 채널기둥들(CPL1 및 CPLn)을 전기적으로 연결하거나, 제1 그룹 및 제2 그룹의 제1 콘택 플러그들(CT1)과 제1 그룹(GR1) 및 제2 그룹(GR2)의 제2 내지 제N-1 채널기둥들(CPL2 및 CPLn-1)을 전기적으로 연결하기 위한 연결구조들은 다양하게 설계될 수 있다. 또한, 제2 슬릿들(SI2) 내부를 채우는 물질막들의 구성은 다양하게 변경될 수 있다. 이에 대한 구체적인 구조는 도 3a 내지 도 3c를 참조하여 후술하기로 한다.

도 2에서 상술한 레이아웃에 따르면, 콘택배선들(CTL)은 제1 방향(I)에 대해 사선방향으로 교차되도록 연장된다. 제2 콘택 플러그들(CT2)은 제1 그룹(GR1) 및 제2 그룹(GR2)의 제1 내지 제N 채널기둥들(CPL1 내지 CPLn)에 중첩되지 않으나, 콘택배선들(CTL)의 일부 영역에 중첩될 수 있다. 제2 콘택 플러그들(CT2)이 제1 그룹(GR1) 및 제2 그룹(GR2)의 제1 및 제N 채널기둥들(CPL1 및 CPLn)이 배치되는 영역을 벗어나더라도, 제2 콘택 플러그들(CT2)은 콘택배선들(CTL)을 경유하여 제1 그룹(GR1) 및 제2 그룹(GR2)의 제1 및 제N 채널기둥들(CPL1 및 CPLn)에 전기적으로 연결될 수 있다.

본 발명의 실시 예에 따르면 제1 방향(I)을 따라 연장된 제2 콘택 플러그들(CT2)의 중심축들이 제1 방향(I)을 따라 연장된 제1 그룹 및 제2 그룹의 제1 콘택 플러그들(CT1)의 중심축들 사이에 이들과 중첩되지 않게 배치될 수 있다. 이로써, 본 발명의 실시 예는 제1 비트 라인들(BL1)과 제2 비트 라인들(BL2)을 포함하는 비트 라인들의 배치 피치를 넓힐 수 있다. 그 결과, 본 발명의 실시 예는 비트 라인들을 형성하기 위한 포토리소그래피 공정의 난이도를 낮출 수 있다.

본 발명의 실시 예는 콘택배선들(CTL)을 직선형의 바 타입으로 형성함으로써, 굴곡진 콘택배선들 형성시 발생되는 콘택배선들간 브릿지 현상을 줄일 수 있다.

도 3a 내지 도 3c는 본 발명의 실시 예들에 따른 반도체 장치의 채널기둥들과 비트 라인들의 연결관계를 설명하기 위한 단면도들이다. 도 3a 내지 도 3c는 도 2에 도시된 선 X-X'를 따라 절취한 단면을 나타낸 것들이다. 도 3a 내지 도 3c는 게이트 적층체의 제1 및 제2 상부 적층체들 및 그 상부에 배치되는 구조들 위주로 도시한 도면들이다.

도 3a를 참조하면, 제1 상부 적층체(STb1) 위에 배치된 제1 그룹의 제1 콘택 플러그(CT1), 제2 상부 적층체(STb2) 위에 배치된 제2 그룹의 제1 콘택 플러그(CT1), 및 콘택배선들(CTL)은 하부 콘택 플러그들(LCT)에 각각 접촉될 수 있다. 하부 콘택 플러그들(LCT)은 제1 및 제2 그룹의 제1 콘택 플러그들(CT1) 및 콘택배선들(CTL)의 하부면으로부터 제1 상부 적층체(STb1)를 관통하는 제1 그룹의 제1 내지 제N 채널기둥들(도 2에 도시된 GR1의 CPL1 및 CPLn) 및 제2 상부 적층체(STb2)를 관통하는 제2 그룹의 제1 내지 제N 채널기둥들(도 2에 도시된 GR2의 CPL1 및 CPLn)을 향해 연장된다. 제1 그룹 및 제2 그룹의 제1 콘택 플러그들(CT1)은 하부 콘택 플러그들(LCT)을 경유하여 제1 그룹 및 제2 그룹의 제2 내지 제N-1 채널기둥들(도 2에 도시된 GR1 및 GR2의 CPL2 내지 CPLn-1)에 전기적으로 연결될 수 있다. 콘택배선들(CTL)은 하부 콘택 플러그들(LCT)을 경유하여 제1 그룹 및 제2 그룹의 제1 및 제N 채널기둥들(도 2에 도시된 GR1 및 GR2의 CPL1 및 CPLn)에 전기적으로 연결될 수 있다. 하부 콘택 플러그들(LCT)은 제1 그룹 및 제2 그룹의 제1 내지 제N 채널기둥들(도 2에 도시된 GR1 및 GR2의 CPL1 내지 CPLn) 각각의 캡핑 도전막(CAP)에 접촉될 수 있다.

교대로 적층된 층간 절연막들(ILD) 및 도전 패턴들(CP)을 관통하는 각각의 제2 슬릿(SI2) 내부는 공통 소스 라인(CSL)으로 채워질 수 있다. 측벽 절연막(SW)은 공통 소스 라인(CSL)의 측벽 상에 형성될 수 있다. 제2 슬릿들(SI2) 사이의 층간 절연막들(ILD) 및 도전 패턴들(CP)은 더미홀(DH)에 의해 관통되고, 제1 슬릿(SI1)은 더미홀(DH)을 가로질러 배치될 수 있다. 제1 슬릿(SI1)은 더미홀(DH) 내부에 제1 및 제2 상부 적층체들(ST1a, ST1b)의 깊이만큼 연장될 수 있다. 제1 슬릿(SI1) 및 더미홀(DH)은 절연물로 채워지고, 더미홀(DH)을 채우는 절연물은 지지 기둥(SP)으로 이용될 수 있다.

층간 절연막들(ILD) 및 도전 패턴들(CP) 상에 제1 내지 제3 상부 절연막(UIL1 내지 UIL3)이 순차로 적층될 수 있다. 제1 상부 절연막(UIL1)은 각각의 제2 슬릿(SI2), 각각의 제2 슬릿(SI2) 내부에 형성된 공통 소스 라인(CSL) 및 측벽 절연막(SW)과, 제1 슬릿(SI1)에 의해 관통될 수 있다.

제1 상부 절연막(UIL1) 상에 배치된 제2 상부 절연막(UIL2)은 공통 소스 라인(CSL)을 덮을 수 있다. 하부 콘택 플러그들(LCT)은 제1 및 제2 상부 절연막들(UIL1 및 UIL2)을 관통하여 제1 그룹 및 제2 그룹의 제1 내지 제N 채널기둥들(도 2의 GR1 및 GR2의 CPL1 내지 CPLn)에 접촉될 수 있다. 콘택배선들(CTL)은 제2 상부 절연막(UIL2)의 내부에 형성되고 하부 콘택 플러그들(LCT) 중 일부에 접촉될 수 있다.

제2 상부 절연막(UIL2) 상에 배치된 제3 상부 절연막(UIL3)은 콘택배선들(CTL) 및 하부 콘택 플러그들(LCT)을 덮을 수 있다. 제1 및 제2 그룹의 제1 콘택 플러그들(CT1)은 제3 상부 절연막(UIL3)을 관통하여 하부 콘택 플러그들(LCT)에 접촉될 수 있고, 제2 콘택 플러그들(CT2)은 제3 상부 절연막(UIL3)을 관통하여 콘택배선들(CTL)에 접촉될 수 있다. 제1 및 제2 비트 라인들(BL1, BL2)은 제3 상부 절연막(UIL3) 상에 배치된다. 제1 비트 라인들(BL1)은 제2 콘택 플러그들(CT2)에 접촉되고, 제2 비트 라인들(BL2)은 제1 그룹 및 제2 그룹의 제1 콘택 플러그들(CT1)에 접촉된다.

상술한 구조에 따르면, 제1 그룹 및 제2 그룹의 제1 콘택 플러그들(CT1) 및 제2 콘택 플러그들(CT2)은 동일한 높이로 형성될 수 있다.

도 3b 및 도 3c를 참조하면, 제1 상부 적층체(STb1) 위에 배치된 제1 그룹의 제1 콘택 플러그들(CT1)은 제1 그룹의 제2 내지 제N-1 채널기둥들(도 2에 도시된 GR1의 CPL2 내지 CPLn-1)에 직접 접촉될 수 있다. 제2 상부 적층체(STb2) 위에 배치된 제2 그룹의 제1 콘택 플러그들(CT1)은 제2 그룹의 제2 내지 제N-1 채널기둥들(도 2에 도시된 GR2의 CPL2 내지 CPLn-1)에 직접 접촉될 수 있다. 콘택배선들(CTL)은 제1 그룹 및 제2 그룹의 제1 및 제N 채널기둥들(도 2에 도시된 GR1 및 GR2의 CPL1 및 CPLn)에 직접 접촉될 수 있다. 즉, 제1 그룹 및 제2 그룹의 제1 콘택 플러그들(CT1) 및 콘택배선들(CTL)은 하부 콘택 플러그들을 경유하지 않고, 제1 그룹 및 제2 그룹의 제1 내지 제N 채널기둥들(도 2에 도시된 GR1 및 GR2의 CPL1 내지 CPLn)에 직접 전기적으로 연결된다. 제1 그룹 및 제2 그룹의 제1 콘택 플러그들(CT1) 및 콘택배선들(CTL)은 제1 그룹 및 제2 그룹의 제1 내지 제N 채널기둥들(도 2에 도시된 GR1 및 GR2의 CPL1 내지 CPLn) 각각의 캡핑 도전막(CAP)에 접촉될 수 있다.

교대로 적층된 층간 절연막들(ILD) 및 도전 패턴들(CP) 상에 제1 및 제2 상부 절연막(UIL1 및 UIL2)이 적층될 수 있다. 제1 상부 절연막(UIL1)은 제1 슬릿(SI1), 각각의 제2 슬릿(SI2), 및 콘택 배선(CTL)에 의해 관통될 수 있다.

슬릿 절연막(SIL)은 각각의 제2 슬릿(SI2) 내부를 채울 수 있다. 슬릿 절연막(SIL)은 제1 상부 절연막(UIL1)을 덮도록 제1 상부 절연막(UIL1) 및 제2 상부 절연막(UIL2) 사이로 연장될 수 있다. 각각의 제2 슬릿(SI2)의 측벽과 슬릿 절연막(SIL) 사이에 측벽 절연막(SW)이 더 형성될 수 있다. 제2 슬릿들(SI2) 사이의 층간 절연막들(ILD) 및 도전 패턴들(CP)은 더미홀(DH)에 의해 관통되고, 제1 슬릿(SI1)은 더미홀(DH)을 가로질러 배치될 수 있다.

제1 슬릿(SI1)은 더미홀(DH) 내부에 제1 및 제2 상부 적층체들(ST1a, ST1b)의 깊이만큼 연장될 수 있다. 제1 슬릿(SI1) 및 더미홀(DH)은 절연물로 채워지고, 더미홀(DH)을 채우는 절연물은 지지 기둥(SP)으로 이용될 수 있다.

콘택배선들(CTL)은 슬릿 절연막(SIL) 및 제1 상부 절연막(UIL1)을 관통하여 제1 그룹 및 제2 그룹의 제1 채널기둥들(도 2에 도시된 GR1 및 GR2의 CPL1) 및 제1 그룹 및 제2 그룹의 제N 채널기둥들(도 2에 도시된 GR1 및 GR2의 CPLn)에 접촉될 수 있다.

도 3b를 참조하면, 콘택배선들(CTL)은 제1 그룹 및 제2 그룹의 제1 및 제N 채널기둥들(도 2에 도시된 GR1 및 GR2의 CPL1 및 CPLn)의 상면들에 접촉될 수 있다. 보다 구체적으로, 콘택배선들(CTL) 각각은 캡핑 도전막(CAP)의 상면에 접촉될 수 있다.

도 3c를 참조하면, 콘택배선들(CTL)은 제1 그룹 및 제2 그룹의 제1 및 제N 채널기둥들(도 2에 도시된 GR1 및 GR2의 CPL1 및 CPLn)의 상면들 및 측벽들에 접촉될 수 있다. 콘택배선들(CTL) 각각은 캡핑 도전막(CAP) 상면 및 측벽과 채널막(CH)의 측벽에 직접 접촉될 수 있다. 이 경우, 콘택배선들(CTL) 각각은 서로 이웃한 제1 그룹 및 제2 그룹의 제1 채널기둥들 사이의 제1 상부 적층체(STb1) 및 제2 상부 적층체(STb2) 내부로 연장되거나, 서로 이웃한 제1 그룹 및 제2 그룹의 제N 채널기둥들(CPLn) 사이의 제1 상부 적층체(STb1) 및 제2 상부 적층체(STb2) 내부로 연장될 수 있다. 이 경우, 콘택배선들(CTL)은 제1 그룹 및 제2 그룹의 제1 및 제N 채널기둥들(도 2에 도시된 GR1 및 GR2의 CPL1 및 CPLn)에 넓은 면적으로 접촉될 수 있다.

도 3b 및 도 3c를 참조하면, 제2 상부 절연막(UIL2)은 슬릿 절연막(SIL) 상에 콘택배선들(CTL)을 덮도록 형성된다. 제1 그룹 및 제2 그룹의 제1 콘택 플러그들(CT1)은 제2 상부 절연막(UIL2), 슬릿 절연막(SIL), 및 제1 상부 절연막(UIL1)을 관통하여 제1 그룹 및 제2 그룹의 제2 내지 제N-1 채널기둥들(도 2에 도시된 GR1 및 GR2의 CPL2 내지 CPLn-1)에 접촉될 수 있다. 제2 콘택 플러그들(CT2)은 제2 상부 절연막(UIL2)을 관통하여 콘택배선들(CTL)에 접촉될 수 있다. 제1 및 제2 비트 라인들(BL1, BL2)은 제2 상부 절연막(UIL2) 상에 배치된다. 제2 비트 라인들(BL2)은 제1 그룹 및 제2 그룹의 제1 콘택 플러그들(CT1)에 접촉되고, 제1 비트 라인들(BL1)은 제2 콘택 플러그들(CT2)에 접촉된다.

상술한 구조에 따르면, 제1 그룹 및 제2 그룹의 제1 콘택 플러그들(CT1)은 제2 콘택 플러그들(CT2)보다 길게 연장되어 제1 그룹 및 제2 그룹의 제2 내지 제N-1 채널기둥들(도 2에 도시된 GR1 및 GR2의 CPL2 내지 CPLn-1)에 직접 접촉될 수 있다.

도 3b 및 도 3c에 도시된 실시 예들은 도 3a에 도시된 실시 예와 다르게 하부 콘택 플러그들을 경유하지 않고 제1 콘택 플러그들(CT1)을 제2 채널기둥들(CPL2) 내지 제N-1 채널기둥들(도 2의 CPLn-1)에 직접 접촉시키거나, 제2 콘택 플러그들(CT2)들 콘택배선들(CTL)에 직접 접촉시킨다. 이로써, 도 3b 및 도 3c에 도시된 반도체 장치의 제조 공정은 단순화될 수 있다. 또한, 도 3b 및 도 3c에 도시된 실시 예들에 따르면, 제1 내지 제N 채널기둥들(도 2의 CPL1 내지 CPLn) 중 어느 하나와 그에 대응하는 비트 라인(BL1 또는 BL2) 사이의 연결 구조물의 수직방향 총 길이를 줄일 수 있다. 이로써, 도 3b 및 도 3c에 도시된 실시 예를 통해, 서로 이웃한 연결 구조물들간 기생캡을 줄일 수 있다.

이하, 도 4a 내지 도 16을 참조하여 본 발명의 실시 예들에 따른 반도체 장치의 제조 방법에 대한 다양한 실시 예에 대해 설명한다.

도 4a 내지 도 13은 도 3a에 도시된 반도체 장치의 제조방법 일례를 설명하기 위한 도면들이다.

도 4a 및 도 4b는 제1 내지 제N 채널기둥들과 더미 기둥들의 형성 공정을 설명하기 위한 평면도 및 단면도이다. 특히, 도 4b는 도 4a에 도시된 선 X-X'를 따라 절취한 단면도이다.

도 4a 및 도 4b를 참조하면, 제1 소스막(101), 보호막(103) 및 희생막(105)의 적층 구조상에 제1 물질막들(111) 및 제2 물질막들(113)을 교대로 적층한다. 제1 소스막(101)은 도전물로 형성될 수 있다. 제1 소스막(101)은 후속에서 제2 소스막의 성장 시드층으로 이용될 수 있는 도전물로 형성될 수 있다. 예를 들어, 제1 소스막(101)은 폴리 실리콘으로 형성될 수 있다. 제1 소스막(101)은 폴리 실리콘 하부에 배치되어, 소스 라인의 저항을 낮출 수 있는 금속막을 더 포함할 수 있다. 금속막은 텅스텐을 포함할 수 있다.

보호막(103)은 희생막(105)과 다른 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 보호막(103)은 산화물로 형성될 수 있다.

희생막(105)은 후속 공정에서 선택적으로 제거 가능한 물질로 형성될 수 있다. 예를 들어, 희생막(105)은 폴리 실리콘으로 형성될 수 있다.

제1 물질막들(111)은 층간 절연막들이 배치될 영역에 형성되고, 제2 물질막들(113)은 도전 패턴들이 배치될 영역에 형성될 수 있다. 제2 물질막들(113)은 제1 물질막들(111)과 다른 물질로 형성된다. 예를 들어, 제1 물질막들(111)은 층간 절연막용 절연물로 형성되고, 제2 물질막들(113)은 도전 패턴용 도전물로 형성될 수 있다.

또는 제1 물질막들(111)은 층간 절연막용 절연물로 형성되고, 제2 물질막들(113)은 희생물로서 이용되며 제1 물질막들(111)에 대한 식각 선택비를 갖는 희생용 절연물로 형성될 수 있다. 이 경우, 제1 물질막들(111)은 실리콘 산화막으로 형성되고, 제2 물질막들(113)은 실리콘 질화막으로 형성될 수 있다. 제1 및 제2 물질막들(111, 113)이 모두 절연계열 물질로 형성되는 경우, 수직홀(VH), 더미홀(DH), 및 제2 슬릿들을 형성하기 위한 후속 식각 공정들의 난이도를 낮출 수 있다.

또는 제1 물질막들(111)은 희생물로서 이용되며 제2 물질막들(113)에 대한 식각 선택비를 갖는 희생용 도전물로 형성되고, 제2 물질막들(113)은 도전 패턴용 도전물로 형성될 수 있다. 이 경우, 제1 물질막들(111)은 언도프트 폴리 실리콘막으로 형성되고, 제2 물질막들(113)은 도프트 폴리 실리콘막으로 형성될 수 있다. 제1 및 제2 물질막들(111, 113)이 모두 실리콘계열 물질로 형성되는 경우, 홀 또는 슬릿을 형성하기 위한 식각 공정들의 난이도를 낮출 수 있다.

이하에서, 제1 물질막들(111)이 층간 절연막용 절연물로 형성되고, 제2 물질막들(113)이 희생용 절연물로 형성되는 경우를 예로 들어 설명하였으나, 본 발명은 이에 제한되지 않는다.

이어서, 제1 물질막들(111) 및 제2 물질막들(113)을 식각하여 이들을 관통하는 수직홀들(VH) 및 더미홀들(DH)을 형성한다. 수직홀들(VH) 및 더미홀들(DH)을 형성하기 위해, 희생막(105) 및 보호막(103)을 더 식각할 수 있다. 이 때, 제1 소스막(101)의 일부가 식각될 수 있다. 이 경우, 수직홀들(VH) 및 더미홀들(DH)은 희생막(105) 및 보호막(103)을 관통하고, 제1 소스막(101)의 내부로 연장될 수 있다. 수직홀들(VH)은 제1 방향(I)을 따라 지그재그로 배치될 수 있다. 더미홀들(DH)은 수직홀들(VH) 사이에 1열 또는 2이상의 열로 형성될 수 있다. 수직홀들(VH)은 더미홀들(DH)을 기준으로 대칭되게 배열될 수 있다.

이어서, 수직홀들(VH)의 내부에 메모리막(ML)으로 둘러싸인 제1 내지 제N 채널기둥들(CPL1 내지 CPLn)을 형성한다. 제1 내지 제N 채널기둥들(CPL1 내지 CPLn)은 제1 방향(I)을 따라 지그재그로 배치된다. 제1 내지 제N 채널기둥들(CPL1 내지 CPLn)은 제1 그룹(GR1) 및 제2 그룹(GR2)으로 구분될 수 있다. 제1 그룹(GR1)의 제1 내지 제N 채널기둥들(CPL1 내지 CPLn)과 제2 그룹(GR2)의 제1 내지 제N 채널기둥들(CPL1 내지 CPLn)은 제1 방향(I)으로 교대로 배치되고, 제2 방향(Ⅱ)을 따르는 축을 기준으로 서로 대칭된 배열을 갖는다. 메모리막(ML)으로 둘러싸인 제1 내지 제N 채널기둥들(CPL1 내지 CPLn)은 하기와 같은 공정을 순차로 실시하여 형성될 수 있다.

먼저, 수직홀들(VH)의 표면 상에 메모리막(ML)을 형성한다. 메모리막(ML)은 블로킹 절연막, 데이터 저장막 및 터널 절연막을 순차로 적층하여 형성될 수 있다. 블로킹 절연막, 데이터 저장막 및 터널 절연막은 수직홀들(VH) 각각의 표면 상에 형성될 수 있다. 이 때, 메모리막(ML)은 더미홀들(DH)의 표면 상에도 형성될 수 있다. 이어서, 메모리막(ML) 상에 채널막(CH)을 형성한다. 채널막(CH)은 수직홀들(VH) 각각의 내부를 완전히 채우도록 형성되거나, 수직홀들(VH) 각각의 중심영역을 개구하도록 형성될 수 있다. 채널막(CH)에 의해 수직홀들(VH) 각각의 중심 영역이 개구된 경우, 수직홀들(VH) 각각의 중심 영역을 코어 절연막(CO)으로 채울 수 있다. 코어 절연막(CO)은 수직홀들(VH) 각각 보다 낮게 형성될 수 있다. 이 경우, 코어 절연막(CO) 상에 캡핑 도전막(CAP)을 더 형성하여 수직홀들(VH) 각각의 상단을 캡핑 도전막(CAP)으로 채울 수 있다. 이로써, 채널막(CH), 코어 절연막(CO) 및 캡핑 도전막(CAP)을 포함하는 제1 내지 제N 채널기둥들(CPL1 내지 CPLn)이 형성된다. 또한, 채널막(CH), 코어 절연막(CO) 및 캡핑 도전막(CAP)을 포함하는 더미기둥(DPL)이 각각의 더미홀(DH) 내부에 형성될 수 있다.

도 5a 내지 도 5c는 제1 및 제2 슬릿들 형성 공정을 설명하기 위한 평면도 및 단면도들이다. 특히, 도 5b는 도 5a에 도시된 선 X-X'를 따라 절취한 단면도이고, 도 5c는 도 5a에 도시된 선 Y-Y'를 따라 절취한 단면도이다.

도 5a 내지 도 5c를 참조하면, 제2 방향(Ⅱ)으로 연장된 제1 슬릿(SI1)을 형성한다. 제1 슬릿(SI1)은 제1 그룹(GR1)의 제N 채널기둥(CPLn)과 제2 그룹(GR2)의 제N 채널기둥(CPLn) 사이에 형성되고, 더미홀들(DH)을 가로지른다. 제1 슬릿(SI1)은 제1 상부 적층체 및 제2 상부 적층체를 분리할 수 있는 깊이로 형성되며, 하부 적층체를 관통하지 않는 깊이로 형성된다.

더미홀들(DH) 각각의 내부에 배치된 더미 기둥(도 4b의 DPL)은 제1 슬릿(SI1)에 의해 노출된다. 더미 기둥(도 4b의 DPL)은 제1 슬릿(SI1)을 통해 제거될 수 있으며, 이로써 더미홀들(DH)이 개구될 수 있다. 이 후, 제1 슬릿(SI1) 및 더미홀들(DH)을 절연물(125)로 채운다. 더미홀들(DH) 내부에 채워진 절연물(125)의 일부영역들은 후속 공정에서 지지 기둥 역할을 할 수 있다.

도면에 도시하지 않았으나, 제1 슬릿(SI1)을 형성하기 전, 제1 물질막들(111) 및 제2 물질막들(113)을 계단 구조로 패터닝할 수 있다. 계단 구조는 표면이 평탄한 제1 상부 절연막(123)으로 덮일 수 있다. 제1 상부 절연막(123)은 제1 그룹(GR1) 및 제2 그룹(GR2)의 제1 내지 제N 채널기둥들(CPL1 내지 CPLn)에 의해 관통되는 제1 물질막들(111) 및 제2 물질막들(113)을 덮도록 연장될 수 있다. 제1 슬릿(SI1)은 제1 상부 절연막(123)을 더 관통할 수 있다.

제1 슬릿(SI1) 및 더미홀들(DH)을 절연물(125)로 채운 후, 제1 물질막들(111) 및 제2 물질막들(113)을 식각하여 이들을 관통하는 제2 슬릿들(SI2)을 형성한다. 제2 슬릿들(SI2)은 제1 슬릿(SI1)을 사이에 두고 마주하며 제2 방향(Ⅱ)으로 연장될 수 있다. 제2 슬릿들(SI2) 각각은 서로 이웃한 제1 그룹(GR1)의 제1 채널기둥(CPL1)과 제2 그룹(GR2)의 제1 채널기둥(CPL1) 사이에 배치된다. 제2 슬릿들(SI2)은 제1 물질막들(111) 및 제2 물질막들(113)을 완전히 관통한다.

도 6은 제2 물질막들을 제3 물질막들로 대체하는 공정을 설명하기 위한 단면도이다. 도 6은 도 5a에 도시된 선 X-X'와 동일한 방향을 따라 절취한 단면도이다.

도 6을 참조하면, 제1 물질막들(111)이 층간 절연막들로 형성되고, 제2 물질막들(113)이 희생 절연막들로 형성된 경우, 제2 슬릿들(SI2)을 통해 제2 물질막들(113)을 제3 물질막들(131)로 대체할 수 있다. 보다 구체적으로, 제2 슬릿들(SI2)을 통해 제2 물질막들(113)을 선택적으로 제거하고, 제2 물질막들(113)이 제거된 영역을 제3 물질막들(131)로 채울 수 있다. 제3 물질막들(131)은 폴리 실리콘에 비해 저항이 낮은 금속일 수 있다. 예를 들어, 제3 물질막들(131)은 텅스텐일 수 있다.

제1 물질막들(111)이 층간 절연막들로 형성되고, 제2 물질막들(113)이 도전 패턴용 도전물로 형성된 경우, 제2 슬릿들(SI2) 형성 공정 후, 제2 물질막들(113)을 제3 물질막들(131)로 대체하지 않을 수 있다. 제1 물질막들(111)이 희생 도전물로 형성되고, 제2 물질막들(113)이 도전 패턴용 도전물로 형성된 경우, 제2 슬릿(SI2)을 통해 제1 물질막들(111)을 절연물로 대체할 수 있다.

상술한 바와 같이, 다양한 방법들을 이용하여 층간 절연막들 및 도전 패턴들이 교대로 적층 구조를 포함하는 게이트 적층체(GST)를 형성한다. 게이트 적층체(GST)는 제1 상부 적층체(STb1), 제2 상부 적층체(STb2), 및 하부 적층체(STa)를 포함한다. 제1 상부 적층체(STb1) 및 제2 상부 적층체(STb2) 각각은 제1 슬릿(도 5a의 SI1) 및 제2 슬릿들(SI2)에 의해 분리되는 제1 물질막들(111) 중 적어도 어느 하나와, 제1 슬릿(도 5a의 SI1) 및 제2 슬릿들(SI2)에 의해 분리되는 제3 물질막들(131) 중 적어도 어느 하나를 포함할 수 있다. 하부 적층체(STa)는 제2 슬릿들(SI2)에 의해 분리되고, 제1 상부 적층체(STb1) 및 제2 상부 적층체(STb2) 아래에 교대로 배치된 제1 물질막들(111) 및 제3 물질막들(131)을 포함할 수 있다. 하부 적층체(STa)는 더미홀들(DH)에 의해 관통될 수 있고, 더미홀들(DH)은 하부 적층체(STa) 내에 이격되어 배치될 수 있다.

제1 상부 적층체(STb1)는 도 5a에 도시된 제1 그룹(GR1)의 제1 내지 제N 채널기둥들(CPL1 내지 CPLn)을 감싸고, 제2 상부 적층체(STb2)는 도 5a에 도시된 제2 그룹(GR2)의 제1 내지 제N 채널기둥들(CPL1 내지 CPLn)을 감싼다. 하부 적층체(STa)는 도 5a에 도시된 제1 그룹(GR1) 및 제2 그룹(GR2)의 제1 내지 제N 채널기둥들(CPL1 내지 CPLn)을 감싼다. 제1 상부 적층체(STb1) 및 제2 상부 적층체(STb2)는 제1 방향(I)으로 서로 이웃한다.

제2 슬릿(SI2)을 형성한 후, 제2 슬릿(SI2)의 측벽 상에 측벽 절연막(133)을 형성한다. 측벽 절연막(133)은 산화막 및 질화막 중 적어도 어느 하나를 포함할 수 있다.

도 7은 소스 영역을 개구시키는 공정을 설명하기 위한 단면도이다. 도 7은 도 5a에 도시된 선 X-X'와 동일한 방향을 따라 절취한 단면도이다.

도 7을 참조하면, 측벽 절연막(133)에 의해 층간 절연막들 및 도전 패턴들의 적층 구조인 제1 물질막들(111) 및 제3 물질막들(131)의 적층 구조가 보호된 상태에서 희생막(도 6의 105)을 제거한다. 이로써, 제1 내지 제N 채널기둥들(CPL1 내지 CPLn) 각각을 감싸는 메모리막(도 7의 ML)의 일부가 노출될 수 있다.

이 후, 메모리막(도 6의 ML)의 노출된 영역을 제거하여 제1 내지 제N 채널기둥들(CPL1 내지 CPLn) 각각의 채널막(CH)의 일부를 노출시킨다. 메모리막(ML)을 제거하는 과정에서 측벽 절연막(133)의 일부와 보호막(도 6의 103)이 제거될 수 있다. 메모리막(도 6의 ML) 및 희생막(도 6의 105)이 제거된 영역은 소스 영역(SA)으로 정의될 수 있다. 소스 영역(SA)에 의해 메모리막은 제1 메모리 패턴(ML1) 및 제2 메모리 패턴(ML2)으로 분리될 수 있다.

도 8은 제2 소스막 형성 공정을 설명하기 위한 단면도이다. 도 8은 도 5a에 도시된 선 X-X'와 동일한 방향을 따라 절취한 단면도이다.

도 8을 참조하면, 소스 영역(SA)을 제2 소스막(136)으로 채울 수 있다. 이로써, 제1 소스막(101) 및 제2 소스막(136) 적층 구조의 소스 라인(SL)을 형성할 수 있다. 제2 소스막(136)은 제1 소스막(101) 및 채널막(CH)에 접촉되어, 제1 소스막(101) 및 채널막(CH)에 전기적으로 연결된다.

제2 소스막(136)은 선택적 에피택시얼 성장법(selective epitaxial growth: SEG)을 통해 제1 소스막(101) 및 채널막(CH)으로부터 에피층을 성장시켜 형성될 수 있다. 또는 제2 소스막(136)은 소스 영역(SA)을 소스용 도전물로 채워서 형성할 수 있다. 제2 소스막(136)은 폴리 실리콘으로 형성될 수 있다.

이 후, 제2 소스막(136)에 불순물을 도핑할 수 있다.

이어서, 공통 소스 라인용 도전물(137)로 제2 슬릿(SI2)을 채운다. 공통 소스 라인용 도전물(137)은 베리어 메탈막 및 금속막을 포함할 수 있다. 베리어 메탈막은 티타늄막 및 티타늄 질화막의 이중막 구조로 형성될 수 있다. 금속막은 텅스텐을 포함할 수 있다.

도 9는 공통 소스 라인 형성 공정 및 캡핑 도전막의 도핑 공정을 설명하기 위한 단면도이다. 도 9는 도 5a에 도시된 선 X-X'와 동일한 방향을 따라 절취한 단면도이다.

도 9를 참조하면, 공통 소스 라인용 도전물(137)의 표면은 제1 상부 절연막(123)이 노출될 때까지 평탄화된다. 이로써, 제2 슬릿(SI2) 내부에 한하여 공통 소스 라인(CSL)이 잔류될 수 있다.

이 후, 공통 소스 라인(CSL)을 덮도록 제1 상부 절연막(123) 상에 제2 상부 절연막(139)을 형성할 수 있다. 이어서, 제2 상부 절연막(139) 상에 마스크 패턴(141)을 형성한다. 마스크 패턴(141)은 제1 내지 제N 채널기둥들(CPL1 내지 CPLn) 각각의 캡핑 도전막(CAP)을 노출시키는 개구부들을 포함한다. 마스크 패턴(141)의 개구부들을 통해 제2 상부 절연막(139) 및 제1 상부 절연막(123)을 식각하여 이들을 관통하는 제1 홀들(H1)을 형성한다.

이 후, 제1 홀들(H1)을 통해 불순물을 주입하여, 캡핑 도전막(CAP)의 불순물 도핑 농도를 높일 수 있다. 마스크 패턴(141)은 불순물 주입 후 제거될 수 있다.

도 10a 및 도 10b는 배선홈들을 형성하는 공정을 설명하기 위한 평면도 및 단면도이다. 특히, 도 10b는 도 10a에 도시된 선 X-X'를 따라 절취한 단면도이다.

도 10a 및 도 10b를 참조하면, 제2 상부 절연막(139)을 식각하여 배선홈들(LH)을 형성한다. 배선홈들(LH)은 제1 및 제N 채널기둥들(CPL1 및 CPLn)을 노출하는 제1 홀들(H1)에 연결되고, 제1 방향(I)에 대해 교차하는 방향을 따라 연장된다. 예를 들어, 배선홈들(LH)은 제1 방향(I)에 대해 사선방향으로 연장된 바타입으로 형성될 수 있다. 배선홈들(LH1) 각각은 제1 방향(I) 및 제2 방향(Ⅱ)에 대해 사선방향으로 이웃한 제1 그룹(GR1)의 제N 채널기둥(CPLn)과 제2 그룹(GR2)의 제N 채널기둥(CPLn) 한 쌍을 노출할 수 있다. 배선홈들(LH1) 각각은 제1 방향(I) 및 제2 방향(Ⅱ)에 대해 사선방향으로 이웃한 제1 그룹(GR1)의 제1 채널기둥(CPL1)과 제2 그룹(GR2)의 제1 채널기둥(CPL1) 한 쌍을 노출할 수 있다.

도 11은 콘택배선들과 하부 콘택 플러그들의 형성 공정을 설명하기 위한 단면도이다. 도 11은 도 10a에 도시된 선 X-X'와 동일한 방향을 따라 절취한 단면도이다.

도 11을 참조하면, 배선홈들(LH)과 제1 홀들(H1)의 내부를 도전물로 채운다. 도전물의 표면은 제2 상부 절연막(139)이 노출될 때까지 평탄화될 수 있다. 이로써, 제1 홀들(H1) 내부에 배치된 하부 콘택 플러그들(143LCT)과 배선홈들(LH) 내부에 배치된 콘택배선들(143CTL)이 형성된다. 제1 그룹 및 제2 그룹의 제1 채널기둥들(도 5a에 도시된 GR1 및 GR2의 CPL1)에 연결된 하부 콘택플러그들(143LCT)은 한 쌍씩 그에 대응하는 콘택배선(143CTL)에 연결된다. 제1 그룹 및 제2 그룹의 제N 채널기둥들(도 5a에 도시된 GR1 및 GR2의 CPLn)에 연결된 하부 콘택플러그들(143LCT)은 한 쌍씩 그에 대응하는 콘택배선(143CTL)에 연결된다.

하부 콘택 플러그들(143LCT)과 콘택배선들(143CTL)은 베리어 메탈막으로 둘러싸인 금속막을 포함할 수 있다. 베리어 메탈막은 티타늄막 및 티타늄 질화막을 포함할 수 있고, 금속막은 실리콘보다 낮은 저항을 갖는 텅스텐막을 포함할 수 있다.

도 12a 및 도 12b는 제1 및 제2 콘택 플러그들의 형성 공정을 설명하기 위한 평면도 및 단면도이다. 특히, 도 12b는 도 12a에 도시된 선 X-X'를 따라 절취한 단면도이다.

도 12a 및 도 12b를 참조하면, 제3 상부 절연막(151)을 하부 콘택 플러그들(143LCT) 및 콘택배선들(143CTL)을 덮도록 제2 상부 절연막(139) 상에 형성한다.

이 후, 제3 상부 절연막(151)을 관통하는 제2 홀들(H2)을 형성한다. 제2 홀들(H2)은 콘택배선들(143CTL)을 노출시키거나, 제2 내지 제N-1 채널기둥들(CPL2 내지 CPLn-1)에 접촉된 하부 콘택 플러그들(143LCT)을 노출시킨다.

이어서, 제2 홀들(H2)을 도전물로 채우고, 제3 상부 절연막(151)이 노출될 때까지 도전물의 표면을 평탄화한다. 이로써, 제2 홀들(H2) 내부에 제1 그룹 및 제2 그룹의 제1 콘택 플러그들(CT1) 및 제2 콘택 플러그들(CT2)이 형성된다. 제1 그룹 및 제2 그룹의 제1 콘택 플러그들(CT1)의 제1 방향(I)을 따르는 중심축들 및 제2 콘택 플러그들(CT2)의 제1 방향(I)을 따르는 중심축들은 서로 어긋나게 배치된다.

도 13a 및 도 13b는 비트 라인들의 형성 공정을 설명하기 위한 평면도 및 단면도이다. 특히, 도 13b는 도 13a에 도시된 선 X-X'를 따라 절취한 단면도이다.

도 13a 및 도 13b를 참조하면, 도전막을 증착한 후 패터닝하여 제2 콘택 플러그들(CT2)에 연결된 제1 비트 라인들(BL1)과 제1 그룹 및 제2 그룹의 제1 콘택 플러그들(CT1)에 연결된 제2 비트 라인들(BL2)을 형성한다. 제1 비트 라인들(BL1)과 제2 비트 라인들(BL2)은 제2 방향(Ⅱ)을 따라 교대로 배치된다. 제1 비트 라인들(BL1)과 제2 비트 라인들(BL2)은 구리를 포함할 수 있다. 제2 비트 라인들(BL2) 각각은 제1 그룹의 제1 콘택 플러그들(CT1)과 제2 그룹의 제1 콘택 플러그들(CT1)을 한 쌍씩 연결할 수 있다. 제1 그룹의 제1 콘택 플러그들(CT1)은 제1 상부 적층체 위에 배치된 것이고, 제2 그룹의 제1 콘택 플러그들(CT1)은 제2 상부 적층체 위에 배치된 것이다.

도 14 내지 도 16은 도 3b에 도시된 반도체 장치의 제조방법 일례를 설명하기 위한 도면들이다. 도 14 내지 도 16은 도 2에 도시된 선 X-X' 동일한 방향을 따라 절취한 단면도들이다.

도 14는 제2 소스막 형성 공정 및 콘택배선 형성 공정을 설명하기 위한 단면도이다.

도 14를 참조하면, 도 4a 내지 도 6에서 상술한 공정들을 이용하여 제1 소스막(101), 제1 내지 제N 채널기둥들(도 2의 CPL1 내지 CPLn), 더미홀(DH), 제1 슬릿(SI1), 제1 상부 절연막(123), 절연물(125), 제2 슬릿들(SI2)을 형성한다. 제1 내지 제N 채널기둥들(도 2의 CPL1 내지 CPLn) 각각은 코어 절연막(CO) 및 캡핑 도전막(CAP)을 감싸는 채널막(CH)을 포함할 수 있다. 제1 슬릿(SI1) 및 제2 슬릿들(SI2)에 의해 교대로 적층된 제1 물질막들(111) 및 제3 물질막들(131)이 도 6에서 상술한 바와 같은 게이트 적층체(GST)로 분리될 수 있다.

이 후, 제2 슬릿(SI2)의 측벽 상에 측벽 절연막(133)을 형성한다. 측벽 절연막(133)은 산화막의 단일막으로 형성될 수 있다. 제1 물질막들(111) 각각은 층간 절연막으로 형성되고, 제3 물질막들(131) 각각은 도전물로 형성될 수 있다.

이 후, 도 7에서 상술한 바와 같이 희생막과 메모리막의 일부를 제거하여 소스 영역을 개구시킨다. 소스 영역에 의해 메모리막은 제1 메모리 패턴(ML1) 및 제2 메모리 패턴(ML2)으로 분리될 수 있다.

이어서, 소스 영역을 통해 노출된 제1 소스막(101) 및 채널막(CH)으로부터 선택적 에피택시얼 성장법(selective epitaxial growth: SEG)을 통해 제2 소스막(136)을 형성할 수 있다. 이로써, 제1 소스막(101) 및 제2 소스막(136) 적층 구조의 소스 라인(SL)을 형성할 수 있다. 제2 소스막(136)은 제1 소스막(101) 및 채널막(CH)에 접촉되어, 이들에 전기적으로 연결된다. 제2 소스막(136)은 폴리 실리콘으로 형성될 수 있다. 제2 소스막(136)의 성장 두께가 얇게 제어되는 경우, 제2 소스막(136)은 소스 영역의 표면 상에 소스 영역의 표면 형상을 따라 형성될 수 있다. 이로써, 제2 소스막(136)의 표면에 홈이 정의될 수 있다.

이 후, 제1 상부 절연막(123) 상에 슬릿 절연막(139)을 형성한다. 슬릿 절연막(139)은 제2 소스막(136)의 홈과, 제2 슬릿들(SI2)을 채우도록 형성될 수 있다.

이어서, 슬릿 절연막(139)과 제1 상부 절연막(123)을 식각하여 도 10a에서 상술한 레이아웃을 갖는 배선홈들을 형성하는 공정, 배선홈들을 도전물로 채우는 공정 및 도전물을 표면을 슬릿 절연막(139)이 노출될 때까지 평탄화하는 공정을 순차로 실시한다. 이로써, 제1 채널기둥들(도 2의 CPL1) 및 제N 채널기둥들(CPLn)의 상면에 직접 접촉된 콘택배선들(143CTL)이 형성된다. 콘택배선들(143CTL) 각각은 캡핑 도전막(CAP) 상면에 접촉된다.

도 15는 제1 및 제2 콘택 플러그들의 형성 공정을 설명하기 위한 평면도 및 단면도이다.

도 15를 참조하면, 콘택배선들(143CTL)을 덮도록 슬릿 절연막(139) 상에 제2 상부 절연막(151)을 형성한다.

이 후, 제1 상부 절연막(123), 슬릿 절연막(139) 및 제2 상부 절연막(151) 중 적어도 어느 하나를 관통하여 콘택배선들(143CTL), 제2 내지 제N-1 채널기둥들(도 2에 도시된 CPL2 내지 CPLn-1)을 노출하는 제2 홀들을 형성하는 공정, 제2 홀들을 도전물로 채우는 공정 및 도전물의 표면을 제2 상부 절연막(151)이 노출될 때까지 평탄화하는 공정을 순차로 실시한다. 이로써, 제2 내지 제N-1 채널기둥들(도 2에 도시된 CPL2 내지 CPLn-1)에 접촉된 제1 그룹 및 제2 그룹의 제1 콘택 플러그들(CT1) 및 콘택배선들(143CTL)에 접촉된 제2 콘택 플러그들(CT2)이 형성된다. 제1 그룹 및 제2 그룹의 제1 콘택 플러그들(CT1)과 제2 콘택 플러그들(CT2)의 배열은 도 2, 도 12a 및 도 12b에서 상술한 바와 동일하다.

도 16은 비트 라인들의 형성 공정을 설명하기 위한 단면도이다.

도 16을 참조하면, 도전막을 증착한 후 패터닝하여 제1 그룹 및 제2 그룹의 제1 콘택 플러그들(CT1)에 연결된 제2 비트 라인들(BL2)과 제2 콘택 플러그들(CT2)에 연결된 제1 비트 라인들(BL1)을 형성한다. 제1 비트 라인들(BL1) 및 제2 비트 라인들(BL2)은 도 13a에 도시된 레이아웃과 동일한 레이아웃으로 배치될 수 있다.

도 17 및 도 18은 도 3c에 도시된 반도체 장치의 제조방법 일례를 설명하기 위한 도면들이다. 도 17 및 도 18은 도 2에 도시된 선 X-X' 동일한 방향을 따라 절취한 단면도들이다.

도 17은 배선홈 형성 공정을 설명하기 위한 단면도이다.

도 17을 참조하면, 도 4a 내지 도 6에서 상술한 공정들을 이용하여 제1 소스막(101), 제1 내지 제N 채널기둥들(도 2의 CPL1 내지 CPLn), 더미홀(DH), 제1 슬릿(SI1), 제1 상부 절연막(123), 절연물(125), 제2 슬릿들(SI2)을 형성한다. 제1 슬릿(SI1) 및 제2 슬릿들(SI2)에 의해 교대로 적층된 제1 물질막들(111) 및 제3 물질막들(131)이 도 6에서 상술한 바와 같은 게이트 적층체(GST)로 분리될 수 있다. 제1 내지 제N 채널기둥들(도 2의 CPL1 내지 CPLn) 각각은 코어 절연막(CO) 및 캡핑 도전막(CAP)을 감싸는 채널막(CH)을 포함할 수 있다.

이 후, 도 14에서 상술한 공정들을 이용하여 측벽 절연막(133), 제1 메모리 패턴(ML1) 및 제2 메모리 패턴(ML2)을 분리하는 제2 소스막(136), 그리고 슬릿 절연막(139)을 형성한다. 제1 소스막(101) 및 제2 소스막(136)의 적층 구조는 소스 라인(SL)을 구성할 수 있다. 제2 소스막(136)은 제1 메모리 패턴(ML1)과 제2 메모리 패턴(ML2) 사이의 채널막(CH)에 접촉될 수 있다.

이어서, 슬릿 절연막(139)과 제1 상부 절연막(123)을 식각하여 도 10a에서 상술한 레이아웃을 갖는 배선홈들(LH)을 형성한다. 이 때, 제1 및 제2 상부 적층체들을 구성하는 최상층 제1 물질막(111)을 일부 식각한다. 이 경우, 제1 메모리 패턴(ML1)의 일부 및 절연물(125)의 일부가 식각될 수 있다.

상술한 식각 공정에 의해 형성된 배선홈들(LH)은 제1 채널기둥들(도 2의 CPL1)의 측벽들 및 제N 채널기둥들(CPLn)의 측벽들을 노출시키도록 그 깊이가 제어될 수 있다. 특히, 배선홈들(LH) 각각은 캡핑 도전막(CAP)의 측벽 및 채널막(CH)의 측벽을 노출시키도록 그 깊이가 제어될 수 있다. 배선홈들(LH) 각각은 도 10a에 도시된 바와 같이 제1 방향(I)에 대해 사선방향으로 연장된 바 타입으로 형성된다.

도 18을 참조하면, 도 17에 도시된 배선홈들(LH) 내부에 콘택배선들(143CTL)을 형성한다. 콘택배선들(143CTL)은 도 14에서 상술한 공정들을 이용하여 형성될 수 있다. 콘택배선들(143CTL) 중 일부는 제1 그룹의 제N 채널기둥(도 2에 도시된 GR1의 CPLn)으로부터 제2 그룹의 제N 채널기둥(도 2에 도시된 GR2의 CPLn)을 향하여 연장되고, 제1 및 제2 그룹의 제N 채널기둥들(CPLn)의 측벽들에 접촉된다. 콘택배선들(143CTL) 중 나머지 일부는 제1 그룹의 제1 채널기둥(도 2에 도시된 GR1의 CPL1)으로부터 제2 그룹의 제1 채널기둥(도 2에 도시된 GR2의 CPL1)을 향하여 연장되고, 제1 및 제2 그룹의 제1 채널기둥들(도 2에 도시된 GR1 및 GR2의 CPL1)의 측벽들에 접촉된다.

콘택배선들(143CTL) 형성 후, 도 15에서 상술한 바와 동일한 공정들을 실시하여, 제2 상부 절연막(151), 제1 그룹 및 제2 그룹의 제1 콘택 플러그들(CT1), 및 제2 콘택 플러그들(CT2)을 형성한다. 제1 그룹 및 제2 그룹의 제1 콘택 플러그들(CT1)과 제2 콘택 플러그들(CT2)의 배열은 도 2, 도 12a 및 도 12b에서 상술한 바와 동일하다.

이어서, 도 16에서 상술한 바와 동일한 공정들을 실시하여, 제1 및 제2 비트 라인들(BL1, BL2)을 형성한다. 제1 비트 라인들(BL1) 및 제2 비트 라인들(BL2)은 도 13a에서 상술한 바와 동일한 레이아웃으로 배치된다.

도 19는 본 발명의 일 실시 예에 따른 채널기둥들과 비트 라인들의 연결관계를 설명하기 위한 레이아웃도이다. 보다 구체적으로, 도 19는 도 2에 도시된 콘택배선들의 레이아웃과 다른 레이아웃으로 배치된 콘택배선들을 예시한다.

도 19를 참조하면, 콘택배선들(CTL) 각각은 제2 방향(Ⅱ)에 대해 수직교차 되도록 연장된 직선형 바 타입으로 형성될 수 있다. 또는, 콘택배선들(CTL) 각각은 제1 방향(I)으로 연장된 직선형 바 타입이다. 제2 방향(Ⅱ)은 제1 및 제2 슬릿들(SI1, SI2)의 연장방향이다. 제1 방향(I)은 제1 및 제2 비트라인들(BL1, BL2)의 연장방향이며, 제2 방향(Ⅱ)에 수직교차된다. 콘택배선들(CTL) 중 일부는 제1 슬릿(SI1)에 교차되고, 나머지 일부는 제2 슬릿들(SI2)에 교차된다.

제1 슬릿(SI1)은 제1 방향(I)으로 이웃한 제2 슬릿들(SI2) 사이에 배치된다. 제1 슬릿(SI1)의 연장방향을 따라 더미홀들(DH)이 배치된다. 더미홀들(DH)의 중심축은 제1 슬릿(SI1)에 겹친다. 더미홀들(DH1)은 제1 슬릿(SI1)보다 깊게 형성된다. 예를 들어, 더미홀들(DH)은 제1 그룹(GR1) 및 제2 그룹(GR2)의 제1 내지 제N 채널기둥들(CPL1 내지 CPLn)보다 깊게 형성된다. 제2 슬릿들(SI2)은 제1 슬릿(SI1)보다 깊게 형성된다.

콘택배선들(CTL) 중 일부는 각각의 제2 슬릿(SI2)을 사이에 두고 제1 방향(I)으로 이웃한 제1 그룹(GR1)의 제1 채널기둥(CPL1)과 제2 그룹(GR2)의 제1 채널기둥(CPL1)을 한쌍 씩 연결한다. 콘택배선들(CTL) 중 나머지 일부는 제1 슬릿(SI1)을 사이에 두고 제1 방향(I)으로 이웃한 제1 그룹(GR1)의 제N 채널기둥(CPLn)과 제2 그룹(GR2)의 제N 채널기둥(CPLn)을 한쌍 씩 연결한다.

제1 그룹(GR1)의 제1 채널기둥(CPL1)과 제1 그룹(GR1)의 제N 채널기둥(CPLn) 사이에 제1 방향(I)으로 제1 그룹(GR1)의 제2 내지 제N-1 채널기둥들(CPL2 내지 CPLn-1)이 배치된다. 제2 그룹(GR2)의 제1 채널기둥(CPL1)과 제2 그룹(GR2)의 제N 채널기둥(CPLn) 사이에 제1 방향(I)으로 제2 그룹(GR2)의 제2 내지 제N-1 채널기둥들(CPL2 내지 CPLn-1)이 배치된다. 제1 그룹(GR1) 및 제2 그룹(GR2) 각각의 제1 내지 제N 채널기둥들(CPL1 내지 CPLn-1)은 배치밀도 향상을 위해 제1 방향(I)으로 지그재그로 배치된다.

제1 그룹(GR1)의 제2 내지 제N-1 채널기둥들(CPL2 내지 CPLn-1)은 제1 그룹의 제1 콘택 플러그들(CT1)에 연결되고, 제2 그룹(GR2)의 제2 내지 제N-1 채널기둥들(CPL2 내지 CPLn-1) 각각은 제2 그룹의 제1 콘택 플러그들(CT1)에 연결된다. 제1 그룹 및 제2 그룹의 제1 콘택 플러그들(CT1)은 제1 그룹(GR1) 및 제2 그룹(GR2)의 제2 내지 제N-1 채널기둥들(CPL2 내지 CPLn-1)의 배열을 따라 제1 방향(I)으로 지그재그로 배열된다. 제1 그룹 및 제2 그룹의 제1 콘택 플러그들(CT1)은 제1 그룹(GR1) 및 제2 그룹(GR2)의 제2 내지 제N-1 채널기둥들(CPL2 내지 CPLn-1)보다 좁은 지름으로 형성된다.

콘택배선들(CTL)은 제2 콘택 플러그들(CT2)에 연결된다. 제2 콘택 플러그들(CT2)의 배치 마진 확보를 위해, 콘택배선들(CTL)은 제1 및 제2 비트 라인들(BL1, BL2)보다 넓은 폭으로 형성될 수 있다.

제1 방향(I)을 따르는 제1 및 제2 그룹의 제1 콘택 플러그들(CT1)의 중심축들과, 제1 방향(I)을 따르는 제2 콘택 플러그들(CT2)의 중심축들은 서로 어긋나게 배치된다.

제1 비트라인들(BL1) 및 제2 비트라인들(BL2)은 제2 방향(Ⅱ)을 따라 교대로 배치된다. 제2 비트 라인들(BL2)은 제1 그룹 및 제2 그룹의 제1 콘택 플러그들(CT1)에 연결되고, 제1 비트 라인들(BL1)은 제2 콘택 플러그들(CT2)에 연결된다. 제2 비트 라인들(BL2) 각각은 제1 그룹의 제1 콘택 플러그들(CT1)과 제2 그룹의 제1 콘택 플러그들(CT1)을 한 쌍씩 연결한다.

상술한 레이아웃을 갖는 반도체 장치의 단면구조는 도 20 및 도 21에서 구체화된다.

도 20 및 도 21은 도 19에 도시된 반도체 장치의 제조방법 일례를 설명하기 위한 도면들이다. 도 20 및 도 21은 도 19에 도시된 선 Z-Z'를 따라 절취한 단면도들이다.

도 20을 참조하면, 도 4a 내지 도 6에서 상술한 공정들을 이용하여 제1 소스막(201), 제1 내지 제N 채널기둥들(CPL1 내지 CPLn), 더미홀(DH), 제1 슬릿(SI1), 제1 상부 절연막(223), 절연물(225), 제2 슬릿들(SI2)을 형성한다. 제1 내지 제N 채널기둥들(CPL1 내지 CPLn)은 도 19에서 상술한 배열로 형성된다. 제1 내지 제N 채널기둥들(CPL1 내지 CPLn)은 도 19에서 상술한 바와 같이 제1 그룹(GR1) 및 제2 그룹(GR2)으로 구분될 수 있다. 제1 내지 제N 채널기둥들(CPL1 내지 CPLn) 각각은 코어 절연막(CO), 코어 절연막(CO) 상부에 배치된 캡핑 도전막(CAP), 그리고 코어 절연막(CO) 및 캡핑 도전막(CAP)을 감싸는 채널막(CH)을 포함할 수 있다. 교대로 적층된 제1 물질막들(211) 및 제3 물질막들(231)은 제1 슬릿(SI1) 및 제2 슬릿들(SI2)에 의해 도 6에서 상술한 바와 같은 제1 상부 적층체(STb1), 제2 상부 적층체(STb2), 및 하부 적층체(STa)로 구획될 수 있다.

이 후, 제2 슬릿(SI2)의 측벽 상에 측벽 절연막(233)을 형성한다. 측벽 절연막(233)은 산화막의 단일막으로 형성될 수 있다. 제1 물질막들(211) 각각은 층간 절연막으로 형성되고, 제3 물질막들(231) 각각은 도전물로 형성될 수 있다.

이어서, 도 7에서 상술한 바와 동일한 공정으로 제1 메모리 패턴(ML1) 및 제2 메모리 패턴(ML2)을 분리하는 소스 영역을 개구한 후, 소스 영역 내부에 제2 소스막(236)을 형성할 수 있다. 이로써, 제1 소스막(201) 및 제2 소스막(236) 적층 구조의 소스 라인(SL)을 형성할 수 있다.

이 후, 제1 상부 절연막(223) 상에 슬릿 절연막(239)을 형성한다. 슬릿 절연막(239)은 제2 슬릿들(SI2)을 채우도록 형성될 수 있다.

이어서, 슬릿 절연막(239)과 제1 상부 절연막(223)을 식각하여 도 19에 도시된 콘택배선들(CTL)과 동일한 레이아웃을 갖는 배선홈들(LH)을 형성한다. 배선홈들(LH)을 형성하기 위한 식각 공정 동안, 제1 및 제2 상부 적층체들(STb1, STb2)을 구성하는 최상층 제1 물질막(211) 일부, 더미홀(DH) 및 제1 슬릿(SI1)을 채우는 절연물(225)의 일부와, 제1 메모리 패턴(ML1)의 일부를 식각한다. 이로써, 제1 채널기둥들(CPL1)의 측벽들 및 제N 채널기둥들(CPLn)의 측벽들이 배선홈들(LH)에 의해 노출된다. 특히, 배선홈들(LH) 각각의 깊이는 캡핑 도전막(CAP)의 측벽 및 채널막(CH)의 측벽을 노출시키도록 식각 공정에 의해 제어될 수 있다.

도 21을 참조하면, 배선홈들(LH) 내부에 제1 채널기둥들(CPL1)의 측벽들 및 제N 채널기둥들(CPLn)의 측벽들에 접촉된 콘택배선들(243CTL)을 형성한다. 콘택배선들(243CTL) 각각은 캡핑 도전막(CAP)의 측벽 및 채널막(CH)의 측벽에 접촉된다. 콘택배선들(243CTL)은 도 10에 도시된 콘택배선들(CTL)과 동일한 레이아웃을 갖는다.

이어서, 콘택배선들(243CTL)을 덮도록 슬릿 절연막(239) 상에 제2 상부 절연막(251)을 형성한다. 이 후, 도 15에서 상술한 공정들과 동일한 공정들을 이용하여, 제1 그룹 및 제2 그룹의 제1 콘택 플러그들(CT1) 및 제2 콘택 플러그들(CT2)을 형성한다. 제1 그룹 및 제2 그룹의 제1 콘택 플러그들(CT1)과 제2 콘택 플러그들(CT2)의 배열은 도 19에서 상술한 바와 동일하다.

이 후, 도 16에서 상술한 바와 동일한 공정들을 이용하여, 제1 및 제2 비트 라인들(BL1, BL2)을 형성한다. 제1 및 제2 비트 라인들(BL1, BL2)의 배열은 도 19에서 상술한 바와 동일하다.

도 4a 내지 도 18, 도 20, 및 도 21은 도 1b에 도시된 소스 라인 구조를 갖는 반도체 장치의 제조방법에 대해 예시하였으나, 본 발명은 이에 한정되지 않는다. 도 1a에 도시된 소스 라인 구조를 갖는 반도체 장치는 도 4a 내지 도 18, 도 20, 및 도 21에 도시된 제조방법을 이용하여 형성할 수 있다.

도 22은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.

도 22를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.

메모리 소자(1120)는 도 2, 도 3a 내지 도 3c, 도 19, 및 도 22 에 도시된 구조들 중 적어도 어느 하나의 구조를 포함할 수 있다. 예를 들어, 메모리 소자(1120)는 슬릿을 사이에 두고 슬릿에 대해 사선 방향으로 마주하는 한 쌍의 채널기둥들을 연결하는 콘택배선을 포함할 수 있다. 또는 메모리 소자(1120)는 슬릿을 사이에 두고 마주하는 한 쌍의 채널기둥들을 연결하고 다양한 방향으로 연장된 콘택배선을 포함하고, 콘택배선이 채널기둥들의 측벽들에 접촉되도록 채널기둥들의 상면보다 깊게 연장될 수 있다.

메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.

메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.

상술한 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.

도 23은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.

도 23을 참조하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.

메모리 시스템(1210)은 도 22를 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

CPL1 내지 CPLn: 제1 내지 제N 채널기둥 CT1: 제1 콘택 플러그
CT2: 제2 콘택 플러그 CTL, 143CTL, 243CTL: 콘택배선
BL1, BL2: 제1 및 제2 비트 라인 LCT, 143LCT: 하부 콘택 플러그
ILD: 층간 절연막 CP: 도전 패턴
SL: 소스 라인 CO: 코어 절연막
CAP: 캡핑 도전막 CH: 채널막
SL1, 101, 201: 제1 소스막 SL2, 136, 236: 제2 소스막
ML: 메모리막 ML1: 제1 메모리 패턴
ML2: 제2 메모리 패턴

Claims

제1 방향으로 서로 이웃하고, 제2 방향을 따라 연장된 슬릿에 의해 분리된 제1 상부 적층체 및 제2 상부 적층체;
상기 제1 상부 적층체를 관통하고, 상기 제1 방향으로 배치된 제1 그룹의 제1 내지 제N 채널기둥들;
상기 제2 상부 적층체를 관통하고, 상기 제1 방향으로 배치된 제2 그룹의 제1 내지 제N 채널기둥들; 및
상기 슬릿에 인접하고, 상기 제1 방향 및 상기 제2 방향에 대한 사선 방향으로 배치된 상기 제1 그룹의 제N 채널기둥과, 상기 제2 그룹의 제N 채널기둥을 연결하도록 상기 사선 방향으로 연장된 콘택배선을 포함하는 반도체 장치.
제 1 항에 있어서,
상기 제1 그룹의 제1 채널기둥 및 상기 제1 그룹의 제N 채널기둥 사이에 배치된 상기 제1 그룹의 제2 내지 제N-1 채널기둥들에 연결된 제1 그룹의 제1 콘택 플러그들;
상기 제2 그룹의 제1 채널기둥 및 상기 제2 그룹의 제N 채널기둥 사이에 배치된 상기 제2 그룹의 제2 내지 제N-1 채널기둥들에 연결된 제2 그룹의 제1 콘택 플러그들;
상기 콘택배선에 상에서 상기 콘택배선에 연결된 제2 콘택 플러그;
상기 제1 방향으로 연장되고, 상기 제2 콘택 플러그에 연결된 제1 비트 라인; 및
상기 제1 방향으로 연장되고, 상기 제1 그룹의 제1 콘택 플러그들과 상기 제2 그룹의 제1 콘택 플러그들을 한 쌍씩 연결하는 제2 비트 라인들을 더 포함하는 반도체 장치.
제 2 항에 있어서,
상기 제1 비트 라인은 상기 제2 방향으로 이웃한 상기 제2 비트 라인들 사이에 배치된 반도체 장치.
제 2 항에 있어서,
상기 콘택배선, 상기 제1 그룹의 제1 콘택 플러그들 및 상기 제2 그룹의 제1 콘택 플러그들의 하부면으로부터 상기 제1 및 제2 그룹의 제1 내지 제N 채널기둥들을 향해 연장된 하부 콘택 플러그들을 더 포함하는 반도체 장치.
제 2 항에 있어서,
상기 제1 및 제2 그룹의 제1 콘택 플러그들은
상기 제1 및 제2 그룹의 제2 내지 제N-1 채널기둥들에 직접 접촉되도록 상기 제2 콘택 플러그보다 길게 연장된 반도체 장치.
제 2 항에 있어서,
상기 제1 그룹의 제1 내지 제N 채널기둥들은 상기 제1 방향으로 지그재그로 배열되고,
상기 제1 그룹의 제1 콘택 플러그들은 상기 제1 그룹의 제2 내지 제N-1 채널기둥들의 배열을 따라 상기 제1 방향으로 지그재그로 배열되고, 상기 제1 그룹의 제2 내지 제N-1 채널기둥들보다 좁은 지름으로 형성되고,
상기 제2 그룹의 제1 내지 제N 채널기둥들은 상기 제1 방향으로 지그재그로 배열되고,
상기 제2 그룹의 제1 콘택 플러그들은 상기 제2 그룹의 제2 내지 제N-1 채널기둥들의 배열을 따라 상기 제1 방향으로 지그재그로 배열되고, 상기 제2 그룹의 제2 내지 제N-1 채널기둥들보다 좁은 지름으로 형성된 반도체 장치.
제 2 항에 있어서,
상기 제2 콘택 플러그의 상기 제1 방향으로 연장된 중심축은 상기 제1 방향으로 연장된 상기 제1 및 제2 그룹의 콘택 플러그들의 중심축들에 어긋나게 배열되는 반도체 장치.
제 1 항에 있어서,
상기 콘택배선은 상기 제1 그룹의 제N 채널기둥 및 상기 제2 그룹의 제N 채널기둥에 직접 접촉되는 반도체 장치.
제 1 항에 있어서,
상기 제1 상부 적층체 및 상기 제2 상부 적층체 아래에 배치되고,
상기 제1 그룹의 제1 내지 제N 채널기둥들 및 상기 제2 그룹의 제1 내지 제N 채널기둥들 중 적어도 한 그룹에 의해 관통되는 하부 적층체를 더 포함하는 반도체 장치.
제 9 항에 있어서,
상기 제1 상부 적층체, 상기 제2 상부 적층체, 및 상기 하부 적층체 각각은 층간 절연막 및 도전 패턴의 적층구조로 형성된 반도체 장치.
제 9 항에 있어서,
상기 슬릿은
상기 제1 및 제2 상부 적층체들 각각의 바닥면 높이만큼 연장되거나,
상기 하부 적층체의 바닥면 높이만큼 연장된 반도체 장치.
제 1 항에 있어서,
상기 제1 및 제2 그룹의 제1 내지 제N 채널기둥들 각각은
코어 절연막;
상기 코어 절연막 상에 배치된 캡핑 도전막; 및
상기 코어 절연막 및 상기 캡핑 도전막을 감싸는 채널막을 포함하는 반도체 장치.
제 12 항에 있어서,
상기 콘택배선은 상기 캡핑 도전막의 측벽에 직접 접촉되도록 상기 제1 그룹의 제N 채널기둥 및 상기 제2 그룹의 제N 채널기둥 사이의 상기 제1 상부 적층체 및 상기 제2 상부 적층체의 내부로 연장된 반도체 장치.
제1 방향으로 서로 이웃하고, 제2 방향을 따라 연장된 슬릿에 의해 분리된 제1 상부 적층체 및 제2 상부 적층체;
상기 제1 상부 적층체를 관통하고, 상기 제1 방향으로 배치된 제1 그룹의 제1 내지 제N 채널기둥들;
상기 제2 상부 적층체를 관통하고, 상기 제1 방향으로 배치된 제2 그룹의 제1 내지 제N 채널기둥들; 및
상기 슬릿에 인접한 상기 제1 그룹의 제N 채널기둥으로부터 상기 슬릿에 인접한 상기 제2 그룹의 제N 채널기둥을 향하여 연장되고, 상기 제1 그룹의 제N 채널기둥의 측벽 및 상기 제2 그룹의 제N 채널기둥의 측벽에 접촉되도록 상기 제1 상부 적층체 및 상기 제2 상부 적층체의 내부로 연장된 콘택배선을 포함하는 반도체 장치.
제 14 항에 있어서,
상기 콘택배선은 상기 제2 방향에 수직 교차되도록 연장된 반도체 장치.
제 14 항에 있어서,
상기 콘택배선은 상기 제1 방향 및 상기 제2 방향에 대해 사선 방향으로 연장된 반도체 장치.
제 14 항에 있어서,
상기 제1 그룹의 제1 채널기둥 및 상기 제1 그룹의 제N 채널기둥 사이에 배치된 상기 제1 그룹의 제2 내지 제N-1 채널기둥들에 연결된 제1 그룹의 제1 콘택 플러그들;
상기 제2 그룹의 제1 채널기둥 및 상기 제2 그룹의 제N 채널기둥 사이에 배치된 상기 제2 그룹의 제2 내지 제N-1 채널기둥들에 연결된 제2 그룹의 제1 콘택 플러그들;
상기 콘택배선에 상에서 상기 콘택배선에 연결된 제2 콘택 플러그;
상기 제1 방향으로 연장되고, 상기 제2 콘택 플러그에 연결된 제1 비트 라인; 및
상기 제1 방향으로 연장되고, 상기 제1 그룹의 제1 콘택 플러그들과 상기 제2 그룹의 제1 콘택 플러그들을 한 쌍씩 연결하는 제2 비트 라인들을 더 포함하는 반도체 장치.
제 17 항에 있어서,
상기 제1 비트 라인은 상기 제2 방향으로 이웃한 상기 제2 비트 라인들 사이에 배치된 반도체 장치.
제 17 항에 있어서,
상기 제1 및 제2 그룹의 제1 콘택 플러그들은
상기 제1 및 제2 그룹의 제2 내지 제N-1 채널기둥들에 직접 접촉되도록 상기 제2 콘택 플러그보다 길게 연장된 반도체 장치.
제 17 항에 있어서,
상기 제1 그룹의 제1 내지 제N 채널기둥들은 상기 제1 방향으로 지그재그로 배열되고,
상기 제1 그룹의 제1 콘택 플러그들은 상기 제1 그룹의 제2 내지 제N-1 채널기둥들의 배열을 따라 상기 제1 방향으로 지그재그로 배열되고, 상기 제1 그룹의 제2 내지 제N-1 채널기둥들보다 좁은 지름으로 형성되고,
상기 제2 그룹의 제1 내지 제N 채널기둥들은 상기 제1 방향으로 지그재그로 배열되고,
상기 제2 그룹의 제1 콘택 플러그들은 상기 제2 그룹의 제2 내지 제N-1 채널기둥들의 배열을 따라 상기 제1 방향으로 지그재그로 배열되고, 상기 제2 그룹의 제2 내지 제N-1 채널기둥들보다 좁은 지름으로 형성된 반도체 장치.
제 1 항에 있어서,
상기 제1 및 제2 그룹의 제N 채널기둥들 각각은
코어 절연막;
상기 코어 절연막 상에 배치되고, 상기 콘택배선에 접촉되는 측벽을 갖는 캡핑 도전막; 및
상기 코어 절연막 및 상기 캡핑 도전막을 감싸는 채널막을 포함하는 반도체 장치.
제1 방향으로 배치된 제1 그룹의 제1 내지 제N 채널기둥들을 감싸는 제1 상부 적층체, 및 상기 제1 방향으로 배치된 제2 그룹의 제1 내지 제N 채널기둥들을 감싸는 제2 상부 적층체를 상기 제1 방향으로 서로 이웃하게 형성하는 단계;
상기 제1 및 제2 상부 적층체를 덮는 절연막을 형성하는 단계;
서로 이웃한 상기 제1 그룹의 제N 채널기둥 및 상기 제2 그룹의 제N 채널기둥 사이의 상기 제1 및 제2 상부 적층체의 일부가 식각되도록 상기 절연막의 식각 공정을 실시하여, 상기 제1 그룹의 제N 채널기둥의 측벽 및 상기 제2 그룹의 제N 채널기둥 측벽을 노출하는 배선홈을 형성하는 단계; 및
상기 제1 그룹의 제N 채널기둥으로부터 상기 제2 그룹의 제N 채널기둥을 향하여 연장되고, 상기 제1 그룹의 제N 채널기둥의 측벽 및 상기 제2 그룹의 제N 채널기둥의 측벽에 접촉되는 콘택배선을 상기 배선홈 내부에 형성하는 단계를 포함하는 반도체 장치의 제조방법.
제 22 항에 있어서,
상기 배선홈 및 상기 콘택배선은 상기 제1 방향으로 연장된 바 타입으로 형성되는 반도체 장치의 제조방법.
제 22 항에 있어서,
상기 배선홈 및 상기 콘택배선은 상기 제1 방향에 대해 사선방향으로 연장된 바 타입으로 형성되는 반도체 장치의 제조방법.
제 22 항에 있어서,
상기 콘택배선을 형성하는 단계 이 후,
상기 제1 그룹의 제1 채널기둥 및 상기 제1 그룹의 제N 채널기둥 사이에 배치된 상기 제1 그룹의 제2 내지 제N-1 채널기둥들에 연결된 제1 그룹의 제1 콘택 플러그들, 상기 제2 그룹의 제1 채널기둥 및 상기 제2 그룹의 제N 채널기둥 사이에 배치된 상기 제2 그룹의 제2 내지 제N-1 채널기둥들에 연결된 제2 그룹의 제1 콘택 플러그들, 및 상기 콘택배선에 상에서 상기 콘택배선에 연결된 제2 콘택 플러그를 형성하는 단계; 및
상기 제1 방향으로 연장되고 상기 제2 콘택 플러그에 연결된 제1 비트 라인과, 상기 제1 방향으로 연장되고 상기 제1 그룹의 제1 콘택 플러그들과 상기 제2 그룹의 제1 콘택 플러그들을 한 쌍씩 연결하는 제2 비트 라인들을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
제 25 항에 있어서,
상기 제1 비트 라인은 상기 제2 방향으로 이웃한 상기 제2 비트 라인들 사이에 배치되는 반도체 장치의 제조방법.
제 25 항에 있어서,
상기 제1 그룹의 제1 내지 제N 채널기둥들은 상기 제1 방향으로 지그재그로 배열되고,
상기 제1 그룹의 제1 콘택 플러그들은 상기 제1 그룹의 제2 내지 제N-1 채널기둥들의 배열을 따라 상기 제1 방향으로 지그재그로 배열되고, 상기 제1 그룹의 제2 내지 제N-1 채널기둥들보다 좁은 지름으로 형성되고,
상기 제2 그룹의 제1 내지 제N 채널기둥들은 상기 제1 방향으로 지그재그로 배열되고,
상기 제2 그룹의 제1 콘택 플러그들은 상기 제2 그룹의 제2 내지 제N-1 채널기둥들의 배열을 따라 상기 제1 방향으로 지그재그로 배열되고, 상기 제2 그룹의 제2 내지 제N-1 채널기둥들보다 좁은 지름으로 형성되는 반도체 장치의 제조방법.
제 25 항에 있어서,
상기 제2 콘택 플러그의 상기 제1 방향으로 연장된 중심축은 상기 제1 방향으로 연장된 상기 제1 및 제2 그룹의 콘택 플러그들의 중심축들에 어긋나게 배열되는 반도체 장치의 제조방법.
제 25 항에 있어서,
상기 제1 상부 적층체 및 상기 제2 상부 적층체 아래에 배치되고,
상기 제1 그룹의 제1 내지 제N 채널기둥들 및 상기 제2 그룹의 제1 내지 제N 채널기둥들 중 적어도 한 그룹을 감싸는 하부 적층체를 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
제 29 항에 있어서,
상기 하부 적층체, 상기 제1 상부 적층체 및 상기 제2 상부 적층체를 형성하는 단계는
제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계;
상기 제1 물질막들 및 제2 물질막들을 관통하는 상기 제1 그룹의 제1 내지 제N 채널기둥들 및 상기 제2 그룹의 제1 내지 제N 채널기둥들을 형성하는 단계;
상기 제1 및 제2 상부 적층체의 깊이만큼 상기 제1 물질막들 및 상기 제2 물질막들의 일부를 관통하고, 제2 방향으로 연장된 제1 슬릿을 형성하는 단계;
상기 제1 슬릿을 절연물로 채우는 단계;
상기 제1 물질막들 및 상기 제2 물질막들을 완전히 관통하고, 상기 제2 방향으로 연장되고, 상기 제1 슬릿을 사이에 두고 마주하는 제2 슬릿들을 형성하는 단계; 및
상기 제2 슬릿들을 통해 상기 제2 물질막들을 제3 물질막들로 대체하는 단계를 포함하는 반도체 장치의 제조방법.
제 30 항에 있어서,
상기 제1 상부 적층체 및 상기 제2 상부 적층체는 상기 제1 슬릿 및 상기 제2 슬릿들에 의해 분리되는 상기 제1 물질막들 중 적어도 어느 하나와 상기 제3 물질막들 중 적어도 어느 하나를 포함하는 반도체 장치의 제조방법.
제 30 항에 있어서,
상기 하부 적층체는 상기 제2 슬릿들에 의해 분리되고, 상기 제1 상부 적층체 및 상기 제2 상부 적층체 하부에 교대로 배치되는 상기 제1 물질막들 및 상기 제3 물질막들을 포함하는 반도체 장치의 제조방법.