CN110931490A - 半导体装置及其制造方法 - Google Patents

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Abstract

半导体装置及其制造方法。提供了一种半导体装置以及制造半导体装置的方法，该半导体装置包括包围第一沟道结构并且彼此间隔开的多个第一层叠结构。在各个第一层叠结构中，多个第一沟道结构彼此间隔开第一距离，并且多个第一层叠结构彼此间隔开第二距离。

Description

半导体装置及其制造方法
技术领域
各种实施方式总体上涉及半导体装置以及制造该半导体装置的方法，更具体地，涉及一种三维半导体存储器装置以及制造该三维半导体存储器装置的方法。
背景技术
半导体装置可包括存储器单元阵列，该存储器单元阵列包括多个存储器单元。存储器单元阵列可包括按照各种结构设置的存储器单元。这些存储器单元可按照三维布置在基板上以改进半导体装置的集成密度。
发明内容
根据实施方式，一种半导体装置可包括：彼此间隔开的多个第一层叠结构；穿过第一层叠结构的多个第一沟道结构的第一沟道组；设置在第一层叠结构上方或下方的第二层叠结构；以及穿过第二层叠结构并以一对一的方式联接到第一沟道结构的多个第二沟道结构。各个第一沟道组由多个第一层叠结构中的对应第一层叠结构围绕。第一沟道结构在多个第一层叠结构中的对应第一层叠结构内彼此间隔开第一距离。第一沟道组彼此间隔开第二距离。
根据实施方式，一种半导体装置可包括：通过第一分离区域彼此间隔开的多个第一层叠结构；穿过第一层叠结构的多个第一沟道结构；设置在第一层叠结构上方或下方并且包括与第一分离区域交叠的连接区域的第二层叠结构；以及穿过第二层叠结构并以一对一的方式联接到第一沟道结构的多个第二沟道结构。在平面图中，第二沟道结构可被设置为比第一沟道结构更靠近连接区域。
根据实施方式，一种半导体装置可包括：多个单元层叠结构，其各自包括连接区域以及从连接区域的两侧延伸的侧区域，并且多个单元层叠结构通过狭缝彼此分离；多个选择层叠结构，其设置在单元层叠结构上方或下方并通过与连接区域交叠的第一分离区域或与狭缝交叠的第二分离区域彼此分离；多个第一沟道结构，其穿过选择层叠结构；以及多个第二沟道结构，其穿过单元层叠结构并以一对一的方式联接到第一沟道结构。在平面图中，第一沟道结构可被设置为比第二沟道结构更靠近第二分离区域。
根据实施方式，一种制造半导体装置的方法可包括以下步骤：形成导电层，其包括彼此交替地设置的多个线区域和多个蚀刻区域；形成多个第一沟道结构，其在线区域中穿过导电层并且比导电层突出更远；形成多个绝缘图案，其填充各个线区域中多个第一沟道结构之间限定的第一距离；以及去除多个绝缘图案之间暴露的导电层的蚀刻区域，以将导电层分成多个线图案。
附图说明
图1A和图1B是示意性地示出根据实施方式的半导体装置的框图；
图2是示意性地示出外围电路结构的横截面图；
图3A至图3D是示出根据实施方式的半导体装置的第一层叠结构以及穿过第一层叠结构的第一沟道结构的图；
图4是示出根据实施方式的半导体装置的第二层叠结构以及穿过第二层叠结构的第二沟道结构的平面图；
图5是示出根据实施方式的第一沟道结构和第二沟道结构的布局的平面图；
图6A和图6B是示出根据实施方式的半导体装置的横截面图；
图7A至图7C是示出根据实施方式的半导体装置的一些区域的放大横截面图；
图8A和图8B是示出根据实施方式的第一沟道结构的变化的示例的横截面图；
图9是示出根据实施方式的第一层叠结构的变化的示例的平面图；
图10是示出形成由单元柱穿透并通过垂直结构彼此间隔开的层叠结构的工艺的流程图；
图11是示出使用图10所示的工艺形成的层叠结构的实施方式的横截面图；
图12A至图12D、图13A、图13B、图14A、图14B、图15A和图15B是示出根据实施方式的半导体装置的制造方法的图；
图16A和图16B分别是示出根据实施方式的形成绝缘图案的工艺的变化的示例的平面图和横截面图；
图17A至图17E是示出根据实施方式的半导体装置的制造方法的横截面图；
图18是示出根据实施方式的存储器系统的配置的框图；以及
图19是示出根据实施方式的计算系统的配置的框图。
具体实施方式
本公开的技术精神可包括可应用各种修改和改变并且包括各种形式的实施方式的示例。以下，将描述本公开的实施方式以便于本公开所属领域的技术人员能够容易地实现本公开的技术精神。
尽管可使用诸如“第一”和“第二”的术语来描述各种组件，但是这些组件不应被理解为限于上述术语。上述术语用于将一个组件与另一组件区分，例如，在不脱离根据本公开的构思的范围的情况下，第一组件可被称为第二组件，类似地，第二组件可被称为第一组件。
将理解，当元件被称为“连接”或“联接”到另一元件时，其可直接连接或联接到另一元件，或者也可存在中间元件。相反，当元件被称为“直接连接”或“直接联接”到另一元件时，不存在中间元件。此外，描述组件之间的关系的其它表达(例如，“在...之间”、“直接在...之间”或“与...相邻”和“与...直接相邻”)可类似地解释。
本申请中所使用的术语仅用于描述特定实施方式，并非旨在限制本公开。除非上下文另外清楚地指示，否则本公开中的单数形式也旨在包括复数形式。在本说明书中，应该理解，术语“包括”或“具有”指示存在说明书中所描述的特征、数量、步骤、操作、组件、部件或其组合，但非预先排除存在或添加一个或更多个其它特征、数量、步骤、操作、组件、部件或其组合的可能性。
各种实施方式可涉及一种具有改进的集成密度的半导体装置以及涉及改进半导体装置的集成密度的制造方法。
图1A和图1B是示意性地示出根据实施方式的半导体装置的框图。
参照图1A和图1B，根据实施方式的各个半导体装置可包括设置在基板SUB上的外围电路结构PC和单元阵列CAR。
基板SUB可以是单晶半导体层。例如，基板SUB可以是体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板或者通过选择性外延生长方法形成的外延薄膜。
单元阵列CAR可包括多个单元串。单元串可分别电联接到位线、源极线、字线和选择线。各个单元串可包括串联联接的存储器单元和选择晶体管。各条选择线可用作对应选择晶体管的栅电极，并且各条字线可用作对应存储器单元的栅电极。
外围电路结构PC可包括电联接到单元阵列CAR的NMOS晶体管、PMOS晶体管、电阻器和电容器。NMOS晶体管、PMOS晶体管、电阻器和电容器可用作构成行解码器、列解码器、页缓冲器和控制电路的器件。
如图1A所示，外围电路结构PC可设置在基板SUB的未与单元阵列CAR交叠的部分上。
另选地，如图1B所示，外围电路结构PC可设置在单元阵列CAR和基板SUB之间。由于外围电路结构PC与单元阵列CAR交叠，所以基板SUB的由单元阵列CAR区域和外围电路结构PC占据的面积可减小。
图2是示意性地示出外围电路结构PC的横截面图。
参照图2，外围电路结构PC可包括外围栅电极PG、外围栅极绝缘层PGI、结Jn、外围电路导线PCL、外围接触插塞PCP和外围电路绝缘层PIL。
外围栅电极PG可分别用作外围电路结构PC的NMOS晶体管的栅电极和PMOS晶体管的栅电极。外围栅极绝缘层PGI可设置在各个外围栅电极PG与基板SUB之间。
结Jn可以是通过将n型或p型杂质注入到基板SUB的有源区域中而限定的区域。结Jn可分别设置在各个外围栅电极PG的两侧，以用作源结或漏结。基板SUB的有源区域可通过形成在基板SUB中的隔离层ISO划分。隔离层ISO可包括绝缘材料。
外围电路导线PCL可通过外围接触插塞PCP电联接到外围电路结构PC的电路。
外围电路绝缘层PIL可覆盖外围电路结构PC的电路、外围电路导线PCL和外围接触插塞PCP。外围电路绝缘层PIL可包括按照多个层层叠的绝缘层。
图3A至图3D是示出根据实施方式的半导体装置的第一层叠结构ST1以及穿过第一层叠结构ST1的第一沟道结构CH1的图。
参照图3A，根据实施方式的半导体装置可包括布置在第一方向I上的第一层叠结构ST1。各个第一层叠结构ST1可具有在与第一方向I交叉的第二方向II上延伸的线性形状。第一方向I和第二方向II可为水平的并且平行于图1A和图1B所示的基板SUB的顶表面。第一层叠结构ST1可由第一沟道结构CH1穿透。第一层叠结构ST1可通过分离区域CU1和CU2彼此分离。
分离区域CU1和CU2可包括第一分离区域CU1和第二分离区域CU2。第一分离区域CU1和第二分离区域CU2中的每一个可设置在第一方向I上彼此邻近的每一对第一层叠结构ST1之间。至少一个第一分离区域CU1可设置在第一方向I上彼此邻近的第二分离区域CU2之间。第二分离区域CU2可分别设置在存储块的边界处。
设置在第一方向I上彼此邻近的第二分离区域CU2之间的第一分离区域CU1的数量可根据构成各个存储块的第一层叠结构ST1的数量而变化。例如，当各个存储块包括在第一方向I上邻近的两个第一层叠结构ST1时，在第一方向I上邻近的第二分离区域CU2之间可设置单个第一分离区域CU1。实施方式不限于此，在第一方向I上彼此邻近的第二分离区域CU2之间可设置通过两个或更多个第一分离区域CU1彼此分离的三个或更多个第一层叠结构ST1。
在第一方向I上，各个第一分离区域CU1可具有与各个第二分离区域CU2相同的宽度。另选地，为了使半导体装置小型化，各个第一分离区域CU1可具有比各个第二分离区域CU2更小的宽度。
第一沟道结构CH1可被分成第一沟道组GR1。各个第一沟道组GR1可包括利用对应第一层叠结构ST1围绕的多个第一沟道结构CH1。第一沟道组GR1可包括以相同的密度分布的多个第一沟道结构CH1。包括在各个第一沟道组GR1中的多个第一沟道结构CH1可构成第一行1C1至第k行1Ck，其中k是2或更大的自然数。第一行1C1至第k行1Ck可在第一方向I上依次设置，并且第一行1C1至第k行1Ck中的每一个可包括布置在第二方向II上的第一沟道结构CH1。
包括在各个第一沟道组GR1中的多个第一沟道结构CH1可按照锯齿形格式设置，以增加第一沟道结构CH1的布置密度。实施方式可不限于此，第一行1C1至第k行1Ck的第一沟道结构CH1可在第一方向I和第二方向II上彼此平行布置。
包括在各个第一沟道组GR1中的多个第一沟道结构CH1可彼此间隔开第一距离。第一沟道组GR1可彼此间隔开第二距离或第三距离。第二距离和第三距离中的每一个大于第一距离。
图3B是示出如图3A所示包括在各个第一沟道组GR1中并且彼此邻近的第一沟道结构CH1之间的第一距离“a”的平面图。
参照图3B，第一距离“a”可以是包括在同一组中的第一沟道结构CH1之间的距离。第一距离“a”可被设定为根据半导体装置的设计规则而具有各种范围。
图3C是示出如图3A所示与第一沟道组GR1之间的边界相邻设置的边缘沟道结构之间的第二距离“b”的平面图。
参照图3C，边缘沟道结构之间的第二距离“b”可以是隔着图3A的第一分离区域CU1彼此邻近的第一行1C1的第一沟道结构CH1与第k行1Ck的第一沟道结构CH1之间的距离。第二距离“b”可被设定为根据半导体装置的设计规则而具有各种范围。
图3D是示出如图3A所示与第一沟道组GR1之间的边界相邻设置的边缘沟道结构之间的第三距离“c”的平面图。
参照图3D，边缘沟道结构之间的第三距离“c”可以是隔着图3A的第二分离区域CU2彼此邻近的第一行1C1的第一沟道结构CH1与第k行1Ck的第一沟道结构CH1之间的距离。第三距离“c”可被设定为根据半导体装置的设计规则而具有各种范围。
参照图3B至图3D，第二距离“b”和第三距离“c”中的每一个可大于第一距离“a”。第一分离区域CU1和第二分离区域CU2可使用第一沟道结构CH1之间的第一距离、第二距离和第三距离通过自对准方法来限定。在一些实施方式中，第三距离“c”可大于第二距离“b”并且第二距离“b”可大于第一距离“a”。
图4是示出根据实施方式的半导体装置的第二层叠结构ST2以及穿过第二层叠结构ST2的第二沟道结构CH2的平面图。图4所示的第二层叠结构ST2可设置在图3A所示的第一层叠结构ST1上方或下方。
参照图4，根据实施方式的半导体装置可包括布置在第一方向I上的第二层叠结构ST2。各个第二层叠结构ST2可具有在第二方向II上延伸的线性形状。第二层叠结构ST2可由第二沟道结构CH2穿透。第二层叠结构ST2可通过狭缝SI彼此分离。狭缝SI可分别与图3A所示的第二分离区域CU2交叠。
各个第二层叠结构ST2可包括至少一个连接区域A1和侧区域A2。连接区域A1可与图3A所示的第一分离区域CU1当中的对应第一分离区域交叠。侧区域A2可从连接区域A1的两侧延伸。各个侧区域A2可与图3A所示的第一层叠结构ST1当中的对应第一层叠结构交叠。
第二沟道结构CH2可分别联接到图3A所示的第一沟道结构CH1。在一些实施方式中，第二沟道结构CH2可按照一对一的方式联接到图3A所示的第一沟道结构CH1。第二沟道结构CH2可被分成第二沟道组GR2。各个第二沟道组GR2可包括利用第二层叠结构ST2当中的对应第二层叠结构围绕的多个第二沟道结构CH2。第二沟道组GR2可包括以相同的密度分布的第二沟道结构CH2。包括在各个第二沟道组GR2中的第二沟道结构CH2可分别联接到包括在图3A所示的两个或更多个第一沟道组GR1中的第一沟道结构CH1。包括在各个第二沟道组GR2中的第二沟道结构CH2可构成第一行2C1至第m行2Cm，其中m是2k或更大的自然数。第一行2C1至第m行2Cm可在第一方向I上依次设置，并且第一行2C1至第m行2Cm中的每一个可包括布置在第二方向II上的第二沟道结构CH2。
包括在各个第二沟道组GR2中的第二沟道结构CH2可按照锯齿形格式设置以增加第二沟道结构CH2的布置密度。实施方式可不限于此，第一行2C1至第m行2Cm的第二沟道结构CH2可在第一方向I和第二方向II上彼此平行布置。
包括在各个第二沟道组GR2中的第二沟道结构CH2可被设置为彼此具有比图3C和图3D所示的第二距离“b”和第三距离“c”更小的距离。
图5是示出根据实施方式的第一沟道结构CH1和第二沟道结构CH2的布局的平面图。
参照图5，第二沟道结构CH2可设置在第一沟道结构CH1上方或下方。第二沟道结构CH2可包括分别与第一沟道结构CH1交叠的区域以分别联接到第一沟道结构CH1。在实施方式中，第二沟道结构CH2可按照一对一的方式联接到第一沟道结构CH1，由此单个第一沟道结构CH1(即，1C1)与单个交叠的第二沟道结构CH2(即，2C1)联接。例如，参照图3A、图4和图5，与第二沟道结构2C2交叠的第一沟道结构1C2可彼此联接并且与第二沟道结构2CK交叠的第一沟道结构1Ck可彼此联接。
包围第一沟道结构CH1的第一层叠结构ST1可通过第一分离区域CU1或第二分离区域CU2彼此分离。图4所示的第二层叠结构ST2的连接区域A1可在第一分离区域CU1上方或下方与第一分离区域CU1交叠。
第二沟道结构CH2可被设置为比第一沟道结构CH1更靠近连接区域A1或第一分离区域CU1。因此，第一沟道结构CH1可被设置为比第二沟道结构CH2更靠近第二分离区域CU2。根据这些布置方式，可在第一沟道结构CH1之间获得用于设置与连接区域A1交叠的第一分离区域CU1的空间。
第一沟道结构CH1可包括与第一分离区域CU1相邻的第一边缘沟道结构EG1以及与第二分离区域CU2相邻的第二边缘沟道结构EG2。第二沟道结构CH2可包括与第一分离区域CU1相邻的中央沟道结构CE。
中央沟道结构CE可包括与第一分离区域CU1交叠的部分。换言之，中央沟道结构CE可包括设置在连接区域A1中的部分。即使当中央沟道结构CE与第一分离区域CU1彼此间隔开，第一边缘沟道结构EG1与第一分离区域CU1之间的距离“g”也可大于中央沟道结构CE与第一分离区域CU1之间的距离。
图4所示的第二层叠结构ST2可设置在图3A所示的第一层叠结构ST1上方或下方，使得第二沟道结构CH2分别与第一沟道结构CH1交叠，如图5所示。这种布置结构可被应用于图1A和图1B所示的单元阵列CAR。以下，根据实施方式的单元阵列CAR将在下面参照图6A和图6B描述。
图6A和图6B是示出根据实施方式的半导体装置的横截面图。图6A和图6B是沿着图5所示的线X-X’截取的横截面图。图6A示出第二层叠结构被设置在第一层叠结构上方的实施方式，图6B示出第二层叠结构被设置在第一层叠结构下方的实施方式。
参照图6A和图6B，各个第一层叠结构ST1可用作第一选择层叠结构。各个第一层叠结构ST1可包括选择栅极SG以及在选择栅极SG上的绝缘图案IP。选择栅极SG可如图6A所示用作漏极选择线DSL，或者可如图6B所示用作源极选择线SSL。选择栅极SG可包括硅层、金属硅化物层、金属层和金属氮化物层中的至少一个。绝缘图案IP可包括诸如氧化硅层的氧化物层。
第一层叠结构ST1可通过第一分离区域CU1或第二分离区域CU2彼此分离。第一分离区域CU1和第二分离区域CU2中的每一个可由间隙填充绝缘层FI填充。间隙填充绝缘层FI可包括诸如氧化硅层的氧化物层。
各个第二层叠结构ST2可包括彼此交替地层叠的层间绝缘层ILD和导电图案CP1至CPn。导电图案CP1至CPn可包括硅层、金属硅化物层、金属层和金属氮化物层中的至少一个。层间绝缘层ILD可包括氧化硅层。包括在各个第二层叠结构ST2中的层间绝缘层ILD和导电图案CP1至CPn可被分成单元层叠结构STC和第二选择层叠结构STS。
单元层叠结构STC可如图6A所示设置在第二选择层叠结构STS上，或者可如图6B所示设置在第二选择层叠结构STS下方。换言之，单元层叠结构STC可设置在作为第一选择层叠结构的第一层叠结构ST1与第二选择层叠结构STS之间。
各个第二层叠结构ST2可由上绝缘层UIL覆盖。上绝缘层UIL可包括氧化硅层。第二层叠结构ST2可通过狭缝SI彼此分离。各个第二层叠结构ST2可与对应第一分离区域CU1交叠。
狭缝SI可分别与第二分离区域CU2交叠，并且可分别由垂直结构VS填充。各个垂直结构VS可包括氧化物层。各个垂直结构VS可以是利用绝缘层围绕侧壁的拾取导电图案。狭缝SI和垂直结构VS可延伸以穿过上绝缘层UIL。
第一沟道结构CH1可设置在第一层叠结构ST1中。各个第一沟道结构CH1可穿过对应选择栅极SG。
栅极绝缘层GI可设置在各个第一沟道结构CH1与对应选择栅极SG之间。栅极绝缘层GI可包括氧化硅层。栅极绝缘层GI可包括选择栅极SG的氧化物。
各个第一沟道结构CH1可延伸到绝缘图案IP中，并且可比选择栅极SG朝着绝缘图案IP突出更远。如图6A所示，第一沟道结构CH1可设置在绝缘图案IP中以不完全穿过绝缘图案IP。另选地，如图6B所示，第一沟道结构CH1可延伸以完全穿过绝缘图案IP。
第二沟道结构CH2可穿过第二层叠结构ST2。各个第二沟道结构CH2的侧壁可由存储器层ML围绕。芯绝缘层CO可设置在各个第二沟道结构CH2的中央区域处。
参照图6A，穿过漏极选择线DSL的第一沟道结构CH1可穿过设置在漏极选择线DSL下方的上绝缘层UIL以分别联接到第二沟道结构CH2。各个第一沟道结构CH1的中央区域可由上芯绝缘层UCO填充。
第一沟道结构CH1可分别联接到位接触插塞BCT。位接触插塞BCT可设置在绝缘图案IP中以接触第一沟道结构CH1的顶表面。尽管图6A中未示出，位线可按照各种布局设置在位接触插塞BCT上方。位接触插塞BCT可形成为将第一沟道结构CH1电联接到位线(未示出)。
在第一沟道结构CH1下方联接到第一沟道结构CH1的第二沟道结构CH2可接触公共源极区域SA。公共源极区域SA可设置在第二层叠结构ST2下方。公共源极区域SA可以是图1A所示的基板SUB的一部分。例如，可通过将源极掺杂剂注入到图1A所示的基板SUB中来限定公共源极区域SA。源极掺杂剂可以是n型掺杂剂。根据其它实施方式，公共源极区域SA可以是设置在图1B所示的外围电路结构PC上的掺杂半导体层。
包围第二沟道结构CH2的导电图案CP1至CPn可用作字线WL或多条源极选择线SSL中的至少一条。例如，与公共源极区域SA相邻的最下侧导电图案CP1可用作源极选择线SSL，或者最下侧导电图案CP1和依次设置在最下侧导电图案CP1上的一个或更多个导电图案(例如，导电图案CP2)中的每一个可用作源极选择线SSL。字线WL可设置在漏极选择线DSL与多条源极选择线SSL中的至少一条之间。
参照图6B，穿过源极选择线SSL的第一沟道结构CH1可穿过设置在源极选择线SSL下方的下绝缘层LIL以联接到公共源极区域SA。各个第一沟道结构CH1可包括掺杂半导体层。
下绝缘层LIL可设置在第一层叠结构ST1的最下层。下绝缘层LIL可设置在源极选择线SSL与公共源极区域SA之间。设置在第一层叠结构ST1下方的公共源极区域SA可如上面参照图6A所述通过将源极掺杂剂注入到图1A所示的基板SUB中来限定，或者可以是沉积在图1B所示的外围电路结构PC上的掺杂半导体层。
穿过第二层叠结构ST2的第二沟道结构CH2可分别联接到设置在第二层叠结构ST2下方的第一沟道结构CH1。第二沟道结构CH2可分别联接到位接触插塞BCT。位接触插塞BCT可穿过覆盖第二层叠结构ST2的上绝缘层UIL。尽管图6B中未示出，位线可设置在位接触插塞BCT上方。位线可按照各种布局形成。位接触插塞BCT可形成为将第二沟道结构CH2电联接到位线(未示出)。
包围第二沟道结构CH2的导电图案CP1至CPn可用作字线WL或多条漏极选择线DSL中的至少一条。例如，与位接触插塞BCT相邻的最上侧导电图案CPn可用作漏极选择线DSL，或者最上侧导电图案CPn和依次设置在最上侧导电图案CPn下方的一个或更多个导电图案(例如，CPn-1)中的每一个可用作漏极选择线DSL。字线WL可设置在多条漏极选择线DSL中的至少一条与源极选择线SSL之间。
构成图1A和图1B所示的单元阵列CAR的多个单元串MCR可使用图6A和图6B所示的结构来形成。各个单元串MCR可包括至少一个源极选择晶体管SST、至少一个漏极选择晶体管DST以及串联联接在源极选择晶体管SSL和漏极选择晶体管DST之间的存储器单元MC。
源极选择线SSL可用作源极选择晶体管SST的栅电极并且漏极选择线DSL可用作漏极选择晶体管DST的栅电极，并且字线WL可用作存储器单元MC的栅电极。第一沟道结构CH1和第二沟道结构CH2可分别用作单元串MCR的沟道。
图7A至图7C是示出根据实施方式的半导体装置的一些区域的放大横截面图。例如，图7A是图6A所示的第一方框区域B1或图6B所示的第二方框区域B2的放大横截面图。图7B是图6A所示的第三方框区域B3的放大横截面图。图7C是图6B所示的第四方框区域B4的放大横截面图。
参照图7A，包围芯绝缘层CO的第二沟道结构CH2可包括第一半导体层SE1和第一封盖图案CAP1。第一半导体层SE1可包括诸如硅层的半导体材料并且可沿着图6A或图6B所示的芯绝缘层CO的侧壁和底表面延伸。
芯绝缘层CO可具有比第一半导体层SE1小的高度。第一封盖图案CAP1可由比芯绝缘层CO突出更远的第一半导体层SE1的上端包围并且可设置在芯绝缘层CO上。
第一封盖图案CAP1可接触第一半导体层SE1。第一封盖图案CAP1可包括以掺杂剂掺杂的掺杂半导体层。例如，第一封盖图案CAP1可包括包含n型掺杂剂的掺杂硅层。第一封盖图案CAP1可延伸以与第二层叠结构ST2的最上侧导电图案CPn相邻。
存储器层ML可沿着第二层叠结构ST2与第二沟道结构CH2之间的界面延伸。存储器层ML可包括被配置为包围第二沟道结构CH2的隧道绝缘层TI、被配置为包围隧道绝缘层TI的数据存储层DL以及被配置为包围数据存储层DL的阻挡绝缘层BI。
数据存储层DL可包括电荷捕获层、包含导电纳米点的材料层或相变材料层。
数据存储层DL可使用由图6A或图6B所示的各条字线WL与第二沟道结构CH2之间的电压差引起的福勒-诺德海姆(Fowler-Nordheim)隧穿来存储正改变的数据。数据存储层DL可包括能够捕获电荷的氮化硅层。
数据存储层DL可基于福勒-诺德海姆隧穿以外的操作原理来存储数据。例如，数据存储层DL可包括相变材料层并且可根据相变来存储数据。
阻挡绝缘层BI可包括能够阻挡电荷的氧化物层。隧道绝缘层TI可包括电荷隧穿可用的氧化硅层。
参照图7B，穿过漏极选择线DSL的第一沟道结构CH1可包括包围上芯绝缘层UCO和第二封盖图案CAP2的第二半导体层SE2。第二半导体层SE2可包括诸如硅的半导体材料，并且可沿着图6A所示的上芯绝缘层UCO的侧壁和底表面延伸。第二半导体层SE2可延伸到漏极选择线DSL上的绝缘图案IP中。栅极绝缘层GI可设置在漏极选择线DSL与第一沟道结构CH1之间。
上芯绝缘层UCO可具有比第二半导体层SE2小的高度。第二封盖图案CAP2可由比上芯绝缘层UCO突出更远的第二半导体层SE2的上端围绕并且可设置在上芯绝缘层UCO上。
第二封盖图案CAP2可接触第二半导体层SE2。第二封盖图案CAP2可包括掺杂有掺杂剂的掺杂半导体层。例如，第二封盖图案CAP2可包括包含n型掺杂剂的掺杂半导体层。
参照图7C，穿过源极选择线SSL的第一沟道结构CH1可形成为柱形半导体层。柱形半导体层可包含掺杂剂。例如，柱形半导体层可包括包含n型掺杂剂的掺杂硅层。第一沟道结构CH1可延伸到源极选择线SSL上的绝缘图案IP中。栅极绝缘层GI可设置在源极选择线SSL与第一沟道结构CH1之间。
图8A和图8B是示出根据实施方式的第一沟道结构的变化的示例的横截面图。例如，图6A所示的第一沟道结构可由图8A所示的第一沟道结构代替，并且图6B所示的第一沟道结构可由图8B所示的第一沟道结构代替。以下，相同结构的任何重复描述将省略。
参照图8A，穿过漏极选择线DSL的第一沟道结构CH1可形成为柱形半导体层。柱形半导体层可包含掺杂剂。例如，柱形半导体层可包括包含n型掺杂剂的掺杂硅层。
参照图8B，穿过源极选择线SSL的第一沟道结构CH1可包围下芯绝缘层LCO。换言之，第一沟道结构CH1的中央区域可由下芯绝缘层LCO填充。第一沟道结构CH1可包括如上面参照图7B描述的第二半导体层SE2和第二封盖图案CAP2。
图9是示出根据实施方式的第一层叠结构的变化的示例的平面图。
参照图9，将第一层叠结构ST1彼此分离的第一分离区域CU1或第二分离区域CU2可具有沿着第一沟道结构CH1的轮廓限定的波状侧壁。在其它实施方式中，图3A或图5所示的第一分离区域CU1或第二分离区域CU2可具有在第二方向II上延伸的笔直侧壁。
根据如上所述的实施方式的半导体装置的制造方法可包括形成由第一沟道结构穿透的第一层叠结构以及形成由第二沟道结构穿透的第二层叠结构。可在形成由第一沟道结构穿透的第一层叠结构之前或之后形成由第二沟道结构穿透的第二层叠结构。
图10是示出形成由单元柱穿透并通过垂直结构彼此分离的层叠结构的工艺的流程图。图10所示的工艺可对应于由第二沟道结构穿透的第二层叠结构的形成工艺。
参照图10，可执行交替地层叠第一材料层和第二材料层的步骤P1。第一材料层可包括不同于第二材料层的材料。
根据实施方式，第一材料层可包括用于层间绝缘层的绝缘材料，并且第二材料层可包括具有不同于第一材料层的蚀刻速率的牺牲材料。第一材料层可包括氧化硅层，并且第二材料层可包括氮化硅层。
根据其它实施方式，第二材料层可包括用于导电图案的导电材料，并且第一材料层可包括具有不同于第二材料层的蚀刻速率的牺牲材料。第一材料层可包括未掺杂硅层并且第二材料层可包括掺杂硅层。
根据其它实施方式，第一材料层可包括用于层间绝缘层的绝缘材料，并且第二材料层可包括用于导电图案的导电材料。第一材料层可包括氧化硅层，并且第二材料层可包括掺杂硅层、金属硅化物层、金属层和金属氮化物层中的至少一个。
在步骤P1之后，可执行形成穿过第一材料层和第二材料层的单元柱的步骤P3。
在步骤P3之后可执行形成狭缝的步骤P5。在步骤P5之后，步骤P7和P9可依次执行，或者可根据第一材料层和第二材料层的材料的组成在跳过步骤P7的同时执行步骤P9。
根据实施方式，当第一材料层包括用于层间绝缘层的绝缘材料，并且第二材料层包括牺牲材料时，可在步骤P7期间通过狭缝由第三材料层取代第二材料层。例如，蚀刻材料可通过狭缝流入以选择性地去除第二材料层。可利用第一材料层与第二材料层之间的蚀刻速率差异来使第一材料层的损坏最小化。随后，第二材料层被去除的区域可由第三材料层填充。第三材料层可以是用于导电图案的导电材料。
根据其它实施方式，当第二材料层包括用于导电图案的导电材料并且第一材料层包括具有不同于第二材料层的蚀刻速率的牺牲材料时，可在步骤P7期间通过狭缝由第三材料层取代第一材料层。例如，蚀刻材料可通过狭缝流入以选择性地去除第一材料层。可利用第一材料层与第二材料层之间的蚀刻速率差异来使第二材料层的损坏最小化。随后，第一材料层被去除的区域可由第三材料层填充。第三材料层可以是用于层间绝缘层的绝缘材料。
根据其它实施方式，当第一材料层包括用于层间绝缘层的绝缘材料并且第二材料层包括用于导电图案的导电材料时，步骤P7可被省略。
在通过上述各种实施方式形成各自被配置为使得层间绝缘层和导电图案彼此交替地层叠的层叠结构之后，可在步骤P9期间由垂直结构填充狭缝。
图11是示出使用图10所示的工艺形成的层叠结构的实施方式的横截面图。
参照图11，层叠结构STA可形成在公共源极区域101上。公共源极区域101可包括掺杂半导体材料。例如，可通过将n型掺杂剂注入到单晶硅基板中来限定公共源极区域101。在其它示例中，公共源极区域101可以是层叠在图1B所示的外围电路结构PC上的掺杂硅层。掺杂硅层可包含n型掺杂剂。
各个层叠结构STA可包括彼此交替地层叠的层间绝缘层111和导电图案113。导电图案113可对应于图6A所示的字线WL和源极选择线SSL。层叠结构STA可分别由使用上面在图10中描述的工艺形成的单元柱PL穿透，并且可通过狭缝133彼此分离。
各个单元柱PL可包括存储器层121和下沟道结构123。存储器层121可具有上部和下部开放的管形结构。下沟道结构123可通过存储器层121的开放的下部接触公共源极区域101。下沟道结构123可对应于图6A所示的第二沟道结构CH2。
下沟道结构123可包括半导体材料。下沟道结构123可被分成第一区域123a和第一区域123a上的第二区域123b。第一区域123a和第二区域123b可形成在存储器层121的内侧壁上。第一区域123a的中央区域可由芯绝缘层125填充。第二区域123b可设置在第一区域123a和芯绝缘层125上。第二区域123b可包含掺杂剂。例如，第二区域123b可包含n型掺杂剂。第一区域123a和第二区域123b可由图7A所示的第一半导体层SE1和第一封盖图案CAP1具体实现。
由单元柱PL穿透的层叠结构STA可由上绝缘层131覆盖。上绝缘层131可在掩模图案之前形成。掩模图案在图10所示的步骤P5中形成狭缝133期间用作蚀刻屏障。上绝缘层131可由狭缝133穿透。
狭缝133可分别由垂直结构135填充。各个垂直结构135可包括氧化物层的单层。另选地，各个垂直结构135可以是利用绝缘层围绕侧壁的拾取导电图案。
图12A至图12D、图13A、图13B、图14A、图14B、图15A和图15B是示出根据实施方式的半导体装置的制造方法的图。更具体地，图12A至图12D、图13A、图13B、图14A、图14B、图15A和图15B是示出在图11所示的层叠结构上形成线图案的工艺的图。
图12A至图12D是示出用于形成穿过导电层并且比导电层突出更远的上沟道结构的工艺的横截面图。
参照图12A，可在由上绝缘层131覆盖的层叠结构STA上形成导电层141。导电层141可包括各种导电材料。例如，导电层141可包括多晶硅层。
导电层141可包括彼此交替地设置的线区域LA以及蚀刻区域C1和C2。蚀刻区域C1和C2可被分成与层叠结构STA交叠的第一蚀刻区域C1以及与狭缝133或垂直结构135交叠的第二蚀刻区域C2。线区域LA可由单元柱PL交叠。换言之，线区域LA可与下沟道结构123交叠。
可在导电层141上形成掩模层143。掩模层143可包括具有不同于导电层141的蚀刻速率的材料。例如，掩模层143可包括氮化物层。
参照图12B，可使用光刻工艺在图12A所示的掩模层143上形成光致抗蚀剂图案145。随后，可通过蚀刻掩模层143的未被光致抗蚀剂图案145阻挡的部分来形成穿过掩模层143的第一孔147。以下，由第一孔147穿透的掩模层143可被定义为掩模图案143A。
如上所述，在形成掩模图案143A之后，可通过蚀刻通过第一孔147暴露的图12A的导电层141来形成由第二孔149穿透的导电层141A。第二孔149可延伸以穿过上绝缘层131。第二孔149可暴露下沟道结构123。第二孔149可被布置为穿过图12A所示的线区域LA。
参照图12C，在形成第二孔149之后，可去除图12B所示的光致抗蚀剂图案145。随后，可分别在第二孔149的侧壁上形成栅极绝缘层151。栅极绝缘层151可分别延伸到第一孔147的侧壁。
可通过氧化由第二孔149暴露的导电层141A的侧壁来形成各个栅极绝缘层151。在氧化工艺期间，由各个第一孔147暴露的掩模图案143A的侧壁可被氧化。在其它示例中，可通过在第一孔147和第二孔149的侧壁上沉积氧化物层来形成栅极绝缘层151。
此后，可在第二孔149中形成上沟道结构161。上沟道结构161可延伸到第一孔147中。上沟道结构161可分别接触下沟道结构123。上沟道结构161可包括半导体材料。各个上沟道结构161可被分成第一区域161a和第一区域161a上的第二区域161b。第一区域161a和第二区域161b可形成在栅极绝缘层151的内侧壁上。第一区域161a的中央区域可由上芯绝缘层163填充。第二区域161b可设置在第一区域161a和上芯绝缘层163上。第二区域161b可包含掺杂剂。例如，第二区域161b可包含n型掺杂剂。
形成上沟道结构161的上述工艺可包括：在栅极绝缘层151上形成半导体层；利用上芯绝缘层163填充由半导体层暴露的各个第一孔147的中央区域和各个第二孔149的中央区域；使上芯绝缘层163的上端凹陷以使各个第一孔147的一部分开放；利用掺杂半导体层填充各个第一孔147的开放区域；以及将掺杂半导体层的表面平坦化以暴露掩模图案143A的顶表面。形成在栅极绝缘层151上的半导体层可对应于图7B所示的第二半导体层SE2。填充各个第一孔147的开放区域的掺杂半导体层可对应于图7B所示的第二封盖图案CAP2。
图12C所示的上沟道结构161可对应于图6A所示的第一沟道结构CH1。
参照图12D，可选择性地去除图12C所示的掩模图案143A。由此，比导电层141A突出更远的上沟道结构161的上端之间的空间可开放。图12A的各个线区域LA中彼此邻近的上沟道结构161可彼此间隔开第一距离d1。隔着第一蚀刻区域C1彼此邻近的上沟道结构161可彼此间隔开第二距离d21。隔着第二蚀刻区域C2彼此邻近的上沟道结构161可彼此间隔开第三距离d22。第二距离d21可与对应层叠结构STA交叠。为了使半导体装置小型化，第二距离d21可小于第三距离d22。为了使用自对准方法将导电层141A分成线图案，第二距离d21和第三距离d22中的每一个可大于第一距离d1。
联接到上沟道结构161的下沟道结构123可分布为在各个层叠结构STA中具有均匀的密度。各个层叠结构STA内的下沟道结构123可被布置为彼此具有比第二距离d21和第三距离d22中的每一个更小的距离。
上沟道结构161可被设置为比下沟道结构123更靠近第二蚀刻区域C2。与第一蚀刻区域C1相邻的上沟道结构161与第一蚀刻区域C1之间的水平距离(即，d21)可大于与第一蚀刻区域C1相邻的下沟道结构123与第一蚀刻区域C1之间的水平距离。
图13A和图13B分别是示出形成间隔物绝缘层171的工艺的平面图和横截面图。
参照图13A和图13B，可形成间隔物绝缘层171以覆盖导电层141A的表面和比导电层141A突出更远的上沟道结构161的表面。间隔物绝缘层171可包括氧化物层。
间隔物绝缘层171可完全填充与第二距离d21和第三距离d22相比相对较小的第一距离d1。在第二距离d21和第三距离d22内，间隔物绝缘层171可具有在间隔物绝缘层171中提供开口OP1和OP2的厚度。间隔物绝缘层171可具有沿着上沟道结构161的轮廓限定的波状侧壁。波状侧壁可面向第二距离d21和第三距离d22。波状侧壁可位于第二距离d21内。波状侧壁可位于第三距离d22内。
图14A和图14B分别是示出形成保护图案173的工艺的平面图和横截面图。
参照图14A和图14B，可在间隔物绝缘层171上进一步形成保护图案173。保护图案173可以是使用光刻工艺形成的光致抗蚀剂图案。
保护图案173可被构图以与穿过图12A所示的各个线区域LA的上沟道结构161交叠，以使得当执行后续蚀刻工艺时保护上沟道结构161。第二距离d21中的开口OP1和第三距离d22中的开口OP2可不由保护图案173交叠。因此，间隔物绝缘层171的波状侧壁可在保护图案173的两侧暴露。
图15A和图15B是示出形成保护图案的后续工艺的横截面图。
参照图15A，可通过蚀刻图14A和图14B所示的间隔物绝缘层171来形成绝缘图案171P1。当间隔物绝缘层171被蚀刻时，保护图案173可保护上沟道结构161不暴露。
各个绝缘图案171P1可保留以填充第一距离d1。绝缘图案171P1可保留以覆盖上沟道结构161的侧壁。绝缘图案171P1可被构图以使得导电层可通过图14A和图14B所示的第二距离d21内的开口OP1和第三距离d22内的开口OP2而暴露。通过绝缘图案171P1暴露的导电层的一些区域可以是图14A所示的第一蚀刻区域C1和第二蚀刻区域C2。
随后，可去除通过绝缘图案171P1暴露的导电层的第一蚀刻区域C1和第二蚀刻区域C2以形成第一分离区域181A1和第二分离区域181B1。第一分离区域181A1和第二分离区域181B1可穿过导电层以将导电层分成线图案141LP1。各个线图案141LP1可对应于图6A所示的漏极选择线DSL。
第一分离区域181A1可被限定在第一蚀刻区域C1被去除的区域，第二分离区域181B1可被限定在第二蚀刻区域C2被去除的区域。第一分离区域181A1和第二分离区域181B1可分别对应于如图5所示具有笔直侧壁的第一分离区域CU1和第二分离区域CU2。
参照图15B，可通过剥离工艺去除图15A所示的保护图案173。此后，可利用间隙填充绝缘层183填充第一分离区域181A1和第二分离区域181B1中的每一个。形成间隙填充绝缘层183可包括形成氧化物层以完全填充第一分离区域181A1和第二分离区域181B1中的每一个并将氧化物层的表面平坦化。
此后，可执行形成图6A所示的位接触插塞BCT的后续工艺。
图16A和图16B分别是示出根据实施方式的形成绝缘图案的工艺的变化的示例的平面图和横截面图。
参照图16A和图16B，在如上面参照图13A和图13B所述形成间隔物绝缘层171之后，可在跳过上面参照图14A和14B所描述的形成保护图案的工艺的同时蚀刻间隔物绝缘层171。
间隔物绝缘层171具有完全填充与第二距离d21和第三距离d22相比相对较小的第一距离d1并在第二距离d21和第三距离d22内提供开口的厚度，可通过蚀刻工艺从间隔物绝缘层171的表面向下蚀刻间隔物绝缘层171以提供具有预定厚度的绝缘图案171P2并形成彼此间隔开的绝缘图案171P2。
各个绝缘图案171P2可保留以填充第一距离d1。绝缘图案171P2可保留以覆盖上沟道结构161的侧壁。绝缘图案171P2可被构图以使得导电层通过图14A和图14B所示的第二距离d21和第三距离d22内的开口OP1和OP2而暴露。
随后，可去除通过绝缘图案171P2暴露的导电层的第一蚀刻区域和第二蚀刻区域以形成第一分离区域181A2和第二分离区域181B2。第一分离区域181A2可被限定在导电层的第一蚀刻区域被去除的区域，第二分离区域181B2可被限定在导电层的第二蚀刻区域被去除的区域。导电层可通过第一分离区域181A2和第二分离区域181B2分成线图案141LP2。第一分离区域181A2和第二分离区域181B2可分别对应于图9所示具有波状侧壁的第一分离区域CU1和第二分离区域CU2。
随后，可执行图15B所示的形成间隙填充绝缘层183的工艺和形成图6A所示的位接触插塞BCT的后续工艺。
图17A至图17E是示出根据实施方式的半导体装置的制造方法的横截面图。
参照图17A，可执行使用包括第一孔211的掩模图案207A的蚀刻工艺，使得导电层205A由第二孔213穿透。导电层205A可形成在由下绝缘层203覆盖的公共源极区域201上方。
可通过将n型掺杂剂注入到单晶硅基板中来限定公共源极区域201。在其它示例中，公共源极区域201可以是层叠在图1B所示的外围电路结构PC上方的掺杂硅层。掺杂硅层可包含n型掺杂剂。下绝缘层203可包括氧化硅层。
形成由第二孔213穿透的导电层205A可包括：在下绝缘层203上依次层叠包括线区域LA和蚀刻区域C1和C2的导电层和掩模层；在掩模层上形成光致抗蚀剂图案209；通过使用光致抗蚀剂图案209作为蚀刻屏障的蚀刻工艺蚀刻掩模层的一部分来形成第一孔211；以及蚀刻并去除导电层的各个线区域LA的通过第一孔211暴露的部分以形成第二孔213。
线区域LA和蚀刻区域C1和C2可与图12A所示的线区域LA和蚀刻区域C1和C2相同布置。第二孔213可延伸以穿过下绝缘层203。第二孔213可暴露公共源极区域201。导电层205A可包括各种导电材料。例如，导电层205A可包括多晶硅层。
参照图17B，可在形成第二孔213之后去除图17A所示的光致抗蚀剂图案209。随后，可分别在第二孔213的侧壁上形成栅极绝缘层215。栅极绝缘层215可分别延伸至第一孔211的侧壁。
可使用上面参照图12C所描述的工艺形成栅极绝缘层215。
此后，可形成填充各个第二孔213的下沟道结构217。下沟道结构217可延伸到对应第一孔211中。下沟道结构217可完全填充第一孔211和第二孔213。下沟道结构217可接触公共源极区域201。下沟道结构217可包括半导体材料。例如，下沟道结构217可包括硅、锗或半导体化合物。下沟道结构217可包含掺杂剂。例如，下沟道结构217可包含n型掺杂剂。
可通过经由选择性外延生长方法生长半导体材料来形成下沟道结构217。另选地，可通过沉积半导体材料来形成下沟道结构217。可通过原位方法或离子注入方法来将掺杂剂掺杂到下沟道结构217中。
图17B所示的下沟道结构217可对应于图6B所示的第一沟道结构CH1。
参照图17C，可选择性地去除图17B所示的掩模图案207A。由此，比导电层205A突出更远的下沟道结构217的上端之间的空间可开放。各个线区域LA中彼此邻近的下沟道结构217可彼此间隔开第一距离d1。隔着第一蚀刻区域C1彼此邻近的下沟道结构217可彼此间隔开第二距离d21。隔着蚀刻区域C2彼此邻近的下沟道结构217可彼此间隔开第三距离d22。为了使半导体装置小型化，第二距离d21可小于第三距离d22。为了使用自对准方法将导电层205A分成线图案，第二距离d21和第三距离d22中的每一个可大于第一距离d1。
参照图17D，可形成填充图17C所示的第一距离d1并且在图17C所示的第二距离d21和第三距离d22内具有开口的绝缘图案221P。可将绝缘图案221P平坦化以暴露下沟道结构217的上表面。此后，可使用绝缘图案221P去除图17C所示的导电层205A的第一蚀刻区域C1和第二蚀刻区域C2以将导电层205A分成线图案205LP。
可使用参照图13A、图13B、图14A、图14B和图15A描述的工艺来形成绝缘图案221P。另选地，可使用参照图16A和图16B描述的工艺来形成绝缘图案221P。
线图案205LP可通过第一分离区域231A和第二分离区域231B彼此间隔开。各个线图案205LP可对应于图6B所示的源极选择线SSL。
第一分离区域231A可被限定在图17C所示的第一蚀刻区域C1被去除的区域，第二分离区域231B可被限定在图17C所示的第二蚀刻区域C2被去除的区域。第一分离区域231A和第二分离区域231B可分别对应于图5所示的具有笔直侧壁的第一分离区域CU1和第二分离区域CU2，或者可分别对应于图9所示的具有波状侧壁的第一分离区域CU1和第二分离区域CU2。
随后，可使用上面参照图15B或图16B描述的相同工艺利用间隙填充绝缘层233A和233B填充第一分离区域231A和第二分离区域231B。间隙填充绝缘层233A和233B可被分成填充第一分离区域231A的第一间隙填充绝缘层233A和填充第二分离区域231B的第二间隙填充绝缘层233B。
参照图17E，可在通过第一间隙填充绝缘层233A或第二间隙填充绝缘层233B分离并由下沟道结构217穿透的绝缘图案221P上形成层叠结构STA。可使用图10所示的工艺形成层叠结构STA。
各个层叠结构STA可包括彼此交替地层叠的层间绝缘层241和导电图案243。导电图案243可对应于图6B所示的字线WL和漏极选择线DSL。各个层叠结构STA可由使用上面参照图10描述的工艺形成的单元柱PL穿透，并且可通过狭缝263彼此分离。
单元柱PL可包括存储器层251和上沟道结构253。各个存储器层251可具有上部和下部开放的管形结构。上沟道结构253可接触下沟道结构217。各个上沟道结构253可通过对应存储器层251的开放的下部联接到对应下沟道结构217。上沟道结构253可对应于图6B所示的第二沟道结构CH2。
各个上沟道结构253可被分成第一区域253a和第二区域253b，并且可包括上面参照图11所描述的半导体材料。各个上沟道结构253还可包括填充第一区域253a的中央区域的芯绝缘层255。
由单元柱PL穿透的层叠结构STA可由上绝缘层261覆盖。可在图10所示的步骤P5中形成用于形成狭缝263的掩模图案之前形成上绝缘层261。上绝缘层261可由狭缝263穿透。
各个狭缝263可由垂直结构265填充。垂直结构265可包括氧化物层。狭缝263可分别与第二间隙填充绝缘层233B交叠。
各个层叠结构STA可与对应第一间隙填充绝缘层233A交叠。由此，各个层叠结构STA可延伸以与隔着第一间隙填充绝缘层233A彼此邻近的线图案205LP交叠。
联接到下沟道结构217的上沟道结构253可分布为在各个层叠结构STA中具有均匀的密度。上沟道结构253可被布置为在各个层叠结构STA中彼此具有比图17C所示的第二距离d21和第三距离d22中的每一个更小的距离。
下沟道结构217可被设置为比上沟道结构253更靠近第二间隙填充绝缘层233B。邻近第一间隙填充绝缘层233A的下沟道结构217与第一间隙填充绝缘层233A之间的水平距离可大于与第一间隙填充绝缘层233A相邻的上沟道结构253与第一间隙填充绝缘层233A之间的水平距离。
此后，可执行形成图6B所示的位接触插塞BCT的后续工艺。
图12C所示的上沟道结构161和上芯绝缘层163可由图8A所示的第一沟道结构CH1代替。可使用上面参照图17B描述的下沟道结构的形成工艺来形成与图8A所示的第一沟道结构CH1相同的上沟道结构。
图17B所示的下沟道结构217可由图8B所示的第一沟道结构CH1和下芯绝缘层LCO代替。可使用上面参照图12C描述的上沟道结构和上芯绝缘层的形成工艺来形成与图8B所示的第一沟道结构CH1和下芯绝缘层LCO相同的下沟道结构和下芯绝缘层。
根据如上所述的实施方式，使用穿过待蚀刻层并且比待蚀刻层突出更远的沟道结构以及具有填充沟道结构的突出部分之间的一部分距离并为其余距离提供开口的厚度的绝缘图案，待蚀刻层可被分成多个图案。由此，根据实施方式，待蚀刻层即使在小面积中也可被分成多个图案，并且各个邻近图案之间的分离区域所占据的空间可减小。因此，根据实施方式，半导体装置的集成密度可改进。
另外，根据实施方式，即使没有引入昂贵的光刻设备以用于微构图，待蚀刻层即使在小面积内也可被分成多个图案。由此，根据实施方式可降低半导体装置的制造成本。
图18是示出根据实施方式的存储器系统1100的配置的框图。
参照图18，根据实施方式的存储器系统1100可包括存储器装置1120和存储控制器1110。
存储器装置1120可以是由多个闪存芯片形成的多芯片封装。存储器装置1120可包括根据上面参照图3A至图3D、图4、图5、图6A、图6B、图7A至图7C、图8A、图8B和图9描述的实施方式的半导体装置中的至少一个。
存储控制器1110可被配置为控制存储器装置1120，并且包括静态随机存取存储器(SRAM)1111、CPU 1112、主机接口1113、纠错码(ECC)电路1114和存储器接口1115。SRAM1111可用作CPU 1112的操作存储器，CPU 1112可对存储控制器1110的数据交换执行总体控制操作，并且主机接口1113可包括用于与存储器系统1100连接的主机的数据交换协议。另外，ECC电路1114可检测并纠正从存储器装置1120读取的数据中所包括的错误，并且存储器接口1115可执行与存储器装置1120的接口。另外，存储控制器1110还可包括用于存储用于与主机接口的代码数据的只读存储器(ROM)。
上述存储器系统1100可以是配备有存储器装置1120和存储控制器1110的存储卡或固态盘(SSD)。例如，当存储器系统1100是SSD时，存储控制器1110可通过包括通用串行总线(USB)、多媒体卡(MMC)、高速外围组件互连(PCI-E)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机小型接口(SCSI)、增强型小型磁盘接口(ESDI)和集成驱动电子设备(IDE)等的各种接口协议之一与外部装置(例如，主机)通信。
图19是示出根据实施方式的计算系统1200的配置的框图。
参照图19，根据实施方式的计算系统1200可包括电联接到系统总线1260的CPU1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。另外，当计算系统1200是移动装置时，还可包括用于向计算系统1200供应操作电压的电池，并且还可包括应用芯片组、相机图像处理器(CIS)、移动DRAM等。存储器系统1210可包括存储控制器1211和存储器装置1212。在一些实施方式中，存储器系统1210可包括根据上面参照图18描述的实施方式的存储器系统1100。存储器装置1212可包括根据上面参照图3A至图3D、图4、图5、图6A、图6B、图7A至图7C、图8A、图8B和图9描述的实施方式的半导体装置中的至少一个。
只要没有不同地定义，本文所使用的所有术语(包括技术术语或科学术语)具有本公开所属领域的技术人员通常理解的含义。只要在本申请中没有清楚地定义，术语不应以理想的或过于形式的方式理解。
相关申请的交叉引用
本申请要求2018年9月19日提交于韩国知识产权局的韩国专利申请号10-2018-0112508的优先权，其完整公开通过引用并入本文。

Claims (32)

1.一种半导体装置，该半导体装置包括：
彼此间隔开的多个第一层叠结构；
穿过所述第一层叠结构的多个第一沟道结构的多个第一沟道组，各个所述第一沟道组由多个所述第一层叠结构中的对应的第一层叠结构围绕；
设置在所述第一层叠结构上方或下方的第二层叠结构；以及
穿过所述第二层叠结构并以一对一的方式联接到所述第一沟道结构的多个第二沟道结构，
其中，多个所述第一沟道结构在多个所述第一层叠结构中的对应的第一层叠结构内彼此间隔开第一距离，并且
其中，多个所述第一沟道组彼此间隔开第二距离。
2.根据权利要求1所述的半导体装置，其中，所述第二距离大于所述第一距离。
3.根据权利要求1所述的半导体装置，其中，所述第二层叠结构包括与多个所述第一层叠结构之间的分离区域交叠的连接区域。
4.根据权利要求3所述的半导体装置，其中，多个所述第一沟道结构当中的与所述分离区域相邻的边缘沟道结构与所述分离区域之间的水平距离大于多个所述第二沟道结构当中的与所述分离区域相邻的中央沟道结构与所述分离区域之间的水平距离。
5.根据权利要求4所述的半导体装置，其中，所述中央沟道结构包括与所述分离区域交叠的部分。
6.根据权利要求1所述的半导体装置，其中，各个所述第一层叠结构包括选择栅极以及在所述选择栅极上方的绝缘图案。
7.根据权利要求1所述的半导体装置，其中，所述第二层叠结构包括彼此交替地层叠的多个层间绝缘层和多个导电图案。
8.根据权利要求1所述的半导体装置，其中，多个所述第二沟道结构被布置为彼此之间的距离小于所述第二距离。
9.一种半导体装置，该半导体装置包括：
通过第一分离区域彼此间隔开的多个第一层叠结构；
穿过所述第一层叠结构的多个第一沟道结构；
设置在所述第一层叠结构上方或下方并且包括与所述第一分离区域交叠的连接区域的第二层叠结构；以及
穿过所述第二层叠结构并以一对一的方式联接到所述第一沟道结构的多个第二沟道结构，
其中，所述第二沟道结构被设置为比所述第一沟道结构更靠近所述连接区域。
10.根据权利要求9所述的半导体装置，其中，在各个所述第一层叠结构中，多个所述第一沟道结构彼此间隔开第一距离布置。
11.根据权利要求10所述的半导体装置，其中，多个所述第一沟道结构当中的隔着所述第一分离区域彼此邻近的多个边缘沟道结构按照比所述第一距离大的第二距离布置。
12.根据权利要求11所述的半导体装置，其中，多个所述第二沟道结构按照比所述第二距离小的距离布置。
13.根据权利要求9所述的半导体装置，其中，各个所述第一层叠结构包括选择栅极以及在所述选择栅极上方的绝缘图案。
14.根据权利要求9所述的半导体装置，其中，所述第二层叠结构包括彼此交替地层叠的多个层间绝缘层和多个导电图案。
15.一种半导体装置，该半导体装置包括：
多个单元层叠结构，各个单元层叠结构包括连接区域以及从所述连接区域的两侧延伸的侧区域，并且多个所述单元层叠结构通过狭缝彼此分离；
多个选择层叠结构，多个所述选择层叠结构设置在所述单元层叠结构上方或下方并且通过与所述连接区域交叠的第一分离区域或者与所述狭缝交叠的第二分离区域而彼此分离；
多个第一沟道结构，所述第一沟道结构穿过所述选择层叠结构；以及
多个第二沟道结构，所述第二沟道结构穿过所述单元层叠结构并以一对一的方式联接到所述第一沟道结构，
其中，所述第一沟道结构被设置为比所述第二沟道结构更靠近所述第二分离区域。
16.根据权利要求15所述的半导体装置，其中，在各个所述选择层叠结构中，多个所述第一沟道结构彼此间隔开第一距离布置。
17.根据权利要求16所述的半导体装置，其中，多个所述第一沟道结构当中的隔着所述第一分离区域或所述第二分离区域彼此邻近的多个边缘沟道结构按照比所述第一距离大的第二距离布置。
18.根据权利要求17所述的半导体装置，其中，在各个所述单元层叠结构中，所述第二沟道结构按照比所述第二距离小的距离布置。
19.根据权利要求15所述的半导体装置，其中，各个所述选择层叠结构包括选择栅极以及在所述选择栅极上方的绝缘图案。
20.根据权利要求15所述的半导体装置，其中，各个所述单元层叠结构包括彼此交替地层叠的多个层间绝缘层和多个导电图案。
21.一种制造半导体装置的方法，该方法包括以下步骤：
形成导电层，该导电层包括彼此交替地设置的多个线区域和多个蚀刻区域；
形成多个第一沟道结构，所述第一沟道结构在所述线区域中穿过所述导电层并且比所述导电层突出更远；
形成多个绝缘图案，所述绝缘图案填充各个所述线区域中多个所述第一沟道结构之间限定的第一距离；以及
去除所述导电层的在多个所述绝缘图案之间暴露的所述蚀刻区域以将所述导电层分成多个线图案。
22.根据权利要求21所述的方法，其中，形成比所述导电层突出更远的所述第一沟道结构的步骤包括以下步骤：
在所述导电层上方形成包括第一孔的掩模图案；
通过蚀刻通过所述第一孔暴露的所述导电层来形成第二孔；
形成分别填充所述第二孔并且分别延伸以填充所述第一孔的多个所述第一沟道结构；以及
去除所述掩模图案。
23.根据权利要求22所述的方法，该方法包括以下步骤：在形成所述第一沟道结构之前，在通过所述第二孔暴露的所述导电层的侧壁上形成栅极绝缘层。
24.根据权利要求21所述的方法，其中，多个所述第一沟道结构包括隔着各个所述蚀刻区域彼此邻近并且按照比所述第一距离大的第二距离设置的多个边缘沟道结构。
25.根据权利要求24所述的方法，其中，形成所述绝缘图案的步骤包括以下步骤：
在由所述第一沟道结构穿透的所述导电层上方形成间隔物绝缘层，该间隔物绝缘层完全填充所述第一距离并且包括在所述第二距离内的开口；以及
蚀刻所述间隔物绝缘层的一部分，使得所述间隔物绝缘层保留在所述第一沟道结构的侧壁上方，并且所述导电层通过所述第二距离暴露。
26.根据权利要求25所述的方法，其中，形成所述绝缘图案的步骤还包括以下步骤：
在蚀刻所述间隔物绝缘层的所述部分之前，在所述间隔物绝缘层上方形成与所述导电层的各个所述线区域交叠的保护图案；以及
在蚀刻所述间隔物绝缘层的所述部分之后，去除所述保护图案。
27.根据权利要求21所述的方法，该方法还包括以下步骤：在形成所述导电层之前或者在去除所述导电层的所述蚀刻区域之后，
形成多个层叠结构，各个所述层叠结构由第二沟道结构穿透并通过狭缝彼此分离。
28.根据权利要求27所述的方法，其中，在各个所述层叠结构中，多个所述第二沟道结构按照比隔着各个所述蚀刻区域彼此邻近的多个边缘沟道结构之间的第二距离更小的距离布置。
29.根据权利要求27所述的方法，其中，所述蚀刻区域包括与所述层叠结构交叠的第一蚀刻区域以及与所述狭缝交叠的第二蚀刻区域。
30.根据权利要求29所述的方法，其中，所述第一沟道结构被设置为比所述第二沟道结构更靠近所述第二蚀刻区域。
31.根据权利要求29所述的方法，其中，多个所述第一沟道结构当中的与所述第一蚀刻区域相邻的边缘沟道结构与所述第一蚀刻区域之间的水平距离大于多个所述第二沟道结构当中的与所述第一蚀刻区域相邻的中央沟道结构与所述第一蚀刻区域之间的水平距离。
32.根据权利要求27所述的方法，其中，各个所述层叠结构包括彼此交替地层叠的多个层间绝缘层和多个导电图案。
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