CN106992180B - 半导体装置 - Google Patents

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Abstract

公开了一种半导体装置。根据本公开的实施方式的半导体装置可以包括连接一对沟道支柱的接触线且使狭缝插置在所述一对沟道支柱之间。接触线可以沿各个方向(例如，相对于狭缝的对角方向)延伸。接触线可以接触沟道支柱的上表面或侧壁。

Description

半导体装置
技术领域
本公开的实施方式涉及半导体装置及其制造方法，且更具体地，涉及包括三维存储装置的半导体装置及其制造方法。
背景技术
二维半导体装置可以包括按二维排列的存储单元。但是二维半导体装置具有集成度的限制。为了克服这种限制并且提高存储单元的集成度，提出了包括按三维排列的存储单元的三维半导体装置。
三维半导体装置包括具有三维结构的单元串。单元串具有三维结构并且包括存储单元和沟道层。存储单元堆叠在基板上并且彼此间隔开。沟道层沿着存储单元堆叠的方向延伸并且串联连接存储单元。沟道层的一端可以连接至位线。沟道层可以布置为锯齿形式使得沟道层可以密集地封装。为了使位线和沟道层适当地对齐，可以按窄间距来形成位线。
可以通过光刻工艺来形成位线。根据光源的极限分辨率来限制位线之间的距离。位线之间的距离越窄，越可能发生诸如桥接的缺陷。
发明内容
根据本公开的实施方式，提供了一种半导体装置，该半导体装置包括：第一上部堆叠主体和第二上部堆叠主体，所述第一上部堆叠主体和所述第二上部堆叠主体沿第一方向彼此相邻并且通过狭缝彼此分开，其中，所述狭缝沿第二方向延伸；第一支柱组，所述第一支柱组包括第一沟道支柱至第N沟道支柱，其中，所述第一支柱组的所述第一沟道支柱至所述第N沟道支柱穿透所述第一上部堆叠主体；第二支柱组，所述第二支柱组包括第一沟道支柱至第N沟道支柱，其中，所述第二支柱组的所述第一沟道支柱至所述第N沟道支柱穿透所述第二上部堆叠主体；以及接触线，所述接触线沿相对于所述第一方向和所述第二方向的对角方向延伸，并且将所述第一支柱组的与所述狭缝相邻的所述第N沟道支柱与所述第二支柱组的与所述狭缝相邻的所述第N沟道支柱连接，其中，N是正整数。
根据本公开的另一实施方式，提供了一种半导体装置，该半导体装置包括：第一上部堆叠主体和第二上部堆叠主体，所述第一上部堆叠主体和所述第二上部堆叠主体沿第一方向彼此相邻并且通过狭缝彼此分开，其中，所述狭缝沿第二方向延伸；第一支柱组，所述第一支柱组包括第一沟道支柱至第N沟道支柱，其中，所述第一支柱组的所述第一沟道支柱至所述第N沟道支柱穿透所述第一上部堆叠主体；第二支柱组，所述第二支柱组包括第一沟道支柱至第N沟道支柱，其中，所述第二支柱组的所述第一沟道支柱至所述第N沟道支柱穿透所述第二上部堆叠主体；以及接触线，所述接触线从所述第一支柱组的与所述狭缝相邻的所述第N沟道支柱朝向所述第二支柱组的与所述狭缝相邻的所述第N沟道支柱延伸，其中，所述接触线朝向所述第一上部堆叠主体和所述第二上部堆叠主体的内部延伸，并且直接接触所述第一支柱组的所述第N沟道支柱的侧壁和所述第二支柱组的所述第N沟道支柱的侧壁，其中，N是正整数。
根据本公开的另一实施方式，提供了一种制造半导体装置的方法，该方法包括以下步骤：形成围绕包括第一沟道支柱至第N沟道支柱的第一支柱组的第一上部堆叠主体和围绕包括第一沟道支柱至第N沟道支柱的第二支柱组的第二上部堆叠主体，其中，所述第一上部堆叠主体和所述第二上部堆叠主体沿第一方向彼此相邻；形成覆盖所述第一上部堆叠主体和所述第二上部堆叠主体的绝缘层；通过刻蚀所述绝缘层形成暴露出所述第一支柱组的所述第N沟道支柱的侧壁和所述第二支柱组的所述第N沟道支柱的侧壁的线槽，其中，刻蚀所述第一上部堆叠主体和所述第二上部堆叠主体的在彼此相邻的所述第一支柱组的所述第N沟道支柱与所述第二支柱组的所述第N沟道支柱之间的部分；以及在所述线槽内形成接触线，其中，所述接触线从所述第一支柱组的所述第N沟道支柱朝向所述第二支柱组的所述第N沟道支柱延伸，并且直接接触所述第一支柱组的所述第N沟道支柱的侧壁和所述第二支柱组的所述第N沟道支柱的侧壁。
附图说明
下文将参照附图更充分地描述示例实施方式，但是，附图可以以不同形式来实施并且不应被解释为限于本文提出的实施方式。而是，提供这些实施方式使得本公开充分且完整，并向本领域技术人员充分表达示例实施方式的范围。
在附图中，为了示出清楚，可以扩大尺寸。将理解，当一个元件被称为在两个元件“之间”时，该元件可以是两个元件之间唯一的元件，或在两个元件之间也可以出现一个或更多个中间元件。贯穿全文，相同的附图标记指示相同的元件。
图1A和图1B是例示根据本公开的实施方式的半导体装置的单元串结构的立体图。
图2是例示根据本公开的实施方式的半导体的沟道支柱与位线之间的连接关系的布局的示图。
图3A、图3B和图3C是例示根据本公开的实施方式的半导体装置的沟道支柱与位线之间的连接关系的截面图。
图4A、图4B、图5A、图5B、图5C、图6、图7、图8、图9、图10A、图10B、图11、图12A、图12B、图13A和图13B是例示在图3A中示出的半导体装置的制造方法的示图。
图14、图15和图16是例示在图3B中示出的半导体装置的制造方法的示图。
图17和图18是例示在图3C中示出的半导体装置的制造方法的示图。
图19是例示根据本公开的实施方式的沟道支柱与位线之间的连接关系的布局的示图。
图20和图21是例示在图19中示出的半导体装置的制造方法的示图。
图22是例示根据本公开的实施方式的存储系统的构造的框图。
图23是例示根据本公开的实施方式的计算系统的构造的框图。
具体实施方式
在下文中，将参照附图更详细地描述实施方式。本文参照作为实施方式和中间结构的示意图的截面图描述了实施方式。这样，例如作为制造技术和/或公差的结果，将期待根据示例的形状的改变。因此，实施方式应被理解为不限于本文示出的区域的具体形状，而是可以包括例如由于制造而导致的形状的偏差。在附图中，为了清晰，可能放大了多个层和多个区域的长度和尺寸。在附图中，相同的附图标记表示相同的元件。还应注意，在本说明书中，“连接/联接”指的是一个部件不仅直接联接另一部件，并且还经由中间部件间接联接另一部件。另外，“直接连接/直接联接”指的是一个部件直接联接另一部件而没有中间部件。
本公开的实施方式可以提供能够减少工艺缺陷的半导体装置及其制造方法。
图1A和图1B是例示根据本公开的实施方式的半导体装置的单元串结构的立体图。在图1A和图1B中没有示出布置在第一上部堆叠主体和第二上部堆叠主体的顶部上的结构和用于填充第一狭缝和第二狭缝的绝缘材料。
参照图1A和图1B，根据本公开的实施方式的半导体装置可以包括交替地堆叠在源极线SL上的层间绝缘层ILD和导电图案CP。层间绝缘层ILD和导电图案CP中的每一个可以沿第一方向I和第二方向II延伸。第二方向II垂直于第一方向I。
通过形成第一狭缝SI1和第二狭缝SI2，层间绝缘层ILD和导电图案CP可以被图案化成栅极堆叠主体GST。栅极堆叠主体GST可以包括下部堆叠主体STa、第一上部堆叠主体STb1和第二上部堆叠主体STb2。
第一上部堆叠主体STb1和第二上部堆叠主体STb2沿第一方向I彼此相邻。第一上部堆叠主体STb1和第二上部堆叠主体STb2可以被第一狭缝SI1和第二狭缝SI2分开。第一狭缝SI1和第二狭缝SI2中的每一个沿着第二方向II延伸。层间绝缘层ILD和导电图案CP可以被第一狭缝SI1和第二狭缝SI2划分成第一上部堆叠主体STb1和第二上部堆叠主体STb2。第一上部堆叠主体STb1和第二上部堆叠主体STb2沿第一方向I交替布置。
可以在第一上部堆叠主体STb1和第二上部堆叠主体STb2下方布置下部堆叠主体STa。下部堆叠主体STa可以被第二狭缝SI2分成多件。一对第一上部堆叠主体STb1和第二上部堆叠主体STb2可以与下部堆叠主体STa交叠。
第一狭缝SI1布置在第二狭缝SI2之间，并且从栅极堆叠主体GST的最上表面向第一上部堆叠主体STb1和第二上部堆叠主体STb2的下表面延伸。第一狭缝SI1布置在下部堆叠主体STa的顶部上。第二狭缝SI2形成为比第一狭缝SI1更深并且延伸至将栅极堆叠主体GST完全分成两个或更多个单件的这种深度。也就是说，第二狭缝SI2延伸至下部堆叠主体STa的下表面。
本公开的实施方式的半导体装置还可以包括沿着第一狭缝SI1的方向布置并且彼此分隔开的支承柱SP。支承柱SP可以具有与沟道支柱CPL1至CPLn相同的长度，所述沟道支柱CPL1至CPLn中的每一个沿第三方向III穿透栅极堆叠主体GST。第三方向III是每个沟道支柱CPL1至CPLn延伸的方向。
栅极堆叠主体GST可以包括单元串CST。每个单元串CST可以包括沿着沟道支柱CPL1至CPLn中的任一个堆叠的存储单元。
第一支柱组包括第一沟道支柱CPL1至第N沟道支柱CPLn，它们中的每一个穿透第一上部堆叠主体STb1和下部堆叠主体STa。第二支柱组包括第一沟道支柱CPL1至第N沟道支柱CPLn，它们中的每一个穿透第二上部堆叠主体STb2和下部堆叠主体STa。第一支柱组和第二支柱组中的每一个的第一支柱CPL1至第n支柱CPLn沿第一方向I按锯齿形式排列。N是正整数。例如，N是4或更大的自然数，并且N可以根据半导体装置的设计而变化。
第一沟道支柱CPL1和第N沟道支柱CPLn沿着第一上部堆叠主体STb1和第二上部堆叠主体STb2的边界布置。例如，可以沿着与第二狭缝SI2相邻的第一上部堆叠主体STb1和第二上部堆叠主体STb2中的每一个边界布置第一沟道支柱CPL1。可以沿着与第一狭缝SI1相邻的第一上部堆叠主体STb1和第二上部堆叠主体STb2中的每一个边界布置第n沟道支柱CPLn。也就是说，可以沿第一方向I从第二狭缝SI2朝向第一狭缝SI1依次布置第一沟道支柱CPL1至第N沟道支柱CPLn。
例如，可以沿着与第一狭缝SI1相邻的第一上部堆叠主体STb1和第二上部堆叠主体STb2中的每一个边界布置第一沟道支柱CPL1。可以沿着与第二狭缝SI2相邻的第一上部堆叠主体STb1和第二上部堆叠主体STb2中的每一个边界布置第N沟道支柱CPLn。也就是说，可以沿第一方向I从第一狭缝SI1朝向第二狭缝SI2依次布置第一沟道支柱CPL1至第N沟道支柱CPLn。
在下文中，在以下实施方式中，第一沟道支柱CPL1与第二狭缝SI2相邻地布置，并且第N沟道支柱CPLn与第一狭缝SI1相邻地布置。然而，本发明并不限于此。
围绕第一狭缝SI1和第二狭缝SI2中的任一个对称地布置第一沟道支柱CPL1至第N沟道支柱CPLn。
第一沟道支柱CPL1至第N沟道支柱CPLn可以在第二方向II上形成行。沿着第二方向II的第二沟道支柱CPL2至第N-1沟道支柱CPLn-1中的每个行布置在第一沟道支柱CPL1的行与第N沟道支柱CPLn的行之间。沿着在第一方向I上布置的奇数沟道支柱CPL1和CPLn-1的第一方向I的中心轴可以布置在相同的线上。沿着在第一方向I上布置的偶数沟道支柱CPL2和CPLn的第一方向I的中心轴可以布置在相同的线上。
第一支柱组的第一沟道支柱CPL1至第N沟道支柱CPLn被构成第一上部堆叠主体STb1的层间绝缘层ILD和导电图案CP围绕，并且第二支柱组的第二沟道支柱CPL1至第N沟道支柱CPLn被构成第二上部堆叠主体STb2的层间绝缘层ILD和导电图案CP围绕。构成每个下部堆叠主体STa的层间绝缘层ILD和导电图案CP围绕第一支柱组的第一沟道支柱CPL1至第n沟道支柱CPLn和第二支柱组的第一沟道支柱CPL1至第N沟道支柱CPLn。
由于第一沟道支柱CPL1至第N沟道支柱CPLn布置成锯齿形式，因此可以提高存储单元的集成度。第一沟道支柱CPL1至第N沟道支柱CPLn中的每一个可以包括核心绝缘层CO、布置在核心绝缘层CO上的覆盖导电层CAP以及围绕核心绝缘层CO和覆盖导电层CAP的沟道层CH。沟道层CH可以形成为使核心绝缘层CO的下表面开口，如图1A所示，或沿着核心绝缘层CO的下表面延伸，如图1B所示。另外，可以省略核心绝缘层CO和覆盖导电层CAP。当没有形成核心绝缘层CO和覆盖导电层CAP时，沟道层CH可以完全填充第一沟道支柱CPL1至第N沟道支柱CPLn中的每一个。
沟道层CH可以由半导体层制成。例如，沟道层CH可以由未掺杂的硅层或掺杂的硅层制成。覆盖导电层CAP可以由半导体层制成并且包括比沟道层CH更高浓度的掺杂剂。例如，覆盖导电层CAP可以由掺杂的硅层制成。覆盖导电层CAP可以用作单元串CST的接头。
第一上部堆叠主体STb1和第二上部堆叠主体STb2中的每一个可以包括一个层、或两个层或更多个层的导电图案CP。第一上部堆叠主体STb1和第二上部堆叠主体STb2中的每一个的导电图案CP可以用作上部选择线USL。每一个下部堆叠主体STa可以包括用作下部选择线LSL的导电图案CP和用作字线WL的导电图案CP。栅极堆叠主体GST的最下部导电图案CP可以用作下部选择线LSL，或者在字线WL下布置的两个或更多个导电图案CP可以用作下部选择线LSL。字线WL可以与堆叠在下部选择线LSL和上部选择线USL之间的导电图案对应。源极线SL可以布置在栅极堆叠主体GST下方。
如图1A所示，源极线SL可以接触第一沟道支柱CPL1至第N沟道支柱CPLn的底表面。更具体地，源极线SL可以电连接至第一沟道支柱至第N沟道支柱CPLn的每一个沟道层CH的底表面。源极层SL可以是掺杂有杂质的半导体基板的一部分或形成在半导体基板上的掺杂硅层。沟道层CH的外壁可以由存储层ML围绕。
存储层ML可以形成为包括隧道绝缘层、数据存储层和阻挡绝缘层的多层。隧道绝缘层可以接触沟道层CH的外壁，并且可以沿着沟道层CH的外壁形状形成。数据存储层可以接触隧道绝缘层的外壁，并且可以沿着隧道绝缘层的外壁形状形成。阻挡绝缘层可以接触数据存储层的外壁，并且可以沿着数据存储层的外壁形成。虽然在附图中没有示出，但是存储层ML可以沿着侧壁、每个导电图案CP的上表面和下表面、与沟道层CH相邻地布置的侧壁形成。在这种情况下，存储层ML可以被第一狭缝SI1、第二狭缝SI2分开，并且具有C形截面。
如图1B所示，源极线SL可以包括第一源极层SL1和布置在第一源极层SL1上的第二源极层SL2。第一源极层SL1可以围绕第一沟道支柱CPL1至第N沟道支柱CPLn的底端。也就是说，第一沟道支柱CPL1至第N沟道支柱CPLn的底端可以朝向第一源极层SL1的内部延伸。更具体地，核心绝缘层CO的底端和第一沟道支柱CPL1至第N沟道支柱CPLn中的每一个的沟道层CH可以被第一源极层SL1围绕。
第二源极层SL2布置在第一源极层SL1与第一堆叠结构ST1和第二堆叠结构ST2之间。第二源极层SL2可以接触第一沟道支柱CPL1至第N沟道支柱CPLn中的每一个的沟道层CH。第二源极层SL2可以接触第一源极层SL1。第一源极层SL1和第二源极层SL2可以由掺杂的硅层制造。
第一沟道支柱CPL1至第N沟道支柱CPLn中的每一个的外壁可以被第一存储图案ML1和第二存储图案ML2围绕。第一存储图案ML1和第二存储图案ML2中的每一个可以包括隧道绝缘层、数据存储层和阻挡绝缘层。隧道绝缘层CH可以接触沟道层CH的外壁，并且可以沿着隧道绝缘层的外壁形状形成。阻挡绝缘层可以接触数据存储层的外壁，并且可以沿着数据存储层的外壁形成。
第一存储图案ML1围绕沟道层CH的突出到栅极堆叠主体GST当中的上部的外壁。也就是说，第一存储图案ML1布置在沟道层CH和栅极堆叠主体GST之间。第二存储图案ML2布置在第一源极层SL1和沟道层CH之间。第一存储图案ML1和第二存储图案ML2可以通过第二源极层SL2彼此分开。
根据参照图1A和图1B描述的结构，存储单元形成在沟道层CH和字线WL的交叉部分上，下部选择晶体管形成在沟道层CH和下部选择线LSL的交叉部分上，并且上部选择晶体管形成在沟道层CH和上部选择线USL的交叉部分上。沿一个沟道层CH布置成一条线的下部选择晶体管、存储单元和上部选择晶体管通过沟道层CH串联连接，并且限定单元串CST。字线WL可以向存储单元的栅极发送信号，下部选择线LSL可以向下部选择晶体管的栅极发送信号，并且上部选择线USL可以向上部选择晶体管的栅极发送信号。
参照图1A和图1B描述的半导体装置包括三维单元串CST。三维单元串CST可以通过在第一沟道支柱CPL1至第N沟道支柱CPLn当中的任一沟道层CH连接至位线。本公开提供了各种实施方式以确保以锯齿形式分别连接至第一支柱组的第一沟道支柱CPL1至第N沟道支柱CPLn或以锯齿形式分别连接至第二支柱组的第一沟道支柱CPL1至第N沟道支柱CPLn的位线的布置边缘。
虽然在附图中没有示出，但是第一狭缝SI1可以形成为具有与第二狭缝SI2相同的深度。第一狭缝SI1可以穿透下部堆叠主体STa并且延伸至下部堆叠主体STa的底表面。
图2是例示根据本公开的实施方式的半导体的沟道支柱与位线之间的连接关系的布局的示图。参照图2，根据本公开的实施方式的半导体装置还可以包括第一插头组和第二插头组。第一插头组包括第一接触插头CT1A，并且第二插头组包括第二接触插头CT1B。第一接触插头CT1A分别连接至第一支柱组GR1的第二沟道支柱CPL2至第N-1沟道支柱CPLn-1的上部。第二接触插头CT1B分别连接至第二支柱组GR2的第二沟道支柱CPL2至第N-1沟道支柱CPLn-1的上部。第一支柱组GR1的第二沟道支柱CPL2至第N-1沟道支柱CPLn-1可以布置在第一支柱组GR1的第一沟道支柱CPL1与第一支柱组GR1的第N沟道支柱CPLn之间。第二支柱组GR2的第二沟道支柱CPL2至第N-1沟道支柱CPLn-1可以布置在第二支柱组GR2的第一沟道支柱CPL1与第二支柱组GR2的第N沟道支柱CPLn之间。
第一接触插头CT1A以锯齿形式在第一方向I上沿第一支柱组GR1的第二沟道支柱CPL2至第N-1沟道支柱CPLn-1布置，并且形成为具有比第一支柱组GR1的第二沟道支柱CPL2至第N-1沟道支柱CPLn-1更窄的直径。第二接触插头CT1B以锯齿形式在第一方向I上沿第二支柱组GR2的第二沟道支柱CPL2至第N-1沟道支柱CPLn-1布置，并且形成为具有比第二支柱组GR2的第二沟道支柱CPL2至第N-1沟道支柱CPLn-1更窄的直径。
根据本公开的实施方式的半导体装置还包括接触线CTL。接触线CTL中的一些与第一狭缝SI1交叠，并且其它接触线与第二狭缝SI2交叠。与第二狭缝SI2交叠的每条接触线CTL形成为沿对角方向延伸的条型，使得其关于第一方向I和第二方向II连接沿对角方向布置的第一支柱组GR1的第一沟道支柱CPL1和第二支柱组GR2的第一沟道支柱CPL1。与第一狭缝SI1交叠的每条接触线CTL形成为沿对角方向延伸的条型使得其关于第一方向I和第二方向II连接沿对角方向布置的第一支柱组GR1的第N沟道支柱CPLn和第二支柱组GR2的第N沟道支柱CPLn。也就是说，与第一狭缝SI1相邻的两行第N沟道支柱CPLn可以通过接触线CTL连接成一对。与第二狭缝SI2相邻的两行第一沟道支柱CPL1可以通过接触线CTL连接成一对。与第一狭缝SI1交叠的接触线CTL可以与支承柱SP交叠。当从平面图看时，由于接触线CTL形成为直线条的形状，因此当与制造曲线接触线相比时，可以减小支柱接触线CTL的工艺难度。
第一接触插头CT1A可以分别电连接至第一支柱组GR1的第二沟道支柱CPL2至第N-1沟道支柱CPLn-1。第二接触插头CT1B可以分别电连接至第二支柱组GR2的第二沟道支柱CPL2至第N-1沟道支柱CPLn-1。接触线CTL可以电连接至第一支柱组GR1和第二支柱组GR2的第一沟道支柱CPL1至第N沟道支柱CPLn。第三接触插头CT2可以都电连接至接触线CTL。
沿第一方向I延伸并且穿过每个第三接触插头CT2的中心的第一轴线可以与沿第一方向I延伸并且穿过第一接触插头CT1A和第二接触插头CT1B中的每一个的中心的第二轴线不重合。
根据本公开的实施方式的半导体装置还可以包括沿第一方向I延伸的位线BL1和BL2。位线可以包括沿第二方向II交替布置的第一位线BL1和第二位线BL2。第二位线BL2可以连接至第一接触插头CT1A和第二接触插头CT1B，并且第一位线BL1可以连接至第三接触插头CT2。
第一位线BL1、第二位线BL2中的每一条可以沿与接触线CTL交叉的第一方向I延伸。第一位线BL1和第二位线BL2沿第二方向II交替地布置，并且因此一条第一位线BL1可以布置在沿第二方向II彼此相邻的第二位线BL2之间。第二位线BL2分别连接至第一接触插头CT1A。第二位线BL2分别沿第一方向I延伸以连接至第二接触插头CT1B。
布置在图2中描述的布局中的用于将接触线CTL与第一支柱组GR1和第二支柱组GR2的第一沟道支柱CPL1和第N沟道支柱CPLn电连接、或将第一接触插头CT1A和第二接触插头CT1B与第一支柱组GR1和第二支柱组GR2的第二沟道支柱CPL2和第N-1沟道支柱CPLn-1电连接的连接结构可以被设计为各种结构。另外，填充第二狭缝SI2的材料层的构造可以改变。下文将参照图3A至图3C描述这种构造的具体结构。
根据参照图2描述的布局，接触线CTL沿对角方向延伸以相对于第一方向交叉。第三接触插头CT2可以与第一支柱组GR1和第二支柱组GR2的第一沟道支柱CPL1至第N沟道支柱CPLn不交叠，而是与接触线CTL的区域的一部分交叠。即使第三接触插头CT2在布置第一支柱组GR1和第二支柱组GR2的第一沟道支柱CPL1和第N沟道支柱CPLn的区域外，第三接触插头CT2也可以经由接触线CTL电连接至第一支柱组GR1和第二支柱组GR2的第一沟道支柱CPL1和第N沟道支柱CPLn。
根据本公开的实施方式，沿第一方向I延伸并且穿过每个第三接触插头CT2的中心的第一轴线可以与沿第一方向I延伸并且穿过第一接触插头CT1A和第二接触插头CT1B中的每一个的中心的第二轴线不交叠。因此，本公开的实施方式可以拓宽包括第一位线BL1和第二位线BL2的位线的布置间距。因此，本公开的实施方式可以降低用于形成位线的光刻法的工艺难度。
由于本公开的实施方式将接触线CTL形成为直线条的形状，因此能够减少当形成弯曲接触线时可能发生的接触线之间的桥接现象。
图3A至图3C是例示根据本公开的实施方式的半导体装置的沟道支柱与位线之间的连接关系的截面图。图3A至图3C是沿图2中示出的线X-X'截取的截面图。图3A至图3C是栅极堆叠主体的第一上部堆叠主体和第二上部堆叠主体及其上布置的结构的图。
参照图3A，布置在第一上部堆叠主体STb1的顶部上的第一插头组的第一接触插头CT1A、布置在第二上部堆叠主体STb2的顶部上的第二插头组的第二接触插头CT1B和接触线CTL可以分别接触下部接触插头LCT。下部接触插头LCT从第一接触插头CT1A和第二接触插头CT1B的下表面以及接触线CTL朝向第一支柱组的穿透第一上部堆叠主体STb1的第一沟道支柱至第N沟道支柱(在图2中示出的GR1的CPL1和CPLn)并且朝向第二支柱组的穿透第二上部堆叠主体STb2的第一沟道支柱至第N沟道支柱(在图2中示出的GR2的CPL1和CPLn)延伸。第一接触插头CT1A和第二接触插头CT1B可以经由下部接触插头LCT电连接至第一支柱组和第二支柱组的第二沟道支柱至第N-1沟道支柱(在图2中示出的GR1和GR2的CPL2至CPLn-1)。
接触线CTL可以经由下部接触插头LCT电连接至第一支柱组和第二支柱组的第一沟道支柱和第N沟道支柱(在图2中示出的GR1和GR2的CPL1至CPLn)。下部接触插头LCT可以接触第一支柱组和第二支柱组的第一沟道支柱至第N沟道支柱中的每一个(在图2中示出的GR1和GR2的CPL1至CPLn)的覆盖导电层CAP。
可以用公共源极线CSL填充穿透交替堆叠的层间绝缘层ILD和导电图案CP的每个第二狭缝SI2的内部。侧壁绝缘层SW可以形成在公共源极线CSL的侧壁上。层间绝缘层ILD和第二狭缝ST2之间的导电图案CP可以被空孔DH穿透，并且第一狭缝SI1可以布置为穿过空孔DH。第一狭缝SI1可以完全穿过第一上部堆叠主体ST1a和第二上部堆叠主体ST1b延伸到空孔DH内。可以用绝缘材料填充第一狭缝SI1和空孔DH，并且填充空孔DH的绝缘材料可以用作支承柱SP。
第一上部绝缘层UIL1至第三上部绝缘层UIL3可以依次堆叠在层间绝缘层ILD和导电图案CP上。第一上部绝缘层UIL1可以被每个第二狭缝SI2、形成在第二狭缝SI2和第一狭缝SI1中的每一个内的公共源极线CSL和侧壁绝缘层SW穿透。
布置在第一上部绝缘层UIL1上的第二上部绝缘层UIL2可以覆盖公共源极线CSL。下部接触插头LCT可以穿透第一上部绝缘层UIL1和第二上部绝缘层UIL2，并且接触第一支柱组和第二支柱组的第一沟道支柱至第N沟道支柱(图2的GR1和GR2的CPL1至CPLn)。接触线CTL可以形成在第二上部绝缘层UIL2内，并且接触上部接触插头LCT的一部分。
布置在第二上部绝缘层UIL2上的第三上部绝缘层UIL3可以覆盖接触线CTL和下部接触插头LCT。第一接触插头CT1A和第二接触插头CT1B可以穿透第三上部绝缘层UIL3并且接触下部接触插头LCT，并且第三接触插头CT2可以穿透第三上部绝缘层UIL3并且与接触线CTL接触。第一位线BL1和第二位线BL2布置在第三上部绝缘层UIL3上。第一位线BL1接触第三接触插头CT2，并且第二位线BL2接触第一接触插头CT1A和第二接触插头CT1B。
根据上述结构，第一接触插头CT1A和第二接触插头CT1B以及第三接触插头CT2可以具有相同的高度。
参照图3B和图3C，布置在第一上部堆叠主体STb1的顶部上的第一接触插头CT1A可以直接接触第一支柱组的第二沟道支柱至第N-1沟道支柱(在图2中示出的GR1的CPL2至CPLn-1)。布置在第二上部堆叠主体STb2的顶部上的第二接触插头CT1B可以直接接触第二支柱组的第二沟道支柱至第N-1沟道支柱(在图2中示出的GR2的CPL2至CPLn-1)。接触线CTL可以直接接触第一支柱组和第二支柱组的第一沟道支柱和第N沟道支柱(在图2中示出的GR1和GR2的CPL1至CPLn)。
也就是说，第一接触插头CT1A和第二接触插头CT1B以及接触线CTL不经由下部接触插头，而是直接连接至第一支柱组和第二支柱组的第一沟道支柱至第N沟道支柱(在图2中示出的GR1和GR2的CPL1至CPLn)。第一接触插头CT1A和第二接触插头CT1B以及接触线CTL可以接触第一支柱组和第二支柱组的第一沟道支柱至第N沟道支柱中的每一个(在图2中示出的GR1和GR2的CPL1至CPLn)的覆盖导电层CAP。
第一上部绝缘层UIL1和第二上部绝缘层UIL2可以堆叠在交替堆叠的层间绝缘层ILD和导电图案CP上。第一上部绝缘层UIL1可以被第一狭缝SI1、每个第二狭缝SI2和接触线CTL穿透。
狭缝绝缘层SIL可以填充第二狭缝SI2的内部。狭缝绝缘层SIL可以在第一上部绝缘层UIL1和第二上部绝缘层UIL2之间延伸使得狭缝绝缘层SIL覆盖第一上部绝缘层UIL1。侧壁绝缘层SW也可以形成在每个第二狭缝SI2的侧壁和狭缝绝缘层SIL之间。层间绝缘层ILD和第二狭缝ST2之间的导电图案CP可以被空孔DH穿透，并且可以布置为穿过空孔DH。
空孔DH中的第一狭缝SI1可以延伸至与第一上部堆叠主体ST1a和第二上部堆叠主体ST1b相同的深度。可以用绝缘材料填充第一狭缝SI1和空孔DH，并且填充空孔DH的绝缘材料可以用作支承柱SP。
接触线CTL可以穿透狭缝绝缘层SIL和第一上部绝缘层UIL1，并且接触第一支柱组和第二支柱组的第一沟道支柱(在图2中示出的GR1和GR2的CPL1)和第一支柱组和第二支柱组的第N沟道支柱(在图2中示出的GR1和GR2的CPLn)。
参照图3B，接触线CTL可以接触第一支柱组和第二支柱组的第一沟道支柱和第N沟道支柱(在图2中示出的GR1和GR2的CPL1和CPLn)的上表面。更具体地，每一条接触线CTL可以接触覆盖导电层CAP的上表面。
参照图3C，接触线CTL可以接触第一支柱组和第二支柱组的第一沟道支柱和第N沟道支柱(在图2中示出的GR1和GR2中的CPL1和CPLn)的上表面和侧壁。每一条接触线CTL可以直接接触覆盖导电层CAP的上表面和侧壁以及沟道层CH的侧壁。在这种情况下，每一条接触线CTL可以在第一支柱组的第一沟道支柱与第二支柱组的第一沟道支柱之间朝向第一上部堆叠主体STb1和第二上部堆叠主体STb2的内部延伸，或可以在彼此相邻的第一支柱组的第N沟道支柱和第二支柱组的第N沟道支柱之间朝向第一上部堆叠主体STb1和第二上部堆叠主体STb2的内部延伸。在这种情况下，接触线CTL可以接触第一支柱组和第二支柱组的第一沟道支柱和第N沟道支柱(在图2中示出的GR1和GR2的CPL1至CPLn)的较大表面积。
参照图3B和图3C，第二上部绝缘层UIL2形成为覆盖狭缝绝缘层UIL1上的接触线CTL。第一接触插头CT1A和第二接触插头CT1B可以穿透第二上部绝缘层UIL2、狭缝绝缘层SIL和第一上部绝缘层UIL1，并且接触第一支柱组和第二支柱组的第二沟道支柱至第N-1沟道支柱(在图2中示出的GR1和GR2的CPL2至CPLn-1)。第三接触插头CT2可以穿透第二上部绝缘层UIL2并且接触接触线CTL。第一位线BL1和第二位线BL2布置在第二上部绝缘层UIL2上。第二位线BL2接触第一接触插头CT1A和第二接触插头CT1B，并且第一位线BL1接触第三接触插头CT2。
根据上述结构，第一接触插头CT1A和第二接触插头CT1B可以比第三接触插头CT2延伸地更长，并且直接接触第一支柱组和第二支柱组的第二沟道支柱至第N-1沟道支柱(在图2中示出的GR1和GR2的CPL2至CPLn-1)。
与在图3A中示出的实施方式不同，在图3B和图3C中例示的实施方式中，第一接触插头CT1A和第二接触插头CT1B直接接触第二沟道支柱CPL2至第N-1沟道支柱(图2的CPLn-1)而不穿透下部接触插头，或第三接触插头CT2直接接触接触线CTL。因此，可以简化在图3B和图3C中示出的半导体装置的制造工艺。另外，根据在图3B和图3C中示出的实施方式，能够减小在第一至第N沟道支柱(图2的CPL1至CPLn)中的任一个与和其对应的位线(BL1或BL2)的连接结构的垂直长度。因此，能够减小在彼此相邻的连接结构之间的寄生电容。
在下文中，将参照图4A至图16描述用于制造根据本公开的半导体装置的方法的各实施方式。图4A至图13B是示出用于制造在图3A中示出的半导体装置的方法的图。
图4A和图4B是例示形成第一沟道支柱至第N沟道支柱以及空孔的工艺的平面图和截面图。图4B是沿在图4A中示出的线X-X'截取的截面图。参照图4A和图4B，第一材料层111和第二材料层113在第一源极层101、保护层103和牺牲层105的堆叠结构上交替地堆叠。
第一源极层101可以由导电材料制成。第一源极层101可以由导电材料制成，并且可以在下个步骤中用作第二源极层101的生长晶种层。例如，第一源极层101可以由多晶硅制成。第一源极层101还可以包括金属层，该金属层布置在多晶硅的下部上以减小源极线的电阻。该金属层可以包括钨。
保护层103可以由具有与牺牲层105的刻蚀选择比不同的刻蚀选择比的材料制成。例如，保护层103可以由氧化物材料制成。牺牲层105可以由在后续工艺中可以被选择性地去除的材料形成。例如，牺牲层105可以由多晶硅制成。
第一材料层111可以形成在布置有层间绝缘层的区域上，并且第二材料层113可以形成在布置有导电图案的区域上。第二材料层113可以由与第一材料层111不同的材料形成。例如，第一材料层111可以由用于层间绝缘层用途的绝缘材料制成，并且第二材料层113可以由用于导电图案用途的导电材料制成。
在另一实施方式中，第一材料层111可以由用于层间绝缘层用途的绝缘材料制成，并且第二材料层113可以由用于牺牲用途的绝缘层制成并且具有针对第一材料层111的刻蚀选择比。在这种情况下，第一材料层111可以由氧化硅层制成，并且第二材料层113可以由氮化硅层制成。当第一材料层111和第二材料层113由绝缘基材料制成时，易于形成垂直孔VH、空孔DH和第二狭缝。
在又一实施方式中，第一材料层111可以由用于牺牲用途并且具有与第二材料层113不同的刻蚀选择比的导电材料制成，并且第二材料层113可以由用于导电图案用途的导电材料制成。在这种情况下，第一材料层111可以由未掺杂的多晶硅层制成，并且第二材料层113可以由掺杂的多晶硅层制成。当第一材料层111和第二材料层113两者由硅基材料制成时，易于执行用于形成孔或狭缝的刻蚀工艺。
在下文中，将进行当第一材料层111由用于层间绝缘层用途的绝缘材料制成并且第二材料层113由用于牺牲用途的绝缘材料制成时的说明，但是对此不存在限制。
刻蚀第一材料层111和第二材料层113以形成穿透第一材料层111和第二材料层113的垂直孔VH和空孔DH。为了形成垂直孔VH和空孔DH，可以进一步刻蚀牺牲层105和保护层103。这里，可以刻蚀第一源极层101的一部分。在这种情况下，垂直孔VH和空孔DH可以穿透牺牲层105和保护层104，并且向第一源极层101的内部延伸。垂直孔VH可以沿第一方向I布置成锯齿形式。空孔DH可以在垂直孔之间形成为一行、两行或更多行。垂直孔VH可以与空孔DH对称地布置。
然后，由存储层ML围绕的第一沟道支柱CPL1至第N沟道支柱CPLn形成在垂直孔VH内。第一沟道支柱CPL1至第N沟道支柱CPLn沿第一方向I布置成锯齿形式。第一沟道支柱CPL1至第N沟道支柱CPLn可以包括在第一支柱组GR1中或第二支柱组GR2中。第一支柱组的第一沟道支柱CPL1至第N沟道支柱CPLn以及第二支柱组GR2的第一沟道支柱CPL1至第N沟道支柱CPLn沿第一方向交替地布置，并且相对于在第二方向II中延伸的轴线彼此对称。由存储层ML围绕的第一沟道支柱CPL1至第N沟道支柱CPLn可以通过下文描述的工艺形成。
存储层ML形成在垂直孔VH的表面上。存储层ML可以通过依次堆叠阻挡绝缘层、数据存储层和隧道绝缘层而形成。阻挡绝缘层、数据存储层和隧道绝缘层可以形成在每个垂直孔VH的表面上。这里，存储层ML也可以形成在空孔DH的表面上。然后，沟道层CH形成在存储层ML上。沟道层CH可以形成为完全填充每个垂直孔VH的内部，或使每个垂直孔VH的中心区域开口。
当每个垂直孔VH的中心区域被沟道层CH开口时，可以用核心绝缘层CO填充每个垂直孔VH的中心区域。核心绝缘层CO可以比每个垂直孔VH位于更靠下的水平处。在这种情况下，能够在核心绝缘层CO上进一步形成覆盖导电层CAP，并且用覆盖导电层CAP填充每个垂直孔VH的上端。由此，形成包括核心绝缘层CO和覆盖导电层CAP的第一沟道支柱CPL1至第N沟道支柱CPLn。另外，包括沟道层CH、核心绝缘层CO和覆盖导电层CAP的空支柱DPL可以形成在每个空孔DH内。
图5A至图5C是例示用于形成第一狭缝和第二狭缝的工艺的平面图和截面图。图5B是沿在图5A中示出的线X-X'截取的截面图，并且图5C是沿在图5A中示出的线Y-Y'截取的截面图。
参照图5A至图5C，形成沿第二方向II延伸的第一狭缝SI1。第一狭缝SI1形成在第一支柱组GR1的第N沟道支柱CPLn和第二支柱组GR2的第N沟道支柱CPLn之间，并且形成为穿过空孔DH。第一狭缝SI1分开第一上部堆叠主体和第二上部堆叠主体，但是不完全穿透下部堆叠主体。
布置在每个空孔DH中的空支柱(图4B的DPL)经由第一狭缝SI1暴露。可以经由第一狭缝SI1去除空支柱(图4B的DPL)使得空孔DH可以是开口的。然后，利用绝缘材料125填充第一狭缝SI1和空孔DH。绝缘材料125的填充空孔DH的内部的一部分区域可以在随后的工艺中用作支承柱。
虽然没有在附图中示出，但是在形成第一狭缝SI1之前，第一材料层111和第二材料层113可以被图案化为阶梯结构。可以用具有平面的第一上绝缘层123覆盖阶梯结构。第一上部绝缘层123可以延伸为使得其覆盖被第一支柱组GR1和第二支柱组GR2的第一沟道支柱CPL1至第N沟道支柱CPLn穿透的第一材料层111和第二材料层113。第一狭缝SI1还可以穿透第一上部绝缘层123。
在用绝缘材料125填充第一狭缝SI1和空孔DH之后，刻蚀第一材料层111和第二材料层113以形成穿透第一材料层111和第二材料层113的第二狭缝SI2。第二狭缝SI2可以彼此相对，且第一狭缝SI1布置在它们之间，并且第二狭缝SI2可以沿第二方向延伸。每一个第二狭缝SI1布置在彼此相邻的第一支柱组GR1的第一沟道支柱CPL1和第二支柱组GR2的第一沟道支柱CPL1之间。第二狭缝SI2完全穿透第一材料层111和第二材料层113。
图6是例示用第三材料层替换第二材料层的工艺的截面图。图6是沿在图5A中示出的线X-X'截取的截面图。参照图6，第一材料层111由层间绝缘层制成，并且第二材料层113由牺牲绝缘层制成。可以经由狭缝SI2用第三材料层131替换第二材料层113。更具体地，可以经由第二狭缝SI2选择性地去除第二材料层113，并且可以用第三材料层131填充去除了第二材料层113的区域。第三材料层131可以是具有比多晶硅更低的电阻的金属。例如，第三材料层131可以是钨。
在另一实施方式中，第一材料层111由层间绝缘层制成，并且第二材料层113由用于导电图案用途的导电材料制成。在该实施方式中，可以不用第三材料层131替换第二材料层113。
当第一材料层111由牺牲导电材料制成并且第二材料层113由用于导电图案用途的导电材料制成时，可以经由第二狭缝SI2用绝缘材料替换第一材料层111。
如上所述，使用各种方法形成包括层间绝缘层和导电图案交替堆叠的结构的栅极堆叠主体GST。栅极堆叠主体GST包括第一上部堆叠主体STb1、第二上部堆叠主体STb2和下部堆叠主体STa。第一上部堆叠主体STb1和第二上部堆叠主体STb2中的每一个可以包括由第一狭缝(图5A中的SI1)和第二狭缝SI2分开的至少一个第一材料层111和由第一狭缝(图5A的SI1)和第二狭缝SI2分开的至少一个第三材料层131。
下部堆叠主体STa可以包括由第二狭缝SI2分开并且交替布置在第一上部堆叠主体STb1和第二上部堆叠主体STb2下方的第一材料层111和第三材料层131。下部堆叠主体STa可以被空孔DH穿透，并且空孔DH可以布置在下部堆叠主体STa内使得它们彼此分隔开。
第一上部堆叠主体STb1围绕图5A中示出的第一支柱组GR1的第一沟道支柱CPL1至第N沟道支柱CPLn，并且围绕图5A中示出的第二支柱组的第一沟道支柱CPL1至第N沟道支柱CPLn。下部堆叠主体STa围绕图5A中示出的第一支柱组GR1和第二支柱组GR2的第一沟道支柱CPL1至第N沟道支柱CPLn。第一上部堆叠主体STb1和第二上部堆叠主体STb2沿第一方向I彼此相邻。
在形成第二狭缝SI2之后，侧壁绝缘层133形成在第二狭缝SI2的侧壁上。侧壁绝缘层133可以包括氧化物层和氮化物层中的至少一个。
图7是例示将源极区域开口的工艺。图7是沿在图5A中示出的线X-X'截取的截面图。参照图7，利用被侧壁绝缘层133保护的第一材料层111和第三材料层131的堆叠结构来去除牺牲层(图6的105)。因此，可以暴露存储层(图7的ML)的围绕第一沟道支柱CPL1至第N沟道支柱CPLn中的每一个的一部分。
然后，去除存储层(图6的ML)的暴露区域以暴露第一沟道支柱CPL1至第N沟道支柱CPLn中的每一个的沟道层CH的一部分。在去除存储层ML的工艺中，可以去除侧壁绝缘层133和保护层(图6的103)的一部分。可以将去除了存储层(图6的ML)和牺牲层(图6的105)的区域定义为源极区域SA。通过源极区域SA，存储层可以被分成第一存储图案ML1和第二存储图案ML2。
图8是例示形成第二源极层的工艺的截面图。图8是沿图5A中的线X-X'截取的截面图。参照图8，可以用第二源极层136填充源极区域SA。因此，可以形成第一源极层101和第二源极层136的堆叠结构的源极线SL。第二源极层136接触第一源极层101和沟道层CH，并且电连接至第一源极层101和沟道层CH。
通过选择外延生长(SEG)方法使外延层从第一源极层101和沟道层CH生长来形成第二源极层136。在另一个实施方式中，可以通过利用源极用途的导电材料填充源极区域SA来形成第二源极层136。第二源极层136可以由多晶硅制成。因此，可以在第二源极层136上掺杂杂质。
然后，利用公共源极线用途的导电材料137填充第二狭缝SI2。用于公共源极线用途的导电材料137可以包括阻挡金属层和金属层。阻挡金属层可以形成为钛层和氮化钛层的双层结构。该金属层可以包括钨。
图9是例示形成公共源极线的工艺和掺杂覆盖导电层的工艺的截面图。图9是沿在图5A中示出的线X-X'截取的截面图。参照图9，将用于公共源极线用途的导电材料137的表面平整化直到暴露第一上部绝缘层123为止。通过该处理，公共源极线CSL可以只保持在第二狭缝SI2内。
然后，可以在第一上部绝缘层123上形成第二上部绝缘层139，使得第二上部绝缘层覆盖公共源极线CSL。接着，在第二上部绝缘层139上形成掩模图案141。掩模图案141包括暴露第一沟道支柱CPL1至第N沟道支柱CPLn的覆盖导电层CAP的开口。经由掩模图案141的开口刻蚀第二上部绝缘层139和第一上部绝缘层123以形成穿过第二上部绝缘层139和第一上部绝缘层123的第一孔H1。
然后，可以经由第一孔H1掺杂杂质，由此增加覆盖导电层CAP的杂质的掺杂浓度。在掺杂杂质之后，可以去除掩模图案141。
图10A和图10B是例示形成线槽的工艺的平面图和截面图。图10B是沿在图10A中示出的线X-X'截取的截面图。参照图10A和图10B，刻蚀第二上部绝缘层139以形成线槽LH。线槽LH连接至暴露第一沟道支柱CPL1至第N沟道支柱CPLn的第一孔H1，并且沿着与第一方向I交叉的方向延伸。
例如，线槽LH可以形成为沿相对于第一方向I的对角方向延伸的条状。每一个线槽LH1可以暴露在相对于第一方向I和第二方向II的对角方向上彼此相邻的第一支柱组GR1的第N沟道支柱CPLn和第二支柱组GR2的第N沟道支柱CPLn的一对。
图11是例示形成接触线和下部接触插头的工艺的截面图。图11是沿在图10A中示出的线X-X'截取的截面图。参照图11，用导电材料填充线槽LH和第一孔H1的内部。可以使导电材料的表面平整化直到暴露第二上部绝缘层139为止。通过该处理，形成布置在第一孔H1内的下部接触插头143LCT和布置在线槽LH内的接触线143CTL。连接至第一支柱组和第二支柱组的第一沟道支柱(在图5A中示出的GR1和GR2的CPL1)的下部接触插头143LCT成对地连接至它们各自的接触线143CTL。连接至第一支柱组和第二支柱组的第N沟道支柱(在图5A中示出的GR1和GR2的CPLn)的下部接触插头143LCT成对地连接至它们各自的接触线143CTL。
下部接触插头143LCT和接触线143CTL可以包括由阻挡金属层围绕的金属层。阻挡金属层可以包括钛层和氮化钛层，并且金属层可以包括具有比硅的电阻更低的钨。
图12A和图12B是例示形成第一接触插头和第二接触插头的工艺的平面图和截面图。图12B是沿在图12A中示出的线X-X'截取的截面图。参照图12A和图12B，第三上部绝缘层151形成在第二上部绝缘层139上使得其覆盖下部接触插头143LCT和接触线143CTL。
然后，形成穿透第三上部绝缘层151的第二孔H2。第二孔H2可以暴露接触线143CTL或暴露接触第二沟道支柱CPL2至第N-1沟道支柱CPLn-1的下部接触插头143LCT。
然后，利用导电材料填充第二孔H2，并且将导电材料的表面平整化直到暴露第三上部绝缘层151为止。因此，第一接触插头CT1A和第二接触插头CT1B以及第三接触插头CT2形成在第二孔H2内。沿第二方向II延伸并且穿过第一接触插头CT1A和第二接触插头CT1B中的每一个的中心的第二轴线可以与沿第一方向I延伸并且穿过第三接触插头CT2的中心的第一轴线不重合。
图13A和图13B是例示形成位线的工艺的平面图和截面图。图13B是沿在图13A中示出的线X-X'截取的截面图。参照图13A和图13B，导电层被层压并且然后被图案化以形成连接至第三接触插头CT2的第一位线BL1和连接至第一接触插头CT1A和第二接触插头CT1B的第二位线BL2。第一位线BL1和第二位线BL2沿第二方向II交替布置。
第一位线BL1和第二位线BL2可以包括铜。每一条第二位线BL2可以联接成对的第一接触插头CT1A和第二接触插头CT1B。第一插头组中的第一接触插头CT1A是在第一上部堆叠主体的顶部上布置的插头，并且第二插头组的第二接触插头CT1B是在第二上部堆叠主体的顶部上布置的插头。
图14至图16是示出用于制造在图3B中示出的半导体装置的方法的图。图14至图16是沿在图2中示出的线X-X'截取的截面图。图14是例示形成公共源极层的工艺和形成接触线的工艺的截面图。
参照图14，使用上文参照图4A至图6描述的工艺来形成第一源极层101、第一沟道支柱至第N沟道支柱(图2的CPL1至CPLn)、空孔DH、第一狭缝SI1、第一上部绝缘层123、绝缘材料125和第二狭缝SI2。第一沟道支柱至第N沟道支柱(图2的CPL1至CPLn)中的每一个可以包括围绕核心绝缘层CO和覆盖导电层CAP的沟道层CH。交替堆叠的第一材料层111和第三材料层131可以被分成如参照图6所述的栅极堆叠主体GST。
然后，侧壁绝缘层133形成在第二狭缝SI2的侧壁上。侧壁绝缘层133可以形成为单个氧化物层。每一个第一材料层111可以由层间绝缘层制成，并且每一个第三材料层131可以由导电材料制成。
然后，去除牺牲层和存储层的一部分以使源极区域开口，如参照图7所述。通过源极区域，存储层可以被分成第一存储图案ML1和第二存储图案ML2。
然后，通过从经由源极区域暴露的沟道层CH和第一源极层101的选择外延生长(SEG)方法可以形成第二源极层136。因此，可以形成第一源极层101和第二源极层136的堆叠结构的源极线SL。第二源极层136接触第一源极层101和要电连接的沟道层CH。第二源极层136可以由多晶硅制成。当将第二源极层136的生长厚度控制地较薄时，可以沿源极区域的表面的形状形成第二源极层136。因此，可以在第二源极层136的表面上限定凹槽。
然后，可以在第一上部绝缘层123上形成狭缝绝缘层139。狭缝绝缘层139可以形成为填充第二源极层136的凹槽和第二狭缝SI2。
接下来，依次执行刻蚀狭缝绝缘层139和第一上部绝缘层123以形成具有上文参照图10A所述的布局的线槽的工艺/用导电材料填充线槽的工艺和使导电材料的表面平整化直到暴露狭缝绝缘层139的工艺。因此，形成直接接触第一沟道支柱(图2的CPL1)和第N沟道支柱CPLn的接触线143CTL。每一条接触线143CTL可以接触覆盖导电层CAP的上表面。
图15例示了用来描述形成第一接触插头至第三接触插头的工艺的平面图和截面图。参照图15，第二上部绝缘层151形成在狭缝绝缘层139上使得其覆盖接触线143CTL。
然后，依次执行形成穿透第一上部绝缘层123、狭缝绝缘层139和第二上部绝缘层151以暴露接触线143CTL和第二沟道支柱至第N-1沟道支柱(在图2中示出的CPL2至CPLn-1)的孔的工艺、用导电材料填充第二孔的工艺和使导电材料的表面平整化直到暴露第二上部绝缘层151为止的工艺。因此，形成接触第二沟道支柱至第N-1沟道支柱的第一接触插头CT1A和第二接触插头CT1B以及接触接触线143CTL的第三接触插头CT2。第一接触插头CT1A、第二接触插头CT1B和第三接触插头CT2的布置与上文参照图2、图12A和图12B描述的相同。
图16是用来描述形成位线的工艺的截面图。参照图16，导电层被层压且然后被图案化以形成连接至第一接触插头CT1A和第二接触插头CT1B的位线BL2和连接至第三接触插头CT2的第一位线BL1。第一位线BL1和第二位线BL2可以布置成与在图13A中示出的相同的布局。
图17和图18是用来描述制造在图3C中示出的半导体装置的方法的示例的图。图17和图19是沿在图2中示出的线X-X'相同的方向截取的截面图。图17是用来描述形成线槽的工艺的截面图。
参照图17，使用上文参照图4A至图6描述的工艺形成第一源极层101、第一沟道支柱至第N沟道支柱(图2的CPL1至CPLn)、空孔DH、第一狭缝SI1、第一上部绝缘层123、绝缘材料125和第二狭缝SI2。交替堆叠的第一材料层111和第三材料层131可以通过第一狭缝SI1和第二狭缝SI2被分成如参照图6所述的栅极堆叠主体GST。第一沟道支柱至第N沟道支柱(图2的CPL1至CPLn)中的每一个可以包括围绕核心绝缘层CO和覆盖导电层CAP的沟道层CH。
然后，使用上文参照图14描述的工艺形成将第一存储图案ML1和第二存储图案ML2分开的侧壁绝缘层133和狭缝绝缘层139。第一源极层101和第二源极层136的堆叠结构可以构成源极线SL。第二源极层136可以接触第一存储图案ML1和第二存储图案ML2之间的沟道层CH。
然后，刻蚀狭缝绝缘层139和第一上部绝缘层123以形成具有如上文参照图10A所述的布局的线槽LH。这里，刻蚀最上部的第一材料层111的构成第一上部堆叠主体和第二上部堆叠主体的部分。在这种情况下，可以刻蚀第一存储图案ML1的一部分和绝缘材料125的一部分。
可以控制通过上述刻蚀工艺形成的线槽LH的深度使得它们暴露第一沟道支柱(图2的CPL1)的侧壁和第N沟道支柱CPLn的侧壁。每一个线槽LH的深度可以被控制为使得其暴露覆盖导电层CAP的侧壁和沟道层CH的侧壁。每一个线槽LH形成为相对于在图10A所示的第一方向I对角地延伸的条状。
参照图18，接触线143CTL形成在图17所示的线槽的内部。可以使用上文参照图14描述的工艺来形成接触线143CTL。一些接触线143CTL从第一支柱组的第N沟道支柱(图2中示出的GR1的CPLn)朝向第二支柱组的第N沟道支柱(在图2中示出的GR2的CPLn)延伸，并且接触第一支柱组和第二支柱组的第N沟道支柱的侧壁。其它接触线143CTL从第一支柱组的第一沟道支柱(图2中示出的GR1的CPL1)朝向第二支柱组的第一沟道支柱(在图2中示出的GR2的CPL1)延伸，并且接触第一支柱组和第二支柱组的第一沟道支柱(在图2中示出的GR1和GR2的CPL1)的侧壁。
在形成接触线143CTL之后，通过执行与上文参照图15描述的工艺相同的工艺来形成第二上部绝缘层151、第一插头组的第一接触插头CT1A、第二插头组的第二接触插头CT1B和第三接触插头CT2。第一插头组的第一接触插头CT1A、第二插头组的第二接触插头CT1B和第三接触插头CT2的布置与上文参照图2、图12A和图12B描述的布置相同。
接下来，通过执行与参照图16描述的工艺相同的工艺来形成第一位线BL1和第二位线BL2。第一位线BL1和第二位线BL2布置成与上文参照图13A示出的布局相同的布局。
图19是用来描述根据本公开的实施方式的沟道支柱与位线之间的连接关系的布局的图。更具体地，图19例示了布置成与图2所示的接触线的布局不同的布局的接触线。
参照图19，每条接触线CTL可以形成为以直线条状延伸使得其与第二方向II垂直地交叉。另外，每条接触线CTL具有沿第一方向延伸的直线条状。第二方向II是第一狭缝SI1和第二狭缝SI2的延伸方向。第一方向I是第一位线BL1和第二位线BL2的延伸方向，该延伸方向与第二方向II垂直交叉。接触线CTL中的一些与第一狭缝SI1交叠，并且其它接触线CTL与第二狭缝SI2交叠。
第一狭缝SI1布置在沿第一方向彼此相邻的第二狭缝SI2之间。空孔DH沿第一狭缝SI1的延伸方向布置。空孔DH的中心与第一狭缝SI1交叠。空孔DH1形成得比第一狭缝SI1更深。例如，空孔DH可以形成得比第一支柱组GR1和第二支柱组GR2的第一沟道支柱CPL1至第N沟道支柱CPLn更深。第二狭缝SI2可以形成得比第一狭缝SI1更深。
一些接触线CTL成对地连接在第一方向I上彼此相邻且在它们之间具有第二狭缝SI2的第一支柱组GR1的第一沟道支柱CPL1和第二支柱组GR2的第一沟道支柱CPL1。其它接触线CTL成对地连接在第一方向I上彼此相邻且在它们之间具有第一狭缝SI1的第一支柱组GR1的第N沟道支柱CPLn和第二支柱组GR2的第N沟道支柱CPLn。
第一支柱组GR1的第二沟道支柱CPL2至第N-1沟道支柱CPLn-1布置在第一支柱组GR1的第一沟道支柱CPL1与第一支柱组GR1的第N沟道支柱CPLn之间。第二支柱组GR2的第二沟道支柱CPL2至第N-1沟道支柱CPLn-1在第一方向I上布置在第二支柱组GR2的第一沟道支柱CPL1与第二支柱组GR2的第N沟道支柱CPLn之间。第一支柱组GR1和第二支柱组GR2中的每一个的第一支柱CPL1至第n支柱CPLn沿第一方向I按锯齿形式排列以提高排列密度。
第一支柱组GR1的第二沟道支柱CPL2至第N-1沟道支柱CPLn-1连接至第一插头组的第一接触插头CT1A，并且第二支柱组GR2的第二沟道支柱CPL2至第N-1沟道支柱CPLn-1都连接至第二插头组的第二接触插头CT1B。第一插头组的第一接触插头CT1A和第二插头组的第二接触插头CT1B沿着第一支柱组GR1和第二支柱组GR2的第二沟道支柱CPL2至第N-1沟道支柱CPLn-1的排列在第一方向I上布置为锯齿形式。第一插头组和第二插头组的第一接触插头CT1A和第二接触插头CT1B形成为具有比第一支柱组GR1和第二支柱组GR2的第二沟道支柱CPL2至第N-1沟道支柱CPLn-1更窄的直径。
接触线CTL连接至第三接触插头CT2。为了确保第三接触插头CT2的布置，接触线CTL可以形成为具有比第一位线BL1和第二位线BL2更宽的宽度。
沿第一方向I延伸并且穿过第一接触插头CT1A和第二接触插头CT1B中的每一个的中心的第二轴线可以与沿第一方向I延伸并且穿过第三接触插头CT2的中心的第一轴线不重合。
第一位线BL1和第二位线BL2沿第二方向II交替布置。第二位线BL2连接至第一接触插头CT1A和第二接触插头CT1B，并且第一位线BL1连接至第三接触插头CT2。每一条第二位线BL2连接至一个第一接触插头CT1A和一个第二接触插头CT1B。
在图20和图21中指明了具有上述布局的半导体装置的截面结构。图20和图21是用来描述制造在图19中示出的半导体装置的方法的示例的图。图20和图21是沿图19中示出的线Z-Z'截取的截面图。
参照图20，使用上文参照图4A至图6描述的工艺形成第一源极层201、第一沟道支柱CPL1至第N沟道支柱CPLn、空孔DH、第一狭缝SI1、第一上部绝缘层223、绝缘材料225和第二狭缝SI2。第一沟道支柱CPL1至第N沟道支柱CPLn形成为上文参照图19描述的布置。第一沟道支柱CPL1至第N沟道支柱CPLn可以被分成上文参照图19所述的第一支柱组GR1和第二支柱组GR2。第一沟道支柱CPL1至第N沟道支柱CPLn中的每一个可以包括核心绝缘层CO、布置在核心绝缘层CO的上部上的覆盖导电层CAP以及围绕核心绝缘层CO和覆盖导电层CAP的沟道层CH。交替堆叠的第一材料层211和第三材料层231可以通过第一狭缝SI1和第二狭缝SI2包括如上文参照图6所述的第一上部堆叠主体STb1、第二上部堆叠主体STb2和下部堆叠主体STa。
然后，侧壁绝缘层233形成在第二狭缝SI2的侧壁上。侧壁绝缘层233可以形成为单个氧化物层。每一个第一材料层211可以由层间绝缘层制成，并且每一个第三材料层231可以由导电材料制成。
然后，在分开第一存储图案ML1和第二存储图案ML2的源极区域在与上文参照图7所述的相同工艺中被开口之后，可以在源极区域内形成第二源极层236。因此，可以形成第一源极层201和第二源极层236的堆叠结构的源极线SL。然后，在第一上部绝缘层223上形成狭缝绝缘层239。狭缝绝缘层239可以被形成为填充第二狭缝SI2。
然后，刻蚀狭缝绝缘层239和第一上部绝缘层223以形成具有与上文参照图19所述的接触线CTL相同布局的线槽LH。在形成线槽LH的刻蚀工艺期间，刻蚀最上层第一材料层211的构成第一上部堆叠主体STb1和第二上部堆叠主体STb2的一部分、绝缘材料225的填充空孔DH和第一狭缝SI1的一部分和第一存储图案ML1的一部分。因此，通过线槽LH暴露第一沟道支柱CPL1的侧壁和第N沟道支柱CPLn的侧壁。每一个线槽LH的深度可以通过刻蚀工艺被控制为使得其暴露覆盖导电层CAP的侧壁和沟道层CH的侧壁。
参照图21，在线槽LH内形成接触第一沟道支柱CPL1的侧壁和第N沟道支柱CPLn的侧壁的接触线243CTL。每一条接触线243CTL接触覆盖导电层CAP的侧壁以及沟道层CH的侧壁。接触线243CTL可以具有与在图19中示出的接触线CTL相同的布局。
然后，第二上部绝缘层251形成在狭缝绝缘层239上使得其覆盖接触线243CTL。然后，使用与上文参照图15相同的工艺来形成第一接触插头CT1A和第二接触插头CT1B以及第三接触插头CT2。第一接触插头CT1A和第二接触插头CT1B以及第三接触插头CT2的布置与上文参照图19描述的布置相同。
然后，使用与参照图16描述的工艺相同的工艺来形成第一位线BL1和第二位线BL2。第一位线BL1和第二位线BL2的布置与上文参照图19描述的布置相同。
图4A至图18、图20和图21例示了用于制造具有在图1B中示出的源极线结构的半导体装置的方法，但是本发明不限于此。可以使用在图4A至图18、图20和图21中例示的方法来形成具有在图1A中示出的源极线结构的半导体装置。
图22是例示根据本公开的实施方式的存储系统的构造的框图。参照图22，根据本公开的实施方式的存储系统1100包括存储装置1120和存储控制器1110。
存储装置1120可以包括在图2、图3A至图3C、图19和图22中例示的结构中的至少一个。例如，存储装置1120可以包括将彼此相对的一对沟道支柱与沿相对于狭缝的对角方向布置在它们之间狭缝连接的接触线。在另一实施方式中，存储装置1120可以包括将彼此相对的一对沟道支柱与布置在它们之间的狭缝连接并且沿各方向延伸的接触线、延伸得比沟道支柱的上表面更深使得接触线接触沟道支柱的侧壁的接触线。
存储装置1120可以是包括多个闪存芯片的多芯片封装。存储控制器1110被配置为控制存储装置1120，并且可以包括静态随机存取存储器(SRAM)1111、CPU1112、主机接口1113、误差校正代码(ECC)1114和存储接口1115。SRAM用作CPU 1112的操作存储器，CPU1112执行存储控制器1110的数据交换的总体控制操作，并且主机接口1113设置有主机访问存储系统1100的数据交换协议。另外，ECC 1114检测和纠正包括在从存储装置1120读取的数据中的误差，并且存储接口1115执行与存储装置1120的交互。另外，存储控制器1110还可以包括用于存储代码数据的只读存储器(ROM)等以与主机交互。
上述存储系统1100可以是通过将存储装置1120与控制器1110相结合而形成的存储卡或固态硬盘(SSD)。例如，在存储系统1100是SSD的情况下，存储控制器1110可以经由诸如通用串行总线(USB)/多媒体卡(MMC)、外围组件互连高速(PCI-E)、串行高级技术附件(SATA)，并行高级技术附件(PATA)、小型计算机小接口(SCSI)、增强型小磁盘接口(ESDI)或集成驱动电子(IDE)等的各种接口协议中的一种与例如主机的外部系统通信。
图23是例示根据本公开的实施方式的计算系统的构造的框图。参照图23，根据本公开的实施方式的计算系统1200可以包括电连接至系统总线1260的CPU 1220、随机访问存储器(RAM)1230、用户接口1240、调制解调器1250和存储器1210。另外，当计算系统1200是移动设备时，计算系统1200还可以包括用于向计算系统1200供应操作电压的电池、应用芯片组、相机图像处理器(CIS)和移动DRAM等。存储系统1210可以包括如上文参照图22所述的存储装置1212和存储控制器1211。
根据实施方式，多个沟道支柱可以穿透上部堆叠主体。沟道支柱可以包括沿着每个上部堆叠主体的边界布置的第一沟道支柱和第N沟道支柱，以及插置在第一沟道支柱和第N沟道支柱之间的第二沟道支柱至第N-1沟道支柱。第一沟道支柱至第N沟道支柱可以分别电连接至位线。根据实施方式，第一沟道支柱和第N沟道支柱可以联接至接触线。如在平面图中所示，接触线可以包括延伸超过布置第一沟道支柱至第N沟道支柱的区域的位接触区域。一些位线在接触线的位接触区域中可以电连接至第一沟道支柱和第N沟道支柱，并且其它位线可以在布置第二沟道支柱至第N-1沟道支柱的区域中联接至第二沟道支柱至第N-1沟道支柱。因此，即使当密集地布置第一沟道支柱至第N沟道支柱时，位线的间距可能由于接触线的位接触区域而增大。根据实施方式，可以减少由位线之间的减小的间距而导致的工艺缺陷。
在附图和说明书中，已经公开了本发明的典型实施方式，尽管采用了具体术语，但是仅以通用和描述方式来使用，而并非出于限制的目的。本领域技术人员将理解，在不脱离如以下权利要求限定的本公开的精神和范围的情况下，可以在其中进行形式和细节上的各种修改。
相关申请的交叉引用
本申请要求于2016年1月21日提交的韩国专利申请No.10-2016-0007602和于2016年6月15日提交的韩国专利申请No.10-2016-0074629的优先权，其全部内容通过引用合并于此。

Claims (20)

1.一种半导体装置，该半导体装置包括：
第一上部堆叠主体和第二上部堆叠主体，所述第一上部堆叠主体和所述第二上部堆叠主体沿第一方向彼此相邻并且通过狭缝彼此分开，其中，所述狭缝沿第二方向延伸；
第一支柱组，所述第一支柱组包括第一沟道支柱至第N沟道支柱，其中，所述第一支柱组的所述第一沟道支柱至所述第N沟道支柱穿透所述第一上部堆叠主体，并且所述第一支柱组的所述第N沟道支柱被布置为与所述狭缝相邻；
第二支柱组，所述第二支柱组包括第一沟道支柱至第N沟道支柱，其中，所述第二支柱组的所述第一沟道支柱至所述第N沟道支柱穿透所述第二上部堆叠主体，并且所述第二支柱组的所述第N沟道支柱被布置为与所述狭缝相邻；以及
接触线，所述接触线沿相对于所述第一方向和所述第二方向的对角方向延伸，
其中，所述第一支柱组的所述第N沟道支柱与所述第二支柱组的所述第N沟道支柱沿所述对角方向彼此相邻，
其中，所述接触线具有沿所述对角方向延伸的直线形状以联接所述第一支柱组的所述第N沟道支柱与所述第二支柱组的所述第N沟道支柱，并且
其中，N是正整数。
2.根据权利要求1所述的半导体装置，
其中，所述接触线直接接触所述第一支柱组的所述第N沟道支柱和所述第二支柱组的所述第N沟道支柱。
3.根据权利要求1所述的半导体装置，该半导体装置还包括：
下部堆叠主体，所述下部堆叠主体从所述第一上部堆叠主体的下方延伸至所述第二上部堆叠主体的下方，
其中，所述下部堆叠主体被所述第一支柱组的所述第一沟道支柱至所述第N沟道支柱和所述第二支柱组的所述第一沟道支柱至所述第N沟道支柱中的一个或更多个穿透。
4.根据权利要求3所述的半导体装置，
其中，所述第一上部堆叠主体、所述第二上部堆叠主体和所述下部堆叠主体中的每一个包括层间绝缘层和导电图案的堆叠。
5.根据权利要求3所述的半导体装置，
其中，所述狭缝从所述第一上部堆叠主体和所述第二上部堆叠主体中的每一个的顶部向底部延伸。
6.根据权利要求5所述的半导体装置，
其中，所述狭缝还延伸至所述下部堆叠主体的底部。
7.根据权利要求1所述的半导体装置，其中，所述第一支柱组和所述第二支柱组中的所述第一沟道支柱至所述第N沟道支柱中的每一个包括：
核心绝缘层；
覆盖导电层，所述覆盖导电层布置在所述核心绝缘层的顶部上；以及
沟道层，所述沟道层围绕所述核心绝缘层的侧壁和所述覆盖导电层的侧壁，
其中，所述接触线在所述第一支柱组的所述第N沟道支柱与所述第二支柱组的所述第N沟道支柱之间朝向所述第一上部堆叠主体和所述第二上部堆叠主体的内部延伸，并且直接接触所述覆盖导电层的侧壁。
8.一种半导体装置，该半导体装置包括：
第一上部堆叠主体和第二上部堆叠主体，所述第一上部堆叠主体和所述第二上部堆叠主体沿第一方向彼此相邻并且通过狭缝彼此分开，其中，所述狭缝沿第二方向延伸；
第一支柱组，所述第一支柱组包括第一沟道支柱至第N沟道支柱，其中，所述第一支柱组的所述第一沟道支柱至所述第N沟道支柱穿透所述第一上部堆叠主体；
第二支柱组，所述第二支柱组包括第一沟道支柱至第N沟道支柱，其中，所述第二支柱组的所述第一沟道支柱至所述第N沟道支柱穿透所述第二上部堆叠主体；
接触线，所述接触线沿相对于所述第一方向和所述第二方向的对角方向延伸，并且将所述第一支柱组的与所述狭缝相邻的所述第N沟道支柱与所述第二支柱组的与所述狭缝相邻的所述第N沟道支柱连接，其中，N是正整数；
第一插头组，所述第一插头组包括第一接触插头，其中，所述第一接触插头分别连接至所述第一支柱组的第二沟道支柱至第N-1沟道支柱，其中，所述第一支柱组的所述第二沟道支柱至所述第N-1沟道支柱被布置在所述第一支柱组的所述第一沟道支柱与所述第一支柱组的所述第N沟道支柱之间；
第二插头组，所述第二插头组包括第二接触插头，其中，所述第二接触插头分别连接至所述第二支柱组的第二沟道支柱至第N-1沟道支柱，其中，所述第二支柱组的所述第二沟道支柱至所述第N-1沟道支柱被布置在所述第二支柱组的所述第一沟道支柱与所述第二支柱组的所述第N沟道支柱之间；
第三接触插头，所述第三接触插头形成在所述接触线上并且连接至所述接触线；
第一位线，所述第一位线沿所述第一方向延伸并且连接至所述第三接触插头；以及
第二位线，所述第二位线分别连接至所述第一接触插头，其中，所述第二位线沿所述第一方向延伸以分别连接至所述第二接触插头。
9.根据权利要求8所述的半导体装置，
其中，所述第一位线被布置在沿所述第二方向彼此相邻的所述第二位线之间。
10.根据权利要求8所述的半导体装置，该半导体装置还包括：
第一下部接触插头，所述第一下部接触插头分别在所述第一插头组的所述第一接触插头与所述第一支柱组的所述第一沟道支柱至所述第N-1沟道支柱之间延伸；
第二下部接触插头，所述第二下部接触插头分别在所述第二插头组的所述第二接触插头与所述第二支柱组的所述第一沟道支柱至所述第N-1沟道支柱之间延伸；以及
第三下部接触插头，所述第三下部接触插头分别(i)在所述接触线与所述第一支柱组的所述第N沟道支柱之间和(ii)在所述接触线与所述第二支柱组的所述第N沟道支柱之间延伸。
11.根据权利要求8所述的半导体装置，
其中，所述第一接触插头和所述第二接触插头中的每一个在第三方向上延伸得比所述第三接触插头更长，并且直接接触所述第一支柱组的所述第二沟道支柱至所述第N-1沟道支柱和所述第二支柱组的所述第二沟道支柱至所述第N-1沟道支柱，并且
其中，所述第三方向垂直于所述第一方向、所述第二方向和所述对角方向中的每一个。
12.根据权利要求8所述的半导体装置，
其中，所述第一支柱组的所述第一沟道支柱至所述第N沟道支柱在所述第一方向上被布置成锯齿形式，
其中，所述第一插头组的所述第一接触插头在所述第一方向上被布置成锯齿形式，
其中，所述第一接触插头被形成为具有比所述第一支柱组的所述第二沟道支柱至所述第N-1沟道支柱更窄的直径，
其中，所述第二支柱组的所述第一沟道支柱至所述第N沟道支柱在所述第一方向上被布置成锯齿形式，
其中，所述第二接触插头在所述第一方向上被布置成锯齿形式，并且
其中，所述第二接触插头被形成为具有比所述第二支柱组的所述第二沟道支柱至所述第N-1沟道支柱更窄的直径。
13.根据权利要求8所述的半导体装置，
其中，沿所述第一方向延伸并且穿过所述第三接触插头的中心的第一轴线与沿所述第一方向延伸并且穿过所述第一接触插头和所述第二接触插头中的每一个的中心的第二轴线不重合。
14.一种半导体装置，该半导体装置包括：
第一上部堆叠主体和第二上部堆叠主体，所述第一上部堆叠主体和所述第二上部堆叠主体沿第一方向彼此相邻并且通过狭缝彼此分开，其中，所述狭缝沿第二方向延伸；
第一支柱组，所述第一支柱组包括第一沟道支柱至第N沟道支柱，其中，所述第一支柱组的所述第一沟道支柱至所述第N沟道支柱穿透所述第一上部堆叠主体，并且所述第一支柱组的所述第N沟道支柱被布置为与所述狭缝相邻；
第二支柱组，所述第二支柱组包括第一沟道支柱至第N沟道支柱，其中，所述第二支柱组的所述第一沟道支柱至所述第N沟道支柱穿透所述第二上部堆叠主体，并且所述第二支柱组的所述第N沟道支柱被布置为与所述狭缝相邻；以及
接触线，所述接触线从所述第一支柱组的所述第N沟道支柱朝向所述第二支柱组的所述第N沟道支柱延伸，其中，所述接触线具有与所述第一支柱组的所述第N沟道支柱交叠的第一边缘、与所述第二支柱组的所述第N沟道支柱交叠的第二边缘、以及与所述狭缝交叠的中间部分，所述中间部分比所述第一边缘和所述第二边缘厚，
其中，N是正整数。
15.根据权利要求14所述的半导体装置，
其中，所述接触线与所述第二方向垂直交叉或者沿相对于所述第一方向和所述第二方向的对角方向延伸。
16.根据权利要求14所述的半导体装置，
其中，所述第一支柱组的所述第N沟道支柱和所述第二支柱组的所述第N沟道支柱中的每一个包括：
核心绝缘层；
覆盖导电层，所述覆盖导电层被布置在所述核心绝缘层的顶部上并且具有接触所述接触线的侧壁；以及
沟道层，所述沟道层围绕所述核心绝缘层和所述覆盖导电层。
17.一种半导体装置，该半导体装置包括：
第一上部堆叠主体和第二上部堆叠主体，所述第一上部堆叠主体和所述第二上部堆叠主体沿第一方向彼此相邻并且通过狭缝彼此分开，其中，所述狭缝沿第二方向延伸；
第一支柱组，所述第一支柱组包括第一沟道支柱至第N沟道支柱，其中，所述第一支柱组的所述第一沟道支柱至所述第N沟道支柱穿透所述第一上部堆叠主体；
第二支柱组，所述第二支柱组包括第一沟道支柱至第N沟道支柱，其中，所述第二支柱组的所述第一沟道支柱至所述第N沟道支柱穿透所述第二上部堆叠主体；
接触线，所述接触线从所述第一支柱组的与所述狭缝相邻的所述第N沟道支柱朝向所述第二支柱组的与所述狭缝相邻的所述第N沟道支柱延伸，其中，所述接触线朝向所述第一上部堆叠主体和所述第二上部堆叠主体的内部延伸，并且直接接触所述第一支柱组的所述第N沟道支柱的侧壁和所述第二支柱组的所述第N沟道支柱的侧壁，其中，N是正整数；
第一插头组，所述第一插头组包括第一接触插头，其中，所述第一接触插头分别连接至所述第一支柱组的第二沟道支柱至第N-1沟道支柱，其中，所述第一支柱组的所述第二沟道支柱至所述第N-1沟道支柱被布置在所述第一支柱组的所述第一沟道支柱与所述第一支柱组的所述第N沟道支柱之间；
第二插头组，所述第二插头组包括第二接触插头，其中，所述第二接触插头分别连接至所述第二支柱组的第二沟道支柱至第N-1沟道支柱，其中，所述第二支柱组的所述第二沟道支柱至所述第N-1沟道支柱被布置在所述第二支柱组的所述第一沟道支柱与所述第二支柱组的所述第N沟道支柱之间；
第三接触插头，所述第三接触插头连接至所述接触线并且被形成在所述接触线上；
第一位线，所述第一位线沿所述第一方向延伸并且连接至所述第三接触插头；以及
第二位线，所述第二位线分别连接至所述第一接触插头，其中，所述第二位线沿所述第一方向延伸以分别连接至所述第二接触插头。
18.根据权利要求17所述的半导体装置，
其中，所述第一位线被布置在沿所述第二方向相邻的所述第二位线之间。
19.根据权利要求17所述的半导体装置，
其中，所述第一接触插头和所述第二接触插头中的每一个在第三方向上延伸得比所述第三接触插头更长，并且直接接触所述第一支柱组的所述第二沟道支柱至所述第N-1沟道支柱和所述第二支柱组的所述第二沟道支柱至所述第N-1沟道支柱，并且
其中，所述第三方向垂直于所述第一方向和所述第二方向中的每一个。
20.根据权利要求17所述的半导体装置，
其中，所述第一支柱组的所述第一沟道支柱至所述第N沟道支柱在所述第一方向上被布置成锯齿形式，
其中，所述第一插头组的所述第一接触插头在所述第一方向上沿着所述第一支柱组的所述第二沟道支柱至所述第N-1沟道支柱的排布被布置成锯齿形式，并且被形成为具有比所述第一支柱组的所述第二沟道支柱至所述第N-1沟道支柱更窄的直径，
其中，所述第二支柱组的所述第一沟道支柱至所述第N沟道支柱在所述第一方向上被布置成锯齿形式，并且
其中，所述第二插头组的所述第二接触插头在所述第一方向上沿着所述第二支柱组的所述第二沟道支柱至所述第N-1沟道支柱的排布被布置成锯齿形式，并且被形成为具有比所述第二支柱组的所述第二沟道支柱至所述第N-1沟道支柱更窄的直径。
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