CN109285789B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明涉及一种半导体装置，包括：第一沟道层和第二沟道层，其每一个从上部延伸到下部；字线，其从下部朝向上部堆叠，字线彼此间隔开，字线中的每一个延伸以围绕第一沟道层和第二沟道层；第一下部选择组，其围绕朝向下部进一步突出超过字线的第一沟道层的一部分；以及第二下部选择组，其围绕朝向下部进一步突出超过字线的第二沟道层的一部分。

Description

半导体装置及其制造方法
相关申请的交叉引用
本申请要求于2017年7月21日向韩国知识产权局提交的申请号为10-2017-0092484的韩国专利申请和于2018年2月7日向韩国知识产权局提交的申请号为10-2018-0015195的韩国专利申请的优先权，其全部公开通过引用并入本文。
技术领域
本公开的一个方面涉及一种半导体装置及其制造方法，且更特别地，涉及一种三维半导体装置及其制造方法。
背景技术
半导体装置包括能够存储数据的存储器单元晶体管。三维半导体装置可包括在彼此不同的第一至第三方向上布置的存储器单元晶体管。三维半导体装置包括诸如选择线和字线的线以访问存储器单元晶体管。
发明内容
根据本公开的一个方面，提供了一种半导体装置，包括：第一通道层和第二沟道层，其连接在源极区域和位线之间；字线，其在源极区域和位线之间堆叠并彼此间隔开，字线中的每一个延伸以围绕第一沟道层和第二沟道层；第一源极选择线，其在字线与源极区域之间围绕第一沟道层；第二源极选择线，其在字线与源极区域之间围绕第二沟道层，第二源极选择线设置成与第一源极选择线间隔开；以及漏极选择线，其设置在位线和字线之间，漏极选择线延伸以与第一源极选择线和第二源极选择线重叠。
根据本公开的一个方面，提供了一种半导体装置，包括：第一沟道层和第二沟道层，其每一个从上部延伸到下部，第一沟道层和第二沟道层中的每一个具有纵向截面结构，该纵向截面结构的宽度随着纵向截面结构更接近下部而变得更窄；字线，其从下部朝向上部堆叠，字线彼此间隔开，字线中的每一个延伸以围绕第一沟道层和第二沟道层；第一下部选择组，其围绕朝向下部进一步突出超过字线的第一沟道层的一部分；以及第二下部选择组，其围绕朝向下部进一步突出超过字线的第二沟道层的一部分。
根据本公开的一个方面，提供了一种制造半导体装置的方法，该方法包括：形成第一堆叠结构；形成将第一堆叠结构分隔成第一图案的隔离绝缘层；在第一图案和隔离绝缘层上形成第二堆叠结构；以及形成缝隙，缝隙穿过第二堆叠结构并穿透第一图案中的每一个，使得第二堆叠结构被分隔成第二图案，并且第一图案的每一个被分隔成第三图案，并且其中隔离绝缘层中的每一个设置在相邻缝隙之间。
附图说明
现在将参照附图在下文中更全面地描述示例性实施例；然而，示例性实施例可以不同的形式来实施，并且不应被解释为限于本文所述的实施例。相反地，提供这些实施例以使本公开更彻底且完整，并且将向本领域技术人员充分传达示例性实施例的范围。
在附图中，为了说明清楚，可以夸大尺寸。将理解的是，当元件被称为在两个元件“之间”时，其可以是两个元件之间的唯一元件，或者也可以存在一个或多个中间元件。相同的附图标记始终表示相同的元件。
图1示出了根据本公开的实施例的半导体装置的示意性电路图。
图2示出了根据本公开的实施例的半导体装置的透视图。
图3A至图3C示出了多层存储器图案的各种结构的截面图。
图4示意性示出了根据本公开的实施例的半导体装置的制造方法的流程图。
图5A至图11依次示出了根据本公开的实施例的半导体装置的逐步制造方法的视图。
图12A至图12C示出了根据本公开的实施例的半导体装置及其制造方法的截面图。
图13A至图13D示出了根据本公开的实施例的半导体装置及其制造方法的截面图。
图14示出了根据本公开的实施例的存储器系统的配置的框图。
图15示出了根据本公开的实施例的计算系统的配置的框图。
具体实施方式
将参照附图描述本公开的示例性实施例。然而，本公开的示例性实施例可以许多不同的形式来实施，并且不应该被解释为限于本文所述的示例性实施例。相反地，提供示例性实施例以使本公开的公开内容更彻底且完整，并且将向本领域技术人员充分传达本公开的范围。在不脱离本公开的范围的情况下，本公开的示例性实施例的特征可以用于各种和许多实施例中。在附图中，为了清楚起见，层和区域的大小和相对大小可能被夸大。附图没有按比例绘制。相同的附图标记始终表示相同的元件。
实施例提供了可以减小单元阵列区域的面积的半导体装置及其制造方法。
图1示出了根据本公开的实施例的半导体装置的示意性电路图。图1示例性地示出了NAND闪速存储器装置的电路图。
参照图1，根据实施例的半导体装置包括具有三维结构的存储器单元阵列100，其包括在彼此不同的第一方向I至第三方向III上布置的多个存储器单元。存储器单元阵列100包括多个存储器串SR11、SR12、SR21和SR22。存储器串SR11、SR12、SR21和SR22可连接在位线BL1和BL2与源极区域SA之间。虽然在图1中示出了连接到特定栅极组GL的四个存储器串SR11、SR12、SR21和SR22，但本公开不限于此。例如，多个栅极组可被布置成在第二方向II上彼此间隔开，并且栅极组中的每一个可控制四个或更多个存储器串的操作。
存储器串SR11、SR12、SR21和SR22可被划分成连接到彼此不同的位线BL1和BL2的位组BG。构成位组BG中的每一个的存储器串由相同的位线控制。
位线BL1和BL2可在第二方向II上延伸，并且可彼此平行布置。位线BL1和BL2可包括在第三方向III上交替布置的第一位线BL1和第二位线BL2。虽然图1中示出了一对位线BL1和BL2，但本公开不限于此。例如，多个第一位线和多个第二位线可在第三方向III上逐一地交替布置。
存储器串SR11、SR12、SR21和SR22可以形成为提高集成度的Z形图案进行布置。例如，连接到第一位线BL1的位组BG和连接到第二位线BL2的位组BG可以Z形图案进行布置。
存储器串SR11、SR12、SR21和SR22中的每一个可包括串联连接的源极选择晶体管SSTa或SSTb、多个存储器单元晶体管MC1至MCn(n为2或更大的自然数)以及漏极选择晶体管DSTa或DSTb。存储器串SR11、SR12、SR21和SR22中的每一个可包括一个源极选择晶体管SSTa或者串联连接的两个或更多个源极选择晶体管SSTa和SSTb。存储器串SR11、SR12、SR21和SR22中的每一个可包括一个漏极选择晶体管DSTa或者串联连接的两个或更多个漏极选择晶体管DSTa和DSTb。虽然在图1中示出了存储器串SR11、SR12、SR21和SR22中的每一个包括两个源极选择晶体管SSTa和SSTb以及两个漏极选择晶体管DSTa和DSTb的情况，但本公开不限于此。在下文中，为便于描述，两个源极选择晶体管中的一个被称为下部源极选择晶体管SSTa，并且两个源极选择晶体管中的在第一方向I上与下部源极选择晶体管SSTa相邻的另一个源极选择晶体管被称为上部源极选择晶体管SSTb。类似地，两个漏极选择晶体管中的一个被称为下部漏极选择晶体管DSTb，并且两个漏极选择晶体管中的在第一方向I上与下部漏极选择晶体管DSTb相邻的另一个漏极选择晶体管被称为上部漏极选择晶体管DSTa。
下部源极选择晶体管SSTa和上部源极选择晶体管SSTb、多个存储器单元晶体管MC1至MCn以及下部漏极选择晶体管DSTb和上部漏极选择晶体管DSTa可通过在第一方向I上延伸的沟道层串联连接以形成一个存储器串SR11、SR12、SR21或SR22。一个沟道层可连接到第一位线BL1和第二位线BL2中的一个以及源极区域SA，其中第一位线BL1和第二位线BL2中的每一个都对应于沟道层。
存储器串SR11、SR12、SR21和SR22可连接到栅极组GL。栅极组GL可包括上部选择组USG、字线WL1至WLn、第一下部选择组LSG1和第二下部选择组LSG2。字线WL1至WLn中的每一个可在水平方向上延伸。水平方向平行于第二方向II和第三方向III，并与第一方向I垂直相交。字线WL1至WLn分别连接到存储器单元晶体管MC1至MCn的栅极。
图1示出了共同连接到字线WL1至WLn的第一行至第四行的存储器串SR11、SR12、SR21和SR22。虽然图1示出了仅有一个存储器串构成每一行，但每一行可以包括多个存储器串。构成每一行的存储器串连接到在第三方向III上交替设置的第一位线和第二位线，并在第三方向III上布置成一列。第一行至第四行的存储器串SR11、SR12、SR21和SR22可以Z形图案进行布置。第一行和第三行的存储器串SR11和SR21连接到第一位线BL1，并且第二行和第四行的存储器串SR12和SR22连接到第二位线BL2。
第一行至第四行的存储器串SR11、SR12、SR21和SR22可共同连接到在水平方向上延伸的上部选择组USG。上部选择组USG可包括一个或多个漏极选择线DSLa和DSLb。例如，上部选择组USG可包括上部漏极选择线DSLa和下部漏极选择线DSLb。上部漏极选择线DSLa和下部漏极选择线DSLb可彼此平行地延伸。上部漏极选择线DSLa连接到包括在第一行至第四行的存储器串SR11、SR12、SR21和SR22中的每一个中的上部漏极选择晶体管DSTa的栅极。下部漏极选择线DSLb连接到包括在第一行至第四行的存储器串SR11、SR12、SR21和SR22中的每一个中的下部漏极选择晶体管DSTb的栅极。
第一下部选择组LSG1和第二下部选择组LSG2可在电力和结构上彼此隔离，并且可被设置在相同层中。第一行至第四行的存储器串SR11、SR12、SR21和SR22可连接到第一下部选择组LSG1或可连接到第二下部选择组LSG2。更具体地，第一行和第二行的存储器串SR11和SR12可连接到第一下部选择组LSG1，并且第三行和第四行的存储器串SR21和SR22可连接到第二下部选择组LSG2。
第一下部选择组LSG1可包括一个或多个源极选择线SSL1a和SSL1b。例如，第一下部选择组LSG1可包括第一下部源极选择线SSL1a和第一上部源极选择线SSL1b。类似地，第二下部选择组LSG2可包括一个或多个源极选择线SSL2a和SSL2b。例如，第二下部选择组LSG2可包括第二下部源极选择线SSL2a和第二上部源极选择线SSL2b。此外，源极选择线SSL1a、SSL1b、SSL2a和SSL2b可被形成为比字线WL1至WLn以及漏极选择线DSLa和DSLb中的每一个更窄。
第一下部源极选择线SSL1a连接到包括在第一行和第二行的存储器串SR11和SR12中的每一个中的下部源极选择晶体管SSTa的栅极。第一上部源极选择线SSL1b连接到包括在第一行和第二行的存储器串SR11和SR12中的每一个中的上部源极选择晶体管SSTb的栅极。第二下部源极选择线SSL2a连接到包括在第三行和第四行的存储器串SR21和SR22中的每一个中的下部源极选择晶体管SSTa的栅极。第二上部源极选择线SSL2b连接到包括在第三行和第四行的存储器串SR21和SR22中的每一个中的上部源极选择晶体管SSTb的栅极。
根据上述电路，上部选择组USG可控制第一行至第四行的存储器串SR11、SR12、SR21和SR22与第一位线BL1和第二位线BL2之间的电连接。第一下部选择组LSG1可控制第一行和第二行的存储器串SR11和SR12与源极区域SA之间的电连接。第二下部选择组LSG2可控制第三行和第四行的存储器串SR21和SR22与源极区域SA之间的电连接。因此，第一行至第四行的存储器串SR11、SR12、SR21和SR22可被单独控制。例如，如果一个上部选择组被选择，一条位线被选择，并且第一下部选择组和第二下部选择组中的任何一个被选择，则第一行至第四行的存储器串SR11、SR12、SR21和SR22中的一个可被选择。
上述栅极组GL可被设置在相邻的缝隙(slit)之间，并且两个栅极组可构成一个存储块。在下文中，将参照图2描述包括两个栅极组的存储块的结构。
图2示出了根据本公开的实施例的半导体装置的透视图。图2示出了配置有图1所示的电路的半导体装置110的结构的透视图。
参照图2，图1所示的第一行至第四行的存储器串SR11、SR12、SR21和SR22可通过第一栅极堆叠结构GST1与沟道层CH1和CH2来配置，或者可通过第二栅极堆叠结构GST2与沟道层CH1和CH2来配置。第一栅极堆叠结构GST1和第二栅极堆叠结构GST2可通过缝隙SI中的一个而彼此分隔。虽然图2示出了包括一对第一堆叠结构GST1和第二堆叠结构GST2的一个存储块，但多个存储块可被布置在第二方向II上。缝隙SI中的一些可被设置成隔离与存储块之间的界面相邻的栅极堆叠结构。
第一栅极堆叠结构GST1和第二栅极堆叠结构GST2设置在源极区域SA与第一位线BL1和第二位线BL2之间。源极区域SA可在第二方向II和第三方向III上延伸。源极区域SA可由包括第一导电型杂质的至少一个掺杂硅层形成。第一导电型杂质可以是n型杂质。缝隙SI可延伸到源极区域SA。源极区域SA连接到源极接触线SCL。源极接触线SCL分别设置在缝隙SI中。
第一栅极堆叠结构GST1和第二栅极堆叠结构GST2中的每一个设置在相邻的源极接触线SCL之间。第一栅极堆叠结构GST1和第二栅极堆叠结构GST2中的每一个可由单元插塞PL穿透。单元插塞PL中的每一个可包括沟道层CH1或CH2、多层存储器图案ML和盖顶图案CAP。单元插塞PL可被划分成第一组GR1和第二组GR2。第一组GR1包括由第一下部选择组LSG1围绕的单元插塞PL。第二组GR2包括由第二下部选择组LSG2围绕的单元插塞PL。
沟道层CH1和CH2可被划分成构成第一组GR1的第一沟道层CH1和构成第二组GR2的第二沟道层CH2。第一沟道层CH1和第二沟道层CH2中的每一个通过穿透第一栅极堆叠结构GST或第二栅极堆叠结构GST2而与源极区域SA接触。第一沟道层CH1和第二沟道层CH2中的每一个可由半导体层形成。例如，第一沟道层CH1和第二沟道层CH2中的每一个可由硅层形成。
第一沟道层CH1和第二沟道层CH2中的每一个设置在穿透第一栅极堆叠结构GST1或第二栅极堆叠结构GST2的孔H中。第一沟道层CH1和第二沟道层CH2中的每一个可以是沿孔H的表面沉积以围绕核心绝缘层CO的薄膜。核心绝缘层CO可被形成为具有比第一沟道层CH1和第二沟道层CH2中的每一个都更低的高度。在这种情况下，单元插塞PL中的每一个可进一步包括盖顶图案CAP。盖顶图案CAP可形成在核心绝缘层CO上以填充孔H的由第一沟道层CH1和第二沟道层CH2中的每一个的上端限定的上部中心部分。盖顶图案CAP可与第一沟道层CH1和第二沟道层CH2中对应于盖顶图案CAP的一个直接接触。盖顶图案CAP可由掺杂有第一导电型杂质的半导体层形成。第一导电型杂质可以是n型杂质。更具体地，盖顶图案CAP可以是掺杂有n型杂质的掺杂硅层。盖顶图案CAP可用作漏极结。
虽然未在附图中示出，但可以省略盖顶图案CAP和核心绝缘层CO。在这种情况下，第一沟道层CH1和第二沟道层CH2中的每一个可被形成为完全填充由多层存储器图案ML限定的孔H的中心区域。
多层存储器图案ML围绕第一沟道层CH1和第二沟道层CH2中的每一个的侧壁。多层存储器图案ML可沿第一沟道层CH1和第二沟道层CH2中与其对应的任何一个与第一栅极堆叠结构GST1或第二栅极堆叠结构GST2之间的界面延伸。第一沟道层CH1和第二沟道层CH2中的每一个可比多层存储器图案ML朝向源极区域SA突出地更远以与源极区域SA直接接触。
设置在上部选择组USG与第一沟道层CH1和第二沟道层CH2之间的每一个多层存储器图案ML的一部分，设置在第一下部选择组LSG1和第一沟道层CH1之间的每一个多层存储器图案ML的一部分，以及设置在第二下部选择组LSG2和第二沟道层CH2之间的每一个多层存储器图案ML的一部分可用作栅极绝缘层。
第一沟道层CH1和第二沟道层CH2中的每一个具有纵向截面结构，该纵向截面结构的宽度随着其更接近与源极区域SA相邻的下部而在第二方向II上变窄，其中这种变窄是由于半导体装置110的制造过程的特性造成的。换言之，第一沟道层CH1和第二沟道层CH2中的每一个的下端宽度W1被形成为比上端宽度W2更窄。因此，相邻的第一沟道层CH1和第二沟道层CH2之间的距离随着第一沟道层CH1和第二沟道层CH2接近源极区域SA而增加。纵向截面结构可具有倒梯形的形状。
第一栅极堆叠结构GST1和第二栅极堆叠结构GST2中的每一个包括在第一方向I上被堆叠成彼此间隔开的字线WL1至WLn。字线WL1至WLn中的每一个可在第二方向II和第三方向III上沿水平方向延伸以共同围绕第一沟道层CH1和第二沟道层CH2。第一沟道层CH1和第二沟道层CH2朝向设置源极区域SA的下部突出超过字线WL1至WLn。第一沟道层CH1和第二沟道层CH2可朝向设置第一位线BL1和第二位线BL2的上部突出超过字线WL1至WLn。
第一栅极堆叠结构GST1和第二栅极堆叠结构GST2中的每一个包括设置在字线WL1至WLn与第一位线BL1和第二位线BL2之间的上部选择组USG。上部选择组USG可在第二方向II和第三方向III上沿水平方向延伸，以共同围绕第一沟道层CH1和第二沟道层CH2比字线WL1至WLn突出地更远的部分。
第一栅极堆叠结构GST1和第二栅极堆叠结构GST2中的每一个包括设置在字线WL1至WLn与源极区域SA之间的第一下部选择组LSG1和第二下部选择组LSG2。第一下部选择组LSG1和第二下部选择组LSG2设置在相同层中。更具体地，第一下部选择组LSG1的第一下部源极选择线SSL1a与第二下部选择组LSG2的第二下部源极选择线SSL2a设置在相同层中，并且第一下部选择组LSG1的第一上部源极选择线SSL1b与第二下部选择组LSG2的第二上部源极选择线SSL2b设置在相同层中。第一下部选择组LSG1围绕第一沟道层CH1朝向设置源极区域SA的下部突出超过字线WL1至WLn的部分，并且第二下部选择组LSG2围绕第二沟道层CH2朝向设置源极区域SA的下部突出超过字线WL1至WLn的部分。此外，在实施例中，第二下部选择组LSG2未围绕第一沟道层CH1，并且第一下部选择组LSG1未围绕第二沟道层CH2。
上部选择组USG的上部漏极选择线DSLa和下部漏极选择线DSLb延伸以与第一下部选择组LSG1和第二下部选择组LSG2重叠。字线WL1至WLn延伸以与第一下部选择组LSG1和第二下部选择组LSG2重叠。
第一栅极堆叠结构GST1和第二栅极堆叠结构GST2中的每一个可进一步包括设置在第一下部选择组LSG1和第二下部选择组LSG2与源极区域SA之间的栅极绝缘层GI。第一栅极堆叠结构GST1和第二栅极堆叠结构GST2中的每一个可进一步包括设置在上部漏极选择线DSLa和下部漏极选择线DSLb、字线WL1至WLn、上部源极选择线SSL1b和SSL2b以及下部源极选择线SSL1a和SSL1b之间的层间绝缘层ILD。
栅极绝缘层GI和层间绝缘层ILD可在水平方向上延伸。栅极绝缘层GI和层间绝缘层ILD可由氧化层形成。
第一栅极堆叠结构GST1和第二栅极堆叠结构GST2中的每一个可进一步包括设置在第一下部选择组LSG1与第二下部选择组LSG2之间的隔离绝缘层SID。第一下部选择组LSG1和第二下部选择组LSG2可通过隔离绝缘层SID彼此分隔。隔离绝缘层SID可穿透上部源极选择线SSL1b和SSL2b与下部源极选择线SSL1a和SSL2a之间的层间绝缘层ILD。隔离绝缘层SID可被字线WL1至WLn和上部选择组USG覆盖。
隔离绝缘层SID未穿透相邻缝隙SI之间的字线WL1至WLn或上部选择组USG，但隔离绝缘层SID在相邻缝隙SI之间的第一下部选择组LSG1和第二下部选择组LSG2之间延伸。因此，第一下部选择组LSG1和第二下部选择组LSG2中的每一个的宽度被形成为比字线WL1至WLn和上部选择组USG中的每一个的宽度更窄。
如上所述，第一沟道层CH1和第二沟道层CH2由于半导体装置110的制造过程的特性而具有倒梯形的形状。因此，彼此相邻的第一沟道层CH1和第二沟道层CH2之间的距离随着第一沟道层CH1和第二沟道层CH2朝向上部绝缘层UD延伸而变窄。另一方面，第一沟道层CH1和第二沟道层CH2之间的距离随着第一沟道层CH1和第二沟道层CH2朝向源极区域SA延伸而变宽。
根据实施例，第一沟道层CH1的上端和第二沟道层CH2的上端之间的空间未被隔离绝缘层SID分隔成两个空间，并且填充有上部选择组USG。换言之，位于缝隙SI之间的上部选择组USG未被分隔，并且被形成为延伸到共同围绕第一沟道层CH1和第二沟道层CH2的形状。因此，在本公开中，无需加宽第一沟道层CH1和第二沟道层CH2之间的距离以确保用于将缝隙SI之间的上部选择组USG分隔成两个组的空间。因此，在本公开中，可以提高半导体装置110的集成度。
因为第一沟道层CH1的下端和第二沟道层CH2的下端之间的下端空间相对较宽，所以下端空间具有可以设置隔离绝缘层SID的区域。根据实施例，下端空间具有设置隔离绝缘层SID而无需扩展分隔的水平空间的区域。因此，在本公开中，可以提高半导体装置110的集成度。隔离绝缘层SID将围绕第一沟道层CH1的第一下部选择组LSG1与围绕第二沟道层CH2的第二下部选择组LSG2彼此电隔离。因此，在本公开中，诸如编程操作的操作可以通过选择存储器串之中由第一栅极堆叠结构GST1或第二栅极堆叠结构GST2以及第一沟道层CH1和第二沟道层CH2限定的任何一个存储器串来执行。
第一沟道层CH1和第二沟道层CH2可在结构上与源极区域SA接触。根据本公开的实施例，存储块的第一沟道层CH1和第二沟道层CH2可以通过控制施加到彼此电隔离的第一下部选择组LSG1和第二下部选择组LSG2的信号而以划分的组为单位电连接到源极区域SA。因此，在本公开中，半导体装置110的操作可靠性可以通过防止干扰而得以提高。
因为字线WL1至WLn和上部选择组USG围绕相同的第一沟道层CH1和第二沟道层CH2，所以由字线WL1至WLn中的每一个围绕的第一沟道层CH1和第二沟道层CH2的总数量等于由上部选择组USG围绕的第一沟道层CH1和第二沟道层CH2的总数量。由第一下部选择组LSG1围绕的第一沟道层CH1的总数量可以等于由第二下部选择组LSG2围绕的第二沟道层CH2的总数量。因此，由字线WL1至WLn中的每一个围绕的第一沟道层CH1和第二沟道层CH2的总量数可以是由第一下部选择组LSG1围绕的第一沟道层CH1的数量的两倍，或者可以是由第二下部选择组LSG2围绕的第二沟道层CH2的数量的两倍。
第一位线BL1和第二位线BL2中的每一个共同连接到第一沟道层CH1中的至少一个和第二沟道层CH2中的至少一个。
包括字线WL1至WLn、漏极选择线DSLa和DSLb以及源极选择线SSL1a、SSL2a、SSL1b和SSL2b的栅极组可由掺杂硅、硅化物和金属中的至少一种形成。为实现低电阻布线，栅极组可包括具有低电阻的金属，诸如钨。虽然未在图中示出，但防止多层存储器图案ML与字线WL1至WLn，漏极选择线DSLa和DSLb以及源极选择线SSL1a、SSL2a、SSL1b和SSL2b中的每一个直接接触的阻障层可进一步形成在多层存储器图案ML与字线WL1至WLn，漏极选择线DSLa和DSLb以及源极选择线SSL1a、SSL2a、SSL1b和SSL2b中的每一个之间的界面处。阻障层可包括氮化钛层、氮化钨层、氮化钽层等。
间隔绝缘层SPD可设置在第一栅极堆叠结构GST1和第二栅极堆叠结构GST2与源极接触线SCL之间，使得第一栅极堆叠结构GST1和第二栅极堆叠结构GST2可以与源极接触线SCL电绝缘。缝隙SI、间隔绝缘层SPD和源极接触线SCL可在第三方向III上延伸。
源极接触线SCL可由导电材料形成，以将从外围电路(未示出)施加的共源电压传输到源极区域SA。
第一栅极堆叠结构GST1和第二栅极堆叠结构GST2可被上部绝缘层UD覆盖。缝隙SI、间隔绝缘层SPD和源极接触线SCL可进一步穿透上部绝缘层UD。
第一沟道层CH1和第二沟道层CH2可经由第一接触插塞CT1和第二接触插塞CT2电连接到第一位线BL1和第二位线BL2。第一接触插塞CT1和第二接触插塞CT2可被划分成连接到第一位线BL1的第一接触插塞CT1和连接到第二位线BL2的第二接触插塞CT2。第一接触插塞CT1和第二接触插塞CT2可通过穿透上部绝缘层UD而与盖顶图案CAP接触。盖顶图案CAP可减小第一接触插塞CT1和第二接触插塞CT2与第一沟道层CH1和第二沟道层CH2之间的接触电阻。
图3A至图3C示出了示出多层存储器图案的各种结构的截面图。图3A示出了图2所示的区域A的放大截面图，图3B和图3C示出了图3A所示的实施例的修改例。
参照图3A至图3C，多层存储器图案ML可包括围绕沟道层CH1的隧道绝缘层TI、围绕隧道绝缘层TI的数据存储层DL以及围绕数据存储层DL的阻挡绝缘层BI或BI1。数据存储层DL可存储使用由字线(图2的WL1至WLn)与沟道层CH1之间的电压差所引起的福勒-诺德海姆(Fowler-Nordheim)隧穿效应而改变的数据。为此，数据存储层DL可由各种材料形成。例如，数据存储层DL可由可以捕获电荷的氮化层形成。另外，数据存储层DL可包括硅、相变材料、纳米点等。阻挡绝缘层BI或BI1可包括能够阻挡电荷的氧化层。隧道绝缘层TI可由获得电荷隧穿的氧化硅层形成。
参照图3A和图3B，多层存储器图案ML可沿穿透栅极堆叠结构GST1的孔H的表面延伸。
参照图3B，半导体装置可包括第二阻挡绝缘层BI2。第二阻挡绝缘层BI2可由与包括在多层存储器图案ML中的阻挡绝缘层BI或BI1的材料不同的材料形成。第二阻挡绝缘层BI2可由介电常数高于阻挡绝缘层BI或BI1的介电常数的绝缘材料形成。例如，阻挡绝缘层BI或BI1可由氧化硅层形成，第二阻挡绝缘层BI2可由金属氧化层形成。Al2O3可用作第二阻挡绝缘层BI2的金属氧化物。第二阻挡绝缘层BI2可沿层间绝缘层ILD与栅极组GL的导电图案(例如，DSLa)之间的界面延伸，以及沿栅极组GL的导电图案(例如，DSLa)与多层存储器图案ML之间的界面延伸。
参照图3C，多层存储器图案ML可沿沟道层CH1与栅极组GL的导电图案(例如，DSLa)之间的界面延伸，以及沿层间绝缘层ILD与栅极组GL的导电图案(例如，DSLa)之间的界面延伸。
图4示意性示出了根据本公开的实施例的半导体装置的制造方法的流程图。图5A至图11依次示出了根据本公开的实施例的半导体装置的逐步制造方法的视图。
参照图4，半导体装置可通过顺序地执行步骤ST1至ST11来形成。步骤ST1至ST11可在包括用于驱动半导体装置的驱动电路的衬底上执行。在下文中，将参照图5A至图11更详细地描述根据本公开的实施例的半导体装置的制造方法。
参照图4，在源极区域和栅极绝缘层被顺序地形成在具有形成在衬底上的驱动电路的衬底上之后，可执行将第一堆叠结构分隔成第一图案的步骤ST1。图5A和图5B示出了示出图4所示的步骤ST1的截面图。
参照图5A，源极区域101可以是包括第一导电型杂质的掺杂硅层。第一导电型杂质可以是n型杂质。源极区域101可形成在包括与第一导电型杂质不同的第二导电型杂质的阱结构(未示出)上。虽然未在图中示出，但阱结构可形成在衬底(未示出)上。构成驱动电路的晶体管、覆盖驱动电路的绝缘层、连接到驱动电路的接触插塞以及布线线路可布置在衬底和阱结构之间。在上文中，第二导电性杂质可以是P型杂质。
栅极绝缘层103可设置在源极区域101上，并且可由氧化硅层形成。
第一堆叠结构PST1形成在栅极绝缘层103上。第一堆叠结构PST1可包括至少一个第一材料层111和至少一个第二材料层113。第一材料层111和第二材料层113交替堆叠。当将以如图2所示的包括上部源极选择线和下部源极选择线的结构形成第一下部选择组和第二下部选择组中的每一个时，第一堆叠结构PST1可包括两个第一材料层111和设置在第一材料层111之间的第二材料层113。本公开的第一堆叠结构的结构不限于此，并且第一堆叠结构PST1可包括依次交替堆叠的多个第一材料层111和多个第二材料层113。
第一材料层111和第二材料层113由不同的材料形成。在第一种情况下，第一材料层111可由用于牺牲层的绝缘材料形成，第二材料层113可由用于层间绝缘层的绝缘材料形成。更具体地，第一材料层111可由氮化硅层形成，第二材料层113可由氧化硅层形成。在第二种情况下，第一材料层111可由用于栅极组的导电材料形成，第二材料层113可由用于层间绝缘层的绝缘材料形成。更具体地，第一材料层可包括掺杂硅层、金属硅化物层和金属层中的至少一个，第二材料层113可由氧化硅层形成。在第三种情况下，第一材料层111可由用于栅极组的导电材料形成，第二材料层113可由用于牺牲层的导电材料形成。更具体地，第一材料层111可由掺杂硅层形成，第二材料层113可由无掺杂硅层形成。
步骤ST1可包括在第一堆叠结构PST1上形成掩模图案115的步骤以及通过使用掩模图案115作为蚀刻阻障层的蚀刻过程将第一堆叠结构PST1分隔成第一图案P1的步骤。
掩模图案115可使用光刻过程形成。第一堆叠结构PST1通过使用掩模图案115作为蚀刻阻障层的蚀刻过程来蚀刻，从而形成第一缝隙117。第一缝隙117穿透第一堆叠结构PST1，并且将第一堆叠结构PST1分隔成第一图案P1。
参照图5B，步骤ST1包括形成填充在第一缝隙117中的隔离绝缘层119的步骤。形成隔离绝缘层119的步骤可包括形成绝缘层使得第一缝隙117被完全填充的步骤以及通过平坦化绝缘层来限定隔离绝缘层119的步骤。掩模图案115可以在执行用于形成隔离绝缘层119的平坦化过程的过程中去除，或者可通过单独的去除过程来去除。因此，第一图案P1可以被暴露。
参照图4，在步骤ST1之后，可执行形成第二堆叠结构的步骤ST3。图6示出了示出图4所示的ST3的截面图。
参照图6，第二堆叠结构PST2形成在第一图案P1和隔离绝缘层119上。第二堆叠结构PST2延伸以覆盖第一图案P1和隔离绝缘层119。第二堆叠结构PST2可包括逐一地交替堆叠的第三材料层121和第四材料层123。第四材料层123可由与第三材料层121不同的材料形成。第三材料层121可由与第二材料层113相同的材料形成，第四材料层123可由与第一材料层111相同的材料形成。
参照图4，在步骤ST3之后，可执行形成单元插塞的步骤ST5。在下文中，将参照图7、图8A和图8B更详细地描述步骤ST5和通过步骤ST5形成的单元插塞。
图7示出了示出通过图4所示的步骤ST5形成的单元插塞的布置的平面图。
参照图7，单元插塞PL可通过步骤ST5形成。单元插塞PL的每一个可包括多层存储器图案133、沟道层135和盖顶图案139。如图3A所示，多层存储器图案133可包括阻挡绝缘层、数据存储层和隧道绝缘层。多层存储器图案133可被形成为围绕沟道层135的侧壁。盖顶图案139可设置在由沟道层135限定的中央区域中。
单元插塞PL可被划分成在第二方向II上交替布置的第一大组LGR1和第二大组LGR2。第一大组LGR1和第二大组LGR2中的每一个的单元插塞PL可被划分成关于隔离绝缘层119设置在隔离绝缘层119的两侧的第一组GR1和第二组GR2。
第一大组LGR1的第一组GR1和第二大组LGR2的第一组GR1中的每一个可包括第一单元插塞PL1和第二单元插塞PL2。第一大组LGR1的第二组GR2和第二大组LGR2的第二组GR2中的每一个可各自包括第三单元插塞PL3和第四单元插塞PL4。
第一单元插塞PL1可成行地布置在第三方向III上。第二单元插塞PL2可成行地布置在第三方向III上。第一单元插塞PL1和第二单元插塞PL2可成Z形图案布置。第三单元插塞PL3可成行地布置在第三方向III上。第四单元插塞PL4可成行地布置在第三方向III上。第三单元插塞PL3和第四单元插塞PL4可成Z形图案布置。第二单元插塞PL2和第三单元插塞PL3设置成与隔离绝缘层119相邻，并且设置在第一单元插塞PL1与第四单元插塞PL4之间。
图8A和图8B示出了沿图7所示的线“X-X'”截取的过程截面图。
参照图8A，步骤ST5可包括形成穿透第二堆叠结构PST2、第一图案P1和栅极绝缘层103的孔131的步骤。孔131被形成为暴露源极区域101。
孔131限定其中设置图7所示的单元插塞PL的空间。在下文中，为便于描述，将孔131中的每一个中靠近源极区域101的部分定义为下部，并且将比下部距离源极区域101更远的部分定义为上部。由于用于形成孔131的蚀刻过程的特性，孔131中的每一个中的下部的宽度W1被形成为比孔131中的每一个中的上部的宽度W2更窄。因此，孔131中的每一个可具有倒梯形的纵向截面结构，并且孔131的下部之间的距离W3比孔131的上部之间的距离W4更宽。也就是说，相邻孔131的下部之间剩余的第一图案P1的宽度W3比相邻孔131的上部之间剩余的第二堆叠结构PST2的宽度W4更宽。
根据本公开的实施例的隔离绝缘层119可设置在孔131的下部之间，该孔131的下部可以比孔131的上部彼此间隔的距离更宽。因此，虽然孔131的上部之间的距离被最小化，但可充分确保其中设置隔离绝缘层119的空间。
参照图8B，步骤ST5可包括在孔131中的每一个的表面上形成多层存储器层的步骤，以及通过诸如回蚀过程的蚀刻过程来蚀刻多层存储器层而形成通过孔131暴露源极区域101的多层存储器图案133的步骤。多层存储器层可通过顺序地堆叠阻挡绝缘层、数据存储层和隧道绝缘层来形成。
步骤ST5可包括在多层存储器图案133上形成沟道层135的步骤。沟道层135形成在孔131中的每一个中。沟道层135可被形成为完全填充孔131中的每一个，或者可被形成为打开孔131中的每一个的中央区域。
当孔131中的每一个的中央区域被沟道层135打开时，步骤ST5可进一步包括在孔131中的每一个的中央区域中填充核心绝缘层137的步骤。
步骤ST5可进一步包括在核心绝缘层137上形成盖顶图案139的步骤。为此，孔131中的每一个的上端可通过使核心绝缘层137的上端凹陷来打开。因此，核心绝缘层137的高度可以被形成为比孔131中的每一个的高度和沟道层135的高度更低。随后，填充在孔131中的每一个的上端中的盖顶图案139可被形成在具有降低的高度的核心绝缘层137上。盖顶图案139可由包括第一导电型杂质的掺杂硅层形成。
单元插塞PL可通过上述过程形成。如图7所示，单元插塞PL可被划分成第一大组LGR1和第二大组LGR2。单元插塞PL的沟道层135可与源极区域101直接接触。单元插塞PL的沟道层135中的每一个可包括穿透第一图案P1的下部和穿透第二堆叠结构PST2的上部。在本公开的实施例中，沟道层135中的每一个的下部可被形成为比沟道层135中的每一个的上部更窄。也就是说，沟道层135的下部之间的距离可大于沟道层135的上部之间的距离。
参照图4，在步骤ST5之后，可执行通过使用第一图案和第二堆叠结构形成栅极堆叠结构的步骤ST7。随后，可执行形成与栅极堆叠结构绝缘并连接到源极区域的源极接触线的步骤ST9。
图9A至图9C是示出图4所示的步骤ST7和步骤ST9的过程截面图。图9A至图9C是沿图7所示的线“X-X'”截取的截面图。
参照图9A，在步骤ST7中，形成穿透第三材料层121和第四材料层123、第一材料层111和第二材料层113以及栅极绝缘层103的缝隙143。缝隙143中的每一个设置在第一大组LGR1与第二大组LGR2之间。缝隙143在第三方向III上延伸。隔离绝缘层119设置在相邻缝隙143之间。
虽然未在图中示出，但在形成缝隙143之前，可将包括第一至第四材料层111、113、121和123的堆叠的至少一侧图案化为台阶形状。被图案化为台阶形状的第一至第四材料层111、113、121和123可被第一上部绝缘层141覆盖，并且第一上部绝缘层141被缝隙143穿透。
包括第三材料层121和第四材料层123的第二堆叠结构可通过缝隙143而被分隔成第二图案P2。相邻隔离绝缘层119之间的第一图案可通过每一个缝隙143被分隔成第三图案P3。第三图案P3中的每一个由隔离绝缘层119和缝隙143之间剩余的第一材料层111和第二材料层113限定。隔离绝缘层119的不同侧上的第三图案P3可彼此相对。
源极区域101可通过穿透栅极绝缘层103的缝隙143暴露。第一至第四材料层111、113、121和123的侧壁通过缝隙143暴露。
在第一材料层111和第四材料层123由用于牺牲层的绝缘材料形成并且第二材料层113和第三材料层121被形成为层间绝缘层的第一情况下，步骤ST7可进一步包括稍后将参照图9B描述的过程。
在第一材料层111和第四材料层123由用于栅极组的导电材料形成并且第二材料层和第三材料层被形成为层间绝缘层的第二情况下，省略稍后将参照图9B描述的过程，并且可执行稍后将参照图9C描述的步骤ST9。
虽然未在图中示出，但在第一材料层111和第四材料层123由用于栅极组的导电材料形成并且第二材料层113和第三材料层121由用于牺牲层的导电材料形成的第三情况下，稍后将参照图9C描述的步骤ST9可在执行利用层间绝缘层替换第二材料层113和第三材料层121的过程之后执行。
参照图9B，在上述第一情况下，步骤ST7可包括利用栅极组的导电图案151替换第一材料层111和第四材料层123的替换步骤。替换步骤可包括通过缝隙143选择性地去除第一材料层111和第四材料层123来打开水平空间的步骤。水平空间限定在第二材料113和第三材料121与包括栅极绝缘层103的绝缘层之间。随后，替换步骤可包括形成待填充到水平空间中的导电层的步骤以及通过去除形成在缝隙143中的导电层的部分来将导电层分隔成导电图案151的步骤。在形成导电层之前，可进一步沿水平空间的表面形成第二阻挡绝缘层。
由缝隙143分隔的第一栅极堆叠结构GTS1和第二栅极堆叠结构GST2可通过执行如上所述的各种过程来限定。第一栅极堆叠结构GST1围绕第一大组LGR1的单元插塞，第二栅极堆叠结构GST2围绕第二大组LGR2的单元插塞。
参照图9C，在步骤ST7之后执行的步骤ST9可包括在每个缝隙143的侧壁上形成间隔绝缘层161的步骤，以及形成在间隔绝缘层161之间填充在缝隙143中的源极接触线163的步骤。
在缝隙143的侧壁上形成间隔绝缘层161的步骤可包括沿缝隙143的表面沉积绝缘层的步骤以及蚀刻绝缘层使得源极区域101通过缝隙143的底面暴露的步骤。
源极接触线163可包括掺杂硅层、金属硅化物层和金属层中的至少一种。源极接触线163可与源极区域101直接接触。源极接触线163在第三方向III上延伸。
参照图4，在步骤ST9之后，可执行形成连接到单元插塞的位线的步骤ST11。在下文中，将参照图10和图11更详细地描述步骤ST11和通过步骤ST11形成的位线。
图10示出了示出通过图4所示的步骤ST11形成的位线的布置的平面图。
参照图10，缝隙143和隔离绝缘层119可在第三方向III上延伸，并且可在第二方向II上交替地布置。通过步骤ST11，可在由缝隙143分隔的第一栅极堆叠结构GST1和第二栅极堆叠结构GST2上形成第一位线BL1和第二位线BL2。
第一位线BL1和第二位线BL2可在第三方向III上交替布置。第一位线BL1和第二位线BL2中的每一个可在第二方向II上延伸。
第一位线BL1和第二位线BL2可经由第一接触插塞CT1和第二接触插塞CT2连接到单元插塞的沟道层。第一接触插塞CT1在第一位线BL1下连接到第一位线BL1，第二接触插塞CT2在第二位线BL2下连接到第二位线BL2。
第一接触插塞CT1和第二接触插塞CT2可被划分成连接到穿透第一栅极堆叠结构GST1的沟道层的第一大组和连接到穿透第二栅极堆叠结构GST2的沟道层的第二大组。
图11示出了沿图10所示的线“X-X'”截取的过程截面图。
参照图11，步骤ST11可包括以下步骤：形成覆盖被源极接触线163穿透的第一上部绝缘层141的第二上部绝缘层171；通过穿透第一上部绝缘层141和第二上部绝缘层171来形成连接到盖顶图案139和沟道层135的第一接触插塞CT1和第二接触插塞CT2；以及在第二上部绝缘层171上形成连接到第一接触插塞CT1和第二接触插塞CT2的第一位线BL1和第二位线BL2。因为第一接触插塞CT1和第二接触插塞CT2以及第一位线BL1和第二位线BL2是用于传输电信号的图案，所以第一接触插塞CT1和第二接触插塞CT2以及第一位线BL1和第二位线BL2由导电材料形成。
第一接触插塞CT1和第二接触插塞CT2可被划分成与连接到第一栅极堆叠结构GST1的单元插塞PL的操作有关的第一大组LGR1和与连接到第二栅极堆叠结构GST2的单元插塞PL的操作有关的第二大组LGR2。
第一大组LGR1和第二大组LGR2中的每一个可包括与连接到第一下部选择组LSG1的单元插塞PL的操作有关的第一组GR1的第一接触插塞CT1和第二接触插塞CT2，以及与连接到第二下部选择组LSG2的单元插塞PL的操作有关的第二组GR2的第一接触插塞CT1和第二接触插塞CT2。
图12A至图12C示出了根据本公开的实施例的半导体装置及其制造方法的截面图。
参照图12A，在执行图4所示的步骤ST1之前，可以在源极区域201上形成保护层203和牺牲源极层205。源极区域201可由包括第一导电型杂质的掺杂硅层形成。保护层203可由氧化层形成。牺牲源极层205可由无掺杂硅层形成。
随后，可执行步骤ST1至步骤ST7。步骤ST1至步骤ST7可使用图5A至图9B所示的过程来执行。
当执行步骤ST1至步骤ST7时，可在牺牲源极层205上形成第一栅极堆叠结构GST1和第二栅极堆叠结构GST2，其每一个都围绕通过缝隙243而彼此分隔的单元插塞PL。第一栅极堆叠结构GST1和第二栅极堆叠结构GST2可由被缝隙243穿透的第一上部绝缘层241覆盖。
单元插塞PL形成在通过穿透第一栅极堆叠结构GST1和第二栅极堆叠结构GST2而延伸到源极区域201的孔231中。单元插塞PL中的每一个可包括多层存储器层233、沟道层235、核心绝缘层237和盖顶图案239。多层存储器层233可包括顺序地堆叠的阻挡绝缘层、数据存储层和隧道绝缘层。多层存储器层233沿孔231中的每一个的表面形成，并且延伸以覆盖通过孔231的下部暴露的源极区域201。沟道层235可形成在多层存储器层233的表面上。核心绝缘层237填充在由沟道层235打开的孔231中的每一个的中央区域中，并且盖顶图案239填充在核心绝缘层237上打开的孔231中的每一个的中央区域中。
随后，间隔绝缘层261可形成在缝隙243的侧壁上。
参照图12B，在执行图4所示的步骤ST9之前，可进一步执行去除通过缝隙243暴露的牺牲源极层的步骤，以及通过去除因去除了牺牲源极层而暴露的多层存储器层的部分来暴露沟道层235的侧壁的步骤。因此，多层存储器层被分隔成第一多层存储器图案233A和第二多层存储器图案233B，并且在第一栅极堆叠结构GST1和第二栅极堆叠结构GST2与源极区域201之间打开使沟道层235的侧壁暴露的水平空间。当保护层在打开水平空间HSP的过程中被去除时，可暴露源极区域201。
参照图12C，在执行图4所示的步骤ST9之前，可在水平空间HSP中形成与通过水平空间HSP暴露的沟道层235的侧壁和源极区域201直接接触的接触源极层262。接触源极层262可由硅层形成。接触源极层262可包括从源极区域201扩散的第一导电型杂质。具体地，接触源极层262可以是包括第一导电型杂质的掺杂硅层。
可使用选择性生长技术(例如，选择性外延生长(SEG))或非选择性沉积技术(例如，化学气相沉积(CVD))形成接触源极层262。
在形成接触源极层262之后，形成填充在缝隙中的源极接触线263。源极接触线263可与接触源极层262接触。
随后，可使用图10和图11所示的过程来形成第二上部绝缘层271、第一接触插塞CT1和第二接触插塞CT2以及第一位线BL1和第二位线BL2。
图13A至图13D示出了根据本公开的实施例的半导体装置及其制造方法的截面图。
参照图13A，可使用与图5A所示相同的过程和材料层来形成源极区域301、第一栅极绝缘层303和第一堆叠结构PST1。随后，可形成下部插塞LPC。下部插塞LPC穿透第一堆叠结构PST1，并且与源极区域301接触。下部插塞LPC中的每一个的侧壁被第二栅极绝缘层GI围绕。下部插塞LPC中的每一个可用作源极选择晶体管的沟道层。
形成下部插塞LPC的步骤可包括以下步骤：形成穿透第一堆叠结构PST1的第一材料层311和第二材料层313并使源极区域301暴露的下部孔LH的步骤；在下部孔LH中的每一个的侧壁上形成第二栅极绝缘层GI的步骤；以及在下部孔LH中填充第一半导体层321的步骤。第一半导体层321可被形成为硅层。第一半导体层321可包括无掺杂硅层和掺杂硅层中的至少一种。n型掺杂剂可被分散在掺杂硅层中。可使用外延生长沉积来形成第一半导体层321。第二栅极绝缘层GI可由诸如氧化硅层的绝缘材料形成。
随后，使用与图5A所示相同的过程形成缝隙317，并且第一堆叠结构PST1通过缝隙317而被分隔成第一图案P1。随后，使用与图5B所示相同的过程在缝隙317中形成隔离绝缘层319。
下部孔LH、第二栅极绝缘层GI和下部插塞LPC可在形成缝隙317的过程之前形成，或者可在形成隔离绝缘层319的过程之后形成。通过考虑设置隔离绝缘层319的空间，与插入在下部孔LH之间的隔离绝缘层319彼此相邻的下部孔LH可以第一距离D1相互间隔开。下部插塞LPC可在第二堆叠结构之前形成在下部孔LH中。因为下部孔LH是通过蚀刻形成有较低高度的第一堆叠结构PST1而形成的，所以在蚀刻过程中下部孔LH中的每一个的宽度不会被过分地扩宽。因此，可以充分确保下部孔LH之间将设置隔离绝缘层319的空间。
参照图13B，第二堆叠结构PST2形成在第一图案P1、下部插塞LPC和隔离绝缘层319上。可使用与图6所示相同的过程和材料层来形成第二堆叠结构PST2。
随后，形成穿透第二堆叠结构PST2的上部孔331。上部孔331使下部插塞LPC暴露。上部孔331限定将设置在后续过程中形成的单元插塞PL的空间。由于如图8A所示的半导体装置的制造过程的特性，随着上部孔331变得更接近下部插塞LPC，上部孔331中的每一个的内径可变得更窄。因此，上部孔331可具有倒梯形形状的纵向截面结构。另外，与隔离绝缘层319对准的上部孔131之间的第二距离D2可比第一距离D1更窄。根据该实施例，因为隔离绝缘层319未设置在第二距离D2内，所以半导体装置的制造过程可能更加容易。
下部插塞LPC的布置和上部孔331的布置可与图7所示的单元插塞PL的布置相同。
参照图13C，单元插塞PL形成在上部孔331中。单元插塞PL中的每一个可包括多层存储器图案333、用作沟道层的第二半导体层335以及盖顶图案339。
如图3A所示，多层存储器图案333可包括阻挡绝缘层、数据存储层以及隧道绝缘层。多层存储器图案333围绕第二半导体层335的侧壁。
第二半导体层335围绕设置在上部孔331中的每一个的中央区域中的核心绝缘层337，并且穿透多层存储器图案333。第二半导体层335与上部孔331对应地沿上部孔331的表面形成，并且连接到与其对应的下部插塞LPC。
可使用与图8B所示相同的过程和材料层来形成单元插塞PL。单元插塞PL和下部插塞LPC可被划分成第一大组LGR1和第二大组LGR2。第一大组LGR1和第二大组LGR2中的每一个的下部插塞LP可被分成第一组GR1和第二组GR2。隔离绝缘层319中的每一个沿第一组GR1和第二组GR2之间的界面延伸。
参照图13D，利用与图9A和图9B所示相同的过程来形成被缝隙343分隔的栅极堆叠结构GST1和GST2。
如图2所示，栅极堆叠结构GST1和GST2中的每一个包括漏极选择线DSLa和DSLb、字线WL1至WLn、第一源极选择线SSL1a和SSL1b以及第二源极选择线SSL2a和SSL2b。
缝隙343设置在第一大组LGR1与第二大组LGR2之间，并且暴露源极区域301。
随后，使用图9C所示的过程在缝隙343的侧壁上形成间隔绝缘层361，并且在缝隙343中的间隔绝缘层361上形成连接到源极区域301的源极接触线363。
根据上述过程，穿透第一源极选择线SSL1a和SSL1b的下部插塞LPC与连接到下部插塞LPC并穿透字线WL1至WLn以及漏极选择线DSLa和DSLb的第二半导体层335可构成第一沟道层CH1。另外，穿透第二源极选择线SSL2a和SSL2b的下部插塞LPC与连接到下部插塞LPC并穿透字线WL1至WLn以及漏极选择线DSLa和DSLb的第二半导体层335可构成第二沟道层CH2。
在形成源极接触线363之后，可执行图10和图11所示的过程。
根据本公开，通过考虑沟道层的轮廓来设计选择线的隔离区域，使得选择线可以被稳定地分离而不增加任何水平面积。因此，在本公开中，可以减小三维半导体装置中的单元阵列区域的面积。
图14示出了示出根据本公开的实施例的存储器系统的配置的框图。
参照图14，根据本公开的实施例的存储器系统1100包括存储器装置1120和存储器控制器1110。
存储器装置1120可构成图1所示的电路，并且包括图2所示的结构。存储器装置1120可包括图12C所示的结构。存储器装置1120可包括图13D所示的结构。更具体地，存储器装置1120可包括由上部选择组和字线共享的第一组和第二组的存储器串。第一组的存储器串和第二组的存储器串由彼此分隔的第一下部选择组和第二下部选择组控制。第一下部选择组和第二下部选择组被形成为围绕沟道层的下端，沟道层的下端的宽度比由上部选择组围绕的沟道层的上端的宽度相对更窄。存储器装置1120可以是配置有多个闪速存储器芯片的多芯片封装。
存储器控制器1110被配置成控制存储器装置1120，并且可包括静态随机存取存储器(SRAM)1111、CPU 1112、主机接口1113、错误校正码(ECC)1114和存储器接口1115。SRAM1111用作CPU 1112的操作存储器，CPU 1112执行用于存储器控制器1110的数据交换的全部控制操作，并且主机接口1113包括用于与存储器系统1100连接的主机的数据交换协议。ECC1114检测并校正从存储器装置1120读取的数据中包括的错误，并且存储器接口1115与存储器装置1120接口连接。另外，存储器控制器1110可进一步包括用于存储用于与主机等接口连接的代码数据的ROM。
如上所述配置的存储器系统1100可以是其中存储器装置1120与控制器1110结合的存储卡或固态硬盘(SSD)。例如，当存储器系统1100为SSD时，存储器控制器1100可以通过诸如以下的各种接口协议中的一种与外部(例如，主机)通信：通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议和电子集成驱动(IDE)协议。
图15示出了示出根据本公开的实施例的计算系统的配置的框图。
参照图15，根据本公开的实施例的计算系统1200可包括电连接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。当计算系统1200为移动装置时，可进一步包括用于向计算系统1200提供操作电压的电池，并且可进一步包括应用芯片组、相机图像处理器(CIS)、移动D-RAM等。
如参照图14所述的，存储器系统1210可配置有存储器装置1212和存储器控制器1211。
本文已经公开了示例性实施例，并且尽管使用了特定的术语，但是它们仅以一般的和描述性的意义来使用并理解，而不用于限制的目的。在一些情况下，从本申请提交起，对于本领域普通技术人员而言显而易见的是，除非另外明确指出，否则结合特定实施例描述的特征、特性和/或元件可单独使用或与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解的是，在不脱离如权利要求中阐述的本公开的实质和范围的情况下，可进行形式和细节上的各种改变。

Claims (22)

1.一种半导体装置，其包括：
第一沟道层和第二沟道层，其连接在源极区域和位线之间；
字线，其在所述源极区域和所述位线之间堆叠并彼此间隔开，所述字线中的每一个延伸以围绕所述第一沟道层和所述第二沟道层；
第一源极选择线，其在所述字线与所述源极区域之间围绕所述第一沟道层；
第二源极选择线，其在所述字线与所述源极区域之间围绕所述第二沟道层，并且所述第二源极选择线和所述第一源极选择线在所述第一沟道层和所述第二沟道层之间彼此间隔开；以及
漏极选择线，其设置在所述位线和所述字线之间，所述漏极选择线延伸以与所述第一源极选择线和所述第二源极选择线重叠。
2.根据权利要求1所述的半导体装置，其中所述第一源极选择线和所述第二源极选择线设置在相同的层中。
3.根据权利要求1所述的半导体装置，其中由每一个字线围绕的第一沟道层和第二沟道层的总数量等于由所述漏极选择线围绕的第一沟道层和第二沟道层的数量，并且是由所述第一源极选择线围绕的第一沟道层的总数量的两倍，或者是由所述第二源极选择线围绕的第二沟道层的总数量的两倍。
4.根据权利要求1所述的半导体装置，其中相邻的第一沟道层和第二沟道层之间的距离随着所述第一沟道层和所述第二沟道层接近所述源极区域而增加。
5.根据权利要求1所述的半导体装置，其进一步包括由所述字线覆盖的隔离绝缘层，其中所述第一源极选择线通过所述隔离绝缘层与所述第二源极选择线分隔。
6.根据权利要求1所述的半导体装置，其中所述第一沟道层中的至少一个和所述第二沟道层中的至少一个共同连接到所述位线中的任何一个。
7.一种半导体装置，其包括：
第一沟道层和第二沟道层，其连接在源极区域和位线之间；
字线，其在所述源极区域和所述位线之间堆叠并彼此间隔开，所述字线中的每一个延伸以围绕所述第一沟道层和所述第二沟道层；
第一源极选择线，其在所述字线与所述源极区域之间围绕所述第一沟道层；
第二源极选择线，其在所述字线与所述源极区域之间围绕所述第二沟道层，并且所述第二源极选择线设置成与所述第一源极选择线间隔开；以及
漏极选择线，其设置在所述位线和所述字线之间，所述漏极选择线延伸以与所述第一源极选择线和所述第二源极选择线重叠，
其中所述第一源极选择线和所述第二源极选择线中的每一个被形成为具有比所述字线和所述漏极选择线中的每一个更窄的宽度。
8.根据权利要求1所述的半导体装置，其进一步包括连接到所述源极区域的源极接触线，
其中所述字线、所述漏极选择线以及所述第一源极选择线和所述第二源极选择线设置在相邻的源极接触线之间。
9.根据权利要求1所述的半导体装置，其中所述第一沟道层和所述第二沟道层中的每一个包括：
第一半导体层，其填充在穿透所述第一源极选择线或所述第二源极选择线的下部孔中；以及
第二半导体层，其沿穿透所述字线的上部孔的表面形成，所述第二半导体层连接到所述第一半导体层。
10.一种半导体装置，其包括：
第一沟道层和第二沟道层，其每一个从上部延伸到下部，所述第一沟道层和所述第二沟道层中的每一个具有纵向截面结构，所述纵向截面结构的宽度随着所述纵向截面结构更接近所述下部而变得更窄；
字线，其从所述下部朝向所述上部堆叠，所述字线彼此间隔开，所述字线中的每一个延伸以围绕所述第一沟道层和所述第二沟道层；
第一下部选择组，其围绕朝向所述下部进一步突出超过所述字线的所述第一沟道层的一部分；
第二下部选择组，其围绕朝向所述下部进一步突出超过所述字线的所述第二沟道层的一部分；以及
隔离绝缘层，设置在所述第一下部选择组和所述第二下部选择组之间，所述隔离绝缘层被所述字线覆盖。
11.根据权利要求10所述的半导体装置，其包括上部选择组，所述上部选择组延伸以围绕朝向所述上部进一步突出超过所述字线的所述第一沟道层的一部分和所述第二沟道层的一部分。
12.根据权利要求10所述的半导体装置，其进一步包括共同连接到所述第一沟道层和所述第二沟道层的位线。
13.根据权利要求10所述的半导体装置，其进一步包括共同连接到所述第一沟道层和所述第二沟道层的源极区域。
14.根据权利要求10所述的半导体装置，其中所述纵向截面结构具有倒梯形的形状。
15.一种制造半导体装置的方法，所述方法包括：
形成第一堆叠结构；
形成穿透所述第一堆叠结构的隔离绝缘层，其中所述第一堆叠结构被所述绝缘隔离层分隔成第一图案；
在所述第一图案和所述隔离绝缘层上形成第二堆叠结构；以及
形成缝隙，所述缝隙穿透所述第二堆叠结构，使得所述第二堆叠结构被分隔成第二图案，其中所述缝隙分别穿透所述第一图案，使得所述第一图案中的每一个在相邻隔离绝缘层之间被分隔成第三图案。
16.根据权利要求15所述的方法，其中所述缝隙和所述隔离绝缘层在一个方向上交替布置。
17.根据权利要求15所述的方法，其进一步包括：在形成所述缝隙之前，形成穿过所述第二堆叠结构并穿透所述第一图案的沟道层。
18.根据权利要求17所述的方法，其中所述沟道层中的每一个包括穿透所述第一图案中的任何一个的下部和穿透所述第二堆叠结构并具有比所述下部更宽的宽度的上部。
19.根据权利要求17所述的方法，其中所述沟道层的穿透所述第一图案的下部之间的距离比所述沟道层的穿透所述第二堆叠结构的上部之间的距离更大。
20.根据权利要求15所述的方法，其中所述第一堆叠结构和所述第二堆叠结构中的每一个包括堆叠层间绝缘层和牺牲层的结构，并且
其中所述方法进一步包括：通过所述缝隙利用导电图案替换所述第一堆叠结构和所述第二堆叠结构的牺牲层。
21.根据权利要求15所述的方法，其中所述第一堆叠结构形成在源极区域上，并且
其中所述方法进一步包括：在所述缝隙中形成连接到所述源极区域的源极接触线。
22.根据权利要求15所述的方法，其进一步包括：
在形成所述第二堆叠结构之前，形成穿透所述第一堆叠结构的下部孔，并且在所述下部孔中的每一个中填充第一半导体层；以及
在形成所述第二堆叠结构之后，形成穿透所述第二堆叠结构并使所述第一半导体层暴露的上部孔，并且在所述上部孔中的每一个中形成连接到所述第一半导体层的第二半导体层。
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