CN102646682A - 3d结构非易失性存储器件及其制造方法 - Google Patents

Abstract

本发明公开了3D结构非易失性存储器件及其制造方法。所述非易失性存储器件包括：沟道结构，所述沟道结构每个都沿着第一方向延伸，其中所述沟道结构每个都包括交替层叠的沟道层和层间电介质层；源极结构，所述源极结构沿着与第一方向交叉的第二方向延伸并且与沟道结构的端部连接，其中，所述源极结构包括交替层叠的源极线和层间电介质层；以及字线，所述字线沿着第二方向延伸并且被形成为围绕所述沟道结构。

Description

3D结构非易失性存储器件及其制造方法

相关申请的交叉引用

本申请要求2011年2月16日提交的申请号为10-2011-0013782的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及一种非易失性存储器件及其制造方法，更具体而言，涉及一种三维(3D)结构的非易失性存储器件及其制造方法。

背景技术

非易失性存储器件是即使断电也能保留数据的存储器件。近来随着在硅衬底上制造成单层的2D结构存储器件的集成度增加将要达到物理极限，正在研发从半导体衬底垂直层叠有存储器单元的3D结构非易失性存储器件。

下面将参照图1描述3D结构非易失性存储器件的结构和特征。

图1是已知的3D结构非易失性存储器件的截面图。

如图1所示，已知的垂直沟道型的非易失性存储器件包括沿着自包括源极区S的衬底10突出的沟道CH层叠的下选择晶体管LST、多个存储器单元MC、和上选择晶体管UST。这里，所述多个存储器单元MC串联耦接在下选择晶体管LST与上选择晶体管UST之间以形成一个存储串STRING，且每个存储串与位线BL耦接。相比于已知的平板型(2D)存储器件，在此结构中，存储器件的集成度会因为自衬底10垂直布置的存储串而增加。

下选择晶体管LST包括沟道CH、围绕沟道CH的栅绝缘层13、以及下选择线12。上选择晶体管UST包括沟道CH、围绕沟道CH的栅绝缘层13和19、以及上选择线18。附图标记“11”和“17”表示层间电介质层。

所述多个存储器单元MC包括沟道CH、围绕沟道CH的隧道绝缘层、电荷陷阱层、电荷阻挡层16、以及字线15。附图标记“14”表示层间电介质层。

在此结构中，在形成字线15之后，顺序地形成电荷阻挡层、电荷陷阱层、以及隧道绝缘层16，并且形成沟道CH。这里，制造工艺不同于制造平板型非易失性存储器件的工艺。因此，已经形成的隧道绝缘层的膜质量可能在形成沟道CH的过程中变差，因而存储器件的特性可能变差。

发明内容

本发明的示例性实施例涉及一种根据与已知的平板型非易失性存储器件相同的工艺序列而制造的3D结构非易失性存储器件及其制造方法。

根据本发明的一个方面，一种非易失性存储器件，包括：沟道结构，所述沟道结构每个都沿着第一方向延伸，其中所述沟道结构每个都包括交替层叠的沟道层和层间电介质层；源极结构，所述源极结构沿着与第一方向交叉的第二方向延伸并且与沟道结构的端部连接，其中，所述源极结构包括交替层叠的源极线和层间电介质层；以及字线，所述字线沿着第二方向延伸并且被形成为围绕所述沟道结构。

根据本发明的另一个方面，一种非易失性存储器件，包括：沟道结构，所述沟道结构每个都形成为包括交替层叠的沟道层和层间电介质层；源极线，所述源极线与所述沟道结构中所包括的各个沟道层耦接；以及位线，所述位线与所述沟道结构中的每个中所包括的所述沟道层耦接。

根据本发明的另一个方面，一种非易失性存储器件，包括：沟道结构，所述沟道结构沿着第一方向延伸，其中，所述沟道结构每个都包括交替层叠的沟道层和层间电介质层；源极结构，所述源极结构沿着与所述第一方向交叉的第二方向延伸，所述源极结构与所述沟道结构的端部连接，并且包括交替层叠的源极线和层间电介质层；字线，所述字线沿着所述第二方向延伸并且被形成为围绕所述沟道结构；漏极选择线，所述漏极选择线形成在所述字线的一侧上，所述漏极选择线被形成为围绕所述沟道结构并且沿着所述第二方向延伸；源极选择线，所述源极选择线形成在所述字线的另一侧上，所述源极选择线分别形成在所述沟道结构中；以及位线，所述位线沿着所述第一方向延伸并且与所述沟道结构的所述沟道层和源极选择线耦接。

根据本发明的另一个方面，一种制造非易失性存储器件的方法，包括以下步骤：交替地形成半导体层和层间电介质层；通过刻蚀所述半导体层和所述层间电介质层来形成沿着第一方向延伸的沟道结构、以及与所述沟道结构的端部连接且沿着与所述第一方向交叉的第二方向延伸的源极结构；在包括所述沟道结构和所述源极结构的整个结构之上形成隧道绝缘层、电荷陷阱层、和电荷阻挡层；在包括所述隧道绝缘层、所述电荷陷阱层和所述电荷阻挡层的整个结构上形成第一导电层；以及通过刻蚀所述第一导电层、所述隧道绝缘层、所述电荷陷阱层和所述电荷阻挡层来形成围绕所述沟道结构且沿着所述第二方向延伸的字线。

附图说明

图1是已知的3D结构非易失性存储器件的截面图；

图2A是根据本发明的第一实施例的3D结构非易失性存储器件的布局图；

图2B是示出根据本发明的第一实施例的3D结构非易失性存储器件的结构的立体图；

图3A是根据本发明的第二实施例的3D结构非易失性存储器件的布局图；

图3B是示出根据本发明的第二实施例的3D结构非易失性存储器件的结构的立体图；

图4A至图4J是说明制造根据本发明的第二实施例的3D结构非易失性存储器件的方法的立体图；

图5是根据本发明的第三实施例的3D结构非易失性存储器件的立体图；以及

图6是根据本发明的第四实施例的3D结构非易失性存储器件的立体图。

具体实施方式

下面将参照附图更加详细地描述本发明的一些示例性实施例。提供附图是为了使本领域技术人员能够根据本发明的示例性实施例做出和利用本发明。

图2A是根据本发明的第一实施例的3D结构非易失性存储器件的布局图。

如图2A所示，根据本发明的第一实施例的3D结构非易失性存储器件包括沿着第一方向I-I′延伸的多个有源区ACTIVE。在每个有源区ACTIVE中层叠了多个沟道层。

3D结构非易失性存储器件还包括漏极选择线DSL、多个字线WL、源极选择线SSL、以及公共源极线CSL，所述漏极选择线DSL、所述多个字线WL、所述源极选择线SSL、以及所述公共源极线CSL每个都沿着与第一方向I-I′交叉的第二方向II-II’布置。

3D结构非易失性存储器件还包括多个位线BL，所述多个位线BL与层叠在每个有源区ACTIVE之上的各个沟道层耦接并且所述多个位线BL每个都沿着第一方向I-I′延伸。位线BL经由各个接触插塞CT而与各个沟道层耦接。

图2B是示出根据本发明的第一实施例的3D结构非易失性存储器件的立体图。

如图2B所示，根据本发明的第一实施例的3D结构非易失性存储器件包括沿着第一方向I-I′延伸的多个沟道结构A。每个沟道结构A包括交替层叠在衬底20之上的多个层间电介质层21和多个沟道层22。相应地，与衬底20平行地布置了多个存储串ST，且所述多个存储串ST层叠在衬底20之上作为沟道结构A。另外，共用字线WL的存储器单元形成一个页PAGE。

3D结构非易失性存储器件还包括多个字线WL，所述多个字线WL被配置成围绕所述多个沟道结构A(即，沿着沟道结构A的侧壁)并且沿着与第一方向I-I′交叉的第二方向II-II’延伸。在字线WL与沟道结构A之间插入了隧道绝缘层、电荷陷阱层、以及电荷阻挡层23。因此，沿着沟道结构A的侧壁层叠了多个存储器单元，且所述多个存储器单元布置在第一方向I-I′和第二方向II-II’上。

在所述多个字线WL的一侧设置有漏极选择线DSL，而在在所述多个字线WL的另一侧设置有源极选择线SSL和公共源极线CSL。在漏极选择线DSL与沟道结构A之间以及在源极选择线SSL与沟道结构A之间设置有栅绝缘层24。

这里，在一侧将沟道结构A的端部图案化成阶梯状，以便暴露出沟道层22。沟道层22经由接触插塞CT(图3A中的CT1至CT3)与各个位线BL耦接。

执行根据第一实施例的制造工艺，使得可以防止存储器件的特性会因为隧道绝缘层的损坏等而变差。这里，在每个沟道结构A中准备用于形成接触插塞CT的区域，以便将层叠在衬底20之上的所述多个沟道层22与各个位线BL耦接。

表1示出根据本发明的第一实施例的3D结构非易失性存储器件的操作条件。

【表1】

	BL	CSL	DSL	SSL	WL
						PGM阵列	Vcc	Vcc	Vcc	0V	Vpass
NO-PGM阵列	浮置	Vers	浮置	浮置	0V
						擦除	1V	0V	Vcc	Vcc	Vread
READ阵列	0V	0V	0V	0V	Vread
						NO-READ阵列	Vcc	Vcc	Vcc	0V	Von

在编程操作中，施加工作电压Vcc到公共源极线CSL和漏极选择线DSL，并且将源极选择线SSL接地。这里，将与包括要编程的存储器单元的存储串ST耦接的位线BL接地，并且施加工作电压Vcc到与其余的存储串ST耦接的其余位线BL。另外，施加编程电压Vpgm到与要编程的页PAGE耦接的字线WL，而施加通过电压Vpass到其余字线WL。在这种状态下，对选中的页PAGE执行编程操作。

在擦除操作中，将位线BL、漏极选择线DSL、源极选择线SSL浮置，且施加擦除电压Vers到公共源极线CSL。在这种状态下，对选中的存储块MB执行擦除操作。

在读取操作中，将公共源极线CSL接地。施加1V的电压到与包括要读取的存储器单元的存储串ST耦接的位线BL，并且施加工作电压Vcc到漏极选择线DSL和源极选择线SSL。与不包括要读取的存储器单元的其余存储串ST耦接的其余位线BL、漏极选择线DSL、以及源极选择线SSL接地。另外，施加读取电压Vread到与要读取的页PAGE耦接的字线WL，并且施加导通电压Von到其余字线WL。这里，读取电压Vread是根据存储器单元是否已经被编程而将存储器单元导通或截止的电压，而导通电压Von是不管存储器单元是否已经被编程仍将存储器单元导通的电压。

图3A是根据本发明的第二实施例的3D结构非易失性存储器件的布局图。

如图3A所示，根据本发明的第二实施例的3D结构非易失性存储器件包括沿着第一方向I-I′延伸的多个有源区ACTIVE。在每个有源区ACTIVE中层叠了多个沟道层。

3D结构非易失性存储器件还包括沿着与第一方向I-I′交叉的第二方向II-II’布置的漏极选择线DSL、多个字线WL、多个源极选择线SSL、以及源极线SL。这里，源极选择线SSL形成在每个有源区ACTIVE中。源极线SL具有多个源极线SL的层叠结构，并且与形成在有源区ACTIVE中的所述多个沟道层耦接。

另外，每个有源区ACTIVE与一个位线BL耦接。位线BL沿着第一方向I-I′延伸，并且与漏极接触插塞CT1和源极接触插塞CT2耦接。

图3B是示出根据本发明的第二实施例的3D结构非易失性存储器件的结构的立体图。

如图3B所示，根据第二实施例的3D结构非易失性存储器件包括沿着第一方向I-I′平行延伸的多个沟道结构A、以及一侧与沟道结构A的端部连接的且沿着与第一方向I-I′交叉的第二方向II-II’延伸的多个源极结构B。

每个沟道结构A包括交替层叠在衬底30之上的多个层间电介质层31和多个沟道层32。相应地，多个存储串ST平行于衬底30布置，且因而层叠在衬底30之上作为沟道结构A。另外，共用字线WL的存储器单元形成一个页PAGE。

每个源极结构B包括交替层叠在衬底30之上的多个层间电介质层31和多个源极线32。每个存储串ST包括源极线32。源极结构B在一侧与形成一个存储块MB的所述多个沟道结构A的端部邻接。每个存储块MB包括所述多个沟道结构A和源极结构B。另外，每层中形成的源极线32与所述多个沟道层32之中的形成在同一层中的沟道层32耦接。这里，沟道层32和源极线32被指定了相同的附图标记，且可以由同一层形成。沟道层32和源极线32可以根据其不同的功能而有不同的命名。

3D结构非易失性存储器件还包括形成为围绕所述多个沟道结构A(即，沿着包括沟道结构A的侧壁的整个表面)且沿着与第一方向I-I′交叉的第二方向II-II’延伸的多个字线WL。在字线WL与沟道结构A之间设置了隧道绝缘层、电荷陷阱层和电荷阻挡层33。因此，沿着沟道结构A的侧壁层叠了多个存储器单元，且所述多个存储器单元布置在第一方向I-I′和第二方向II-II’上。

在所述多个字线WL的一侧布置了漏极选择线DSL，而在所述多个字线WL的另一侧布置了多个源极选择线SSL。这里，漏极选择线DSL与所述多个沟道结构A耦接并且沿着第二方向延伸。源极选择线SSL形成在每个沟道结构A中。在漏极选择线DSL与沟道结构A之间以及在源极选择线SSL与沟道结构A之间设置了栅绝缘层34。

3D结构非易失性存储器件还包括与各个沟道结构A耦接的多个位线BL。即，在每个沟道结构A中包括一个位线BL。位线BL经由漏极接触插塞CT1与沟道结构A的多个沟道层32耦接，而且还经由源极接触插塞CT2与形成在所述沟道结构A之上的源极选择线SSL耦接。这里，出于说明的目的，图3B中示出了所述多个位线BL中的一些示例性的位线。

在一侧将源极结构B的端部图案化成阶梯状，以便暴露出所述多个源极线32。每个源极线32经由源极拾取插塞CT3与源极拾取线SPL耦接。这里源极线32与每层的各个源极拾取线SPL耦接。

根据第二实施例，可以经由层叠了多个源极线32的源极结构B来在每个存储串中设置源极线32。因此，在沟道结构A中所包括的每个沟道层32中不需要单独地包括位线BL。在第一实施例的情况中，在每个沟道结构A中形成了用于将位线BL与各个沟道层22耦接的接触区域。然而，在第二实施例的情况中，这种接触区域是可选的。尽管第二实施例中形成了用于拾取源极线的拾取区域，但是在第一实施例中也可以形成源极线的拾取区域。因此，根据第二实施例的存储器件的面积相比于第一实施例的存储器件的面积可以减少。

表2示出根据第二实施例的3D结构非易失性存储器件的操作条件。

【表2】

根据第二实施例的3D结构非易失性存储器件以页为基础来执行编程操作和读取操作，并且对每个存储块执行擦除操作。因此，为了区分层叠的存储串和彼此在左侧和右侧相邻的存储串，在不同的条件下对选中的沟道结构A和未选中的沟道结构A的选中的存储串和未选中的存储串执行编程、擦除和读取操作。

在读取操作中，施加读取电压Vread到字线WL，且施加工作电压Vcc到漏极选择线DSL。施加工作电压Vcc到与选中的沟道结构A耦接的位线BL和源极选择线SSL。这里，从选中的沟道结构A中所包括的多个存储串之中选择出的存储串的源极线SL被接地，且施加工作电压Vcc到未选中的存储串的源极线SL。

至于未选中的沟道结构A，位线BL和源极选择线SSL被接地。这里，以层为基础将源极线SL接地或向源极线SL施加工作电压Vcc。

在编程操作中，漏极选择线DSL被接地，且施加编程电压Vpgm到包括要编程的页的字线WL，并且施加通过电压Vpass到其余字线WL。施加工作电压Vcc到与选中的沟道结构A耦接的位线BL以及源极选择线SSL。这里，从选中的沟道结构A中所包括的多个存储串之中选择出的存储串的源极线SL被接地，且施加工作电压Vcc到未选中的存储串的源极线SL。

至于未选中的沟道结构A，位线BL和源极选择线SSL被接地。这里，以层为基础将源极线SL接地或向源极线SL施加工作电压Vcc。

在擦除操作中，将选中的存储块的位线BL、漏极选择线DSL和源极选择线SSL浮置，将字线WL接地，且施加擦除电压Verase到源极线SL。

图4A至图4J是说明制造根据本发明的第二实施例的3D结构非易失性存储器件的方法的立体图。

如图4A所示，在衬底40之上交替地形成多个层间电介质层41和多个半导体层42。这里，半导体层42用于沟道层和源极线。半导体层42可以是例如多晶硅层。此外，可以使用导电层来替代半导体层42。导电层可以是例如钨层。层间电介质层41用于将层叠的存储器单元彼此分隔开。层间电介质层41可以是例如氧化物层。尽管未示出，还可以在最高的层间电介质层41上形成硬掩模层。

在所述多个层间电介质层41和所述多个半导体层42之上形成用于形成源极块C的第一掩模图案43。第一掩模图案包括覆盖将要形成源极块C的源极区①的一部分的第一区域、以及完全覆盖将要形成存储器单元的存储器单元区②的第二区域。

通过使用第一掩模图案43作为刻蚀阻挡层刻蚀所述多个层间电介质层41和所述多个半导体层42来形成源极块C。根据一个实例，在一侧将源极块C的端部图案化成阶梯状以暴露出所述多个源极线42。例如，在第一掩模图案43的第二区域保持完好的状态下通过减小第一区域的宽度W从而暴露出拾取区域，同时通过重复地执行刻蚀工艺来形成所述在一侧具有被图案化成阶梯状的端部的源极块C。

当重复刻蚀工艺时，在半导体层42分别形成了各个宽度被减小的拾取区域。图4A示出通过重复的刻蚀工艺来形成所述多个拾取区域的状态。在图4A中，尽管示出的是刻蚀工艺已经执行直到最下层的半导体层42暴露出来为止，但是可以执行刻蚀工艺直到最下层的层间电介质层41或衬底40的表面暴露出来为止。

如图4B所示，在形成了源极块C的整个结构上形成第一牺牲层44。执行抛光工艺直到最上层的层间电介质层41暴露出来为止。出于说明的目的，将第一牺牲层44表示为透明的。

在形成了第一牺牲层44的所得结构上形成用于形成沟道结构的第二掩模图案45。这里，第二掩模图案45包括完全覆盖源极区①的第一区域、以及形成在存储器单元区②中且由沿着第一方向I-I′延伸的多个线图案形成的第二区域。这里，在被第二掩模图案45的第二区域所覆盖的区域中形成沟道结构。

如图4C所示，利用第二掩模图案45作为刻蚀阻挡层来刻蚀所述多个层间电介质层41和所述多个半导体层42。因此，形成了多个沟道结构A，所述多个沟道结构A每个都包括交替层叠的多个层间电介质层41A和多个沟道层42A。沟道结构A沿着第一方向I-I′延伸。这里，沟道结构A中所包括的半导体层42被重新命名为沟道层42A，因为它们起沟道层的作用。

这里，由于所述多个沟道结构A的两个端部都被形成为与源极块C邻接，因此，执行与形成线型沟槽的工艺相同的刻蚀工艺。因此，在相邻的沟道结构A之间提供了间隙区域。

如图4D所示，在形成了所述多个沟道结构A的整个结构上形成隧道绝缘层、电荷陷阱层和电荷阻挡层46。在形成了隧道绝缘层、电荷陷阱层和电荷阻挡层46的整个结构上形成第一导电层47。第一导电层47用于形成字线WL、漏极选择线DSL以及源极选择线SSL，并且可以是例如多晶硅层。在第一导电层47上形成用于形成字线、漏极选择线和源极选择线的第三掩模图案48。利用第三掩模图案48作为刻蚀阻挡层来刻蚀第一导电层47、隧道绝缘层、电荷陷阱层和电荷阻挡层46。

因此，形成了沿着第二方向II-II ′延伸的字线WL、漏极选择线DSL和源极选择线SSL，如图4E所示。

如上参照图4A所描述的，如果在最高层的层间电介质层41A上形成硬掩模层，则可以通过利用硬掩模层作为刻蚀停止层刻蚀第一导电层47来容易地形成字线WL、漏极选择线DSL和源极选择线SSL。

字线WL和漏极选择线DSL沿着第二方向II-II′延伸并且被形成为围绕所述多个沟道结构A(即，沿着包括沟道结构的侧壁的整个表面)。因此，形成一个存储块的多个沟道结构A共用字线WL和漏极选择线DSL。

源极选择线SSL被形成为围绕所述多个沟道结构A(即，沿着沟道结构的侧壁)。即，针对每个沟道结构A形成源极选择线SSL。优选地，相邻沟道结构A的源极选择线SSL以交错形式布置。如果相邻源极选择线SSL如上所述以交错形式布置，则沟道结构A之间的间距变小，且因而可以进一步改善存储器件的集成度。

插入在漏极选择线DSL与沟道结构A之间以及源极选择线SSL与沟道结构A之间的隧道绝缘层、电荷陷阱层和电荷阻挡层46A起栅绝缘层的作用。

如图4F所示，在形成了字线WL、漏极选择线DSL和源极选择线SSL的表面上形成第二牺牲层49，然后执行抛光工艺。可以执行抛光工艺，直到字线WL、漏极选择线DSL和源极选择线SSL的表面暴露出来为止，或者可以执行抛光工艺使得在字线WL、漏极选择线DSL和源极选择线SSL的表面上保留有期望厚度的第二牺牲层49。

在形成了第二牺牲层49的表面上形成用于形成源极结构的第四掩模图案50。第四掩模图案50包括暴露出源极区①的中心区域而覆盖源极区①的边缘区域的第一区域、以及完全覆盖存储器单元区②的第二区域。

如图4G所示，通过使用第四掩模图案50作为刻蚀阻挡层来刻蚀第二牺牲层49、第一牺牲层44、所述多个层间电介质层41A、以及所述多个半导体层42A。因此，形成了包括多个层间电介质层41B和多个源极线42B的多个源极结构B。所述多个层间电介质层41B和所述多个源极线42B沿着第二方向II-II延伸并且交替地层叠在衬底40之上。这里，包括在源极结构B中的所述多个半导体层42B起源极线的作用，因而它们被重命名为“源极线42B”。另外，在图4G中，被刻蚀的第一牺牲层重新标示为44A，而被刻蚀的第二牺牲层被重新标示为49A。

如图4H所示，在包括所述多个源极结构B的整个结构上形成第三牺牲层51。这里，第三牺牲层51填充在形成所述多个源极结构B的过程中被刻蚀掉的区域中。

通过刻蚀第三牺牲层51、所述多个层间电介质层41B和所述多个沟道层42B来形成与各个沟道结构A耦接的漏极接触孔。根据一个实例，将漏极接触孔形成到暴露出一个沟道结构A的所有沟道层42B的深度。另外，通过刻蚀第三牺牲层51形成暴露出各个源极选择线SSL的源极接触孔。

在图4H中，在形成漏极接触孔的过程中被刻蚀的层间电介质层被重新标示为41C，而在此过程中被刻蚀的半导体层被重新标示为42C。

接着，在所述多个漏极接触孔和所述多个源极接触孔中填充第二导电层以形成多个漏极接触插塞CT1和多个源极接触插塞CT2。

如图4I所示，形成沿着第一方向I-I′延伸的多个位线BL。每个位线BL与形成在一个沟道结构A之上的漏极接触插塞CT1和源极接触插塞CT2耦接。位线BL形成在每个沟道结构A之上且经由漏极接触插塞CT1与沟道结构A的多个沟道层42B耦接。在图4I中，出于说明目的，示出了多个位线BL之中的一些示例性的位线。

如图4J所示，通过刻蚀第三牺牲层51、第二牺牲层49A和第一牺牲层44A来形成使源极结构B的拾取区域暴露出来的多个拾取孔。在所述多个拾取孔中填充第四导电层以形成多个源极拾取插塞CT3。形成沿第一方向I-I′延伸的多个源极拾取线SPL，并且每个源极拾取线SPL与形成在同一层中的源极拾取插塞CT3耦接。

在图4J中，在形成拾取孔的过程中被刻蚀的第三牺牲层被重新标示为51A，在此过程中被刻蚀的第二牺牲层被重新标示为49B，在此过程中被刻蚀的第一牺牲层被重新标示为44B。

可以与漏极接触插塞CT1、源极接触插塞CT2和源极拾取线SPL一起同时形成源极拾取插塞CT3，也可以与位线BL一起同时形成源极拾取线SPL。

在第二实施例中，描述了在形成源极块C之后形成沟道结构A且顺序地刻蚀源极块C以形成源极结构B的实例，但是本发明不限于此。例如，在形成沟道结构A之后，可以形成源极块C，且顺序地刻蚀源极块C以形成源极结构B。在一些实施例中，在形成沟道结构A之后，可以形成源极结构B，或者可以同时形成沟道结构A和源极结构B。

图5是根据本发明的第三实施例的3D结构非易失性存储器件的立体图。

第三实施例的存储器件具有与第二实施例的存储器件基本相同的结构，除了源极结构B中所包括的多个源极线42D被硅化之外。

通过刻蚀源极块C形成源极结构B来将源极线42D硅化(参见图4A和4G)。在这种情况下，可以通过在相邻的源极结构B之间的间隙区域中填充金属层且经由退火工艺使源极线42B与金属层相互反应，来形成硅化的源极线42D。这里，源极线42B的一些可以被硅化。

金属层可以由钴(Co)、钛(Ti)或镍(Ni)形成。金属层可以与由多晶硅层形成的源极线42B反应，因而形成包含硅化钴、硅化钛或硅化镍的源极线42D。

如果如上所述形成硅化的源极线42D，则可以改善存储器件的特性，因为源极线42D的电阻减小。

图6是根据本发明的第四实施例的3D结构非易失性存储器件的立体图。

第四实施例的存储器件具有与第二实施例的存储器件基本相同的结构，除了源极结构B中所包括的多个源极线42D被硅化且字线WL、漏极选择线DSL和源极选择线SSL的上部被硅化之外。

可以通过执行抛光工艺使得字线WL、漏极选择线DSL和源极选择线SSL的表面暴露出来并且然后刻蚀源极块C以形成源极结构B来将源极线42D、字线WL、漏极选择线DSL和源极选择线SSL硅化(参见图4G)。

在这种情况下，在整个结构上形成金属层，使得相邻源极结构B之间的间隙被填充，然后执行退火工艺使得金属层与字线WL、漏极选择线DSL、源极选择线SSL、源极线42B反应。因此，字线WL、漏极选择线DSL、源极选择线SSL的上部被硅化，源极线42B被硅化。

金属层可以由钴(Co)、钛(Ti)或镍(Ni)形成。金属层可以与由多晶硅层形成的源极线42B反应，因而形成包含硅化钴、硅化钛或硅化镍的字线WL、漏极选择线DSL、源极选择线SSL和源极线42D。

根据本发明的示例性实施例，在形成包括多个沟道层的沟道结构之后，形成隧道绝缘层、电荷陷阱层、电荷阻挡层，然后形成沟道。如上所述，执行本发明的制造工艺使得可以防止存储器件的特性会因为隧道绝缘层的膜质量下降而变差。

特别地，源极线经由源极结构而被分开地包括在多个沟道层中，且被拾取。因此，在沟道结构的每个沟道层中不需要用于耦接位线的接触区域。另外，由于在每个沟道结构中形成源极选择线，因此可以由一个位线来驱动沟道结构中所包括的多个存储串。这里，在沟道结构之上以交错的形式形成多个源极选择线。因此，尽管在每个沟道结构中形成源极选择线，但是仍可以防止因为形成在沟道结构中的多个源极选择线而造成的面积增加。

Claims (25)

1.一种非易失性存储器件，包括：

沟道结构，所述沟道结构每个都沿着第一方向延伸，其中所述沟道结构每个都包括交替层叠的沟道层和层间电介质层；

源极结构，所述源极结构沿着与第一方向交叉的第二方向延伸并且与沟道结构的端部连接，其中，所述源极结构包括交替层叠的源极线和层间电介质层；以及

字线，所述字线沿着第二方向延伸并且被形成为围绕所述沟道结构。

2.如权利要求1所述的非易失性存储器件，还包括位于所述字线的一侧的漏极选择线，所述漏极选择线为形成为围绕所述沟道结构并且沿着所述第二方向延伸。

3.如权利要求1所述的非易失性存储器件，还包括形成在所述字线的另一侧的源极选择线，其中所述源极选择线形成在所述沟道结构中的每个中。

4.如权利要求3所述的非易失性存储器件，其中，所述源极选择线以交错的形式布置。

5.如权利要求1所述的非易失性存储器件，其中，所述源极线分别与沟道层耦接，并且所述源极线形成在与各个沟道层相同的层中。

6.如权利要求1所述的非易失性存储器件，其中，所述源极结构的端部被图案化成阶梯状，使得所述源极结构中所包括的所述源极线的端部暴露出来。

7.如权利要求6所述的非易失性存储器件，还包括分别与所述源极线耦接的源极拾取线。

8.如权利要求1所述的非易失性存储器件，还包括：

漏极接触插塞，所述漏极接触插塞形成在所述沟道结构中的每个中，且与所述沟道结构中所包括的所述沟道层耦接；

源极接触插塞，所述源极接触插塞分别与所述源极选择线耦接；以及

位线，所述位线与所述沟道结构中的每个中的所述漏极接触插塞和所述源极接触插塞耦接并且沿着所述第一方向延伸。

9.如权利要求1所述的非易失性存储器件，其中，所述字线的上部被硅化。

10.如权利要求1所述的非易失性存储器件，其中，所述源极结构的所述源极线被硅化。

11.一种非易失性存储器件，包括：

沟道结构，所述沟道结构每个都形成为包括交替层叠的沟道层和层间电介质层；

源极线，所述源极线与所述沟道结构中所包括的各个沟道层耦接；以及

位线，所述位线与所述沟道结构中的每个中所包括的所述沟道层耦接。

12.一种非易失性存储器件，包括：

沟道结构，所述沟道结构沿着第一方向延伸，其中，所述沟道结构每个都包括交替层叠的沟道层和层间电介质层；

源极结构，所述源极结构沿着与所述第一方向交叉的第二方向延伸，所述源极结构与所述沟道结构的端部连接，并且包括交替层叠的源极线和层间电介质层；

字线，所述字线沿着所述第二方向延伸并且被形成为围绕所述沟道结构；

漏极选择线，所述漏极选择线形成在所述字线的一侧上，所述漏极选择线被形成为围绕所述沟道结构并且沿着所述第二方向延伸；

源极选择线，所述源极选择线形成在所述字线的另一侧上，其中所述源极选择线分别形成在所述沟道结构中；以及

位线，所述位线沿着所述第一方向延伸并且与所述沟道结构的所述沟道层和源极选择线耦接。

13.如权利要求12所述的非易失性存储器件，其中，在读取操作中，

施加读取电压到所述字线并且施加工作电压到所述漏极选择线，

施加操作电压到所述沟道结构中的选中的沟道结构的位线和源极选择线，其中选中的存储串的源极线被接地，且施加所述工作电压到未选中的存储串的源极线，并且

与所述沟道结构中的未选中的沟道结构耦接的位线和源极选择线被接地。

14.如权利要求12所述的非易失性存储器件，其中，在编程操作中，

将所述漏极选择线接地，施加编程电压到所述字线中的选中的字线，并且施加通过电压到所述字线中的未选中的字线，

施加工作电压到与选中的沟道结构耦接的位线和源极选择线，其中选中的存储串的源极线被接地，且施加所述工作电压到未选中的存储串的源极线，并且

与所述沟道结构中的未选中的沟道结构耦接的位线和源极选择线被接地。

15.如权利要求12所述的非易失性存储器件，其中，在擦除操作中，

选中的存储块中的位线、漏极选择线和源极选择线处于浮置状态，

选中的存储块中的字线被接地，以及

施加擦除电压到所述源极线。

16.一种制造非易失性存储器件的方法，包括以下步骤：

交替地形成半导体层和层间电介质层；

通过刻蚀所述半导体层和所述层间电介质层来形成沿着第一方向延伸的沟道结构、以及与所述沟道结构的端部连接且沿着与所述第一方向交叉的第二方向延伸的源极结构；

在包括所述沟道结构和所述源极结构的整个结构之上形成隧道绝缘层、电荷陷阱层、和电荷阻挡层；

在包括所述隧道绝缘层、所述电荷陷阱层和所述电荷阻挡层的整个结构上形成第一导电层；以及

通过刻蚀所述第一导电层、所述隧道绝缘层、所述电荷陷阱层和所述电荷阻挡层来形成围绕所述沟道结构且沿着所述第二方向延伸的字线。

17.如权利要求16所述的方法，其中，形成所述沟道结构和所述源极结构的步骤包括以下步骤：

在所述半导体层和所述层间电介质层之上形成包括第一区域和第二区域的第一掩模图案，其中所述第一区域覆盖形成所述源极结构的源极区，并且所述第二区域包括形成在形成有所述沟道结构的存储器单元区中且沿着所述第一方向延伸的线图案；

通过使用所述第一掩模图案作为刻蚀阻挡层刻蚀所述半导体层和所述层间电介质层来形成所述沟道结构；

形成第一牺牲层以填充所述沟道结构之间的间隙区域；

在所述第一牺牲层上形成第二掩模图案以覆盖所述存储器单元区和所述源极区的边缘并且暴露出所述源极区的中心区域；以及

通过使用所述第二掩模图案作为刻蚀阻挡层刻蚀所述半导体层和所述层间电介质层来形成所述源极结构。

18.如权利要求16所述的方法，其中，将所述半导体层和所述层间电介质层图案化成阶梯状，以暴露出所述源极结构中所包括的所述半导体层。

19.如权利要求18所述的方法，还包括：形成分别与所述源极结构中所包括的所述半导体层耦接的源极拾取线。

20.如权利要求16所述的方法，还包括：将所述源极结构的侧壁上暴露出的所述半导体层和所述字线硅化。

21.如权利要求16所述的方法，还包括：通过刻蚀所述第一导电层、所述隧道绝缘层、所述电荷陷阱层和所述电荷阻挡层来形成漏极选择线，其中所述漏极选择线位于所述字线的一侧，被形成为围绕所述沟道结构，且沿着所述第二方向延伸。

22.如权利要求16所述的方法，还包括：通过刻蚀所述第一导电层、所述隧道绝缘层、所述电荷陷阱层、和所述电荷阻挡层来形成源极选择线，其中所述源极选择线位于所述字线的另一侧，且形成在所述沟道结构中的每个之上。

23.如权利要求16所述的方法，还包括：形成沿着所述第一方向延伸的位线，其中，所述位线与所述沟道结构的所述沟道层和所述源极选择线耦接。

24.如权利要求23所述的方法，其中，形成所述位线的步骤包括以下步骤：

在包括所述源极选择线的整个结构上形成第二牺牲层；

形成用于暴露出形成在每个沟道结构中的沟道层的漏极接触孔；

形成用于暴露出各个源极选择线的源极接触孔；

通过在所述漏极接触孔和所述源极接触孔中填充第二导电层来形成漏极接触插塞和源极接触插塞；以及

形成沿着所述第一方向延伸的位线，其中所述位线与所述沟道结构中的所述漏极接触插塞和所述源极接触插塞耦接。

25.如权利要求16所述的方法，还包括：在形成所述半导体层和所述层间电介质层之后在所述层间电介质层中的最高的一个层间电介质层上形成硬掩模层，

其中，通过使用所述硬掩模层作为刻蚀停止层来刻蚀所述第一导电层而形成所述字线。

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