KR101037621B1 - 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이와 그제작방법 및 동작방법 - Google Patents
수직 적층구조를 갖는 앤드형 플래시 메모리 어레이와 그제작방법 및 동작방법 Download PDFInfo
- Publication number
- KR101037621B1 KR101037621B1 KR1020080044005A KR20080044005A KR101037621B1 KR 101037621 B1 KR101037621 B1 KR 101037621B1 KR 1020080044005 A KR1020080044005 A KR 1020080044005A KR 20080044005 A KR20080044005 A KR 20080044005A KR 101037621 B1 KR101037621 B1 KR 101037621B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- line
- silicon
- source line
- lines
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 238000011017 operating method Methods 0.000 title description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 170
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 170
- 239000010703 silicon Substances 0.000 claims abstract description 170
- 238000000034 method Methods 0.000 claims abstract description 45
- 230000008569 process Effects 0.000 claims abstract description 11
- 238000005468 ion implantation Methods 0.000 claims abstract description 10
- 230000009977 dual effect Effects 0.000 claims abstract description 5
- 239000010410 layer Substances 0.000 claims description 258
- 239000011229 interlayer Substances 0.000 claims description 71
- 239000000463 material Substances 0.000 claims description 60
- 239000000758 substrate Substances 0.000 claims description 47
- 238000005530 etching Methods 0.000 claims description 31
- 239000004020 conductor Substances 0.000 claims description 29
- 239000012535 impurity Substances 0.000 claims description 22
- 238000000151 deposition Methods 0.000 claims description 15
- 230000000903 blocking effect Effects 0.000 claims description 14
- 210000000746 body region Anatomy 0.000 claims description 12
- 238000003860 storage Methods 0.000 claims description 11
- 230000004888 barrier function Effects 0.000 claims description 8
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 6
- 239000011810 insulating material Substances 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 6
- 239000002210 silicon-based material Substances 0.000 claims description 6
- 150000004767 nitrides Chemical group 0.000 claims description 5
- 230000005641 tunneling Effects 0.000 claims description 5
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 238000012804 iterative process Methods 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 10
- 238000000407 epitaxy Methods 0.000 abstract description 5
- 230000008901 benefit Effects 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 102100031885 General transcription and DNA repair factor IIH helicase subunit XPB Human genes 0.000 description 1
- 101000920748 Homo sapiens General transcription and DNA repair factor IIH helicase subunit XPB Proteins 0.000 description 1
- 101100049574 Human herpesvirus 6A (strain Uganda-1102) U5 gene Proteins 0.000 description 1
- 101100203174 Zea mays SGS3 gene Proteins 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000000779 depleting effect Effects 0.000 description 1
- 101150013423 dsl-1 gene Proteins 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 101150064834 ssl1 gene Proteins 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명은 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이와 그 제조방법 및 동작방법에 관한 것으로, 로컬 비트 라인과 로컬 소스 라인이 수직하게 이격되어 형성된 실리콘 핀이 산화막을 사이에 두고 2개 이상 적층된 다층 실리콘 핀 구조를 가짐으로써, 수직으로 얼마든지 확장하여 고집적화시킬 수 있고, 이미 정립된 에피택시(epitaxy) 공정이나 이온주입 공정을 적절히 반복적으로 적용하면 되므로, 별도의 공정 장비가 요구되지 않으며, 적정한 두께를 갖는 각 층 실리콘 핀에 의하여 각 층 바디 영역을 용이하게 공핍(depletion) 시킬 수 있기 때문에 셀프부스팅 효과를 극대화시킬 수 있어, 쓰기 동작시 이웃한 셀의 간섭을 거의 완벽하게 제거할 수 있는 효과가 있다.
수직 채널, 적층, 이중 게이트, 앤드형, 플래시 메모리, 어레이
Description
본 발명은 앤드형 플래시 메모리 어레이와 그 제조방법 및 동작방법에 관한 것으로, 더욱 상세하게는 동일한 기둥형상으로 소정의 절연막을 포함한 층간 물질을 사이에 두고 2개 이상 적층된 다층 실리콘 핀 구조를 액티브로 하여 상기 각 층의 실리콘 핀에 수직으로 일정거리 떨어지도록 형성된 불순물 도핑층들을 각각 로컬 비트 라인과 로컬 소스 라인으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이와 그 제조방법 및 동작방법에 관한 것이다.
최근 들어 대용량 메모리 등 여러 방면의 수요 증가로 인해 플래시 메모리 기술이 그에 대한 해결책으로 많이 연구되고 있다.
이중 낸드 플래시는 고집적화의 용이함 및 쓰기(프로그램) 동작 시의 적은 전력소모로 인하여 대용량 메모리에 사용되고 있다. 그러나 이는 직렬로 연결된 셀들을 모두 통과하여 읽기 동작이 이루어 지기 때문에 노어형 플래시와 같은 random access동작은 불가능하다.
반면, 노어 플래시의 경우 낸드 플래시에 비하여 집적도가 떨어지고 쓰기 동작시의 전력 소모가 많으나 random access가 가능한 빠른 읽기(리드) 동작으로 인하여 모바일 기기의 코드 메모리 등에 널리 사용되고 있다.
또 다른 형태의 어레이인 앤드형 플래시는, 도 1과 같은 어레이 구조를 가져, 쓰기 시의 저전력 소모 및 random access가 가능한 읽기 동작이 이루어지나 NAND에 비하여 고집적이 어렵고, 또한 NOR에 비하여 비교적 느린 속도를 지님으로써 상용화 되지 못하고 있다.
이러한 AND형 어레이의 단점을 극복하기 위하여, 동일 발명자들에 의하여, 수직 형태의 어레이 구조를 통하여 고집적화가 가능한 AND형 플래시 어레이를 한국 특허출원 제10-2006-0121228호로 출원한 바 있다.
그러나, 상기 한국 특허출원 제10-2006-0121228호는 하나의 수직 구조를 갖는 핀 상에 로컬 비트 라인과 로컬 소스 라인을 형성하는 것이어서, 수직으로 로컬 비트 라인과 로컬 소스 라인을 늘여 메모리 셀들을 고집적화시키는 데는 일정한 한계가 있다.
따라서, 본 발명은 수직 형태의 앤드형 어레이를 쌓아 올려 2개 이상 적층된 다층 실리콘 핀 구조를 액티브로 하여 상기 각 층의 실리콘 핀에 로컬 비트 라인과 로컬 소스 라인을 형성함으로써, 수직으로 얼마든지 확장하여 고집적화시킬 수 있는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이와 그 제조방법 및 동작방법을 각각 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이는 하나 이상의 비트 라인과, 상기 각 비트 라인에 제 1 선택 트랜지스터에 의하여 접속되는 로컬 비트 라인과, 상기 로컬 비트 라인을 공통 드레인 라인으로 하여 병렬연결되는 복수 개의 메모리 셀들과, 상기 각 메모리 셀의 소스가 공통 접속되는 로컬 소스 라인과, 상기 로컬 소스 라인이 제 2 선택 트랜지스터에 의하여 접속되는 상기 각 비트 라인과 수직 배열된 공통 소스 라인과, 상기 제 1 선택 트랜지스터의 게이트 및 상기 제 2 선택 트랜지스터의 게이트에 각각 전기적으로 연결되어 상기 각 비트 라인과 교차 되도록 배열된 드레인 선택 라인 및 소스 선택 라인과, 상기 각 메모리 셀의 게이트와 전기적으로 연결되어 상기 각 비트 라인과 교차 되도록 배열된 복수 개의 워드 라인들을 포함하여 구성된 앤드형 플래시 메모리 어레이에 있어서, 상기 로컬 비트 라인과 상기 로컬 소스 라인은 기판상에 일 방향으로 일정 폭과 일정 높이를 갖도록 제 1 절연막을 포함한 층간 물 질을 사이에 두고 2개 이상 적층된 다층 실리콘 핀 각각에 수직으로 일정거리 떨어진 불순물 도핑층으로 형성된 것을 특징으로 한다.
그리고, 본 발명에 따른 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이의 동작방법은 본 발명의 다른 형태인 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이를 제조하기 위하여, 상기 기판을 이루는 실리콘에 상기 층간 물질을 에피택시(epitaxy)로 성장시키는 제 1 단계와; 상기 층간 물질 상에 상기 기판과 동일한 제 1 실리콘층을 에피택시(epitaxy)로 성장시키고, 제 1 마스크로 이온주입하여 제 1 층 실리콘 핀의 로컬 비트 라인 도핑층 및 공통 소스 라인 연결 도핑층을 형성하는 제 2 단계와; 상기 제 1 실리콘층 상에 제 2 실리콘층을 에피택시(epitaxy)로 성장시키고, 제 2 마스크로 이온주입하여 상기 제 1 층 실리콘 핀의 로컬 소스 라인 도핑층 및 비트 라인 연결 도핑층을 형성하는 제 3 단계와; 상기 제 2 실리콘층 상에 상기 제 1 단계 내지 상기 제 3 단계를 N 번 반복하여 층간물질층/도핑된 제 1 실리콘층/도핑된 제 2 실리콘층 구조가 N개 반복되도록 한 다음, 상기 기판 전면에 산화막을 덮고, 제 3 마스크로 식각 패턴을 만들어 식각함으로써 복수 개의 N층 실리콘 핀들로 액티브를 형성하는 제 4 단계와; 상기 복수 개의 N층 실리콘 핀들을 감싸며 상기 제 2 절연막 내지 상기 제 4 절연막을 형성하는 제 5 단계와; 상기 기판 전면에 도전성 물질을 증착하고, 제 4 마스크로 식각 패턴을 만들어 식각함으로써 상기 드레인 선택 라인, 상기 소스 선택 라인 및 상기 복수 개의 워드 라인들을 형성하는 제 6 단계와; 상기 기판 전면에 도핑차단물질을 증착하고 상기 드레인 선택 라인과 나란하게 이격된 상기 복수 개의 N층 실리콘 핀들의 각 가장 자리 일 부분만 드러나게 제 5 마스크를 이용하여 상기 도핑차단물질을 식각한 다음 이온주입하여 상기 각 비트 라인의 컨택을 위한 도핑층을 형성하는 제 7 단계와; 상기 기판 전면에 식각차단물질을 증착하고 상기 각 비트 라인의 컨택 영역 및 상기 공통 소스 라인과 상기 바디 접속 라인이 형성될 영역은 제외한 나머지 부분은 드러나도록 제 6 마스크를 이용하여 상기 식각차단물질을 식각하고, 상기 식각차단물질의 식각으로 드러난 상기 제 2 절연막 내지 상기 제 4 절연막을 제거하는 제 8 단계와; 상기 제 2 절연막 내지 상기 제 4 절연막의 제거로 드러난 상기 각 N층 실리콘 핀의 바닥 및 각 실리콘 핀 사이에 있는 상기 층간 물질을 기초로 상기 드레인 선택 라인, 상기 소스 선택 라인 및 상기 복수 개의 워드 라인들 각각에 포함된 상기 층간 물질을 식각하여 제거하는 제 9 단계와; 상기 기판 전면에 제 1 층간 절연막을 증착하여 상기 층간 물질이 제거된 공간에 상기 제 1 층간 절연막으로 채우고 평탄화시키는 제 10 단계와; 상기 평탄화된 제 1 층간 절연막의 상부에 제 7 마스크를 이용하여 상기 공통 소스 라인 형성 부위만 드러나도록 상기 제 1 층간 절연막을 식각하고, 도전성 물질로 채워 상기 공통 소스 라인을 형성하는 제 11 단계와; 상기 기판 전면에 제 2 층간 절연막을 증착하고 제 8 마스크를 이용하여 상기 바디 접속 라인 형성 부위만 드러나도록 상기 제 2 층간 절연막을 식각하고, 도전성 물질로 채워 상기 바디 접속 라인을 형성하는 제 12 단계와; 상기 기판 전면에 제 3 층간 절연막을 증착하고 제 9 마스크를 이용하여 상기 각 비트 라인의 컨택을 위한 복수 개의 컨택 홀들을 형성하는 제 13 단계와; 상기 기판 전면에 도전성 물질을 증착하여 상기 복수 개의 컨택 홀들을 채우고, 상기 도전성 물질 상부를 평탄화시킨 다음, 제 10 마스크를 이용하여 상기 각 비트 라인을 형성하는 제 14 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이의 동작방법은 본 발명의 다른 형태인 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이에 대하여, 상기 각 비트 라인, 상기 2개 이상의 드레인 선택 라인들, 상기 복수 개의 워드 라인들, 상기 2개 이상의 소스 선택 라인들, 상기 공통 소스 라인 및 상기 바디 접속 라인 각각에 소정의 바이어스(bias) 전압을 인가함으로써, 상기 복수 개의 메모리 셀들 중에서 특정 층의 실리콘 핀에 있는 특정 셀을 선택하여, 상기 선택된 특정 메모리 셀을 읽거나, 상기 선택된 특정 메모리 셀에 F-N 터널링 방식으로 수직 이중채널에 있는 전자를 주입하여 프로그램하고, 상기 바이어스 전압 조건을 바꾸어 F-N 터널링 방식으로 각 실리콘 핀의 바디 영역에 있는 정공을 주입하여 상기 복수 개의 다층 실리콘 핀들에 형성된 메모리 블록 전체를 동시에 이레이즈하는 것을 특징으로 한다.
본 발명은 상기와 같이 각 비트 라인 방향으로 소정의 절연막을 포함한 층간 물질을 사이에 두고 각 층 실리콘 핀 상, 하측에 로컬 비트 라인과 로컬 소스 라인을 형성시킨 다층 실리콘 핀으로 2층 이상 반복 형성하고, 상기 다층 실리콘 핀을 감싸며 워드 라인들이 상기 각 비트 라인에 수직하게 형성되도록 함으로써, 그리고 상기 실리콘 핀의 층수가 증가할 때마다 상기 워드 라인들 양측에 드레인 선택 라인과 소스 선택 라인을 하나씩 더 증가시킴으로써, 종래 앤드형 메모리 어레이에서 수직으로 확장에 문제가 되었던 집적도 문제를 근본적으로 해결한 효과가 있다.
그리고, 본 발명에 따른 앤드형 어레이 제조방법도 이미 정립된 에피택시(epitaxy) 공정이나 이온주입 공정을 적절히 반복적으로 적용하면 되므로, 별도의 공정 장비가 요구되지 않는 장점이 있다.
나아가, 본 발명에 따른 앤드형 어레이 동작방법은 적정한 두께를 갖는 각 층 실리콘 핀에 의하여 각 층 바디 영역을 용이하게 공핍(depletion) 시킬 수 있기 때문에 셀프부스팅 효과를 극대화시킬 수 있어, 쓰기 동작시 이웃한 셀의 간섭을 거의 완벽하게 제거할 수 있는 효과도 있다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 보다 상세히 설명한다.
먼저, 도 1, 도 2 및 도 16 내지 도 24를 참조하며 본 발명에 따르는 앤드형 어레이의 구조에 관한 실시예에 대하여 설명한다. 도 1은 종래 앤드형 어레이의 구조도이고, 도 2는 본 발명에 따른 앤드형 어레이의 레이아웃이고, 도 16 및 도 17은 도 2에 따라 구체적으로 제작되는 제조 공정 사시도이고, 도 18 내지 도 24는 각각 도 17의 AA', BB', CC', DD', EE', FF', GG'선을 따라 절단된 단면도를 나타낸다.
[어레이의 구조에 관한
실시예
]
본 발명에 따른 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이의 구조는 기본적으로, 도 1과 같이, 하나 이상의 비트 라인(BL1, BL2, ..., BLn)과, 상기 각 비트 라인(예컨대, BL1)에 제 1 선택 트랜지스터(예컨대, ST11)에 의하여 접속되는 로컬 비트 라인(예컨대, LBL1)과, 상기 로컬 비트 라인을 공통 드레인 라인으로 하여 병렬연결되는 복수 개의 메모리 셀들(예컨대, M11, M21, ..., Mm1)과, 상기 각 메모리 셀(예컨대, M11)의 소스가 공통 접속되는 로컬 소스 라인(예컨대, LSL1)과, 상기 로컬 소스 라인이 제 2 선택 트랜지스터(예컨대, ST21)에 의하여 접속되는 상기 각 비트 라인과 수직 배열된 공통 소스 라인(CSL)과, 상기 제 1 선택 트랜지스터의 게이트 및 상기 제 2 선택 트랜지스터의 게이트에 각각 전기적으로 연결되어 상기 각 비트 라인과 교차 되도록 배열된 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)과, 상기 각 메모리 셀의 게이트와 전기적으로 연결되어 상기 각 비트 라인과 교차 되도록 배열된 복수 개의 워드 라인들(WL1, WL2,..., WLm)을 포함하여 구성된 앤드형 플래시 메모리 어레이에 있어서, 도 16 내지도 24와 같이, 상기 로컬 비트 라인과 상기 로컬 소스 라인은 기판상에 일 방향으로 일정 폭과 일정 높이를 갖도록 제 1 절연막(90b)을 포함한 층간 물질(12a, 12b)을 사이에 두고 2개 이상 적층된 다층 실리콘 핀(100) 각각에 수직으로 일정거리 떨어진 불순물 도핑층(22, 32)(28, 38)으로 형성된 것을 특징으로 한다.
여기서, 상기 로컬 비트 라인을 이루는 불순물 도핑층(로컬 비트 라인 도핑층; 22, 32)은, 도 16과 같이, 상기 다층 실리콘 핀(100)의 각 실리콘 핀 일측(즉, 상측 또는 하측)에서 공통된 상기 각 비트 라인의 컨택(72)을 향하여 길이가 서로 다르게 확장되고, 상기 로컬 소스 라인을 이루는 불순물 도핑층(로컬 소스 라인 도핑층; 28, 38)은 상기 다층 실리콘 핀(100)의 각 실리콘 핀 타측(즉, 상기 로컬 비트 라인 도핑층과 대응되는 위치)에서 공통된 상기 공통 소스 라인(94a)을 향하여 길이가 서로 다르게 확장되도록 형성되는 것이 바람직하다.
나아가, 상기 다층 실리콘 핀(100)의 각 실리콘 핀(110)(120)에는, 상기 로컬 비트 라인 도핑층(22, 32)의 일단과 서로 마주보며 일부 겹치도록 상기 로컬 소스 라인 도핑층(28, 38)과 같은 높이에 상기 로컬 소스 라인 도핑층과 이격되어 상기 각 비트 라인과 전기적으로 연결되기 위한 비트 라인 연결 도핑층(26)(36)과; 상기 로컬 소스 라인 도핑층(28, 38)의 일단과 서로 마주보며 일부 겹치도록 상기 로컬 비트 라인 도핑층(22, 32)과 같은 높이에 상기 로컬 비트 라인 도핑층과 이격되어 상기 공통 소스 라인(94a)과 전기적으로 연결되기 위한 공통 소스 라인 연결 도핑층(24)(34)이 더 형성되도록 하여, 상기 각 실리콘 핀의 양측에 서로 마주보며 일부 겹치는 도핑층들을 소스/드레인으로 하는 제 1 선택트랜지스터 및 제 2 선택트랜지스터를 형성할 수 있게 함이 바람직하다.
따라서, 상기 제 1 및 제 2 선택 트랜지스터는 복수 개로 각각 각 실리콘 핀의 좌, 우측에서 각 층마다 형성된다.
그리고, 상기 드레인 선택 라인은 2개 이상으로(DSL1, DSL2 등), 각각 적어도 상기 제 1 선택트랜지스터 중 하나를 지나가고, 상기 소스 선택 라인도 2개 이상으로(SSL1, SSL2 등), 각각 적어도 상기 제 2 선택트랜지스터 중 하나를 지나가게 할 수 있다.
보다 바람직하게는 상기 드레인 선택 라인(61, 62)은 제 2 절연막(50b, 50c)을 사이에 두고 상기 복수 개의 다층 실리콘 핀(100)들을 감싸며 상기 제 1 선택 트랜지스터의 게이트와 일체로 형성되고, 상기 소스 선택 라인(65, 66)은 제 3 절연막(50f, 50g)을 사이에 두고 상기 복수 개의 다층 실리콘 핀(10)들을 감싸며 상기 제 2 선택 트랜지스터의 게이트와 일체로 형성된다.
여기서, 상기 드레인 선택 라인 및 상기 소스 선택 라인은 각 층의 양측에 서로 마주보며 일부 겹치는 도핑층들에 형성된 제 1 및 제 2 선택트랜지스터를 구동 또는 형성하기 위한 것이므로, 워드 라인들(63, 64) 양측에서 각각 상기 다층 실리콘 핀(100)의 층수만큼 하나씩 증가시키며 형성하게 된다.
따라서, 실리콘 핀의 층수를 증가시키며 메모리 셀들을 수직으로 고집적화시킬 때 메모리 블록 양측으로 상기 드레인 선택 라인 및 상기 소스 선택 라인을 하나씩 더 증가시키면 되므로, 간단하고 상대적으로 적은 면적으로 고 집적시킬 수 있는 장점이 있다.
상기와 같은 구조를 갖는 다층 실리콘 핀(100)은 상기 제 1 절연막(90a)을 포함한 층간 물질(11a, 11b)을 바닥층으로 하여 상기 기판(10) 상에 일정 간격으로 상기 비트 라인 수만큼 복수 개로 형성된다.
여기서, 상기 복수 개의 워드 라인들(63, 64)은 전하 저장층을 포함한 제 4 절연막(50d, 50e)을 사이에 두고 상기 복수 개의 다층 실리콘 핀(100)들을 감싸며, 각각 적어도 상기 복수 개의 메모리 셀들 중 하나를 지나고, 상기 각 메모리 셀의 게이트와 일체로 형성됨이 바람직하다.
이때, 상기 전하 저장층은 상기 제 4 절연막(50d, 50e)으로 둘러싸인 절연성 물질층 또는 도전성 물질층이 될 수 있다. 후자의 경우는 플로팅 게이트 플래시 메모리 구조를 갖게 된다.
또한, 상기 제 2 절연막(50b, 50c), 상기 제 3 절연막(50f, 50g) 및 상기 제 4 절연막(50d, 50e)은 모두 산화막이고, 상기 절연성 물질층은 질화막(nitride)인 것으로 하여, SONOS 플래시 메모리 구조를 갖게 할 수도 있다.
더 나아가, 공정의 편의상 상기 제 2 절연막, 상기 제 3 절연막 및 상기 제 4 절연막은 모두 동일하게 산화막/질화막/산화막 구조 즉 ONO 구조로 할 수도 있다.
여기서, 상기 제 1 절연막들(90a)(90b)은 상기 각 비트 라인의 컨택 위치(72)부터 상기 공통 소스 라인(94a)까지 산화막으로 형성되고, 상기 층간 물질들(11a)(11b)(12a)(12b)은 상기 제 1 절연막들(90a)(90b)의 일측 혹은 양측에 실리콘 게르마늄(SiGe)으로 형성될 수 있다.
상기 공통 소스 라인은 상기 각 층의 실리콘 핀에 형성된 공통 소스 라인 연결 도핑층과 전기적으로 연결되도록 상기 복수 개의 다층 실리콘 핀들을 감싸며 형성된 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이.
그리고, 상기 각 층의 실리콘 핀 바디에 바디전압을 공급하기 위한 바디 접속 라인(96)이 상기 공통 소스 라인(94a)과 나란하게 이격되어 상기 복수 개의 다층 실리콘 핀(100)들을 감싸며 더 형성하여, 각 다층 실리콘 핀(100)의 각 층 바디(21)(30)에 임의 전압을 인가할 수 있게 함이 바람직하다.
또한, 상기 각 층 실리콘 핀의 바디(21)(30)는 p형 반도체이고, 상기 로컬 비트 라인 도핑층(22, 32), 상기 로컬 소스 라인 도핑층(28, 38), 상기 비트 라인 연결 도핑층(26, 36) 및 상기 공통 소스 라인 연결 도핑층(24, 34)은 각각 n형 불순물 도핑층인 것으로 할 수 있다.
그리고, 상기 각 다층 실리콘 핀(100)의 상부에는 산화막으로 된 제 5 절연막(40a)이 더 형성되고, 상기 제 2 절연막(50b, 50c), 상기 제 3 절연막(50f, 50g) 및 상기 제 4 절연막(50d, 50e)은 각각 상기 제 5 절연막(40a)을 감싸며 또는 상기 제 5 절연막(40a)과 일체로 형성된 것이 바람직하다.
마지막으로, 상기 각 다층 실리콘 핀(100)의 폭은 각 메모리 셀에서 소정의 바디 영역(21, 30)을 확보하면서도, 소스 선택 라인에 소정의 전압이 인가될 경우 해당 바디 영역이 완전히 공핍(depletion) 되도록 하기 위해선, 도 30 및 도 31의 결과를 참조하여 40~60 nm 인 것으로 하는 것이 바람직하다.
그리고, 상기 각 층 실리콘 핀(110, 120)의 높이는 단채널 효과(short channel effect)가 일어나지 않을 정도로 높은 것이 좋은데, 너무 높게 되면 수직 채널 길이가 길어져 저항이 그만큼 커지게 되어 읽기 동작 속도에 지장을 초래할 수 있으므로, 약 100 nm 내외로 하는 것이 바람직하다.
도 30에는 ATLAS tool을 통하여 실리콘 핀의 폭에 따른 공핍 정도를 삼차원 시뮬레이션을 한 결과를 보여주는데, 바디 접속 라인(BCL; 96)에 동일한 VCC를 인가할 경우라도 실리콘 핀의 폭을 50 nm로 하였을 때는 완전히 공핍되었지만, 실리콘 핀의 폭을 100 nm로 하였을 때는 바디 가운데 공핍되지 않은 부분이 있음을 알 수 있다.
또한, 도 31은 실리콘 핀의 폭에 따른 쓰기 동작 셀의 이웃한 셀에서의 간섭된 문턱전압 변화와 셀프부스팅된 채널 표면에서의 전기적 포텐셜을 보여주는데, 실리콘 핀의 폭이 50 nm일 경우는 8.5 V 근처까지 표면의 전기적 포텐셜이 올라가서 간섭이 없게 되나, 핀의 폭이 증가함에 따라 바디 접속 라인에 인가된 접지 전압의 영향을 받게 되어 표면의 전기적 포텐셜이 점차 낮아지게 되고 결국 쓰기 시 간섭을 받게 되어 문턱전압이 크게 변하게 되는 것을 알 수 있다.
따라서, 실리콘 핀의 폭을 적절히 선택하면, 소스 선택 라인에 소정의 전압을 인가함으로써, 각 층 메모리 셀들의 바디를 플로팅시켜 셀프부스팅 효과를 극대화시킬 수 있어 쓰기 동작시 이웃한 셀(다른 층의 셀)로의 간섭을 완전히 제거할 수 있는 장점이 있다.
다음은 도 2 내지 도 17을 참조하며 본 발명에 따르는 앤드형 어레이의 제조방법에 관한 실시예에 대하여 설명한다.
[어레이 제조방법에 관한
실시예
]
본 발명에 따르는 앤드형 어레이를 제조하기 위해서는 기본적으로, 상기 기판을 이루는 실리콘에 상기 층간 물질을 에피택시(epitaxy)로 성장시키는 제 1 단계와;
상기 층간 물질 상에 상기 기판과 동일한 제 1 실리콘층을 에피택시(epitaxy)로 성장시키고, 제 1 마스크로 이온주입하여 제 1 층 실리콘 핀의 로컬 비트 라인 도핑층 및 공통 소스 라인 연결 도핑층을 형성하는 제 2 단계와;
상기 제 1 실리콘층 상에 제 2 실리콘층을 에피택시(epitaxy)로 성장시키고, 제 2 마스크로 이온주입하여 상기 제 1 층 실리콘 핀의 로컬 소스 라인 도핑층 및 비트 라인 연결 도핑층을 형성하는 제 3 단계와;
상기 제 2 실리콘층 상에 상기 제 1 단계 내지 상기 제 3 단계를 N 번 반복하여 층간물질층/도핑된 제 1 실리콘층/도핑된 제 2 실리콘층 구조가 N개 반복되도록 한 다음, 상기 기판 전면에 산화막을 덮고, 제 3 마스크로 식각 패턴을 만들어 식각함으로써 복수 개의 N층 실리콘 핀들로 액티브를 형성하는 제 4 단계와;
상기 복수 개의 N층 실리콘 핀들을 감싸며 상기 제 2 절연막 내지 상기 제 4 절연막을 형성하는 제 5 단계와;
상기 기판 전면에 도전성 물질을 증착하고, 제 4 마스크로 식각 패턴을 만들어 식각함으로써 상기 드레인 선택 라인, 상기 소스 선택 라인 및 상기 복수 개의 워드 라인들을 형성하는 제 6 단계와;
상기 기판 전면에 도핑차단물질을 증착하고 상기 드레인 선택 라인과 나란하게 이격된 상기 복수 개의 N층 실리콘 핀들의 각 가장 자리 일 부분만 드러나게 제 5 마스크를 이용하여 상기 도핑차단물질을 식각한 다음 이온주입하여 상기 각 비트 라인의 컨택을 위한 도핑층을 형성하는 제 7 단계와;
상기 기판 전면에 식각차단물질을 증착하고 상기 각 비트 라인의 컨택 영역 및 상기 공통 소스 라인과 상기 바디 접속 라인이 형성될 영역은 제외한 나머지 부분은 드러나도록 제 6 마스크를 이용하여 상기 식각차단물질을 식각하고, 상기 식각차단물질의 식각으로 드러난 상기 제 2 절연막 내지 상기 제 4 절연막을 제거하는 제 8 단계와;
상기 제 2 절연막 내지 상기 제 4 절연막의 제거로 드러난 상기 각 N층 실리콘 핀의 바닥 및 각 실리콘 핀 사이에 있는 상기 층간 물질을 기초로 상기 드레인 선택 라인, 상기 소스 선택 라인 및 상기 복수 개의 워드 라인들 각각에 포함된 상기 층간 물질을 식각하여 제거하는 제 9 단계와;
상기 기판 전면에 제 1 층간 절연막을 증착하여 상기 층간 물질이 제거된 공간에 상기 제 1 층간 절연막으로 채우고 평탄화시키는 제 10 단계와;
상기 평탄화된 제 1 층간 절연막의 상부에 제 7 마스크를 이용하여 상기 공통 소스 라인 형성 부위만 드러나도록 상기 제 1 층간 절연막을 식각하고, 도전성 물질로 채워 상기 공통 소스 라인을 형성하는 제 11 단계와;
상기 기판 전면에 제 2 층간 절연막을 증착하고 제 8 마스크를 이용하여 상기 바디 접속 라인 형성 부위만 드러나도록 상기 제 2 층간 절연막을 식각하고, 도전성 물질로 채워 상기 바디 접속 라인을 형성하는 제 12 단계와;
상기 기판 전면에 제 3 층간 절연막을 증착하고 제 9 마스크를 이용하여 상기 각 비트 라인의 컨택을 위한 복수 개의 컨택 홀들을 형성하는 제 13 단계와;
상기 기판 전면에 도전성 물질을 증착하여 상기 복수 개의 컨택 홀들을 채우 고, 상기 도전성 물질 상부를 평탄화시킨 다음, 제 10 마스크를 이용하여 상기 각 비트 라인을 형성하는 제 14 단계를 포함하게 된다.
따라서, 상기 각 단계별로 살펴보면, 먼저 제 1 단계로, 도 3과 같이, 준비된 실리콘 기판(10)에 층간 물질(11)을 에피택시(epitaxy)로 소정의 두께로 성장시킨다. 이때, 상기 실리콘 기판(10)은 p형 반도체 실리콘 기판을 사용할 수 있다.
이어, 제 2 단계로, 도 4와 같이, 상기 층간 물질(11) 상에 상기 기판(10)과 동일한 제 1 실리콘층(20)을 에피택시(epitaxy)로 성장시키고, 제 1 마스크로 이온주입하여 제 1 층 실리콘 핀의 로컬 비트 라인 도핑층(22) 및 공통 소스 라인 연결 도핑층(24)을 형성한다. 여기서, 상기 이온주입 에너지 및 농도는 층간 물질(11) 위까지 n형 불순물이 주입되도록 통상의 소스/드레인 형성을 위한 도즈량으로 실시할 수 있다.
다음, 제 3 단계로, 도 5와 같이, 상기 제 1 실리콘층(20) 상에 제 2 실리콘층(21)을 에피택시(epitaxy)로 성장시키고, 제 2 마스크로 이온주입하여 상기 제 1 층 실리콘 핀의 로컬 소스 라인 도핑층(28) 및 비트 라인 연결 도핑층(26)을 형성한다. 이때, 상기 제 2 실리콘층(21)의 두께는 상기 제 1 실리콘층(20)의 두께보다 2배 이상으로 하여 제 1 층의 바디 영역을 확보하는 것이 바람직하다.
이어, 제 4 단계로, 도 6 내지 도 8과 같이, 상기 제 2 실리콘층(21) 상에 상기 제 1 단계 내지 상기 제 3 단계를 N 번 반복하여 층간물질층/도핑된 제 1 실리콘층/도핑된 제 2 실리콘층 구조가 N개 반복되도록 한 다음, 상기 기판 전면에 산화막(40)을 덮고, 제 3 마스크로 식각 패턴을 만들어 기판(10)이 드러나도록 식각함으로써 복수 개의 N층 실리콘 핀(100)들로 액티브를 형성한다. 도 8은 2층 실리콘 핀(100)이 3개 도시되어 있다. 도면부호 101은 2층 실리콘 핀(100) 사이에 드러난 트렌치를 나타낸다.
다음, 제 5 단계로, 도 9와 같이, 상기 복수 개의 N층 실리콘 핀(100)들을 감싸며 상기 제 2 절연막 내지 상기 제 4 절연막(50)을 형성한다. 도 9에선 상기 제 2 절연막 내지 상기 제 4 절연막을 동일한 산화막/전하저장층/산화막 구조를 가지는 것으로 나타낸 것이다. 여기서, 전하저장층은 질화막과 같은 절연성 물질뿐만 아니라 불순물 주입된 실리콘계 물질 또는 금속과 같은 도전성 물질일 수 있다.
이어, 제 6 단계로, 도 10과 같이, 상기 기판 전면에 도전성 물질을 증착하고, 제 4 마스크로 식각 패턴을 만들어 식각함으로써 상기 드레인 선택 라인(61, 62), 상기 소스 선택 라인(65, 66) 및 상기 복수 개의 워드 라인들(63, 64)을 형성한다. 여기서, 도전성 물질은 불순물 주입된 실리콘계 물질 또는 금속이다(이하, 동일).
다음, 제 7 단계로, 도 11과 같이, 상기 기판 전면에 도핑차단물질(예컨대, 감광막; 70)을 증착하고 상기 드레인 선택 라인(61)과 나란하게 이격된 상기 복수 개의 N층 실리콘 핀(100)들의 각 가장 자리 일 부분만 드러나게 제 5 마스크를 이용하여 상기 도핑차단물질을 식각한 다음 이온주입하여 상기 각 비트 라인의 컨택을 위한 도핑층(72)을 형성한다. 이때, 이온주입은 n형 불순물로 상기 도핑차단물질 식각으로 드러난 산화막/전하저장층/산화막을 제거하고 수행할 수도 있고, 상기 산화막/전하저장층/산화막을 마치 희생 산화막으로 하여 이온주입을 수행할 수 있 다. 다만, 이온주입 에너지를 충분히 하여 각 실리콘 층에 이온 주입이 될 수 있도록 해야하고 도즈량도 상기 비트 라인 연결 도핑층(26, 36) 보다 크게 하는 것이 바람직하다. 도 11에서 n과 n+의 표시는 도즈량 차이에 따른 불순물 농도의 상대적 크기를 구분하기 위한 것으로, 전자가 후자보다 불순물 농도가 낮다.
이어, 제 8 단계로, 도 12와 같이, 상기 도핑차단물질(70)을 제거한 다음, 상기 기판 전면에 식각차단물질(예컨대, 감광막)을 증착하고 상기 각 비트 라인의 컨택 영역(74) 및 상기 공통 소스 라인과 상기 바디 접속 라인이 형성될 영역(76)은 제외한 나머지 부분은 드러나도록 제 6 마스크를 이용하여 상기 식각차단물질을 식각하고, 상기 식각차단물질의 식각으로 드러난 상기 제 2 절연막 내지 상기 제 4 절연막(50)을 제거한다.
다음, 제 9 단계로, 도 13과 같이, 상기 제 2 절연막 내지 상기 제 4 절연막의 제거로 드러난 상기 각 N층 실리콘 핀의 바닥 및 각 실리콘 핀 사이에 있는 상기 층간 물질(11)(12)을 기초로 상기 드레인 선택 라인(61, 62), 상기 소스 선택 라인(65, 66) 및 상기 복수 개의 워드 라인들(63, 64) 각각에 포함된 상기 층간 물질을 식각하여 제거한다. 이때의 식각은 상기 제 2 절연막 내지 상기 제 4 절연막의 제거로 드러난 층간 물질(11)(12)인 실리콘 게르마늄(SiGe)을 기초로 상기 각 라인들이 감싸고 있는 부분도 식각시키기 위하여 습식 식각을 함이 바람직하다.
이어, 제 10 단계로, 도 14와 같이, 상기 기판 전면에 제 1 층간 절연막(92)을 증착하여 상기 층간 물질이 제거된 공간(80)에 상기 제 1 층간 절연 막(90a)(90b)으로 채우고 평탄화시킨다.
다음, 제 11 단계로, 도 15와 같이, 상기 평탄화된 제 1 층간 절연막(92)의 상부에 제 7 마스크를 이용하여 상기 공통 소스 라인 형성 부위(94)만 드러나도록 상기 제 1 층간 절연막을 식각하고, 도전성 물질로 채워 상기 공통 소스 라인(94a)을 형성한다.
이어, 제 12 단계로, 도 16과 같이, 상기 기판 전면에 다시 제 2 층간 절연막(95)을 증착하고 제 8 마스크를 이용하여 상기 바디 접속 라인 형성 부위만 드러나도록 상기 제 2 층간 절연막을 식각하고, 도전성 물질로 채워 상기 바디 접속 라인(96)을 형성한다.
다음, 제 13 단계로, 도 17과 같이, 상기 기판 전면에 제 3 층간 절연막(97)을 증착하고 제 9 마스크를 이용하여 상기 각 비트 라인의 컨택을 위한 복수 개의 컨택 홀(미도시)들을 형성한다.
이어, 제 14 단계로, 도 17과 같이, 상기 기판 전면에 도전성 물질(98)을 증착하여 상기 복수 개의 컨택 홀들을 채우고, 상기 도전성 물질 상부를 평탄화시킨 다음, 제 10 마스크를 이용하여 상기 각 비트 라인(98a, 98b, 98c)을 형성한다.
상기 제조방법에 관한 실시예에서, 상기 제 4 단계의 상기 실리콘 핀의 층 수를 증가시키기 위한 반복 공정은, 도 7 내지 도 17과 같이, 각 반복 공정마다 서로 다른 마스크인 제 1-M 마스크 및 제 2-M 마스크 중 어느 하나를 이용하여, 상기 로컬 비트 라인 도핑층(22, 32)은 상기 각 비트 라인의 컨택(72)을 향하여 그 길이가 점차 증가하도록 하고, 상기 공통 소스 라인 연결 도핑층(24, 34)은 상기 각 비트 라인의 컨택(72)을 향하여 그 길이가 점차 감소하도록 하여 상기 로컬 비트 라인 도핑층(22, 32)과의 이격 길이가 점차 증가하도록 하고, 상기 로컬 소스 라인 도핑층(28, 38)은 상기 공통 소스 라인(94a)을 향하여 그 길이가 점차 증가하도록 하고, 상기 비트 라인 연결 도핑층(26, 36)은 상기 공통 소스 라인(94a)을 향하여 그 길이가 점차 감소하도록 하여 상기 로컬 소스 라인 도핑층(28, 38)과의 이격 길이가 점차 증가하도록 상기 각 이온주입 공정이 이루어지도록 하는 것이 바람직하다.
또한, 상기 제 5 단계에서 제 4 절연막만 전하 저장층을 사이에 두고 양측에서 둘러싸는 산화막으로 구성될 수 있게 할 수 있다.
기타, 상기 기판 및 각 실리콘 핀의 바디는 p형 반도체이고, 상기 로컬 비트 라인 도핑층, 상기 로컬 소스 라인 도핑층, 상기 비트 라인 연결 도핑층, 상기 공통 소스 라인 연결 도핑층 및 상기 각 비트 라인의 컨택을 위한 도핑층은 각각 n형 불순물 도핑층이고, 상기 공통 소스 라인 형성을 위한 도전성 물질은 n형 불순물이 도핑된 실리콘계 물질 또는 금속이고, 상기 바디 접속 라인 형성을 위한 도전성 물질은 p형 불순물이 도핑된 실리콘계 물질 또는 금속인 것으로 할 수 있다.
다음은 본 발명에 따르는 앤드형 어레이의 동작방법에 관한 실시예에 대하여 설명한다.
본 발명에 따른 앤드형 어레이의 동작방법은 기본적으로, 상기 본 발명에 따르는 어레이의 구조에 관한 실시예의 상기 각 비트 라인, 상기 2개 이상의 드레인 선택 라인들, 상기 복수 개의 워드 라인들, 상기 2개 이상의 소스 선택 라인들, 상기 공통 소스 라인 및 상기 바디 접속 라인 각각에 소정의 바이어스(bias) 전압을 인가함으로써, 상기 복수 개의 메모리 셀들 중에서 특정 층의 실리콘 핀에 있는 특정 셀을 선택하여, 상기 선택된 특정 메모리 셀을 읽거나, 상기 선택된 특정 메모리 셀에 F-N 터널링 방식으로 수직 이중채널에 있는 전자를 주입하여 프로그램하고, 상기 바이어스 전압 조건을 바꾸어 F-N 터널링 방식으로 각 실리콘 핀의 바디 영역에 있는 정공을 주입하여 상기 복수 개의 다층 실리콘 핀들에 형성된 메모리 블록 전체를 동시에 이레이즈한다.
보다 구체적으로, 상기 2개 이상의 드레인 선택 라인들 중 상기 복수 개의 워드 라인들과 N번째 가까운 드레인 선택 라인(DSLN)에는 여기에 연결된 상기 제 1 선택 트랜지스터들만 켜지도록 Von을 인가하고, 나머지 상기 드레인 선택 라인들은 Von보다 낮은 전압을 인가하거나 플로팅(floating)시키고, 상기 2개 이상의 소스 선택 라인들 중 상기 복수 개의 워드 라인들과 N번째 가까운 소스 선택 라인(SSLN)에는 여기에 연결된 상기 제 2 선택 트랜지스터들만 켜지도록 Von을 인가하고, 나머지 상기 소스 선택 라인들은 Von보다 낮은 전압을 인가하거나 플로팅(floating)시켜, 상기 다층 실리콘 핀 중 N번째 층의 실리콘 핀을 선택하는 방식으로, 본 발명에 의한 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이를 동작한다.
이하, 각 동작별 실시예에 대하여 보다 구체적으로 설명한다.
[어레이 리드 방법에 관한
실시예
]
상기 다층 실리콘 핀 중 1번째 층에 있는 특정 메모리 셀(Cell 1)을 읽기(리드) 위하여, 도 25와 같이, 우선 상기 복수 개의 워드 라인들과 1번째 가까운 드레인 선택 라인(DSL1)에는 여기에 연결된 상기 제 1 선택 트랜지스터들만 켜지도록 Von을 인가하고, 나머지 상기 드레인 선택 라인들(DSL2 등)은 Von보다 낮은 전압 Voff를 인가하고, 상기 2개 이상의 소스 선택 라인들 중 상기 복수 개의 워드 라인들과 1번째 가까운 소스 선택 라인(SSL1)에는 여기에 연결된 상기 제 2 선택 트랜지스터들만 켜지도록 Von을 인가하고, 나머지 상기 소스 선택 라인들(SSL2 등)은 Von보다 낮은 전압 Voff를 인가하여, 상기 다층 실리콘 핀 중 1번째 층의 실리콘 핀을 선택한 다음, 상기 선택된 특정 메모리 셀(Cell 1)을 지나는 비트 라인(BLn-j)및 워드 라인(WL1)은 각각 VCC 전압을 인가하고, 나머지 상기 각 비트 라인 및 나머지 상기 워드 라인들(WLm)에는 각각 플로팅(floating)시키고, 상기 공통 소스 라인(CSL)은 0 V(접지)를 인가한다.
그리고, 상기 다층 실리콘 핀 중 2번째 층에 있는 특정 메모리 셀(Cell 2)을 읽기(리드) 위해서는, 도 26과 같이, 우선 상기 복수 개의 워드 라인들과 2번째 가까운 드레인 선택 라인(DSL2)에는 여기에 연결된 상기 제 1 선택 트랜지스터들만 켜 지도록 Von을 인가하고, 나머지 상기 드레인 선택 라인들(DSL1 등)은 Von보다 낮은 전압 Voff를 인가하고, 상기 2개 이상의 소스 선택 라인들 중 상기 복수 개의 워드 라인들과 2번째 가까운 소스 선택 라인(SSL2)에는 여기에 연결된 상기 제 2 선택 트랜지스터들만 켜지도록 Von을 인가하고, 나머지 상기 소스 선택 라인들(SSL1 등)은 Von보다 낮은 전압 Voff를 인가하여, 상기 다층 실리콘 핀 중 2째 층의 실리콘 핀을 선택한 다음, 상기와 동일하게 상기 선택된 특정 메모리 셀(Cell 2)을 지나는 비트 라인(BLn-j)및 워드 라인(WL1)은 각각 VCC 전압을 인가하고, 나머지 상기 각 비트 라인 및 나머지 상기 워드 라인들(WLm)에는 각각 플로팅(floating)시키고, 상기 공통 소스 라인(CSL)은 0 V(접지)를 인가한다.
[어레이 프로그램 방법에 관한
실시예
]
상기 다층 실리콘 핀 중 1번째 층에 있는 특정 메모리 셀(Cell 1)을 프로그램하기 위하여, 도 27과 같이, 우선 상기 복수 개의 워드 라인들과 1번째 가까운 드레인 선택 라인(DSL1)에는 여기에 연결된 상기 제 1 선택 트랜지스터들만 켜지도록 Von을 인가하고, 나머지 상기 드레인 선택 라인들(DSL2 등)은 Von보다 낮은 전압 Voff를 인가하고, 상기 2개 이상의 소스 선택 라인들 중 상기 복수 개의 워드 라인들과 1번째 가까운 소스 선택 라인(SSL1)에는 여기에 연결된 상기 제 2 선택 트랜지 스터들만 켜지도록 Von을 인가하고, 나머지 상기 소스 선택 라인들(SSL2 등)은 Von보다 낮은 전압 Voff를 인가하여, 상기 다층 실리콘 핀 중 1번째 층의 실리콘 핀을 선택한 다음, 상기 선택된 특정 메모리 셀(Cell 1)을 지나는 비트 라인(BLn-j)및 워드 라인(WL1)은 각각 0 V(접지) 및 VPGM 전압을 인가하고, 나머지 상기 각 비트 라인 및 나머지 상기 워드 라인들(WLm)에는 각각 플로팅(floating)시킨다.
이 경우 동일한 워드 라인(WL1)에 연결되어 있는 층을 달리하는 이웃 셀(Cell 2)에도 채널은 형성되나 소스/드레인이 플로팅 되어, 이웃 셀의 채널 전위는 워드 라인(WL1)에 인가된 전압 분배로 상승하게 되어, 즉 셀프부스팅되어, 상기 이웃 셀에 원하지 않은 프로그램이 되는 것을 막을 수 있게 된다.
상기 셀프부스팅 효과는 실리콘 핀의 폭을 적절히 함으로써(40~60 nm 정도), 상기 소스 선택 라인(SSL1)에 Von 인가로 여기에 연결된 상기 제 2 선택 트랜지스터들이 켜지면서 바디 영역이 완전 공핍되어, 바디 접속 라인(BCL)에 0 V(접지) 등으로 인한 영향(이웃 셀의 채널 전압 강하)을 완전 차단시켜 주므로, 그 효과를 더욱 극대화시킬 수 있는 장점이 있다.
같은 방법으로, 상기 다층 실리콘 핀 중 2번째 층에 있는 특정 메모리 셀(Cell 2)을 프로그램하기 위하여, 도 28과 같이, 우선 상기 복수 개의 워드 라인들과 2번째 가까운 드레인 선택 라인(DSL2)에는 여기에 연결된 상기 제 1 선택 트랜 지스터들만 켜지도록 Von을 인가하고, 나머지 상기 드레인 선택 라인들(DSL1 등)은 Von보다 낮은 전압 Voff를 인가하고, 상기 2개 이상의 소스 선택 라인들 중 상기 복수 개의 워드 라인들과 2번째 가까운 소스 선택 라인(SSL2)에는 여기에 연결된 상기 제 2 선택 트랜지스터들만 켜지도록 Von을 인가하고, 나머지 상기 소스 선택 라인들(SSL1 등)은 Von보다 낮은 전압 Voff를 인가하여, 상기 다층 실리콘 핀 중 2번째 층의 실리콘 핀을 선택한 다음, 상기와 동일하게 상기 선택된 특정 메모리 셀(Cell 2)을 지나는 비트 라인(BLn -j) 및 워드 라인(WL1)은 각각 0 V(접지) 및 VPGM 전압을 인가하고, 나머지 상기 각 비트 라인 및 나머지 상기 워드 라인들(WLm)에는 각각 플로팅(floating)시킨다.
이때는 이웃 셀(Cell 1)이 셀프부스팅되어 프로그램되지 않게 되고, 소스 선택 라인(SSL2)의 Von 인가로 여기에 연결된 상기 제 2 선택 트랜지스터들이 켜지면서 바디 영역이 완전 공핍되어, 바디 접속 라인(BCL)에 0 V(접지) 등으로 인한 영향(이웃 셀의 채널 전압 강하)을 완전 차단시켜 주므로, 상기 셀프부스팅 효과를 극대화시킬 수 있게 된다.
[어레이
이레이즈
방법에 관한
실시예
]
마지막으로, 도 29와 같이, 상기 복수 개의 다층 실리콘 핀들에 형성된 메모리 블록을 지나가는 모든 워드 라인들(WL1, ..., WLm)은 각 실리콘 핀의 바디 영역이 완전히 공핍되지 않을 전압 VERS를 인가하고, 상기 바디 접속 라인(BCL)은 상기 각 실리콘 핀의 바디에 있는 정공이 F-N 터널링될 수 있도록 상기 VERS 보다 높은 전압 VB를 인가하고, 나머지 상기 각 라인은 플로팅(floating)시켜, 상기 블록의 메모리 셀들을 한번에 이레이즈할 수 있다.
특히, 상기 VERS는 0 V(접지)로 하고, VB는 VERS의 절대값 크기로 인가하여 이레이즈 할 수 있다.
이상으로, 본 발명의 실시예에 대하여 상세히 설명하였지만, 이에 한정되는 것은 아니고 당해 기술분야에서 통상의 지식을 가진 자에 의해 다양하게 변형 실시할 수 있음은 물론이다. 그러나, 수직하게 실리콘 핀을 다층으로 형성하고 각 층에 상, 하로 소정 거리로 이격하여 도핑층을 형성하여 각각 로컬 비트 라인과 로컬 드레인 라인으로 사용하는 앤드형 어레이에 관한 어떤 실시예도 본 발명의 기술적 사상에 속한다고 보아야 할 것이다.
도 1은 종래 앤드형 플래시 메모리 어레이의 구조도이다.
도 2는 본 발명에 따른 앤드형 플래시 메모리 어레이의 레이아웃이다.
도 3 내지 도 17은 각각 본 발명에 따른 앤드형 플래시 메모리 어레이의 제조 공정 사시도이다.
도 18 내지 도 24는 각각 도 17의 AA', BB', CC', DD', EE', FF', GG'선을 따라 절단된 구조 단면도이다.
도 25 내지 도 29는 각각 본 발명에 따른 앤드형 플래시 메모리 어레이의 동작방법을 설명하기 위한 일 단면도이다.
도 30은 실리콘 핀의 폭에 따른 공핍 정도를 보여주는 시뮬레이션 결과 출력물이다.
도 31은 실리콘 핀의 폭에 따른 쓰기 동작시 이웃한 셀의 문턱전압 변화와 셀프부스팅된 채널의 전기적 포텐셜을 보여주는 전기특성도이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 반도체 기판 11, 12 : 층간 물질
22, 32 : 로컬 비트 라인 도핑층 24, 34 : 공통 소스 연결 도핑층
26, 36 : 비트 라인 연결 도핑층 28, 38 : 로컬 소스 라인 도핑층
21, 30 : 각 실리콘 핀의 바디 영역 40 : 산화막
50 : 제 2 내지 제 4 절연막 61, 62 : 드레인 선택라인
63, 64 : 워드 라인 65, 66 : 소스 선택 라인
74, 76 : 식각방지물질 80 : 층간 물질의 식각으로 드러난 슬릿
92 : 제 1 층간 절연막(산화물) 94a : 공통 소스 라인
95 : 제 2 층간 절연막 96 : 바디 접속 라인
97 : 제 3 층간 절연막 98a, 98b, 98c : 비트 라인
100 : 다층 실리콘 핀 110, 120 : 각각 제 1 층 및 제 2 층 실리콘 핀
Claims (29)
- 하나 이상의 비트 라인과,상기 각 비트 라인에 제 1 선택 트랜지스터에 의하여 접속되는 로컬 비트 라인과,상기 로컬 비트 라인을 공통 드레인 라인으로 하여 병렬연결되는 복수 개의 메모리 셀들과,상기 각 메모리 셀의 소스가 공통 접속되는 로컬 소스 라인과,상기 로컬 소스 라인이 제 2 선택 트랜지스터에 의하여 접속되는 상기 각 비트 라인과 수직 배열된 공통 소스 라인과,상기 제 1 선택 트랜지스터의 게이트 및 상기 제 2 선택 트랜지스터의 게이트에 각각 전기적으로 연결되어 상기 각 비트 라인과 교차 되도록 배열된 드레인 선택 라인 및 소스 선택 라인과,상기 각 메모리 셀의 게이트와 전기적으로 연결되어 상기 각 비트 라인과 교차 되도록 배열된 복수 개의 워드 라인들을 포함하여 구성된 앤드형 플래시 메모리 어레이에 있어서,상기 로컬 비트 라인과 상기 로컬 소스 라인은 기판상에 일 방향으로 일정 폭과 일정 높이를 갖도록 제 1 절연막을 포함한 층간 물질을 사이에 두고 2개 이상 적층된 다층 실리콘 핀 각각에 수직으로 일정거리 떨어진 불순물 도핑층으로 형성된 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이.
- 제 1 항에 있어서,상기 로컬 비트 라인을 이루는 불순물 도핑층(로컬 비트 라인 도핑층)은 상기 다층 실리콘 핀의 각 실리콘 핀 일측에서 공통된 상기 각 비트 라인의 컨택을 향하여 길이가 서로 다르게 확장되어 형성된 것이고,상기 로컬 소스 라인을 이루는 불순물 도핑층(로컬 소스 라인 도핑층)은 상기 다층 실리콘 핀의 각 실리콘 핀 타측에서 공통된 상기 공통 소스 라인을 향하여 길이가 서로 다르게 확장되어 형성된 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이.
- 제 2 항에 있어서,상기 다층 실리콘 핀의 각 실리콘 핀에는,상기 로컬 비트 라인 도핑층의 일단과 서로 마주보며 일부 겹치도록 상기 로컬 소스 라인 도핑층과 같은 높이에 상기 로컬 소스 라인 도핑층과 이격되어 상기 각 비트 라인과 전기적으로 연결되기 위한 비트 라인 연결 도핑층과;상기 로컬 소스 라인 도핑층의 일단과 서로 마주보며 일부 겹치도록 상기 로컬 비트 라인 도핑층과 같은 높이에 상기 로컬 비트 라인 도핑층과 이격되어 상기 공통 소스 라인과 전기적으로 연결되기 위한 공통 소스 라인 연결 도핑층이 더 형성된 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이.
- 제 3 항에 있어서,상기 제 1 선택 트랜지스터는 복수 개로, 각각 상기 비트 라인 연결 도핑층과 상기 로컬 비트 라인 도핑층이 서로 마주보며 일부 겹치는 부위에 형성되고,상기 제 2 선택 트랜지스터는 복수 개로, 각각 상기 공통 소스 라인 연결 도핑층과 상기 로컬 소스 라인 도핑층이 서로 마주보며 일부 겹치는 부위에 형성된 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이.
- 제 4 항에 있어서,상기 드레인 선택 라인은 2개 이상으로, 각각 적어도 상기 제 1 선택트랜지스터 중 하나를 지나가고,상기 소스 선택 라인은 2개 이상으로, 각각 적어도 상기 제 2 선택트랜지스터 중 하나를 지나가는 것을 특징으로 하는 수직구조를 갖는 앤드형 플래시 메모리 어레이.
- 제 5 항에 있어서,상기 드레인 선택 라인의 개수 및 상기 소스 선택 라인의 개수는 각각 상기 다층 실리콘 핀의 층수와 동일한 것을 특징으로 하는 수직구조를 갖는 앤드형 플래시 메모리 어레이.
- 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,상기 다층 실리콘 핀은 상기 제 1 절연막을 포함한 층간 물질을 바닥층으로 하여 상기 기판상에 일정 간격으로 상기 비트 라인 수만큼 복수 개로 형성된 것을 특징으로 하는 수직구조를 갖는 앤드형 플래시 메모리 어레이.
- 제 7 항에 있어서,상기 드레인 선택 라인은 제 2 절연막을 사이에 두고 상기 복수 개의 다층 실리콘 핀들을 감싸며 상기 제 1 선택 트랜지스터의 게이트와 일체로 형성되고,상기 소스 선택 라인은 제 3 절연막을 사이에 두고 상기 복수 개의 다층 실리콘 핀들을 감싸며 상기 제 2 선택 트랜지스터의 게이트와 일체로 형성된 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이.
- 제 8 항에 있어서,상기 복수 개의 워드 라인들은 전하 저장층을 포함한 제 4 절연막을 사이에 두고 상기 복수 개의 다층 실리콘 핀들을 감싸며, 각각 적어도 상기 복수 개의 메모리 셀들 중 하나를 지나고, 상기 각 메모리 셀의 게이트와 일체로 형성된 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이.
- 제 9 항에 있어서,상기 전하 저장층은 상기 제 4 절연막으로 둘러싸인 절연성 물질층 또는 도전성 물질층인 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이.
- 제 10 항에 있어서,상기 제 2 절연막, 상기 제 3 절연막 및 상기 제 4 절연막은 산화막이고, 상기 절연성 물질층은 질화막인 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이.
- 제 10 항에 있어서,상기 제 2 절연막, 상기 제 3 절연막 및 상기 제 4 절연막은 모두 동일하게 산화막/질화막/산화막 구조로 된 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이.
- 제 12 항에 있어서,상기 제 1 절연막은 상기 각 비트 라인의 컨택 위치부터 상기 공통 소스 라인까지 산화막으로 형성되고, 상기 층간 물질은 상기 제 1 절연막의 일측 혹은 양측에 실리콘 게르마늄(SiGe)으로 형성된 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이.
- 제 9 항에 있어서,상기 공통 소스 라인은 상기 다층 실리콘 핀의 각 실리콘 핀에 형성된 공통 소스 라인 연결 도핑층과 전기적으로 연결되도록 상기 복수 개의 다층 실리콘 핀들을 감싸며 형성된 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이.
- 제 14 항에 있어서,상기 다층 실리콘 핀의 각 실리콘 핀 바디에 바디전압을 공급하기 위한 바디 접속 라인이 상기 공통 소스 라인과 나란하게 이격되어 상기 복수 개의 다층 실리콘 핀들을 감싸며 더 형성된 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이.
- 제 15 항에 있어서,상기 다층 실리콘 핀의 각 실리콘 핀 바디는 p형 반도체이고, 상기 로컬 비트 라인 도핑층, 상기 로컬 소스 라인 도핑층, 상기 비트 라인 연결 도핑층 및 상기 공통 소스 라인 연결 도핑층은 n형 불순물 도핑층인 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이.
- 제 16 항에 있어서,상기 각 다층 실리콘 핀의 상부에는 산화막으로 된 제 5 절연막이 더 형성되고,상기 제 2 절연막, 상기 제 3 절연막 및 상기 제 4 절연막은 각각 상기 제 5 절연막을 감싸며 또는 상기 제 5 절연막과 일체로 형성된 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이.
- 제 17 항에 있어서,상기 각 다층 실리콘 핀의 폭은 40~60 nm 인 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이.
- 제 15 항의 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이를 제조하기 위하여,상기 기판을 이루는 실리콘에 상기 층간 물질을 에피택시(epitaxy)로 성장시키는 제 1 단계와;상기 층간 물질 상에 상기 기판과 동일한 제 1 실리콘층을 에피택시(epitaxy)로 성장시키고, 제 1 마스크로 이온주입하여 제 1 층 실리콘 핀의 로컬 비트 라인 도핑층 및 공통 소스 라인 연결 도핑층을 형성하는 제 2 단계와;상기 제 1 실리콘층 상에 제 2 실리콘층을 에피택시(epitaxy)로 성장시키고, 제 2 마스크로 이온주입하여 상기 제 1 층 실리콘 핀의 로컬 소스 라인 도핑층 및 비트 라인 연결 도핑층을 형성하는 제 3 단계와;상기 제 2 실리콘층 상에 상기 제 1 단계 내지 상기 제 3 단계를 N 번 반복하여 층간물질층/도핑된 제 1 실리콘층/도핑된 제 2 실리콘층 구조가 N개 반복되도록 한 다음, 상기 기판 전면에 산화막을 덮고, 제 3 마스크로 식각 패턴을 만들어 식각함으로써 복수 개의 N층 실리콘 핀들로 액티브를 형성하는 제 4 단계와;상기 복수 개의 N층 실리콘 핀들을 감싸며 상기 제 2 절연막 내지 상기 제 4 절연막을 형성하는 제 5 단계와;상기 기판 전면에 도전성 물질을 증착하고, 제 4 마스크로 식각 패턴을 만들어 식각함으로써 상기 드레인 선택 라인, 상기 소스 선택 라인 및 상기 복수 개의 워드 라인들을 형성하는 제 6 단계와;상기 기판 전면에 도핑차단물질을 증착하고 상기 드레인 선택 라인과 나란하게 이격된 상기 복수 개의 N층 실리콘 핀들의 각 가장 자리 일 부분만 드러나게 제 5 마스크를 이용하여 상기 도핑차단물질을 식각한 다음 이온주입하여 상기 각 비트 라인의 컨택을 위한 도핑층을 형성하는 제 7 단계와;상기 기판 전면에 식각차단물질을 증착하고 상기 각 비트 라인의 컨택 영역 및 상기 공통 소스 라인과 상기 바디 접속 라인이 형성될 영역은 제외한 나머지 부분은 드러나도록 제 6 마스크를 이용하여 상기 식각차단물질을 식각하고, 상기 식각차단물질의 식각으로 드러난 상기 제 2 절연막 내지 상기 제 4 절연막을 제거하는 제 8 단계와;상기 제 2 절연막 내지 상기 제 4 절연막의 제거로 드러난 상기 각 N층 실리콘 핀의 바닥 및 각 실리콘 핀 사이에 있는 상기 층간 물질을 기초로 상기 드레인 선택 라인, 상기 소스 선택 라인 및 상기 복수 개의 워드 라인들 각각에 포함된 상기 층간 물질을 식각하여 제거하는 제 9 단계와;상기 기판 전면에 제 1 층간 절연막을 증착하여 상기 층간 물질이 제거된 공간에 상기 제 1 층간 절연막으로 채우고 평탄화시키는 제 10 단계와;상기 평탄화된 제 1 층간 절연막의 상부에 제 7 마스크를 이용하여 상기 공통 소스 라인 형성 부위만 드러나도록 상기 제 1 층간 절연막을 식각하고, 도전성 물질로 채워 상기 공통 소스 라인을 형성하는 제 11 단계와;상기 기판 전면에 제 2 층간 절연막을 증착하고 제 8 마스크를 이용하여 상기 바디 접속 라인 형성 부위만 드러나도록 상기 제 2 층간 절연막을 식각하고, 도전성 물질로 채워 상기 바디 접속 라인을 형성하는 제 12 단계와;상기 기판 전면에 제 3 층간 절연막을 증착하고 제 9 마스크를 이용하여 상기 각 비트 라인의 컨택을 위한 복수 개의 컨택 홀들을 형성하는 제 13 단계와;상기 기판 전면에 도전성 물질을 증착하여 상기 복수 개의 컨택 홀들을 채우고, 상기 도전성 물질 상부를 평탄화시킨 다음, 제 10 마스크를 이용하여 상기 각 비트 라인을 형성하는 제 14 단계를 포함하는 것을 특징으로 하는 수직구조를 갖는 앤드형 플래시 메모리 어레이의 제조방법.
- 제 19 항에 있어서,상기 제 4 단계의 상기 실리콘 핀의 층 수를 증가시키기 위한 반복 공정은,각 반복 공정마다 서로 다른 마스크인 제 1-M 마스크 및 제 2-M 마스크 중 어느 하나를 이용하여,상기 로컬 비트 라인 도핑층은 상기 각 비트 라인의 컨택을 향하여 길이가 점차 증가하고,상기 공통 소스 라인 연결 도핑층은 상기 각 비트 라인의 컨택을 향하여 길이가 점차 감소하고,상기 로컬 소스 라인 도핑층은 상기 공통 소스 라인을 향하여 길이가 점차 증가하고,상기 비트 라인 연결 도핑층은 상기 공통 소스 라인을 향하여 길이가 점차 감소하도록 상기 각 이온주입 공정이 이루어지는 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이의 제조방법.
- 제 19 항에 있어서,상기 제 5 단계의 상기 제 2 절연막 내지 제 4 절연막 중 어느 하나 이상은 전하 저장층을 사이에 두고 양측에서 둘러싸는 산화막인 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이의 제조방법.
- 제 21 항에 있어서,상기 전하 저장층은 절연성 물질층 또는 도전성 물질층으로 이루어진 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이의 제조방법.
- 제 22 항에 있어서,상기 기판은 p형 반도체이고,상기 로컬 비트 라인 도핑층, 상기 로컬 소스 라인 도핑층, 상기 비트 라인 연결 도핑층, 상기 공통 소스 라인 연결 도핑층 및 상기 각 비트 라인의 컨택을 위한 도핑층은 각각 n형 불순물 도핑층이고,상기 공통 소스 라인 형성을 위한 도전성 물질은 n형 불순물이 도핑된 실리콘계 물질 또는 금속이고,상기 바디 접속 라인 형성을 위한 도전성 물질은 p형 불순물이 도핑된 실리콘계 물질 또는 금속인 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이의 제조방법.
- 제 15 항의 수직구조를 갖는 앤드형 플래시 메모리 어레이에 대하여,상기 각 비트 라인, 상기 2개 이상의 드레인 선택 라인들, 상기 복수 개의 워드 라인들, 상기 2개 이상의 소스 선택 라인들, 상기 공통 소스 라인 및 상기 바디 접속 라인 각각에 소정의 바이어스(bias) 전압을 인가함으로써,상기 복수 개의 메모리 셀들 중에서 특정 층의 실리콘 핀에 있는 특정 셀을 선택하여, 상기 선택된 특정 메모리 셀을 읽거나, 상기 선택된 특정 메모리 셀에 F-N 터널링 방식으로 수직 이중채널에 있는 전자를 주입하여 프로그램하고,상기 바이어스 전압 조건을 바꾸어 F-N 터널링 방식으로 각 실리콘 핀의 바디 영역에 있는 정공을 주입하여 상기 복수 개의 다층 실리콘 핀들에 형성된 메모리 블록 전체를 동시에 이레이즈하는 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이의 동작방법.
- 제 24 항에 있어서,상기 2개 이상의 드레인 선택 라인들 중 상기 복수 개의 워드 라인들과 N번째 가까운 드레인 선택 라인(DSLN)에는 여기에 연결된 상기 제 1 선택 트랜지스터들만 켜지도록 Von을 인가하고, 나머지 상기 드레인 선택 라인들은 Von보다 낮은 전압을 인가하거나 플로팅(floating)시키고,상기 2개 이상의 소스 선택 라인들 중 상기 복수 개의 워드 라인들과 N번째 가까운 소스 선택 라인(SSLN)에는 여기에 연결된 상기 제 2 선택 트랜지스터들만 켜지도록 Von을 인가하고, 나머지 상기 소스 선택 라인들은 Von보다 낮은 전압을 인가하거나 플로팅(floating)시켜,상기 다층 실리콘 핀 중 N번째 층의 실리콘 핀을 선택하는 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이의 동작방법.
- 제 25 항에 있어서,상기 선택된 특정 메모리 셀을 지나는 비트 라인 및 워드 라인은 각각 VCC 및 VPASS 전압을 인가하고,나머지 상기 각 비트 라인 및 나머지 상기 워드 라인들에는 각각 플로팅(floating)시키고,상기 공통 소스 라인은 0 V(접지)를 인가하여,상기 N번째 층의 실리콘 핀에 있는 상기 선택된 특정 메모리 셀을 읽기(리드) 하는 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이의 동작방법.
- 제 25 항에 있어서,상기 선택된 특정 메모리 셀을 지나는 비트 라인 및 워드 라인은 각각 0 V(접지) 및 VPGM 전압을 인가하고,나머지 상기 각 비트 라인 및 나머지 상기 워드 라인들에는 각각 플로팅(floating)시켜,상기 N번째 층의 실리콘 핀에 있는 상기 선택된 특정 메모리 셀을 프로그램하는 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이의 동작방법.
- 제 24 항에 있어서,상기 복수 개의 다층 실리콘 핀들에 형성된 메모리 블록을 지나가는 모든 워드 라인들은 각 실리콘 핀의 바디 영역이 완전히 공핍되지 않을 전압 VERS를 인가하고,상기 바디 접속 라인은 상기 각 실리콘 핀의 바디에 있는 정공이 F-N 터널링될 수 있도록 상기 VERS 보다 높은 전압 VB를 인가하고,나머지 상기 각 라인은 플로팅(floating)시켜,상기 블록의 메모리 셀들을 한번에 이레이즈하는 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이의 동작방법.
- 제 28 항에 있어서,상기 VERS는 0 V(접지)로 하고, 상기 VB는 VERS의 절대값 크기인 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이의 동작방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080044005A KR101037621B1 (ko) | 2008-05-13 | 2008-05-13 | 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이와 그제작방법 및 동작방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080044005A KR101037621B1 (ko) | 2008-05-13 | 2008-05-13 | 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이와 그제작방법 및 동작방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090118299A KR20090118299A (ko) | 2009-11-18 |
| KR101037621B1 true KR101037621B1 (ko) | 2011-05-27 |
Family
ID=41602280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080044005A KR101037621B1 (ko) | 2008-05-13 | 2008-05-13 | 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이와 그제작방법 및 동작방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101037621B1 (ko) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101128420B1 (ko) | 2010-04-02 | 2012-03-27 | 서울대학교산학협력단 | 비트라인과 접지선택라인이 연결된 스타구조를 갖는 낸드 플래시 메모리 어레이 및 그 동작방법 |
| KR101147526B1 (ko) * | 2010-04-02 | 2012-05-21 | 서울대학교산학협력단 | 전기적 초기화로 층간 구별되는 3차원 낸드 플래시 메모리 어레이 및 그 제조방법 |
| CN102610576A (zh) * | 2011-01-19 | 2012-07-25 | 旺宏电子股份有限公司 | 多层单晶三维堆栈式存储器及其制造方法 |
| CN102637692A (zh) * | 2011-02-10 | 2012-08-15 | 旺宏电子股份有限公司 | 快闪存储器结构及其制造与操作方法 |
| US9257444B2 (en) | 2012-12-07 | 2016-02-09 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor devices having vertical cells |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101117589B1 (ko) * | 2010-02-19 | 2012-02-20 | 서울대학교산학협력단 | 단결정 스타구조 형성방법 및 이를 이용한 3차원 낸드 플래시 메모리 어레이 |
| KR102564385B1 (ko) * | 2015-12-30 | 2023-08-08 | 에스케이하이닉스 주식회사 | 핀 트랜지스터, 핀 트랜지스터의 제조 방법 및 이를 포함하는 전자 장치 |
| US11145674B1 (en) * | 2020-04-07 | 2021-10-12 | Macronix International Co., Ltd. | 3D memory device and method of manufacturing the same |
| KR102622628B1 (ko) * | 2022-03-31 | 2024-01-08 | 서울시립대학교 산학협력단 | 3차원 적층형 디램 어레이 및 그 제조방법 |
| EP4307368A4 (en) | 2022-05-31 | 2024-08-21 | Changxin Memory Tech Inc | SEMICONDUCTOR STRUCTURE AND MANUFACTURING METHODS THEREFOR |
| CN117219615A (zh) * | 2022-05-31 | 2023-12-12 | 长鑫存储技术有限公司 | 半导体结构及其制作方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6639268B2 (en) | 2001-02-09 | 2003-10-28 | Micron Technology, Inc. | Flash memory with ultra thin vertical body transistors |
| KR20080051014A (ko) * | 2006-12-04 | 2008-06-10 | 삼성전자주식회사 | 수직구조를 갖는 앤드형 및 노아형 플래시 메모리 어레이와그 각각의 제조방법 및 동작방법 |
-
2008
- 2008-05-13 KR KR1020080044005A patent/KR101037621B1/ko active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6639268B2 (en) | 2001-02-09 | 2003-10-28 | Micron Technology, Inc. | Flash memory with ultra thin vertical body transistors |
| KR20080051014A (ko) * | 2006-12-04 | 2008-06-10 | 삼성전자주식회사 | 수직구조를 갖는 앤드형 및 노아형 플래시 메모리 어레이와그 각각의 제조방법 및 동작방법 |
| KR20080051065A (ko) * | 2006-12-04 | 2008-06-10 | 삼성전자주식회사 | 플래시 메모리 장치 및 이의 구동 방법 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101128420B1 (ko) | 2010-04-02 | 2012-03-27 | 서울대학교산학협력단 | 비트라인과 접지선택라인이 연결된 스타구조를 갖는 낸드 플래시 메모리 어레이 및 그 동작방법 |
| KR101147526B1 (ko) * | 2010-04-02 | 2012-05-21 | 서울대학교산학협력단 | 전기적 초기화로 층간 구별되는 3차원 낸드 플래시 메모리 어레이 및 그 제조방법 |
| CN102610576A (zh) * | 2011-01-19 | 2012-07-25 | 旺宏电子股份有限公司 | 多层单晶三维堆栈式存储器及其制造方法 |
| CN102637692A (zh) * | 2011-02-10 | 2012-08-15 | 旺宏电子股份有限公司 | 快闪存储器结构及其制造与操作方法 |
| CN102637692B (zh) * | 2011-02-10 | 2014-08-20 | 旺宏电子股份有限公司 | 快闪存储器结构及其制造与操作方法 |
| US9257444B2 (en) | 2012-12-07 | 2016-02-09 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor devices having vertical cells |
| US9419008B2 (en) | 2012-12-07 | 2016-08-16 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor devices having vertical cells |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20090118299A (ko) | 2009-11-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101037621B1 (ko) | 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이와 그제작방법 및 동작방법 | |
| CN107527914B (zh) | 垂直非易失性存储器装置及其制造方法 | |
| KR102711222B1 (ko) | 수직형 비휘발성 메모리 장치 및 수직형 비휘발성 메모리 장치의 프로그램 방법 | |
| US9490262B1 (en) | Selective removal of charge-trapping layer for select gate transistor and dummy memory cells in 3D stacked memory | |
| US8432719B2 (en) | Three-dimensional stacked and-type flash memory structure and methods of manufacturing and operating the same hydride | |
| KR100697755B1 (ko) | 불 휘발성 반도체 메모리 장치의 소거 방법 및 불 휘발성반도체 메모리 장치 | |
| US9099527B2 (en) | Non-volatile memory device and method of manufacturing the same | |
| US9024374B2 (en) | 3D memory array with improved SSL and BL contact layout | |
| KR100966265B1 (ko) | 차단 게이트 라인을 갖는 낸드 플래시 메모리 어레이와 그동작 및 제조방법 | |
| KR101036155B1 (ko) | 스타 구조를 갖는 낸드 플래시 메모리 어레이 및 그 제조방법 | |
| US10468433B2 (en) | Three-dimensional semiconductor devices including gate electrodes | |
| KR102008422B1 (ko) | 비휘발성 메모리 장치 및 그 제조 방법 | |
| US20110244666A1 (en) | Methods Of Manufacturing Stair-Type Structures And Methods Of Manufacturing Nonvolatile Memory Devices Using The Same | |
| US9076865B2 (en) | Non-volatile memory device, method of operating the same and method of fabricating the same | |
| KR20130095499A (ko) | 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법 | |
| KR20130045622A (ko) | 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법 | |
| JP2007299975A (ja) | 半導体装置およびその製造方法 | |
| KR100576614B1 (ko) | 반도체 기억장치 및 그 제조방법 | |
| WO2015021539A1 (en) | Structure and method of manufacturing a stacked memory array for junction-free cell transistors | |
| KR20080051014A (ko) | 수직구조를 갖는 앤드형 및 노아형 플래시 메모리 어레이와그 각각의 제조방법 및 동작방법 | |
| US8741714B2 (en) | Support lines to prevent line collapse in arrays | |
| JP2008186838A (ja) | 半導体装置、その製造方法及び不揮発性半導体記憶装置 | |
| US20160197153A1 (en) | Nonvolatile memory devices having single-layered floating gates | |
| CN113764432B (zh) | 3d存储器件及其制造方法 | |
| KR102686101B1 (ko) | 3차원 반도체 메모리 장치 및 이의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20140507 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20150430 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20160128 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20170421 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20180425 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20190429 Year of fee payment: 9 |