KR100576614B1 - 반도체 기억장치 및 그 제조방법 - Google Patents

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후지오 마스오카
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Abstract

본 발명은 제1 도전형 반도체 기판 상에 형성된 하나 이상의 돌출된 반도체층 및 돌출된 반도체층의 표면 상의 복수의 메모리 셀을 포함하는 반도체 기억장치를 제공하며, 여기서 각각의 메모리 셀은 전하축적층, 제어 게이트 및 돌출된 반도체층의 일부에 형성된 제2 도전형 불순물 확산층으로 이루어지고, 복수의 메모리 셀은 적어도 소정 방향으로 배열되고, 소정 방향으로 배열된 복수의 메모리 셀의 제어 게이트는 서로 분리되어 배치된다.

Description

반도체 기억장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD FOR THE SAME}
도 1은 본 발명의 제1∼제9 실시형태에 따른 반도체 기억장치의 메모리 어레이를 나타내는 평면도;
도 2∼도 10은 각각 제1∼제9 실시형태에 따른 반도체 기억장치를 나타낸 도 1의 선I-I'에 따른 단면도;
도 11∼도 19는 각각 도 2∼도 10의 반도체 기억장치의 선II-II'에 따른 단면도;
도 20∼도 28은 각각 도 2∼도 10의 반도체 기억장치의 선III-III'에 따른 단면도;
도 29는 본 발명의 제10∼제22 실시형태에 따른 반도체 기억장치의 메모리 어레이를 나타내는 평면도;
도 30은 제10 실시형태에 따른 메모리 어레이의 사시도;
도 31∼도 43은 각각 제10∼제22 실시형태에 따른 반도체 기억장치를 나타낸 도 29의 선I-I'에 따른 단면도;
도 44∼도 56은 각각 도 31∼도 43의 반도체 기억장치의 선II-II'에 따른 단면도;
도 57∼도 69는 각각 도 31∼도 43의 반도체 기억장치의 선III-III'에 따른 단면도;
도 70∼도 73은 반도체 기억장치의 제1∼제4 콘택트 구조를 나타낸 도 29의 선II-II'에 따른 단면도;
도 74는 도 29에 나타낸 메모리 어레이의 등가 회로도;
도 75는 도 29에 나타낸 다른 메모리 어레이의 등가 회로도;
도 76은 도 74에 나타낸 메모리 어레이의 판독동작을 나타내는 타이밍차트;
도 77은 도 74에 나타낸 메모리 어레이의 기록동작을 나타내는 타이밍차트;
도 78은 도 74에 나타낸 메모리 어레이의 소거동작을 나타내는 타이밍차트;
도 79는 도 75에 나타낸 메모리 어레이의 판독동작을 나타내는 타이밍차트;
도 80은 도 75에 나타낸 메모리 어레이의 기록동작을 나타내는 타이밍차트;
도 81은 도 75에 나타낸 메모리 어레이의 소거동작을 나타내는 타이밍차트;
도 82는 본 발명의 제23 실시형태에 따른 반도체 기억장치의 메모리 어레이를 나타내는 평면도;
도 83은 도 82의 반도체 기억장치의 선I-I'에 따른 단면도;
도 84는 도 83의 반도체 기억장치의 선II-II'에 따른 단면도;
도 85는 도 83의 반도체 기억장치의 선III-III'에 따른 단면도;
도 86은 도 82의 반도체 기억장치의 선III-III'에 따른 단면도;
도 87은 본 발명의 제24 및 제25 실시형태에 따른 반도체 기억장치의 메모리 어레이를 나타내는 평면도;
도 88 및 도 89는 각각 제24 및 제25 실시형태에 따른 반도체 기억장치를 나타낸 도 87의 선I-I'에 따른 단면도;
도 90 및 도 91은 각각 도 88 및 도 89의 반도체 기억장치의 선II-II'에 따른 단면도;
도 92 및 도 93은 각각 도 88 및 도 89의 반도체 기억장치의 선III-III'에 따른 단면도;
도 94 및 도 95는 각각 제24 및 제25 실시형태에 따른 반도체 기억장치를 나타낸 도 87의 선III-III'에 따른 단면도;
도 96∼도 98은 반도체 기억장치의 제1∼제3 콘택트 구조를 나타낸 도 87의 선II-II'에 따른 단면도;
도 99는 도 87에 나타낸 메모리 어레이의 등가 회로도;
도 100은 도 99에 나타낸 메모리 어레이의 판독동작을 나타내는 타이밍차트;
도 101은 도 99에 나타낸 메모리 어레이의 기록동작을 나타내는 타이밍차트;
도 102는 도 99에 나타낸 메모리 어레이의 소거동작을 나타내는 타이밍차트;
도 103은 도 29의 선I-I'에서 바라본 본 발명의 반도체 기억장치의 제조방법 1의 단계를 설명하기 위한 도면;
도 104∼도 119는 제조방법 1의 연속 단계를 설명하기 위한 도면;
도 120∼도 136은 각각 도 103∼도 119의 반도체 기억장치의 선II-II'에 따른 단면도;
도 137은 도 87의 선I-I'에서 바라본 본 발명의 반도체 기억장치의 제조방법 2의 단계를 설명하기 위한 도면;
도 138∼도 143은 제조방법 2의 연속 단계를 설명하기 위한 도면;
도 144∼도 150은 각각 도 137∼도 143의 반도체 기억장치의 선II-II'에 따른 단면도;
도 151은 도 29의 선I-I'에서 바라본 본 발명의 반도체 기억장치의 제조방법 3의 단계를 설명하기 위한 도면;
도 152는 도 151의 반도체 기억장치의 선II-II'에 따른 단면도;
도 153은 종래의 반도체 기억장치의 주요부의 개략 평면도;
도 154는 종래의 다른 반도체 기억장치의 개략 단면도;
도 155는 도 154의 반도체 기억장치의 선III-IV에 따른 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 실리콘 기판 110 : 돌출된 반도체층
210, 250∼254, 400, 410, 510, 520 : 실리콘 산화막
211, 212 : 레지스트
220, 230, 231, 232, 530 : 실리콘 질화막
240∼243, 580 : 절연막 500, 505 : 제어 게이트
550 : 터널 산화막 560 : 다결정 실리콘막
570, 800 : 층간절연막 710, 720, 750 : 불순물 확산층
910∼912, 925∼928 : 콘택트
SB : 선택 비트 Ve : 고전압
Vm : 중간전압 Vp : 고전압
Vr : 판독전압 WL : 워드라인
본 발명은 반도체 기억장치 및 그 제조방법에 관한 것이며, 특히 전하축적층 및 제어 게이트를 갖는 메모리 트랜지스터를 포함하는 반도체 기억장치 및 그 제조방법에 관한 것이다.
NAND형 플래시메모리로 대표되는 비휘발성 메모리가 대용량을 갖는 소형 데이터 기록매체로서 컴퓨터, 통신, 계측기기, 자동제어장치, 개인용 생활기기 등의 다양한 분야에 사용되고 있다. 따라서, 저비용으로 대용량을 갖는 비휘발성 메모리에 대한 요구가 매우 높다.
그러나, 반도체 기판 상에 메모리 셀이 평면적으로 형성된 소위 플래너형 메모리의 용량은 포토리소그래피 기술의 해상도 한계인 최소 가공치수(최소 배선폭;feature size)에 의해 제한된다. 이러한 상황하에서, 포토리소그래피 기술의 개선에 의존하지 않고 차세대의 집적도를 달성하는 기술로서 메모리 셀의 다치화 기술 및 삼차원화 기술이 각각 요구되고 있다.
다치 메모리 셀은, 메모리 셀이 3개 이상의 임계값을 가지는 임계값 제어형과, 하나의 메모리 셀 내에서 전하를 유지하는 영역을 분할하여, 각각의 분할된 영역에 독립적으로 전하를 축적하는 전하축적영역 분할형으로 크게 분류된다. 전자의 임계값 제어형에는, 예컨대 부동 게이트형이 포함되고, 후자의 전하축적영역 분할형의 예로는, NROM형(예컨대, 일본 특허 공개 제2001-77220호 참조), 분할 부동 게이트형(예컨대, Extended Abstract of the 2000 International Conference on Solid State Devices and Materials, Sendai, 2000, pp.282-283 및 일본 특허 제2870478호) 등이 알려져 있다.
전하축적영역 분할형인 NROM형 메모리 셀이 도 153에 나타내져 있다. 여기서, 도 153에서 도면부호 1은 반도체 기판, 도면부호 50은 소자분리영역, 도면부호 15는 소자영역, 도면부호 12는 불순물 확산층, 도면부호 18은 실리콘 산화막, 도면부호 17은 실리콘 질화막, 도면부호 20은 실리콘 산화막, 도면부호 60은 제어 게이트를 나타낸다. 이 메모리 셀에 있어서 전하축적층은 산화막/질화막/산화막(ONO막)으로 형성됨으로써, 하나의 메모리 셀에 2개의 전하유지영역이 생성되므로, 하나의 메모리 셀에 2비트 데이터를 기억할 수 있게 된다.
또한, 도 154 및 도 155는 전하축적영역 분할형인 부동 게이트 분할형 메모리 셀을 나타낸다. 도 154 및 도 155에서 도면부호 1은 반도체 기판, 도면부호 2는 소자분리 절연막, 도면부호 3은 제1 확산영역, 도면부호 4는 제2 확산영역, 도면부호 6은 제1 절연막, 도면부호 7은 제1 부동 게이트 전극, 도면부호 7a는 제2 부동 게이트 전극, 도면부호 8은 제2 절연막, 도면부호 9는 제어 게이트 전극, 도면부호 10은 절연막을 나타낸다. 여기서, 도 155는 도 154의 III-IV에 따른 메모리 셀의 단면을 나타낸다. 이들 메모리 셀에 있어서, 하나의 메모리 셀내의 부동 게이트는 제1 부동 게이트(7)와 제2 부동 게이트(7a)로 분할됨으로써, 하나의 메모리 셀에 2 비트 데이터를 기억할 수 있게 된다.
그리하여, 상기에 설명한 다치화 기술 중 어느 것에서도 동일한 가공치수에서 플래너형 메모리 보다 큰 용량을 확보하여, 포토리소그래피 기술의 해상도 한계로 인한 용량 제한을 극복할 수 있다.
한편, 메모리 셀의 삼차원화 기술에 따라 메모리 셀이 기판과 수직방향으로 배치됨으로써, 다치화 기술과 마찬가지로 동일 가공치수에서 플래너형 메모리 보다 큰 용량이 실현된다. 여기서, 전하량의 제어에 필요한 정밀도는 이 삼차원화 기술에 따른 플래너형 메모리과 동일하고, 기판과 수직방향으로 배치된 메모리 셀의 개수를 증가시킴으로써, 용량의 증대를 실현할 수 있다.
상기에 설명한 메모리 셀의 다치화 기술에 따르면, 임계값 제어형에 있어서 하나의 메모리 셀에 기억된 데이터량을 증가시킬수록, 전하량 제어 기술에 필요한 정밀도가 높아진다. 따라서, 동작속도가 저하된다. 또한, 하나의 메모리 셀에 2비트를 초과하는 데이터를 기억할 수 없다는 전하축적영역 분할형의 문제점이 있다. 또한, 비트라인 및 소스라인은 각각 전하축적영역 분할형의 불순물 확산층으로 형성되기 때문에, 제조공정에서의 최소 가공치수의 감소 또는 제조공정에서의 설계규칙의 감소로 인해 각각의 불순물 확산층간의 거리가 감소될 때, 플래너 셀 어레이에 펀치스루 현상(punch through phenomenon)이 유발된다. 이는 스케일링 다운(scaling down)을 방해하며, 집적도의 증대에 적절하지 않다.
또한, 삼차원화 기술에 있어서, 메모리 셀의 층의 개수를 증가시킬수록, 제조 단계의 개수가 증가되어 제조비용의 상승, 제조기간의 증가 및 수율의 저하를 야기시킨다. 또한, 제조된 메모리 셀에 있어서, 각 단계에서의 열이력에 의해 야기되는 터널막의 막 품질의 차이 및 불순물 확산층의 프로파일의 차이로 인해 셀 특성의 불균일이 발생한다.
본 발명은 상기 문제점을 감안하여 이루어진 것이며, 본 발명의 목적은 다치화에 의한 동작속도의 저하, 스케일링 다운에 의한 악영향, 삼차원 구조에 의한 셀 특성의 불균일, 제조비용의 상승, 제조기간의 증가, 수율의 저하 및 공정제어의 어려움 등의 여러가지 문제점을 동시에 해결할 수 있는 저비용으로 고용량을 갖는 반도체 기억장치를 제공하는 것이며, 또한 그 제조방법을 제공하는 것이다.
본 발명에 따르면, 각각의 메모리 셀이 전하축적층, 제어 게이트 및 돌출된 반도체층의 일부에 형성된 제2 도전형 불순물 확산층으로 이루어지고, 상기 복수의 메모리 셀은 적어도 소정 방향으로 배열되며,
상기 소정 방향으로 배열된 복수의 메모리 셀의 상기 제어 게이트는 서로 분리되어 배치된 반도체 기억장치를 제공한다.
또한, 본 발명에 따르면,
(a) 제1 도전형 반도체 기판 상에 하나 이상의 돌출부를 형성하는 단계;
(b) 상기 돌출부를 마스크로서 사용하여 상기 반도체 기판을 파내는 단계를 1회 행함으로써 상기 반도체 기판 상에 하나 이상의 돌출된 반도체층을 형성하는 단계;
(c) 상기 돌출된 반도체층의 측면을 커버하도록 절연막의 사이드웰 스페이서 (sidewall spacer)를 형성하는 단계;
(d) 상기 돌출된 반도체층의 모퉁이의 일부 또는 전부에 상기 사이드웰 스페이서에 대해 자기배열방식으로 제2 도전형 불순물을 도입하는 단계;
(e) 상기 사이드웰 스페이서의 제거후, 상기 돌출된 반도체층의 측면을 커버하도록 전하축적층을 형성하는 단계; 및
(f) 상기 전하축적층을 커버하도록 제1 도전막을 형성하는 단계를 포함하며:
이로 인해, 상기 제1 도전형 반도체 기판 상에 형성된 상기 하나 이상의 돌출된 반도체층의 표면에, 상기 전하축적층, 제어 게이트 및 상기 제2 도전형 불순물 확산층으로 이루어진 복수의 메모리 셀을 형성하는 것을 특징으로 하는 반도체 기억장치의 제조방법을 제공한다.
또한, 본 발명에 따르면,
(a) 제1 도전형 반도체 기판 상에 하나 이상의 돌출부를 형성하는 단계;
(b) (i) 상기 돌출부의 측면 상에 절연막의 제1 사이드웰 스페이서를 형성하는 단계; 및
(ii) 상기 제1 사이드웰 스페이서를 마스크로서 사용하여 상기 반도체 기판을 파내는 단계를 1회 이상 행함으로써 상기 반도체 기판 상에 계단형상으로 돌출된 반도체층을 형성하는 단계;
(c2) 상기 제1 사이드웰 스페이서의 제거후, 상기 돌출된 반도체층의 측면을 커버하도록 절연막의 제2 사이드웰 스페이서를 형성하는 단계;
(d) 상기 돌출된 반도체층의 모퉁이의 일부 또는 전부에 상기 제2 사이드웰 스페이서에 대해 자기배열방식으로 제2 도전형 불순물을 도입하는 단계;
(e2) 상기 제2 사이드웰 스페이서의 제거후, 상기 돌출된 반도체층의 측면을 커버하도록 전하축적층을 형성하는 단계; 및
(f) 상기 전하축적층을 커버하도록 제1 도전막을 형성하는 단계를 포함하며:
이로 인해, 상기 제1 도전형 반도체 기판 상에 형성된 상기 하나 이상의 돌출된 반도체층의 표면에, 상기 전하축적층, 제어 게이트 및 상기 제2 도전형 불순물 확산층으로 이루어진 복수의 메모리 셀을 형성하는 것을 특징으로 하는 반도체 기억장치의 제조방법을 제공한다.
또한, 본 발명에 따르면,
(a) 제1 도전형 반도체 기판 상에 하나 이상의 돌출부를 형성하는 단계;
(b) (i) 상기 돌출부의 측면 상에 절연막의 사이드웰 스페이서를 형성하는 단계; 및
(ii) 상기 사이드웰 스페이서를 마스크로서 사용하여 상기 반도체 기판을 파내는 단계를 1회 이상 행함으로써 상기 반도체 기판 상에 계단형상으로 돌출된 반도체층을 형성하는 단계;
(e) 상기 사이드웰 스페이서의 제거후, 상기 돌출된 반도체층의 측면을 커버하도록 전하축적층을 형성하는 단계;
(f) 상기 전하축적층을 커버하도록 제1 도전막을 형성하는 단계; 및
(g) 상기 제1 도전막을 이방성 에칭을 행함으로써 상기 돌출된 반도체층의 측면 상에 사이드웰 스페이서 형상으로 가공하는 단계를 포함하며:
이로 인해, 상기 제1 도전형 반도체 기판 상에 형성된 상기 하나 이상의 돌출된 반도체층의 표면에, 적어도 전하축적층 및 제어 게이트로 이루어진 복수의 메모리 셀을 형성하는 것을 특징으로 하는 반도체 기억장치의 제조방법을 제공한다.
(실시형태)
이하, 본 발명에 따른 반도체 기억장치 및 그 제조방법에 대해 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 제1∼제9 실시형태에 따른 반도체 기억장치의 메모리 어레이를 나타내는 평면도이다.
도 2∼도 10은 각각 제1∼제9 실시형태에 따른 반도체 기억장치의 도 1의 선I-I'에 따른 단면도이다. 또한, 도 11∼도 19는 각각 도 2∼도 10의 반도체 기억장치의 선II-II'에 따른 단면도이고, 도 20∼도 28은 각각 도 2∼도 10의 반도체 기억장치의 선III-III'에 따른 단면도이다.
도 2, 도 11 및 도 20은 제1 실시형태의 반도체 기억장치를 나타내며, 이 경우, 메모리 어레이에 있어서 수평방향의 단면 형상이 밴드(band) 형상인 적어도 하나 이상의 돌출된 반도체층(110)이 p형 실리콘 기판(100)과 평행하게 배열된다.
하나의 메모리 셀에 있어서, 돌출된 반도체층(110)의 일면이 활성영역면으로 사용되고, 이 활성영역면 위에 산화막/질화막/산화막[예컨대, 소위 실리콘 산화막(520)/실리콘 질화막(530)/실리콘 산화막(510)의 ONO막]으로 이루어진 전하축적층을 통해 제어 게이트(500)가 형성되고, 또한, 돌출된 반도체층(110)의 상면 에 형성된 불순물 확산층(720)과, 돌출된 반도체층(110) 사이의 반도체 기판인 실리콘 기판(100)의 표면에 형성된 불순물 확산층(710)이 형성되어 메모리 셀을 형성한다.
메모리 셀은 돌출된 반도체층(110)의 상면에 형성된 불순물 확산층(720) 및 실리콘 기판(100)의 표면에 형성된 불순물 확산층(710)을 통해 직렬로 배열되고, 제어 게이트(500)는 메모리 셀이 직렬로 접속된 방향과 평행하게 연속적으로 형성된다. 또한, 불순물 확산층(710, 720)상에 소자분리막인 적어도 하나 이상의 실리콘 산화막(400)이 형성되어 각각의 메모리 셀 사이에 배치된다.
도 3, 도 12 및 도 21은 제2 실시형태에 따른 반도체 기억장치를 나타내며, 이 경우, 실리콘 기판(100)에 대한 수평방향(기판 평면과 평행한 방향)의 돌출된 반도체층(110)의 단면의 면적은 실리콘 기판(100)으로부터 실리콘 기판과 수직방향으로의 거리에 따라 단계적 또는 연속적으로 작아진다. 즉, 돌출된 반도체층(110)의 평면과 수직방향의 실리콘 기판(100)의 단면 형상은 2단 이상의 계단형상이다.
도 4, 도 13 및 도 22는 제3 실시형태에 따른 반도체 기억장치를 나타내며, 이 경우, 실리콘 기판(100)에 대한 수평방향의 돌출된 반도체층(110)의 단면의 면적은 단계적 또는 연속적으로 작아지므로, 돌출된 반도체층(110)의 상부가 예각(銳角)을 이루는 2면으로 형성된다.
도 5, 도 14 및 도 23은 제4 실시형태에 따른 반도체 기억장치를 나타내며, 이 경우, 실리콘 기판(100)에 대한 수평방향의 돌출된 반도체층(110)의 단면의 면적은 실리콘 기판(100)으로부터 실리콘 기판과 수직방향으로의 거리에 따라 단계적 또는 연속적으로 커진다.
도 6, 도 15 및 도 24는 제5 실시형태에 따른 반도체 기억장치를 나타내며, 이 경우, 돌출된 반도체층(110)의 상부는 곡면으로 형성된다.
도 7, 도 16 및 도 25는 제6 실시형태에 따른 반도체 기억장치를 나타내며, 이 경우, 돌출된 반도체층(110)의 전하축적층 및 제어 게이트로 이루어진 메모리 셀의 표면은 오목형상이다.
도 8, 도 17 및 도 26은 제7 실시형태에 따른 반도체 기억장치를 나타내며, 이 경우, 메모리 셀이 형성된 표면은 볼록형상이다. 여기서, 메모리 셀이 소망하는 기능을 가진다면, 오목 및 볼록의 형상 또는 정도는 제한되지 않는다.
도 9, 도 18 및 도 27은 제8 실시형태에 따른 반도체 기억장치를 나타내며, 이 경우, 전하축적층을 형성하는 실리콘 산화막(520), 실리콘 질화막(530) 및 실리콘 산화막(510)의 막두께 및 제어 게이트(500)의 막두께는 도 2, 도 11 및 도 20에 나타낸 반도체 기억장치의 경우와 다르다.
도 9에 나타낸 d1, d2, d3 및 d4는 각각 실리콘 산화막(520), 실리콘 질화막(530), 실리콘 산화막(510) 및 제어 게이트(500)의 막두께를 나타낸다. 여기서, 메모리 셀이 소망하는 기능을 가질 수 있다면, 각각의 막(520, 530, 510, 500)의 막두께는 크기에 제한이 없으며, 각각의 막 중에서 2개 이상의 막두께는 동일하여도 좋다.
도 10, 도 19 및 도 28은 제9 실시형태에 따른 반도체 기억장치를 나타내며, 이 경우, 도 2, 도 11 및 도 20에 나타낸 반도체 기억장치와 달리 돌출된 반도체층(110)에 3개의 메모리 셀이 형성된다. 더욱 구체적으로는, 1단을 갖는 돌출된 반도체층, 즉, 메모리 셀을 형성하기 위한 일측면이 하나의 평탄면으로 이루어지는 돌출된 반도체층은 적어도 2개 이상의 메모리 셀을 가지고 있어도 좋으며, 도 10에 나타낸 바와 같이 3개 이상의 메모리 셀을 가지고 있어도 좋다.
도 29는 본 발명의 제10∼제22 실시형태에 따른 반도체 기억장치의 메모리 어레이를 나타내는 평면도이고, 도 30은 제10 실시형태에 따른 메모리 어레이의 사시도이다. 또한, 도 29에 나타낸 메모리 어레이의 등가 회로도가 도 74 및 도 75에 나타내져 있다.
도 31, 도 44 및 도 57은 제10 실시형태에 따른 반도체 기억장치를 나타내며, 이 경우, 메모리 셀에 있어서 p형 실리콘 기판(100)에 대한 수평방향의 단면 형상이 밴드 형상이며 4단을 가지는 적어도 하나 이상의 돌출된 반도체층(110)이 배열되어 있다. 제10 실시형태에 있어서, 메모리 어레이의 상술한 구성부분 이외의 구성은 제1 실시형태와 거의 동일하다. 여기서, 소망하는 기능을 가지는 메모리 셀의 형성이 가능하다면, 돌출된 반도체층(110)의 단의 개수는 한정되지 않는다.
도 32, 도 45 및 도 58은 제11 실시형태에 따른 반도체 기억장치를 나타내며, 이 경우, 돌출된 반도체층(110)의 각각의 단의 높이는 서로 다르다.
도 33, 도 46 및 도 59는 제12 실시형태에 따른 반도체 기억장치를 나타내며, 이 경우, 돌출된 반도체층(110)의 각각의 단의 폭은 서로 다르다. 도 33에 나타낸 S1 및 S2는 각각 단의 폭을 나타낸다. 여기서, 메모리 셀이 소망하는 기능을 가질 수 있다면, 각각의 단의 폭은 크기에 제한이 없으며, 각각의 단의 2개 이상의 폭은 서로 동일하여도 좋다.
도 34, 도 47 및 도 60은 제13 실시형태에 따른 반도체 기억장치를 나타내며, 이 경우, 돌출된 반도체층(110)의 각각의 단의 높이는 일정하지 않다. 여기서, 메모리 셀이 소망하는 기능을 가질 수 있다면, 각각의 단의 높이는 크기에 제한이 없으며, 각각의 단의 2개 이상은 동일한 높이를 가지고 있어도 좋다.
도 35, 도 48 및 도 61은 제14 실시형태에 따른 반도체 기억장치를 나타내며, 이 경우, 메모리 셀의 제어 게이트(500)는 돌출된 반도체층(110)의 실리콘 기판(100)에 가장 가까운 단의 모퉁이의 깊이까지 매립되어 있다.
도 36, 도 49 및 도 62는 제15 실시형태에 따른 반도체 기억장치를 나타내며, 이 경우, 메모리 셀의 제어 게이트(500)는 돌출된 반도체층(110)의 전체 깊이까지 매립되어 있다. 여기서, 메모리 셀이 소망하는 기능을 가진다면, 제어 게이트(500)의 돌출된 반도체층(110)에 대한 매립된 깊이는 제한되지 않는다.
도 37, 도 50 및 도 63은 제16 실시형태에 따른 반도체 기억장치를 나타내며, 이 경우, 메모리 셀의 제어 게이트(505)는 금속 또는 합금으로 이루어진다. 여기서, 제어 게이트(505)의 재료로서 알루미늄, 텅스텐 또는 동 등의 원소를 포함하는 금속 또는 합금을 예시할 수 있다. 제어 게이트에 대해 금속 또는 합금을 사용함으로써, 워드라인의 저항을 감소시킬 수 있고, 배선 지연을 억제할 수 있다.
도 38, 도 51 및 도 64는 제17 실시형태에 따른 반도체 기억장치를 나타내며, 이 경우, 실리콘 산화막(520)/실리콘 질화막(530)/실리콘 산화막(510)으로 이루어진 전하축적층의 막두께는 돌출된 반도체층(110)의 각각의 단의 폭 보다 커진 다. 전하축적층의 전하상태를 상황에 따라 유지하고 변화시킬 수 있다면, 전하축적층의 막두께는 제한되지 않는다. 또한, 실리콘 산화막(520), 실리콘 질화막(530), 실리콘 산화막(510) 및 각각의 단의 제어 게이트(500)의 각각의 막두께는, 메모리 셀이 소망하는 기능을 가진다면 서로 동일하여도 달라도 좋다.
도 39, 도 52 및 도 65는 제18 실시형태에 따른 반도체 기억장치를 나타내며, 이 경우, 전하축적층으로서 부동 게이트가 설치된다. 즉, 돌출된 반도체층(110)의 활성영역의 표면상에 터널 산화막(550)을 통해 부동 게이트인 다결정 실리콘막(560)이 배치되고, 또한, 이러한 다결정 실리콘막(560)의 적어도 일부에 층간절연막(570), 예컨대 ONO막을 통해 제어 게이트(500)가 배치된다. 이러한 구조에서, 부동 게이트로 되는 다결정 실리콘을 복수의, 예컨대 적어도 2개 이상의 영역으로 분할함으로써, 메모리 셀의 다치화가 가능해진다. 여기서, 메모리 셀의 다치화는 3종 이상의 임계값을 설정함으로써 실현되어도 좋다.
도 40, 도 53 및 도 66은 제19 실시형태에 따른 반도체 기억장치를 나타내며, 이 경우, 전하축적층으로서 나노결정 실리콘을 포함하는 적어도 하나 이상의 절연막(580)이 형성되고, 제어 게이트(500)이 배치된다. 전하축적층으로서 나노결정 실리콘을 포함하는 절연막(580)을 사용하는 구조에 있어서, 메모리 셀의 소망하는 기능을 얻을 수 있다면, 절연막 중의 나노결정 실리콘의 분포는 제한되지 않지만, 절연막 중에 거의 균일한 분포가 바람직하다.
도 41, 도 54 및 도 67은 제20 실시형태에 따른 반도체 기억장치를 나타내며, 이 경우, 소자분리막인 실리콘 산화막(400)상에 워드라인 방향과 평행하게, 예 컨대, 돌출된 반도체층(110)이 연장되는 방향과 수직방향으로 평행하게 실리콘 질화막(530) 및 실리콘 산화막(510)이 형성된다.
도 42, 도 55 및 도 68은 제21 실시형태에 따른 반도체 기억장치를 나타내며, 이 경우, 불순물 확산층(710, 720) 및 돌출된 반도체층(110)이 연장되는 방향(비트라인 방향)과 평행하게 실리콘 질화막(530) 및 실리콘 산화막(510)이 형성된다.
도 43, 도 56 및 도 69는 제22 실시형태에 따른 반도체 기억장치를 나타내며, 이 경우, 돌출된 반도체층(110)에 형성된 불순물 확산층(720) 및 실리콘 기판(100)에 형성된 불순물 확산층(710)이 전하축적층에 대해 오프셋 구조를 가진다.
또한, 본 발명에 따른 반도체 기억장치에 있어서, 전하축적층이 형성된 돌출된 반도체층의 적어도 하나의 활성영역면에 대해 (100)면 등의 결정면 방위를 이용함으로써, 다른 면방위를 이용하는 경우에 비해 전자의 이동도가 높으며 계면준위 밀도가 낮아지므로, 구동전력을 증가시킬 수 있고, 고속동작을 실현할 수 있다.
도 29의 메모리 어레이는 도 29의 II-II'에 따른 메모리 어레이의 단면도인 도 70∼도 73에 나타낸 바와 같은 비트라인으로 되는 불순물 확산층(720, 710)에 대해 콘택트를 가진다. 즉, 도 70에 나타낸 바와 같이, 콘택트(910, 912, 913)는 돌출된 반도체층(110)의 단의 평면부와 접속되어도 좋으며, 도 71에 나타낸 바와 같이, 이들 콘택트의 일부가 단의 모퉁이에 형성되어도 좋다. 또한, 도 72에 나타낸 바와 같이, 돌출된 반도체층(110)의 단을 포함하는 표면에 절연막(240)을 배치 하여, 콘택트가 미리 정해진 불순물 확산층 이외의 영역 또는 전극과 단락되는 것을 방지한다. 절연막(240)의 재료는 층간절연막(800)의 재료와 다른 재료이라면, 한정되지 않지만, 절연막(240)이 에칭 스톱퍼로서 사용되기 때문에 층간절연막(800)에 대한 큰 선택비를 갖는 재료가 바람직하다. 예컨대, 층간절연막(800)에 실리콘 산화막을 사용하고, 절연막(240)에 실리콘 질화막을 사용하므로, 에칭상태를 조정함으로써, 실리콘 질화막에 대한 층간절연막(800)의 선택비를 콘택트의 형성시에 소망하는 값으로 설정할 수 있다.
도 73은 계단 구조를 갖는 돌출된 반도체층의 측면에 절연막(241)에 의해 사이드웰 스페이서가 형성된 경우의 예를 나타낸다. 절연막(241)은 콘택트의 형성시에 스톱퍼로서 사용되기 때문에, 층간절연막(800)의 재료와 다른 재료로 이루어지는 것이 적절하며, 층간절연막(800)에 대한 큰 선택비를 갖는 재료가 바람직하다.
도 29의 메모리 어레이에 있어서, 병렬로 배열된 메모리 셀의 제어 게이트(500)는, 도 74 및 도 75에 나타낸 바와 같이 메모리 셀이 직렬로 접속된 방향과 평행하게 접속되어 워드라인[WL(n), WL(n+1), …](n은 정수)을 형성한다. 또한, 병렬로 배열된 메모리 셀의 불순물 확산층은 메모리 셀이 직렬로 접속된 방향과 수직방향으로 접속되어 비트라인[BL(n), BL(n+1), …]을 형성한다. 각 비트라인의 적어도 일단부에 선택 트랜지스터를 가지며, 상기 구성에 있어서 비트라인이 병렬로 배열된 메모리 셀에 접속되는 것이 바람직하다.
이러한 반도체 기억장치는 전하축적층에 축적된 전하 상태에 의존하는 메모리 기능을 가진다. 이하, 메모리 셀 동작의 원리에 대해 설명한다.
먼저, ONO막으로 이루어진 전하축적층을 가지며, 제1 전극으로서 제어 게이트를 가진 메모리 셀을 갖는 반도체 기억장치의 판독예를 설명한다.
돌출된 반도체층이 p형 반도체로 형성되는 경우, 도 76의 타이밍차트에 나타낸 바와 같이, 도 74에 나타낸 선택 비트(SB)를 판독하기 위해, BL(n)에 판독전압 Vr, 예컨대 1.5V를 인가하고, BL(n-1)에 기준전압, 예컨대 0V를 인가한다. BL(n-2)∼BL(n-m-2)를 BL(n-1)과 동일한 전위로 유지하고, BL(n+1)∼BL(n+10)을 BL(n)과 동일한 전위로 유지한다. 선택 비트의 워드라인[WL(n)]에 Vcc, 예컨대 3V를 인가하고, 비선택 비트의 워드라인[WL(m)]에 기준전압을 인가하며, SG1 및 SG2에 Vcc를 인가한다. 이 결과, 전류의 유무에 따라 선택 비트의 "0" 또는 "1"의 판정이 가능하게 된다.
여기서, 선택 비트와 상이한 비트의 판독(후술하는 판독 및 기록)에 대해서도, 상술한 판독방법(후술하는 판독 및 기록방법)에 따라서 "0" 또는 "1"(데이터의 기록)의 판정이 가능하다. 또한, 상술한 판독(후술하는 판독, 기록 및 소거)은, 전하축적층이 ONO막으로 형성된 메모리 셀 이외에 다결정 실리콘, 나노결정 실리콘 등으로 이루어진 메모리 셀의 경우에도 가능하다.
이어서, 열전자 주입에 의한 기록예를 설명한다.
예컨대, 돌출된 반도체층이 p형 반도체로 형성되는 경우, 도 77의 타이밍차트에 나타낸 바와 같이, 예컨대, 도 74에 나타낸 선택 비트에 기록을 수행하기 위해, BL(n)에 기준전압, 예컨대 0V를 인가하고, BL(n-1)에 중간전압 Vm, 예컨대 4.5V를 인가한다. BL(n-2)∼BL(n-m-2)를 BL(n-1)과 동일한 전위로 유지하고, BL(n+1)∼BL(n+10)을 BL(n)과 동일한 전위로 유지한다. 선택 비트의 워드라인인 WL(n)에 고전압 Vp, 예컨대 9V를 인가하고, 비선택 비트의 워드라인인 WL(m)에 기준전압을 인가하며, SG1 및 SG2에 Vcc, 예컨대 3V를 인가한다. 이 결과, 데이터의 기록이 가능하게 된다.
여기서, 전하축적층의 전하 상태를 변화시킬 수 있다면, 전하축적층의 전하 상태를 변화시키는 수단은 열전자 주입에 한정되지 않으며, 예컨대, Fowler-Nordheim 터널링전류(이하, F-N 터널전류라고 함), 다이렉트 터널전류, Poole-Frenkel 전류 등을 사용하여도 좋다. 또한, 상술한 기록은 전하축적층으로의 전자 주입에 한정되지 않으며, 전하축적층으로부터 전자를 제거하거나 전하축적층에 홀을 주입함으로써 수행되어도 좋으며, 이 경우, 예컨대, 핫홀(hot hole) 주입, F-N 터널전류, 다이렉트 터널전류, Poole-Frenkel 전류 등을 이용할 수 있다. 상기 설명은 후술하는 기록방법에 대해서도 마찬가지로 적용될 수 있다.
이어서, 핫홀 주입에 의한 소거예를 이하에 설명한다.
예컨대, 돌출된 반도체층이 p형 반도체로 형성되는 경우, 도 78의 타이밍차트에 나타낸 바와 같이, 도 74에 나타낸 모든 메모리 셀에 일괄 소거를 수행하기 위해, B(n-m-2), B(n-m), BL(n-8), BL(n-6), BL(n-4), BL(n-2), BL(n), BL(n+2), BL(n+4), BL(n+6), BL(n+8) 및 BL(n+10)에 고전압 Ve, 예컨대 9V를 인가하고, B(n-m-1), B(n-m+1), BL(n-9), BL(n-7), BL(n-5), BL(n-3), BL(n-1), BL(n+1), BL(n+3), BL(n+5), BL(n+7) 및 BL(n+9)에 Vcc, 예컨대 3V를 인가하고, WL(n) 및 WL(m)에 기준전압, 예컨대 0V를 인가하며, SG1 및 SG2에 Vcc를 인가한다.
이어서, B(n-m-2), B(n-m), BL(n-8), BL(n-6), BL(n-4), BL(n-2), BL(n), BL(n+2), BL(n+4), BL(n+6), BL(n+8) 및 BL(n+10)에 Vcc를 인가하고, B(n-m-1), B(n-m+1), BL(n-9), BL(n-7), BL(n-5), BL(n-3), BL(n-1), BL(n+1), BL(n+3), BL(n+5), BL(n+7) 및 BL(n+9)에 고전압 Ve를 인가하고, WL(n) 및 WL(m)에 기준전압을 인가하며, SG1 및 SG2에 Vcc를 인가한다. 이 결과, 데이터의 소거가 가능하게 된다.
여기서, 소거를 위해 워드라인에 고전압을 인가하고 비트라인을 기준전위로 유지하거나, 기판을 기준전위로 유지하여 비트라인을 플로팅시킴으로써 F-N 터널전류를 사용하여도 좋으며, 이러한 방식에서 전하축적층의 전하 상태를 변화시키는 것이 가능하다면 그 수단은 한정되지 않는다. 예컨대, 다이렉트 터널전류, Poole-Frenkel 전류 등을 사용하여도 좋다. 또한, 상기 설명한 소거는 전하축적층으로부터 전자를 제거하는 대신에 전하축적층에 전자를 주입하거나, 전하축적층에 홀을 주입함으로써 수행되어도 좋으며, 이러한 경우, 열전자 주입, F-N 터널전류, 다이렉트 터널전류, Poole-Frenkel 전류 등을 사용함으로써도 소거가 가능하게 된다. 상기 설명은 후술하는 소거에 대해서도 마찬가지로 적용될 수 있다.
또한, 도 29의 메모리 셀 어레이에 있어서, 도 43 등에 나타낸 바와 같이, 돌출된 반도체층(110)에 형성된 불순물 확산층(720) 및 실리콘 기판(100)에 형성된 불순물 확산층(710)은 각 메모리 셀의 전하축적층에 대해 오프셋 구조를 가지는 반도체 기록장치의 판독예를 이하에 설명한다.
예컨대, 돌출된 반도체층이 p형 반도체로 형성되는 경우, 도 79의 타이밍차 트에 나타낸 바와 같이, 도 75에 나타낸 선택 비트(SB)를 판독하기 위해, 선택 셀의 드레인으로 되는 BL(n)에 판독전압 Vr, 예컨대 1.5V를 인가하고, 선택 셀의 소스로 되는 BL(n-1)에 기준전압, 예컨대 0V을 인가한다. BL(n+1)∼BL(n+10) 및 BL(n-2)∼BL(n-m-2)에 기준전압을 인가하고, 선택 비트의 워드라인[WL(n)]에 Vcc, 예컨대 3V를 인가하고, 비선택 비트의 워드라인[WL(m)]에 기준전압을 인가하며, SG1 및 SG2에 Vcc를 인가한다. 이 결과, 전류의 유무에 따라 선택 비트의 "0" 또는 "1"의 판정이 가능하게 된다.
상술한 바와 같이, 선택 셀의 드레인으로 되는 비트라인에 판독전압 Vr을 인가하고, 다른 비트라인은 기준 전압으로 유지함으로써, 전력 소비의 절감이 가능하게 된다.
이어서, 열전자 주입에 의한 기록예를 설명한다.
예컨대, 돌출된 반도체층이 p형 반도체로 형성되는 경우, 도 80의 타이밍차트에 나타낸 바와 같이, 도 75에 나타낸 선택 비트에 기록을 수행하기 위해, BL(n)에 기준전압, 예컨대 0V를 인가하고, BL(n-1)에 중간전압 Vm, 예컨대 4.5V를 인가한다. BL(n-2)∼BL(n-m-2)에 중간전압 Vm', 예컨대 4.5V를 인가하고, BL(n+1)∼BL(n+10)에는 BL(n)에 인가된 전압과 동일한 전압을 인가하고, 선택 비트의 워드라인인 WL(n)에 고전압 Vp, 예컨대 9V를 인가하고, 비선택 비트의 워드라인인 WL(m)에 기준전압을 인가하며, SG1 및 SG2에 Vcc, 예컨대 3V를 인가한다. 이 결과, 데이터의 기록이 가능하게 된다.
이어서, 핫홀 주입에 의한 소거예를 설명한다.
예컨대, 돌출된 반도체층이 p형 반도체로 형성되는 경우, 도 81의 타이밍차트에 나타낸 바와 같이, 도 75에 나타낸 모든 메모리 셀의 일괄 소거를 수행하기 위해, B(n-m-2), B(n-m), BL(n-8), BL(n-6), BL(n-4), BL(n-2), BL(n), BL(n+2), BL(n+4), BL(n+6), BL(n+8) 및 BL(n+10)에 고전압 Ve, 예컨대 9V를 인가하고, B(n-m-1), B(n-m+1), BL(n-9), BL(n-7), BL(n-5), BL(n-3), BL(n-1), BL(n+1), BL(n+3), BL(n+5), BL(n+7) 및 BL(n+9)에 Vcc, 예컨대 3V를 인가하고, WL(n) 및 WL(m)에 기준전압, 예컨대 0V를 인가하며, SG1 및 SG2에 Vcc를 인가한다.
이어서, B(n-m-2), B(n-m), BL(n-8), BL(n-6), BL(n-4), BL(n-2), BL(n), BL(n+2), BL(n+4), BL(n+6), BL(n+8) 및 BL(n+10)에 Vcc를 인가하고, B(n-m-1), B(n-m+1), BL(n-9), BL(n-7), BL(n-5), BL(n-3), BL(n-1), BL(n+1), BL(n+3), BL(n+5), BL(n+7) 및 BL(n+9)에 고전압 Ve를 인가하고, WL(n) 및 WL(m)에 기준전압을 인가하며, SG1 및 SG2에 Vcc를 인가한다. 이 결과, 데이터의 소거가 가능하게 된다.
도 82는 본 발명의 제23 실시형태에 따른 반도체 기억장치의 메모리 어레이의 평면도이다.
도 83 및 도 86은 각각 도 82의 반도체 기억장치의 I-I' 및 III-III'에 따른 단면도이다. 또한, 도 84 및 도 85는 각각 도 83의 반도체 기억장치의 II-II' 및 III-III'에 따른 단면도이다.
도 83∼도 86에 나타낸 바와 같이, 예컨대, p형 실리콘 기판(100)에 대한 수평방향의 단면이 밴드 형상인 적어도 하나 이상의 돌출된 반도체층(110)이 서로 평 행하게 배치된다.
하나의 메모리 셀에 있어서, 돌출된 반도체층(110)의 일면이 활성영역면으로 사용되고, 이 활성영역면 위에 실리콘 산화막(520)/실리콘 질화막(530)/실리콘 산화막(510)(ONO막)로 이루어진 전하축적층을 통해 제어 게이트(500)가 형성되고, 또한, 돌출된 반도체층(110)의 상면에 불순물 확산층(750)이 형성됨으로써 메모리 셀을 형성한다.
복수의 메모리 셀이 돌출된 반도체층(110)의 상면에 형성된 불순물 확산층(750)을 통해 돌출된 반도체층(110)이 연장되는 방향과 평행하게 직렬로 배치되고, 제어 게이트(500)는 돌출된 반도체층(110)이 연장되는 방향과 평행하게 형성된다. 불순물 확산층(750)상에 소자분리막으로 실리콘 산화막(410)이 형성된다. 또한, 메모리 셀이 직렬로 접속된 방향과 수직방향으로 메모리 셀 사이에, 적어도 하나 이상의 소자분리막으로서 실리콘 산화막(410)이 형성된다.
도 87은 본 발명의 제24 및 제25 실시형태에 따른 반도체 기억장치의 메모리 어레이를 나타낸 평면도이며, 도 87에 나타낸 메모리 어레이의 등가 회로도가 도 99에 나타내져 있다.
이 메모리 어레이는, 예컨대, 도 88 및 도 89에 나타낸 바와 같이, p형 실리콘 기판(100)에 대한 수평방향의 단면이 밴드 형상이고 4개의 단을 가지는 적어도 하나 이상의 돌출된 반도체층(110)이 서로 평행하게 배치되는 것 이외에는, 제3 실시형태의 메모리 어레이와 실질적으로 동일하다. 여기서, 소망하는 기능을 갖는 메모리 셀의 형성이 가능하다면, 단의 개수 및 형상은 한정되지 않는다.
도 88에 나타낸 제24 실시형태의 반도체 기억장치에 있어서, 제어 게이트(500)의 폭은 돌출된 반도체층(110)의 각각의 단의 폭과 같거다 더 작다.
도 89에 나타낸 제24 실시형태의 반도체 기억장치에 있어서, 제어 게이트(500)의 폭은 돌출된 반도체층(110)의 각각의 단의 폭 보다 크다. 여기서, 제어 게이트(500)가 메모리 셀이 소망하는 기능을 가지도록 한다면, 제어 게이트(500)의 막두께는 한정되지 않는다.
여기서, 메모리 셀이 소망하는 기능을 가진다면, 상기 실시형태의 각각의 구성 특징은 여러가지 방식으로 조합되어도 좋다.
도 87의 메모리 어레이에 있어서, 도 87의 메모리 어레이의 II-II'에 따른 단면도인 도 96에 나타낸 바와 같이, 워드라인으로 되는 제어 게이트(500)에 콘택트(925∼928)가 접속된다. 또한, 도 97에 나타낸 바와 같이, 단을 포함하는 돌출된 반도체층(110)의 표면에 절연막(242)을 배치하여, 콘택트가 미리 정해진 불순물 확산층 이외의 영역 또는 전극과 단락되는 것을 방지하여도 좋다. 절연막(242)은 상기에 설명한 절연막(240)과 마찬가지로 형성될 수 있다. 도 98은 계단 구조를 갖는 돌출된 반도체층의 측면에 절연막(243)에 의해 사이드웰 스페이서가 형성된 경우의 예를 나타낸다. 또한, 절연막(243)은 절연막(240)과 마찬가지로 형성될 수 있다.
도 87의 메모리 어레이에 있어서, 병렬로 배열된 메모리 셀의 제어 게이트(500)는 도 99에 나타낸 바와 같이 메모리 셀이 직렬로 접속된 방향과 평행하게 접속되어 워드라인[WL(n), WL(n+1), …](n은 정수)을 형성한다. 또한, 병렬로 배열된 메모리 셀의 불순물 확산층은 메모리 셀이 직렬로 접속된 방향과 수직방향 으로 접속되어 비트라인[BL(n), BL(n+1), …]을 형성한다. 비트라인의 적어도 일단부에 선택 트랜지스터를 가지며, 선택 트랜지스터는 병렬로 배열된 메모리 셀에 배치되어 접속되도록 형성되는 것이 바람직하다.
이러한 반도체 기억장치는 전하축적층에 축적된 전하 상태에 의존하는 메모리 기능을 가진다. 이하, 메모리 셀 동작의 원리에 대해 설명한다.
먼저, ONO막으로 이루어진 전하축적층을 가지며, 제1 전극으로서 제어 게이트를 가진 메모리 셀을 갖는 반도체 기억장치의 판독예를 이하에 설명한다.
예컨대, 돌출된 반도체층이 p형 반도체로 형성되는 경우, 도 100의 타이밍차트에 나타낸 바와 같이, 예컨대, 도 99에 나타낸 선택 비트(SB)를 판독하기 위해, BL(n)에 판독전압 Vr, 예컨대 1.5V를 인가하고, BL(n+1)에 기준전압, 예컨대 0V를 인가하고, BL(m) 및 BL(m-1)을 BL(n+1)과 동일한 전위로 유지하고, 선택 비트의 워드라인인 WL(n)에 Vcc, 예컨대 3V를 인가하고, 비선택 비트의 워드라인인 WL(n-1)∼WL(n-m-3) 및 WL(n+1)∼WL(n+13)에 기준전압을 인가하며, SG1 및 SG2에 Vcc를 인가한다. 이 결과, 전류의 유무에 따라 선택 비트의 "0" 또는 "1"의 판정이 가능하게 된다.
이어서, 열전자 주입에 의한 기록예를 설명한다.
예컨대, 돌출된 반도체층이 p형 반도체로 형성되는 경우, 도 101의 타이밍차트에 나타낸 바와 같이, 예컨대 도 99에 나타낸 선택 비트에 기록하기 위해, BL(n)에 기준전압, 예컨대 0V를 인가하고, BL(n+1)에 중간전압 Vm, 예컨대 4.5V를 인가하고, BL(m) 및 BL(m-1)을 BL(n+1)과 동일한 전위로 유지하고, 선택 비트의 워드라 인인 WL(n)에 고전압 Vp, 예컨대 9V를 인가하고, 비선택 비트의 워드라인인 WL(n-1)∼WL(n-m-3) 및 WL(n+1)∼WL(n+13)에 기준전압을 인가하며, SG1 및 SG2에 Vcc, 예컨대 3V를 인가한다. 이 결과, 데이터의 기록이 가능하게 된다.
또한, 핫홀 주입에 의한 소거동작의 일예를 설명한다.
예컨대, 돌출된 반도체층이 p형 반도체로 형성되는 경우, 도 102의 타이밍차트에 나타낸 바와 같이, 도 99에 나타낸 모든 메모리 셀의 일괄 소거를 수행하기 위해, BL(n) 및 BL(m-1)에 고전압 Ve, 예컨대 9V를 인가하고, BL(n+1) 및 BL(m)에 Vcc, 예컨대 3V를 인가하고, WL(n-m-3)∼WL(n+13)에 기준전압, 예컨대 0V를 인가하며, SG1 및 SG2에 Vcc를 인가한다.
이어서, BL(n) 및 BL(m-1)에 Vcc를 인가하고, BL(n+1) 및 BL(m)에 고전압 Ve를 인가하고, WL(n-m-3)∼WL(n+13)에 기준전압을 인가하며, SG1 및 SG2에 Vcc를 인가한다. 이 결과, 데이터의 소거가 가능하게 된다.
이어서, 본 발명에 따른 반도체 기억장치(제10∼제22 실시형태)의 제조방법 1을 설명한다.
반도체 기억장치의 제조방법에 따르면, 반도체 기판을 적어도 하나 이상의 단을 갖는 웰 형상으로 가공함으로써 돌출된 반도체층을 형성한다. 그후, 이들 돌출된 반도체층의 적어도 하나 이상의 표면을 활성영역면으로 정의하고, 이 돌출된 반도체층 상부의 일부 또는 전부 및 반도체 기판에 불순물 확산층을 자기배열방식으로 형성한다. 이어서, 각각의 활성영역면에 ONO막으로 이루어진 전하축적층을 동시에 형성하고, 메모리 셀이 직렬로 접속되는 방향과 평행하게 배열되도록 제어 게 이트(워드라인)를 형성하여, 메모리 셀을 매트릭스 형상으로 배치한다.
이하, 도면을 참조하여 설명한다.
먼저, 반도체 기판인 p형 실리콘 기판(100)의 표면에 마스크층으로 되는 제1 절연막인 실리콘 산화막(210)을 200∼2000nm의 두께로 증착하고, 그후, 공지의 포토리소그래피 기술에 의해 패터닝된 레지스트(도시하지 않음)를 마스크로서 사용하여 반응성 이온에칭에 의해 실리콘 산화막(210)을 에칭한다(도 103 및 도 120 참조). 제1 절연막의 재료는 실리콘 기판의 반응성 에칭시 에칭되지 않거나 또는 실리콘 보다 에칭속도가 느린 재료이라면, 특별히 한정되지 않으며, 실리콘 질화막 등의 절연막, 또는 도전막의 단일층 또는 다중층막을 사용하여도 좋다.
얻어진 실리콘 산화막(210)을 마스크로서 사용하여 실리콘 기판(100)을 반응성 이온에칭에 의해 50∼5000nm 에칭하고, 그후, 실리콘 기판(100)의 노출부를 열산화하여 제2 절연막으로 되는 실리콘 산화막(250)을 5∼100nm의 두께로 형성한다(도 104 및 도 121).
이어서, 제3 절연막인 실리콘 질화막(230)을 10∼1000nm 두께로 증착하고, 그후, 실리콘 질화막(230)을 이방성 에칭에 의해 사이드웰 스페이서 형상으로 가공하여, 실리콘 산화막(210) 및 웰 형상으로 가공된 실리콘 기판(100)의 측면에 실리콘 산화막(250)을 통해 배치한다(도 105 및 도 122).
그후, 실리콘 질화막(230)을 마스크로서 사용하여 반응성 이온에칭에 의해 실리콘 산화막(250)을 제거한 후, 노출된 실리콘 기판(100)을 50∼5000nm 에칭함으로써, 실리콘 기판(100)을 웰 형상으로 가공한다. 그후, 실리콘 기판(100)의 노출 부에 대해 열산화를 수행하여, 제2 절연막으로 되는 실리콘 산화막(251)을 5∼100nm 두께로 형성한다(도 106 및 도 123).
이어서, 제3 절연막인 실리콘 질화막(231)을 10∼1000nm 두께로 증착하고, 그후, 실리콘 질화막(231)을 이방성 에칭에 의해 사이드웰 스페이서 형상으로 가공하여, 실리콘 산화막(210), 실리콘 질화막(230) 및 웰 형상으로 가공된 실리콘 기판(100)의 측면에 실리콘 산화막(251)을 통해 배치한다.
그후, 실리콘 질화막(231)을 마스크로서 사용하여 반응성 이온에칭에 의해 실리콘 산화막(251)을 제거한 후, 노출된 실리콘 기판(100)을 50∼5000nm 에칭함으로써, 실리콘 기판(100)을 웰 형상으로 가공한다. 그후, 실리콘 기판(100)의 노출부에 대해 열산화를 수행함으로써, 제2 절연막으로 되는 실리콘 산화막(252)을 5∼100nm 두께로 형성한다(도 107 및 도 124).
이어서, 제3 절연막인 실리콘 질화막(232)을 10∼1000nm 두께로 증착하고, 그후, 실리콘 질화막(232)을 이방성 에칭에 의해 사이드웰 스페이서 형상으로 가공하여, 실리콘 산화막(210), 실리콘 질화막(231) 및 웰 형상으로 가공된 실리콘 기판(100)의 측면에 실리콘 산화막(252)을 통해 배치한다.
그후, 실리콘 질화막(232)을 마스크로서 사용하여 반응성 이온에칭에 의해 실리콘 산화막(252)을 제거한 후, 노출된 실리콘 기판(100)을 50∼5000nm 에칭함으로써, 실리콘 기판(100)을 웰 형상으로 가공한다.
상기 설명한 공정에 의해, 실리콘 기판(100)은 단을 가지는 웰 형상으로 가공되며, 복수의 돌출된 반도체층(110)으로 분리된다.
그후, 실리콘 기판(100)의 노출부에 대해 열산화를 수행함으로써, 제2 절연막인 실리콘 산화막(253)을 5∼100nm 두께로 형성한다(도 108 및 도 125). 여기서, 제2 절연막은 CVD법에 의해 형성되어도 좋으며, 실리콘 질화막 등의 절연막의 단일층 또는 다중층으로 형성되어도 좋다. 또한, 제2 절연막인 실리콘 산화막(253)을 반드시 형성할 필요는 없다.
그후, 등방성 에칭에 의해 실리콘 질화막(230, 231, 232) 및 실리콘 산화막(250, 251, 252, 253)을 선택적으로 제거한다(도 109 및 도 126).
얻어진 실리콘 기판(100)을 열산화하여 제4 절연막인 실리콘 산화막(254)을 5∼100nm 두께로 형성하고, 그 위에 제5 절연막인 실리콘 질화막(220)을 10∼1000nm 두께로 증착한다(도 110 및 도 127).
그후, 실리콘 질화막(220)을 이방성 에칭에 의해 사이드웰 스페이서 형상으로 가공하여, 웰 형상으로 가공된 실리콘 기판(100)의 측면에 배치한다(도 111 및 도 128).
그후, 돌출된 반도체층(110)의 상부의 일부 또는 전부 및 모퉁이 및 실리콘 기판(100)에 불순물을 도입하여, n형 불순물 확산층(720, 710)을 형성한다(도 112 및 도 129). 이러한 불순물 도입은 0°∼7°경사진 기판으로 그 수직방향에서 5∼100keV의 주입 에너지에 의해 비소 또는 인을 1 ×1012/㎠∼1 ×1017/㎠ 정도의 양으로 이온주입함으로써 행할 수 있다.
그후, 돌출된 반도체층(110)의 상부의 일부 또는 전부 및 모퉁이 및 실리콘 기판(100)의 표면에, 소자분리막으로서 제6 절연막인 실리콘 산화막(400)을 열산화법에 의해 10∼500nm 두께로 형성한다(도 113 및 도 130), 여기서, 소자분리막은 CVD법 등의 어떠한 방법에 의해 형성되어도 좋다.
이어서, 복수의 메모리 셀을 돌출된 반도체층(110)의 단의 측면의 길이방향으로 배열하기 위해, 메모리 셀 형성영역으로부터 실리콘 질화막(220)을 등방성 에칭에 의해 선택적으로 제거한다(도 114 및 도 131). 필요에 따라 경사 이온주입을 이용함으로써 각 돌출된 반도체층(110)의 측면으로의 채널 이온주입이 수행된다. 이 채널 이온주입은 5°∼45°경사진 기판으로 그 수직방향에서 5∼100keV의 주입 에너지에 의해 1 ×1011/㎠∼1 ×1013/㎠ 정도의 붕소의 양으로 행할 수 있다. 표면 불순물 농도를 균일하게 하기 위해, 돌출된 반도체층(110)에 대해 다방향으로 채널 이온주입을 수행하는 것이 바람직하다. 채널 이온주입 대신에, CVD법에 의해 붕소를 포함하는 산화막을 증착하여 이 산화막으로부터의 붕소의 확산을 이용하여도 좋다. 여기서, 돌출된 반도체층(110)을 형성하기 전에 돌출된 반도체층(110)으로의 불순물 도입을 수행하여도 좋으며, 그 수단 및 시간은 불순물 농도의 분포가 이들 방법에 따른 것과 동일하게 된다면 제한되지 않는다.
그후, 열산화법을 이용하여 각각의 돌출된 반도체층(110)의 주위에 터널 산화막으로서 제7 절연막인 실리콘 산화막(520)을 10nm 정도의 두께로 형성한다. 이 위에, 제8 절연막으로서 실리콘 질화막(530)을 5∼100nm 정도의 두께로 증착하고, 제9 절연막으로서 실리콘 질화막(510)을 5∼100nm 정도의 두께로 더 증착한다(도 115 및 도 132).
이어서, 실리콘 산화막(510) 및 실리콘 질화막(530)을 반응성 이온에칭에 의해 에칭하여 사이드웰 스페이서 형상으로 일괄 분리한다(도 116 및 도 133).
여기서, 실리콘 질화막(530) 및 실리콘 산화막(510)을 반드시 사이드웰 스페이서 형상으로 가공할 필요는 없으며, 또한, 개별적 순차적으로 사이드웰 스페이서 형상으로 에칭하여도 좋다.
그후, 제1 도전막인 다결정 실리콘막[제어 게이트(500)]을 20∼200nm 정도의 두께로 증착한다(도 117 및 도 134). 그후, 다결정 실리콘막에 불순물을 도입한다. 이 불순물 도입은 불순물 농도를 적당히 조정함으로써 불순물 확산층(720, 710)의 경우와 동일한 방식으로 수행할 수 있다. 또한, 불순물 도입은 고상 확산 또는 다결정 실리콘의 증착시 원위치(in-situ) 방식 등의 다른 방식으로 수행되어도 좋다.
이어서, 공지의 포토리소그래피 기술에 따라 패터닝된 레지스트(211)를 마스크로서 사용하여(도 118 및 도 135), 다결정 실리콘막을 반응성 이온에칭에 의해 에칭함으로써, 제어 게이트(500)(워드라인)를 얻는다(도 119 및 도 136).
그후, 레지스트(211)를 마스크로서 사용하거나 레지스트(211)의 제거후 제어 게이트(500)를 하드마스크로서 사용하여, 실리콘 산화막(510) 및 계속해서 실리콘 질화막(530)을 반응성 이온에칭에 의해 에칭한다. 여기서, 실리콘 산화막(510) 및 실리콘 질화막(530)을 반드시 에칭할 필요는 없다.
그후, 공지의 기술에 의해 층간절연막을 형성하여, 콘택트홀(contact hall) 및 금속배선을 생성함으로써, 반도체 기억장치를 완성한다.
여기서, 실리콘 기판인 반도체 기판은 실리콘 이외에 게르마늄 등의 원소 반도체로 이루어져도 좋으며, SiGe, GaAs 등의 화합물 반도체로 이루어져도 좋다. 또한, 반도체 기판에 p형 또는 n형 단일 웰이 형성되어도 좋으며, 이중 웰, 삼중 웰 등의 다르거나 같은 도전형 다중 웰이 형성되어도 좋다. 이 경우, 웰이 돌출된 반도체층을 포함하는 것이 바람직하다. 그리하여, 이러한 웰내에 반도체 기억장치가 형성되어도 좋으며, 실리콘 기판과 불순물 확산층의 도전형이 역도전형이어도 좋다. 또한, 상기 설명에서는 돌출된 반도체층(110)을 계단 형상으로 가공하기 위해, 실리콘 질화막(230, 231, 232)을 사이드웰 스페이서 형상으로 가공하여, 이 사이드웰 스페이서를 실리콘 기판(100)의 에칭 마스크로서 사용하였지만, 예컨대, 돌출된 반도체층(110)의 단부만을 노출시켜 이 노출부에 열산화 또는 등방성 에칭을 수행하는 방식으로 절연막 또는 도전막을 매립함으로써, 돌출된 반도체층(110)의 단부를 테이퍼지게 하고 이 공정을 반복하여, 돌출된 반도체층(110)에 단을 형성하여도 좋다. 여기서, 소망하는 홈에 실리콘 산화막, 다결정 실리콘막, 실리콘 질화막 또는 이들의 적층막을 증착하고, 반도체 기판의 상면으로부터 등방성 에칭을 수행하여 이들 홈에 막을 직접 매립하여도 좋으며, 예컨대 레지스트 에치백법(resist etch back method)에 의해 막을 간접적으로 매립하여도 좋다. 이러한 방법은 하기 제조방법에도 적용될 수 있다.
상기 설명에서는 반도체 기억장치가 복수의 단을 가진 계단 형상으로 형성된 돌출된 반도체층을 가지는 경우를 나타내었지만, 돌출된 반도체층은 하나의 단을 가지고 있어도 좋다. 이 경우의 제조방법을 이하에 설명한다. 먼저, 도 103에 나타 낸 바와 같이, 반도체 기판인 p형 실리콘 기판(100)의 표면 상에 마스크층으로 되는 제1 절연막으로서 실리콘 산화막(210)을 증착한 후, 공지의 포토리소그래피 기술에 의해 패터닝된 레지스트(도시하지 않음)를 마스크로서 사용하여 반응성 이온에칭에 의해 실리콘 산화막(210)을 에칭한다.
이어서, 얻어진 실리콘 산화막(210)을 마스크로서 사용하여 실리콘 기판(100)을 반응성 이온에칭에 의해 에칭함으로써, 돌출부를 형성한 후 실리콘 산화막(210)을 선택적으로 제거한다. 그후, 실리콘 기판(100)의 노출부를 열산화함으로써, 제2 절연막으로 되는 실리콘 산화막(250)을 형성한다(도 104 참조).
이어서, 실리콘 기판 상에 제3 절연막으로서 실리콘 질화막을 한다. 그후, 실리콘 질화막을 이방성 에칭에 의해 반응성 이온에칭에 의해 가공하여, 실리콘 산화막 및 돌출부으로 가공된 실리콘 기판의 측면에 실리콘 산화막을 통해 배치한다. 여기서, 실리콘 질화막의 증착 및 이방성 에칭에 의해 실리콘 질화막으로부터 사이드웰 스페이스의 형성 공정을 생략하여도 좋다.
그후, 도 112∼도 118을 참조하여 설명한 방법과 마찬가지로, 하나의 단을 가진 돌출된 반도체층의 모퉁이의 일부 또는 전부에 상기 사이드웰 스페이서에 대해 자기배열방식으로 제2 도전형 불순물을 도입한다. 사이드웰 스페이서의 제거후, 상기 돌출된 반도체층의 측면을 커버하도록 전하축적층을 형성하고, 그후, 전하축적층을 커버하도록 제1 도전막을 형성함으로써, 반도체 기판에 형성된 돌출된 반도체층의 표면에, 복수의 메모리 셀이 전하축적층, 제어 게이트 및 돌출된 반도체층의 일부에 형성된 n형 불순물 확산층으로 이루어진다.
이어서, 제어 게이트(워드라인)가 돌출된 반도체층과 평행하게 배치된 경우의 반도체 기억장치의 제조방법 2를 설명한다.
이 제조방법에 따르면, 도 111 및 도 128을 참조하여 설명한 바와 같이, 제5 절연막인 실리콘 질화막(220)이 웰 형상으로 가공된 실리콘 기판(100)의 측면에 사이드웰 스페이서 형상으로 배치된다. 그후, 공지의 포토리소그래피 기술에 의해 패터닝된 레지스트(212)를 마스크로서 사용하여(도 137 및 도 144), 예컨대, 등방성 에칭에 의해 실리콘 질화막(220)을 선택적으로 에칭함으로써, 돌출된 반도체층의 일부에 비트라인으로 되는 n형 불순물 확산층을 제조방법 1과 동일한 방식으로 형성한다(도 138 및 도 145).
그후, 돌출된 반도체층(110)의 상부의 일부 또는 전부 및 모퉁이, 불순물 확산층(750)의 표면 및 실리콘 기판(110)의 표면을 산화하여, 제6 절연막으로 되는 실리콘 산화막(410)을 10∼500nm 정도의 두께로 형성한다(도 139 및 도 146). 여기서, 실리콘 산화막(410)은 CVD법 등에 의해 형성하여도 좋다.
이어서, 돌출된 반도체층(110)의 단의 측면의 길이방향으로 배열된 복수의 메모리 셀을 형성하기 위해, 실리콘 질화막(220)을 등방성 에칭에 의해 메모리 셀 형성영역으로부터 선택적으로 제거하고, 그후 필요에 따라, 제5 실시형태의 절연막과 동일한 방식으로, 경사 이온주입(diagonal ion implantation)을 이용함으로써 각각의 돌출된 반도체층(110)의 측면에 채널 이온주입을 수행한다.
그후, 각각의 돌출된 반도체층(110)의 주위에 열산화법을 이용하여 10nm 정도의 두께를 가진 터널 산화막으로 되는 제7 절연막인 실리콘 산화막(520)을 형성 한다.
이어서, 제8 절연막으로서 실리콘 질화막(530)을 5∼100nm 정도의 두께로 증착한 후, 제9 절연막인 실리콘 산화막(510)을 5∼100nm 정도의 두께로 증착한다(도 140 및 도 147).
이어서, 실리콘 산화막(510) 및 실리콘 질화막(530)을 이방성 에칭, 예컨대, 반응성 이온에칭에 의해 에칭하여, 사이드웰 스페이스 형상으로 일괄 분리한다(도 141 및 도 148). 이 분리는 제조방법 1에서 설명한 것과 다른 방법에 의해 행하여도 좋으며, 행하지 않아도 좋다.
그후, 제1 도전막으로 되는 다결정 실리콘막[제어 게이트(500)]을 20∼200nm 정도의 두께로 증착한다(도 142 및 도 149). 그후, 다결정 실리콘막에 불순물을 도입한다. 이 불순물 도입은 제5 실시형태와 동일하게 행할 수 있다.
이어서, 예컨대 이방성 에칭을 수행하여, 각각의 돌출된 반도체층(110)의 각 단의 각 측면에 다결정 실리콘막을 사이드웰 스페이서 형상으로 가공함으로써, 다결정 실리콘막을 일괄 분리하여 제어 게이트(비트라인)(500)를 형성한다(도 143 및 도 150).
그후, 제조방법 1과 마찬가지로 반도체 기억장치를 완성한다.
이어서, 돌출된 반도체층의 활성영역면 및 불순물 확산층(720, 710)이 오프셋 구조를 가지는 경우의 반도체 기억장치의 제조방법 3을 설명한다.
이 제조방법 3에 따르면, 돌출된 반도체층(110)의 상부의 일부 또는 전부 및 모퉁이 및 실리콘 기판(100)에 불순물 확산층(720, 710)을 형성하는 공정에 있어 서, 실리콘 질화막(220) 등의 절연막 또는 도전막의 사이드웰 스페이서를 마스크로서 사용하여, 이온주입법에 의해, 예컨대 경사각도 0°의 표면으로 그 수직방향에서 5∼100keV의 주입 에너지로 비소 또는 인을 1 ×1012/㎠∼1 ×1017/㎠ 정도의 양으로, 돌출된 반도체층(110)의 적어도 하나 이상의 활성영역면에 대해 주입함으로써, 오프셋 구조를 형성한다(도 151 및 도 152). 여기서, 제조방법 3에서의 상기 설명 이외의 공정에 대해서는 제조방법 1과 실질적으로 동일하다. 여기서, 이 제조방법 3에 따르면, 열처리에 의한 불순물 확산에 의해, 돌출된 반도체층(110)의 활성영역면과 불순물 확산층(720, 710)이 서로 오버랩되는 것을 방지할 필요가 있다.
본 발명의 반도체 기억장치에 의하면, 반도체 기판이 메모리 셀이 형성된 돌출된 반도체층을 가지므로, 단위 면적당 메모리 셀의 용량의 증대를 달성할 수 있다. 특히, 돌출된 반도체층의 단을 증가시킬 수 있으므로, 집적도의 향상이 가능하게 된다.
또한, 전하축적영역이 ONO막으로 이루어지기 때문에, 하나의 메모리 셀에 2비트 데이터를 기억할 수 있다.
또한, 돌출된 반도체층의 단의 높이를 충분히 확보할 수 있으므로, 셀 점유 면적의 증가 없이 비트라인과 소스라인 확산층 사이의 펀치스루를 억제할 수 있게 되며, 그로 인해, 신뢰성이 높은 반도체 기억장치를 얻을 수 있다.
또한, 본 발명의 반도체 기억장치의 제조방법에 의하면, 삼차원 메모리의 제 조에 있어서 낮은 제어성으로 인해 곤란하였던 기판 수직방향의 메모리 셀 분리를 행하기 위한 높이방향의 위치결정을 주로 이방성 에칭에 의해 실현할 수 있기 때문에, 쉽게 삼차원 메모리 셀 어레이를 형성하는 것이 가능하게 된다. 또한, 포토리소그래피 기술에 의존하지 않고 자기배열방식을 많이 사용할 수 있고, 간단한 제조공정에 의한 제조기간의 단축, 수율 향상 및 셀 특성의 불균일의 방지를 실현할 수 있고, 저비용으로 대용량을 가지며 신뢰성이 높은 반도체 기억장치를 제공하는 것이 가능하게 된다. 특히, 메모리 셀을 단의 상이함에 의존하지 않고 일괄적으로 형성할 수 있으므로, 불일치를 억제할 수 있고, 비용의 절감, 제조기간의 단축 및 수율 향상을 보다 확실히 실현할 수 있다.

Claims (21)

  1. 제1 도전형 반도체 기판 상에 형성된 하나 이상의 돌출된 반도체층 및 상기 돌출된 반도체층의 표면 상의 복수의 메모리 셀을 포함하는 반도체 기억장치에 있어서,
    상기 각각의 메모리 셀은 전하축적층, 제어 게이트 및 상기 돌출된 반도체층의 일부에 형성된 제2 도전형 불순물 확산층으로 이루어지고, 상기 복수의 메모리 셀은 적어도 소정 방향으로 배열되고,
    상기 소정 방향으로 배열된 복수의 메모리 셀의 상기 제어 게이트는 서로 분리되어 배치되고,
    상기 돌출된 반도체층은 상기 반도체 기판에 대해 수평방향의 단면이 밴드 형상인 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서,
    상기 각각의 돌출된 반도체층은 2개 이상의 표면을 가지며,
    상기 복수의 메모리 셀은 상기 돌출된 반도체층의 2개 이상의 표면에 각각 형성되는 것을 특징으로 하는 반도체 기억장치.
  3. 제1항에 있어서,
    상기 소정 방향으로 배열된 복수의 메모리 셀은 상기 소정 방향과 수직방향으로도 배열되고,
    상기 소정 방향과 수직방향으로 배열된 메모리 셀은 서로 직렬로 접속되는 것을 특징으로 하는 반도체 기억장치.
  4. 삭제
  5. 제3항에 있어서,
    상기 돌출된 반도체층은 상기 반도체 기판의 표면과 수직방향의 단면에 2개 이상의 단(step)을 갖는 계단 형상으로 형성되고, 상기 계단 형상의 상기 돌출된 반도체층의 각 단의 측면에 전하축적층 및 제어 게이트가 배치되며,
    상기 계단 형상의 상기 돌출된 반도체층의 모퉁이의 일부 또는 전부에 상기 제2 도전형 불순물 확산층이 형성됨으로써, 상기 돌출된 반도체층의 각각의 단의 측면에 형성된 상기 복수의 메모리 셀이 직렬로 접속되는 것을 특징으로 하는 반도체 기억장치.
  6. 제3항에 있어서,
    상기 복수의 돌출된 반도체층은 상기 반도체 기판의 표면 상에 소정 간격으로 형성되고, 인접하는 돌출된 반도체층 사이의 상기 반도체 기판의 표면 상에 상기 제2 도전형 불순물 확산층이 더 형성됨으로써, 상기 인접하는 돌출된 반도체층에 형성된 메모리 셀이 직렬로 접속되는 것을 특징으로 하는 반도체 기억장치.
  7. 제3항에 있어서,
    상기 메모리 셀이 직렬로 접속된 방향에 하나 이상의 소자분리막이 울타리 형상(fence shape)으로 배치되는 것을 특징으로 하는 반도체 기억장치.
  8. 제3항에 있어서,
    상기 메모리 셀이 직렬로 접속된 방향으로 비트라인이 형성되고, 상기 비트라인의 적어도 일단부에 선택 게이트가 설치되며, 이에 따라 상기 선택 게이트는 상기 메모리 셀에 접속되는 것을 특징으로 하는 반도체 기억장치.
  9. 제3항에 있어서,
    상기 메모리 셀의 상기 제어 게이트는 상기 메모리 셀이 직렬로 접속된 방향으로 서로 접속되어 워드라인을 형성하는 것을 특징으로 하는 반도체 기억장치.
  10. 제1항에 있어서,
    상기 제2 도전형 불순물 확산층은 상기 전하축적층에 대해 오프셋 위치에 있는 것을 특징으로 하는 반도체 기억장치.
  11. 제1항에 있어서,
    상기 전하축적층은 실리콘 산화막/실리콘 질화막/실리콘 산화막으로 이루어 지는 것을 특징으로 하는 반도체 기억장치.
  12. 제1항에 있어서,
    상기 전하축적층은 부동 게이트 또는 나노결정 실리콘으로 이루어지는 것을 특징으로 하는 반도체 기억장치.
  13. 제1항에 있어서,
    상기 전하축적층을 형성하는 상기 돌출된 반도체층의 적어도 일면은 상기 돌출된 반도체층에서의 소수 캐리어의 이동도가 높은 결정면 방위를 가지는 것을 특징으로 하는 반도체 기억장치.
  14. 제1항에 있어서,
    상기 제어 게이트는 금속으로 이루어지는 것을 특징으로 하는 반도체 기억장치.
  15. (a) 제1 도전형 반도체 기판 상에 하나 이상의 돌출부를 형성하는 단계;
    (b1) 상기 돌출부를 마스크로서 사용하여 상기 반도체 기판을 파내는 단계를 1회 행함으로써 상기 반도체 기판 상에 하나 이상의 돌출된 반도체층을 형성하는 단계;
    (c) 상기 돌출된 반도체층의 측면을 커버하도록 절연막의 사이드웰 스페이서 를 형성하는 단계;
    (d) 상기 돌출된 반도체층의 모퉁이의 일부 또는 전부에 상기 사이드웰 스페이서에 대해 자기배열방식으로 제2 도전형 불순물을 도입하는 단계;
    (e) 상기 사이드웰 스페이서의 제거후, 상기 돌출된 반도체층의 측면을 커버하도록 전하축적층을 형성하는 단계; 및
    (f) 상기 전하축적층을 커버하도록 제1 도전막을 형성하는 단계를 포함하며:
    이로 인해, 상기 제1 도전형 반도체 기판 상에 형성된 상기 하나 이상의 돌출된 반도체층의 표면에, 상기 전하축적층, 제어 게이트 및 상기 제2 도전형 불순물 확산층으로 이루어진 복수의 메모리 셀을 형성하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  16. (a) 제1 도전형 반도체 기판 상에 하나 이상의 돌출부를 형성하는 단계;
    (b) (i) 상기 돌출부의 측면 상에 절연막의 제1 사이드웰 스페이서를 형성하는 단계; 및
    (ii) 상기 제1 사이드웰 스페이서를 마스크로서 사용하여 상기 반도체 기판을 파내는 단계를 1회 이상 행함으로써 상기 반도체 기판 상에 계단형상으로 돌출된 반도체층을 형성하는 단계;
    (c2) 상기 제1 사이드웰 스페이서의 제거후, 상기 돌출된 반도체층의 측면을 커버하도록 절연막의 제2 사이드웰 스페이서를 형성하는 단계;
    (d) 상기 돌출된 반도체층의 모퉁이의 일부 또는 전부에 상기 제2 사이드웰 스페이서에 대해 자기배열방식으로 제2 도전형 불순물을 도입하는 단계;
    (e2) 상기 제2 사이드웰 스페이서의 제거후, 상기 돌출된 반도체층의 측면을 커버하도록 전하축적층을 형성하는 단계; 및
    (f) 상기 전하축적층을 커버하도록 제1 도전막을 형성하는 단계를 포함하며:
    이로 인해, 상기 제1 도전형 반도체 기판 상에 형성된 상기 하나 이상의 돌출된 반도체층의 표면에, 상기 전하축적층, 제어 게이트 및 상기 제2 도전형 불순물 확산층으로 이루어진 복수의 메모리 셀을 형성하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  17. 제15항 또는 제16항에 있어서,
    상기 단계(a)에 있어서, 상기 돌출된 반도체층을 상기 반도체 기판의 표면 상에 소정 간격으로 형성하고;
    상기 단계(d)에 있어서, 상기 제2 도전형 불순물 확산층을 상기 돌출된 반도체층의 모퉁이의 일부 또는 전부, 및 인접하는 돌출된 반도체층 사이의 상기 반도체 기판의 표면에, 상기 전하축적층에 대해 오프셋 위치에 형성하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  18. (a) 제1 도전형 반도체 기판 상에 하나 이상의 돌출부를 형성하는 단계;
    (b) (i) 상기 돌출부의 측면 상에 절연막의 사이드웰 스페이서를 형성하는 단계; 및
    (ii) 상기 사이드웰 스페이서를 마스크로서 사용하여 상기 반도체 기판을 파내는 단계를 1회 이상 행함으로써 상기 반도체 기판 상에 계단형상으로 돌출된 반도체층을 형성하는 단계;
    (e) 상기 사이드웰 스페이서의 제거후, 상기 돌출된 반도체층의 측면을 커버하도록 전하축적층을 형성하는 단계;
    (f) 상기 전하축적층을 커버하도록 제1 도전막을 형성하는 단계; 및
    (g) 상기 제1 도전막을 이방성 에칭을 행함으로써 상기 돌출된 반도체층의 측면 상에 사이드웰 스페이서 형상으로 가공하는 단계를 포함하며:
    이로 인해, 상기 제1 도전형 반도체 기판 상에 형성된 상기 하나 이상의 돌출된 반도체층의 표면에, 적어도 전하축적층 및 제어 게이트로 이루어진 복수의 메모리 셀을 형성하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  19. 제17항에 있어서,
    상기 단계(a)에 있어서, 상기 돌출된 반도체층을 상기 반도체 기판의 표면 상에 소정 간격으로 형성하고;
    상기 단계(b)와 단계(e) 사이에서, 단계(b)에서 형성된 상기 사이드웰 스페이서를 제거하고; 상기 돌출된 반도체층의 측면 상에 절연막 또는 도전막으로 사이드웰 스페이서를 새롭게 형성하고; 상기 사이드웰 스페이서를 마스크로서 사용하여 이온주입 및 열처리를 행함으로써, 상기 제2 도전형 불순물 확산층을 상기 돌출된 반도체층의 모퉁이의 일부 또는 전부, 및 인접하는 돌출된 반도체층 사이의 상기 반도체 기판의 표면에, 상기 전하축적층에 대해 오프셋 위치에 형성하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  20. 제15항, 제16항 및 제18항 중 어느 한 항에 있어서,
    상기 복수의 메모리 셀을 소정 방향으로 형성하기 위해, 메모리 셀 형성영역에 대해 상기 사이드웰 스페이서를 선택적으로 제거하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  21. 제15항, 제16항 및 제18항 중 어느 한 항에 있어서,
    상기 단계(a)에 있어서 상기 돌출부를 상기 반도체 기판의 표면을 따라 프리즘 형상으로 형성하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
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