JP2007513519A - フラッシュメモリデバイス - Google Patents

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Abstract

メモリデバイス(100)は、導電構造(210)、複数の誘電層(410−430)、及び、制御ゲート(510)を含む。誘電層(410−430)は導電構造(210)の周りに形成され、制御ゲート(510)は誘電層(410−430)上に形成される。導電構造(210)の一部はメモリデバイス(100)のドレイン領域(1005)として機能し、また、誘電層(410−430)の少なくとも1つは、メモリデバイス(100)の電荷蓄積構造として機能する。誘電層(410−430)は、酸化物−窒化物−酸化物層を含む。

Description

本発明はメモリデバイス及びメモリデバイスを製造する方法に関し、特に、不揮発性メモリデバイスに適用される。
不揮発性メモリデバイスに関する高密度かつ高性能に対する需要が益々拡大しており、構造的要素の小型化、高い信頼性、及び、製造スループットの増大が求められている。しかし、こうした構造的要素を縮小することで、従来の方法論の限界に直面している。例えば、構造的要素の縮小化が、メモリデバイスに期待されるデータ保存要件、例えばデータの10年保存要件を満たすことを困難にしている。
本発明に従った実装品では、ピラー構造を用いて形成された不揮発性メモリデバイスが提供される。ピラー構造の周りには、酸化物−窒化物−酸化物(ONO:Oxide-Nitride-Oxide)層が形成され、そのONO層上には、ポリシリコンあるいは金属層が形成される。ONO層内の窒化層は、不揮発性メモリデバイスの電荷蓄積あるいは浮遊ゲート電極として機能する。ポリシリコンあるいは金属層は、不揮発性メモリデバイスの制御ゲートとして機能し、ONO層の上部酸化層によって浮遊ゲートから絶縁されている。
本発明の更なる利点及び他の特徴は、以下の明細書にその一部が記載され、また、ある部分は、当業者にとって、以下の明細書を考察することで、あるいは、本発明を実施することにより明らかになるであろう。本発明の利点及び特徴は、特に、添付の特許請求の範囲に明らかにされることにより、実現され、得られる。
本発明によれば、以下に記載する利点及び他の利点の一部は、第1導電層、導電構造、複数の誘電層、及び、制御ゲートを有するメモリデバイスによって実現される。導電構造は、第1導電層上に形成され、第1導電層の一部は、メモリデバイスのソース領域として機能する。導電構造は、第1端部と、その第1端部の反対側に第2端部を有する。第1端部は、ソース領域として機能する第1導電層の部分に隣接して配置され、また、第2端部は、メモリデバイスのドレイン領域として機能する。誘電層は少なくとも導電構造の一部の周りに形成され、また、少なくとも1つの誘電層はメモリデバイスの浮遊ゲート電極として機能する。制御ゲートは誘電層上に形成される。
本発明の他の形態によれば、基板、第1絶縁層、導電構造、複数の絶縁層、及び、制御ゲートを含むメモリデバイスが提供される。第1絶縁層は基板上に形成され、導電構造はその第1絶縁層上に形成される。導電構造はメモリデバイスのチャネルとして機能する。誘電層は少なくとも導電構造の一部の周りに形成され、少なくとも1つの誘電層はメモリデバイスの電荷蓄積電極として機能する。制御ゲートは誘電層上に形成される。
本発明の他の形態によれば、第1の導電層、複数の構造、複数の誘電層、及び、少なくとも1つの導電層を有する不揮発性メモリアレイが提供される。第1導電層は、基板上に形成され、この第1導電層の部分は、メモリアレイのメモリセルのソース領域として機能する。この構造は、第1導電層上に形成され、これらの構造の各々は、メモリセルの1つのチャネル領域として機能する。誘電層は、これらの構造の各々の部分の周りに形成され、少なくとも1つの誘電層は、メモリセルの1つの電荷蓄積電極として機能する。この少なくとも1つの導電層は、メモリセルの各々の、複数の誘電層上に形成される。
本発明の他の利点及び特徴は、以下の詳細な説明によって当業者にとって容易に明らかになるであろう。以下に示され、記載された実施形態は、本発明を実施するための最良の形態を例示するものである。本発明は種々の明らかな形態に変形可能であり、これらは本発明の技術的範囲から逸脱するものではない。従って、図面は、例示的なものであって、限定的なものではない。
以下、添付の図面を参照する。図面において、同一の参照符号を有する要素は、同一の要素を示す。
以下、本発明の詳細な説明を添付図面に従って記載する。異なる図面において同一の符号が用いられている場合があるが、これは同一あるいは同様の要素を示す。また、以下の明細書は、本発明を限定するものではない。本発明の技術的範囲は、添付の特許請求の範囲及び等価物によって定義される。
本発明に従った実装品では、フラッシュ電気的消去可能リードオンリメモリ(EEPROM:Electrically Erasable Read Only Memory)デバイスのような不揮発性メモリデバイス、及び、そのようなデバイスを製造する方法を提供する。このメモリデバイスは、誘電層と制御ゲート層とが周りに形成されたピラー構造を含んでよい。1つあるいは複数の誘電層は、メモリデバイス用の浮遊ゲートとして動作してもよい。
図1は、本発明の実施形態によって形成された半導体デバイス100の例示的断面図を示す。図1において、半導体デバイス100は、シリコン基板110、及び、シリコン基板110の上に形成された埋め込み酸化層120を備えたシリコン・オン・インシュレータ(SOI:Silicon-On-Insulation)構造を備えてもよい。埋め込み酸化層120は、従来法で基板110上に形成してよい。例示的実装品では、埋め込み酸化層120は、SiO2などの二酸化シリコンを含んでよく、その膜厚は、約500Å〜約2000Åの範囲内の値をとり得る。
以下に更に詳細を説明しているように、半導体デバイス100のソース領域、あるいは、接地として機能するよう、埋め込み酸化層120の上には、例えば、ドープしたシリサイド、あるいは、セルフアラインシリサイド(salicide)などの低抵抗層130が形成されてよい。例示的な実装品では、低抵抗層130の膜厚は、約100Å〜約500Åの範囲内の値をとり得る。
シリコン層140は、層130の上に形成されてよい。シリコン層140は、膜厚の値が約200Å〜約1000Åの範囲内である単結晶あるいは多結晶のシリコンを含んでよい。以下に更に詳細を説明しているように、シリコン層140は、ピラー構造を形成するように使用されてもよい。
本発明に従った別の実装品では、基板110及び層140は、ゲルマニウムなどのその他の半導体材料、あるいは、シリコンゲルマニウムなどの半導体材料を組合せて含んでもよい。埋め込み酸化層120は、その他の誘電材料を含んでもよい。
図2の斜視図に示すように、シリコン層140はパターニングされ、エッチングされ、基板210が形成される。例えば、フォトレジスト材料がシリコン層140上に堆積されるとともに、パターニングされ、続いて、フォトレジストで覆われていないシリコン層140の部分をエッチングし、ピラー構造210あるいはピラー210とも称される、円筒状の、柱(ピラー)のような構造210からなる複数の行/列を形成する。例示的な実装品では、シリコン層140は、層130上でエッチングを終了する、従来の方法でエッチングされてよい。ピラー構造210の高さは、約100Å〜約1000Åの範囲内の値をとり、幅は、約100Å〜1000Åの範囲内の値をとり得る。1つの実装品では、ピラー構造210の高さ及び幅はそれぞれ、500Å及び200Åであってよい。このピラー構造210は、互いに約100nm〜約1000nmだけ横方向に離間してもよい。簡素化のために、図2は行が2つのピラー構造210を示しており、各行はピラー構造210を5つ含む。ピラー構造210に更なる列/行を形成してもよいことが理解されよう。
図3に示しているように、ピラー構造210の形成後に、層130の上に絶縁層310を形成してもよい。この絶縁層310は、各ピラー210の底部に接触してもよい。例示的な実装品では、絶縁層310は、SiO2などの酸化物材料を含んでよく、絶縁層の膜厚は、約100Å〜約500Åの範囲内の値をとり得る。その他の絶縁材料もまた、絶縁層310に使用してよい。この絶縁層310は、ピラー210の1つの行を別の行から電気的に絶縁する。
各ピラー210の周りには、複数の膜が形成されてよい。例示的な実装品では、各ピラー210の周辺には、酸化物−窒化物−酸化物(ONO)誘電膜が形成される。例えば、図4に示しているように、各ピラー210の周りに酸化層410が形成される。例示的な実装品では、酸化層410は、膜厚が約100Å〜約500Åの範囲内の値をとるまで堆積するか熱的に成長させてよい。簡素化のために、図4には2つのピラー210の断面図を示す。同様の方法でピラー210の各々の周りに酸化層410を形成してよいことは理解されよう。また、露出されたピラー210の垂直面の全面の周囲に酸化層410を形成してよいことも理解されよう。更に、ある実装品では、酸化層410は上面にも形成してよい。以下に更に詳細を説明しているように、そのような実装品では、上部を被覆する膜は以下のプロセスで除去される。
次に、図4に示しているように、酸化層410の周りに窒化層420が形成される。例示的な実装品では、窒化層420は、膜厚が約100Å〜約500Åの範囲内の値をとるまで堆積される。次に、図4に示しているように、窒化層420の周りに別の酸化層430が形成される。例示的な実装品では、酸化層430は、膜厚が約100Å〜約500Åの範囲内の値をとるまで堆積するか熱的に成長させてよい。各層410−430は、後に形成されるメモリデバイスのONO電荷蓄積誘電体を形成する。より具体的には、窒化層420は、浮遊ゲート電極として、上部酸化層430は、インターゲート(ゲート間の)誘電体として機能しうる。
次に、図5に示しているように、半導体デバイス100上にシリコン層510が形成される。後に形成される制御ゲート電極のゲート材料としてこのシリコン層510を使用してもよい。例示的な実装品では、シリコン層510は、従来の化学気相成長(CVD:Chemical Vapor Deposition)を用いて、膜厚が約100Å〜約1000Åの範囲内の値をとるまで堆積されたポリシリコンを有してよい。他の形態では、ゲルマニウム、あるいはシリコンとゲルマニウムの組合せのような他の半導体材料、または様々な金属をゲート材料に用いてもよい。
次に、シリコン層510をパターニングおよびエッチングしてもよい。エッチングは、絶縁層310上で終了する。例えば、図6は、シリコンの各行(610及び620)を形成するためにシリコン層510をエッチングした後の、本発明に従う半導体デバイス100の上面図を示す。図6において、行610及び620はそれぞれ、ピラー210を5つ(破線で図示する)と、ピラー210を囲むONO層410−430(破線で図示する)、及び、ONO層410−430を囲むシリコン層510を有する。絶縁層310は行610及び620を互いに電気的に絶縁する。図6に示すシリコン層510は、ピラー210の上面と実質的に同一平面としてよい。本実装品では、図5に示すシリコン層510は、ピラー210の上面と実質的に同一平面になるよう、エッチングあるいは平面化してよい。
次に、ピラー210の上部を露出させるようにシリコン層510をエッチングしてもよい。例えば、図7に示すように、ピラー210の上面及び上部を露出させるようにシリコン層510をエッチバックしてもよい。例示的な実装品では、エッチング後、ピラー210の上部の約100Å〜500Åが露出される。図7に示すように、エッチングプロセス中、各ピラー210間に設けられたシリコン層510の部分を、絶縁層310までエッチングしてもよい。
図8は、ピラー210の上部を露出させるためにシリコン層がエッチングされた後の、半導体デバイス100の上面図を示す。図8において、半導体デバイス100は、ONO層410−430及びポリシリコン510に囲まれた、ピラー210の列(810−850)を含む。絶縁層310は列810−850を離間してもよい。
次に、図9に示しているように、金属層910を形成するために、アルミニウムあるいは銅などの金属を半導体デバイス100上に堆積及びパターニングしてもよい。金属層910の膜厚は、約200Å〜約2000Åの範囲内の値をとり得る。図9において、金属層910は、半導体デバイス100のビット線として機能してよい。プログラミングあるいはメモリデバイス100からのデータの読み出しを容易にするために、ビット線デコーダ(図示せず)を金属層910に結合してもよい。
図10は、行方向における半導体デバイス100の例示的な断面図を示す。ONO層410−430、及び、ゲート層510に囲まれている各ピラー210は、メモリアレイのメモリセルとして機能する。図10において、ピラー210の上部(1005)は、メモリセルのドレイン領域として機能してもよく、ピラー210の底部と接する層130の部分は(1010)は、半導体デバイスのメモリセルのソース領域として機能してもよい。従って、メモリセルのチャネルは、垂直方向のピラー210に形成される。
特定の完成品デバイス要件(particular end device requirements)に基づいて、ソース/ドレイン領域1010及び1005をドープすることができる。例えば、n型あるいはp型不純物をソース/ドレイン領域1010及び1005に注入してもよい。例えば、リンなどのn型ドーパントを、約1×1019atom/cm2〜約1×1020atom/cm2の範囲の注入量で、約10KeVから約50KeVの注入エネルギーで注入してもよい。他の形態では、同様の注入量及び注入エネルギーで、ホウ素などのp型ドーパントを注入してもよい。ある特定の注入量及びエネルギーを、ある特定の完成品デバイス要件に基づいて選択することができる。当業者であれば、回路要件に基づき、ソース/ドレイン注入プロセスを最適化することができるであろう。これに加えて、ONO層410を形成する前のように、半導体デバイス100の形成における比較的早い段階でソース/ドレイン領域1010及び1005をドープしてもよい。更に、ある特定の回路要件に基づいてソース/ドレイン接合の位置を制御するよう、様々なスペーサ、及び、傾斜角の注入プロセスを用いてもよい。次に、ソース/ドレイン領域1010及び1005を活性化するために、活性アニーリングを行ってもよい。
図10に示す、完成した半導体デバイス100は、シリコン−酸化物−窒化物−酸化物−シリコン(SONOS)構造を有する。すなわち、半導体デバイス100は、ONO誘電層410〜430と、その上に形成されたシリコン制御ゲート510とを備えたシリコンピラー構造210を含みうる。ピラー構造210は、メモリデバイスのチャネル領域あるいは基板電極として機能し、ONO層410〜430は、電荷蓄積構造として機能しうる。
半導体デバイス100は、NOR型のフラッシュEEPROMのような不揮発性メモリデバイスとして動作可能である。例えば、約10ボルトのバイアスを制御ゲート510に印加すれば、プログラミングできる。すなわち、例えば、バイアスが制御ゲート510に印加されると、電子は、ソース/ドレイン領域1010及び1005から浮遊ゲート電極(例えば、窒化物層420)にトンネル効果により移動する。消去するには、例えば、約10ボルトのバイアスを制御ゲート510に印加する。消去中、電子は、浮遊ゲート電極(例えば、窒化物層420)から、ソース/ドレイン領域1010及び1005に移動する。
図9及び図10に示す半導体デバイス100は、不揮発性メモリアレイを形成するために用いられる。例えば、図9及び図10の半導体デバイス100は、単一ビットの情報を記録するのに使用される2つのメモリセルを備える。例示的実装品によれば、メモリアレイを形成するために、図9及び図10に示すメモリセルと同様の複数のメモリセルを用いてもよい。例えば、図9に示したビット線910などの、複数のビット線はそれぞれ、ピラー210の行あるいは列に結合する。図10に示した制御ゲート510などの複数の制御ゲートはそれぞれ、メモリセルの列あるいは行と電気的に結合してもよい。これらメモリセルの列及び行は、ビット線910に対して90°オフセットされ、メモリアレイのワード線として機能する。次いで、ビット線デコーダ(図示せず)及びワード線デコーダ(図示せず)は、ビット線910及びワード線510にそれぞれ結合されうる。次に、プログラミング、あるいは、メモリセルの各特定のセルに記録されたデータの読み出しを容易にするために、ビット線及びワード線デコーダを使用してもよい。このようにして、高密度の不揮発性メモリアレイが形成される。
従って、本発明によって、複数の垂直ピラー構造を用いて、フラッシュメモリデバイスが形成される。優位な点として、ピラー210により、メモリデバイスのチャネルが垂直構造に形成されるので、従来のフラッシュメモリデバイスと比べると、完成したメモリデバイス100は、回路密度を増大させることができる。本発明は、従来の半導体製造処理にも容易に統合することができる。
以上の説明において、本発明の完全な理解を提供する目的で、特定の材料、構造、化学物質、処理等のような多くの詳細事項を記載した。しかし、本発明は、本文に記載された特定的な詳細に頼ることなく実施可能である。その他の事例における公知の処理構造は、本発明の趣旨を無用に曖昧にしないよう、その詳細は省略している。
本発明による半導体デバイスを製造する際に利用される誘電層及び導電層は、従来の堆積技術によって堆積可能である。例えば、低圧CVD(LPCVD;Low Pressure Chemical Vapor Deposition)及びエンハンスドCVD(ECVD;Enhanced Chemical Vapor Deposition)を含む化学気相成長(CVD;Chemical Vapor Deposition)のような様々な形式の金属被覆技術を適用することができる。
本発明は、フィンFET半導体デバイス、特に100nmあるいはそれ以下の構造的要素を備えるフィンFETデバイスの製造に適用することができる。本発明は、半導体デバイスの様々な形式のいずれに対しても適用可能であり、それゆえ、本発明の趣旨を曖昧にすることを避けるために詳細を記載していない。本発明を実施する際、従来のフォトリソグラフィック及びエッチング技術が利用される。それゆえ、そのような技術の詳細について本文に記載していない。加えて、図5に表す半導体デバイスの一連のプロセスが記載された一方で、本発明に従った他の実装品における様々な処理ステップの順序を変更可能であることが理解されよう。
本開示において本発明の好適な実施形態のみ及び多機能性の複数の例が示され、記載されている。本発明が様々な他の組合せ及び環境において利用可能であり、本文に表された進歩的な概念の趣旨の範囲内で変更が可能であることが理解されよう。
加えて、本出願の明細書に用いられた構成要素、機能あるいは指示(instruction)が、明白に説明されていない限り本発明にとって重大で必須であるものと解されてはならない。また、冠詞“a”は、単数あるいは複数の双方を含むことを意図したものである。単数のみを意図する箇所では、用語“one:1つの”あるいは同様の言葉が使用される。
本発明の一実施形態に従いピラー構造を形成するために用いられる例示的な層を示した断面図。 本発明の例示的な実施形態に従い形成された複数のピラー構造を示した斜視図。 本発明の例示的な実施形態に従い図2のデバイス上の絶縁層の形成を示した断面図。 本発明の例示的な実施形態に従い図3のピラー構造の周りの誘電層の形成を示した断面図。 本発明の例示的な実施形態に従い図4のデバイス上の制御ゲート材料の形成を示した断面図。 本発明の例示的な実施形態に従い制御ゲート材料の堆積後の図5のデバイスを示した上面図。 本発明の例示的な実施形態に従い図5の制御ゲート材料のエッチングを示した断面図。 本発明の例示的な実施形態に従う図7の半導体デバイスを示した上面図。 本発明の例示的な実施形態に従い図7のデバイス上へのビット線の形成を示した断面図。 本発明の例示的な実施形態に従う行方向における図9のデバイスの断面図。

Claims (10)

  1. 一部がメモリデバイス(100)のソース領域(1010)として機能する第1導電層(130)と、
    前記第1導電層上に形成された、第1端部及び前記第1端部の反対側に第2端部を有する導電構造であって、前記第1端部は、前記メモリデバイス(100)の前記ソース領域(1010)として機能する前記第1導電層(130)部に隣接して配置され、前記第2端部は前記メモリデバイス(100)のドレイン領域(1005)として機能する導電構造(210)と、
    前記導電構造(210)の少なくとも一部の周りに形成された複数の誘電層(410−430)であって、少なくとも前記誘電層(410−430)の1つは、前記メモリデバイス(100)の浮遊ゲート電極として機能する複数の誘電層(410−430)と、
    前記複数の誘電層(410−430)上に形成された制御ゲート(510)とを含む、メモリデバイス(100)。
  2. 前記導電構造(210)は、実質的に円筒形である、請求項1に記載のメモリデバイス(100)。
  3. 前記導電構造(210)の膜厚は、約100Å〜1000Åの範囲内の値をとり、幅は、約100Å〜1000Åの範囲内の値をとる、請求項2に記載のメモリデバイス(100)。
  4. 前記複数の誘電層(410−430)は、
    前記導電構造(210)の周りに形成された第1酸化層(410)、
    前記第1酸化層(410)の周りに形成された窒化物層(420)、及び、
    前記浮遊ゲート電極として機能する前記窒化物層(420)の周りに形成された第2酸化層(430)を含む、請求項1に記載のメモリデバイス(100)。
  5. 基板(110)、及び、
    前記基板(110)上に形成された埋め込み酸化層(120)を含み、前記第1導電層(130)は前記埋め込み酸化層(120)上に形成される、請求項1に記載のメモリデバイス(100)。
  6. 基板(110)、および、
    前記基板(110)上に形成された第1絶縁層(120)を含むメモリデバイス(100)であって、前記メモリデバイス(100)は、
    前記メモリデバイス(100)のチャネル領域として機能する前記第1絶縁層(120)上に形成された導電構造(210)と、
    少なくとも1つが前記メモリデバイス(100)の電荷蓄積電極として機能する、前記導電構造の少なくとも一部の周りに形成された複数の誘電層(410−430)と、
    前記複数の誘電層(410−430)上に形成された制御ゲート(510)とを備えることを特徴とする、メモリデバイス。
  7. 前記第1絶縁層(120)と前記導電構造(210)との間に形成された導電層(130)であって、前記導電構造(210)に隣接する前記導電層(130)の一部は、前記メモリデバイス(100)のソース領域(1010)として機能する導電構造(130)と、
    前記第1導電層(130)上に、かつ、前記導電構造(210)の底部に隣接して形成された第2絶縁層(310)とを含む、請求項6に記載のメモリデバイス(100)。
  8. 前記複数の誘電層(410−430)の膜厚は、全体で約300Å〜約1500Åの範囲内の値をとる、請求項6に記載のメモリデバイス(100)。
  9. 基板(110)上に形成された第1導電層(130)であって、前記第1導電層(130)部は、メモリアレイのメモリセルのソース領域として機能する第1導電部(130)と、
    前記第1導電層(130)上に形成され、各々がメモリセルの1つのチャネル領域として機能する複数の構造(210)と、
    前記複数の構造(210)の各々の部分の周りに形成された複数の誘電層(410−430)であって、前記複数の誘電層(410−430)のうちの少なくとも1つは、前記メモリセルのうちの1つの電荷蓄積電極として機能する複数の誘電層(410−430)と、
    前記メモリセルの各々についての、前記複数の誘電層(410−430)上に形成された、少なくとも1つの導電層(510)とを備える、
    不揮発性メモリアレイ(100)。
  10. 複数のビット線(910)を更に備え、
    前記複数のビット線(910)の各々は前記複数の構造(210)と接触し、
    前記少なくとも1つの導電層(510)は複数の導電層(510)を含み、
    前記導電層(510)の各々は、メモリセルのグループに関連づけられる前記複数の誘電層のうちの上部の層に接触し、前記不揮発性メモリアレイ(100)のワード線として機能する、請求項9に記載の不揮発性メモリアレイ(100)。
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