KR20060123264A - 플래시 메모리 디바이스 - Google Patents

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KR20060123264A
KR20060123264A KR1020067011090A KR20067011090A KR20060123264A KR 20060123264 A KR20060123264 A KR 20060123264A KR 1020067011090 A KR1020067011090 A KR 1020067011090A KR 20067011090 A KR20067011090 A KR 20067011090A KR 20060123264 A KR20060123264 A KR 20060123264A
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Abstract

메모리 디바이스 (100)가 도전 구조(210)와, 다수의 유전층(410-430)과; 그리고 제어 게이트(510)을 포함한다. 상기 유전층(410-430)은 상기 도전 구조(210)위에 형성되며, 상기 제어 게이트(510)는 상기 유전층(410-430)위에 형성된다. 상기 도전 구조(210)의 일 부분은 메모리 디바이스(100)의 드레인 영역으로서 역할을 하며, 상기 유전층들(410-430)중 적어도 하나는 메모리 디바이스(100)의 전하 저장 전극으로서 역할을 한다. 상기 유전층(410-430)은 산화물-질화물-산화물 층을 포함한다.
메모리 디바이스, 도전 구조, ONO층, 플로팅 게이트, 플래시 메모리, 유전층. 제어 게이트, 필라 구조

Description

플래시 메모리 디바이스{FLASH MEMORY DEVICE}
본 발명은 메모리 디바이스 및 이를 제조하는 방법에 관한 것이다. 본 발명은 비휘발성 메모리에 특히 적용가능하다.
비휘발성 메모리와 관련된 고밀도 및 고성능에 대한 상승되는 수요는 디자인 피쳐의 소형화, 신뢰성 증대 및 제조 산출량의 증대를 요하고 있다. 그러나, 디자인 피쳐의 축소는 메모리 디바이스가 그의 예상 데이터 보유 요건, 예컨대 10년간의 데이터 보유 요건을 충족하기 어렵게 한다.
본 발명에 따른 구현들은 필라 구조(pillar structures)를 이용하여 형성되는 비휘발성 메모리 디바이스를 제공한다. 산화물-질화물-산화물(ONO) 층들이 필라 구조 주위에 형성되고 폴리 실리콘 또는 금속 층이 ONO 층위에 형성된다. ONO층에서의 질화물층은 비휘발성 메모리 디바이스의 전하 저장 또는 플로팅 게이트 전극으로서 역할을 한다. 폴리실리콘 또는 금속층은 비휘발성 메모리 디바이스의 제어게이트로서 역할을 하며, ONO층의 상부 산화물층에 의해 플로팅 게이트로부터 분리된다.
본 발명의 추가적인 장점 및 기타 특징들이 다음의 상세한 설명에 부분적으로 제시될 것이며, 상세한 설명을 정독하는 당업자에게 부분적으로 명확해질 것이며, 본 발명을 실시함으로써 터득될 수 있을 것이다. 첨부한 특허청구의 범위에 특별히 강조된 바와 같이 본 발명의 장점 및 특징들이 실현 및 달성될 것이다.
본 발명에 따르면 상기 및 기타 장점 및 특징들이 제 1 도전층, 도전 구조, 다수의 유전층, 제어 게이트를 포함하는 메모리 디바이스에 의해 부분적으로 달성된다. 상기 도전구조는 상기 제 1 도전층상에 형성되며, 상기 제 1 도전층의 일부는 메모리 디바이스의 소오스 영역으로서 역할을 한다. 상기 도전구조는 제 1 단부와, 제 1 단부에 대향하는 제 2 단부를 구비한다. 제 1 단부는 소오스 영역으로서 역할을 하는 제 1 도전층의 일부에 인접하게 배치되며, 제 2 단부는 메모리 디바이스의 드레인 영역으로서 역할을 한다. 유전층들이 상기 도전 구조의 적어도 일부 주위에 형성되며, 상기 유전층들중 적어도 하나는 메모리 디바이스의 플로팅 게이트로서 역할을 한다. 유전층들상에 제어 게이트가 형성된다.
본 발명의 다른 양상에 따르면, 기판, 제 1 절연층, 도전구조, 다수의 유전층, 제어 게이트를 포함하는 메모리 디바이스가 제공된다. 제 1 절연층은 기판에 형성되고, 도전 구조는 상기 제 1 절연층 위에 형성된다. 상기 도전 구조는 메모리 디바이스의 채널영역으로서 역할을 한다. 유전층들이 상기 도전구조의 적어도 일부분 주위에 형성되고, 상기 유전층들중 적어도 하나는 메모리 디바이스의 전하 저장 전극으로서 역할을 한다. 유전층들상에 제어 게이트가 형성된다.
본 발명의 또 다른 양상에 따르면, 제 1 도전층, 다수의 구조, 다수의 유전층, 적어도 하나의 도전층을 포함하는 비휘발성 메모리 어레이가 제공된다. 제 1 도전층이 기판에 형성되고 상기 제 1 도전층의 부분들이 메모리 어레이에서 메모리셀의 소오스 영역으로서 역할을 한다. 구조들이 상기 제 1 도전층상에 형성되고, 이들 구조 각각은 메모리 셀들중 한 셀의 채널영역으로서 역할을 한다. 이들 구조 각각의 부분들 주위에 유전층들이 형성되며, 여기서 상기 유전층들중 적어도 하나는 메모리셀들중 한 셀의 전하 저장 전극으로서 역할을 한다. 메모리셀들 각각의 복수의 유전층들위에 적어도 하나의 도전층이 제공된다.
본 발명의 기타 장점 및 특징들이 다음의 상세한 설명으로부터 당업자에게 쉽게 이해될 수 있을 것이다. 여기에서 제시 및 설명한 실시예들은 본 발명을 수행하기에 최적인 것으로 고려되는 예를 제시하는 것이다. 본 발명은 본 발명의 범주를 이탈함이 없이도 다양하고도 분명한 관점에서 수정될 수 있다. 따라서, 첨부한 도면은 단지 예시적인 것일 뿐이지 본 발명을 한정하는 것이 아니다.
본 발명은 첨부 도면을 참조로 하여 설명할 것이며, 도면에서 동일한 참조번호는 동일 구성요소를 표시한다.
도 1은 본 발명의 일 실시예에 따른 필라 구조를 형성하는데 이용되는 예시적인 층들을 보인 단면도이다.
도 2는 본 발명의 일 실시예에 따라 형성된 다수의 필라 구조를 보인 사시도이다.
도 3은 본 발명의 일 실시예에 따라 도 2의 디바이스상에 절연층을 형성하는 것을 도시하는 단면도이다.
도 4는 본 발명의 일 실시예에 따른 도 3의 필라 구조들 주위에 유전층을 형성하는 것을 도시하는 단면도이다.
도 5는 본 발명의 일 실시예에 따른 도 4의 디바이스 상에 제어 게이트 물질을 형성하는 것을 도시하는 단면도이다.
도 6은 본 발명의 일 실시예에 따라 제어 게이트 물질을 적층한 이후의 도 5의 디바이스를 도시하는 평면도이다.
도 7은 본 발명의 일 실시예에 따른 도 5의 제어 게이트 물질의 에칭을 도시하는 단면도이다.
도 8은 본 발명의 일 실시예에 따른 도 7의 반도체 디바이스를 도시하는 평면도이다.
도 9는 본 발명의 일 실시예에 따른 도 7의 디바이스상에 비트 라인을 형성하는 것을 도시하는 단면도이다.
도 10은 본 발명의 일 실시예에 따른 도 9의 반도체 디바이스를 로우 방향으로 절취한 평면도이다.
본 발명은 첨부 도면을 참조로 하여 설명할 것이며, 여러 도면들에서 동일 도면부호는 유사하거나 동일한 구성요소를 표시한다. 또한, 다음의 상세한 설명은 본 발명을 한정하는 것이 아니며, 첨부한 특허청구의 범위 및 이와 균등한 것에 의해 본 발명의 범위가 정의된다.
본 발명과 일관하는 구현들은 EEPROM과 같은 그러한 비휘발성 메모리 디바이 스들 및 이 디바이스들을 제조하는 방법이 제공한다. 본 발명의 메모리 디바이스는 유전층들을 갖는 필라 구조와 이 필라 구조 주위에 형성되는 제어 게이트층을 포함한다. 상기 유전층들중 하나 이상이 메모리 디바이스의 플로팅 게이트로서 역할을 한다,
도 1은 본 발명의 일 실시예에 따라 형성된 반도체 디바이스(100)의 예시적인 단면도를 도시한 것이다. 도 1에서, 반도체 디바이스(100)는 실리콘 기판(110)과 이 기판상에 형성된 매몰 산화물층(120)을 구비하는 실리콘 온 절연체 (SOI) 구조를 포함한다. 상기 매몰 산화물층(120)은 통상적인 방식으로 기판(110)상에 형성된다. 예시적인 일 실시예에서, 매몰 산화물 층(120)은 SiO2와 같은 그러한 실리콘 산화물을 포함하며, 그 두께 범위는 약 500Å 내지 2000Å이다.
도핑된 실리사이드 혹은 살리사이드와 같은 그러한 저 저항층(130)이 반도체 디바이스(100)의 소오스 영역 또는 접지로서 역할을 하도록 매몰 산화물층(120)상에 형성될 수 있는 바, 이에 대해서는 하기에서 보다 상세히 설명하기로 한다.
본 발명에 따른 대안적인 구현들에서, 기판(110) 및 층(140)은 게르마늄과 같은 그러한 기타 반도체 물질 또는 실리콘-게르마늄과 같은 그러한 반도체 물질들의 조합물을 포함할 수 있다. 매몰 산화물층(120) 또한 기타 유전물질을 포함할 수 있다.
실리콘층(140)은 도 2의 사시도로서 도시한 바와 같이, 구조(210)를 형성하도록 패터닝 및 에칭된다. 예컨대, 포토레지스트 물질이 실리콘층(140) 상에 적층 되어 패터닝되며, 이어서 원통의 필라형 구조들(210)(또한 필라 구조(210) 또는 필라(210)라고도 지칭한다)의 다수의 로우/칼럼을 형성하도록, 상기 포토레지스트에의해 덮히지 않은 실리콘층(140)부분들이 에칭된다. 예시적인 구현에서, 실리콘층(140)은 통상적인 방식으로 에칭되는데, 이 에칭은 층(130)에서 끝난다. 필라 구조(210)의 높이 범위는 약 100Å 내지 1000Å이며, 폭 범위는 약 100Å 내지 1000Å이다. 한 구현에서, 필라 구조(210)의 높이 및 폭 범위는 각각 500Å 내지 200Å일 수도 있다. 필라 구조(210)는 또한 측 방향으로 약 100nm 내지 1000nm만큼 서로로부터 분리될 수 있다. 간결성을 위해, 도 2는 필라 구조(210)의 2개 로우 만을 도시하는데, 이들 로우 각각은 5개의 필라 구조(210)를 포함한다. 필라 구조(21)의 추가적인 칼럼/로우가 형성될 수도 있음이 이해될 것이다.
필라 구조(21)의 형성 후, 도 3에 도시한 바와 같이 절연층(310)이 층(130)상에 형성된다. 절연층(310)은 필라 (210)의 기저부에 인접한다. 예시적인 구현에서, 절연층(310)은 SiO2와 같은 그러한 산화물을 포함할 수 있으며, 그 두께 범위는 약 100Å 내지 500Å이다. 다른 절연물질들 역시 절연층(310)으로서 이용될 수 있다. 절연층(310)은 필라(210)의 하나의 로우를 또 하나의 로우와 전기적으로 절연시킨다.
이어서, 다수의 막이 필라(210) 주위에 형성된다. 예시적인 구현에서, ONO 유전막이 필라(210) 주위에 형성된다. 예컨대, 산화물층(410)이 도 4에 도시한 바와같이 필라(210) 주위에 형성된다. 예시적인 구현에서, 산화물층(410)이 약 100Å 내지 500Å의 두께 범위로 필라(210) 주위에 증착 및 열 성장된다. 도 4는 간결성을 위해 2개의 필라(210)의 단면도를 도시한다. 이해하여야 할 사항으로서, 유사한 방식으로 이들 필라(210) 각각의 주위에 산화물층(410)이 형성될 수도 있다. 또한, 이해하여야 할 사항으로서, 필라(210)의 노출된 모든 수직 표면 주위에 산화물층(410)이 형성될 수도 있다. 추가로, 일부 구현들에서, 그 상부 표면 주위에 산화물층(410)이 형성될 수도 있다. 이러한 구현들에서, 상부 커버링부는 후속 공정에서 제거될 것이며, 이에 대해서는 하기에 상세히 설명하기로 한다.
다음으로, 질화물층(420)이 도 4에 도시한 바와 같이 산화물층(410) 주위에 형성된다. 예시적인 구현에서, 질화물층(420)은 약 100Å 내지 500Å의 두께범위로 적층될 수 있다. 이어서 또 하나의 산화물층(430)이 도 4에 도시한 바와 같이 질화물층(420)에 적층된다. 예시적인 구현에서, 산화물층(430)은 약 100Å 내지 500Å의 두께범위로 적층 또는 열성장된다. 층(410-430)은 이후에 형성되는 메모리 디바이스의 ONO 전하 저장 유전층을 형성한다. 특히, 질화물층(420)은 플로팅 게이트 전극으로서 역할을 하며, 상부 산화물층(430)은 게이트 간(inter-gate) 유전층으로서 역할을 한다.
이어서, 실리콘층(510)이 도 5에 도시한 바와 같이 반도체 디바이스(100)상에 형성된다. 실리콘층(510)은 이후에 형성되는 제어 게이트 전극을 위한 게이트 물질로서 이용될 수 있다. 예시적인 구현에서, 실리콘 층(510)은 통상적인 화학기상증착(CVD)을 사용하여 약 100Å 내지 1000Å의 두께범위로 적층되는 폴리실리콘층을 포함할 수 있다. 대안적으로, 게르마늄 또는 실리콘과 게르마늄의 조합물과 같은 그러한 반도체 물질 또는 다양한 금속류가 게이트 물질로서 이용될 수 있다.
그 다음, 실리콘층(510)이 패터닝 및 에칭되며, 이 에칭은 절연층(310)에서 끝난다. 예컨대, 도 6은 실리콘층(510)을 에칭하여 실리콘 로우(도면부호 610 및 620으로 표시)를 형성한 이후의 본 발명에 따른 반도체 디바이스(100)의 평면도를 도시한 것이다. 도 6에서, 로우 (610, 620) 각각은 5개의 필라(210) (점선으로 도시), 이들 필라(210)를 에워싸는 ONO 층(410-430) (점선으로 도시) 및 ONO 층(410-430)을 에워싸는 실리콘층(510)을 포함한다. 절연층(310)이 로우(610, 620)를 서로로부터 전기적으로 절연시킨다. 도 6에 보인 실리콘층(510)은 필라(210)의 상부면과 실질적으로 평형이다. 이 구현에서, 도 5에 도시된 실리콘층(510)은 필라(210)의 상부표면과 실질적으로 평형을 이루도록 에칭 또는 평탄화된다.
이어서, 실리콘층(510)이 필라(210)의 상부표면을 노출하도록 에칭된다. 예컨대, 실리콘층(510)은 도 7에 도시된 바와 같이 필라(210)의 정상표면과 상부를 노출하도록 다시 에칭된다. 예시적인 구현에서, 필라(210)의 상부의 대략 100Å 내지 1000Å가 에칭 후 노출된다. 에칭 공정 동안, 필라(210)사이에 위치된 실리콘층(510)의 부분은 도 7에 도시한 바와 같이 절연층(310)까지 에칭된다.
도 8은 실리콘층(510)이 에칭되어 필라(210)의 상부표면을 노출한 이후의 반도체 디바이스(100)의 평면도를 도시한 것이다. 도 8에서, 반도체 디바이스(100)는 도면부호 810-850으로 표시된 필라(210)의 컬럼들을 표시하며, 이들은 ONO 층 (410-430)과 폴리실리콘층(510)을 포함한다. 절연층(310)은 칼럼(810-850)을 절연시킨다.
다음으로, 알루미늄 또는 구리와 같은 그러한 금속들이 도 9에 도시한 금속층(910)을 형성하도록 적층 및 패터닝된다. 금속층(910)의 두께 범위는 대략 200Å 내지 2000Å이다. 도 9에서, 금속층(910)은 반도체 디바이스(100)의 비트라인으로서 역할을 한다. 비트라인 디코더(미도시)가 메모리 디바이스(100)를 프로그래밍 하거나 또는 이로부터 데이터를 판독하는 것을 용이하게 하기 위해 금속층(910)에 연결된다.
도 10은 로우 방향에서의 반도체 디바이스(100)의 예시적인 단면도를 보인 것이다. ONO층과 게이트층(510)을 둘러싸는 필라(210) 각각은 메모리 어레이에서 메모리 셀로서 역할을 한다. 도 10에서, 도면부호 1005로 표시된 필라(210)의 상부는 메모리 셀의 드레인 영역으로서 역할을 하며, 도면부호 1010으로 표시된 필라(210)의 하부는 반도체 디바이스(100)에서의 메모리 셀의 드레인 영역으로서 역할을 한다. 그러므로, 메모리 셀의 채널이 수직 필라(210)에 형성된다.
소오스/드레인 영역(1010, 1005)은 특정의 엔드(end) 디바이스 요건에 근거하여 도핑된다. 예컨대, n-타입 또는 p-타입 불순물들이 소오스/드레인 영역(1010, 1005)에 주입된다. 예컨대, 인(p)과 같은 그러한 n-타입 도펀트가 약 1 x 1019 atoms/cm2 내지 1 x 1020 atoms/cm2의 불순물량 및 약 10 KeV 내지 50 KeV의 주입 에너지로 주입될 수 있다. 대안적으로, 붕소(b)와 같은 그러한 p-타입 도펀트가 상기와 유사한 불순물량 및 주입 에너지로 주입될 수 있다. 특정한 불순물 주입량 및 에너지가 특정의 앤드 디바이스 요건에 근거하여 주입될 수 있다. 당업자이면, 회 로 요건에 근거하여 상기 소오스/드레인 주입 공정 단계를 최적화시킬 수 있을 것이다. 추가로, 소오스/드레인 영역(1010, 1005)은 ONOcmdd410)의 형성 이전에서와 같이 반도체 디바이스(100)의 형성에서 초기단계에 도핑된다. 더욱이, 특정 회로 요건에 근거하여 소오스/드레인 접합들을 제어하기 위해 다양한 스페이서 및 경사각 주입 공정들이 이용될 수도 있다. 이어서, 소오스/드레인 영역(1010, 1005)을 활성화시키기 위해 활성 어닐링이 수행된다.
도 10에 도시한 결과적인 반도체 디바이스(100)가 실리콘-산화물-질화물-산화물-실리콘 (SONOS)구조를 갖게 된다. 즉, 반도체 디바이스((100)는 ONO 유전층(410-430) 및 이 층상에 형성된 실리콘 제어 게이트(510)를 구비하는 실리콘 필라 구조(210)를 포함하게 된다. 필라 구조(210)는 메모리 디바이스의 채널 영역 혹은 기판전극으로서 역할을 하며, ONO 층(410-430)은 전하 저장 구조로서 역할을 한다.
반도체 디바이스(100)는 NOR-타입 플래시 EEPROM과 같은 그러한 비휘발성 메모리 디바이스로서 동작한다. 제어 게이트(510)에 예컨대 약 10V의 바이어스를 인가함으로써 프로그래밍이 달성된다. 즉, 바이어스가 제어 게이트(510)에 인가되는 경우, 전자들이 소오스/드레인 영역(1010),(1005)으로부터 플로팅 게이트 전극(예컨대 질화물 층(420))안으로 터널링된다. 제어 게이트(510)에 예컨대 약 10V의 바이어스를 인가함으로써 소거가 달성된다. 소거 동안, 전자들이 플로팅 게이트 전극(예컨대, 질화물층(420))으로부터 소오스/드레인 영역(1010, 1005)내로 터널링된다.
도 9 및 10에 도시한 반도체 디바이스(100)는 비휘발성 메모리 어레이를 형성하는데 이용될 수 있다. 예컨대, 도 9 및 10의 반도체 디바이스(100)는 2개의 메모리 셀을 도시하는데, 이 메모리 셀 각각은 단일 비트 정보를 저장하는데 이용된다. 예시적인 구현에 따르면, 도 9 및 10에 도시한 것과 유사한 다수의 메모리 셀이 메모리 어레이를 형성하는데 이용될 수 있다. 예컨대, 도 9에 도시한 비트 라인(910)과 같은 그러한 다수의 비트 라인이 필라(210)의 로우 또는 컬럼에 연결될 수 있다. 도 10에 도시한 제어 게이트(510)와 같은 그러한 다수의 제어 게이트가, 비트라인으로부터 90˚만큼 옵셋되고 그리고 메모리 어레이의 워드 라인으로서 역할을 하는 메모리 셀의 칼럼 또는 로우에 연결된다. 이어서, 비트 라인 디코더(미도시) 및 워드 라인 디코더 (미도시)가 비트 라인(910)과 워드 라인(510)에 각각 연결된다. 따라서, 비트 라인 디코더 및 워드 라인 디코더는 메모리 어레이의 각각의 특정 셀에 저장된 데이터의 프로그래밍 또는 판독을 용이하게 하는데 이용될 수 있다. 이러한 방식으로, 고밀도의 비휘발성 메모리 어레이가 형성되게 된다.
따라서, 본 발명에 따르면, 다수의 수직 필라 구조를 이용하여 플래시 메모리가 형성된다. 장점적으로, 필라(210)는 메모리 디바이스의 채널을 수직구조로 형성할 수 있게 해줌으로써 결과적인 메모리 디바이스(100)가 종래의 프래쉬 메모리 디바이스들과 비교하여 증대된 회로 밀도를 달성할 수 있게 하는데 기여한다. 본 발명은 또한 종래의 반도체 제조 공정내에 쉽게 집적될 수 있다.
전술한 설명에서, 본 발명을 철저히 이해할 수 있도록, 특수한 물질, 구조, 화학물, 공정등과 같은 그러한 세부적인 사항들이 제시되었다. 그러나, 본 발명은 여기에 제시된 특정 세부사항에 의존하지 않고도 실시될 수 있다. 다른 경우들에서, 본 발명이 불필요하게 애매해지게 되는 것을 피하기 위해 잘 공지된 공정 구조에 대해서는 상세히 설명하지 않았다.
본 발명에 따른 반도체 디바이스를 제조하는데 이용되는 유전층 및 도전층은 종래의 적층기술에 의해서도 적층될 수 있다. 예컨대, 저온 CVD (LPCVD) 및 앤헨스드 CVD(ECVD)를 비롯한 다양한 타입의 CVD 공정과 같은 그러한 금속화 기술들이 사용될 수도 있다. 본 발명은 FinFET 반도체 디바이스 및 특히 100nm 이하의 디자인 피쳐를 갖는 FinFET 반도체 디바이스의 제조에 적용가능하다. 본 발명은 그 어떤 다양한 타입의 반도체 디바이스에도 적용이 가능하며, 따라서 본 발명을 애매하게 하는 것을 피하기 위해 이들에 대한 구체적인 세부사항들은 제시하지 않았다. 본 발명을 실시하는데 있어, 통상적인 포토리소그래피 및 에칭 기술이 사용될 수 있으며, 따라서 그러한 기술에 대한 세부 사항들은 여기에 제시하지 않았다. 추가로, 비록 도 5의 반도체 디바이스를 형성하기 위한 일련의 공정들에 대해 설명하였지만은 이러한 공정의 순서는 본 발명과 일관성을 갖는 다른 구현들에서 변경될 수 있음을 이해해야 할 것이다.
본 발명의 바람직한 실시예들 및 이들의 변형에 관한 일부 예들만을 도시 및 설명하였다. 그러나, 본 발명은 여기에 제시한 발명 개념의 범주 내에서 다양한 기타 조합으로 이용될 수 있고 그리고 여러 가지 수정을 가할 수 있음을 이해해야만 할 것이다.
추가로, 본 발명의 상세한 설명에서의 이용되는 요소, 동작 또는 지침은 명시적으로 달리 기재하지 않는 한 중요하거나 필연적인 것으로 간주되지 말아야 할것이다. 또한, 상세한 설명에서 단수로 기재한 용어는 복수를 의미하는 것으로도 의도된 것이다. 단지 하나를 의미하는 용어는 "하나" 또는 유사한 용어로 기재하였다.

Claims (10)

  1. 메모리 디바이스(100)로서,
    제 1 도전층(130)과, 여기서 상기 제 1 도전층의 일부는 메모리 디바이스(100)의 소오스 영역(1010)으로서 역할을 하며;
    상기 제 1 도전층(130)상에 형성된 도전 구조(210)와, 여기서 상기 도전 구조(210)는 제 1 단부와 이 제 1 단부에 대향하는 제 2 단부를 구비하고, 상기 제 1 단부는 메모리 디바이스(100)의 소오스 영역(1010)으로서 역할을 하는 제 1 도전층(1300의 부분에 인접하게 배치되고, 상기 제 2 단부는 메모리 디바이스(100)의 드레인 영역(1005)으로서 역할을 하며;
    상기 도전 구조(210)의 적어도 일부에 형성되는 복수의 유전층(410-430)과, 여기서 상기 유전층(410-430)중 적어도 하나는 메모리 디바이스(100)의 플로팅 게이트로서 역할을 하며; 그리고
    상기 복수의 유전층(410-430)위에 형성되는 제어 게이트(510)를 포함하는 것을 특징으로 하는 메모리 디바이스.
  2. 제 1항에 있어서,
    상기 도전 구조(210)는 그 형상이 실질적으로 원통형인 것을 특징으로 하는 반도체 디바이스.
  3. 제 2항에 있어서,
    상기 도전 구조(210)는 그 두께 범위가 약 100Å 내지 1000Å이며, 그 폭 범위가 약 100Å 내지 1000Å인 것을 특징으로 하는 메모리 디바이스.
  4. 제 1항에 있어서,
    상기 복수의 유전층(410-430)은:
    상기 도전 구조(210) 주위에 형성되는 제 1 산화물층(410)과;
    상기 제 1 산화물층 (410)주위에 형성되는 질화물층(420)과; 그리고
    상기 질화물층(420) 주위에 형성되는 제 2 산화물층(430)을 포함하며,
    여기서, 상기 질화물층(420)은 플로팅 게이트 전극으로서 역할을 하는 것을 특징으로 하는 메모리 디바이스.
  5. 제 1항에 있어서,
    기판(110)과; 그리고
    상기 기판(110)에 형성되는 매몰 산화물층(120)을 더 포함하며,
    여기서 상기 제 1 도전층(130)은 상기 매몰 산화물층(120)에 형성되는 것을 특징으로 하는 메모리 디바이스.
  6. 기판(110)과 그리고 상기 기판(110)에 형성되는 제 1 절연층(120)을 포함하는 메모리 디바이스(100)에 있어서,
    상기 제 1 절연층(120) 위에 형성되는 도전 구조(210)와, 여기서 상기 도전 구조 (210)는 상기 메모리 디바이스(100)의 채널 영역으로서 역할을 하며;
    상기 도전 구조(210)의 적어도 일부에 형성되는 복수의 유전층(410-430)과, 여기서 상기 유전층(410-430)중 적어도 하나는 메모리 디바이스(100)의 전하 저장 전극으로서 역할을 하며; 그리고
    상기 복수의 유전층(410-430)위에 형성되는 제어 게이트(510)를 포함하는 것을 특징으로 하는 메모리 디바이스.
  7. 제 6항에 있어서,
    상기 제 1 절연층(120)과 상기 도전 구조(210)사이에 형성된 도전층(130)과, 여기서 상기 도전 구조(210)에 인접한 상기 도전층(130)의 일부가 메모리 디바이스 (100)의 소오스 영역(1010)으로서 역할을 하며; 그리고
    상기 제 1 도전층(130) 상에 그리고 상기 도전 구조(210)의 하부에 인접하게 형성되는 제 2 절연층(310)을 더 포함하는 것을 특징으로 하는 메모리 디바이스.
  8. 제 6항에 있어서,
    상기 복수의 유전층(410-430)은 이들을 결합한 상태의 두께 범위가 약 300Å 내지 1500Å인 것을 특징으로 하는 메모리 디바이스.
  9. 비휘발성 메모리 어레이(100)로서,
    기판(110)상에 형성되는 제 1 도전층(130)과, 여기서, 상기 제 1 도전층(130)의 부분들은 메모리 어레이에서 메모리 셀의 소오스 영역으로서 역할을 하며;
    상기 제 1 절연층(120) 위에 형성되는 복수의 도전 구조(210)와, 여기서 상기 복수의 도전 구조 (210) 각각은 상기 메모리 셀들중 하나의 채널 영역으로서 역할을 하며;
    상기 복수의 구조들 각각의 부분들 주위에 형성되는 복수의 유전층(410-430)과, 여기서, 상기 복수의 유전층(410-430)들 중 적어도 하나는 상기 메모리 셀들중 하나의 전하 저장 전극으로서 역할을 하며; 그리고
    상기 메모리 셀들 각각의 상기 복수의 유전층(410-430) 위에 형성되는 적어도 하나의 도전층(510)을 포함하는 것을 특징으로 하는 비휘발성 메모리 어레이.
  10. 제 9항에 있어서,
    복수의 비트라인(910)을 더 포함하며, 여기서 상기 복수의 비트라인(910) 각각은 상기 복수의 구조(210)와 접촉하며, 상기 적어도 하나의 도전층(510)은 복수의 도전층(510)으로 구성되고, 상기 도전층(510) 각각은 한 그룹의 메모리 셀과 관계하는 상기 복수의 유전층중 상부의 유전층과 접촉함과 아울러 비휘발성 메모리 어레이(100)의 워드 라인으로서 역할을 하는 것을 특징으로 하는 비휘발성 메모리 어레이.
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