JPH0878635A

JPH0878635A - 半導体記憶装置

Info

Publication number: JPH0878635A
Application number: JP6207766A
Authority: JP
Inventors: Tetsuo Endo; 哲郎遠藤; Takehiro Hasegawa; 武裕長谷川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-08-31
Filing date: 1994-08-31
Publication date: 1996-03-22

Abstract

(57)【要約】【目的】本発明は、微細化が可能で、かつ高速アクセス
が可能なセルアレイ構造のＤＲＡＭ及びＥＥＰＲＯＭ等
の半導体記憶装置を提供する事を目的とする。【構成】半導体基板１１上に形成されたサブビット線１
２と、サブビット線上に重ねて形成され、サブビット線
を介して並列接続される複数のメモリセル１４により構
成されるサブメモリアレイ１７と、サブメモリアレイ上
に重ねて形成され、サブビット線に接続されるメインビ
ット線１３とにより構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電荷蓄積層を有する半
導体記憶装置に関し、特に、ＤＲＡＭやＥＥＰＲＯＭの
ような半導体記憶装置に関する。

【０００２】

【従来の技術】半導体記憶装置の中に、１つの選択トラ
ンジスタと電荷蓄積層としてのキャパシタによって構成
されているＤＲＡＭと、絶縁体層に囲まれた電荷蓄積層
を有するＥＥＰＲＯＭが知られている。以下に、ＤＲＡ
ＭとＥＥＰＲＯＭに関する従来技術を説明する。

【０００３】ＤＲＡＭの従来技術によると、アレイ構造
は、ビット線のコンタクトに対して、左右対称的に、メ
モリセルの選択トランジスタと電荷蓄積層とを順番に配
置し、直列に接続した構造となっている。この様なセル
アレイ構造を有していると、セルアレイ中のビット線と
選択トランジスタのゲートとなっているワード線の中か
ら、それぞれビット線とワード線を選択する事によっ
て、各メモリセルはランダムにアクセスする事が可能と
なる。しかし一方では、１ビットのデータを蓄えるセル
を構成するために、１つの選択トランジスタ領域と１つ
のキャパシタ領域と、これに付随する、半分のビット線
コンタクト領域と、ワード線方向に半分の素子分離領域
と、ビット線方向に半分の素子分離領域を必要とする。
これにより、セル領域が、非常に大きくなっており、大
容量化の大きな妨げになっている。

【０００４】上記のセル領域が大きいという問題点を解
決するために、ＮＡＮＤ型ＤＲＡＭが提案されている。
このＮＡＮＤ型ＤＲＡＭの従来技術によると、アレイ構
造は、ビット線のコンタクトに対して、左右対称的に、
メモリセルの選択トランジスタと電荷蓄積層とを順番に
配置し、直列に接続した構造を持つ複数のメモリセル
が、直列に接続されている。このようなセルアレイ構造
について、４個のメモリセルを直列に接続したセルアレ
イ構造を例にとって説明すると、１ビットのデータを蓄
えるセルを構成するために、１つの選択トランジスタ領
域と１つのキャパシタ領域と、これに付随する、１／８
のビット線コンタクト領域と、ワード線方向に半分の素
子分離領域と、ビット線方向に１／８の素子分離領域を
必要とする。このように、ビット線領域と、素子分離領
域を縮小する事によって、セル領域を小さくする事がで
きる。この従来のＮＡＮＤ型ＤＲＡＭの構造によって、
ＤＲＡＭの大容量化が可能となる。しかし一方では、セ
ルアレイ中のビット線と選択トランジスタのゲートとな
っているワード線の中から、それぞれビット線とワード
線を選択し、あるメモリセルを選択したとしても、メモ
リセルはランダムにアクセスする事が不可能である。例
えば、ビット線から３段目のセルを選択した場合、１段
目及び２段目のワード線を選択するため、ビット線から
の電位が、１段目及び２段目のメモリセルのキャパシタ
にも印加され、１段目及び２段目のメモリセルのデータ
が、破壊される。従って、３段目のメモリセルをアクセ
スするためには、少なくとも、１段目、２段目及び３段
目のメモリセルのデータをこの順番に読み出し、一度セ
ルアレイ外のストレージ・メモリに記憶しておき、その
後に、３段目のデータを書き換えた後に、次に、２段目
のデータ及び１段目のデータの順番に以前セルアレイ外
のストレージメモリに記憶していたデータを書き戻す。
この様に、データを書き換えるために、複雑な動作が必
要とされ、データアクセス時間が長くかかり、高速動作
の障害になっている。また、１段目及び２段目のキャパ
シタ容量が、ビット線につながるためノイズの原因にな
り、直列に接続するメモリセル数を制約する原因となっ
ていた。

【０００５】上述したように、ＮＡＮＤ型ＤＲＡＭの従
来技術では、微細化が可能で、かつ高速アクセスが可能
なセルアレイ構造が達成できない。

【０００６】次に、従来のＥＥＰＲＯＭに関して述べる
と、従来のＥＥＰＲＯＭのアレイ構造は、ビット線のコ
ンタクトに対して、左右対称的に、電荷蓄積層を有する
不揮発性半導体メモリセルとソース線とを順番に配置
し、直列に接続した構造となっている。この様なセルア
レイ構造を有していると、セルアレイ中のビット線とメ
モリセルの制御ゲートとなっているワード線の中から、
それぞれビット線とワード線を選択する事によって、各
メモリセルはランダムにアクセスする事が可能となり、
ソース線とビット線間に１つのメモリセルのみが存在す
るために高速にアクセスが可能となる。しかし一方で
は、１ビットのデータを蓄えるセルを構成するために、
１つのメモリセル領域と、これに付随する、半分のビッ
ト線コンタクト領域と、半分のソース線領域と、ワード
線方向に半分の素子分離領域を必要とする。これによ
り、セル領域が、非常に大きくなっており、大容量化の
大きな妨げになっている。

【０００７】上記のセル領域が大きいという問題点を解
決するために、ＮＡＮＤ型ＥＥＰＲＯＭという技術が提
案されている。この従来のＮＡＮＤ型ＥＥＰＲＯＭによ
ると、アレイ構造は、ビット線のコンタクトに対して、
左右対称的に、メモリセルの第１の選択トランジスタ
と、複数個のメモリセルと、第２の選択トランジスタと
が直列に接続されたセルアレイ構造となっている。この
ようなセルアレイ構造において、８個のメモリセルを直
列に接続したセルアレイ構造を例にとって説明すると、
１ビットのデータを蓄えるセルを構成するために、１つ
のメモリセル領域と、これに付随する、１／４個の選択
トランジスタ領域と、１／１６のビット線コンタクト領
域と、１／１６のソース線領域と、ワード線方向に半分
の素子分離領域を必要とする。即ち、このようなセルア
レイ構造によると、付随する領域を縮小する事によっ
て、セル領域を小さくする事ができる。従って、この従
来のＮＡＮＤ型ＥＥＰＲＯＭによると、ＥＥＰＲＯＭの
大容量化が可能となる。しかし一方では、ソース線とビ
ット線間に８つのメモリセルと２つの選択トランジスタ
が存在するために高速にアクセスが不可能となってお
り、高速動作の障害になっている。

【０００８】故に、ＮＡＮＤ型ＥＥＰＲＯＭの上述した
従来技術によっても、微細化が可能で、かつ高速アクセ
スが可能なセルアレイ構造は実現できない。

【０００９】

【発明が解決しようとする課題】上述したようにＤＲＡ
Ｍ及びＥＥＰＲＯＭの従来技術では、ランダムアクセス
が可能であるが、１セルを形成するために必要な領域が
大きくなり、これに対してＮＡＮＤ型ＤＲＡＭ及びＮＡ
ＮＤ型ＥＥＰＲＯＭの従来技術では、１セルを形成する
ために必要な領域は少なくなるが、ランダムアクセスが
不可能となり、高速アクセスができないという問題があ
る。

【００１０】従って、本発明は、微細化が可能で、かつ
高速アクセスが可能なセルアレイ構造のＤＲＡＭ及びＥ
ＥＰＲＯＭ等の半導体記憶装置を提供する事を目的とす
る。

【００１１】

【課題を解決するための手段】本発明によると、半導体
基板上に形成されたサブビット線と、前記サブビット線
上に重ねて形成され、前記サブビット線に電気的に接続
され、前記サブビット線を介して並列接続される複数の
メモリセルにより構成されるサブメモリアレイと、前記
サブメモリアレイ上に重ねて形成され、前記サブ・ビッ
ト線に接続されるメインビット線とにより構成される半
導体記憶装置が提供される。

【００１２】また、本発明によると、半導体基板上に形
成された複数のサブビット線と、前記サブビット線上に
重ねて形成され、前記サブビット線の対応する１つに電
気的に接続され、前記対応するサブビット線を介して並
列接続される複数のメモリセルにより各々が構成され、
互いに並列に接続される複数のサブメモリアレイと、前
記サブメモリアレイ上に重ねて形成されるメインビット
線と、前記複数のサブビット線と前記メインビット線と
を選択的に接続する選択トランジスタとに接続されるに
より構成される半導体記憶装置が提供される。

【００１３】また、本発明によると、半導体基板上に形
成された複数のサブビット線と、前記サブビット線上に
重ねて形成され、前記サブビット線の対応する１つに電
気的に接続され、前記対応するサブビット線を介して並
列接続される複数のメモリセルにより各々が構成され、
互いに並列に接続される複数のサブメモリアレイと、前
記サブメモリアレイ上に重ねて形成されるメインビット
線と、前記複数のサブビット線と前記メインビット線と
を選択的に接続する選択トランジスタとに接続されるに
より構成され、各サブビット線上に形成されている複数
のメモリセルの隣接するメモリセル間の距離が、隣接す
るサブビット線間において隣接ビット線上に形成されて
いる隣接するメモリセル間の距離より大きく設定してい
る半導体記憶装置が提供される。

【００１４】また、本発明によると、半導体基板上に形
成された複数のサブビット線と、前記サブビット線上に
重ねて形成され、前記サブビット線の対応する１つに電
気的に接続される複数のスイッチングトランジスタと前
記スイッチングトランジスタに重ねて形成されると共に
それらトランジスタをそれぞれ介して前記対応するサブ
ビット線に接続される複数の電荷蓄積素子とにより構成
される複数のメモリセルにより各々が構成され、互いに
並列に接続される複数のサブメモリアレイと、前記サブ
メモリアレイ上に重ねて形成されるメインビット線とに
より構成される半導体記憶装置が提供される。

【００１５】また、この発明によると、半導体基板上に
形成された複数のサブビット線と、前記サブビット線上
に重ねて形成され、前記サブビット線の対応する１つに
電気的に接続される複数のスイッチングトランジスタと
前記スイッチングトランジスタに重ねて形成されると共
にそれらトランジスタをそれぞれ介して前記対応するサ
ブビット線に接続される複数の電荷蓄積素子となる複数
の複数のキャパシタにより構成される複数の不揮発性半
導体メモリセルにより各々が構成され、互いに並列に接
続される複数のサブメモリアレイと、前記サブメモリア
レイ上に重ねて形成されるソース線と、前記サブビット
線に接続されるメインビット線とにより構成される半導
体記憶装置が提供される。

【００１６】上記の半導体記憶装置において、サブメモ
リアレイの選択トランジスタが、メインビット線に対し
て、垂直方向に、一列に並ぶように、前記サブメモリア
レイが、配置されている。

【００１７】上記半導体記憶装置において、サブメモリ
アレイの選択トランジスタが、メインビット線方向に対
して、垂直方向に、一つおきのサブメモリアレイ毎に、
一列に並ぶように、サブメモリアレイが配置されてお
り、また、両隣の選択トランジスターは、サブメモリア
レイの半分のサイズ分だけ、メインビット線方向にずれ
て配置されている。

【００１８】上記半導体記憶装置において、サブビット
線がＳＯＩ構造上に形成されている。

【００１９】上記半導体記憶装置において、選択サブメ
モリアレイの選択ゲートに電圧を印加し、選択トランジ
スタを導通させ、かつ、非選択サブアレイの選択ゲート
は低電圧を加え、選択トランジスタを非導通にさせる動
作と、選択サブアレイ中の選択メモリセルの制御ゲート
に電圧を印加する動作と、選択サブアレイ中の非選択メ
モリセルと非選択サブメモリアレイ中のメモリセルの制
御ゲートに低電圧を印加する動作と、データーによっ
て、各メインビット線に第一の電圧もしくは、第２の電
圧を印加する動作を有する。

【００２０】上記半導体記憶装置において、選択サブメ
モリアレイの選択ゲートに電圧を印加し、選択トランジ
スタを導通させ、かつ、非選択サブアレイの選択ゲート
は低電圧を加え、選択トランジスタを非導通にさせる動
作と、選択サブアレイ中の選択メモリセルのワード線に
電圧を印加する動作と、選択サブアレイ中の非選択メモ
リセルと非選択サブメモリアレイ中のメモリセルのワー
ド線に低電圧を印加する動作と、選択されたメモリセル
の信号を増幅する読み出し動作と、データーによって、
各メインビット線にプレート電極の電圧よりも小さい第
一の電圧もしくは、プレート電極の電圧よりも大きい第
二の電圧を印加するデーター書き込み動作とを有する。

【００２１】

【作用】本発明によれば、サブビット線が半導体基板上
に形成され、このサブビット上にサブメモリアレイが重
ねて形成され、サブメモリアレイの上にメインビット線
が重ねて形成されている。即ち、サブビット線、サブメ
モリアレイ及びメインビット線が基板上に順次重ねて形
成されている。このようなメモリアレイ構造により、１
ビットのデータを蓄えるセルを構成するために必要な領
域は、積層された１つの選択トランジスタと１つのキャ
パシタとを含むセル領域と、これに付随する、１／８の
サブ選択トランジスタと、１／１６のビット線コンタク
ト領域と、ワード線方向に半分の素子分離領域と、ビッ
ト線方向に１／１６の素子分離領域のみである。

【００２２】また、本発明のセルアレイ構造にすると、
セルアレイ中のビット線とサブアレイ選択トランジスタ
のゲートとなっているサブワード線と、サブメモリアレ
イ中の各メモリセルの選択トランジスタのゲートとなっ
ているワード線の中から、それぞれビット線とサブワー
ド線と、ワード線を選択する事によって、あるサブメモ
リアレイ中の選択したメモリセルをランダムにアクセス
する事が可能となる。

【００２３】

【実施例】以下、本発明の詳細を図示の実施例によって
説明する。

【００２４】図１〜図５は、この発明の第１の実施例の
半導体記憶装置を示しており、図１はメモリアレイ構造
を概略的に示しており、図２は図１の２ー２線に沿った
半導体記憶装置の断面を示し、図３は図１の３−３線に
沿った半導体記憶装置の断面を示し、図４は図１の半導
体記憶装置の等価回路を示している。図５は図１のメモ
リアレイ構造を具体的に示した図である。

【００２５】図１〜図５に示すように半導体基板１１上
に複数のサブビット線１２がビット線方向にかつ並列に
形成される。各サブビット線１２の上に、並列に配列さ
れ、接続された複数のメモリセル、例えば４個のメモリ
セル１４を１つのサブメモリグループとして２つのサブ
メモリグループが左右対称に配置されている。これら２
つのサブメモリグループがサブメモリアレイ１７を構成
する。サブメモリアレイ１７の各サブメモリグループの
４個のメモリセル１４は、サブビット線１２に接続さ
れ、このサブビット線１２を介して電気的に並列に接続
される。ビット線方向に配列されたサブビット線１２
は、２つのサブメモリグループ間に設けられた１つのコ
ンタクト６によってメインビット線１３に接続される。
上記のような複数のサブメモリアレイ１７が、並列に接
続され、かつ、隣り合うサブメモリアレイ１７間の隣り
合うメモリセル１４の制御ゲートが、ワード線１５によ
って接続されることによりメモリアレイが形成される。

【００２６】上記のセルアレイ構成において、図２及び
図３に示されるようにサブビット線１２、メモリセル１
４及びメインビット線１３が基板１１上に順番に重なる
ように形成されている。図５においては、メインビット
線１３がサブビット線１２より太く描かれているが、こ
れは便宜上示したものであり、これに限られない。

【００２７】次に、図６〜図８を参照して本発明の第２
の実施例を説明する。

【００２８】図６〜図８は、第２の実施例の半導体記憶
装置を示しており、図６はメモリアレイ構造を概略的に
示しており、図７は図６の７−７線に沿った半導体記憶
装置の断面を示し、図８は図６の半導体記憶装置の等価
回路を示している。

【００２９】この第２の実施例によると、半導体基板１
１上に、並列に配列された４個のメモリセル１４を１つ
のメモリセルグループとする２つのメモリセルグループ
が並列に接続されてサブメモリアレイ１７が構成され
る。サブメモリアレイ１７の各メモリセルグループの４
個のメモリセル１４は、サブビット線１２に接続され、
サブビット線１２を介して電気的に並列に接続されてい
る。ビット線方向に形成された複数のサブビット線１２
は、各サブメモリアレイ１７の２つのメモリセルグルー
プ間のコンタクト１６に接続された１つの選択トランジ
スタ１８を介してメインビット線１３に接続される。

【００３０】上記のようなサブメモリアレイ１７が、ビ
ット線方向に並列に接続され、かつ、隣り合うサブメモ
リアレイ１７間の隣り合うメモリセル１４が、ワード線
１５によって接続され、かつ、隣り合うサブメモリアレ
イ１７間の隣り合う選択トランジスタ１８のゲートが、
図６に示されるように選択ゲート１９によって接続され
ることによりメモリアレイが構成される。これにより、
図８に示すメモリ回路が構成される。

【００３１】この実施例においても、図７に示されるよ
うにサブビット線１２、メモリセル１４及びメインビッ
ト線１３が基板１１上に順番に重ねて形成されている。

【００３２】次に、図９〜図１１を参照して本発明の第
３の実施例を説明する。

【００３３】図９〜図１１は、第３の実施例の半導体記
憶装置を示しており、図９はメモリアレイ構造を概略的
に示しており、図１０は図９の１０−１０線に沿った半
導体記憶装置の断面を示し、図１１は図９の半導体記憶
装置の等価回路を示している。

【００３４】この第３の実施例によると、半導体基板１
１上に、並列に配列された４個のメモリセル１４を１つ
のメモリセルグループとする２つのメモリセルグループ
が並列に接続されてサブメモリアレイ１７が構成され
る。サブメモリアレイ１７の各メモリセルグループの４
個のメモリセル１４は、サブビット線１２に接続され、
サブビット線１２を介して電気的に並列に接続されてい
る。ビット線方向に形成された複数のサブビット線１２
は、各サブメモリアレイ１７の２つのメモリセルグルー
プ間に設けられたコンタクト１６に接続された２つの選
択トランジスタ１８を介してメインビット線１３に接続
される。

【００３５】上記のようなサブメモリアレイ１７が、ビ
ット線方向に並列に接続され、かつ、隣り合うサブメモ
リアレイ１７間の隣り合うメモリセル１４が、ワード線
１５によって接続され、かつ、隣り合うサブメモリアレ
イ１７間の隣り合う２列の選択トランジスタ１８のゲー
トが、図９に示されるように各列毎に選択ゲート１９に
よって接続されることによりメモリアレイが構成され
る。これにより、図１１に示されるようなメモリ回路が
構成される。

【００３６】この実施例においても、図１０に示される
ようにサブビット線１２、メモリセル１４及びメインビ
ット線１３が基板１１上に順番に重ねて形成されてい
る。

【００３７】上記第３の実施例によると、サブメモリセ
ル１７の２つのメモリセルグループが２つの選択トラン
ジスタ１８により個々に選択できる。

【００３８】図１２及び図１３は、第４の実施例の半導
体記憶装置のメモリアレイの平面図とその等価回路をそ
れぞれ示している。この第４の実施例は、第３の実施例
と同様に各サブビット線１２上に配列された２つサブメ
モリアレイグループが２つの選択トランジスタ１８を介
してメインビット線１３に接続されている。しかし、こ
の第４の実施例においては、図１２に示されるようにワ
ード線１５の方向に隣接するサブメモリアレイ１７が４
つのメモリセル１４だけビット線方向にシフトして基板
上に配列されている。そして、選択トランジスタ１８は
ワード線１５の方向に隣接するサブビット線１４間を介
した選択ゲート１９によって１ビット線置きに隣接する
サブビット線の選択トランジスタに共通に接続されてい
る。

【００３９】また、図４及び図１２に示すレイアウトに
対してそれぞれＤＲＡＭの場合は、プレート３４（２
６）の配置を、そしてＥＥＰＲＯＭ等の場合は、ソース
線の配置を、図３２及び図３３に示すようにすることが
望ましい。なぜならば、図３３に示すプレートでは、サ
ブビット線１２とメインビット線１３を接続する選択ト
ランジスタ１８が各々サブセルアレイ１７毎に１つであ
るため、各セルサイズは小さいが、プレート及びソース
線はビット線コンタクトにより分割されるので、抵抗が
大きくなるという問題がある。これに対して、図３２に
示すレイアウトでは、選択トランジスタ１８が２つ以上
必要であり、セルサイズは大きくなるが、プレート及び
ソース線はビット線コンタクトにより分割されず、抵抗
を小さくでき、プレートの提供の影響による誤動作を防
ぐことができる。

【００４０】図１４は、ワード線を２つの選択トランジ
スタによって電気的に分割したメモリアレイの等価回路
を示している。このメモリアレイ構成によると、サブビ
ット線１２がメモリセル１４に接続され、選択トランジ
スタ１８を介してメインビット線１３に接続される。サ
ブメモリアレイグループＳＵＢ１及びＳＵＢ２間にワー
ド線選択回路ＷＳＥが接続される。このワード線選択回
路ＷＳＥでは、２本のワード線選択ゲート２４がビット
線１３に平行に設けられ、これらワード線選択ゲート２
４とこのワード線選択ゲート２４に直交して設けられた
サブワード線２０と交叉箇所にて選択トランジスタ１８
がワード線選択ゲート２４とサブワード線２０に接続さ
れている。

【００４１】サブワード線２０と平行してメインワード
線２１が設けられ、このサブワード線・メインワード線
の各対はビット線１２、１３に直交する方向のメモリセ
ルアレイ間に配設され、各メモリセルがサブビット線１
２とサブワード線２０とに接続される。ビット線に直交
する方向に配列された選択トランジスタ１８のゲートは
サブ選択ゲート２２に接続される。このサブ選択ゲート
２２はこのサブ選択ゲート２２に併設されるメイン選択
ゲート２３に接続される。

【００４２】次に、図１４に示したワード線分割を用い
た場合の具体的例を示す。

【００４３】ワード線を分割する選択トランジスタは図
３４に示すようにワード線自体の上にＴＦＴトランジス
タとして形成してもよいし、図３５に示すようにＭＯＳ
トランジスタとして形成してもよい。図３４及び図３５
は共にワード線方向におけるメモリアレイ構造の断面図
として示している。

【００４４】また、図３４及び図３５に示したメモリア
レイ構造は、一実施例であり、図３６〜図３８に示す等
価回路で示すようにワード線分割と、ワード線選択トラ
ンジスタ配置と、ワード線コンタクト配置を種々に変形
してもよい。図３６〜図３８にそれぞれ示す実施例の回
路はサブワード線（Ｓ−ＷＬ−１Ｘ、ＳＷＬ−２Ｘ、Ｓ
−ＷＬ−３Ｘ）とメインワード線群（Ｍ−ＷＬ−１、Ｍ
−ＷＬ−２、Ｍ−ＷＬ−３）の接続の種々の例を示して
いる。

【００４５】次に、図３９〜図４１を参照して図３６〜
図３８のメモリ回路の動作を説明する。

【００４６】図３９によると、図３６のメモリ回路にお
いて、各ワード線はその両端が選択トランジスタを介し
てメインワード線に接続されている。初期状態では、す
べてが“Ｌ”レベルにされている。次に、メインワード
線とサブワード線群（Ｓ−ＷＬ−１Ｘ、ＳＷＬ−２Ｘ、
Ｓ−ＷＬ−３Ｘ）を接続するために端子Ｗ−ＳＧ−２及
びＷ−ＳＧ−３を“Ｈ”レベルとする。その後、選択す
るメインワード線Ｍ−ＷＬ−２を“Ｈ”レベルとし、セ
ルのデータを読み出す。セルのデータを読み出した後
は、メインワード線Ｍ−ＷＬ−２を“Ｌ”レベルにし、
さらに端子Ｗ−ＳＧ−２及びＷ−ＳＧ−３を“Ｌ”レベ
ルにする。

【００４７】図３７の実施例の回路では、サブワード線
の片側のみが、選択トランジスタを介してメインワード
線と接続されており、端子Ｗ−ＳＧ−３を除いては図３
６と同じ回路構成である。この場合、端子Ｗ−ＳＧ−２
のみを選択し、端子Ｗ−ＳＧ−３を選択しない。

【００４８】図３７の回路では、選択トランジスタは各
サブワード線群で同一の側に接続されているが、これは
各サブワード線の１本または２本毎に交互に反対側で接
続されるようにしてもよい。このようにすると、選択ト
ランジスタ部でのメインワード線との接続部が同一側に
選択トランジスタを配置した場合より２倍のピッチにな
るためレイアウトを行いやすくなる。

【００４９】なお、図３６及び図３７の実施例の回路で
は、メインワード線と接続されたサブワード線以外のサ
ブワード線は高インピーダンス状態になり、不安定な電
位状態になる可能性がある。このような状態は、ダイナ
ミックＲＡＭなどでは、セルの電荷がぬけてデータが破
壊される原因となる。そこで、図３８の実施例では、メ
インワード線と接続されないサブワード線は、常に別の
電位、例えば“Ｌ”（０Ｖ）レベルにしておくようにし
た回路とした。このような回路によると、各サブワード
線の片側は選択トランジスタを介してメインワード線に
接続され、反対側は選択トランジスタを介して別の電位
Ｍ−ＷＬ−Ｂに接続されている。このＭ−ＷＬ−Ｂの電
位は例えば０Ｖである。

【００５０】図４１を参照して図３８の回路の動作を説
明する。

【００５１】初期状態において、Ｗ−ＳＧ−Ｌ及びＷ−
ＳＧ−３を“Ｈ”レベルとし、サブワード線をすべてＭ
−ＷＬ−Ｂに接続しておく。次に、メインワード線に接
続すべきサブワード線の選択トランジスタを閉じ（Ｗ−
ＳＧ−１を“Ｌ”レベルにし）、Ｗ−ＳＧ−２を“Ｈ”
レベルにしてメインワード線とサブワード線を接続す
る。その後、Ｍ−ＷＬ−２を“Ｈ”レベルにして、セル
のデータを読み出す。この状態では、メインワード線と
接続されたワード線以外はすべてＭ−ＷＬ−Ｂに接続さ
れており、０Ｖに保持されている。読み出し後（あるい
は書き込み後）、Ｍ−ＷＬ−２を“Ｌ”レベルにし、Ｗ
−ＳＧ−１を“Ｈ”レベルにする。最後に、Ｗ−ＳＧ−
２を“Ｌ”レベルにする。

【００５２】図３８の実施例では、ワード線について示
しているが、これはＤＲＡＭなどのビット線についても
利用できる。例えば、Ｍ−ＷＬ−Ｂの電位をビット線の
プリチャージレベルにし、初期状態ですべてのサブビッ
ト線をプリチャージレベルにする。Ｗ−ＳＧ−１を
“Ｌ”レベルにし、プリチャージを解除した後、Ｗ−Ｓ
Ｇ−２を“Ｈ”レベルにして、メインビット線Ｍ−ＷＬ
−１、Ｍ−ＷＬ−２、Ｍ−ＷＬ−３に接続する。このよ
うにすることにより、他のサブビット線の容量が接続さ
れないので、メインビット線の容量が少なくなる。ま
た、サブビット線のプリチャージをメインビット線から
行わないので、初期状態でメインビット線とサブビット
線の間の選択トランジスタは閉じた状態にすることがで
き、読み出し（書き込み）終了後にすべてのメインビッ
ト線とサブビット線の選択トランジスタのゲート（Ｗ−
ＳＧ−２、Ｗ−ＳＧ−４）を持ち上げる必要がなく、パ
ワーを抑えることができる。

【００５３】図３６〜図３８の実施例では、選択トラン
ジスタとしてＮＭＯＳトランジスタを用いて説明した
が、これはＰＭＯＳトランジスタでもよい。この場合
は、そのゲート電位はＮＭＯＳトランジスタの場合の逆
相にすればよい。ＮＭＯＳトランジスタの場合は、サブ
ワード線の“Ｈ”側電位は、そのゲート電位のしきい値
分下がった電位になってしまうためゲート電位（Ｗ−Ｓ
Ｇ−４、Ｗ−ＳＧ−２の電位）をメインワード線の
“Ｈ”レベル電位よりしきい値の電圧分だけ電圧を上げ
る等のことを行う必要があったりするが、ＰＭＯＳトラ
ンジスタを用いれば、その必要がなくなる。

【００５４】なお、図１４に示すメモリアレイを構成す
る場合には、選択トランジスタ１８は、ワード線上に形
成されるＴＦＴ構造であることが好ましい。次に、図１
５及び図１６を参照して第５の実施例を説明する。

【００５５】この第５の実施例において、図１５及び図
１６は、図１の実施例のメモリセルを不揮発性半導体記
憶セルに適用した時の図１の２−２線及び３−３線に沿
った半導体記憶装置のの断面図を示す。

【００５６】図１５によると、Ｐ型半導体基板（例え
ば、Ｐ型シリコン基板）１１上に第１の酸化膜２８ａが
積層され、この第１の酸化膜２８ａの上にサブビット線
層１２が積層される。サブビット線層１２上に第２の酸
化膜２８ｂを介在して窒化膜２９が積層される。第２の
酸化膜２８ｂ及び窒化膜２９を選択的に貫通してトラン
ジスタを構成する拡散層２５がサブビット線層１２上に
積層される。窒化膜２９上には、各拡散層２５を囲むよ
うにワード線層１５と電荷蓄積層２７が積層される。拡
散層２５と電荷蓄積層２７との間にはゲート酸化膜３０
が介在され、ワード線層１５と電荷蓄積層２７との間に
はＯＮＯ膜３１が介在されている。トランジスタを構成
する拡散層２５はワード線層１５及び電荷蓄積層２７上
に第３の酸化膜２８ｃを介在して積層されたソース線層
２６に接続される。ソース線層２６上に第４の酸化膜２
８ｄを介在してメインビット線層１３が積層される。更
に、選択ゲート２３が図１６に示すようにソース線層２
６上に絶縁膜を介在して積層される。

【００５７】次に、図１７（ａ）〜（ｆ）並びに図１８
（ａ）〜（ｃ）を参照して第５実施例の半導体記憶装置
の製造方法を説明する。

【００５８】図１７（ａ）に示すように、Ｐ型半導体基
板（例えば、Ｐ型シリコン基板）１１上に、絶縁膜、例
えば、酸化膜２８ａを形成し、その上に、第１のＮ型シ
リコン層３２を堆積する。次に、図１７（ｂ）及び
（ｃ）に示すように、通常の光露光技術により、耐エッ
チング膜（例えば、レジスト膜）を所定の領域に焼き付
け、この耐エッチング膜をマスクに、第１のＮ型シリコ
ン層３２をエッチングし、サブビット線１２を形成し、
耐エッチング膜を除去し、さらに、図１７（ｄ）に示す
ように、第２の絶縁膜（例えば、ＣＶＤ・酸化膜）２８
ｂを堆積させ、その上に、第３の絶縁膜（例えば、ＣＶ
Ｄ・ＳＩＮ膜）２９を堆積した後に、さらに、第４の絶
縁膜（例えば、ＣＶＤ・酸化膜）２８ｃを堆積させ、平
坦化行程を行った後に、通常の光露光技術により、耐エ
ッチング膜（例えば、レジスト膜）をメモリセルのドレ
インを形成する所定の領域に焼き付け、この耐エッチン
グ膜をマスクに、第２、３及び４の絶縁膜２８ｂ、２
９、２８ｃをエッチングし、所定の場所に、Ｎ型サブビ
ット線層１２を露出させる。

【００５９】次に、図１７（ｅ）に示すように露出した
Ｎ型サブビット線（１２）領域上に第１のＮ型シリコン
層２５を第４の絶縁膜の高さまで、選択成長させ、その
後に、第４の絶縁膜をエッチングし、第３の絶縁膜上に
突き出た第１のＮ型選択成長シリコン領域２５に、通常
のイオン注入技術により、ボロン（Ｂ）等のＰ型イオン
をドーピングすることにより、第３の絶縁膜上に突き出
た第１のＮ型選択成長シリコン領域を第１のＰ型シリコ
ン領域３３にする。即ち、自己整合によりシリコン層２
５及び３３がサブビット線１２上に形成される。

【００６０】次に、図１７（ｆ）に示すように、第３の
絶縁膜２９上に露出した第１のＰ型選択成長シリコン領
域３３の少なくとも側面に第２のゲート酸化膜３０を形
成し、その上に、第２のＮ型シリコン層３２を堆積す
る。

【００６１】次に、図１８（ａ）に示すように、第２の
Ｎ型シリコン層３２が、第１のＰ型選択成長シリコン層
３３を取り巻き、その側面のみに残るように、通常のＲ
ＩＥ技術により、全面エッチングし、さらに、Ｐ型選択
成長シリコン層３３の側面のみに残っている、第２のＮ
型シリコン層２７上に、第３のゲート絶縁膜を形成し、
その上に第３のＮ型シリコン層を堆積させる。

【００６２】次に、図１８（ｂ）に示すように、第３の
Ｎ型シリコン層１５が、第１のＰ型選択成長シリコン層
３３の側面に残っている第２のポリシリコン層２７及び
第３のゲート絶縁膜を取り巻くように残り、かつサブビ
ット線方向に隣合うセル同士の第３のＮ型シリコン層１
５は分離され、サブワード線方向に隣合うセル同士の第
３のＮ型シリコン層１５は接続されるように、第３のＮ
型シリコン層を通常のＲＩＥ技術によりエッチングす
る。この時、第２及び３のＮ型シリコン層の、半導体基
板に対して垂直方向の上面が、第１のＰ型選択成長シリ
コン層の上面より、低くなっている事とする。この後
に、第２及び３のＮ型シリコン層をマスクに、通常のイ
オン注入技術により、Ａｓ，Ｐ等のＮ型イオンを第１の
Ｐ型選択成長シリコン層の上部をＮ型選択成長シリコン
領域に変更する。

【００６３】次に、図１８（ｃ）に示すように、第５の
絶縁膜（例えば、ＣＶＤ・酸化膜）を第１のＰ型選択成
長シリコン層３３の少なくとも上面が出る様に堆積さ
せ、その上に、第４のＮ型シリコン層を堆積させ、この
第４のＮ型シリコン層と第１のＮ型選択成長シリコン層
とを電気的に接続させ、ソース線２６を形成する。その
後、通常のＭＯＳプロセスにより、配線層を形成する。

【００６４】なお、上記製造方法において、図１７
（ｃ）のステップでは、Ｎ型サブビット線１２を露出さ
せる領域は、図１７（ｄ），（ｅ）及び（ｆ）に示すよ
うに、少なくとも露出領域が、Ｎ型サブビット線（１
２）領域に重なっていれば良い。

【００６５】次に、図１９（ａ）〜（ｅ）に本発明の第
５の実施例の半導体記憶装置の別の製造方法を説明す
る。

【００６６】図１９（ａ）に示すように、Ｐ型半導体基
板（例えば、Ｐ型シリコン基板）１１に、絶縁膜、例え
ば、酸化膜２８ａを形成し、その上に、第１のＮ型シリ
コン層３２を堆積する。次に、図１９（ｂ）に示すよう
に、通常の光露光技術により、耐エッチング膜（例え
ば、レジスト膜）を所定の領域に焼き付け、この耐エッ
チング膜をマスクに、第１のＮ型シリコン層３２ａをエ
ッチングし、サブビット線１２を形成し、耐エッチング
膜を除去し、さらに、図１９（ｃ）に示すように、第２
の絶縁膜（例えば、ＣＶＤ・酸化膜）２８ｂを堆積さ
せ、その上に第２のＮ型シリコン層３２ｂを堆積する。
その後、通常の光露光技術により、耐エッチング膜（例
えば、レジスト膜）を所定の領域に焼き付け、この耐エ
ッチング膜をマスクに、第２のＮ型シリコン層３２ｂを
エッチングし、ワード線（１５）を形成し、その上に第
３の絶縁膜２８ｃを堆積させる。その後、通常の光露光
技術により、耐エッチング膜（例えば、レジスト膜）を
メモリセルのドレインを形成する所定の領域に焼き付
け、この耐エッチング膜をマスクに、第３の絶縁膜２８
ｃ及び、第２のＮ型シリコン層３２ｂ及び第２の絶縁膜
２８ｂの順にエッチングし、所定の場所に、Ｎ型サブビ
ット線１２を露出させる。その後、少なくとも所定の領
域の穴における第２のＮ型シリコン層３２ｂの側壁に、
電荷蓄積層、例えば酸化膜と窒化膜と酸化膜の積層膜３
１を堆積させ、露出している第１のシリコン層３２ａ上
には堆積させない。このＮ型サブビット線を露出させる
領域は、図１９（ｄ）に示すように、少なくとも露出領
域が、Ｎ型サブビット線（１２）領域に重なっていれば
良い。

【００６７】その後、図１９（ｅ）に示すように、露出
したＮ型サブビット線（１２）領域上に第１のＰ型シリ
コン層を第３の絶縁膜２８ｃの高さまで、選択成長さ
せ、第１のＮ型選択成長シリコン領域の上部に、通常の
イオン注入技術により、Ａｓ、Ｐ等のＮ型イオンをドー
ピングすることにより、第１のＰ型選択成長シリコン領
域をＮ型シリコン領域３３にする。

【００６８】最後に、図１９（ｆ）に示すように、その
上に、第４のＮ型シリコン層を堆積させ、この第４のＮ
型シリコン層と第１のＮ型選択成長シリコン層３３とを
電気的に接続させ、ソース線２６を形成する。その後、
通常のＭＯＳプロセスにより、配線層を形成する。

【００６９】次に、図２０（ａ）〜（ｆ）並びに図２１
（ａ）、（ｂ）を参照して第５の実施例の半導体記憶装
置の製造行程における別の電荷蓄積層の形成法を説明す
る。

【００７０】図２０（ａ）に示すように、Ｐ型半導体基
板（例えば、Ｐ型シリコン基板）１１上に、絶縁膜、例
えば、酸化膜２８ａを形成し、その上に、第１のＮ型シ
リコン層３２ａを堆積する。次に、図２０（ｂ）に示す
ように、通常の光露光技術により、耐エッチング膜（例
えば、レジスト膜）を所定の領域に焼き付け、この耐エ
ッチング膜をマスクに、第１のＮ型シリコン層３２ａを
エッチングし、サブビット線１２を形成し、耐エッチン
グ膜を除去し、さらに、図２０（ｃ）、（ｄ）に示すよ
うに、第２の絶縁膜（例えば、ＣＶＤ・酸化膜）２８ｂ
を堆積させ、その上に第２のＮ型シリコン層を堆積し、
通常の光露光技術により、耐エッチング膜（例えば、レ
ジスト膜）を所定の領域に焼き付け、この耐エッチング
膜をマスクに、第２のＮ型シリコン層をエッチングし、
電荷蓄積層３２−１を形成する。その上に第３の絶縁膜
（例えば、ＣＶＤ・酸化膜）２８ｃを堆積させ、その上
に、第３のＮ型シリコン層３２−２を堆積させ、通常の
光露光技術により、耐エッチング膜（例えば、レジスト
膜）を所定の領域に焼き付け、この耐エッチング膜をマ
スクに、第３のＮ型シリコン層３２−２をエッチング
し、ワード線を形成し、その上に、第４の絶縁膜（例え
ば、ＣＶＤ・酸化膜）２８ｄを堆積させる。図２０
（ｅ）に示すように、その後、通常の光露光技術によ
り、耐エッチング膜（例えば、レジスト膜）をメモリセ
ルのドレインを形成する所定の領域に焼き付け、この耐
エッチング膜をマスクに、第３の絶縁膜２８ｃ及び第２
のＮ型シリコン層並びに第２の絶縁膜２８ｂの順にエッ
チングし、所定の場所に、Ｎ型サブビット線１２を露出
させる。その後、少なくとも所定の領域の穴における第
２のＮ型シリコン層３２−２の側壁に、絶縁膜（例え
ば、酸化膜）３０を堆積させ、露出している第１のシリ
コン層１２上には堆積させない。

【００７１】その後、図２１（ａ）に示すように、露出
したＮ型サブビット線（１２）領域上に第１のＰ型シリ
コン層を第３の絶縁膜２８ｄの高さまで、選択成長さ
せ、第１のＮ型選択成長シリコン領域の上部に、通常の
イオン注入技術により、Ａｓ、Ｐ等のＮ型イオンをドー
ピングすることにより、第１のＰ型選択成長シリコン領
域をＮ型シリコン領域３３にする。次に、図２１（ｂ）
に示すように、その上に、第４のＮ型シリコン層２６を
堆積させ、この第４のＮ型シリコン層２６と第１のＮ型
選択成長シリコン層３３とを電気的に接続させ、ソース
線を形成する。その後、通常のＭＯＳプロセスにより、
配線層を形成する。

【００７２】上記のようにして構成された半導体記憶装
置は図２２に示すような回路を構成する。

【００７３】なお、図２０（ｃ）において、通常のＣＭ
Ｐ（ケミカル・メカニカル・ポリッシング）技術等によ
り、第３のＮ型シリコン層３２−２の上部を図２３
（ａ）及び（ｂ）に示すようにエッチングしてもよい。
この場合の半導体記憶装置は図２４に示すような回路を
構成する。

【００７４】次に、図２５（ａ）〜（ｄ）に本発明の第
五の実施例の半導体記憶装置の製造行程における別の電
荷蓄積層の形成法を説明する。

【００７５】図２５（ａ）に示すように、Ｐ型半導体基
板（例えば、Ｐ型シリコン基板）１１上に、絶縁膜、例
えば、酸化膜２８ａを形成し、その上に、第１のＮ型シ
リコン層３２を堆積する。次に、図２５（ｂ）に示すよ
うに、通常の光露光技術により、耐エッチング膜（例え
ば、レジスト膜）を所定の領域に焼き付け、この耐エッ
チング膜をマスクに、第１のＮ型シリコン層３２をエッ
チングし、サブビット線１２を形成し、耐エッチング膜
を除去し、さらに、図２５（ｃ）に示すように、第２の
絶縁膜（例えば、ＣＶＤ・酸化膜）２８ｂを堆積させ、
その上に第２のＮ型シリコン層３２−１を堆積し、その
上に、第３の絶縁膜（例えば、ＣＶＤ・酸化膜）２８ｃ
を堆積させ、その上に第３のＮ型シリコン層３２−２を
堆積し、さらに、第４の絶縁膜（例えば、ＣＶＤ・酸化
膜）２８ｄを堆積させ、その上に第４のＮ型シリコン層
３２−３を堆積し、通常の光露光技術により、耐エッチ
ング膜（例えば、レジスト膜）を所定の領域に焼き付
け、この耐エッチング膜をマスクに、第２、３、４のＮ
型シリコン層３２−１、３２−２、３２−２並びに第
２、３、４の絶縁膜２８ｂ、２８ｃ、２８ｄをエッチン
グし、第１、２、３のワード線を形成する。その上に、
第五の絶縁膜（例えば、ＣＶＤ・酸化膜）２８ｅを堆積
させる。その後、通常の光露光技術により、耐エッチン
グ膜（例えば、レジスト膜）をメモリセルのドレインを
形成する所定の領域に焼き付け、この耐エッチング膜を
マスクに、第２、３、４、５の絶縁膜２８ｂ，２８ｃ，
２８ｄ，２８ｅ及び第２、３、４のＮ型シリコン層をエ
ッチングし、所定の場所に、Ｎ型サブビット線１２を露
出させる。その後、少なくとも所定の領域の穴における
第２、３、４のＮ型シリコン層の側壁に、電荷蓄積層、
例えば、酸化膜とチッ化膜と酸化膜の積層膜３０を堆積
させ、露出している第１のシリコン層上には堆積させな
い。次に、図２５（ｄ）に示すように、露出したＮ型サ
ブビット線（１２）領域上に第１のＰ型シリコンを第５
の絶縁膜２８ｅの高さまで、選択成長させ、第１のＮ型
選択成長シリコン領域の上部に、通常のイオン注入技術
により、Ａｓ、Ｐ等のＮ型イオンをドーピングすること
により、第１のＰ型選択成長シリコン領域をＮ型シリコ
ン領域３３にする。その後、Ｎ型シリコン領域３３上に
第４のＮ型シリコン層２６を堆積させ、この第４のＮ型
シリコン層２６と第１のＮ型選択成長シリコン層３３と
を電気的に接続させ、ソース線を形成する。その後、通
常のＭＯＳプロセスにより、配線層を形成する。

【００７６】このようにメモリセルを基板方向に対して
垂直方向に複数個積層して形成することにより、さらに
１ビット当たりのセルサイズが縮小される。つまり、例
えば、垂直方向に１つのセルのみを形成する場合と比較
して、８個のセルを積層している場合は、平面サイズは
変わらないので、平均セルサイズは前者の１／８にな
る。

【００７７】また、図２５（ｄ）に示したように複数本
のワード線を積層した場合は、ワード線は図２６の断面
図に示されるように配置することが望ましい。つまり、
図２６に示すように、サブワード線２０の終端を下段層
ほど先まで伸ばすようにパターニングする。そして、下
段層のサブワード線に接続されるメインワード線２１の
配線層も、他のメインワード線に対して下層の配線層を
用いることが望ましい。また、このようなサブワード線
２０とメインワード線２１の接続はセルアレイ端で行っ
てもよいが、セルアレイ中に配置して複数のワード線を
並列に接続して全体のワード線の抵抗を下げるようにし
てもよい。

【００７８】次に、図２７及び図２８を参照して第６の
実施例の半導体記憶装置を説明する。

【００７９】この第６の実施例において、図２７及び図
２８は、図１の実施例のメモリセルを不揮発性半導体記
憶セルに適用した時の図１の２−２線及び３−３線に沿
った他の半導体記憶装置の断面図を示す。

【００８０】図２７によると、Ｐ型半導体基板（例え
ば、Ｐ型シリコン基板）１１上に第１の酸化膜２８ａが
積層され、この第１の酸化膜２８ａの上にサブビット線
層１２が積層される。サブビット線層１２上に第２の酸
化膜２８ｂを介在して窒化膜２９が積層される。第２の
酸化膜２８ｂ及び窒化膜２９を選択的に貫通してトラン
ジスタを構成する拡散層２５がサブビット線層１２上に
積層される。窒化膜２９上には、各拡散層２５を囲むよ
うにワード線層１５が積層される。拡散層２５とワード
線１５との間にはゲート酸化膜３０が介在されている。
トランジスタを構成する拡散層２５はワード線層１５上
に第３の酸化膜２８ｃを介在して積層されたプレート層
３４に接続される。この場合、プレート層３４と拡散層
２５との間にはキャパシタ絶縁層３５が介在される。プ
レート層３４上に第４の酸化膜２８ｄを介在してメイン
ビット線層１３が積層される。更に、選択ゲート２３が
図２８に示すようにプレート層３４上に絶縁膜を介在し
て積層される。

【００８１】なお、上記第６の実施例の半導体記憶装置
は、図２９に示すような回路を構成する。

【００８２】次に、図２５及び図２６を参照して説明し
たように，ＤＲＡＭセルを積層した実施例を図３０を参
照して説明する。

【００８３】図３０に示すように、半導体基板１１に垂
直方向に下から第１のワード線１５ａ、第１のプレート
３４ａ、第２のワード線１５ｂ、第２のプレート３４
ｂ，第３のワード線１５ｃ、第３のプレート３４ｃ、第
４のワード線１５ｄ、第４のプレート３４ｄ（・・・第
ｎのワード線、第ｎのプレート）をこの順に形成する。
このとき、ｎ番目のプレートによるキャパシタ容量の方
が大きくなるようにすることが望ましい。即ち、基板１
１から離れる従ってプレートの容量が大きくなることが
望ましい。特に、ｎ番目のプレートの厚みよりも（ｎ＋
１）番目のプレートの厚みを大きくすることによって容
量の大小関係を設定する方が、セルサイズを変更するこ
となく設計できるので、望ましい。

【００８４】また、特に、図３１に示すように、最上部
に形成するキャパシタをシリコン柱の上部を利用して大
きなキャパシタ容量を得るようにしてもよい。

【００８５】なお、本発明は、上述した種々の実施例に
限定されるものではなく、その主旨を逸脱しない範囲で
種々に変形して適用できる。

【００８６】

【発明の効果】以上詳述したように本発明によれば、サ
ブビット線が基板の上に形成され、このサブビット線に
順次重ねてメモリセル及びメインビット線を形成するの
で、ＤＲＡＭ及びＥＥＰＲＯＭ等の半導体記憶装置にお
いて、微細化が可能で、かつ高速アクセスが可能なセル
アレイ構造が得られる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に従った半導体記憶装置
のメモリアレイの概略構成図。

【図２】図１の２−２線に沿ったメモリアレイの概略断
面図。

【図３】図１の３−３線に沿ったメモリアレイの概略断
面図。

【図４】図１のメモリアレイの回路図。

【図５】図１のメモリアレイをより具体的に示したメモ
リアレイ構造の平面図。

【図６】本発明の第２の実施例に従った半導体記憶装置
のメモリアレイの概略構成図。

【図７】図６の７−７線に沿ったメモリアレイの概略断
面図。

【図８】図６のメモリアレイの回路図。

【図９】本発明の第３の実施例に従った半導体記憶装置
のメモリアレイの概略構成図。

【図１０】図９の１０−１０線に沿ったメモリアレイの
概略断面図。

【図１１】図９のメモリアレイの回路図。

【図１２】本発明の第４の実施例に従った半導体記憶装
置のメモリアレイ構造の平面図。

【図１３】図１２のメモリアレイの回路図。

【図１４】ワード線を２つの選択トランジスタによって
電気的に分割したメモリアレイの等価回路。

【図１５】本発明の第５の実施例に従った半導体記憶装
置のメモリアレイ構造の縦断面図。

【図１６】図１５の第５の実施例に従った半導体記憶装
置のメモリアレイ構造の横平面図。

【図１７】第５実施例の半導体記憶装置の第１の製造方
法の前半の製造過程（ａ）〜（ｆ）におけるメモリアレ
イ構造の断面図。

【図１８】第５実施例の半導体記憶装置の第１の製造方
法の後半の製造過程（ａ）〜（ｆ）におけるメモリアレ
イ構造の断面図。

【図１９】第５実施例の半導体記憶装置の第２の製造方
法の製造過程（ａ）〜（ｆ）におけるメモリアレイ構造
の断面図。

【図２０】第５実施例の半導体記憶装置の第３の製造方
法の前半の製造過程（ａ）〜（ｆ）におけるメモリアレ
イ構造の断面図。

【図２１】第５実施例の半導体記憶装置の第３の製造方
法の後半の製造過程（ａ）〜（ｆ）におけるメモリアレ
イ構造の断面図。

【図２２】第３の製造方法によって得られるメモリアレ
イ構造の回路図。

【図２３】第３の製造方法の製造過程における一部変形
の製造過程におけるメモリアレイ構造の断面図（ａ）及
び平面図（ｂ）。

【図２４】図２３の製造方法によって得られるメモリア
レイ構造の回路図。

【図２５】第５実施例の半導体記憶装置の第４の製造方
法の後半の製造過程（ａ）〜（ｄ）におけるメモリアレ
イ構造の断面図。

【図２６】図２５の第４の製造方法によって形成される
サブワード線及びメインワード線の断面図。

【図２７】本発明の第５の実施例に従った半導体記憶装
置の他のメモリアレイ構造の縦断面図。

【図２８】図１５の半導体記憶装置のメモリアレイ構造
の横平面図。

【図２９】図２７及び図２８のメモリアレイ構造の回路
図。

【図３０】図２５の製造方法に基づいた第１の変形例の
積層ワード線の断面図。

【図３１】図２５の製造方法に基づいた第２の変形例の
積層ワード線の断面図。

【図３２】図１２のメモリアレイにプレートを形成した
メモリアレイ構造のの平面図。

【図３３】図５のメモリアレイにプレートを形成したメ
モリアレイ構造の平面図。

【図３４】図１４のワード線を２つの選択トランジスタ
によって電気的に分割したメモリアレイ構造の断面図。

【図３５】図１４のワード線を２つの選択トランジスタ
によって電気的に分割した他のメモリアレイ構造の断面
図。

【図３６】ワード線を２つの選択トランジスタによって
電気的に分割した他の実施例のメモリアレイの等価回
路。

【図３７】ワード線を２つの選択トランジスタによって
電気的に分割した他の実施例のメモリアレイの等価回
路。

【図３８】ワード線を２つの選択トランジスタによって
電気的に分割した他の実施例のメモリアレイの等価回
路。

【図３９】図３６のメモリ回路の動作を説明するための
タイミングチャート図。

【図４０】図３７のメモリ回路の動作を説明するための
タイミングチャート図。

【図４１】図３８のメモリ回路の動作を説明するための
タイミングチャート図。

【符号の説明】

１１…半導体基板、１２…サブビット線、１３…メイン
ビット線、１４…メモリセル、１５…ワード線、１６…
コンタクト、１７…サブメモリアレイ、１８…選択トラ
ンジスタ、１９…選択ゲート、２０…サブワード線、２
１…メインワード線、２２…サブ選択ゲート、２３…メ
イン選択ゲート、２４…ワード選択ゲート、２５…拡散
層、２６…ソース線、２７…電荷蓄積層、２８ａ、２８
ｂ，２８ｃ，２８ｄ，２８ｅ…酸化膜、２９…窒化膜、
３０…ゲート酸化膜、３１…ＯＮＯ膜、３２…Ｎ型シリ
コン層、３３…選択成長シリコン層、３４…プレート
層、３５…キャパシタ絶縁層。

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成されたサブビット線
と、前記サブビット線上に重ねて形成され、前記サブビ
ット線に電気的に接続され、前記サブビット線を介して
並列接続される複数のメモリセルにより構成されるサブ
メモリアレイと、前記サブメモリアレイ上に重ねて形成
され、前記サブビット線に接続されるメインビット線と
により構成される半導体記憶装置。
【請求項２】半導体基板上に形成された複数のサブビ
ット線と、前記サブビット線上に重ねて形成され、前記
サブビット線の対応する１つに電気的に接続され、前記
対応するサブビット線を介して並列接続される複数のメ
モリセルにより各々が構成され、互いに並列に接続され
る複数のサブメモリアレイと、前記サブメモリアレイ上
に重ねて形成されるメインビット線と、前記複数のサブ
ビット線と前記メインビット線とを選択的に接続する選
択トランジスタとに接続されるにより構成される半導体
記憶装置。
【請求項３】半導体基板上に形成された複数のサブビ
ット線と、前記サブビット線上に重ねて形成され、前記
サブビット線の対応する１つに電気的に接続され、前記
対応するサブビット線を介して並列接続される複数のメ
モリセルにより各々が構成され、互いに並列に接続され
る複数のサブメモリアレイと、前記サブメモリアレイ上
に重ねて形成されるメインビット線と、前記複数のサブ
ビット線と前記メインビット線とを選択的に接続する選
択トランジスタとに接続されるにより構成され、各サブ
ビット線上に形成されている複数のメモリセルの隣接す
るメモリセル間の距離が、隣接するサブビット線間にお
いて隣接ビット線上に形成されている隣接するメモリセ
ル間の距離より大きく設定している半導体記憶装置。
【請求項４】半導体基板上に形成された複数のサブビ
ット線と、前記サブビット線上に重ねて形成され、前記
サブビット線の対応する１つに電気的に並列に接続され
る複数のスイッチングトランジスタと前記スイッチング
トランジスタに重ねて形成されると共にそれらトランジ
スタをそれぞれ介して前記対応するサブビット線に接続
される複数の電荷蓄積素子とにより構成される複数のメ
モリセルにより各々が構成され、互いに並列に接続され
る複数のサブメモリアレイと、前記サブメモリアレイ上
に重ねて形成されるメインビット線とにより構成される
半導体記憶装置。
【請求項５】半導体基板上に形成された複数のサブビ
ット線と、前記サブビット線上に重ねて形成され、前記
サブビット線の対応する１つに電気的に並列に接続され
る複数のスイッチングトランジスタと前記スイッチング
トランジスタに重ねて形成されると共にそれらトランジ
スタをそれぞれ介して前記対応するサブビット線に少な
くとも１つ以上直列に接続される複数の電荷蓄積素子と
により構成される複数の不揮発性半導体メモリセルによ
り各々が構成され、互いに並列に接続される複数のサブ
メモリアレイと、前記サブメモリアレイ上に重ねて形成
されるソース線と、前記サブビット線に接続されるメイ
ンビット線とにより構成される半導体記憶装置。
【請求項６】半導体基板上に形成された複数のサブビ
ット線と、前記サブビット線上に重ねて形成され、前記
サブビット線の対応する１つに電気的に並列に接続され
る複数のスイッチングトランジスタと前記スイッチング
トランジスタに重ねて形成されると共にそれらトランジ
スタをそれぞれ介して前記対応するサブビット線に少な
くとも１つ以上直列に接続される複数の電荷蓄積素子と
なる複数の複数のキャパシタにより構成される複数の不
揮発性半導体メモリセルにより各々が構成され、互いに
並列に接続される複数のサブメモリアレイと、前記サブ
メモリアレイ上に重ねて形成されるソース線と、前記サ
ブビット線に接続されるメインビット線とにより構成さ
れる半導体記憶装置。