JP2008294310A - 半導体記憶装置 - Google Patents
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- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
Abstract
【解決手段】本発明の半導体記憶装置は、ワード線WLと、これに交差するグローバルビット線GBLと、グローバルビット線GBLに沿ってN本に区分されたローカルビット線LBLと、ワード線WLとローカルビット線LBLの交点に形成され下方に配置されたローカルビット線LBLと接続される縦型のNMOSトランジスタN0を有する複数のメモリセルMCを含むN個のメモリセルアレイと、メモリセルMCからローカルビット線LBLに読み出された信号を増幅するローカルセンスアンプ12と、ローカルセンスアンプ12からグローバルビット線GBLを経由して伝送される信号を入出力線に接続するグローバルセンスアンプ11を備えて構成される。
【選択図】図4
Description
最初に本発明の第1実施形態について説明する。図1は、第1実施形態のDRAMの全体構成を示している。図1においては、4つのメモリセルアレイ10と、複数のグローバルセンスアンプ11と、複数のローカルセンスアンプ12と、複数のグローバルビット線GBLと、複数のローカルビット線LBLが示されている。
次に本発明の第2実施形態について説明する。第2実施形態のDRAMは、第1実施形態のDRAMの全体構成と比べ、隣接するメモリセルアレイ10がローカルセンスアンプ20を共有する点が異なる。図8は、第2実施形態のDRAMの全体構成を示している。図8においては、4つのメモリセルアレイ10と、複数のグローバルセンスアンプ11と、複数の共有タイプのローカルセンスアンプ20及び複数の非共有タイプのローカルセンスアンプ21と、複数のグローバルビット線GBLと、複数のローカルビット線LBLが示されている。
11…グローバルセンスアンプ
12、20、21…ローカルセンスアンプ
101…対向電極
102…蓄積電極
103…誘電体膜
104…チャネル領域
105…ソース領域
106…ゲート電極
107…ゲート酸化膜
108…ドレイン領域
109…コンタクト
GBL…グローバルビット線
LBL…ローカルビット線
LBLs…センスアンプ内ローカルビット線
WL…ワード線
MC…メモリセル
P1、P11、P12…PMOSトランジスタ
N1、N2、N10、N11、N12…NMOSトランジスタ
PCL…プリチャージ信号線(ローカルビット線用)
PCG…プリチャージ信号線(グローバルビット線用)
VDL…電源電圧
VSS…接地電位
VPA…正電圧
VKK…負電圧
N0…NMOSトランジスタ
C0…キャパシタ
Claims (8)
- 複数のワード線と、
前記複数のワード線と交差する複数のグローバルビット線と、
各々の前記グローバルビット線に沿ってN本に区分され、前記複数のグローバルビット線と等しいピッチで配列された複数のローカルビット線と、
前記複数のワード線と前記複数のローカルビット線の交点に形成され、下方に配置された前記ローカルビット線と接続される縦型のトランジスタ構造を有する複数のメモリセルを含み、前記ローカルビット線の区分に対応して配置されたN個のメモリセルアレイと、
選択された前記メモリセルから各々の前記ローカルビット線に読み出された信号を増幅し、前記グローバルビット線に出力する複数のローカルセンスアンプと、
選択された前記メモリセルに対応する前記ローカルセンスアンプから各々の前記グローバルビット線を経由して伝送される信号を入出力線に接続する複数のグローバルセンスアンプと、
を備えることを特徴とする半導体記憶装置。 - 各々の前記メモリセルは、1つのMOSトランジスタ及び1つのキャパシタからなり、
前記MOSトランジスタは、一方のソース/ドレイン電極が前記キャパシタの蓄積電極に接続され、他方のソース/ドレイン電極が下方の埋め込み構造の前記ローカルビット線に直結され、前記2つのソース/ドレイン電極の間のチャネル領域の周囲に前記ワード線に接続されるゲート電極がゲート酸化膜を挟んで形成され、
前記キャパシタは、対向電極が上方の配線層に接続され、前記対向電極と前記蓄積電極が誘電体膜を挟んで対向配置されるように形成されることを特徴とする請求項1に記載の半導体記憶装置。 - 前記複数のローカルセンスアンプは、ワード線方向のピッチが前記ローカルビット線のピッチの2倍になるように配置されたシングルエンド構成のセンスアンプであることを特徴とする請求項1に記載の半導体記憶装置。
- 前記ローカルセンスアンプは、前記ローカルビット線に読み出された信号を増幅して前記グローバルビット線に出力する増幅用MOSトランジスタと、前記ローカルビット線をプリチャージするプリチャージ用MOSトランジスタとを含むことを特徴とする請求項3に記載の半導体記憶装置。
- 前記複数のローカルセンスアンプは、各々の前記メモリセルアレイの両側に配置され、前記複数のローカルビット線は、前記メモリセルアレイの一方の側の前記ローカルセンスアンプと他方の側の前記ローカルセンスアンプとに交互に接続されることを特徴とする請求項4に記載の半導体記憶装置。
- 隣接する2つの前記メモリセルアレイが前記ローカルセンスアンプを共有することを特徴とする請求項5に記載の半導体記憶装置。
- 前記ローカルセンスアンプは、前記2つのメモリセルアレイのそれぞれの前記ローカルビット線との間の接続を切替制御するスイッチ回路を含むことを特徴とする請求項6に記載の半導体記憶装置。
- 前記スイッチ回路は、縦型のトランジスタ構造を有するMOSトランジスタを備え、下方に配置された前記ローカルビット線と上方に配置されたセンスアンプ内ローカルビット線の間が前記MOSトランジスタにより接続されることを特徴とする請求項7に記載の半導体記憶装置。
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