JPH05218348A - 折返し型ビツトライン構造及びその製造方法 - Google Patents
折返し型ビツトライン構造及びその製造方法Info
- Publication number
- JPH05218348A JPH05218348A JP4286892A JP28689292A JPH05218348A JP H05218348 A JPH05218348 A JP H05218348A JP 4286892 A JP4286892 A JP 4286892A JP 28689292 A JP28689292 A JP 28689292A JP H05218348 A JPH05218348 A JP H05218348A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- conductive
- insulating layer
- disposed
- contact means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 239000004065 semiconductor Substances 0.000 claims description 33
- 125000006850 spacer group Chemical group 0.000 claims description 20
- 239000011810 insulating material Substances 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 10
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- 238000002955 isolation Methods 0.000 claims description 7
- 239000004020 conductor Substances 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 2
- 238000000926 separation method Methods 0.000 claims 1
- 230000003071 parasitic effect Effects 0.000 abstract description 3
- 230000000295 complement effect Effects 0.000 description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 15
- 239000003990 capacitor Substances 0.000 description 14
- 229920005591 polysilicon Polymers 0.000 description 14
- 238000013461 design Methods 0.000 description 13
- 238000012546 transfer Methods 0.000 description 8
- 229910052721 tungsten Inorganic materials 0.000 description 8
- 239000010937 tungsten Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/907—Folded bit line dram configuration
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】次世代の高密度半導体メモリ設計のための新し
い交差指状折返し型ビツトライン（ＩＦＢＬ）アーキテ
クチヤを開示する。 【構成】このアーキテクチヤにおいては基本的なクロス
−ポイント型メモリセルはロウ及びカラムが直交するよ
うに編成されてアレイマトリクスを形成する。このビツ
トラインはロウ方向に走り、ワードラインはカラム方向
に走る。転送用トランジスタは同一のドレイン接合部及
び同一のビツトライン接触部を共有してエリアを節約す
るように設計される。オフセツト型ビツトライン構造は
２つの相互接続ライン層２０、３０を用いて構成される
ことによりこの相互接続ライン層２０、３０に結合した
交差指型セルを接続する。ビツトライン接触部５６、６
６を２つの異なる相互接続層２０、３０と交互にロウ順
に接続することによつて、真ビツトライン３２、３４及
び補ビツトライン３２´、３４´がメモリアレイの両側
に平行に走る。
い交差指状折返し型ビツトライン（ＩＦＢＬ）アーキテ
クチヤを開示する。 【構成】このアーキテクチヤにおいては基本的なクロス
−ポイント型メモリセルはロウ及びカラムが直交するよ
うに編成されてアレイマトリクスを形成する。このビツ
トラインはロウ方向に走り、ワードラインはカラム方向
に走る。転送用トランジスタは同一のドレイン接合部及
び同一のビツトライン接触部を共有してエリアを節約す
るように設計される。オフセツト型ビツトライン構造は
２つの相互接続ライン層２０、３０を用いて構成される
ことによりこの相互接続ライン層２０、３０に結合した
交差指型セルを接続する。ビツトライン接触部５６、６
６を２つの異なる相互接続層２０、３０と交互にロウ順
に接続することによつて、真ビツトライン３２、３４及
び補ビツトライン３２´、３４´がメモリアレイの両側
に平行に走る。
Description
【０００１】
【産業上の利用分野】本発明は折返し型ビツトライン構
造及びその製造方法に関し、特にダイナミツク・ランダ
ム・アクセス半導体メモリのためのビツトラインアレイ
について、メモリセルのための交差指状折返し型ビツト
ラインアーキテクチヤに適用して好適なものである。
造及びその製造方法に関し、特にダイナミツク・ランダ
ム・アクセス半導体メモリのためのビツトラインアレイ
について、メモリセルのための交差指状折返し型ビツト
ラインアーキテクチヤに適用して好適なものである。
【０００２】
【従来の技術】1990年５月１日出願、米国特許第 4,92
2,453号「ダイナミツク型半導体メモリデバイスのビツ
トライン構造」には複数のビツトライン対をもつ折返し
型ビツトライン構造の半導体メモリデバイスが開示され
ている。この折返し型ビツトライン構造においては各ビ
ツトライン対は縦方向に沿つて複数のブロツクに分割さ
れ、分割された各ビツトライン対は同一ブロツク内の近
接する分割されたビツトライン対のレベルと異なり、か
つ近接するブロツク内の同一のビツトライン対のレベル
と異なるレベルで基板上に相互接続層によつて形成され
る。
2,453号「ダイナミツク型半導体メモリデバイスのビツ
トライン構造」には複数のビツトライン対をもつ折返し
型ビツトライン構造の半導体メモリデバイスが開示され
ている。この折返し型ビツトライン構造においては各ビ
ツトライン対は縦方向に沿つて複数のブロツクに分割さ
れ、分割された各ビツトライン対は同一ブロツク内の近
接する分割されたビツトライン対のレベルと異なり、か
つ近接するブロツク内の同一のビツトライン対のレベル
と異なるレベルで基板上に相互接続層によつて形成され
る。
【０００３】1989年２月21日出願、米国特許第 4,807,0
17号「断面積を確保した配線をもつ半導体メモリデバイ
ス」にはダイナミツクＲＡＭ又はスタテイツクＲＡＭの
ような半導体メモリデバイスのメモリセルマトリクス領
域が開示されている。この場合同一材料からなる配線は
上部配線が下部配線に重なるような方法により異なる層
間においてなされる。従つて高濃度かつ高集積度の半導
体メモリデバイスについて配線の幅を増大させることが
できる。
17号「断面積を確保した配線をもつ半導体メモリデバイ
ス」にはダイナミツクＲＡＭ又はスタテイツクＲＡＭの
ような半導体メモリデバイスのメモリセルマトリクス領
域が開示されている。この場合同一材料からなる配線は
上部配線が下部配線に重なるような方法により異なる層
間においてなされる。従つて高濃度かつ高集積度の半導
体メモリデバイスについて配線の幅を増大させることが
できる。
【０００４】1990年10月９日出願、米国特許第 4,977,4
36号「高密度ＲＡＭ」には複数のセルを有する高密度の
ＤＲＡＭが開示されており、各セルはトレンチ内に一緒
に形成された１つの記憶キヤパシタと単一の制御ＦＥＴ
とを含むことにより、セルのプレナエリアをかなり削減
する。このＦＥＴドレインはペデスタルの上部部分に形
成され、金属ラインを介して外部から容易にアクセスで
き、これによりラインの抵抗及びキヤパシタンスを低減
する。フイルード酸化物を含むのはキヤパシタをアイソ
レートして漏れ及び破壊を少なくするためである。
36号「高密度ＲＡＭ」には複数のセルを有する高密度の
ＤＲＡＭが開示されており、各セルはトレンチ内に一緒
に形成された１つの記憶キヤパシタと単一の制御ＦＥＴ
とを含むことにより、セルのプレナエリアをかなり削減
する。このＦＥＴドレインはペデスタルの上部部分に形
成され、金属ラインを介して外部から容易にアクセスで
き、これによりラインの抵抗及びキヤパシタンスを低減
する。フイルード酸化物を含むのはキヤパシタをアイソ
レートして漏れ及び破壊を少なくするためである。
【０００５】1990年10月９日出願、米国特許第 4,962,4
76号「近接するビツトラインの影響を受けにくいビツト
ラインを有する半導体メモリデバイス」には１トランジ
スタ１キヤパシタ型の複数のメモリセルを有する半導体
メモリデバイスが開示されており、複数のビツトライン
はそれぞれメモリセルのカラムに結合されてメモリセル
上の絶縁フイルム内に配設され、共通の上部電極はメモ
リセルの記憶キヤパシタによつて共有され、ビツトライ
ン間に挿入されたシールド部分を有するので近接するビ
ツトラインはシールド部分によつて容量的に結合されに
くく、これによつて近接するビツトラインの望ましくな
い影響を受けずにデータビツト信号を伝えることができ
る。
76号「近接するビツトラインの影響を受けにくいビツト
ラインを有する半導体メモリデバイス」には１トランジ
スタ１キヤパシタ型の複数のメモリセルを有する半導体
メモリデバイスが開示されており、複数のビツトライン
はそれぞれメモリセルのカラムに結合されてメモリセル
上の絶縁フイルム内に配設され、共通の上部電極はメモ
リセルの記憶キヤパシタによつて共有され、ビツトライ
ン間に挿入されたシールド部分を有するので近接するビ
ツトラインはシールド部分によつて容量的に結合されに
くく、これによつて近接するビツトラインの望ましくな
い影響を受けずにデータビツト信号を伝えることができ
る。
【０００６】1990年７月10日出願、米国特許第 4,941,0
31号「配線層のレイアウトを改善したダイナミツクメモ
リデバイス」には信号ラインがダイナミツクメモリデバ
イスのメモリセルアレイ上にある第１のビツトラインか
ら第４のビツトラインと平行に走るような構造が開示さ
れている。この信号ラインは第１のビツトライン及び第
３のビツトライン間及び第１のビツトライン及び第３の
ビツトラインに沿つて走り、予め定められた位置でター
ンし、再度ターンして第２のビツトライン及び第４のビ
ツトライン間及び第２のビツトライン及び第４のビツト
ラインに沿つて走る。予め定められたターン位置はビツ
トライン長の半分に相当する位置である。この結果信号
ライン及びこれらのビツトライン間の漂遊電流は等しく
なる。
31号「配線層のレイアウトを改善したダイナミツクメモ
リデバイス」には信号ラインがダイナミツクメモリデバ
イスのメモリセルアレイ上にある第１のビツトラインか
ら第４のビツトラインと平行に走るような構造が開示さ
れている。この信号ラインは第１のビツトライン及び第
３のビツトライン間及び第１のビツトライン及び第３の
ビツトラインに沿つて走り、予め定められた位置でター
ンし、再度ターンして第２のビツトライン及び第４のビ
ツトライン間及び第２のビツトライン及び第４のビツト
ラインに沿つて走る。予め定められたターン位置はビツ
トライン長の半分に相当する位置である。この結果信号
ライン及びこれらのビツトライン間の漂遊電流は等しく
なる。
【０００７】1990年６月26日出願、米国特許第 4,937,6
49号「電源配線における電圧を安定化するキヤパシタを
有する半導体集積回路」には半導体基板、半導体基板内
に形成された複数の論理ゲート、論理ゲートに電源電圧
を供給する半導体基板上に形成された電源配線及び接地
配線、並びに半導体基板上に形成され電源配線及び接地
配線間に個別に接続されたキヤパシタを含む半導体集積
回路が開示されている。
49号「電源配線における電圧を安定化するキヤパシタを
有する半導体集積回路」には半導体基板、半導体基板内
に形成された複数の論理ゲート、論理ゲートに電源電圧
を供給する半導体基板上に形成された電源配線及び接地
配線、並びに半導体基板上に形成され電源配線及び接地
配線間に個別に接続されたキヤパシタを含む半導体集積
回路が開示されている。
【０００８】1989年10月10日出願、米国特許第 4,873,5
60号「埋設されたワードラインを有するダイナミツク・
ランダム・アクセス・メモリ」には大規模ダイナミツク
・ランダム・アクセス・メモリに関する構造とデバイス
表面部分上に関するステツプが少なくなり、かつ入射放
射線による影響をほとんど受けないメモリセルとが開示
されている。半導体基板内に穴を開けた深いホール、こ
の深いホールの下部半分における側壁部分に形成された
キヤパシタ及びこのキヤパシタ上に直接に形成されたス
イツチング用トランジスタからなる半導体メモリにおい
ては、このスイツチング用トランジスタのゲートを構成
する少なくとも半分のワードラインは半導体基板の表面
部分に形成された細長い凹所に埋設される。
60号「埋設されたワードラインを有するダイナミツク・
ランダム・アクセス・メモリ」には大規模ダイナミツク
・ランダム・アクセス・メモリに関する構造とデバイス
表面部分上に関するステツプが少なくなり、かつ入射放
射線による影響をほとんど受けないメモリセルとが開示
されている。半導体基板内に穴を開けた深いホール、こ
の深いホールの下部半分における側壁部分に形成された
キヤパシタ及びこのキヤパシタ上に直接に形成されたス
イツチング用トランジスタからなる半導体メモリにおい
ては、このスイツチング用トランジスタのゲートを構成
する少なくとも半分のワードラインは半導体基板の表面
部分に形成された細長い凹所に埋設される。
【０００９】1989年５月23日出願、米国特許第 4,833,5
18号「メモリセルアレイの相互接続構造を改善した半導
体メモリデバイス」にはメモリセルアレイが２つのグル
ープに分割され、一対のビツトラインのうちの１つのビ
ツトラインはメモリセルアレイの第１のグループ内の対
応するメモリセルに接続され、一対のビツトラインのう
ちの他のビツトラインはメモリセルアレイの第２のグル
ープ内の対応するメモリセルに接続される構造が開示さ
れている。
18号「メモリセルアレイの相互接続構造を改善した半導
体メモリデバイス」にはメモリセルアレイが２つのグル
ープに分割され、一対のビツトラインのうちの１つのビ
ツトラインはメモリセルアレイの第１のグループ内の対
応するメモリセルに接続され、一対のビツトラインのう
ちの他のビツトラインはメモリセルアレイの第２のグル
ープ内の対応するメモリセルに接続される構造が開示さ
れている。
【００１０】1987年12月１日出願、米国特許第 4,710,7
89号「半導体メモリデバイス」にはＮ−チヤネルＦＥＴ
をそれぞれ含む第１のカラムのメモリセルは第１のビツ
トラインに接続され、Ｐ−チヤネルＦＥＴをそれぞれ含
む第２のカラムのメモリセルは第２のビツトラインに接
続される半導体メモリデバイスが開示されている。第１
のビツトライン及び第２のビツトラインはセンスアンプ
の補端子に接続されて折返し型ビツトライン対を形成す
る。ワードラインは第１のカラムのメモリセルのうちの
Ｎ−チヤネルＦＥＴのゲート及び第２のカラムのメモリ
セルのうちのＰ−チヤネルＦＥＴのゲートに接続され
る。ワードラインに第１の電圧を選択的に供給してこの
ワードラインに接続されたＮ−チヤネルＦＥＴを導通状
態にしかつワードラインに接続されたＰ−チヤネルＦＥ
Ｔを導通状態にするか又は、第２の電圧を供給してワー
ドラインに接続されたＰ−チヤネルＦＥＴを導通状態に
しかつワードラインに接続されたＮ−チヤネルＦＥＴを
導通状態にするか又は、第３の電圧を供給してワードラ
インに接続されたＮ−チヤネルＦＥＴ及びＰ−チヤネル
ＦＥＴを双方とも導通状態にする。
89号「半導体メモリデバイス」にはＮ−チヤネルＦＥＴ
をそれぞれ含む第１のカラムのメモリセルは第１のビツ
トラインに接続され、Ｐ−チヤネルＦＥＴをそれぞれ含
む第２のカラムのメモリセルは第２のビツトラインに接
続される半導体メモリデバイスが開示されている。第１
のビツトライン及び第２のビツトラインはセンスアンプ
の補端子に接続されて折返し型ビツトライン対を形成す
る。ワードラインは第１のカラムのメモリセルのうちの
Ｎ−チヤネルＦＥＴのゲート及び第２のカラムのメモリ
セルのうちのＰ−チヤネルＦＥＴのゲートに接続され
る。ワードラインに第１の電圧を選択的に供給してこの
ワードラインに接続されたＮ−チヤネルＦＥＴを導通状
態にしかつワードラインに接続されたＰ−チヤネルＦＥ
Ｔを導通状態にするか又は、第２の電圧を供給してワー
ドラインに接続されたＰ−チヤネルＦＥＴを導通状態に
しかつワードラインに接続されたＮ−チヤネルＦＥＴを
導通状態にするか又は、第３の電圧を供給してワードラ
インに接続されたＮ−チヤネルＦＥＴ及びＰ−チヤネル
ＦＥＴを双方とも導通状態にする。
【００１１】
【発明が解決しようとする課題】本発明の目的はノイズ
がなく高密度パツケージングが実現される半導体メモリ
構造を提供することである。
がなく高密度パツケージングが実現される半導体メモリ
構造を提供することである。
【００１２】本発明の他の目的は第１のビツトライン及
びその補ビツトラインが第１の配線層内に形成され、第
２のビツトライン及びその補ビツトラインが第１の配線
層上に配設された第２の配線層内に配設される半導体メ
モリ構造を提供することである。
びその補ビツトラインが第１の配線層内に形成され、第
２のビツトライン及びその補ビツトラインが第１の配線
層上に配設された第２の配線層内に配設される半導体メ
モリ構造を提供することである。
【００１３】本発明のさらに他の目的はビツトラインが
スタツクされて水平方向にオフセツトされることにより
寄生容量を低減する半導体メモリ構造を提供することで
ある。
スタツクされて水平方向にオフセツトされることにより
寄生容量を低減する半導体メモリ構造を提供することで
ある。
【００１４】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、半導体メモリデバイスのための折
返し型ビツトライン構造において、その表面内に間隔を
置いて形成された複数のドレイン接合領域９６を有する
基板８０と、基板８０上に配設された第１の絶縁層９０
と、第１の絶縁層９０上に配設され、それぞれが第１の
絶縁層９０上における第１の方向に延びる第１の導電性
ビツトライン３２及第２の導電性ビツトライン３２´を
含む第１の複数の導電性ビツトライン対３２、３２´
と、第１の絶縁層９０及び第１の複数の導電性ビツトラ
イン対３２、３２´上に配設された第２の絶縁層９７
と、第２の絶縁層９７上に配設され、それぞれが第２の
絶縁層９７上における第１の方向に延びる第１の導電性
ビツトライン３４及び第２の導電性ビツトライン３４´
を含み、第２の絶縁層９７上の第１及び第２の導電性ビ
ツトライン３４、３４´は第１の絶縁層９０上の第１及
び第２の導電性ビツトライン３２、３２´上にラテラル
方向にオフセツトされて配設されるようになされた第２
の複数の導電性ビツトライン対３４、３４´と、第１の
絶縁層９０内に配設され、それぞれが第１の選択された
ドレイン接合領域９６から第１の絶縁層９０上の第１の
複数のビツトライン３２、３２´のうちの第１のビツト
ライン３２まで延びる第１の複数の電気的導電性コンタ
クト手段５４、５８、５９と、第１の絶縁層９０及び第
２の絶縁層９７内に配設され、それぞれが第２の選択さ
れたドレイン接合領域９６から第２の絶縁層９７上の第
２の複数のビツトライン対３４、３４´のうちの第２の
ビツトライン３４´まで延びる第２の複数の電気的導電
性コンタクト手段６４、５８，６９とを設けるようにす
る。
め本発明においては、半導体メモリデバイスのための折
返し型ビツトライン構造において、その表面内に間隔を
置いて形成された複数のドレイン接合領域９６を有する
基板８０と、基板８０上に配設された第１の絶縁層９０
と、第１の絶縁層９０上に配設され、それぞれが第１の
絶縁層９０上における第１の方向に延びる第１の導電性
ビツトライン３２及第２の導電性ビツトライン３２´を
含む第１の複数の導電性ビツトライン対３２、３２´
と、第１の絶縁層９０及び第１の複数の導電性ビツトラ
イン対３２、３２´上に配設された第２の絶縁層９７
と、第２の絶縁層９７上に配設され、それぞれが第２の
絶縁層９７上における第１の方向に延びる第１の導電性
ビツトライン３４及び第２の導電性ビツトライン３４´
を含み、第２の絶縁層９７上の第１及び第２の導電性ビ
ツトライン３４、３４´は第１の絶縁層９０上の第１及
び第２の導電性ビツトライン３２、３２´上にラテラル
方向にオフセツトされて配設されるようになされた第２
の複数の導電性ビツトライン対３４、３４´と、第１の
絶縁層９０内に配設され、それぞれが第１の選択された
ドレイン接合領域９６から第１の絶縁層９０上の第１の
複数のビツトライン３２、３２´のうちの第１のビツト
ライン３２まで延びる第１の複数の電気的導電性コンタ
クト手段５４、５８、５９と、第１の絶縁層９０及び第
２の絶縁層９７内に配設され、それぞれが第２の選択さ
れたドレイン接合領域９６から第２の絶縁層９７上の第
２の複数のビツトライン対３４、３４´のうちの第２の
ビツトライン３４´まで延びる第２の複数の電気的導電
性コンタクト手段６４、５８，６９とを設けるようにす
る。
【００１５】また本発明においては半導体メモリデバイ
スのための折返し型ビツトライン構成において、その表
面内に間隔を置いて形成された複数のドレイン領域９６
を有する基板８０と、各複数のドレイン領域９６上に配
設され各複数のドレイン領域９６とコンタクトする導電
性ビツトラインスタツド５４と、各導電性ビツトライン
スタツド５４上に配設され、それぞれが第１の垂直側面
及び第１の垂直側面の反対側にある第２の垂直側面を有
する導電性材料からなる複数の柱１０２と、複数の柱１
０２における第１の垂直側面を１つ置きに配設した絶縁
材料層１２０と、複数の柱１０２のうち第１の垂直側面
に１つ置きに絶縁材料層１２０が配設された柱１０２以
外の柱１０２における第２の垂直側面に配設された絶縁
材料層１２０と、複数の柱１０２における第１の側面及
び第２の側面の双方に配設され、第１の方向に平行に延
びる導電性側壁スペーサビツトラインレールとを設ける
ようにする。
スのための折返し型ビツトライン構成において、その表
面内に間隔を置いて形成された複数のドレイン領域９６
を有する基板８０と、各複数のドレイン領域９６上に配
設され各複数のドレイン領域９６とコンタクトする導電
性ビツトラインスタツド５４と、各導電性ビツトライン
スタツド５４上に配設され、それぞれが第１の垂直側面
及び第１の垂直側面の反対側にある第２の垂直側面を有
する導電性材料からなる複数の柱１０２と、複数の柱１
０２における第１の垂直側面を１つ置きに配設した絶縁
材料層１２０と、複数の柱１０２のうち第１の垂直側面
に１つ置きに絶縁材料層１２０が配設された柱１０２以
外の柱１０２における第２の垂直側面に配設された絶縁
材料層１２０と、複数の柱１０２における第１の側面及
び第２の側面の双方に配設され、第１の方向に平行に延
びる導電性側壁スペーサビツトラインレールとを設ける
ようにする。
【００１６】
【作用】本発明は次世代の高密度半導体メモリ設計のた
めの新しい交差指状折返し型ビツトライン（ＩＦＢＬ）
アーキテクチヤを開示する。このアーキテクチヤにおい
ては基本的なクロス−ポイント型メモリセルはロウ及び
カラムが直交するように編成されてアレイマトリクスを
形成する。このビツトラインはロウ方向に走り、ワード
ラインはカラム方向に走る。転送用トランジスタは同一
のドレイン接合部及び同一のビツトライン接触部を共有
してエリアを節約するように設計される。少なくとも２
つの実施例を提供する。オフセツト型ビツトライン構造
と呼ばれる第１の実施例において、このビツトラインは
２つの相互接続ライン層を用いて構成されることにより
この相互接続層に結合した交差指型セルを接続する。ビ
ツトライン接触部を２つの異なる相互接続層と交互にロ
ウ順に接続することによつて、真ビツトライン及び補ビ
ツトラインがメモリアレイの両側に平行に走る。側壁型
ビツトライン構造と呼ばれる他の実施例において、この
ビツトラインは導電性側壁スペーサレールを用いて構成
されることによりこの導電性側壁スペーサレールに結合
した交差指型セルを接続する。側壁型ビツトライン接触
部を、２つの側面をもつ側壁スペーサレールと交互にロ
ウ順に接続することによつて真ビツトライン及び補ビツ
トラインがメモリアレイの両側に平行に走る。
めの新しい交差指状折返し型ビツトライン（ＩＦＢＬ）
アーキテクチヤを開示する。このアーキテクチヤにおい
ては基本的なクロス−ポイント型メモリセルはロウ及び
カラムが直交するように編成されてアレイマトリクスを
形成する。このビツトラインはロウ方向に走り、ワード
ラインはカラム方向に走る。転送用トランジスタは同一
のドレイン接合部及び同一のビツトライン接触部を共有
してエリアを節約するように設計される。少なくとも２
つの実施例を提供する。オフセツト型ビツトライン構造
と呼ばれる第１の実施例において、このビツトラインは
２つの相互接続ライン層を用いて構成されることにより
この相互接続層に結合した交差指型セルを接続する。ビ
ツトライン接触部を２つの異なる相互接続層と交互にロ
ウ順に接続することによつて、真ビツトライン及び補ビ
ツトラインがメモリアレイの両側に平行に走る。側壁型
ビツトライン構造と呼ばれる他の実施例において、この
ビツトラインは導電性側壁スペーサレールを用いて構成
されることによりこの導電性側壁スペーサレールに結合
した交差指型セルを接続する。側壁型ビツトライン接触
部を、２つの側面をもつ側壁スペーサレールと交互にロ
ウ順に接続することによつて真ビツトライン及び補ビツ
トラインがメモリアレイの両側に平行に走る。
【００１７】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００１８】従来のオープン型ビツトライン（ＯＢＬ）
アーキテクチヤ１１はセンスアンプ１３と、このセンス
アンプ１３の一方の側におけるビツトライン１７及びワ
ードライン１９の交点に形成された（真）メモリセル１
５と、このセンスアンプ１３の他方の側におけるビツト
ライン１７´及びワードライン１９´の交点に形成され
た（補）メモリセル１５´とを含む。このオープン型ビ
ツトラインアーキテクチヤはメモリセルを高密度にパツ
ケージングすることができ、かつセルのマトリクスが利
用できる空間を最適化するクロス−ポイント型レイアウ
トのセル構造を設計することができる。オープン型ビツ
トラインアーキテクチヤにおいて幾つかの欠陥が確認さ
れた。センスアンプのピツチが小さいのでセンスアンプ
及びデコーダのレイアウトが困難になる。さらにビツト
ライン及びこれらの補ビツトラインが基板の異なるウエ
ル内に配設され、このことが異なるビツトラインスイン
グ及び基板のバウンスノイズの原因となる。このような
非共通モードノイズが存在することによりノイズを少し
しか回避できない。図２０に示すように折返し型ビツト
ラインアーキテクチヤ（ＦＢＬ）はメモリセルのノイズ
回避を改善するために採用された。同時にこの折返し型
ビツトラインアーキテクチヤの場合センスアンプ及びデ
コーダには一段と大きなレイアウトピツチを与える。図
２０に示すように従来の折返し型ビツトラインアーキテ
クチヤはセンスアンプ１２を含み、各センスアンプはセ
ンスアンプ１２の一方の側から延びる対応する一対のビ
ツトライン１６及びビツトライン１６´をそれぞれ有す
る。メモリセル１０はビツトライン１６及びワードライ
ン１８の交点並びにビツトライン１６及びワードライン
１８´の交点に形成される。折返し型ビツトラインアー
キテクチヤは一段と良好にノイズを除去し、センスアン
プのピツチを緩和した結果、ノイズを高度に回避したこ
とにより、センスアンプ及びデコーダを一段と容易に実
施することができる。しかしながら折返し型ビツトライ
ンアーキテクチヤがもつ欠点は、図１９に示すようなオ
ープン型ビツトラインアーキテクチヤよりもメモリセル
のパツケージング密度が一段と低くなるということであ
る。折返し型ビツトラインアーキテクチヤはクロス−ポ
イントレイアウト型セル構造を利用することができず、
この結果セルのマトリクス空間を効率的に利用できな
い。
アーキテクチヤ１１はセンスアンプ１３と、このセンス
アンプ１３の一方の側におけるビツトライン１７及びワ
ードライン１９の交点に形成された（真）メモリセル１
５と、このセンスアンプ１３の他方の側におけるビツト
ライン１７´及びワードライン１９´の交点に形成され
た（補）メモリセル１５´とを含む。このオープン型ビ
ツトラインアーキテクチヤはメモリセルを高密度にパツ
ケージングすることができ、かつセルのマトリクスが利
用できる空間を最適化するクロス−ポイント型レイアウ
トのセル構造を設計することができる。オープン型ビツ
トラインアーキテクチヤにおいて幾つかの欠陥が確認さ
れた。センスアンプのピツチが小さいのでセンスアンプ
及びデコーダのレイアウトが困難になる。さらにビツト
ライン及びこれらの補ビツトラインが基板の異なるウエ
ル内に配設され、このことが異なるビツトラインスイン
グ及び基板のバウンスノイズの原因となる。このような
非共通モードノイズが存在することによりノイズを少し
しか回避できない。図２０に示すように折返し型ビツト
ラインアーキテクチヤ（ＦＢＬ）はメモリセルのノイズ
回避を改善するために採用された。同時にこの折返し型
ビツトラインアーキテクチヤの場合センスアンプ及びデ
コーダには一段と大きなレイアウトピツチを与える。図
２０に示すように従来の折返し型ビツトラインアーキテ
クチヤはセンスアンプ１２を含み、各センスアンプはセ
ンスアンプ１２の一方の側から延びる対応する一対のビ
ツトライン１６及びビツトライン１６´をそれぞれ有す
る。メモリセル１０はビツトライン１６及びワードライ
ン１８の交点並びにビツトライン１６及びワードライン
１８´の交点に形成される。折返し型ビツトラインアー
キテクチヤは一段と良好にノイズを除去し、センスアン
プのピツチを緩和した結果、ノイズを高度に回避したこ
とにより、センスアンプ及びデコーダを一段と容易に実
施することができる。しかしながら折返し型ビツトライ
ンアーキテクチヤがもつ欠点は、図１９に示すようなオ
ープン型ビツトラインアーキテクチヤよりもメモリセル
のパツケージング密度が一段と低くなるということであ
る。折返し型ビツトラインアーキテクチヤはクロス−ポ
イントレイアウト型セル構造を利用することができず、
この結果セルのマトリクス空間を効率的に利用できな
い。
【００１９】当該明細書においては次世代の高密度半導
体メモリ設計のための新しい交差指状折返し型ビツトラ
イン（ＩＦＢＬ）アーキテクチヤを開示する。この構造
は上述した図１９に示すような従来の高密度オープン型
ビツトラインセルのレイアウト設計又は図２０に示すよ
うな折返し型ビツトラインセルのレイアウト設計より優
れている。これはパツケージングの密度が超高密度であ
り、かつノイズを回避する利点を有するからである。ま
たこのアーキテクチヤは検出及びデコーデイングの際に
おけるオープン型ビツトライン構造の欠点を克服する。
体メモリ設計のための新しい交差指状折返し型ビツトラ
イン（ＩＦＢＬ）アーキテクチヤを開示する。この構造
は上述した図１９に示すような従来の高密度オープン型
ビツトラインセルのレイアウト設計又は図２０に示すよ
うな折返し型ビツトラインセルのレイアウト設計より優
れている。これはパツケージングの密度が超高密度であ
り、かつノイズを回避する利点を有するからである。ま
たこのアーキテクチヤは検出及びデコーデイングの際に
おけるオープン型ビツトライン構造の欠点を克服する。
【００２０】クロス−ポイント型メモリセル設計の場合
の新しいＩＦＢＬと共にその概略的なレイアウトを図１
に示す。この基本的なクロス−ポイント型セルはロウ及
びカラムが直交するように編成されてアレイマトリクス
を形成する。ビツトライン３２はロウ方向に走り、ワー
ドライン４２はカラム方向に走る。また２つの転送用ト
ランジスタが同一のドレイン接合部及び同一のビツトラ
イン接触部を共有してエリアを節約するように設計され
る。このビツトラインは２つの相互接続ライン層を用い
て構成されることにより、この相互接続ラインに結合し
た交差指型セルと接続する。ビツトライン接触部５６及
び６６を２つの異なる相互接続層２０及び３０と交互に
ロウ順に接続することによつて真ビツトライン３２及び
補ビツトライン３２´がこのメモリアレイの両側に平行
に走る。かくしてセンスアンプ２２はメモリアレイの両
側に配設されるように容易に設計される。カラムデコー
ダ２７はセンスアンプ２２に近接して配設されて真ビツ
トライン信号及び補ビツトライン信号を受けるように設
計される。例えば図１のようにＢＬ1 ３２及びＩＢＬ1
３２´（それぞれ真ビツトライン信号及び補ビツトライ
ン信号）はセンスアンプＳＡ1 ２２に接続された第１の
相互接続ライン層２０に接続される。ＢＬ2３４及びＩ
ＢＬ2 ３４´（それぞれ真ビツトライン信号及び補ビツ
トライン信号）はセンスアンプＳＡ2 ２４に接続された
第２の相互接続ライン層３０に接続される。ＳＡ1 ２２
及びＳＡ2 ２４においてＢＬ1 ３２及びＢＬ2 ３４対は
折返し型ビツトライン構造を有する。この新しいビツト
ラインセルレイアウト４４は従来のオープン型ビツトラ
イン構造がもつセンスアンプのピツチ及びカラムデコー
ダ設計の問題を解決する。さらにＢＬ及びＩＢＬは双方
ともセンスアンプの同一の入力側に配設される。これに
よりビツトラインスイングのノイズ問題は削減される。
の新しいＩＦＢＬと共にその概略的なレイアウトを図１
に示す。この基本的なクロス−ポイント型セルはロウ及
びカラムが直交するように編成されてアレイマトリクス
を形成する。ビツトライン３２はロウ方向に走り、ワー
ドライン４２はカラム方向に走る。また２つの転送用ト
ランジスタが同一のドレイン接合部及び同一のビツトラ
イン接触部を共有してエリアを節約するように設計され
る。このビツトラインは２つの相互接続ライン層を用い
て構成されることにより、この相互接続ラインに結合し
た交差指型セルと接続する。ビツトライン接触部５６及
び６６を２つの異なる相互接続層２０及び３０と交互に
ロウ順に接続することによつて真ビツトライン３２及び
補ビツトライン３２´がこのメモリアレイの両側に平行
に走る。かくしてセンスアンプ２２はメモリアレイの両
側に配設されるように容易に設計される。カラムデコー
ダ２７はセンスアンプ２２に近接して配設されて真ビツ
トライン信号及び補ビツトライン信号を受けるように設
計される。例えば図１のようにＢＬ1 ３２及びＩＢＬ1
３２´（それぞれ真ビツトライン信号及び補ビツトライ
ン信号）はセンスアンプＳＡ1 ２２に接続された第１の
相互接続ライン層２０に接続される。ＢＬ2３４及びＩ
ＢＬ2 ３４´（それぞれ真ビツトライン信号及び補ビツ
トライン信号）はセンスアンプＳＡ2 ２４に接続された
第２の相互接続ライン層３０に接続される。ＳＡ1 ２２
及びＳＡ2 ２４においてＢＬ1 ３２及びＢＬ2 ３４対は
折返し型ビツトライン構造を有する。この新しいビツト
ラインセルレイアウト４４は従来のオープン型ビツトラ
イン構造がもつセンスアンプのピツチ及びカラムデコー
ダ設計の問題を解決する。さらにＢＬ及びＩＢＬは双方
ともセンスアンプの同一の入力側に配設される。これに
よりビツトラインスイングのノイズ問題は削減される。
【００２１】図１はさらに２つの実際の設計例に分けら
れる。第１の例は図２に示すようにオフセツト型ビツト
ラインコンタクト手法を用いてＩＦＢＬアレイを実施す
る。このレイアウト設計はビツトライン方向において十
分に考慮された。この基本的なセルは図２に示すように
奇数のロウ及び偶数のロウにおいてオフセツトしたビツ
トライン接触部が交互に拡張された位置にあるアレイ内
に配列される。第１のセツトの真ビツトライン３２及び
補ビツトライン３２´は第１の相互接続層２０内にメモ
リアレイの両側に平行に形成される。第２のセツトの真
ビツトライン３４及び補ビツトライン３４´は浅いトレ
ンチアイソレーシヨン（ＳＴＩ）９４のアイソレーシヨ
ン位置の真上に平行状態で第２の相互接続層３０と接続
し、かつオフセツトしたビツトライン接触部６７に接続
されている。オフセツトした２つのビツトライン対間の
結合容量はかなり低減され得る。注意すべきは各センス
アンプ２２又は２４は図２に示すように２つのビツトラ
インの代わりに４つのビツトラインによつて接続されて
いるということでるあ。またデカツプリングデバイス４
９がセンスアンプ及びビツトラインセクシヨン間に付加
されることにより検出タイミングを制御する。この設計
はセンスアンプのピツチ及びデコーダ設計の問題をさら
に改善するという利点を有する。このオフセツト型ビツ
トラインコンタクト構造とそのプロセスの流れを図３及
び図４から図８に示す。
れる。第１の例は図２に示すようにオフセツト型ビツト
ラインコンタクト手法を用いてＩＦＢＬアレイを実施す
る。このレイアウト設計はビツトライン方向において十
分に考慮された。この基本的なセルは図２に示すように
奇数のロウ及び偶数のロウにおいてオフセツトしたビツ
トライン接触部が交互に拡張された位置にあるアレイ内
に配列される。第１のセツトの真ビツトライン３２及び
補ビツトライン３２´は第１の相互接続層２０内にメモ
リアレイの両側に平行に形成される。第２のセツトの真
ビツトライン３４及び補ビツトライン３４´は浅いトレ
ンチアイソレーシヨン（ＳＴＩ）９４のアイソレーシヨ
ン位置の真上に平行状態で第２の相互接続層３０と接続
し、かつオフセツトしたビツトライン接触部６７に接続
されている。オフセツトした２つのビツトライン対間の
結合容量はかなり低減され得る。注意すべきは各センス
アンプ２２又は２４は図２に示すように２つのビツトラ
インの代わりに４つのビツトラインによつて接続されて
いるということでるあ。またデカツプリングデバイス４
９がセンスアンプ及びビツトラインセクシヨン間に付加
されることにより検出タイミングを制御する。この設計
はセンスアンプのピツチ及びデコーダ設計の問題をさら
に改善するという利点を有する。このオフセツト型ビツ
トラインコンタクト構造とそのプロセスの流れを図３及
び図４から図８に示す。
【００２２】図３及び図４はそれぞれ図２のサブアレイ
の一部の上面図及び断面図である。メモリセル４４はワ
ードライン４２及びビツトラインの各交点に配置され
る。２つのメモリセルは同一のドレイン接合部９６及び
同一のビツトライン接触部５７又は同一のオフセツトし
たビツトライン接触部６７を共有するように設計され
る。図４においてビツトラインは基板８０内にあるドレ
イン接合部９６のシリコン表面９２におけるシリサイド
８８を介してポリシリコンビツトラインスタツド５４及
び６４とコンタクトする。ドレイン接合部９６のいずれ
かの側面に隣接するのは浅いトレンチアイソレーシヨン
（ＳＴＩ）エリア９４である。ＢＬ1 対３２及び３２´
は第１の金属層２０内に形成され、コンタクト５７によ
つて各メモリセルに接続される。ＢＬ2 対３４及び３４
´は第２の金属層３０内に形成され、オフセツトしたビ
ツトライン接触部６７によつて各メモリセルに接続され
る。
の一部の上面図及び断面図である。メモリセル４４はワ
ードライン４２及びビツトラインの各交点に配置され
る。２つのメモリセルは同一のドレイン接合部９６及び
同一のビツトライン接触部５７又は同一のオフセツトし
たビツトライン接触部６７を共有するように設計され
る。図４においてビツトラインは基板８０内にあるドレ
イン接合部９６のシリコン表面９２におけるシリサイド
８８を介してポリシリコンビツトラインスタツド５４及
び６４とコンタクトする。ドレイン接合部９６のいずれ
かの側面に隣接するのは浅いトレンチアイソレーシヨン
（ＳＴＩ）エリア９４である。ＢＬ1 対３２及び３２´
は第１の金属層２０内に形成され、コンタクト５７によ
つて各メモリセルに接続される。ＢＬ2 対３４及び３４
´は第２の金属層３０内に形成され、オフセツトしたビ
ツトライン接触部６７によつて各メモリセルに接続され
る。
【００２３】図５〜図８には図３及び図４に示すような
ＩＦＢＬアレイを実施するためのオフセツト型ビツトラ
インコンタクト構造を得るために用いられる製造方法で
ある。
ＩＦＢＬアレイを実施するためのオフセツト型ビツトラ
インコンタクト構造を得るために用いられる製造方法で
ある。
【００２４】図５は周知のＤＲＡＭ技術を用いて構造内
に転送用トランジスタ及び記憶キヤパシタが配設された
構造の断面図である。次にポリシリコンビツトラインス
タツド５４及び６４がシリコン表面９２におけるシリサ
イド８８を介して基板８０内にあるドレイン接合部９６
にコンタクトする。ドレイン接合部９６のいずれかの側
面に隣接するのは浅いトレンチアイソレーシヨン（ＳＴ
Ｉ）エリア９４である。
に転送用トランジスタ及び記憶キヤパシタが配設された
構造の断面図である。次にポリシリコンビツトラインス
タツド５４及び６４がシリコン表面９２におけるシリサ
イド８８を介して基板８０内にあるドレイン接合部９６
にコンタクトする。ドレイン接合部９６のいずれかの側
面に隣接するのは浅いトレンチアイソレーシヨン（ＳＴ
Ｉ）エリア９４である。
【００２５】次に図６に示すように第１のコンタクトタ
ングステン（Ｗ）バイア５８及びオフセツトしたタング
ステン（Ｗ）バイア６８が形成されて平面化される。図
７において絶縁ＰＳＧ（リン・ケイ酸ガラス）材料９０
が堆積されて平面化される。その後ビツトライン接続バ
イアホール５９が形成される。次に第１の金属層２０が
（Ｗ又はＡｌを用いて）堆積される。第１のビツトライ
ン対３２及び３２´がパターン化されて形成される。
ングステン（Ｗ）バイア５８及びオフセツトしたタング
ステン（Ｗ）バイア６８が形成されて平面化される。図
７において絶縁ＰＳＧ（リン・ケイ酸ガラス）材料９０
が堆積されて平面化される。その後ビツトライン接続バ
イアホール５９が形成される。次に第１の金属層２０が
（Ｗ又はＡｌを用いて）堆積される。第１のビツトライ
ン対３２及び３２´がパターン化されて形成される。
【００２６】次に厚い酸化物９７がビツトライン領域の
表面上に堆積され、続いてポリシリコンコンタクトバイ
ア６９が形成される。図４において第２の金属層３０が
（Ｗ又はＡｌを用いて）基板の上部表面上に堆積され
る。次に第２のビツトライン対３４及び３４´がパター
ン化されて形成される。
表面上に堆積され、続いてポリシリコンコンタクトバイ
ア６９が形成される。図４において第２の金属層３０が
（Ｗ又はＡｌを用いて）基板の上部表面上に堆積され
る。次に第２のビツトライン対３４及び３４´がパター
ン化されて形成される。
【００２７】第２の例は側壁型ビツトライン接触部及び
スペーサビツトラインレールを接続ラインとして用いて
ＩＦＢＬアレイを実施する一段と積極的な手法である。
このレイアウトの例を図９に示す。図９に示すようにこ
の基本的なセルは側壁型ビツトライン接触部を用いて奇
数のロウ及び偶数のロウ内に交互にアレイ内に配列され
る。真ビツトライン１００及び補ビツトライン１００´
の第１のセツトは左側側壁相互接続スペーサレールの左
側側壁接触部１０７にメモリアレイの両側に対して平行
方向に接続される。真ビツトライン１１０及び補ビツト
ライン１１０´の第２のセツトは右側側壁相互接続スペ
ーサレールの右側側壁接触部１１７に接続される。ワー
ドライン４２はカラム方向に走る。メモリセル４４はワ
ードライン及びビツトラインの各交点に配置される。図
１０及び図１１はそれぞれ側壁型ビツトラインコンタク
ト構造の上面図及び断面図であり、そのプロセスの流れ
を図１２から図１６に示す。図１に示すようなオフセツ
ト型ビツトラインの実施例の構造のように、図９の側壁
型ビツトラインの実施例における真ビツトライン及び補
ビツトラインは同様のセンスアンプ２２に接続されてい
る。
スペーサビツトラインレールを接続ラインとして用いて
ＩＦＢＬアレイを実施する一段と積極的な手法である。
このレイアウトの例を図９に示す。図９に示すようにこ
の基本的なセルは側壁型ビツトライン接触部を用いて奇
数のロウ及び偶数のロウ内に交互にアレイ内に配列され
る。真ビツトライン１００及び補ビツトライン１００´
の第１のセツトは左側側壁相互接続スペーサレールの左
側側壁接触部１０７にメモリアレイの両側に対して平行
方向に接続される。真ビツトライン１１０及び補ビツト
ライン１１０´の第２のセツトは右側側壁相互接続スペ
ーサレールの右側側壁接触部１１７に接続される。ワー
ドライン４２はカラム方向に走る。メモリセル４４はワ
ードライン及びビツトラインの各交点に配置される。図
１０及び図１１はそれぞれ側壁型ビツトラインコンタク
ト構造の上面図及び断面図であり、そのプロセスの流れ
を図１２から図１６に示す。図１に示すようなオフセツ
ト型ビツトラインの実施例の構造のように、図９の側壁
型ビツトラインの実施例における真ビツトライン及び補
ビツトラインは同様のセンスアンプ２２に接続されてい
る。
【００２８】図１０及び図１１において２つのメモリセ
ルは同一のドレイン接合部及び同一のビツトラインコン
タクトスタツドを共有するように設計される。左側側壁
接触部１０７及び右側側壁接触部１１７は接触阻止部１
１９及びオーム接触部１２０という異なる接触部をもつ
ビツトラインコンタクトスタツド５４上に形成された同
一のポリシリコン柱１０２上に形成される。この左側側
壁スペーサレール１００及び右側側壁スペーサレール１
１０は同一の導通材料により形成される。
ルは同一のドレイン接合部及び同一のビツトラインコン
タクトスタツドを共有するように設計される。左側側壁
接触部１０７及び右側側壁接触部１１７は接触阻止部１
１９及びオーム接触部１２０という異なる接触部をもつ
ビツトラインコンタクトスタツド５４上に形成された同
一のポリシリコン柱１０２上に形成される。この左側側
壁スペーサレール１００及び右側側壁スペーサレール１
１０は同一の導通材料により形成される。
【００２９】図１２〜図１６には図１０及び図１１に示
すようなＩＦＢＬアレイを実施するための側壁型ビツト
ラインコンタクト構造を得るために用いられる製造方法
である。
すようなＩＦＢＬアレイを実施するための側壁型ビツト
ラインコンタクト構造を得るために用いられる製造方法
である。
【００３０】図１２は周知のＤＲＡＭ技術を用いて構造
内に転送用トランジスタ及び記憶キヤパシタが配設され
た構造の断面図である。次にポリシリコンビツトライン
スタツド５４が形成されてシリコン表面９２におけるシ
リサイド８８を介して基板８０内にあるドレイン接合部
９６にコンタクトする。ドレイン接合部９６のいずれか
の側面に隣接するのは浅いトレンチアイソレーシヨン
（ＳＴＩ）エリア９４である。
内に転送用トランジスタ及び記憶キヤパシタが配設され
た構造の断面図である。次にポリシリコンビツトライン
スタツド５４が形成されてシリコン表面９２におけるシ
リサイド８８を介して基板８０内にあるドレイン接合部
９６にコンタクトする。ドレイン接合部９６のいずれか
の側面に隣接するのは浅いトレンチアイソレーシヨン
（ＳＴＩ）エリア９４である。
【００３１】次に図１３に示すように絶縁材料９０が堆
積されて平面化される。その後ポリシリコンからなる柱
状のコンタクトスタツドホール１２２が開口される。次
にポリシリコン層が堆積される。このポリシリコン柱１
０２は図１４に示すように形成される。
積されて平面化される。その後ポリシリコンからなる柱
状のコンタクトスタツドホール１２２が開口される。次
にポリシリコン層が堆積される。このポリシリコン柱１
０２は図１４に示すように形成される。
【００３２】次に図１５に示すようにチツ化ケイ素のよ
うな絶縁材料層１２０がポリシリコン柱１０２上に堆積
される。次にポリシリコン柱１０２の一方の側面にある
絶縁材料層が除去される。図１１において垂直方向に等
角な導電層が（Ｗ又はポリシリコンのいずれかを用い
て）拡張ビツトラインコンタクトスタツドの側壁上に堆
積される。次にスペーサレールビツトライン対１００及
び１１０がパターン化されて形成される。
うな絶縁材料層１２０がポリシリコン柱１０２上に堆積
される。次にポリシリコン柱１０２の一方の側面にある
絶縁材料層が除去される。図１１において垂直方向に等
角な導電層が（Ｗ又はポリシリコンのいずれかを用い
て）拡張ビツトラインコンタクトスタツドの側壁上に堆
積される。次にスペーサレールビツトライン対１００及
び１１０がパターン化されて形成される。
【００３３】この新しいオフセツト型ビツトラインコン
タクト構造及び側壁型ビツトラインコンタクト構造は多
数のメモリセル構造に適用することができる。適用例の
１つとして図１７及び図１８に示すようなオープン型ビ
ツトラインＭＴＴセル（メサ型トランジスタトレンチキ
ヤパシタメモリセル）がこの概念の一例として示され
る。図１７にはＭＴＴセルの概略的な断面図を示す。転
送用トランジスタのソース９４はポリＳｉからなるスト
ラツプ７７によりトレンチキヤパシタ１３０に接続され
る。また２つの転送用トランジスタは同一のドレイン接
合部９６及び同一のビツトライン接触部５７又はオフセ
ツトしたビツトライン接触部６７を共有するように設計
される。ワードラインはポリサイド転送用ゲート１５０
に接続される。これらの新しいビツトラインコンタクト
構造は図１７に示すようなオフセツト型ビツトラインコ
ンタクト手法又は図１８に示すような側壁型ビツトライ
ンコンタクト手法のいずれかを用いることによつて実施
される。第１の場合、ビツトラインは相互接続ライン層
２０を用いて（アルミニウム又はタングステン）構成さ
れることにより、この相互接続ライン層に結合した交差
指型セルに接続することができる。第２のビツトライン
層３０（アルミニウム又はタングステン）はオフセツト
したビツトラインコンタクトに結合した交差指型セルの
他の部分に接続するように付加される。同様に第２の場
合ＩＦＢＬアレイ設計の他の手法を達成するためにビツ
トラインは、垂直方向に等角の導体側壁スペーサレール
１００及び１１０を堆積することによつて形成される。
ビツトライン接触部１０７又は１１７を２つの異なる側
壁スペーサレール１００及び１１０と交互にロウ順に接
続することによつて、真ビツトライン及び補ビツトライ
ンがメモリアレイの両側に平行に走る。ＩＦＢＬアレイ
設計は同様に他のトレンチ型セル又はスタツク型セルに
も適用できる。
タクト構造及び側壁型ビツトラインコンタクト構造は多
数のメモリセル構造に適用することができる。適用例の
１つとして図１７及び図１８に示すようなオープン型ビ
ツトラインＭＴＴセル（メサ型トランジスタトレンチキ
ヤパシタメモリセル）がこの概念の一例として示され
る。図１７にはＭＴＴセルの概略的な断面図を示す。転
送用トランジスタのソース９４はポリＳｉからなるスト
ラツプ７７によりトレンチキヤパシタ１３０に接続され
る。また２つの転送用トランジスタは同一のドレイン接
合部９６及び同一のビツトライン接触部５７又はオフセ
ツトしたビツトライン接触部６７を共有するように設計
される。ワードラインはポリサイド転送用ゲート１５０
に接続される。これらの新しいビツトラインコンタクト
構造は図１７に示すようなオフセツト型ビツトラインコ
ンタクト手法又は図１８に示すような側壁型ビツトライ
ンコンタクト手法のいずれかを用いることによつて実施
される。第１の場合、ビツトラインは相互接続ライン層
２０を用いて（アルミニウム又はタングステン）構成さ
れることにより、この相互接続ライン層に結合した交差
指型セルに接続することができる。第２のビツトライン
層３０（アルミニウム又はタングステン）はオフセツト
したビツトラインコンタクトに結合した交差指型セルの
他の部分に接続するように付加される。同様に第２の場
合ＩＦＢＬアレイ設計の他の手法を達成するためにビツ
トラインは、垂直方向に等角の導体側壁スペーサレール
１００及び１１０を堆積することによつて形成される。
ビツトライン接触部１０７又は１１７を２つの異なる側
壁スペーサレール１００及び１１０と交互にロウ順に接
続することによつて、真ビツトライン及び補ビツトライ
ンがメモリアレイの両側に平行に走る。ＩＦＢＬアレイ
設計は同様に他のトレンチ型セル又はスタツク型セルに
も適用できる。
【００３４】上述のことは半導体メモリデバイスのため
の新しい独自の折返し型ビツトライン構成及び製造プロ
セスである。この新しい折返し型ビツトライン構成は交
差指折返し型ビツトラインと呼ばれ、オフセツト型ビツ
トラインコンタクト構造と側壁型ビツトラインコンタク
ト構造の例を図示して説明した。
の新しい独自の折返し型ビツトライン構成及び製造プロ
セスである。この新しい折返し型ビツトライン構成は交
差指折返し型ビツトラインと呼ばれ、オフセツト型ビツ
トラインコンタクト構造と側壁型ビツトラインコンタク
ト構造の例を図示して説明した。
【００３５】
【発明の効果】上述のように本発明によれば、第１の絶
縁層内に第１のセツトのビツトライン対（真ビツトライ
ン及び補ビツトライン）を形成し、当該第１の絶縁層上
に第２の絶縁層を堆積して第２のセツトのビツトライン
対を第１のセツトのビツトライン対に対してラテラル方
向にオフセツトさせて形成し、この２つのビツトライン
対をそれぞれ相互接続層から構成するようにすることに
より、寄生容量が低減した、ノイズのない高密度のパツ
ケージを実現できる半導体メモリ構造を簡易かつ確実に
提供することができる。
縁層内に第１のセツトのビツトライン対（真ビツトライ
ン及び補ビツトライン）を形成し、当該第１の絶縁層上
に第２の絶縁層を堆積して第２のセツトのビツトライン
対を第１のセツトのビツトライン対に対してラテラル方
向にオフセツトさせて形成し、この２つのビツトライン
対をそれぞれ相互接続層から構成するようにすることに
より、寄生容量が低減した、ノイズのない高密度のパツ
ケージを実現できる半導体メモリ構造を簡易かつ確実に
提供することができる。
【図１】図１は本発明の原理による交差指折返し型ビツ
トライン構造の実施例を示す略線図である。
トライン構造の実施例を示す略線図である。
【図２】図２は図１の構造において用いることができる
オフセツト型ビツトラインコンタクト構造を示す略線図
である。
オフセツト型ビツトラインコンタクト構造を示す略線図
である。
【図３】図３は本発明の原理によるオフセツト型ビツト
ラインコンタクト構造を一段と詳細に示す上面図であ
る。
ラインコンタクト構造を一段と詳細に示す上面図であ
る。
【図４】図４は本発明のオフセツト型ビツトラインコン
タクト構造の断面図を示す。
タクト構造の断面図を示す。
【図５】図５は本発明のオフセツト型ビツトラインコン
タクト構造の製造プロセスのうちの１ステツプを示す断
面図である。
タクト構造の製造プロセスのうちの１ステツプを示す断
面図である。
【図６】図６は本発明のオフセツト型ビツトラインコン
タクト構造の製造プロセスのうちの１ステツプを示す断
面図である。
タクト構造の製造プロセスのうちの１ステツプを示す断
面図である。
【図７】図７は本発明のオフセツト型ビツトラインコン
タクト構造の製造プロセスのうちの１ステツプを示す断
面図である。
タクト構造の製造プロセスのうちの１ステツプを示す断
面図である。
【図８】図８は本発明のオフセツト型ビツトラインコン
タクト構造の製造プロセスのうちの１ステツプを示す断
面図である。
タクト構造の製造プロセスのうちの１ステツプを示す断
面図である。
【図９】図９は側壁型ビツトライン接触部及びスペーサ
ビツトラインレールのレイアウトを示す略線図である。
ビツトラインレールのレイアウトを示す略線図である。
【図１０】図１０は側壁型ビツトラインコンタクト構造
の概略を示す上面図である。
の概略を示す上面図である。
【図１１】図１１は図１０の側壁型ビツトラインコンタ
クト構造の断面図を示す。
クト構造の断面図を示す。
【図１２】図１２は図１０の側壁型ビツトラインコンタ
クト構造の製造プロセスのうちの１ステツプを示す断面
図である。
クト構造の製造プロセスのうちの１ステツプを示す断面
図である。
【図１３】図１３は図１０の側壁型ビツトラインコンタ
クト構造の製造プロセスのうちの１ステツプを示す断面
図である。
クト構造の製造プロセスのうちの１ステツプを示す断面
図である。
【図１４】図１４は図１０の側壁型ビツトラインコンタ
クト構造の製造プロセスのうちの１ステツプを示す断面
図である。
クト構造の製造プロセスのうちの１ステツプを示す断面
図である。
【図１５】図１５は図１０の側壁型ビツトラインコンタ
クト構造の製造プロセスのうちの１ステツプを示す断面
図である。
クト構造の製造プロセスのうちの１ステツプを示す断面
図である。
【図１６】図１６は図１０の側壁型ビツトラインコンタ
クト構造の製造プロセスのうちの１ステツプを示す断面
図である。
クト構造の製造プロセスのうちの１ステツプを示す断面
図である。
【図１７】図１７は本発明のオフセツト型ビツトライン
コンタクト構造のアーキテクチヤを組み入れるメサ型ト
ランジスタトレンチキヤパシタセル（ＭＴＴセル）の概
略を示す断面図である。
コンタクト構造のアーキテクチヤを組み入れるメサ型ト
ランジスタトレンチキヤパシタセル（ＭＴＴセル）の概
略を示す断面図である。
【図１８】図１８は本発明の側壁型ビツトラインコンタ
クト構造を組み入れるＭＴＴセルの概略を示す断面図で
ある。
クト構造を組み入れるＭＴＴセルの概略を示す断面図で
ある。
【図１９】図１９は従来の技術による折返し型ビツトラ
インセルのレイアウトを示す略線図である。
インセルのレイアウトを示す略線図である。
【図２０】図２０は従来の技術によるオープン型ビツト
ラインセルのレイアウトを示す略線図である。
ラインセルのレイアウトを示す略線図である。
１０、１５、１５´、４４……メモリセル、１１……オ
ープン型ビツトラインのアーキテクチヤ、１２、１３、
２２、２４……センスアンプ、１６、１７、３２、３
４、１００、１１０……真ビツトライン、１６´、１７
´、３２´、３４´、１００´、１１０´……ビツトラ
イン、１８、１８´、１９、１９´、４２……ワードラ
イン、２０、３０……相互接続層、２７……カラムデコ
ーダ、４９……デカツプリングデバイス、５４、６４…
…ポリシリコンビツトラインスタツド、５６、５７、６
６……ビツトライン接触部、５８……コンタクトタング
ステンバイア、５９……ビツトライン接続バイアホー
ル、６７……ビツトライン接触部、６８……タングステ
ンバイア、６９……ポリシリコンコンタクトバイア、７
７……ストラツプ、８０……基板、８８……シリサイ
ド、９０……絶縁ＰＳＧ材料、９２……シリコン表面、
９４……浅いトレンチアイソレーシヨン（ＳＴＩ）エリ
ア、９６……ドレイン接合部、９７……酸化物、１００
……左側側壁スペーサレール、１０２……ポリシリコン
柱、１０７……左側側壁接触部、１１０……右側側壁ス
ペーサレール、１１７……左側側壁接触部、１１９……
接触阻止部、１２０……絶縁材料層、１２２……コンタ
クトスタツドホール、１３０……トレンチキヤパシタ、
１５０……ポリシリサイド転送用ゲート。
ープン型ビツトラインのアーキテクチヤ、１２、１３、
２２、２４……センスアンプ、１６、１７、３２、３
４、１００、１１０……真ビツトライン、１６´、１７
´、３２´、３４´、１００´、１１０´……ビツトラ
イン、１８、１８´、１９、１９´、４２……ワードラ
イン、２０、３０……相互接続層、２７……カラムデコ
ーダ、４９……デカツプリングデバイス、５４、６４…
…ポリシリコンビツトラインスタツド、５６、５７、６
６……ビツトライン接触部、５８……コンタクトタング
ステンバイア、５９……ビツトライン接続バイアホー
ル、６７……ビツトライン接触部、６８……タングステ
ンバイア、６９……ポリシリコンコンタクトバイア、７
７……ストラツプ、８０……基板、８８……シリサイ
ド、９０……絶縁ＰＳＧ材料、９２……シリコン表面、
９４……浅いトレンチアイソレーシヨン（ＳＴＩ）エリ
ア、９６……ドレイン接合部、９７……酸化物、１００
……左側側壁スペーサレール、１０２……ポリシリコン
柱、１０７……左側側壁接触部、１１０……右側側壁ス
ペーサレール、１１７……左側側壁接触部、１１９……
接触阻止部、１２０……絶縁材料層、１２２……コンタ
クトスタツドホール、１３０……トレンチキヤパシタ、
１５０……ポリシリサイド転送用ゲート。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウエイ・ワング アメリカ合衆国、ニユーヨーク州10504、 アーモンク、ロング・ポンド・ロード ３ 番地
Claims (7)
- 【請求項１】半導体メモリデバイスのための折返し型ビ
ツトライン構造において、 その表面内に間隔を置いて形成された複数のドレイン接
合領域を有する基板と、 上記基板上に配設された第１の絶縁層と、 上記第１の絶縁層上に配設され、それぞれが上記第１の
絶縁層上における第１の方向に延びる第１の導電性ビツ
トライン及び第２の導電性ビツトラインを含む第１の複
数の導電性ビツトライン対と、 上記第１の絶縁層及び上記第１の複数の導電性ビツトラ
イン対上に配設された第２の絶縁層と、 上記第２の絶縁層上に配設され、それぞれが上記第２の
絶縁層上における上記第１の方向に延びる第１の導電性
ビツトライン及び第２の導電性ビツトラインを含み、上
記第２の絶縁層上の上記第１及び第２の導電性ビツトラ
インは上記第１の絶縁層上の上記第１及び第２の導電性
ビツトライン上にラテラル方向にオフセツトされて配設
されるようになされた第２の複数の導電性ビツトライン
対と、 上記第１の絶縁層内に配設され、それぞれが第１の選択
されたドレイン接合領域から上記第１の絶縁層上の上記
第１の複数のビツトライン対のうちの第１のビツトライ
ンまで延びる第１の複数の電気的導電性コンタクト手段
と、 上記第１の絶縁層及び第２の絶縁層内に配設され、それ
ぞれが第２の選択されたドレイン接合領域から上記第２
の絶縁層上の上記第２の複数のビツトライン対のうちの
第２のビツトラインまで延びる第２の複数の電気的導電
性コンタクト手段とを具えることを特徴とする折返し型
ビツトライン構造。 - 【請求項２】さらに上記第１の絶縁層上に配設された分
離ビツトライン対に接続された入力端を有する第１の複
数のセンスアンプと、 上記第２の絶縁層上に配設された分離ビツトライン対に
接続された入力端を有する第２の複数のセンスアンプと
を含むことを特徴とする請求項１に記載の折返し型ビツ
トライン構造。 - 【請求項３】上記各第１の複数の導電性コンタクト手段
は第１の選択されたドレイン接合領域とコンタクトする
上記基板上に配設された第１のビツトラインスタツド
と、上記第１のドレイン接合部の真上に配設され上記第
１のドレイン接合部とコンタクトする第１の金属コンタ
ク素子と、上記第１の金属コンタクト素子及び上記第１
の絶縁層上の上記第１の複数の導電性ビツトライン対の
うちの第１のビツトライン間に直接配設された第１のビ
ツトライン接続素子とを含むことを特徴とする請求項１
に記載の折返し型ビツトライン構造。 - 【請求項４】半導体メモリデバイスのための折返し型ビ
ツトライン構成において、 その表面内に間隔を置いて形成された複数のドレイン領
域を有する基板と、 上記各複数のドレイン領域上に配設され上記各複数のド
レイン領域とコンタクトする導電性ビツトラインスタツ
ドと、 上記各導電性ビツトラインスタツド上に配設され、それ
ぞれが第１の垂直側面及び上記第１の垂直側面の反対側
にある第２の垂直側面を有する導電性材料からなる複数
の柱と、 上記複数の柱における上記第１の垂直側面を１つ置きに
配設する絶縁材料層と、 上記複数の柱のうち上記第１の垂直側面に１つ置きに絶
縁材料が配設された柱以外の柱における上記第２の垂直
側面に配設された絶縁材料層と、 上記複数の柱における上記第１の側面及び第２の側面の
双方に配設され、第１の方向に平行に延びる導電性側壁
スペーサビツトラインレールとを具えることを特徴とす
る折返し型ビツトライン構造。 - 【請求項５】さらに上記柱における上記第１の側面に配
設された一対の分離側壁スペーサビツトラインに接続さ
れた入力端を有する第１の複数のセンスアンプと、 上記柱における上記第２の側面に配設された一対の分離
側壁スペーサビツトラインに接続された入力端を有する
第２の複数のセンスアンプとを含むことを特徴とする請
求項４に記載の折返し型ビツトライン構造。 - 【請求項６】半導体メモリデバイスのための折返し型ビ
ツトライン構造を製造する方法において、 その中に間隔を置いて形成された複数のドレイン接合領
域を含む基板を準備するステツプと、 上記複数のドレイン接合領域の分離領域上に交互に接続
された複数の第１及び第２の導電性コンタクト手段を形
成するステツプと、 絶縁材料からなる第１の層により上記コンタクト手段を
平面化するステツプと、 上記第１の絶縁材料層上に第１のビツトライン及び第２
のビツトラインをそれぞれ含む第１の複数の導電性ビツ
トライン対を形成し、上記第１の複数の導電性ビツトラ
イン対のうちの上記第１のビツトラインは上記第１の導
電性コンタクト手段上に形成されかつ上記第１の導電性
コンタクト手段のうちの分離手段とコンタクトするよう
にするステツプと、 上記第１の複数のビツトライン対及び上記第１の絶縁層
上に絶縁材料からなる第２の層を形成するステツプと、 上記第１の絶縁層内の上記第２の導電性コンタクト手段
のうちの分離コンタクト手段にそれぞれ接続された複数
の第３の導電性コンタクト手段を上記第２の絶縁層内に
形成するステツプと、 第１のビツトライン及び第２のビツトラインを含む第２
の複数の導電性ビツトライン対を上記第２の絶縁材料層
上に形成し、上記第２の複数のビツトライン対のうちの
上記第２のビツトラインは上記第３の導電性コンタクト
手段のうちの分離手段上に形成されて上記第３の導電性
コンタクト手段とコンタクトするようにするステツプと
を具えることを特徴とする折返し型ビツトライン構造製
造方法。 - 【請求項７】半導体メモリデバイスのための折返し型ビ
ツトライン構造を製造する方法において、 その中に間隔を置いて形成された複数のドレイン接合領
域を含む基板を準備するステツプと、 上記各複数のドレイン接合領域上に導電性ビツトライン
スタツドを形成するステツプと、 上記各複数の導電性ビツトラインスタツド上に垂直柱を
形成するステツプと、 上記各複数の柱の頂部及び側面に絶縁材料層を堆積する
ステツプと、 上記複数の柱における第１の側面に堆積された絶縁材料
を１つ置きに除去するステツプと、 上記第１の側面から上記絶縁材料が除去された上記柱間
に配設され、上記複数の柱のうちの上記第１の絶縁材料
が除去された柱以外の柱における上記第１の側面の反対
側にある第２の側面から上記絶縁材料を除去するステツ
プと、 各対の一方のビツトラインスペーサレールが上記各複数
の柱の第１の側面及び上記第１の側面の反対側にある第
２の側面に配設される、導電性対の導電性スペーサレー
ルビツトライン対を形成するステツプとを具えることを
特徴とする折返し型ビツトライン構造製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/787196 | 1991-11-04 | ||
| US07/787,196 US5170243A (en) | 1991-11-04 | 1991-11-04 | Bit line configuration for semiconductor memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05218348A true JPH05218348A (ja) | 1993-08-27 |
| JPH0648721B2 JPH0648721B2 (ja) | 1994-06-22 |
Family
ID=25140712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4286892A Expired - Lifetime JPH0648721B2 (ja) | 1991-11-04 | 1992-10-01 | 折返し型ビツトライン構造及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5170243A (ja) |
| EP (1) | EP0540930A3 (ja) |
| JP (1) | JPH0648721B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6625070B2 (en) | 2000-12-19 | 2003-09-23 | Hitachi, Ltd. | Semiconductor memory device |
Families Citing this family (50)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW219407B (ja) * | 1992-06-24 | 1994-01-21 | American Telephone & Telegraph | |
| US5864181A (en) | 1993-09-15 | 1999-01-26 | Micron Technology, Inc. | Bi-level digit line architecture for high density DRAMs |
| JPH07283377A (ja) * | 1994-01-03 | 1995-10-27 | Texas Instr Inc <Ti> | 小型ゲートアレイおよびその製造方法 |
| JP2658870B2 (ja) * | 1994-04-22 | 1997-09-30 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| JP2754176B2 (ja) * | 1995-03-13 | 1998-05-20 | エルジイ・セミコン・カンパニイ・リミテッド | 緻密なチタン窒化膜及び緻密なチタン窒化膜／薄膜のチタンシリサイドの形成方法及びこれを用いた半導体素子の製造方法 |
| US5543348A (en) * | 1995-03-29 | 1996-08-06 | Kabushiki Kaisha Toshiba | Controlled recrystallization of buried strap in a semiconductor memory device |
| JPH097373A (ja) * | 1995-06-20 | 1997-01-10 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| US5614431A (en) * | 1995-12-20 | 1997-03-25 | International Business Machines Corporation | Method of making buried strap trench cell yielding an extended transistor |
| US6043562A (en) * | 1996-01-26 | 2000-03-28 | Micron Technology, Inc. | Digit line architecture for dynamic memory |
| US5792703A (en) * | 1996-03-20 | 1998-08-11 | International Business Machines Corporation | Self-aligned contact wiring process for SI devices |
| US6083831A (en) | 1996-03-26 | 2000-07-04 | Micron Technology, Inc. | Semiconductor processing method of forming a contact pedestal, of forming a storage node of a capacitor |
| US5905279A (en) * | 1996-04-09 | 1999-05-18 | Kabushiki Kaisha Toshiba | Low resistant trench fill for a semiconductor device |
| US5854128A (en) * | 1996-04-29 | 1998-12-29 | Micron Technology, Inc. | Method for reducing capacitive coupling between conductive lines |
| US5990509A (en) * | 1997-01-22 | 1999-11-23 | International Business Machines Corporation | 2F-square memory cell for gigabit memory applications |
| US6130470A (en) * | 1997-03-24 | 2000-10-10 | Advanced Micro Devices, Inc. | Static random access memory cell having buried sidewall capacitors between storage nodes |
| US5808364A (en) * | 1997-04-08 | 1998-09-15 | International Business Machines Corporation | Interconnects using metal spacers |
| US5998821A (en) * | 1997-05-21 | 1999-12-07 | Kabushiki Kaisha Toshiba | Dynamic ram structure having a trench capacitor |
| US5909044A (en) * | 1997-07-18 | 1999-06-01 | International Business Machines Corporation | Process for forming a high density semiconductor device |
| US5877976A (en) * | 1997-10-28 | 1999-03-02 | International Business Machines Corporation | Memory system having a vertical bitline topology and method therefor |
| US5870349A (en) * | 1997-10-28 | 1999-02-09 | International Business Machines Corporation | Data processing system and method for generating memory control signals with clock skew tolerance |
| US5956286A (en) * | 1997-10-28 | 1999-09-21 | International Business Machines Corporation | Data processing system and method for implementing a multi-port memory cell |
| US5907508A (en) * | 1997-10-28 | 1999-05-25 | International Business Machines Corporation | Method and apparatus for single clocked, non-overlapping access in a multi-port memory cell |
| KR100260560B1 (ko) * | 1998-03-18 | 2000-07-01 | 윤종용 | 실리콘-온 인슐레이터 구조를 이용한 반도체 메모리 장치 및 그제조 방법 |
| US6383519B1 (en) * | 1999-01-26 | 2002-05-07 | Vita Special Purpose Corporation | Inorganic shaped bodies and methods for their production and use |
| US6201272B1 (en) | 1999-04-28 | 2001-03-13 | International Business Machines Corporation | Method for simultaneously forming a storage-capacitor electrode and interconnect |
| US6124199A (en) * | 1999-04-28 | 2000-09-26 | International Business Machines Corporation | Method for simultaneously forming a storage-capacitor electrode and interconnect |
| DE19936862C1 (de) * | 1999-08-05 | 2001-01-25 | Siemens Ag | Kontaktierung von Metalleiterbahnen eines integrierten Halbleiterchips |
| US6458162B1 (en) * | 1999-08-13 | 2002-10-01 | Vita Special Purpose Corporation | Composite shaped bodies and methods for their production and use |
| US6380575B1 (en) * | 1999-08-31 | 2002-04-30 | International Business Machines Corporation | DRAM trench cell |
| US6291335B1 (en) * | 1999-10-04 | 2001-09-18 | Infineon Technologies Ag | Locally folded split level bitline wiring |
| KR100326811B1 (ko) * | 1999-12-31 | 2002-03-04 | 박종섭 | 반도체소자의 비트라인 형성방법 |
| US7184290B1 (en) * | 2000-06-28 | 2007-02-27 | Marvell International Ltd. | Logic process DRAM |
| US6465331B1 (en) * | 2000-08-31 | 2002-10-15 | Micron Technology, Inc. | DRAM fabricated on a silicon-on-insulator (SOI) substrate having bi-level digit lines |
| US6496402B1 (en) * | 2000-10-17 | 2002-12-17 | Intel Corporation | Noise suppression for open bit line DRAM architectures |
| US6500706B1 (en) * | 2001-03-19 | 2002-12-31 | Taiwan Semiconductor Manufacturing Company | Bit-line interconnection scheme for eliminating coupling noise in stack DRAM cell with capacitor under bit-line (CUB) in stand-alone or embedded DRAM |
| US6563162B2 (en) * | 2001-03-21 | 2003-05-13 | Samsung Electronics Co., Ltd. | Semiconductor memory device for reducing parasitic bit line capacitance and method of fabricating the same |
| US6519174B2 (en) | 2001-05-16 | 2003-02-11 | International Business Machines Corporation | Early write DRAM architecture with vertically folded bitlines |
| US6599796B2 (en) * | 2001-06-29 | 2003-07-29 | Hewlett-Packard Development Company, L.P. | Apparatus and fabrication process to reduce crosstalk in pirm memory array |
| DE10155023B4 (de) * | 2001-11-05 | 2008-11-06 | Qimonda Ag | Leitungsanordnung für Bitleitungen zur Kontaktierung mindestens einer Speicherzelle und Verfahren zur Herstellung einer Leitungsanordnung für Bitleitungen |
| US6777288B1 (en) | 2002-11-06 | 2004-08-17 | National Semiconductor Corporation | Vertical MOS transistor |
| US7259411B1 (en) | 2003-12-04 | 2007-08-21 | National Semiconductor Corporation | Vertical MOS transistor |
| US9220595B2 (en) | 2004-06-23 | 2015-12-29 | Orthovita, Inc. | Shapeable bone graft substitute and instruments for delivery thereof |
| KR20060060596A (ko) * | 2004-11-30 | 2006-06-05 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체 기억 장치 |
| US8303967B2 (en) * | 2006-06-29 | 2012-11-06 | Orthovita, Inc. | Bioactive bone graft substitute |
| US8619456B2 (en) | 2009-11-12 | 2013-12-31 | Micron Technology | Memory arrays and associated methods of manufacturing |
| US8994666B2 (en) * | 2009-12-23 | 2015-03-31 | Colin J. Karpfinger | Tactile touch-sensing interface system |
| US8551525B2 (en) | 2010-12-23 | 2013-10-08 | Biostructures, Llc | Bone graft materials and methods |
| KR102215359B1 (ko) | 2014-08-01 | 2021-02-15 | 삼성전자주식회사 | 비휘발성 메모리 장치와 그 센싱 방법 |
| US11997863B2 (en) * | 2018-11-20 | 2024-05-28 | Sony Semiconductor Solutions Corporation | Display device, method for manufacturing display device, and electronic device |
| US11195842B2 (en) | 2020-01-06 | 2021-12-07 | International Business Machines Corporation | Vertical non-volatile memory structure with additional bitline in wordline stack |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4576900A (en) * | 1981-10-09 | 1986-03-18 | Amdahl Corporation | Integrated circuit multilevel interconnect system and method |
| JPS61127161A (ja) * | 1984-11-26 | 1986-06-14 | Fujitsu Ltd | 半導体記憶装置 |
| US5084414A (en) * | 1985-03-15 | 1992-01-28 | Hewlett-Packard Company | Metal interconnection system with a planar surface |
| JPH0766659B2 (ja) * | 1986-01-30 | 1995-07-19 | 三菱電機株式会社 | 半導体記憶装置 |
| JPS6367771A (ja) * | 1986-09-09 | 1988-03-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS6370550A (ja) * | 1986-09-12 | 1988-03-30 | Nec Corp | 半導体集積回路装置 |
| JPH07120755B2 (ja) * | 1986-10-24 | 1995-12-20 | 日本電気株式会社 | 半導体記憶装置 |
| JPH06105548B2 (ja) * | 1987-02-02 | 1994-12-21 | 三菱電機株式会社 | ダイナミツク形半導体記憶装置 |
| JPS63245954A (ja) * | 1987-04-01 | 1988-10-13 | Hitachi Ltd | 半導体メモリ |
| JPS6450443A (en) * | 1987-08-20 | 1989-02-27 | Toshiba Corp | Semiconductor device |
| JP2755591B2 (ja) * | 1988-03-25 | 1998-05-20 | 株式会社東芝 | 半導体記憶装置 |
| JPH0216765A (ja) * | 1988-07-05 | 1990-01-19 | Fujitsu Ltd | 半導体装置 |
| US4977436A (en) * | 1988-07-25 | 1990-12-11 | Motorola, Inc. | High density DRAM |
| JPH0235771A (ja) * | 1988-07-26 | 1990-02-06 | Nec Corp | 半導体記憶装置 |
| JPH07109878B2 (ja) * | 1988-11-16 | 1995-11-22 | 株式会社東芝 | 半導体記憶装置 |
| JPH02309670A (ja) * | 1989-05-24 | 1990-12-25 | Matsushita Electron Corp | 半導体メモリ装置 |
| JP2586182B2 (ja) * | 1989-05-31 | 1997-02-26 | 日本電気株式会社 | 半導体メモリセルおよびその製造方法 |
| US5172202A (en) * | 1989-05-31 | 1992-12-15 | Nec Corporation | Semiconductor memory cell having high density structure |
| JPH03105969A (ja) * | 1989-09-19 | 1991-05-02 | Fujitsu Ltd | 半導体記憶装置 |
| US5107459A (en) * | 1990-04-20 | 1992-04-21 | International Business Machines Corporation | Stacked bit-line architecture for high density cross-point memory cell array |
-
1991
- 1991-11-04 US US07/787,196 patent/US5170243A/en not_active Expired - Fee Related
-
1992
- 1992-05-14 US US07/882,735 patent/US5292678A/en not_active Expired - Fee Related
- 1992-10-01 JP JP4286892A patent/JPH0648721B2/ja not_active Expired - Lifetime
- 1992-10-19 EP EP19920117855 patent/EP0540930A3/en not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6625070B2 (en) | 2000-12-19 | 2003-09-23 | Hitachi, Ltd. | Semiconductor memory device |
| US6856559B2 (en) | 2000-12-19 | 2005-02-15 | Renesas Technology Corp. | Semiconductor memory device |
| US7068551B2 (en) | 2000-12-19 | 2006-06-27 | Renesas Technology Corp. | Semiconductor memory device |
| US7254068B2 (en) | 2000-12-19 | 2007-08-07 | Renesas Technology Corp. | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0540930A2 (en) | 1993-05-12 |
| EP0540930A3 (en) | 1993-07-28 |
| US5292678A (en) | 1994-03-08 |
| US5170243A (en) | 1992-12-08 |
| JPH0648721B2 (ja) | 1994-06-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05218348A (ja) | 折返し型ビツトライン構造及びその製造方法 | |
| US5107459A (en) | Stacked bit-line architecture for high density cross-point memory cell array | |
| US6333866B1 (en) | Semiconductor device array having dense memory cell array and heirarchical bit line scheme | |
| US4651183A (en) | High density one device memory cell arrays | |
| KR100423896B1 (ko) | 축소가능한 2개의 트랜지스터 기억 소자 | |
| US5866928A (en) | Single digit line with cell contact interconnect | |
| TWI427772B (zh) | 記憶體元件 | |
| US7902598B2 (en) | Two-sided surround access transistor for a 4.5F2 DRAM cell | |
| US5032882A (en) | Semiconductor device having trench type structure | |
| JPH04257260A (ja) | リードオンリメモリ集積回路 | |
| US5177574A (en) | Semiconductor memory device having a stacked type capacitor and manufacturing method therefor | |
| KR100869555B1 (ko) | 반도체기억장치 | |
| KR19980019133A (ko) | 반도체 메모리 장치(semiconductor memory) | |
| TW501133B (en) | Write-/read-circuit with vertical-transistors for DRAM-memory | |
| US6911687B1 (en) | Buried bit line-field isolation defined active semiconductor areas | |
| JPH08250674A (ja) | 半導体記憶装置 | |
| JPH0878635A (ja) | 半導体記憶装置 | |
| JP3486662B2 (ja) | 集積回路 | |
| US5219781A (en) | Method for manufacturing semiconductor memory device having a stacked type capacitor | |
| KR0161809B1 (ko) | 적층형 박막 트랜지스터를 가진 반도체 메모리장치 | |
| US6849893B2 (en) | Semiconductor circuit structure and method for fabricating the semiconductor circuit structure | |
| US20240357790A1 (en) | Two-port sram cell structure | |
| JP3241351B2 (ja) | センスアンプ、半導体装置及び半導体記憶装置 | |
| KR100900136B1 (ko) | 1-트랜지스터형 디램 | |
| JPH04354389A (ja) | 強誘電体メモリセル |