JPH03105969A

JPH03105969A - 半導体記憶装置

Info

Publication number: JPH03105969A
Application number: JP1244571A
Authority: JP
Inventors: Yasuji Ema; 泰示江間
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-09-19
Filing date: 1989-09-19
Publication date: 1991-05-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［概要］半導体記憶装置、特に蓄積容量に情報を記憶する蓄積容
量型ダイナミックＲＡＭに関し、メモリセル面積が小さ
く高集積化が可能であってノイズに強いフォールデッド
ビット線形式の半導体記憶装置を提供することを目的と
し、情報を記憶する蓄積容量と情報を読み書きする転送
トランジスタとを有するメモリセルを縦横に配置し、前
記メモリセルの転送トランジスタのゲートにワード線が
接続され、前記メモリセルの転送トランジスタのソース
にビット線が接続され、前記メモリセルに記憶された情
報を検出するセンスアンプに前記ビット線を２本づつ対
として接続した半導体記憶装置において、前記ビット線
対を構或する２本のビット線がＮ層されているように構
成する．［産業上の利用分野］本発明は半導体記憶装置、特に蓄積容量に情報を記憶す
る蓄積容量型ダイナミックＲ　Ａ　Ｍに関する。

［従来の技術１人力された情報をダイナミックに記録し、一定時間毎に
リフレッシュを行うダイナミックＲＡＭとして、情報を
記憶する蓄積容量に、書込み読出し用の転送トランジス
タを接続した蓄積容量型ダイナミックＲＡＭが広く用い
られている。このダイナミックＲＡＭには益々高集積化
が求められており、メモリセル面積を小さくするための
種々の工夫が施されている．既に提案されている蓄積容量型ダイナミックＲＡＭを第
１１図乃至第１３図に示す。

蓄積容量型ダイナミックＲ　Ａ　Ｍのメモリセルは、情
報を記憶する蓄積容量と情報の読み書きのための転送ト
ランジスタとで構或され、転送トランジスタのゲートが
ワード線に接続され、ソースがビット線に接続され、ド
レインが蓄積容量の蓄積電極に接続されている。

提案されている蓄積容量型ダイナミックＲ．ＡＭは所謂
１交点式セル方式と呼ばれ、そのメモリセルは、第１１
図に示すようにレイアウトされている。ワード線ＷＬＩ
ＷＬ２、・・・が樅方向に、ビット線ＢＬ１．ａ．ＢＬ
１ｂ、・・・が横方向に配されている．２本ずつのビノ
ト線ＢＬ１ａ及びＢＬＩｂ，ＢＬ２ａ及びＢＬ２ｂ、・
・・が対となってセンスアンプＳＡＩ、ＳＡ２、・・・
の両側に接続されたオーブンビット線形式となっている
。

ビット線ＢＬ１ａ，ＢＬｉｂ、・・・は、ワード線ＷＬ
Ｉ、ＷＬ２、・・・を斜めに横切るようにジグザグ状に
折れ曲がった形状をしている。ビット線ＢＬｌａ，ＢＬ
１ｂ、・・・の折れ曲りにより縦方向に走るワード線Ｗ
Ｌ１、ＷＬ２、・・・間に生じた隙間に蓄積容量が配さ
れ、転送トランジスタのトレインが蓄積電極とコンタク
トして蓄積コンタクトＣＳＥａ，ＣＳＥｂ　（０）を形
成する。転送トランジスタとビット線とのビット線コン
タクトＣＢＬａ，ＣＢＬｂ　（●）は、ジグザグ状に折
れ曲がったビット線ＢＬ１ａ，ＢＬ１ｂ、・・・の各頂
点に形成されている．転送トランジスタは、ビット線Ｂ
Ｌｌａ，ＢＬＸｂ，・・・とのビット線コンタクトＣＢ
Ｌａ，ＣＢＬｂ　（●）の左又は右に位置する蓄積コン
タクトＣＳＥａ，ＣＳＥｂ　（○〉とを結ぶ実線の位置
に配されている。

この蓄積容量型ダイナミックＲ．　Ａ　Ｍの詳細を第１
２図の平面図及び第１３図のｘｍ−ｘｍ線断面図に示す
。

半導体基板１０表面のフィールド酸化Ｉａ１２で分離さ
れた活性領域１３に転送トランジスタのソース領域１４
及びドレイン領域１６が形成されている。ソース領域１
４とトレイン領域１６間にゲート酸化膜１８を介してワ
ード線ＷＬＩが設けられている。ワード線ＷＬ２はフィ
ールド酸化膜１２上に設けられている。ワード線Ｗ　Ｌ
　１　、’Ｎ　Ｌ　２上には酸化膜２０が形成され、ビ
ット，＊ＢＬ１ａは酸化Ｊｌｉ２０に形成されたコンタ
クトホールを介してソース領域１４にコンタクト（ビッ
ト線コンタクトＣＢＬａ）Ｌている。

蓄積容量は酸化１１１１Ｈ２２を介して形成され、この
蓄積容量の一方の電極である蓄積電極２４はドレイン領
域１６にコンタクト（蓄積コンタクトＣＳＥａ）され、
他方の電極である対向電極２６は、蓄′Ｖｉ電極２４の
周囲に誘電体膜２５を介して形成さｉｔている。蓄積電
ｆ！２４は蓄積コンタクトＣＳＥａを中心とした矩形形
状をしている。

［発明が解決しようとする課題］この提案された蓄積容量型ダイナミックＲＡＭは、メモ
リセル面積は小さいが対となっているビヅト線がセンス
アンプの左右に配されたオーグンビット線形式であるた
め、次のような問題があった。

メモリセルからの情報を読出す場合は、読出すべきメモ
リセルが接続されたワード線が選択され、その結果全て
のセンスアンプが動作する．読出すべきメモリセルのセ
ンスアンプのデータが外部に読出され、全てのセンスア
ンプが全てのメモリセルから情報を読出し、その情報を
再書込みして読出しが終了する．このとき、例えば左側
のひとつのメモリセルのみ情報が異なると、情報を再書
込みする場合、異なる情報が書込まれているメモリセル
に接続されたビット線に対して他の全てのビット線が異
なる電位になる。すると、対向電極の電位も多数のビッ
ト線の電位の方向にシフトし、対向電極の電位が左右で
異なることになる。このため、センスアンプに接続され
たビット線対のバランスが崩れメモリセルから情報を誤
って読出す等の問題が発生する。

また、外部からノイズが入るとセンスアングの左右で雑
音により発生する電位が異なり、センスアンプがメモリ
セルから情報を誤って読出す等の問題が発生し、ノイズ
に弱いという問題があった。

本発明は上記事情を考慮してなされたもので、メモリセ
ル面積が小さく高集積化が可能であってノイズに強いフ
ォールデッドビット線形式の半導体記憶装置を提供する
ことを目的とする。

［課題を解決するための手段］上記目的は、情報を記憶する蓄積容量と情報を読み書き
する転送トランジスタとを有するメモリセルを縦横に配
置し、前記メモリセルの転送トランジスタのゲートにワ
ード線が接続され、前記メモリセルの転送トランジスタ
のソースにビット線が接続され、前記メモリセルに記憶
された情報を検出するセンスアンプに前記ビヅト線を２
本づつ対として接続した半導体記憶装置において、前記
ビット線対を構成する２本のビヅト線が積層されている
ことを特徴とする半導体記憶装置によって達成される．［作用］本発明によれば、ビット線対を構或する２本のビット線
を積層してフォールデッドビット線形式にしたのでノイ
ズに強く情報を正確に読出すことができる．［実施例］本発明の第１の実施例による半導体記憶装置を第１図乃
至第３図を用いて説明する。第１１図乃至第ｌ３図に示
す半導体記憶装置と同一の楕或要素には同一の符号を付
して説明を省略する。

本実施例の半導体記憶装置は、ビット線Ｂ　Ｌ　１ａ，
ＢＬ１ｂ，ＢＬ２ａ，ＢＬ２ｂ、・・・がセンスアンプ
ＳＡＩ、ＳＡ２、・・・の同じ左［則に配され、ビット
線対毎に上下に積層されている点に特徴がある．例えば
、センスアンブＳＡＩに接続されるビット線対を構成す
るビット線ＢＬ１ａ及びＢＬ１ｂは積層され、ジグザグ
状の同一平面形状をしている．センスアンプＳＡ２に接
続されるビット線ＢＬ２ａ及びＢＬ２ｂも同様に積層さ
れている．転送トランジスタのドレインが蓄’ｆｆｆ電
極とコンタクトする蓄積コンタクトＣＳＥａ，ＣＳＥｂ
（０）及び転送トランジスタとソースとビット線とのビ
ット線コンタクトＣＢＬａ，ＣＢＬｂ　（＠）の配置は
第１１図乃至第１３図に示す半導体記憶装置と同じであ
るが、本実施例では、積層された２本のビット線ＢＬ１
ａとＢＬ１ｂ，ＢＬ２ａとＢＬ２ｂ、・・・が交互にメ
モリセルに接続されている。

例えば、積層されたビット線ＢＬ１ａ，ＢＬＩｂに沿っ
て配置されているメモリセルの転送トランジスタのソー
スにビット線ＢＬ１ａとビット線ＢＬ１ｂが交互に接続
されている。すなわち、ビット線ＢＬ１ａに接続される
ビット線コンタクトＣＢＬａ　（●）とビット線ＢＬ１
ｂに接続されるビット線コンタクトＣＢＬｂ　（●）が
ビット線に沿って交互に配置されている。ビット線コン
タクトＣＢＬａ　（●）がコンタクトする転送トランジ
スタのメモリセルの蓄積コンタクトＣＳＥａ　（０）は
、ビット線コンタクトＣＢＬａ　（●）の右四に配置さ
れ、ビット線コンタクトＣＢＬｂ　（●）がコンタクト
する転送トランジスタのメモリセルの蓄積コンタクトＣ
ＳＥｂ　（０）は、ビット線コンタクトＣＢＬｂ　（●
）の右測に配置される。なお、この構或を分かり易くす
るため、第１図において、下層のビット線ＢＬ１ａ，Ｂ
Ｌ２ａ、・・・及び転送トランジスタについて実線で示
し、上層のビット線ＢＬ１ｂ，ＢＬ２ｂ、・・・及び転
送トランジスタについて破線で示している．本実施例の半導体記憶装置の詳細を第２図の平面図及び
第３図（ａ）のｍａ−ｍａ線断面図及び同図ｆｂ）のｍ
ｂ−ｍｂ線断面図に示す。第２図においても、下層のビ
ット線ＢＬ１ａに接続されるメモリセルの転送トランジ
スタの活性領域１３及び蓄積電ｉ２４を実線で示し、上
層のビット線ＢＬ１ｂに接続されるメモリセルの転送ト
ランジスタの活性領域１３及び蓄積電極２４を破線で示
している．半導体基板１０表面のフィールド酸化膜１２で分離され
た活性領域１３に転送トランジスタのソース領域１４及
びドレイン領域１６が形成されている。第３図（ａ）に
おいて、ソース領域１４とドレイン領域１６間にゲート
酸化膜ｌ８を介してワード線ＷＬＩが設けられ、ワード
線ＷＬ２はフィールド酸化膜１２上に設けられている。

第３図（ｂ）においては、ワード線ＷＬＩはフィールド
酸化膜１２上にあり、ワード線ＷＬ２はソース領域１４
及びドレイン領域１６間のゲート酸化膜１８上にある。

ワード線ＷＬＩ、ＷＬ２上には酸化膜２０が形成され、
この酸化膜２０上にビット線ＢＬ１ａとＢＬＩ　ｂが積
層されている。

上層のビット線ＢＬ１ｂは下層のビット線ＢＬ１ａを貫
いてビット線コンタクトＣＢＬｂを介してソース領域１
４にコンタクトし、下層のビット線ＢＬ１ａはビット線
コンタクトＣＢＬａを介してソース領域１４にダイレク
トにコンタクトしている．蓄積容量は酸化膜２２を介して形威され、・この蓄積容
量の一方の電極である蓄積電極２４はドレイン領域１６
にコンタクト（蓄積コンタクトＣｓＥａ，ＣＳＥｂ）さ
れ、他方の電極である対向電極２６は、蓄積電極２４の
周囲に誘電体膜２５を介して形成されている。蓄積電極
２４は蓄積コンタクトＣＳＥａ，ＣＳＥｂを中心とした
矩形形状をしている。

このように本実施例によればひとつのセンスアンプに接
続される２本のビット線が積層されて同じ開に配置され
たフォールデッドビット線形式であるため、センスアン
プに接続されたビット線対のバランスが崩れることなく
メモリセルから情報を正確に読出すことができると共に
外部ノイズに強い半導体記憶装置が実現できる。

次に、本実施例の半導体記憶装置の製造方法を第４図を
用いて説明する。各工程において右測はＩＩ［ａ−Ｉ［
ａ線断面図であり、左測はｍｂ−ｍｂ線断面図である。

まず、半導体基板１０表面にフィールド酸化膜１２を形
成して活性領域１３を画定し、この活性領域１３表面に
ソース領域１４及びドレイン領域ｌ６を形或する．続い
て多結晶シリコン層を堆積した後バターニングしてワー
ド線ＷＬＩ，ＷＬ２を形成する．活性領域１３内におい
てはゲート酸化膜１８を介してゲート電極として形成さ
れ、他の領域ではフィールド酸化膜１２上に形成される
（第４図（ａ））。

次に、全面に酸化膜３０を堆積した後、下層のビット線
ＢＬ１ａとコンタクトするビット線コンタクトＣＢＬａ
の形成予定領域にコンタクトホール３２を形成する（第
４図［ｂ）），次に、全面に多結晶シリコン層３４及び酸化膜３６を堆
積した後、上層のビット線ＢＬＩ　ｂとコンタクトする
ビット線コンタクトＣＢＬｂの形成予定領域にコンタク
トホール３８を形或する（第４図（Ｃ））。

次に、全面に酸化膜を滞積した後、ＲＩＥ等の垂直異方
性エッチングを行うと、コンタクトホール３８（ＰＩ壁
に酸化膜４０が残存する（第４図（ｄ））。

次に、全面に多結晶シリコンＮＪ４２を形成すると、こ
の多結晶シリコン層４２が下層の多結晶シリコン層３４
と酸化膜４０により絶縁された状態でソース領域１４に
コンタクトする．続いて、多結晶シリコン層４２、酸化
［３６、多結晶シリコン層３４を同一形状にエッチング
してｖ３！ｉ層されたビット線ＢＬ１ａ，ＢＬ１ｂを形
成する（第４図（ｅ））。

次に、全面に酸化膜４４を形成した（第４図（ｆ））ｔ
＆、蓄積コンタクトＣＳＥａ，ＣＥＳｂの形成予定領域
にコンタクトホール４６、４８を形成する（第４図ｆｇ
））．次に、全面に多結晶シリコン層を形成した後、バターニ
ングして蓄積電極２４を形成する（第４図（ｈ））。

次に、蓄積電ｌＦｆ１２４表面に薄い誘電体膜２５を形
成した（第４図（ｉ））後、全面に対向電極２６を形成
して半導体記憶装置を完成する（第４図（Ｊ））。

このように本実施例による半導体記憶装置の製造方法に
よれば、セルファラインにより上層のビット線を下層の
ビット線を貫いてソース領域にコンタクトさせることが
できる，本発明の第２の実施例による半導体記憶装置を第５図の
平面図及び第６図（ａ）のＶｌａ−Ｖｌａ線断面図及び
同図（ｂ）のＶｌ　ｂ　−　Ｖｌ　ｂ線断面図に示す。

第１の実施例では一方のビット線ＢＬ１ａが常に下層で
あり、他方のビット線ＢＬ１ｂが常に上層であるため、
ビット線ＢＬ１ａとビット線ＢＬ１ｂの間で対向電極２
６に対する結合容量にアンバランスが生ずる。本実施例
では積層されたビット線ＢＬ１ａとビット線ＢＬ１ｂを
途中で上下層を入れ替えることにより、対向電ｔｆｌ２
６に対する結合容量のバランスを保つようにしたもので
ある．第５図及び第６図はビット線の入れ替え部分の横
戒を示したものである。図の左四ではビット線ＢＬ１ａ
が下層でビット線ＢＬ１ｂが上層であるが、右測ではビ
ット線ＢＬ１ａが上層でビット線ＢＬ１ｂが下層となっ
て入れ替わっている。

図の左四部分において積層されたビット線ＢＬ１ａとビ
ット線ＢＬＩ　ｂが入れ替え領域になると、下層のビッ
ト線ＢＬ１ａが下方に分がれる。上層のビヅト線ＢＬ１
ｂはコンタクトＣ１を介して下層に接続される．このた
め、図の右測部分ではビット線ＢＬ１ｂが下層となる。

一方、下方に分かれた下層のビット線ＢＬ１ａはコンタ
クトＣ２を介して上層に接続される。このため、図の右
測部分ではビット線ＢＬ１ａが上層となる。

ビット線ＢＬｆ　ａ，ＢＬＩ　ｂ、・・・は下層のとき
に転送トランジスタとコンタクトすることが望ましい。

すなわち、ビット線コンタクトＣＢＬａは、下層である
図の左側部分で転送トランジスタのソース領域とコンタ
クトし、ビット線コンタクトＣＢＬｂは、下層である図
の右測部分で転送トランジスタのソース領域とコンタク
トする。

このように本実施例によればビット線対を構戒するビッ
ト線を途中で上下入れ替えたので、対向電ｖｉ２６に対
する結合容量をほぼ同じにすることができ、ノイズに強
い半導体記憶装置が実現できる．本発明の第３の実施例による半導体記憶装置を第７図の
平面図及び第８図［ａ）の■ａ一■ａ線断面図及び同図
（ｂ）の■ｂ−■ｂ線断面図に示す。

本実施例では積層されたビット線ＢＬＩ　ａとＢＬｌｂ
の上下層を他の導電領域を介して入れ替えたものである
。本実施例では池の導電領域としてワード線ＷＬＩ、Ｗ
Ｌ２、・・・と同一の多結晶シリコン層を用いている．図の左測ではビット線ＢＬ１ａが下層でビット線ＢＬ１
ｂが上層であるが、右側ではビット線ＢＬｌａが上層で
ビット線ＢＬ１ｂが下層となって入れ替わっている。

入れ替え領域には、入れ替え用の多結晶シリコン層ＰＬ
Ｉ、ＰＬ２が設けられている。第７図上部の多結晶シリ
コン層ＰＬＩは、左的の下層であるビット線ＢＬ１ａと
コンタクトＣ３によりコンタクトされ、右四の上層であ
るビット線ＢＬ１ａとコンタクトＣ４によりコンタクト
される。コンタクトＣ４においては、下層のビット線Ｂ
Ｌ１ｂを貫いて上層のビット線ＢＬ１ａが多結晶シリコ
ン層ＰＬＩにコンタクトしている．第７図下部の多結晶シリコン層ＰＬ２は、左側の上層で
あるビット線ＢＬ１ｂとコンタクトＣ５によりコンタク
トされ、右四の下層であるビット線ＢＬ１ｂとコンタク
トＣ６によりコンタクトされる。コンタクトＣ６におい
ては、下層のビット線ＢＬＩ　ａを貫いて上層のビット
線ＢＬ１ｂが多結晶シリコン層ＰＬ２にコンタクトして
いる．なお、本実施例では入れ替え用の導電領域に多結
晶シリコン層を用いたが、半導＃．基板表面に形或され
た拡散領域を介してビット線を入れ替えるようにしても
よい．本実施例によればコンタクトのためのフォトマスク工程
が第２の実施例より少なくてすむ。

本発明の第４の実總例による半導体記＋！ｌ装置を第９
図及び第１０図に示す。

本実舵例は、第９図のｍｂ−ｍｂ線断面図に示すように
、積層されたビット線Ｂ　Ｌ　１　ａとＢＬＩｂの間に
電界を遮蔽するためのシールド層ＳＬが挿入されている
点に特徴がある。第１乃至第３の実施例では積層された
ビット線ＢＬ１ａとビット線ＢＬＩ　ｂが酸化膜２２を
介して容量結合しているので、シールド７１１ＳＬを挿
入してビット線ＢＬ１ａとＢＬ１ｂを電気的に遮蔽した
ものである．本実施例ではビット線ＢＬ１ａとＢＬ１ｂ
とシールド層ＳＬが同一平面形状で積層されている。

ビット線ＢＬ１ａとＢＬＩ　ｂとシールド層ＳＬからの
配線の取出し方を第１０図に示す。積層されたビット線
ＢＬ１ａとＢＬ１ｂとシールド層ＳＬの例えば端部の半
導体基板１０表面に配線取出し用の拡散領域ＤＡＩ、Ｄ
Ａ２、ＤＡ３を設け、拡散コンタクトＣＤＡＩ、ＣＤＡ
２、ＣＤＡ３によりビット線ＢＬ１ａとＢＬ１ｂとシー
ルド層ＳＬとコンタクトする。すなわち、最も下層のビ
ット線ＢＬ１ａは拡散コンタクトＣＤＡ１を介して拡散
領域ＤＡＩとコンタクトし、最も上層のビット線ＢＬ１
ｂは下層のシールド層ＳＬ及びビット線ＢＬＩ　ａを貫
いて拡散コンタクトＯＤＡ２を介して拡散領域ＤＡ２と
コンタクトし、中間のシールド層ＳＬは下層のビット線
ＢＬ１ａを貫いて拡散コンタクトＣＤＡ３を介して拡散
領域ＤＡ３とコンタクトする。

このように本実施例によれば積層されたビット線同士が
相互に影響しないようにすることができる。

［発明の効果］以上の通り、本発明はメモリセル面積が小さい１交点式
セル方式でフォールデンドビット線形式が実現でき、ノ
イズに強くしかも高集積化が可能である。

【図面の簡単な説明】

第１図は本発明の第１の実施例による半導体記憶装置の
概念図、第２図は同半導体記憶装置の要部の平面図、第３図は同
半導体記憶装置の要部の断面図、第４図は同半導体記憶
装置の製造方法の工程断面図、第５図は本発明の第２の実施例による半導体記憶装置の
要部の平面図、第６図は同半導体記憶装置の要部の断面図、第７図は本
発明の第３の実施例による半導体記憶装置の要部の平面
図、第８図は同半導体記憶装置の要部の断面図、第９図は本
発明の第４の実施例による半導体記憶装置の要部の断面
図、第１０図は同半導体記憶装置の配線取出し部分を示す図
、第１１図は提案されている半導体記憶装置の概念図、第１２図は同半導体記憶装置の要部の平面図、第１３図
は同半導体記憶装置の要部の断面図である。図において、１０・・・半導体基板１２・・・フィールド酸化膜１３・・・活性領域１４・・・ソース領域１６・・・ドレイン領域１８・・・ゲート酸化膜２０・・・酸化膜２２・・・酸化膜２４・・・蓄積電極２５・・・誘電体膜２６・・・対向電極３０・・・酸化膜３２・・・コンタクトホール３４・・・多結晶シリコン層３６・・・酸化膜３８・・・コンタクトホール４０・・・酸化膜４２・・・多結晶シリコン層４４・・・酸化膜４６、４８・・・コンタクトホールＷＬＩ〜ＷＬ８・・・ワード線ＢＬＩ　ａ〜ＢＬ２ｂ・・・ビット線ＳＡ１〜ＳＡ２・・・センスアンプＣＳＥａ，ＣＳＥｂ−＝Ｍ積コンタクトＣＢＬａ，ＣＳ
Ｅｂ・・・ビット線コンタクト０１〜Ｃ６・・・コンタ
クトＰＬＩ、ＰＬ２・・・多結晶シリコン層ＳＬ・・・シー
ルド層ＤＡＩ〜ＤＡ３・・・拡散領域

Claims

【特許請求の範囲】１、情報を記憶する蓄積容量と情報を読み書きする転送
トランジスタとを有するメモリセルを縦横に配置し、前
記メモリセルの転送トランジスタのゲートにワード線が
接続され、前記メモリセルの転送トランジスタのソース
にビット線が接続され、前記メモリセルに記憶された情
報を検出するセンスアンプに前記ビット線を２本づつ対
として接続した半導体記憶装置において、前記ビット線対を構成する２本のビット線が積層されて
いることを特徴とする半導体記憶装置。２、請求項１記載の半導体記憶装置において、積層され
た前記ビット線対の上層ビット線は下層ビット線を貫い
て前記メモリセルの転送トランジスタのソースにコンタ
クトされていることを特徴とする半導体記憶装置。３、請求項１記載の半導体記憶装置において、前記ビッ
ト線対が少なくとも２つの第１及び第２の領域に分割さ
れ、前記第１の領域では、一方のビット線が上層ビット
線であり、他方のビット線が下層ビット線であり、前記
第２の領域では、前記一方のビット線が下層ビット線で
あり、前記他方のビット線が上層ビット線であることを
特徴とする半導体記憶装置。４、請求項３記載の半導体記憶装置において、前記第１
の領域及び前記第２の領域の境界領域で、前記第１の領
域の下層ビット線と前記第２の領域の上層ビット線が直
接コンタクトし、前記第１の領域の上層ビット線と前記
第２の領域の下層ビット線が直接コンタクトしているこ
とを特徴とする半導体記憶装置。５、請求項３記載の半導体記憶装置において、前記第１
の領域及び前記第２の領域の境界領域で、前記第１の領
域の下層ビット線と前記第２の領域の上層ビット線が第
１の導電領域を介して接続され、前記第１の領域の上層
ビット線と前記第２の領域の下層ビット線が第２の導電
領域を介して接続されていることを特徴とする半導体記
憶装置。６、請求項１乃至５記載の半導体記憶装置において、積層された前記ビット線対の上層ビット線と下層ビット
線の間にシールド層を設けたことを特徴とする半導体記
憶装置。