JPH03153074A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置、特にダイナミックメモリのメモ
リセルアレイ構成及びメモリセル構成に関するものであ
る。

〔従来の技術〕

第５図（ａｔ　（ｂｌは従来のダイナミック型半導体記
憶装置におけるスタック型メモリセルの平面図および断
面図を示す。図において、（１）はシリコン基板、（２
）はＰ　拡散層、（３）はフィールド酸化膜、（４）及
び（５）はＮ＋拡散層、（６）はトランジスタのゲート
酸化膜、（７）は第１ｗＡポリンリコンＰ線によるメモ
リセルトランジスタのゲート電極、（８）は第２１Ｍポ
リシリコン配緑によるキャパシタゲート電極で、Ｎ拡散
層　ｔ４１と接続されている。（９）はギヤ／４シタの
絶縁膜、（ｌ■は第３層ポリシリコン配線によるセルプ
レート電極、　（Ｉｌｌは層間絶縁膜、Ｏ２は第４層ポ
リシリコン配線によるビット線で、Ｎ＋拡散層（５）に
接続されている。０３は層間絶縁膜、（１４＋は第１層
金属配線によるワード線である。

次に動作について説明する。

通常、セルプレート電極（９）は１１ｊ　源Ｉｆｔ　Ｂ
−をＶｃｃとすれば１　／２　Ｖｃｃレベルである。

メモリセルに１＃を曹く場合、 ビット線ｕｚがＨｉｇｈレベルになり、トランジスタゲ
ート（７）がＯＮＬ、キャノくシタ電極（８）に正ＩＫ
伺カイ蓄積された後、トランジスタゲート（７）かＯＦ
Ｆする。

メモリセルに′″０＃を書く場合。

ビット線（１２がＬＯＷレベルになり、トランジスタゲ
ート（７）がＯＮし、キヤｔＸｌｌシタ電極（７）から
正電荷が引き抜かれた状態で、トランジスタゲート（７
）力１ＯＦＦする。

メモリセルのデータを読む場合、 ビット線０２が、１／２Ｖｃｃレベルにプリチャージさ
れた後、トランジスタゲート（７）がＯＮＬ、キャパシ
タ電極（８）に蓄積された電荷がビット線に流入する。

キャパシタに１＃が書かれている場合、ビットＮＯ２の
電位は（１／２　Ｖｃｃ＋ａ　）となり、’０　＃　カ
Ｉかれていれば、　　（１／２Ｖｃｃ−α）となる。

〔発明が解決しようとする課題１ 従来の半導体装置は以上のように構成されていたので、
微細化構造が進むにつれメモリセルキャパシタの容量は
減少する。容量が減少すると、メモリセルに記憶した内
容を読み出す場合に、すなわち、ビット線が１／２Ｖｃ
ｃにプリチャージされ、トランジスタゲートがＯＮして
、ビット線の電位が（１／２Ｖｃｃ＋α）の電位に変わ
る場合に、電位の変化量αが小さくなり、読み出しマー
ジンか少なくなるため、Ｒｅａｄ不良が発生する。従っ
て、キャパシタゲート電極（８）、キャパシタの絶縁膜
、セルプレート電極で構成されるキャパシタは、大きく
する事が望ましい。しかしながら、第５ｅ＜１（ｂｌに
示す様な構造では、キャパシタゲート電極（８１の面積
を大きくしようとしても、ビット線ｑｚかあるため制限
されるという問題点があった。

この発明は上記の様な問題点を解決するためになされた
もので、微細化構造が進んでも、十分な読み出しマージ
ンを保償できるスタック型メモリセルキャパシタの構造
及びパターンレイアウトを得る事を目的とする。

〔課題を解決するための手段］ この発明に係る半導体装置は、第１層ポリシリコン配線
によるワード線及びメモリセルトランジスタと、第２層
ポリシリコン配線によるビット線を交差させ、ビット線
上層に複数個のキャパシタをつみ上げて形成し、従来は
隣接するキャパシタがあるため使用できなかった領域ま
でキャパシタを広げられる様にし、又、各々のキャパシ
タと各メモリセルトランジスタの接続は、ワード線と、
ビット線が交差する網目状のすきまに、コンタクトホー
ルを開口し、ポリシリコンによって各々のメモリセルと
メモリセルトランジスタのＮ拡散層が接続されるように
したものである。

〔作用〕

この発明におけるメモリセル構造は、スタックドキャパ
シタをビット線、ワード線の上層に形成するために、従
来キャパシタとして使用できなかったビット線やワード
線部分にキャパシタの電極を広げられるため容置が大き
くでき、また、複数個のキャパシタを改ね合わせるため
、従来の複数倍のキャパシタ面積を有する事になり容量
が大きくなる。

さらに、１つのキャパシタ構成がセルプレート、絶縁膜
、キャパシタ電極、絶縁膜、セルプレートとなるため、
有効面積は２倍となりキャパシタ容量は増加する。

従って、スタックキャパシタの蓄積電荷を増大すること
ができ、微細化構造が進んでも、十分な読み出しマージ
ンを確保できる。

〔実施例〕

以下、この発明の一実施例を図に従って説明する。第１
図は、この発明の一実施例によるメモリセル構造を示す
斜視図、第２図、第３図、第４図は第１図の補足説明の
ための平面図で、第２図はメモリセルのフィールド酸化
膜形成後の平面図で、図中、（３）はフィールド酸化膜
を示す。

第３図は第１１１ポリシリコンによるワード線形成後の
平面図で、図中、（７）はワード線を示す。

第４図は第２＠ポリシリコンによるビット線形成後の平
面図で１図中、（］２はビット線１ｇ９）はビット線と
メモリセルトランジスタのソース／ドレインであるＮ＋
拡散層とのコンタクト部分を示す。また、　（４０ｉ　
、　（４１１、→’ａ、ｔ＋３１はビット線形成直後に
はないものであるが、後で、メモリセルキャパシタの電
極とのコンタクトとなる部分を示している。

次に、第１図において、（１）はシリコン基板、（２）
はＰ＋拡散層、（３）はフィールド酸化膜、（４）及び
（５）はメモリセルトランジスタのソース／ドレインの
拡散層、（６）はメモリセルトランジスタのゲート酸化
膜、（７）はメモリセルトランジスタのゲート電極、（
１２１はビット線、淵はビット線３９）と虻拡散帽５１
とコンタクト、　Ｑ５１はビット線Ｏ２よりも上の層間
絶縁膜を示す。ｔｔ６）は層間絶縁膜０９上に形成した
セルプレート電極、０７１は第１のキャパシタの絶縁膜
、４１８１は第１のキャパシタのゲート電極、０９は絶
縁膜ｏ′７）と同じ目的で形成される第１のキャパシタ
の１！！！、縁膜、■は層間絶縁膜０９と同じ目的で形
成されるセルプレート電極である。

第１のキャパシタと同様に、２１１　、■は各々、第２
のキャパシタの絶縁膜、■は第２のキャパシタのゲート
電極、□□□はセルプレート電極、■、＠ハ第３のキャ
パシタの絶縁膜、■、３１１は第４のキャパシタの絶縁
膜、■は第３のキャパシタのゲート電極、■は第４のキ
ャパシタのゲート電極、（支）。

３力は各々セルプレート電極、Ｌ３３１　、　ｃ１１４
１　、　（３５１、ｆ３６１　ハ各々キャパシタのゲー
ト電極とメモリセルトランジスタのソース／ドレインの
拡散層とを結ぶポリシリコン電極、鴎、←１１　、１４
２　、（ハ）は各々上記ポリシリコン電極と耐拡散層の
コンタクト部を示す。

次に動作について説明する。

基本的動作は前記従来のものと同一であるが、キャパシ
タの面積の増大が図かれるので、メモリセル正−を書（
場合、キャパシタ電極（８）に蓄積される正電荷かは増
える。

メモリセルに′″０＃を書く場合、キャパシタ電極から
電荷が引き抜かれる。

メモリセルのデータを読む場合、 ビットＩＭＧ２が１／２Ｖｃｃレベルにプリチャージさ
れた後、トランジスタ（７）がＯＮＬ、牛ヤパシタ電極
（８１に蓄積された電荷がビット線に流入する。

キャパシタに１１＃か書かれていれば、ビット線の電位
は（１／２Ｖｃｃ＋α）となり　４Ｑ＃が書かれていれ
ば、（１／２Ｖｃｃ−α）となる、この場合、従来のも
のに比較して、キャパシタに蓄積される電荷獣は従来の
ものよりも大きいので、ビットｍの電位の変化蓋αは従
来よりも大きくなる。

［発明の効果］ 以上の様にこの発明によれば、第１層ポリシリコン配線
によるワード線及びメモリセルトランジスタと、第２１
１ポリシリコン配線によるビット線を形成した後で、４
ビット分のメモリセルを順につみ上げて形成するｌＩ成
としたため、従来のキャパシタ面積の４倍の領域をキャ
パシタとして使用できる。又、ビット線及び、ワード線
に制限される事がな（、キャパシタとして使用できるた
め、実際には、４倍以上の面積を確保できる。さらに、
各々のゲート電極は両側に絶縁膜を有し、セルプレート
電極で挾まれるサンドインチ型の構造となるため、キャ
パシタとしての有効面積は２倍となる。従って、従来の
キャパシタ容置の１６倍程度の容置を持つ事になる。こ
れは、４ビツト汁のメモリセルキャパシタを眞ね合わせ
た場合であり。

２ビット分を唄ね合わせる場合には単純に、４程度度の
容置となる。

従って、メモリセルのデータを読む場合の、読み出しマ
ージンか向上し、Ｒｅａｄ不良の発生を防止でき、又、
ＤＲＡＭに必要なリフレッシュ時間を向上させる事がで
きるなどの効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体装置のメモリ
セルの構成を示す斜視図、第２図はフィールド酸化膜形
成後の平面図、第３図は第１層ポリシリコンによるワー
ド線形成後の平面図、第４図は第２層ポリシリコンによ
るビット線形成像の平面図、第５図ｆａｌは従来の半導
体装置のメモリセルの平面図、第５図ｆｂｌは第５図（
ａｔの断面図である。 図中、（１）はシリコン基板、（２）はＰ拡散層、（３
）はフィールド酸化膜、（４）及び（５）はメモリセル
トランジスタのソース／ドレインのＮ　拡散−１（６）
はメモリセルトランジスタのゲート酸化膜、（７）はメ
モリセルトランジスタのゲート電極及びワード線、Ｏ２
はビット線、０５）はビット線上層の絶縁膜、０θ、■
、（至）、■、■はセルプレート電極、ｕｓ　、　ｃｚ
　、■。 ■は４つのキャパシタのゲート電極、（］η、　ｉｌｌ
　、　ｃ！１）、　Ｃｊ　、　Ｉ２５１．　＠　、　Ｏ
９，３＋１　＜ｔ、キャハシタノ絶縁膜、Ｃｌ５）、　
（１４＋　、　Ｇａ　、　ｍはキャパシタ電極とメモリ
セルトランジスタのソース／ドレインのＮ　拡散層を結
ぶポリシリコン電極、顛、　＠＋１　、１４ａ　、　Ｈ
ａはポリシリコン電極１３３）　−ｍ＋のコンタクト部
を示し、β９）はビット線とメモリセルトランジスタの
Ｎ　拡散層とのコンタクト部を示す。 尚、図中、同一符号は同一、又は…当部針を示す。 第２図 第３図 第４図

Claims (1)

【特許請求の範囲】
1. 第１層ポリシリコン配線によるワード線及びメモリセル
   トランジスタと、第２層ポリシリコン配線によるビット
   線と、ビット線とメモリセルトランジスタのソース／ド
   レインを接続するＮ＾＋拡散層及び、メモリセルトラン
   ジスタのソース／ドレインとキャパシタゲート電極を接
   続するＮ＾＋拡散層と、メモリセルを分離するフィール
   ド酸化膜及びＰ＾＋拡散層を有し、ビット線の上層に形
   成した厚い絶縁膜と、この絶縁膜上に、ポリシリコンに
   よるセルプレート電極と、酸化膜等の絶縁膜によるキャ
   パシタの誘電体、ポリシリコンによるキャパシタ電極、
   酸化膜等の絶縁膜によるキャパシタの誘電体、ポリシリ
   コンによるセルプレート電極によって構成される第１の
   メモリセルと、この第１のメモリセル上に、第１のメモ
   リセルと全く同じ構成で形成される複数のメモリセルキ
   ャパシタを構成し、これら複数個のメモリセルを各々メ
   モリセルトランジスタのＮ＾＋拡散層と接続するために
   、ワード線とビット線を交差させる時にできる網目状の
   すきまにコンタクトホールを開口し、ポリシリコンによ
   って各々のメモリセルが、別々の対応するメモリセルト
   ランジスタのＮ＾＋拡散層に接続される様にした事を特
   徴とする半導体装置。