JPH02304969A

JPH02304969A - スタック型半導体記憶装置

Info

Publication number: JPH02304969A
Application number: JP1124462A
Authority: JP
Inventors: Shinichi Domae; 伸一堂前
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1989-05-19
Filing date: 1989-05-19
Publication date: 1990-12-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明はコンデンサの容量を大きくする半導体記憶装置
に係り、より詳細には、スタック型ダイナミック・ラン
ダム・アクセス・メモリに関するものである。

（従来の技術）第４図は従来のスタック型半導体記憶装置の断面図であ
り、１はＰ型シリコンで構成された半導体基板、２は半
導体基板１の表面に選択的に形成されたＮ１拡散層、３
は半導体基板１の表面に選択的に形成されたＰ０拡散層
、４は半導体基板１の表面に選択的に形成された酸化シ
リコン膜、５はトランスファ・ゲート絶縁膜、６は多結
晶シリコンで構成されたトランスファ・ゲート電極つま
りワード線、７は酸化シリコン膜で構成されたサイドウ
オール、８は酸化シリコン膜で構成されたワード線上の
層間絶縁膜、９はトランスファ・ゲートとコンデンサの
記憶ノードの接続孔、１０は多結晶シリコンで構成され
たコンデンサの記憶ノード、１１はコンデンサの絶縁膜
、１２は多結晶シリコンで構成されたセルプレート、１
３は酸化シリコン膜で構成されたセルプレート上の層間
絶縁膜、１４はトランスファ・ゲートとビット線の接続
孔、１５はポリサイドで構成されたビット線、１６は酸
化シリコン膜で構成されたビット線上の層間絶縁膜、１
７はアルミニウムで構成されたワード線の裏打ち配線、
１８は素子の保護膜である。（参考文献；例えば、別冊
日経マイクロデバイスＮ０１「実用化に向けて始動する
４ＭＤＲＡＭの全貌」、日経マグロウヒル社、１９８７
゜）以上のように構成されたスタック型半導体記憶装置
について、以下その動作を説明する。

まず書き込み動作について説明する。ワード線６の電位
が５Ｖとなることによりトランスファ・ゲートがオープ
ンとなる。このときビット線１５の電位がセルプレート
１２の電位よりも低ければ、記憶ノード１０とコンデン
サの絶縁膜１１の界面に電子が蓄積する。逆にビット線
１５の電位がセルプレート１２の電位よりも高ければ、
記憶ノード１０とコンデンサの絶縁膜１１の界面に蓄積
していた電子が放電される。このようにしてメモリ・セ
ルに１またはＯが書き込まれる。

次に読みだし動作について説明する。ワード線６の電位
が５ｖとなることによりトランスファ・ゲートがオープ
ンとなる。このとき記憶ノード１０とコンデンサの絶縁
膜１１の界面に電子が蓄積していればビット線１５の電
位がセルプレートＩ２の電位よりも低くなる。逆に記憶
ノード１０とコンデンサの絶縁膜１１の界面に電子が蓄
積していなければビット線１５の電位がセルプレート１
２の電位よりも低くならない。このようにしてメモリ・
セルから１またはＯが読み出される。

半導体記憶装置では微細化が進むにつれてコンデンサの
面積は減少するが、上記のようにコンデンサに蓄積した
電子が重要な役割をするので、一定量のコンデンサ容量
を確保する必要がある。スタック型半導体記憶装置はコ
ンデンサ容量を確保するため、コンデンサとトランスフ
ァ・ゲート上に積み上げた構造をとっている。

（発明が解決しようとする課題）しかしながら上記従来のスタック型半導体記憶装置では
ビット線の下層にコンデンサを形成するため、トランス
ファ・ゲートとビット線の接続孔および、そのマスク合
わせマージン分だけ記憶ノードの面積が制限されるので
、コンデンサをトランスファ・ゲート上に積み上げた構
造をとっているにもかかわらず、コンデンサの容量が余
り大きくならないという問題があった。

本発明は上記従来の問題点を解決するもので、コンデン
サ容量の大きなスタック型半導体記憶装置を提供するこ
とを目的とする。

（ａ題を解決するための手段）この課題を解決するために本発明のスタック型半導体記
憶装置は、絶縁膜で分離された複数の層の多結晶シリコ
ン膜で構成されるコンデンサを配線の上層に配置し、ト
ランスファ・ゲートとコンデンサの記憶ノードの接続孔
を、ワード線とビット線で囲まれた領域に形成し、トラ
ンスファ・ゲートとコンデンサの記憶ノードの隣り合う
接続孔の中心を結ぶ直線が、トランスファ・ゲートとビ
□ット線の接続孔の中心を通らない構成を有している。

（作　用）この構成によってトランスファ・ゲートとビット線の接
続孔および、そのマスク合わせマージン分だけコンデン
サの記憶ノードの面積が制限されることがないので、コ
ンデンサの容量を大きくすることができる。

（実施例）以下１本発明の一実施例について、図面を参照しながら
説明する。第１図は本発明の一実施例におけるスタック
型半導体記憶装置の平面図を示すものである。第１図に
おいて、１９は活性領域、２０はトランスファ・ゲート
電極つまりワード線、２１はトランスファ・ゲートとビ
ット線の接続孔、２２はビット線、２３はトランスファ
・ゲートとコンデンサの記憶ノードの接続孔、２４はコ
ンデンサの記憶ノードである。第２図は第１図のＡ−Ａ
’に沿った断面図であり、１はＰ型シリコン基板、２は
Ｎ“拡散層、３はＰ００拡散、４は酸化シリコン膜、５
はトランスファ・ゲート絶縁膜、６はトランスファ・ゲ
ート電極つまりワード線、７はサイドウオール、８はワ
ード線上の層間絶縁膜、１４はトランスファ・ゲートと
ビット線の接続孔、１５はビット線、１６はビット線上
の層間絶縁膜、９はトランスファ・ゲートとコンデンサ
の記憶ノードの接続孔、１０はコンデンサの記憶ノード
、１１はコンデンサの絶縁膜、Ｉ２はセルプレート、１
３はセルプレート上の層間絶縁膜、１７はワード線の裏
打ち配線、１８は素子の保護膜で、これらは従来例の構
成と同じである。以上のように構成された本実施例のス
タック型半導体記憶装置の動作については、従来例の動
作と何等変わるところがないのでここでは省略する。し
かしながら本実施例によれば、第２図のように、多結晶
シリコンで構成されたコンデンサの記憶ノード１０をポ
リサイドで構成されたビット線Ｉ５の上層に配置してい
るため、トランスファ°ゲートとビット線の接続孔およ
び、そのマスク合わせマージン分だけコンデンサの記憶
ノードの面積が制限されることがないので、第１図のよ
うに、コンデンサの容量を大きくすることができる。ま
た第１図のように、トランスファ・ゲートとコンデンサ
の記憶ノードの接続孔２３を、ワード線２０とビット線
２２で囲まれた領域に形成し、隣り合うトランスファ・
ゲートとコンデンサの記憶ノードの接続孔２３の中心を
結ぶ直線が、トランスファ・ゲートとビット線の接続孔
２１の中心を通らない構成を有し、ているので、第２図
のように、多結晶シリコンで構成されたコンデンサの記
憶ノード１０をポリサイドで構成されたビットｆｉ１５
の上層に容易に配置できる。

なお上記実施例ではコンデンサをビット線の上層に有す
る構成としたが、その代わりに、コンデンサをワード線
の裏打ち配線の上層に有する構成としてもよい。

このような本発明の第２の実施例について、以下に図面
を参照しながら説明する。第３図は本発明の第２の実施
例におけるスタック型半導体記憶装置の断面図を示すも
のである。第３図において、２５は高融点金属で構成さ
れたワード線の裏打ち配線５２６は酸化シリコン膜で構
成されたワード線の裏打ち配線上の層間絶縁膜である。

なお１はＰ型シリコン基板、２はＮ０拡散層、３はＰ３
３拡散、４は酸化シリコン膜、５はトランスファ・ゲー
ト絶縁膜、６はトランスファ・ゲート電極つまりワード
線、７はサイドウオール、８はワード線上の層間絶縁膜
、１４ばトランスファ・ゲートとビット線の接続孔、１
５はビット線、１６はビット線上の層間絶縁膜、９はト
ランスファ・ゲートとコンデンサの記憶ノードの接続孔
、　１０はコンデンサの記憶ノード、１１はコンデンサ
の絶縁膜、１２はセルプレート、１８は素子の保護膜で
、これらは従来例及び第１の実施例の構成と同じである
。以上のように構成された第２の実施例のスタック型半
導体記憶装置の動作については、従来例及び第１の実施
例の動作と何等変わるところがないのでここでは省略す
る。しかしながら本実施例によれば、第３図のように、
多結晶シリコンで構成されたコンデンサの記憶ノード１
０を高融点金属で構成されたワード線の裏打ち配線２５
の上層に配置しているため、トランスファ・ゲートとビ
ット線の接続孔および、そのマスク合わせマージン分だ
けコンデンサの記憶ノードの面積が制限されることがな
いので、コンデンサの容量を大きくすることができる。

また第１の実施例のように、トランスファ・ゲートとコ
ンデンサの記憶ノードの接続孔を、ワード線とビット線
で囲まれた領域に形成し、隣り合うトランスファ・ゲー
トとコンデンサの記憶ノードの接続孔の中心を結ぶ直線
が、トランスファ・ゲートとビット線の接続孔の中心を
通らない構成を有しているので、第３図のように、多結
晶シリコンで構成されたコンデンサの記憶ノード１０を
高融点金属で構成されたワード線の裏打ち配線２５の上
層に容易に配置できる。さらに従来例の場合には、上層
の配線の平坦化のために、多結晶シリコンで構成された
コンデンサの記憶ノードの膜厚が制限されたが、本発明
の第２の実施例においては、第３図のようにコンデンサ
の上層には配線がないので、多結晶シリコンで構成され
たコンデンサの記憶ノード１０の膜厚の増大により表面
積の増加が図れるので、コンデンサの容量の増加を図る
ことができる。

（発明の効果）本発明は、コンデンサをビット線の上層にまたはワード
線の裏打ち配線の上層に設けることにより、コンデンサ
の容量を大きくすることができる優れたスタック型半導
体記憶装置を実現できるものである。

【図面の簡単な説明】

第１図は本発明の一実施例におけるスタック型半導体記
憶装置の平面図、第２図は第１図のＡ−Ａ′に沿った断
面図、第３図は本発明の第２の実施例におけるスタック
型半導体記憶装置の断面図、第４図は従来のスタック型
半導体記憶装置の断面図である。１・・・Ｐ型シリコン基板（半導体基板）、２・・・Ｎ
０拡散層、　　３・・・Ｐ３３拡散、　４・・・ａ化シ
リコン膜、　　５・・・トランスファ・ゲート絶縁膜、
　６・・・トランスファ・ゲートｆ！！極つまりワード
線、　　７・・・サイドウオール、８・・・ワード線上
の層間絶縁膜、９・・・トランスファ・ゲートとコンデ
ンサの記憶ノードの接続孔、　１０・・・コンデンサの
記憶ノード、　１１・・・コンデンサの絶縁膜、１２・
・・セルプレート、　１３・・・セルプレート上の層間
絶縁膜、　１４・・・トランスファ・ゲートとビット線
の接続孔、　１５・・・ビット線、　１６・・・ビット
線上の層間絶縁膜、１７・・・ワード線の良打ち配線、
　１８・・・素子の保護膜、　１９・・・活性領域、　
２０・・・トランスファ・ゲート電極（ワード線）、２
１・・・トランスファ・ゲートとビット線の接続孔、　
２２・・・ビット線、　２３・・・トランスファ・ゲー
トとコンデンサの言己憶ノードの接続孔、　２４・・・
コンデンサの記憶ノード、　２５・・・ワード線の裏打
ち配線、２６・・・ワード線の裏打ち配線上の層間絶縁
膜・第１図Ａ第２図］１−・Ｐ１シリコンＸ５．オ反　　　　　　　　　　　
　　１５−・−ビ・・ノド孝泉２、−、Ｎ十才広脚Ｕ響
　　　　　　　　　　　　　　　　　　　　　１６・・
・ヒ゛・ソト靜１Ｅの眉間隼巳橡隈３・・−Ｐ＋潮層　
　　　　　　　　　　　　　　　　　　　　　９−＝　
ドア：／スフ７・ゲニトどコンデンサの４−−一政賠ヒ
シリコンＮ−宮己１魚ノードの物時先孔５・−トフンス
ファーリ′−ト孝色牟禾７１Ｊ’Ｌ　　　　　　　　１
０−・−コンテ”ンサの官己憔リート′６・−トランス
ファ・ゲート＠左坐つＪリワード年峻　　　　　１１・
・・コンデンサの氷シ唱訊笑７・・−サイドウオール　
　　　　　　　　　　　　　　１２−・・セルブレート
８・−・ワード先の層Ｍｅ橡議　　　　　　　　　１３
−・じレフーート上の層開柁懸１４−＋ランスファ・ケ
ート２ピ゛ツト矛泉の咽１吠ｊし　　　１７・・７−Ｆ
季製の裏才丁方配考泉１８・−素３二のイ３テ１．ｉＪ
亨１第３図１Ｒ２５−ワ′−ト杢艮の夏才丁５自己牛勢２６・・ワード
棟の長１オコー５距己棟上のＫＮ犯ヤ關芙第４図

Claims

【特許請求の範囲】

（１）絶縁膜で分離された複数の層の多結晶シリコン膜
で構成されるコンデンサを、ワード線及びビット線の上
層に有する、スタック型半導体記憶装置。
（２）絶縁膜で分離された複数の層の多結晶シリコン膜
で構成されるコンデンサを、ワード線及びビット線及び
ワード線の裏打ち配線の上層に有する、スタック型半導
体記憶装置。
（３）メモリセルにおいて、トランスファ・ゲートとコ
ンデンサの記憶ノードの接続孔を、ワード線とビット線
で囲まれた領域に形成する、請求項（１）又は（２）記
載のスタック型半導体記憶装置。
（４）メモリセルにおいて、トランスファ・ゲートとコ
ンデンサの記憶ノードの隣り合う接続孔の中心を結ぶ直
線が、トランスファ・ゲートとビット線の接続孔の中心
を通らない、請求項（３）記載のスタック型半導体記憶
装置。