JPH0529577A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0529577A JPH0529577A JP3204914A JP20491491A JPH0529577A JP H0529577 A JPH0529577 A JP H0529577A JP 3204914 A JP3204914 A JP 3204914A JP 20491491 A JP20491491 A JP 20491491A JP H0529577 A JPH0529577 A JP H0529577A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- capacitors
- transistor
- parallel
- storage node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 メモリセルの高集積化に伴ってキャパシタの
占有面積が減少しても、情報記憶に十分な電荷容量を得
ることができる半導体記憶装置を提供する。 【構成】 メモリセルは、１ビット分の情報を読み書き
する１個のトランジスタとこのトランジスタの上部に互
いに並列接続されて積み重ねられた３層のキャパシタと
を備える。キャパシタの並列増設による容量増加によっ
て、情報記憶に必要な電荷容量を確保する。
占有面積が減少しても、情報記憶に十分な電荷容量を得
ることができる半導体記憶装置を提供する。 【構成】 メモリセルは、１ビット分の情報を読み書き
する１個のトランジスタとこのトランジスタの上部に互
いに並列接続されて積み重ねられた３層のキャパシタと
を備える。キャパシタの並列増設による容量増加によっ
て、情報記憶に必要な電荷容量を確保する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にダイナミック型メモリセルにおけるキャパシタの構
成に関するものである。
特にダイナミック型メモリセルにおけるキャパシタの構
成に関するものである。
【０００２】
【従来の技術】半導体記憶装置の一つとして、多数のダ
イナミック型メモリセルからなるダイナミック型ランダ
ムアクセスメモリ（ＤＲＡＭ）が開発されている。この
ＤＲＡＭにおけるメモリセル構造としては、半導体基板
上に形成したトランジスタに隣接して平坦なキャパシタ
を形成するプレーナ型構造が開発初期には採用されてい
た。ところが、半導体記憶装置の高密度化に伴った微細
化によりキャパシタの容量が減少し、ソフトエラー等の
ノイズに対して十分な電荷容量を確保することが困難で
あるという問題があった。この問題を解決するために、
各トランジスタの上部にキャパシタを積み重ねた構成を
なす、スタック型メモリセル構造が考案され、ＤＲＡＭ
の生産に寄与している。
イナミック型メモリセルからなるダイナミック型ランダ
ムアクセスメモリ（ＤＲＡＭ）が開発されている。この
ＤＲＡＭにおけるメモリセル構造としては、半導体基板
上に形成したトランジスタに隣接して平坦なキャパシタ
を形成するプレーナ型構造が開発初期には採用されてい
た。ところが、半導体記憶装置の高密度化に伴った微細
化によりキャパシタの容量が減少し、ソフトエラー等の
ノイズに対して十分な電荷容量を確保することが困難で
あるという問題があった。この問題を解決するために、
各トランジスタの上部にキャパシタを積み重ねた構成を
なす、スタック型メモリセル構造が考案され、ＤＲＡＭ
の生産に寄与している。
【０００３】図４は、このようなスタック型メモリセル
構造をなす従来の半導体記憶装置の断面図である。図に
おいて、41はＳｉ半導体基板を示す。素子形成領域の半
導体基板41上にはセレクトトランジスタのゲート電極42
が形成され、セレクトトランジスタのソース・ドレイン
領域にはビット線43が接続されている。セレクトトラン
ジスタの上部には、下部電極であるストレージノード44
及び上部電極であるセルプレート45から構成されるキャ
パシタが積み重ねられている。この構造では、トランジ
スタの上部にキャパシタを積み重ねることにより、キャ
パシタの容量を増加させるようにしている。
構造をなす従来の半導体記憶装置の断面図である。図に
おいて、41はＳｉ半導体基板を示す。素子形成領域の半
導体基板41上にはセレクトトランジスタのゲート電極42
が形成され、セレクトトランジスタのソース・ドレイン
領域にはビット線43が接続されている。セレクトトラン
ジスタの上部には、下部電極であるストレージノード44
及び上部電極であるセルプレート45から構成されるキャ
パシタが積み重ねられている。この構造では、トランジ
スタの上部にキャパシタを積み重ねることにより、キャ
パシタの容量を増加させるようにしている。
【０００４】ところが、近年では半導体記憶装置の高密
度化が更に進行し、キャパシタのために占有できる面積
が更に減少しているので、キャパシタの容量の減少を抑
制するための更なる改良が望まれている。現在、試みら
れている改良は２つの基本概念に基づいてなされてい
る。まず、第１の概念は、トランジスタに接続されるキ
ャパシタの下部電極（ストレージノード）の形状を３次
元的に入り組ませた形状としてキャパシタの表面積を大
きくしようとする考えである。第２の概念は、トランジ
スタの活性領域とビット線との配線を接続領域以外にず
らせて、この配線の上部に比較的自由なレイアウトにて
キャパシタを形成しようとする考えである。第２の概念
に基づくメモリセル構造は、シールデッドビット線構造
と呼ばれている。
度化が更に進行し、キャパシタのために占有できる面積
が更に減少しているので、キャパシタの容量の減少を抑
制するための更なる改良が望まれている。現在、試みら
れている改良は２つの基本概念に基づいてなされてい
る。まず、第１の概念は、トランジスタに接続されるキ
ャパシタの下部電極（ストレージノード）の形状を３次
元的に入り組ませた形状としてキャパシタの表面積を大
きくしようとする考えである。第２の概念は、トランジ
スタの活性領域とビット線との配線を接続領域以外にず
らせて、この配線の上部に比較的自由なレイアウトにて
キャパシタを形成しようとする考えである。第２の概念
に基づくメモリセル構造は、シールデッドビット線構造
と呼ばれている。
【０００５】以下、このような基本概念に基づいて提案
されているメモリセル構造の従来例について、具体的に
説明する。
されているメモリセル構造の従来例について、具体的に
説明する。
【０００６】1988年ＩＤＥＭ予稿集のpp.592-595「３−
Dimensional Stacked Capacitor Cell for 16M and 64M
DRAMs」（以下、第１従来例という）では、３次元的に
入り組んだフィン構造のキャパシタをシールデッドビッ
ト線上に形成し、キャパシタの表面積の増大を図ってい
る。
Dimensional Stacked Capacitor Cell for 16M and 64M
DRAMs」（以下、第１従来例という）では、３次元的に
入り組んだフィン構造のキャパシタをシールデッドビッ
ト線上に形成し、キャパシタの表面積の増大を図ってい
る。
【０００７】また、1989年ＶＬＳＩシンポジウム予稿集
のpp.69-70「Novel Stacked Capacitor Cell for 64Mb
DRAM」（以下、第２従来例という）では、スタック型の
キャパシタの側壁面積を増大させるために、円筒形のキ
ャパシタ構造が示されている。なお、この第２従来例で
はシールデッドビット線構造を採用していない。
のpp.69-70「Novel Stacked Capacitor Cell for 64Mb
DRAM」（以下、第２従来例という）では、スタック型の
キャパシタの側壁面積を増大させるために、円筒形のキ
ャパシタ構造が示されている。なお、この第２従来例で
はシールデッドビット線構造を採用していない。
【０００８】また、1989年ＩＤＥＭ予稿集のpp.31-34
「A Spread Stacked Capacitor (SSC)Cell for 64MBIT
DRAMs 」（以下、第３従来例という）では、シールデッ
ドビット線構造の利点を活かして、隣のキャパシタのス
トレージノード接続点ぎりぎりまで横方向にストレージ
ノードを延ばしている。従って、この第３従来例では、
隣合ったストレージノードはそれぞれ互いに縦方向で段
違いとなっている。
「A Spread Stacked Capacitor (SSC)Cell for 64MBIT
DRAMs 」（以下、第３従来例という）では、シールデッ
ドビット線構造の利点を活かして、隣のキャパシタのス
トレージノード接続点ぎりぎりまで横方向にストレージ
ノードを延ばしている。従って、この第３従来例では、
隣合ったストレージノードはそれぞれ互いに縦方向で段
違いとなっている。
【０００９】更に、1990年ＶＬＳＩシンポジウム予稿集
のpp.13-14「A 1.28μｍ2 Bit-LineShielded Memory Ce
ll Technology for 64Mb DRAMs」（以下、第４従来例と
いう）では、シールデッドビット線構造と第２従来例に
類似した立体的なキャパシタの形状との組み合わせまた
はその他の技術をを採用して、 64Mb DRAMを実際に作製
している。
のpp.13-14「A 1.28μｍ2 Bit-LineShielded Memory Ce
ll Technology for 64Mb DRAMs」（以下、第４従来例と
いう）では、シールデッドビット線構造と第２従来例に
類似した立体的なキャパシタの形状との組み合わせまた
はその他の技術をを採用して、 64Mb DRAMを実際に作製
している。
【００１０】
【発明が解決しようとする課題】上述した各従来例にお
ける問題点について説明する。
ける問題点について説明する。
【００１１】前述したように、メモリセルの高集積化に
伴って、キャパシタの占有面積は減少していくので、メ
モリ動作に必要な電荷容量を確保するためには、キャパ
シタをより立体的な構造としてその表面積を増加させる
必要がある。このときキャパシタ部分は縦方向の厚みが
増すので、従来構造ではキャパシタの上層からのビット
線の接続が困難となり、キャパシタの表面積増加を制限
する要因となる。シールデッドビット線構造を採用しな
い第２従来例では、この点に関して問題がある。
伴って、キャパシタの占有面積は減少していくので、メ
モリ動作に必要な電荷容量を確保するためには、キャパ
シタをより立体的な構造としてその表面積を増加させる
必要がある。このときキャパシタ部分は縦方向の厚みが
増すので、従来構造ではキャパシタの上層からのビット
線の接続が困難となり、キャパシタの表面積増加を制限
する要因となる。シールデッドビット線構造を採用しな
い第２従来例では、この点に関して問題がある。
【００１２】シールデッドビット線構造の採用により、
スタック型のキャパシタにおけるストレージノードの縦
方向の設計自由度が増すので、第１，３，４従来例のよ
うに複雑な形状のキャパシタを形成することにより、電
荷容量を増加させることができる。しかしながら、複雑
な形状のキャパシタを形成するためには、ストレージノ
ードの形成時に煩雑でしかも特殊なプロセス技術を必要
とするので、実際の生産ラインにおいては大きな障害と
なる。具体的には、第１従来例では、フィン構造を形成
するためにウエットエッチング工程が必要であるし、第
３従来例では、隣合ったキャパシタは夫々別のパターン
形成工程を経るので工程が煩雑である。更に、第１，３
従来例では共に、セルプレート（上部電極）の埋め込み
に特殊な技術を要する。第４従来例では、極めて正確な
位置合わせが必要なポリイミドのパターニング，レジス
トエッチバック，アッシング等において高い制御性が要
求される特殊な技術を要する。このように各従来例とも
煩雑または特殊なプロセス技術が必要であるので、実際
の大量生産ラインにおいては歩留りが低くなり実行し難
いという問題点がある。
スタック型のキャパシタにおけるストレージノードの縦
方向の設計自由度が増すので、第１，３，４従来例のよ
うに複雑な形状のキャパシタを形成することにより、電
荷容量を増加させることができる。しかしながら、複雑
な形状のキャパシタを形成するためには、ストレージノ
ードの形成時に煩雑でしかも特殊なプロセス技術を必要
とするので、実際の生産ラインにおいては大きな障害と
なる。具体的には、第１従来例では、フィン構造を形成
するためにウエットエッチング工程が必要であるし、第
３従来例では、隣合ったキャパシタは夫々別のパターン
形成工程を経るので工程が煩雑である。更に、第１，３
従来例では共に、セルプレート（上部電極）の埋め込み
に特殊な技術を要する。第４従来例では、極めて正確な
位置合わせが必要なポリイミドのパターニング，レジス
トエッチバック，アッシング等において高い制御性が要
求される特殊な技術を要する。このように各従来例とも
煩雑または特殊なプロセス技術が必要であるので、実際
の大量生産ラインにおいては歩留りが低くなり実行し難
いという問題点がある。
【００１３】本発明はかかる事情に鑑みてなされたもの
であり、１個のトランジスタに対して数個のキャパシタ
を用意し、これらを互いに電気的に並列接続して所望の
電気容量を得るように構成することにより、メモリセル
の高集積化に伴ってキャパシタの占有面積が減少して
も、情報記憶に十分な電荷容量を得ることができ、また
その製造過程において煩雑または特殊なプロセス技術が
必要ではない半導体記憶装置を提供することを目的とす
る。
であり、１個のトランジスタに対して数個のキャパシタ
を用意し、これらを互いに電気的に並列接続して所望の
電気容量を得るように構成することにより、メモリセル
の高集積化に伴ってキャパシタの占有面積が減少して
も、情報記憶に十分な電荷容量を得ることができ、また
その製造過程において煩雑または特殊なプロセス技術が
必要ではない半導体記憶装置を提供することを目的とす
る。
【００１４】
【課題を解決するための手段】本発明に係る半導体記憶
装置は、トランジスタ及びキャパシタを電気的に接続し
てなる複数のメモリセルを半導体基板上に備えた半導体
記憶装置において、前記各メモリセルは、１ビット分の
情報を読み書きする１個のトランジスタと、該トランジ
スタに積層形成され互いに並列接続された複数のキャパ
シタとを有することを特徴とする。
装置は、トランジスタ及びキャパシタを電気的に接続し
てなる複数のメモリセルを半導体基板上に備えた半導体
記憶装置において、前記各メモリセルは、１ビット分の
情報を読み書きする１個のトランジスタと、該トランジ
スタに積層形成され互いに並列接続された複数のキャパ
シタとを有することを特徴とする。
【００１５】
【作用】本発明の半導体記憶装置では、１個のトランジ
スタの上部に互いに並列接続された複数のキャパシタが
積み重ねられているので、１個のトランジスタに単一の
キャパシタを備える場合に比べて、１個のトランジスタ
によって読み書きを制御される１ビット分の情報に対し
て電荷容量がより増大する。そして、メモリセルの高集
積化に伴ってキャパシタの占有面積が減少しても、キャ
パシタの並列増設による容量増加によって必要な電荷容
量を確保できる。
スタの上部に互いに並列接続された複数のキャパシタが
積み重ねられているので、１個のトランジスタに単一の
キャパシタを備える場合に比べて、１個のトランジスタ
によって読み書きを制御される１ビット分の情報に対し
て電荷容量がより増大する。そして、メモリセルの高集
積化に伴ってキャパシタの占有面積が減少しても、キャ
パシタの並列増設による容量増加によって必要な電荷容
量を確保できる。
【００１６】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて具体的に説明する。
いて具体的に説明する。
【００１７】図１は本発明に係る半導体記憶装置の構成
を示す断面図であり、図１に示す実施例では、１ビット
分の情報を読み書きする１個のメモリセルを、１個のセ
レクトトランジスタと３個の並列接続のキャパシタとに
より構成している。つまり、セレクトトランジスタの上
部に、上下に対向して配置された上部電極と下部電極と
が誘電体膜を挟み込む構造をなす３個のスタック型のキ
ャパシタが十分な絶縁性を保って積み重ねられており、
これらの３個のキャパシタは互いに並列接続されてい
る。
を示す断面図であり、図１に示す実施例では、１ビット
分の情報を読み書きする１個のメモリセルを、１個のセ
レクトトランジスタと３個の並列接続のキャパシタとに
より構成している。つまり、セレクトトランジスタの上
部に、上下に対向して配置された上部電極と下部電極と
が誘電体膜を挟み込む構造をなす３個のスタック型のキ
ャパシタが十分な絶縁性を保って積み重ねられており、
これらの３個のキャパシタは互いに並列接続されてい
る。
【００１８】図１において、１はｐ型のＳｉ半導体基板
を示す。素子形成領域の半導体基板１上には、ｎチャン
ネルのセレクトトランジスタのゲート電極２及びソース
・ドレイン領域が形成され、このソース・ドレイン領域
には、下層3aがポリＳｉであり上層3bがＷＳｉ2 である
ビット線３が接続されている。トランジスタ活性領域と
ビット線３とは、両者の接続領域以外の領域では重なら
ないようなレイアウト（シールデッドビット線構造）と
している。セレクトトランジスタの直上には、誘電体膜
（図示せず）を介在させて下部電極であるポリＳｉの第
１ストレージノード４及び上部電極である第１セルプレ
ート５から構成されるスタック型の第１キャパシタが形
成されている。シールデッドビット線構造の採用により
ストレージノード４の面積を拡張させて、第１セルプレ
ート５が第１ストレージノード４を被覆しない領域を設
けている。第１キャパシタの上部には、誘電体膜（図示
せず）を介在させて下部電極である第２ストレージノー
ド６及び上部電極である第２セルプレート７から構成さ
れるスタック型の第２キャパシタが形成されている。第
２キャパシタの第２ストレージノード６と第１キャパシ
タの第１ストレージノード４とは、第１セルプレート５
に覆われていない領域において接続されており、この接
続によって、第１キャパシタ及び第２キャパシタが並列
接続されている。また、第２キャパシタの上部には、誘
電体膜（図示せず）を介在させて下部電極である第３ス
トレージノード８及び上部電極である第３セルプレート
９から構成されるスタック型の第３キャパシタが形成さ
れており、第３キャパシタの第３ストレージノード８と
第２キャパシタの第２ストレージノード６とは、第２セ
ルプレート７に覆われていない領域において接続されて
いて、この接続によって、第２キャパシタ及び第３キャ
パシタが並列接続されている。
を示す。素子形成領域の半導体基板１上には、ｎチャン
ネルのセレクトトランジスタのゲート電極２及びソース
・ドレイン領域が形成され、このソース・ドレイン領域
には、下層3aがポリＳｉであり上層3bがＷＳｉ2 である
ビット線３が接続されている。トランジスタ活性領域と
ビット線３とは、両者の接続領域以外の領域では重なら
ないようなレイアウト（シールデッドビット線構造）と
している。セレクトトランジスタの直上には、誘電体膜
（図示せず）を介在させて下部電極であるポリＳｉの第
１ストレージノード４及び上部電極である第１セルプレ
ート５から構成されるスタック型の第１キャパシタが形
成されている。シールデッドビット線構造の採用により
ストレージノード４の面積を拡張させて、第１セルプレ
ート５が第１ストレージノード４を被覆しない領域を設
けている。第１キャパシタの上部には、誘電体膜（図示
せず）を介在させて下部電極である第２ストレージノー
ド６及び上部電極である第２セルプレート７から構成さ
れるスタック型の第２キャパシタが形成されている。第
２キャパシタの第２ストレージノード６と第１キャパシ
タの第１ストレージノード４とは、第１セルプレート５
に覆われていない領域において接続されており、この接
続によって、第１キャパシタ及び第２キャパシタが並列
接続されている。また、第２キャパシタの上部には、誘
電体膜（図示せず）を介在させて下部電極である第３ス
トレージノード８及び上部電極である第３セルプレート
９から構成されるスタック型の第３キャパシタが形成さ
れており、第３キャパシタの第３ストレージノード８と
第２キャパシタの第２ストレージノード６とは、第２セ
ルプレート７に覆われていない領域において接続されて
いて、この接続によって、第２キャパシタ及び第３キャ
パシタが並列接続されている。
【００１９】次に、このような構成をなす本発明の半導
体記憶装置の製造手順について、その工程を示す図２，
図３を参照して説明する。
体記憶装置の製造手順について、その工程を示す図２，
図３を参照して説明する。
【００２０】まず、ｐ型のＳｉ半導体基板１上に、ゲー
ト電極２を有するｎチャンネルトランジスタをセレクト
トランジスタとして形成する（図２（ａ））。次いで、
ＷＳｉ2 ／ポリＳｉのポリサイド構造を持つビット線３
をセレクトトランジスタのソース・ドレイン領域に接続
するように結線する（図２（ｂ））。この際、トランジ
スタ活性領域とビット線３とは、ビット線接続領域以外
では重ならないようなレイアウトにして、後段の工程で
ビット線３より上方に形成する第１キャパシタからセレ
クトトランジスタへの接続においてビット線３が邪魔に
ならないようにする。次に、全面に絶縁膜11を形成し、
第１キャパシタ接続用のコンタクトホール12を開口する
（図２（ｃ））。
ト電極２を有するｎチャンネルトランジスタをセレクト
トランジスタとして形成する（図２（ａ））。次いで、
ＷＳｉ2 ／ポリＳｉのポリサイド構造を持つビット線３
をセレクトトランジスタのソース・ドレイン領域に接続
するように結線する（図２（ｂ））。この際、トランジ
スタ活性領域とビット線３とは、ビット線接続領域以外
では重ならないようなレイアウトにして、後段の工程で
ビット線３より上方に形成する第１キャパシタからセレ
クトトランジスタへの接続においてビット線３が邪魔に
ならないようにする。次に、全面に絶縁膜11を形成し、
第１キャパシタ接続用のコンタクトホール12を開口する
（図２（ｃ））。
【００２１】ポリＳｉからなる第１ストレージノード４
を成膜した後、誘電体膜を介して第１セルプレート５を
成膜してスタック型の第１キャパシタを形成する（図３
（ａ））。この際、第１ストレージノード４の上面全域
に第１セルプレート５を形成するのでなく、一部の領域
は第１ストレージノード４を露出させておく。ビット線
がキャパシタより上方にあるような構造ではストレージ
ノードの形状は制約されるが、本実施例ではこのような
制約を受けないので平坦部において第１ストレージノー
ド４を大きめに形成できる。
を成膜した後、誘電体膜を介して第１セルプレート５を
成膜してスタック型の第１キャパシタを形成する（図３
（ａ））。この際、第１ストレージノード４の上面全域
に第１セルプレート５を形成するのでなく、一部の領域
は第１ストレージノード４を露出させておく。ビット線
がキャパシタより上方にあるような構造ではストレージ
ノードの形状は制約されるが、本実施例ではこのような
制約を受けないので平坦部において第１ストレージノー
ド４を大きめに形成できる。
【００２２】形成した第１キャパシタ上に絶縁膜21を形
成し、第１ストレージノード４が露出している領域にお
いてコンタクトホール22を開口する（図３（ｂ））。次
に、第１キャパシタの形成時と同様に、第２ストレージ
ノード６，第２セルプレート７を成膜してスタック型の
第２キャパシタを、第１キャパシタに並列接続させて形
成する（図３（ｃ））。以後、全く同様の工程により、
第２キャパシタ上にスタック型の第３キャパシタを形成
すれば、図１に示すようなキャパシタ３層構造の半導体
記憶装置を製造できる。
成し、第１ストレージノード４が露出している領域にお
いてコンタクトホール22を開口する（図３（ｂ））。次
に、第１キャパシタの形成時と同様に、第２ストレージ
ノード６，第２セルプレート７を成膜してスタック型の
第２キャパシタを、第１キャパシタに並列接続させて形
成する（図３（ｃ））。以後、全く同様の工程により、
第２キャパシタ上にスタック型の第３キャパシタを形成
すれば、図１に示すようなキャパシタ３層構造の半導体
記憶装置を製造できる。
【００２３】なお、上述した実施例では３層のキャパシ
タを有する構造としたが、キャパシタの積層数はこれに
限定されるわけではなく、所望の電荷容量の大小に応じ
てこの積層数は任意に選択してよい。所望の電荷容量が
得られる範囲内で、できるだけ作製し易い積層数を選択
することが望ましい。
タを有する構造としたが、キャパシタの積層数はこれに
限定されるわけではなく、所望の電荷容量の大小に応じ
てこの積層数は任意に選択してよい。所望の電荷容量が
得られる範囲内で、できるだけ作製し易い積層数を選択
することが望ましい。
【００２４】
【発明の効果】以上のように、本発明の半導体記憶装置
は、１個のトランジスタに対して互いに並列接続された
複数のキャパシタを割り当ててトランジスタの上部に積
層する構成としたので、キャパシタ占有面積が大幅に縮
小されるような超高密度記憶装置においても、情報記憶
に必要な電荷容量を確保することができる。また、各キ
ャパシタを増設する工程は従来のスタック型のキャパシ
タの作製工程と同じであるので、煩雑または特殊なプロ
セス技術を必要とすることなく容易に各キャパシタを作
製できる。
は、１個のトランジスタに対して互いに並列接続された
複数のキャパシタを割り当ててトランジスタの上部に積
層する構成としたので、キャパシタ占有面積が大幅に縮
小されるような超高密度記憶装置においても、情報記憶
に必要な電荷容量を確保することができる。また、各キ
ャパシタを増設する工程は従来のスタック型のキャパシ
タの作製工程と同じであるので、煩雑または特殊なプロ
セス技術を必要とすることなく容易に各キャパシタを作
製できる。
【図１】本発明に係る半導体記憶装置の構造を示す断面
図である。
図である。
【図２】図１に示す半導体記憶装置の製造工程の中間段
階を示す断面図である。
階を示す断面図である。
【図３】図１に示す半導体記憶装置の製造工程の中間段
階を示す断面図である。
階を示す断面図である。
【図４】従来の半導体記憶装置の構造を示す断面図であ
る。
る。
１ Ｓｉ半導体基板 ２ ゲート電極 ３ ビット線 ４ 第１ストレージノード ５ 第１セルプレート ６ 第２ストレージノード ７ 第２セルプレート ８ 第３ストレージノード ９ 第３セルプレート
Claims (1)
- 【特許請求の範囲】 【請求項１】 トランジスタ及びキャパシタを電気的に
接続してなる複数のメモリセルを半導体基板上に備えた
半導体記憶装置において、前記各メモリセルは、１ビッ
ト分の情報を読み書きする１個のトランジスタと、該ト
ランジスタに積層形成され互いに並列接続された複数の
キャパシタとを有することを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3204914A JPH0529577A (ja) | 1991-07-19 | 1991-07-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3204914A JPH0529577A (ja) | 1991-07-19 | 1991-07-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529577A true JPH0529577A (ja) | 1993-02-05 |
Family
ID=16498471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3204914A Pending JPH0529577A (ja) | 1991-07-19 | 1991-07-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529577A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010109338A (ja) * | 2008-09-30 | 2010-05-13 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置 |
| JP2012129512A (ja) * | 2010-11-24 | 2012-07-05 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置 |
-
1991
- 1991-07-19 JP JP3204914A patent/JPH0529577A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010109338A (ja) * | 2008-09-30 | 2010-05-13 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置 |
| JP2012129512A (ja) * | 2010-11-24 | 2012-07-05 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置 |
| JP2017183741A (ja) * | 2010-11-24 | 2017-10-05 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9786670B2 (en) | 2010-11-24 | 2017-10-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5578847A (en) | Dynamic semiconductor memory device with higher density bit line/word line layout | |
| US5049957A (en) | MOS type dynamic random access memory | |
| JPH0412564A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH10223860A (ja) | 半導体装置及びその製造方法 | |
| US5177574A (en) | Semiconductor memory device having a stacked type capacitor and manufacturing method therefor | |
| JPH0637280A (ja) | 半導体記憶装置 | |
| US5886375A (en) | SRAM having improved soft-error immunity | |
| JPH05251657A (ja) | 半導体メモリセルとその製造方法 | |
| US6188095B1 (en) | 6¼ f2 DRAM cell structure with four nodes per bitline-stud and two topological wordline levels | |
| JPH04304670A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH03284873A (ja) | 積層構造の電荷蓄積部を有する半導体記憶装置の製造方法 | |
| JPS62190869A (ja) | 半導体記憶装置 | |
| JP2001148471A (ja) | 半導体集積回路装置 | |
| JPH01100960A (ja) | 半導体集積回路装置 | |
| JPH0529577A (ja) | 半導体記憶装置 | |
| JPH098252A (ja) | 半導体記憶装置及びその製造方法 | |
| US5219781A (en) | Method for manufacturing semiconductor memory device having a stacked type capacitor | |
| JP3147144B2 (ja) | 半導体装置及びその製造方法 | |
| JP3646423B2 (ja) | 半導体記憶装置 | |
| JPH0691216B2 (ja) | 半導体記憶装置 | |
| JPH01302852A (ja) | 半導体メモリのメモリセル構造 | |
| JPH04251972A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH05304271A (ja) | トレンチ型メモリセル | |
| JP2835414B2 (ja) | 半導体装置 | |
| JPH03155665A (ja) | 半導体メモリ装置 |