JPH03136276A - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JPH03136276A JPH03136276A JP1273970A JP27397089A JPH03136276A JP H03136276 A JPH03136276 A JP H03136276A JP 1273970 A JP1273970 A JP 1273970A JP 27397089 A JP27397089 A JP 27397089A JP H03136276 A JPH03136276 A JP H03136276A
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- 239000003990 capacitor Substances 0.000 claims abstract description 36
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 12
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 7
- 238000000059 patterning Methods 0.000 claims abstract description 6
- 230000010354 integration Effects 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract description 2
- 230000002708 enhancing effect Effects 0.000 abstract 1
- 238000009413 insulation Methods 0.000 description 3
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
-
- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
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-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Landscapes
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１概要］
タイナミック型の半導体記憶装置に関し、ヒント線にア
ルミを使用して高速読み出しを可能とし、かつ集積度を
向上させながら接続電極上のビット線の膜厚を充分確保
して信頼性を向上させることをｌ０りとし、 基板に形成される一つの転送トランジスタと一つのキャ
パシタとから一つのセルが構成されるダイナミックＲＡ
Ｍであって、転送トランジスタのソース上にポリＳｉ層
で形成される接続電極をキャパシタの上方を通過して配
線し、該キャパシタの上方または平坦部で該接続電極を
アルミ層をパターニングして形成されるビット線と接続
して構成する。
ルミを使用して高速読み出しを可能とし、かつ集積度を
向上させながら接続電極上のビット線の膜厚を充分確保
して信頼性を向上させることをｌ０りとし、 基板に形成される一つの転送トランジスタと一つのキャ
パシタとから一つのセルが構成されるダイナミックＲＡ
Ｍであって、転送トランジスタのソース上にポリＳｉ層
で形成される接続電極をキャパシタの上方を通過して配
線し、該キャパシタの上方または平坦部で該接続電極を
アルミ層をパターニングして形成されるビット線と接続
して構成する。
［産業上の利用分野コ
この発明はダイナミックＲＡＭ等の半導体装置に関する
ものである。
ものである。
ダイナミックＲＡＭは転送トランジスタとＷｉｇ容量と
で一つのセルが構成され、蓄積容量に電荷を蓄えること
により情報を記憶する。このようなダイナミックＲＡＭ
の微細化を進めると各セルの転送トランジスタ及びキャ
パシタの占有面積が益々小さくなっている。
で一つのセルが構成され、蓄積容量に電荷を蓄えること
により情報を記憶する。このようなダイナミックＲＡＭ
の微細化を進めると各セルの転送トランジスタ及びキャ
パシタの占有面積が益々小さくなっている。
［従来の技術］
従来のダイナミックＲＡＭを構成するセルの一例を第４
図に従って説明すると、基板１上に形成された転送トラ
ンジスタのソース２−１には接続電極３が形成され、ド
レイン４上にはキャパシタ酸化膜５とキャパシタ対向電
極１２と蓄積電極６か形成され、接続電極３と蓄積電極
６との間にワード線７かそれぞれ形成されている。そし
て、その上層には接続電極３に接続されるビット線８が
絶縁膜９上にパターニングされている。
図に従って説明すると、基板１上に形成された転送トラ
ンジスタのソース２−１には接続電極３が形成され、ド
レイン４上にはキャパシタ酸化膜５とキャパシタ対向電
極１２と蓄積電極６か形成され、接続電極３と蓄積電極
６との間にワード線７かそれぞれ形成されている。そし
て、その上層には接続電極３に接続されるビット線８が
絶縁膜９上にパターニングされている。
このように構成される各セルの十面柘成を第５図に従っ
て説明すると、各ワード線７は同図において縮方向に多
数列形成され、これらは基板１上にＣＶＤ法により形成
される第−層ポリＳ１をパターニングすることにより同
時に形成される。接続電極３及びセルキャパシタの蓄積
電極６は同図において横方向に多数の列状に形成され、
各列において接続電極３と蓄積電極６とか規則的に形成
され、これらは基板１上に形成される第二層ポリＳｉを
パターニングすることにより同時に形成される。そして
、接続電極３及び蓄ｍ電極６がパタニングされな各列上
において絶縁ｒｙＡ９上にビット線８かパターニングさ
れ、接続電極３上においてその絶縁ｗＡ９に形成された
コンタクトホール１０で接続電極３とビット線８とか接
続されている。
て説明すると、各ワード線７は同図において縮方向に多
数列形成され、これらは基板１上にＣＶＤ法により形成
される第−層ポリＳ１をパターニングすることにより同
時に形成される。接続電極３及びセルキャパシタの蓄積
電極６は同図において横方向に多数の列状に形成され、
各列において接続電極３と蓄積電極６とか規則的に形成
され、これらは基板１上に形成される第二層ポリＳｉを
パターニングすることにより同時に形成される。そして
、接続電極３及び蓄ｍ電極６がパタニングされな各列上
において絶縁ｒｙＡ９上にビット線８かパターニングさ
れ、接続電極３上においてその絶縁ｗＡ９に形成された
コンタクトホール１０で接続電極３とビット線８とか接
続されている。
［発明が解決しようとする課題］
上記のように構成されるダイナミックＲＡＭでは、その
集積度を向上させるためには各転送トランジスタ及びキ
ャパシタの占有面積を減少させる必要かある。すると、
接続電極３の占有面積や接＃＆電極３と蓄積電極６との
間隔も必然的に小さくなるため、その接続型＃！３上の
絶縁膜９にコンタクトホール１０を正確な位置に開口す
ることや、接続電極３と蓄積電極６とを確実に絶縁しな
がらその間隔を小さくするには装置絡み限界が生じる。
集積度を向上させるためには各転送トランジスタ及びキ
ャパシタの占有面積を減少させる必要かある。すると、
接続電極３の占有面積や接＃＆電極３と蓄積電極６との
間隔も必然的に小さくなるため、その接続型＃！３上の
絶縁膜９にコンタクトホール１０を正確な位置に開口す
ることや、接続電極３と蓄積電極６とを確実に絶縁しな
がらその間隔を小さくするには装置絡み限界が生じる。
また、コンタクトホール１０が小さくなると第４図に示
すように同コンタクトホ〜ル１０内の接続電極３上にス
パッタリングによりＩＬ′Ｍされるべきアルミ層の膜厚
が不十分となり易く、ダイナミックＲＡ Ｍの歩留り及
び信頼性を低下させる原因となっている。
すように同コンタクトホ〜ル１０内の接続電極３上にス
パッタリングによりＩＬ′Ｍされるべきアルミ層の膜厚
が不十分となり易く、ダイナミックＲＡ Ｍの歩留り及
び信頼性を低下させる原因となっている。
一方、近年ではＡヤバシタの蓄積容量を増大さけるため
に孤・積電楊を多層椙造としたスタックドキャパシタが
稈案され、このようなスタックドキャパシタを採用する
ためにコンタクトポール１０か益々深くなると、−ｈ記
のようなアルミ層の膜ＰＩ不足はさらに順著となる問題
点がある。
に孤・積電楊を多層椙造としたスタックドキャパシタが
稈案され、このようなスタックドキャパシタを採用する
ためにコンタクトポール１０か益々深くなると、−ｈ記
のようなアルミ層の膜ＰＩ不足はさらに順著となる問題
点がある。
また、ビット線８をポリシリコ１ンあるいはシリサイド
で構成するとコンタクトホール１ｏ内におＣ−＋る膜厚
不足の発生を緩和することができるが、アルミに比べて
抵抗値か高くなるため、ダイナミックＲＡＭの読み出し
速疫が低下するという問題点がある。
で構成するとコンタクトホール１ｏ内におＣ−＋る膜厚
不足の発生を緩和することができるが、アルミに比べて
抵抗値か高くなるため、ダイナミックＲＡＭの読み出し
速疫が低下するという問題点がある。
この発明の目的は、ビット線にアルミを使用して高速読
み出しを可能にし、かつ集積度を向上させなから接続電
極上のビット線の膜厚を充分［−保して信頼性を向上さ
せ得る半導体装置を提供するにある。
み出しを可能にし、かつ集積度を向上させなから接続電
極上のビット線の膜厚を充分［−保して信頼性を向上さ
せ得る半導体装置を提供するにある。
［課題を解決するための手段］
第１図は本発明の原理説明図である。すなわち、基板に
形成される一つの転送トランジスタと一つのキャパシタ
とから一つのセルが構成されるダイナミックＲＡＭは、
転送トランジスタのソース２上にポリＳｉ層で形成され
る接続電極１１がキャパシタ用対向電ｆ！１２の上方を
通過配線され、該キャパシタ１２の上方または平坦部で
該接続な朽１１がアルミ層で形成されるビット線１４と
接続されている。
形成される一つの転送トランジスタと一つのキャパシタ
とから一つのセルが構成されるダイナミックＲＡＭは、
転送トランジスタのソース２上にポリＳｉ層で形成され
る接続電極１１がキャパシタ用対向電ｆ！１２の上方を
通過配線され、該キャパシタ１２の上方または平坦部で
該接続な朽１１がアルミ層で形成されるビット線１４と
接続されている。
［作用コ
接続電極１１とビット線１４を接続するコンタクトホー
ルは接続電極１１とソース２とを接続づるコンタクトホ
ールの大きさに関わらず大きくすることができ、コンタ
クト数も変更可能である。
ルは接続電極１１とソース２とを接続づるコンタクトホ
ールの大きさに関わらず大きくすることができ、コンタ
クト数も変更可能である。
また、接続電極１１の層厚も薄膜化か可能である。
［実施例］
以下、この発明を具体化したダイナミックＲＡＭを第２
図及び第３図に従って説明する。なお、前記従来例と同
−組成部分は同一番号を付して説明する。
図及び第３図に従って説明する。なお、前記従来例と同
−組成部分は同一番号を付して説明する。
第２図に示ずように、基板１上に形成された転送トラン
ジスタのソース２１には接続電極１１か形成され、ドレ
イン４上にはスタックトキャパレタ用対向電・Ｆｆ！１
２と蓄積電Ｖｊ１１３が形成され、その接続型、矩１１
とスタックドＡヤバシタ用対向電極１２との間にワード
線７がそれぞれ形成されている。接続電価１１はその一
側が絶縁膜９を介してスタックドキャパシタ用対向電極
１２の上方を通過配線され、そのスタックドキャパシタ
用対向電極１２の上方においてビット線１４と接続され
ている。
ジスタのソース２１には接続電極１１か形成され、ドレ
イン４上にはスタックトキャパレタ用対向電・Ｆｆ！１
２と蓄積電Ｖｊ１１３が形成され、その接続型、矩１１
とスタックドＡヤバシタ用対向電極１２との間にワード
線７がそれぞれ形成されている。接続電価１１はその一
側が絶縁膜９を介してスタックドキャパシタ用対向電極
１２の上方を通過配線され、そのスタックドキャパシタ
用対向電極１２の上方においてビット線１４と接続され
ている。
土、記のようなセルは、まず基板１上に公知の方法で転
送トランジスタ及びスタックドキャパシタ用対向電極１
２を形成した後、基板１上に絶縁膜９を形成し、次いで
ソース２上を開口するコンタクトホール１５を形成した
後、基板１上にポリＳ層を形成してパターニングするこ
とにより接続電極１１を形成する。そして、接続量１ｉ
１１を覆う絶縁膜９を形成した後、スタック）・キャパ
シタ用対向電極１２の上方または平坦部において接続電
極１１上に＝Ｉンタクトポール１６を形成し、次いでそ
の上にアルミ層をスパッタリングにより形成した後パタ
ーニングすることによりビット線１４が形成されている
。
送トランジスタ及びスタックドキャパシタ用対向電極１
２を形成した後、基板１上に絶縁膜９を形成し、次いで
ソース２上を開口するコンタクトホール１５を形成した
後、基板１上にポリＳ層を形成してパターニングするこ
とにより接続電極１１を形成する。そして、接続量１ｉ
１１を覆う絶縁膜９を形成した後、スタック）・キャパ
シタ用対向電極１２の上方または平坦部において接続電
極１１上に＝Ｉンタクトポール１６を形成し、次いでそ
の上にアルミ層をスパッタリングにより形成した後パタ
ーニングすることによりビット線１４が形成されている
。
このようなセル構造では接続電極１１がスタ・ンクトキ
ャパシタ用対向電ｆ２１２上を通過配線させるので、転
送トランジスタ及びスタック１−キャパシタ用対向電極
１２の占有面積の縮小に関わらず接続電極１１を広い面
積で形成することかできる。
ャパシタ用対向電ｆ２１２上を通過配線させるので、転
送トランジスタ及びスタック１−キャパシタ用対向電極
１２の占有面積の縮小に関わらず接続電極１１を広い面
積で形成することかできる。
従って、その接続電極１１とビット線１４とを接続する
コンタクトホール１６をソース２上に形成されるコンタ
クトホール１５の大きさに関わらす充分大きなものとす
ることができるので同コンクタトホール１６内のビット
線１４の膜厚を充分に確保することができる。そして、
接続ｔｆｌ！１１はビット線１４の下層を通過配線させ
ているので、コンタクトホール１６の位置は接続ｇｉｌ
ｌの抵抗値に応じて任意位置に設定することかできるの
で・、コンタクトホール１６の数を較適数で形成するこ
とができる。
コンタクトホール１６をソース２上に形成されるコンタ
クトホール１５の大きさに関わらす充分大きなものとす
ることができるので同コンクタトホール１６内のビット
線１４の膜厚を充分に確保することができる。そして、
接続ｔｆｌ！１１はビット線１４の下層を通過配線させ
ているので、コンタクトホール１６の位置は接続ｇｉｌ
ｌの抵抗値に応じて任意位置に設定することかできるの
で・、コンタクトホール１６の数を較適数で形成するこ
とができる。
また、スタックドキャパシタ用対向電極１２と蓄積電＋
１３がさらに多層化されてコンタクトホル１５か深く急
峻な形状となって＃Ｊ接続電極１１はＣＶＤ法で形成さ
れるポリＳｉにより安定した１１Ａ厚さで形成すること
ができる。
１３がさらに多層化されてコンタクトホル１５か深く急
峻な形状となって＃Ｊ接続電極１１はＣＶＤ法で形成さ
れるポリＳｉにより安定した１１Ａ厚さで形成すること
ができる。
［発明の効果］
以上詳述したように、この発明はビット線にアルミを使
用して高速読み出しを可能とし、かつ集積度を向上させ
ながら接続電極上のと・ソト線の膜厚を充分！保して信
頼性を向−卜させた半導体装置を提供することができる
優れた効果を発揮する。
用して高速読み出しを可能とし、かつ集積度を向上させ
ながら接続電極上のと・ソト線の膜厚を充分！保して信
頼性を向−卜させた半導体装置を提供することができる
優れた効果を発揮する。
第２図は本発明の実施例を示す断面図、第３図はその平
面図− 第４図は従来例を示す断面図、 第５図はその平面図である。
面図− 第４図は従来例を示す断面図、 第５図はその平面図である。
図中、
１は基板、
２はソース、
１１は接続電極、
１２はキャパシタ用対向電極、
１４はビット線である。
第１図は本発明の詳細説明
第
１
図
第２図
本発明の実態例を示す断面図
Claims (1)
- １、基板に形成される一つの転送トランジスタと一つの
キャパシタとから一つのセルが構成され、転送トランジ
スタのソース（２）上にポリＳｉ層で形成される接続電
極（１１）をキャパシタ（１２）の上方に通過配線し、
該キャパシタ（１２）の上方で該接続電極（１１）をア
ルミ層をパターニングして形成されるビット線（１４）
と接続したことを特徴とするダイナミック型半導体記憶
装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1273970A JPH03136276A (ja) | 1989-10-20 | 1989-10-20 | ダイナミック型半導体記憶装置 |
| EP90120099A EP0423814A1 (en) | 1989-10-20 | 1990-10-19 | Dynamic semiconductor memory device |
| KR1019900016788A KR930010014B1 (ko) | 1989-10-20 | 1990-10-20 | 다이나믹 랜덤 억세스 메모리 장치 |
| US07/929,488 US5202849A (en) | 1989-10-20 | 1992-08-18 | Dynamic semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1273970A JPH03136276A (ja) | 1989-10-20 | 1989-10-20 | ダイナミック型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03136276A true JPH03136276A (ja) | 1991-06-11 |
Family
ID=17535117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1273970A Pending JPH03136276A (ja) | 1989-10-20 | 1989-10-20 | ダイナミック型半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0423814A1 (ja) |
| JP (1) | JPH03136276A (ja) |
| KR (1) | KR930010014B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100277932B1 (ko) * | 1993-03-12 | 2001-02-01 | 김영환 | 디램셀의 접촉홀 평탄화방법 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2802455B2 (ja) * | 1991-05-10 | 1998-09-24 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JPH0828476B2 (ja) * | 1991-06-07 | 1996-03-21 | 富士通株式会社 | 半導体装置及びその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2723530B2 (ja) * | 1988-04-13 | 1998-03-09 | 日本電気株式会社 | ダイナミック型ランダムアクセスメモリ装置の製造方法 |
-
1989
- 1989-10-20 JP JP1273970A patent/JPH03136276A/ja active Pending
-
1990
- 1990-10-19 EP EP90120099A patent/EP0423814A1/en not_active Withdrawn
- 1990-10-20 KR KR1019900016788A patent/KR930010014B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100277932B1 (ko) * | 1993-03-12 | 2001-02-01 | 김영환 | 디램셀의 접촉홀 평탄화방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930010014B1 (ko) | 1993-10-14 |
| KR910008845A (ko) | 1991-05-31 |
| EP0423814A1 (en) | 1991-04-24 |
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