KR960006037A - 적층 캐패시터를 가지는 반도체 메모리 소자 및 그 제조 방법 - Google Patents

적층 캐패시터를 가지는 반도체 메모리 소자 및 그 제조 방법 Download PDF

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Abstract

하부 전극층(11), 상부 전극층(13) 및 그 사이에 절연층(12)를 포함하는 DRAM 셀용 적층 캐패시터에서, 적어도 2개의 절연층들(15 및 17)은 상부 전극층상에 형성되며, 배선층(18´)은 2개의 절연층들 상에 형성된다.
상부 전극층은 2개의 절연층들 내에 관통된 접촉 홀(CONT4´)를 통해 배선층에 접속된다.

Description

적층 캐패시터를 가지는 반도체 메모리 소자 및 그 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 제3도의 선 Ⅳ~Ⅳ을 따른 횡단면도.

Claims (15)

  1. 반도체 기판(1); 상기 반도체 기판 내에 형성된 제1 및 제2불순물의 도핑된 영역들(7); 상기 반도체 기판상에 형성되어, 상기 제2불순물이 도핑된 영역에 이르는 제1접촉 홀(CONT2)을 가지는 제1 및 제2절연층(8 및 10); 상기 제1절연층 상에 형성되어, 상기 제1접촉 홀을 통해 상기 제2불순물이 도핑된 영역에 접속된 캐피시터 하부 전극층(11);상기 캐패시터 하부 전극층 상에 형성된 캐패시터 절연층(12); 상기 캐패시터 절연층상에 형성된 캐패시터 상부 전극층(13); 상기 제1절연층 및 상기 캐패시터 상부 전극층 상에 형성된 제2절연층(15)로서, 제2접촉 홀(CONT3-1, 3-2)이 상기 제2 및 제1절연층 내에 형성되어 상기 제1불순물 영역에 이르도록 한 제2절연층(15); 상기 제2절연층 상에 형성되어, 상기 제2접촉 홀을 통해 상기 제1불순물 영역에 접속된 제1배선층(16); 상기 제1배선층 및 상기 제2절연층 상에 형성된 제3절연층(17)로서, 제3접촉 홀(CONT4′)이 상기 제3 및 제2절연층 내에 형성되어 상기 캐패시터 상부 전극층에 이르도록 한 제3절연층(17); 및 상기 제3절연층 상에 형성되어, 상기 제3접촉 홀을 통해 상기 캐패시터 상부 전극층에 접속된 제2배선층(18′)을 포함하는 것을 특징으로 하는 적층 캐패시터형 반도체 메모리 소자.
  2. 제1항에 있어서, 상기 케피시터 상부 전극층은 상기 제3접촉 홀 아래로 연장하는 것을 특징으로 하는 적층 캐패시터형 반도체 메모리 소자.
  3. 제1항에 있어서, 상기 제3접촉 홀 아래에 더미 적층 캐패시터(dummy stacked capacitor : 11′)를 더 포함하며, 상기 제2배선층은 상기 제3접촉 홀을 통해 상기 더미 적층 캐패시터의 상부 전극에 접속되는 것을 특징으로 하는 적층 캐패시터형 반도체 메모리 소자.
  4. 제1항에 있어서, 상기 캐패시터 절연 층은 고 유전율 물질로 만들어지며, 상기 캐패시터 상부 전극층은 단일 높은 용융 온도(single high melting temperature)의 물질층으로 만들어지는 것을 특징으로 하는 적층 캐패시터형 반도체 메모리 소자.
  5. 제4항에 있어서, 상기 고 유전율 물질은 Ta2O5, BST 및 PZT 중 하나이며, 상기 높은 용융 온도의 물질은 TiN,WN 및 W 중 하나인 것을 특징으로 하는 적층 캐패시터형 반도체 메모리 소자.
  6. 트랜지스터 및 적층 캐패시터를 각각 포함하는 다수의 메모리 셀들을 포함하는 반도체 메모리 소자에 있어서, 상기 적층 캐패시터 상부 전극층 상에 형성된 적어도 2개의 널연층들(15 및 17)로서, 접촉 홀(cont4′)이 상기 적어도 2개의 절연층들 내에 형성되어 상기 상부 전극층에 이로도록 한 절연층(15 및17); 및 상기 적어도 2개의 절연층들 상에 형성되어, 상기 접촉 홀을 통해 상기 상부 전극층에 접속된 배선층(18′)을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제6항에 있어서, 상기 상부전극층은 상기 접촉 홀 아래로 연장하는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제6항에 있어서, 상기 접촉 홀을 통해 상기 배선층에 접속된 상부 전극을 가지는 더미 적층 캐패시터(11′)를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제6항에 있어서, 상기 적층 캐패시터는 하부 전극층, 절연층 및 상부 적극층을 포함하며, 상기 절연층은 고 유전율 물질로 만들어지며, 상기 상부 전극층은 단일 높은 용융 온도의 물질층으로 만들어지는 것을 특징으로 하는 반도체 메모리 소자.
  10. 제9항에 있어서, 상기 고 유전율 물질은 Ta2O5, BST 및 PZT 중 하나이며, 상기 높은 용융 온도의 물질은 TiN,WN 및 W 중 하나인 것을 특징으로 하는 반도체 메모리 소자.
  11. 적층 캐패시터를 제조하는 방법에 있어서, 상기 반도체 기판(1)상에 다수의 트랜지스터를 형성하는 단계; 전체 표면 상에 제1 및 제2절연층(8 및 10)을 형성하는 단계; 상기 제1절연층 상에, 제1접촉 홀(CONT2)을 통해 상기 반도체 기판에 접속되는 다수의 캐패시터 합 전극들(11)을 형성하는 단계; 상기 다수의 캐패시터하부 전극들 상에 캐패시터 절연층(12)을 형성하는 단계; 상기 캐패시터 절연층 상에 캐패시터 상부 전극(13)을 형성하는 단계; 상기 전체 표면 상에 제2절연층(15)을 형성하는 단계; 상기 제2 및 제1절연층 내에 상기 반도체 기판에 이르는 다수의 제2접촉홀들(CONT3-1 및 3-2)을 형성하는 단계; 상기 제2절연층 상에, 상기 접촉 홀을 통해 상기 반도체 기판에 접속되는 제1배선층(16)을 형성하는 단계; 상기 전체 표면 상에 제3절연층(17)을 형성하는 단계; 상기 제3 및 제2절연층 내에, 상기 캐패시터 상부 전극에 이르는 제3접촉 홀(CONT4′)을 형성하는 단계; 및 상기 제3절연층 상에, 상기 제3접촉 홀을 통해 상기 캐패시터 상부 전극에 접속되는 제2배선층(18′)을 형성하는 단계를 포함하는 것을 특징으로 하는 적층 캐패시터 제조 방법.
  12. 제11항에 있어서, 더미 적층 캐패시터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 적층 캐패시터 제조 방법.
  13. 제12항에 있어서, 상기 제3접촉 홀은 상기 더미 적층 캐패시터 상부 전극 상에 형성되는 것을 특징으로 하는 적층 캐패시터 제조 방법.
  14. 제11항에 있어서, 상기 캐패시터 절연층은 고 유전율 물질로 만들어져 있고, 상기 캐패시터 상부 전극층은 단일 높은 용융 온도의 물질층으로 만들어지는 것을 특징으로 하는 적층 캐패시터 제조 방법.
  15. 제14항에 있어서, 상기고 유전율 물질은 Ta2O5, BST 및 PZT 중 하나이며, 상기 높은 용융 온도의 물질은 TiN, WN 및 W 중 하나인것을 특징으로 하는 적층 캐패시터 제조 방법.
    ※참고사항:최초출원 내용에 의하여 공개되는 것임.
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